RISC-V
Разработчик	Ассоциация RISC-V, инициатор разработки —Калифорнийский университет в Беркли
Разрядность	32 бита, 64 бита,
Представлена	2010
Версии	20191213 (unprivileged), 20190608 (privileged)
Архитектура	RISC-подобная
Тип	Регистр-регистр
Кодирование СК	Фиксированный размер командного слова — 32 бита
Реализация переходов	Одновременное сравнение и переход
Порядок байтов	Little-endian
Размер страницы	4 KiB
Расширения	от A до Z, комбинации стандартизируются профилями
Открытая?	Да
Регистры
Общего назначения	32, включая x0 всегда равный нулю, (16 — только в расширении E и, условно, в C)
Вещественные	32 (расширения F, D, Q)
SIMD	32 отдельных регистра от 32 до 2048 бит каждый в векторном расширении V и матричном расширении IME, блок матричных регистров в AME
Предикатные	нет
Всего	Регистры статусов, управления, счётчиков и таймеров, регистры реального времени
Медиафайлы на Викискладе

RISC-V (читается как риск-пять) —система команд с открытым общественным стандартом на правила двоичного кодирования инструкций для управления вычислительными машинами^[1].

Применяется для разработкисистемного ПО и конструированияпроцессорных архитектур любого назначения, например дляцентральных микропроцессоров имикроконтроллеров (периферийных процессоров). Описания правил кодирования машинных инструкций в RISC-V свободно доступны и бесплатны для изучения и использования в разработке ПО и при проектировании открытых или закрытых вычислительных ядер дляСнК непосредственно вкремнии или для конфигурированияПЛИС.

Участие в проектировании системы команд и обсуждении развития спецификаций RISC-V открытое. Стандарты RISC-V включают специально предусмотренные биты в кодировке команд, предназначенные для развития стандартных расширений и бесконфликтного добавления других процессорных инструкций без ограничения области применения, включая коммерческие реализации и закрытые вычислительные системы.

Идея проектирования открытой и расширяемой системы команд для процессоров с применениемRISC подхода появилась в 2010 году как продолжение исследований по изучению вычислительных систем вКалифорнийском университете Беркли в США, при непосредственном участии профессораДэвида Паттерсона^[2][3] — обладателя премии Тьюринга и одного из авторов концепций RISC. Именование новой системы команд следует исторической линейке проектов — RISC-I/RISC-II (1981), RISC-III/SOAR (1984) и RISC-IV/SPUR (1988).^[4]

Руководителем группы разработчиков RISC-V был профессорКрсте Асанович, нынешние участники процесса развития RISC-V являются добровольцами из многих научных организаций, университетов и коммерческих компаний разных стран мира. В отличие от других академических проектов, сосредоточенных на образовательных целях, RISC-V изначально проектируется для широкого круга компьютерных применений.

В 2015 году для развития, стандартизации и продвижения RISC-V создан международныйфонд RISC-V^[5] иассоциация RISC-V со штаб-квартирой в Цюрихе^[6] в Швейцарии, с более чем 4500 членами из 70 стран по состоянию на 2025 год^[7]. С 2018 года фонд RISC-V работает в партнёрстве сThe Linux Foundation^[8]. В руководство и технические комитеты входят компании из разных стран, в том числе русские разработчики процессорных ядер Syntacore^[9] и CloudBEAR, а также разработчики системного программного обеспечения Альт Линукс иАстра Линукс^[10]. В России процессоры с системой команд RISC-V проектируют и выпускают компанииМикрон^[11], Прогресс^[12],Миландр^[13],НИИЭТ^[14], Союз^[15],Байкал Электроникс^[16] и другие.

В феврале 2022 года компанияIntel объявила^[17] об инвестировании в развитие RISC-V одного миллиарда долларов и вошла в состав руководства RISC-V. В сентябре 2022 года в России образованАльянс RISC-V^[18][19]. По состоянию на декабрь 2022 года 13 из 25 мест в совете директоров RISC-V занимают китайские компании и организации, ведущую роль из которых занимаетКитайская академия наук.

RISC-V добавлен в ядроLinux 5.17 в 2022 году вместе с егоинструментальной цепочкой сборки^[20]. ВАльт Линукс^[21] иopenSUSE поддержка RISC-V развивается с 2018 года. В 2023 году RISC-V включен в качестве официальной архитектуры дистрибутиваDebianЛинукс под названием riscv64^[22]. Дистрибутивы ЛинуксFedora иGentoo также поддерживает RISC-V в качестве альтернативной архитектуры с 2025 года. ОС из линейки BSD (openBSD,NetBSD,FreeBSD) так же поддерживают порт^[23] на RISC-V.

Спецификация стандарта^[24] определяет 32 базовых регистра и 40 кодов машинных инструкций в RV32I или 52 кода в RV64I. Аббревиатура RV32I расшифровывается какRV — RISC-V, 32-разрядная (в RV64I — 64-разрядная), I (от Integer) — кодирование команд сцелочисленной арифметикой. Длина машинных инструкций фиксированная — 32 бита.

Основные расширения для дополнения базовых наборов команд:

• M — целочисленное умножение и деление.
• A — атомарные операции с памятью.
• F и D — дополнительные 32 регистра и инструкции для операций с плавающей точкой одинарной (Float) и двойной (Double) точности.
• C — сжатый формат команд длиной 16 бит, кодирование инструкций реализовано как подмножество RV32I/RV64I и предназначено для удвоения плотности упаковки в машинном слове наиболее востребованных стандартных инструкций.

Обозначение RV32IMAC расшифровывается как система команд RISC-V 32-разрядная с расширением M, А и С.

Базовый набор команд RV32Е для встраиваемых систем совпадает по кодированию и набору инструкции с RV32I, но содержит только 16 регистров. Применяется, например, в ядрах простых недорогих микроконтроллеров.

RV128I — планируемый базовый набор для 128-разрядных операций. Предусмотрен стандартом как резерв кодов машинных инструкций под реализацию в будущем.

Наиболее частые в использовании и доказанные в применении комбинации базовых инструкций в комплекте с расширениями стандартизированы в профили:

• начально заданный профиль G в описании RISC-V 2016 года^[4], который включает группу из 98 команд в составе IMAFD и в дальнейшем дополнен уточняющими расширениями Zicsr и Zifence
• профили RVI20, RVA20, RVA22 имеют версию 1.0 по состоянию на март 2023 года^[25]
• профили RVA23 и RVB23 имеют версию 1.0 по состоянию на октябрь 2024 года. RVA23U64 делает векторное расширение V обязательным (было опциональным для RVA22U64)^[26]

В базовые наборы входят инструкции условной и безусловной передачи управления/ветвления, минимальный набор целочисленных арифметических/битовых операций на регистрах, операций с памятью (load/store), а также небольшое число служебных инструкций.

Операции ветвления не используют каких-либо общих флагов как результатов ранее выполненных операций сравнения, а непосредственно сравнивают свои регистровые операнды. Для поддержки комплементарных операций операнды меняются местами.

Базовые наборы используют следующий набор регистров: специальный регистр x0 (zero, всегда равный нулю), 31 целочисленный регистр общего назначения (x1 — x31), регистр счётчика команд (PC, доступен только косвенно), а также набор служебных регистров CSR (Control and Status Registers, всего может быть адресовано до 4096 таких регистра).

Для встраиваемых применений может использоваться вариант архитектуры RV32E (Embedded) с сокращённым набором регистров общего назначения (первые 16 — x0-x15). Уменьшение количества регистров позволяет не только экономить аппаратные ресурсы, но и сократить затраты памяти и времени на сохранение/восстановление регистров при переключениях контекста.

При одинаковой кодировке инструкций в RISC-V предусмотрены реализации архитектур с 32-, 64- и 128-битными регистрами общего назначения и операциями (RV32I, RV64I и RV128I, соответственно).

Разрядность регистровых операций всегда соответствует размеру регистра, а одни и те же значения в регистрах могут трактоваться как целые числа как со знаком, так и без знака.

Нет операций над частями регистров, нет каких-либо выделенных «регистровых пар».

Операции не сохраняют где-либо биты переноса или переполнения. Также аппаратно не генерируются исключения по переполнению и по делению на 0. Все необходимые проверки операндов и результатов операций должны производиться программно.

Целочисленная арифметика расширенной точности (большей, чем разрядность регистра) должна явно использовать операции вычисления старших битов результата. Например, для получения старших битов произведения регистра на регистр имеются специальные инструкции.

Размер операнда может отличаться от размера регистра только в операциях с памятью. Транзакции к памяти осуществляются блоками, размер в байтах которых должен быть целой неотрицательной степенью 2, от одного байта до размера регистра включительно. Операнд в памяти должен иметь «естественное выравнивание» (адрес кратен размеру операнда).

Архитектура использует только модельlittle-endian — первый байт операнда в памяти соответствует младшим битам значений регистрового операнда.

Для пары инструкций сохранения/загрузки регистра операнд в памяти определяется размером регистра выбранной архитектуры, а не кодировкой инструкции (код инструкции один и тот же для RV32I, RV64I и RV128I, но размер операндов 4, 8 и 16 байт соответственно), что соответствует размерууказателя.

Для меньших, чем размер регистра, размеров операндов в памяти, имеются отдельные инструкции загрузки/сохранения младших битов регистра, в том числе для загрузки из памяти в регистр есть парные варианты инструкций, которые позволяют трактовать загружаемое значение как со знаком (старшим знаковым битом значения из памяти заполняются старшие биты регистра) или без знака (старшие биты регистра устанавливаются в 0).

Инструкции базового набора имеют длину 32 бита с выравниванием на границу 32-битного слова, но в общем формате предусмотрены инструкции различной длины (стандартно — от 16 до 192 бит с шагом в 16 бит) с выравниванием на границу 16-битного слова. Полная длина инструкции декодируется унифицированным способом из её первого 16-битного слова.

Операции умножения, деления и вычисления остатка не входят в минимальный набор инструкций, а выделены в отдельное расширение (M — Multiply extension). Имеется ряд доводов в пользу разделения и данного набора на два отдельных (умножение и деление).

Поскольку кодировка базового набора инструкций не зависит от разрядности архитектуры, то один и тот же код потенциально может запускаться на различных RISC-V архитектурах, определять разрядность и другие параметры текущей архитектуры, наличие расширений системы инструкций, а потом автоконфигурироваться для целевой среды выполнения.

Спецификацией RISC-V предусмотрено несколько областей в пространстве кодировок инструкций для пользовательских «X-расширений» архитектуры, которые поддерживаются на уровне ассемблера, как группы инструкций custom0 и custom1.

В 32-битных микроконтроллерах и для других встраиваемых применений используется набор RV32EC. В 64-битных процессорах может быть набор групп RV64GC, то же самое в полной записи — RV64IMAFDC.

RISC-V имеет 32 (или 16 для встраиваемых применений) целочисленных регистра. При реализации вещественных групп команд есть дополнительно 32 вещественных регистра.

Рассматривается вариант включения в стандарт дополнительного набора из 32 векторных регистров с вариативной длиной обрабатываемых значений, длина которых указывается в CSR vlenb^[27].

Для операций над числами в бинарных форматах плавающей запятой используется набор дополнительных 32 регистров FPU (Floating Point Unit), которые совместно используются расширениями базового набора инструкций для трёх вариантов точности: одинарной — 32 бита (F extension), двойной — 64 бита (D — Double precision extension), а также четверной — 128 бит (Q — Quadruple precision extension).

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

Этопустой раздел, которыйещёне написан.

Здесь может располагатьсяотдельный раздел. Помогите Википедии, написав его.(17 августа 2021)

В рамках проекта создано и опубликовано под свободной лицензией шесть дизайнов микропроцессоров с архитектурой RISC-V: генератор 64-разрядных Rocket (7 октября 2014^[28][29]) и пять упрощённых учебных ядер «Sodor» с различными микроархитектурами.

Также опубликовано несколько симуляторов (включая qemu и ANGEL — JavaScript-симулятор, работающий в браузере), компиляторов (LLVM, GCC), вариант ядра Linux для работы на RISC-V и компилятор дизайнов Chisel, который позволяет получатьVerilog-код. Также опубликованы верификационные тесты^[30].

Некоммерческая организацияlowRISC планирует созданиесистемы на кристалле на базе 64-битного ядра Rocket RISC-V с последующим массовым производством чипов^[31][32].

На конференции RISC-V Workshop 2017 стало известно, что компания Esperanto Technologies разрабатывает 64-битный высокопроизводительный процессор общего назначения на системе команд RISC-V сгетерогенной архитектурой с высокой степенью параллелизма (напоминающий по строению процессорCell), который в максимальной конфигурации будет содержать 16 ядер «ET-Maxion» (представляют собой конвейеры с неупорядоченным выполнением команд и работающие с данными с плавающей запятой) и 4096 ядер «ET-Minion» (конвейеры с последовательным выполнением команд и блоком свекторными вычислениями в каждом ядре)^[33].

КомпанияWestern Digital заявила, что в партнёрстве с компанией Esperanto она повысит текущий статус процессорной архитектуры RISC-V с уровня микроконтроллеров до уровня высокопроизводительных решений и создаст вычислительную архитектуру нового поколения для обработки «больших данных»^[34], а также экосистему быстрого доступа к данным — речь идёт о создании специализированных RISC-V-ядер для построения архитектуры «процессор в памяти» (processor-in-memory)^[35].

Популярные и недорогие микроконтроллеры серииESP32 выпускаются с архитектурой RISC-V, например, серииESP32-C,ESP32-H иESP32-P.

Ряд компаний предлагает готовые сложно-функциональные блоки (англ.IP-cores) вычислительных ядер с системой команд RISC-V для проектирования топологии микропроцессоров или использования для прошивки ПЛИС, среди них:

• ECHX1 — компанияWestern Digital (США),
• Rocket — Калифорнийский университет в Беркли и компанияSiFive (США),
• ORCA — компания Vectorblox (Канада),
• PULPino — Высшая техническая школа Цюриха (Швейцария) и Болонский университет (Италия),
• Hummingbird E200 — компания Nuclei System Technology (Китай),
• AndeStar V5 — компания Andes Technology (Тайвань)^[36]),
• Shakti — Индийский технологический институт в Мадрасе (Индия),
• BM-310, BI-350, BI-651, BI-671 — компанияКлаудбеар (Россия),
• Семейство SCR1-SCR7 компанииСинтакор (Россия)^[37].

Список серийных процессоров с системой команд RISC-V, выполненных на кремнии в форматесистемы на кристалле.

Микропроцессоры, выпущенные до 2021 года:

• 2018 —SiFive: Freedom U540 (64 бита, 4+1 ядро, 1,5 ГГц, 28 нм)^{[38][39][40][41]}
• 2019 —Alibaba: XuanTie 910 (64 бита, 16 ядер, нейроускоритель, 2,5 ГГц, 12 нм)^{[42][43][44][45]}
• 2020 — SiFive: Freedom U740 (64 бита, 4+1 ядро, PCIe 3, DDR4 ECC, Ethernet 1G, QSPI, 1,5 ГГц)[1]Архивная копия от 26 ноября 2020 наWayback Machine[2]Архивная копия от 29 октября 2020 наWayback Machine

Микропроцессоры, выпущенные в 2017—2019 годах:

• Western Digital: SweRV Core (32 бита, 2 ядра, 1,8 ГГц, 28 нм)^[46][47]
• SiFive: FE310 (32 бита, 1 ядро, 870 МГц — 28 нм, 370 МГц — 55 нм)^[38][39]
• Kendryte: K210 (64 бита, 2 ядра +нейроускоритель, 600 МГц, 28 нм, 500 мВт)^[48][49][50]
• GreenWaves: GAP8 (32 бита, 8+1 ядро +нейроускоритель, 250 МГц, 55 нм, 100 мВт)^[51]
• NXP: RV32M1 (32 бита, 2 гибридных ядра ARM-M4F/RISC-V + ARM-M0+/RISC-V, 48-72 МГц)^[52]
• WCH: CH572 (60 МГц, корпус QFN28)^[53] контроллер BLE + Zigbee + USB + Ethernet + Touchkey
• HUAMI: MHS001 Huangshan № 1 (4 ядра, нейроускоритель, 55 нм, 240 МГц)^[54] энергоэффективный процессор для носимых устройств и IoT
• GigaDevice: GD32VF103 (1 ядро, 32 бита, 108 МГц,ОЗУ до 32 кБ,ПЗУ до 128 кБ)^[55][56] микроконтроллер (не путать с семейством GD32F103).
• FADU: Annapurna FC3081/FC3082 (64 бита, многоядерный, 7 нм, 1,7 Вт)^[57][58][59] контроллер для NVMe SSD
• BitMain: Sophon Edge TPU BM1880 (64 бита, 1 ядро RV64GC 1 ГГц + 2 ядра ARM A53 1,5 ГГц, 2,5 Вт) нейроускоритель 1 TOPS на INT8 для IoT и краевых вычислений^[60][61]
• Текон: Дружба (32 бита, 1 ядро, 250 МГц, 28 нм, 0,5 Вт)^[62][63]

Микропроцессоры, выпущенные в 2020 году:

• ONiO: ONiO.zero (16/32 бита, 1 кБ ПЗУ, 2 кБ ОЗУ, 8/16/32 кБППЗУ, 1-24 МГц, 0,36-1,44 Вт, встроенный радиоэлектро генератор на 800/900/1800/1900/2400 МГц) BLE, 802.15.4 UWB^[64][65]
• WCH: CH32V103 (32 бита, 10/20КБ ОЗУ, 32/64 КБППЗУ, до 80 МГц, корпуса LQFP48, QFN48 или LQFP64)^[66] универсальный контроллер с USB 2.0, SPI, I2C, GPIO, USART, TouchKey, RTC, TIM, ADC
• Миландр: К1986ВК025 (32-битное ядро BМ-310S CloudBEAR, ОЗУ 112 Кбайт, ППЗУ 256+8 Кбайт, ПЗУ 16 Кбайт, 60 МГц, 90 нмфабрика TSMC, 7 каналов 24-битных метрологических АЦП, сопроцессоров для шифров «Кузнечик», «Магма» иAES, корпус QFN88 10 х 10 мм)
• Espressif: ESP32-C3 (32-битное ядро RV32IMC, 400 Кбайт SRAM, 384 Кбайт ПЗУ, 160 МГц, Wi-Fi, Bluetooth LE 5.0, по контактам совместим сESP8266)^[67]
• Bouffalo Lab: BL602 и BL604 (32-битный, динамическая частота от 1 МГц до 192 МГц, 276 КБ SRAM, 128 КБ ПЗУ, Wi-Fi, Bluetooth LE)^[68]
• Cmsemicon: ANT32RV56xx (ядро RV32EC, 48 МГц, 32+8 Кбайт SRAM, 64 Кбайт)^[69]

Микропроцессоры, выпущенные в 2021 году:

• Микрон (Россия): MIK32 (32-битное RV32IMC ядро SCR1 Syntacore, 1-32 МГц, фабрикаМикрон, ОЗУ 16 КБ, ППЗУ 8 КБ, 64 входа/выхода, АЦП 12 бит 8 каналов до 1 МГц;, ЦАП 12 бит 4 канала до 1 МГц, криптография ГОСТ Р 34.12-2015 «Магма», «Кузнечик» иAES 128). Технологические нормы 180 нм.^[70][71]
• ПереходESP32 на чипы с RISC-V ядрами (ESP32-C иESP32-H), в 2022 году компанияEspressif Systems сообщила о переходе всех своих линеек чипов на архитектуру RISC-V^[72]

• xv6 — учебная операционная система, разработанная в Массачусетском технологическом институте, поддерживающая архитектуру RISC-V
• ARM — семейство лицензируемых 32-битных и 64-битных микропроцессорных ядер разработки компанииARM Limited
• OpenPOWER — коллаборация вокруг архитектурыIBM Power, основанная в 2013 году IBM, Google, Mellanox, NVIDIA
• OpenSPARC — свободная (GPL) реализация архитектуры SPARC V9 от 2005 года
• OpenRISC — свободная архитектура 2000 года с GPL-реализацией or1k
• LEON — свободные реализации (GPL, LGPL) архитектуры SPARC V8, появившиеся в 1997 году
• MIPS (MIPS Open) — наборы команд и архитектура, имеющие свободную лицензию на некоторые наборы команд с конца 2018 до конца 2019 года^[73]

• Instruction Sets Should Be Free: The Case For RISC-VАрхивная копия от 4 марта 2016 наWayback Machine // Публикация Krste Asanović иДэвида Паттерсона (pdfАрхивная копия от 25 августа 2014 наWayback Machine)
• The RISC-V Instruction SetАрхивная копия от 6 мая 2017 наWayback Machine // HotChips 25
• RISC-V, Spike, and the Rocket CoreАрхивная копия от 3 сентября 2014 наWayback Machine
• David Patterson, Andrew Waterman. «RISC-V reader: An Open Architecture Atlas», Strawberry Canyon,ISBN978-0-9992491-1-6 (Sep. 10th, 2017).

• riscv.org — официальный сайт RISC-V
• riscv-alliance.ru — Российский альянс RISC-V
• UCB RISC-VАрхивная копия от 14 января 2017 наWayback Machine // GitHub (англ.)

• Технологии процессоров
• Архитектура компьютеров
• Микропроцессоры
• Микроконтроллеры
• Открытое аппаратное обеспечение
• RISC-V

• Википедия:Cite web (не указан язык)
• ПРО:ИТ:Статьи по алфавиту
• ПРО:ИТ:Последняя правка: в текущем месяце
• Википедия:Статьи с ненаписанными разделами с августа 2021 года
• Википедия:Статьи с ненаписанными разделами
• Википедия:Статьи с шаблонами недостатков по алфавиту
• Статьи со ссылками на Викисклад