本発明の一態様は、半導体装置、記憶装置、表示装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。One embodiment of the present invention relates to a semiconductor device, a memory device, a display device, and an electronic device. Another embodiment of the present invention relates to a method for manufacturing a semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。Note that one embodiment of the present invention is not limited to the above technical field. Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。In this specification, a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components with chips housed in packages are examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.
近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ（記憶装置）などが主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された集積回路（トランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。In recent years, the development of semiconductor devices has progressed, with LSIs (Large Scale Integration), CPUs (Central Processing Units), and memory (storage devices) being the main components used in semiconductor devices. A CPU is a collection of semiconductor elements processed from semiconductor wafers, containing integrated circuits (including transistors and memory) that have been made into chips, and on which electrodes serving as connection terminals are formed.
ＬＳＩ、ＣＰＵ、又はメモリ等の集積回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。Integrated circuits (IC chips) such as LSIs, CPUs, or memories are mounted on circuit boards, such as printed wiring boards, and are used as components in a variety of electronic devices.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。In addition, technology that constructs transistors using semiconductor thin films formed on substrates with insulating surfaces is attracting attention. Such transistors are widely used in electronic devices such as integrated circuits (ICs) and display devices. While silicon-based semiconductor materials are widely known as semiconductor materials that can be used in transistors, oxide semiconductors are also attracting attention as other materials.
また、酸化物半導体を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている。In addition, transistors using oxide semiconductors are known to have extremely low leakage current in the off state. For example, Patent Document 1 discloses a low-power CPU that utilizes the low leakage current characteristic of transistors using oxide semiconductors. Furthermore, Patent Document 2 discloses a memory device that can retain stored data for a long period of time by utilizing the low leakage current characteristic of transistors using oxide semiconductors.
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、酸化物半導体膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。Furthermore, in recent years, with the trend toward smaller and lighter electronic devices, there has been an increasing demand for even higher density integrated circuits. There is also a demand for improved productivity of semiconductor devices including integrated circuits. For example, Patent Document 3 and Non-Patent Document 1 disclose techniques for increasing the density of integrated circuits by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film, thereby providing multiple memory cells in an overlapping manner. Furthermore, Patent Document 4 discloses a technique for increasing the density of integrated circuits by vertically arranging the channel of a transistor using an oxide semiconductor film.
本発明の一態様は、電気特性が良好なトランジスタを提供することを課題の一つとする。本発明の一態様は、オン電流が大きいトランジスタを提供することを課題の一つとする。本発明の一態様は、寄生容量が小さいトランジスタを提供することを課題の一つとする。本発明の一態様は、信頼性の高いトランジスタ、半導体装置、記憶装置、又は表示装置を提供することを課題の一つとする。本発明の一態様は、微細化又は高集積化が可能な、トランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、消費電力の低い半導体装置、記憶装置、又は表示装置を提供することを課題の一つとする。本発明の一態様は、動作速度が速い記憶装置を提供することを課題の一つとする。本発明の一態様は、高精細又は高開口率の表示装置を提供することを課題の一つとする。本発明の一態様は、上記トランジスタ、半導体装置、記憶装置、又は表示装置の作製方法を提供することを課題の一つとする。An object of one embodiment of the present invention is to provide a transistor with favorable electrical characteristics. An object of one embodiment of the present invention is to provide a transistor with large on-state current. An object of one embodiment of the present invention is to provide a transistor with small parasitic capacitance. An object of one embodiment of the present invention is to provide a highly reliable transistor, semiconductor device, memory device, or display device. An object of one embodiment of the present invention is to provide a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. An object of one embodiment of the present invention is to provide a semiconductor device, memory device, or display device with low power consumption. An object of one embodiment of the present invention is to provide a memory device with high operating speed. An object of one embodiment of the present invention is to provide a display device with high definition or a high aperture ratio. An object of one embodiment of the present invention is to provide a manufacturing method for the transistor, semiconductor device, memory device, or display device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。Note that the description of these problems does not preclude the existence of other problems. One embodiment of the present invention does not necessarily have to solve all of these problems. Problems other than these may be extracted from the description in the specification, drawings, and claims.
本発明の一態様は、酸化物半導体層と、第１乃至第３の導電層と、第１及び第２の絶縁層と、を有し、第１の絶縁層は、第１の導電層上に位置し、第２の導電層は、第１の絶縁層上に位置し、第１の絶縁層及び第２の導電層は、第１の導電層と重なる位置に開口部を有し、酸化物半導体層は、第２の導電層上に位置する部分と、開口部内で第１の導電層上に位置する部分と、開口部内で第１の絶縁層と対向する部分と、を有し、第２の絶縁層は、酸化物半導体層上に位置し、第３の導電層は、第２の絶縁層上に位置し、第３の導電層は、開口部内で、第２の絶縁層を間に挟んで酸化物半導体層と対向し、酸化物半導体層は、インジウムを有し、第１の絶縁層は、酸化シリコン膜を有し、酸化シリコン膜は、二酸化窒素を有する、半導体装置である。One embodiment of the present invention is a semiconductor device including an oxide semiconductor layer, first to third conductive layers, and first and second insulating layers, wherein the first insulating layer is located on the first conductive layer, the second conductive layer is located on the first insulating layer, the first insulating layer and the second conductive layer have openings overlapping with the first conductive layer, the oxide semiconductor layer has a portion located on the second conductive layer, a portion located on the first conductive layer in the opening, and a portion facing the first insulating layer in the opening, the second insulating layer is located on the oxide semiconductor layer, the third conductive layer is located on the second insulating layer, and the third conductive layer faces the oxide semiconductor layer in the opening with the second insulating layer sandwiched therebetween, the oxide semiconductor layer contains indium, and the first insulating layer includes a silicon oxide film, which contains nitrogen dioxide.
上記において、二酸化窒素は、酸化シリコン膜が有する二酸化シリコンと結合していない、ことが好ましい。In the above, it is preferable that the nitrogen dioxide is not bonded to the silicon dioxide contained in the silicon oxide film.
上記において、第１の絶縁層の電子スピン共鳴測定により得られる１．９４以上２．０５以下のｇ値の吸収ピークに対応するスピン密度が、７．３８×１０−３ｓｐｉｎｓ／ｎｍ３以上、１．０×１０−２ｓｐｉｎｓ／ｎｍ３以下である、ことが好ましい。In the above, it is preferable that the spin density corresponding to an absorption peak of g-value of 1.94 or more and 2.05 or less obtained by electron spin resonance measurement of the first insulating layer is 7.38×10−3 spins/nm3 or more and 1.0×10−2 spins/nm3 or less.
上記において、第１の絶縁層中の二酸化窒素の遷移レベルの一は、酸化物半導体層の価電子帯上端以上、且つ酸化物半導体層の伝導帯下端以下である、ことが好ましい。In the above, it is preferable that one of the transition levels of nitrogen dioxide in the first insulating layer is equal to or higher than the upper edge of the valence band of the oxide semiconductor layer and equal to or lower than the lower edge of the conduction band of the oxide semiconductor layer.
上記において、酸化物半導体層と、第１の絶縁層との間に酸化物層を有し、酸化物層は、酸化ガリウムを有する、ことが好ましい。In the above, it is preferable that an oxide layer is provided between the oxide semiconductor layer and the first insulating layer, and that the oxide layer contains gallium oxide.
上記において、酸化物半導体層と、第１の絶縁層との間に酸化物層を有し、酸化物層は、イットリウムと、ジルコニウムと、を有する、ことが好ましい。In the above, it is preferable that an oxide layer is provided between the oxide semiconductor layer and the first insulating layer, and that the oxide layer contains yttrium and zirconium.
上記において、酸化物半導体層は、第１の層と、第１の層上の第２の層と、を有し、第１の層は、酸化インジウムを有し、第２の層は、ガリウム及びインジウムの一方又は双方を有し、第１の層におけるインジウムの含有率は、第２の層におけるインジウムの含有率よりも高い、ことが好ましい。In the above, it is preferable that the oxide semiconductor layer has a first layer and a second layer on the first layer, the first layer contains indium oxide, and the second layer contains one or both of gallium and indium, and the indium content in the first layer is higher than the indium content in the second layer.
本発明の他の一態様は、第１の導電層上に、酸化シリコンを有する第１の絶縁層を形成し、第１の絶縁層に、窒素を含むガスを用いてプラズマ処理を行い、第１の絶縁層上に第２の導電層を形成し、第２の導電層及び第１の絶縁層を加工して、第１の導電層に達する開口部を形成し、開口部を覆って酸化物半導体層を形成し、酸化物半導体層及び第１の絶縁層の上に、第２の絶縁層を形成し、第２の絶縁層上に、第３の導電層を形成する、半導体装置の作製方法である。Another embodiment of the present invention is a method for manufacturing a semiconductor device, which includes forming a first insulating layer containing silicon oxide over a first conductive layer, performing plasma treatment on the first insulating layer using a nitrogen-containing gas, forming a second conductive layer over the first insulating layer, processing the second conductive layer and the first insulating layer to form an opening that reaches the first conductive layer, forming an oxide semiconductor layer to cover the opening, forming a second insulating layer over the oxide semiconductor layer and the first insulating layer, and forming a third conductive layer over the second insulating layer.
上記において、窒素を含むガスとして、窒素ガスまたは一酸化二窒素ガスを用いる、ことが好ましい。In the above, it is preferable to use nitrogen gas or nitrous oxide gas as the nitrogen-containing gas.
上記において、プラズマ処理の後に、第１の絶縁層に加熱処理を行い、加熱処理は、基板温度を３５０℃以上４００℃以下にする、ことが好ましい。In the above, after the plasma treatment, the first insulating layer is preferably subjected to a heat treatment, and the heat treatment is preferably performed at a substrate temperature of 350°C or higher and 400°C or lower.
本発明の一態様により、電気特性が良好なトランジスタを提供できる。本発明の一態様により、オン電流が大きいトランジスタを提供できる。本発明の一態様により、寄生容量が小さいトランジスタを提供できる。本発明の一態様により、信頼性の高いトランジスタ、半導体装置、記憶装置、又は表示装置を提供できる。本発明の一態様により、微細化又は高集積化が可能な、トランジスタ、半導体装置、又は記憶装置を提供できる。本発明の一態様により、消費電力の低い半導体装置、記憶装置、又は表示装置を提供できる。本発明の一態様により、動作速度が速い記憶装置を提供できる。本発明の一態様により、高精細又は高開口率の表示装置を提供できる。本発明の一態様により、上記トランジスタ、半導体装置、記憶装置、又は表示装置の作製方法を提供できる。One embodiment of the present invention can provide a transistor with favorable electrical characteristics. One embodiment of the present invention can provide a transistor with large on-state current. One embodiment of the present invention can provide a transistor with small parasitic capacitance. One embodiment of the present invention can provide a highly reliable transistor, semiconductor device, memory device, or display device. One embodiment of the present invention can provide a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. One embodiment of the present invention can provide a semiconductor device, memory device, or display device with low power consumption. One embodiment of the present invention can provide a memory device with high operating speed. One embodiment of the present invention can provide a display device with high definition or a high aperture ratio. One embodiment of the present invention can provide a manufacturing method for the transistor, semiconductor device, memory device, or display device.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。Note that the description of these effects does not preclude the existence of other effects. One embodiment of the present invention does not necessarily have to have all of these effects. It is possible to extract other effects from the description in the specification, drawings, and claims.
図１Ａは、半導体装置の一例を示す模式図である。図１Ｂは、半導体装置に係る計算モデルである。
図２は、半導体装置に係るバンドダイアグラムである。
図３Ａ及び図３Ｂは、半導体装置の一例を示す斜視図である。
図４Ａ１及び図４Ａ２は、半導体装置の一例を示す平面図である。図４Ｂ乃至図４Ｄは、半導体装置の一例を示す断面図である。
図５Ａ及び図５Ｂは、半導体装置の一例を示す断面図である。図５Ｃは、バンドダイアグラムを示す図である。
図６Ａ及び図６Ｂは、半導体装置の一例を示す断面図である。
図７Ａ及び図７Ｂは、半導体装置の一例を示す断面図である。
図８Ａ及び図８Ｂは、半導体装置の一例を示す断面図である。
図９は、半導体装置の一例を示す断面図である。
図１０Ａ１及び図１０Ａ２は、半導体装置の一例を示す平面図である。図１０Ｂ及び図１０Ｃは、半導体装置の一例を示す断面図である。
図１１Ａ及び図１１Ｂは、半導体装置の一例を示す断面図である。
図１２Ａ１及び図１２Ａ２は、半導体装置の一例を示す平面図である。図１２Ｂ乃至図１２Ｄは、半導体装置の一例を示す断面図である。
図１３Ａ及び図１３Ｂは、半導体装置の一例を示す断面図である。
図１４Ａ及び図１４Ｂは、半導体装置の一例を示す断面図である。
図１５は、半導体装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、半導体装置の一例を示す断面図である。
図１７Ａ及び図１７Ｂは、半導体装置の一例を示す断面図である。
図１８Ａ１及び図１８Ａ２は、半導体装置の一例を示す平面図である。図１８Ｂ乃至図１８Ｄは、半導体装置の一例を示す断面図である。
図１９Ａ及び図１９Ｂは、半導体装置の一例を示す断面図である。
図２０Ａ乃至図２０Ｅは、半導体装置の作製方法の一例を示す断面図である。
図２１Ａ乃至図２１Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２２Ａは、記憶装置の一例を示す平面図である。図２２Ｂ及び図２２Ｃは、記憶装置の一例を示す断面図である。
図２３Ａは、記憶装置の一例を示す断面図である。図２３Ｂは、記憶装置の一例を示す斜視図である。
図２４Ａは、記憶装置の一例を示す断面図である。図２４Ｂは、記憶装置の一例を示す斜視図である。
図２５Ａは、記憶装置の一例を示す平面図である。図２５Ｂ及び図２５Ｃは、記憶装置の一例を示す断面図である。
図２６Ａ及び図２６Ｂは、記憶装置の一例を示す断面図である。
図２７Ａは、記憶装置の一例を示す平面図である。図２７Ｂは、記憶装置の一例を示す断面図である。
図２８は、記憶装置の一例を示す断面図である。
図２９は、記憶装置の一例を示す断面図である。
図３０は、半導体装置の構成例を説明するブロック図である。
図３１Ａ乃至図３１Ｇは、メモリセルの回路構成例を説明する図である。
図３２Ａ及び図３２Ｂは、半導体装置の構成例を説明する斜視図である。
図３３は、ＣＰＵを説明するブロック図である。
図３４Ａ及び図３４Ｂは、半導体装置の斜視図である。
図３５Ａ及び図３５Ｂは、半導体装置の斜視図である。
図３６Ａ及び図３６Ｂは、本発明の一態様に係る半導体装置の回路図であり、図３６Ｃは、本発明の一態様に係る半導体装置を用いた電子部品の一例を示す図である。
図３７Ａ及び図３７Ｂは、表示装置の一例を示す斜視図である。
図３８は、表示装置の一例を示す断面図である。
図３９は、表示装置の一例を示す断面図である。
図４０Ａ乃至図４０Ｃは、表示装置の構成例を示す図である。
図４１は、電子部品の一例を示す図である。
図４２Ａ乃至図４２Ｃは、大型計算機の一例を示す図である。図４２Ｄは、宇宙用機器の一例を示す図である。図４２Ｅは、データセンターに適用可能なストレージシステムの一例を示す図である。
図４３Ａ乃至図４３Ｆは、電子機器の一例を示す図である。
図４４Ａ乃至図４４Ｇは、電子機器の一例を示す図である。
図４５Ａ乃至図４５Ｆは、電子機器の一例を示す図である。
図４６は、試料に含まれるトランジスタを示す断面図である。
図４７Ａ及び図４７Ｂは、実施例に係るグラフである。
図４８は、実施例に係るグラフである。1A is a schematic diagram showing an example of a semiconductor device, and FIG. 1B is a calculation model related to the semiconductor device.
FIG. 2 is a band diagram relating to the semiconductor device.
3A and 3B are perspective views showing an example of a semiconductor device.
4A1 and 4A2 are plan views showing an example of a semiconductor device, and FIGS. 4B to 4D are cross-sectional views showing an example of a semiconductor device.
5A and 5B are cross-sectional views showing an example of a semiconductor device, and FIG. 5C is a diagram showing a band diagram.
6A and 6B are cross-sectional views showing an example of a semiconductor device.
7A and 7B are cross-sectional views showing an example of a semiconductor device.
8A and 8B are cross-sectional views showing an example of a semiconductor device.
FIG. 9 is a cross-sectional view showing an example of a semiconductor device.
10A1 and 10A2 are plan views showing an example of a semiconductor device, and FIGS. 10B and 10C are cross-sectional views showing an example of a semiconductor device.
11A and 11B are cross-sectional views showing an example of a semiconductor device.
12A1 and 12A2 are plan views showing an example of a semiconductor device, and FIGS. 12B to 12D are cross-sectional views showing an example of a semiconductor device.
13A and 13B are cross-sectional views showing an example of a semiconductor device.
14A and 14B are cross-sectional views showing an example of a semiconductor device.
FIG. 15 is a cross-sectional view showing an example of a semiconductor device.
16A and 16B are cross-sectional views showing an example of a semiconductor device.
17A and 17B are cross-sectional views showing an example of a semiconductor device.
18A1 and 18A2 are plan views showing an example of a semiconductor device, and FIGS. 18B to 18D are cross-sectional views showing an example of a semiconductor device.
19A and 19B are cross-sectional views showing an example of a semiconductor device.
20A to 20E are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
21A to 21C are cross-sectional views showing an example of a method for manufacturing a semiconductor device.
22A is a plan view showing an example of a memory device, and FIGS. 22B and 22C are cross-sectional views showing an example of a memory device.
23A and 23B are cross-sectional and perspective views illustrating an example of a storage device.
24A and 24B are cross-sectional and perspective views illustrating an example of a storage device.
25A is a plan view showing an example of a memory device, and FIGS. 25B and 25C are cross-sectional views showing an example of a memory device.
26A and 26B are cross-sectional views showing an example of a memory device.
27A and 27B are plan and cross-sectional views illustrating an example of a memory device.
FIG. 28 is a cross-sectional view showing an example of a storage device.
FIG. 29 is a cross-sectional view showing an example of a storage device.
FIG. 30 is a block diagram illustrating an example of the configuration of a semiconductor device.
31A to 31G are diagrams illustrating examples of the circuit configuration of a memory cell.
32A and 32B are perspective views illustrating a configuration example of a semiconductor device.
FIG. 33 is a block diagram illustrating the CPU.
34A and 34B are perspective views of the semiconductor device.
35A and 35B are perspective views of a semiconductor device.
36A and 36B are circuit diagrams of a semiconductor device according to one embodiment of the present invention, and FIG. 36C is a diagram illustrating an example of an electronic component using a semiconductor device according to one embodiment of the present invention.
37A and 37B are perspective views showing an example of a display device.
FIG. 38 is a cross-sectional view showing an example of a display device.
FIG. 39 is a cross-sectional view showing an example of a display device.
40A to 40C are diagrams showing configuration examples of a display device.
FIG. 41 is a diagram illustrating an example of an electronic component.
Fig. 42A to Fig. 42C are diagrams showing an example of a mainframe computer, Fig. 42D is a diagram showing an example of space equipment, and Fig. 42E is a diagram showing an example of a storage system applicable to a data center.
43A to 43F are diagrams showing an example of an electronic device.
44A to 44G are diagrams showing an example of an electronic device.
45A to 45F are diagrams showing an example of an electronic device.
FIG. 46 is a cross-sectional view showing a transistor included in the sample.
47A and 47B are graphs according to an example.
FIG. 48 is a graph according to an example.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。Embodiments will be described in detail using the drawings. However, the present invention is not limited to the following description, and those skilled in the art will readily understand that various changes in form and details may be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments shown below.
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。In the configuration of the invention described below, the same parts or parts with similar functions will be denoted by the same reference numerals in different drawings, and repeated explanations will be omitted. Furthermore, when referring to similar functions, the same hatching pattern may be used and no particular reference numeral may be assigned.
また、図面において示す各構成の、位置、大きさ、及び、範囲などは、理解の簡単のため、実際の位置、大きさ、及び、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲などに限定されない。Furthermore, for ease of understanding, the position, size, range, etc. of each component shown in the drawings may not represent the actual position, size, range, etc. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings.
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は構成要素の順序（例えば、工程順もしくは積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。In this specification, the ordinal numbers "first" and "second" are used for convenience and do not limit the number of components or the order of the components (for example, the order of processes or stacking). Furthermore, the ordinal numbers used for components in one part of this specification may not match the ordinal numbers used for those components in other parts of this specification or in the claims.
また、トランジスタは半導体素子の一種であり、電流又は電圧を増幅する機能、及び、導通又は非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。A transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching to control conduction or non-conduction. In this specification, the term "transistor" includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
本明細書等において、半導体層に酸化物半導体又は金属酸化物を用いたトランジスタ、及び、チャネル形成領域に酸化物半導体又は金属酸化物を有するトランジスタをＯＳトランジスタと記すことがある。また、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記すことがある。In this specification, a transistor using an oxide semiconductor or metal oxide in a semiconductor layer and a transistor having an oxide semiconductor or metal oxide in a channel formation region may be referred to as an OS transistor. Furthermore, a transistor having silicon in a channel formation region may be referred to as a Si transistor.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネルが形成される領域（チャネル形成領域ともいう）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。In this specification, a transistor is an element having at least three terminals including a gate, a drain, and a source. It has a region (also called a channel formation region) where a channel is formed between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and current can flow between the source and drain through the channel formation region. In this specification, a channel formation region refers to a region through which current mainly flows.
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。Furthermore, the functions of "source" and "drain" may be interchangeable when transistors of different polarities are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms "source" and "drain" may be used interchangeably.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、又は結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、及び酸化物半導体の主成分以外の遷移金属などがある。具体的には、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素などがある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、酸化物半導体に酸素欠損（ＶＯとも記す）が形成される場合がある。Note that impurities in a semiconductor refer to, for example, elements other than the main components constituting the semiconductor. For example, an element with a concentration of less than 0.1 atomic % can be considered an impurity. The presence of impurities can increase the density of defect states in the semiconductor or reduce the crystallinity, for example. When the semiconductor is an oxide semiconductor, impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main components of the oxide semiconductor. Specific examples include hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Note that water can also function as an impurity. Furthermore, for example, the inclusion of impurities can form oxygen vacancies (also referred to asVO ) in the oxide semiconductor.
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。In this specification, an oxynitride refers to a material whose composition contains more oxygen than nitrogen. An oxynitride refers to a material whose composition contains more nitrogen than oxygen.
膜に含まれる水素、酸素、炭素、又は窒素等の元素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ＳｐｅｃｔｒｏｓｃｏｐｙもしくはＥＳＣＡ：Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％以下、又は１ａｔｏｍｉｃ％以下）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。To analyze the content of elements such as hydrogen, oxygen, carbon, or nitrogen contained in a film, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS) or electron spectroscopy for chemical analysis (ESCA) can be used, for example. XPS is suitable when the content of the target element is high (e.g., 0.5 atomic% or more, or 1 atomic% or more). On the other hand, SIMS is suitable when the content of the target element is low (e.g., 0.5 atomic% or less, or 1 atomic% or less). When comparing element contents, it is more preferable to perform a combined analysis using both SIMS and XPS analytical methods.
なお、本明細書等において含有率とは、膜中に含まれる成分の割合を示す。例えば酸化物半導体層が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該酸化物半導体層に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、酸化物半導体層中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。Note that in this specification and the like, the term "content" refers to the proportion of a component contained in a film. For example, when an oxide semiconductor layer contains metal element X, metal element Y, and metal element Z and the numbers of atoms of metal element X, metal element Y, and metal element Z contained in the oxide semiconductor layer areAx ,Ay , andAz , respectively, the content of metal element X can be expressed asAx/ (Ax +Ay +Az ). Furthermore, when the ratio of the numbers of atoms of metal element X, metal element Y, and metal element Z in the oxide semiconductor layer (atomic ratio) is expressed asBx :By:Bz , the content of metal element X can be expressed asBx /(Bx +By +Bz ).
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。Note that the terms "film" and "layer" can be interchangeable in some cases or depending on the situation. For example, the term "conductive layer" can be changed to the term "conductive film." Or, for example, the term "insulating film" can be changed to the term "insulating layer."
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−２０度以上２０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が７０度以上１１０度以下の角度で配置されている状態をいう。In addition, in this specification, "parallel" refers to a state in which two lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. Therefore, it also includes cases in which the angle is between -5 degrees and 5 degrees, inclusive. "Approximately parallel" refers to a state in which two lines are arranged at an angle of between -20 degrees and 20 degrees, inclusive. "Perpendicular" refers to a state in which two lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. Therefore, it also includes cases in which the angle is between 85 degrees and 95 degrees, inclusive. "Approximately perpendicular" refers to a state in which two lines are arranged at an angle of between 70 degrees and 110 degrees, inclusive.
本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために「電気的接続」と表現する場合がある。また、「電気的接続」は、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、ＡとＢとが回路素子（例えば、トランジスタ、スイッチなど。なお、配線は回路素子ではない。）を介さずに接続されていることを言う。一方、「ＡとＢとが間接的に接続されている」とは、ＡとＢとが一つ以上の回路素子を介して接続されていることを言う。In this specification, "connection" includes, as an example, "electrical connection." Note that the term "electrical connection" is sometimes used to define the connection relationship between circuit elements as a physical entity. Furthermore, "electrical connection" includes "direct connection" and "indirect connection." "A and B are directly connected" means that A and B are connected without the intervention of a circuit element (e.g., a transistor, a switch, etc.; note that wiring is not a circuit element). On the other hand, "A and B are indirectly connected" means that A and B are connected via one or more circuit elements.
例えば、ＡとＢとを含む回路が動作していると仮定した場合において、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、物として「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがあっても、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがあれば、「ＡとＢとが間接的に接続されている」と規定することが出来る。For example, assuming that a circuit including A and B is operating, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can be defined that "A and B are indirectly connected" as objects. Furthermore, even if there is a time during the operation of the circuit when no electrical signal exchange or electrical potential interaction occurs between A and B, if there is a time during the operation of the circuit when an electrical signal exchange or electrical potential interaction occurs between A and B, then it can still be defined that "A and B are indirectly connected."
「ＡとＢとが間接的に接続されている」場合の例としては、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合がある。一方で、「ＡとＢとが間接的に接続されている」とは言えない場合の例としては、ＡからＢまでの経路に絶縁物が介在する場合がある。具体的には、ＡとＢの間に容量素子が接続されている場合、ＡとＢの間にトランジスタのゲート絶縁膜などが介在している場合などがある。よって、「トランジスタのゲート（Ａ）と、トランジスタのソースまたはドレイン（Ｂ）とは、間接的に接続されている」とは言えない。An example of a case where "A and B are indirectly connected" is when A and B are connected via the source and drain of one or more transistors. On the other hand, an example of a case where it cannot be said that "A and B are indirectly connected" is when an insulator is present in the path from A to B. Specifically, this would be the case when a capacitive element is connected between A and B, or when a transistor gate insulating film or the like is present between A and B. Therefore, it cannot be said that "the transistor gate (A) and the transistor source or drain (B) are indirectly connected."
「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、かつ、トランジスタと他のトランジスタの間のノードに、電源、ＧＮＤなどから一定の電位Ｖが供給されている場合がある。Another example of a case where it cannot be said that "A and B are indirectly connected" is when multiple transistors are connected via their sources and drains to the path from A to B, and a constant potential V is supplied to a node between one transistor and another from a power supply, GND, etc.
本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。Unless otherwise specified, in this specification and the like, the off-state current refers to a leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state). Unless otherwise specified, the off-state refers to a state in which the voltageVgs between the gate and source of an n-channel transistor is lower than the threshold voltageVth (higher thanVth for a p-channel transistor).
本明細書等において、ノーマリーオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態のことをいう。また、ノーマリーオフ特性とは、ゲートに電位を印加しない、又はゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。In this specification, normally-on characteristics refer to a state in which a channel exists and current flows through a transistor even when no voltage is applied to the gate. Furthermore, normally-off characteristics refer to a state in which no current flows through a transistor when no potential is applied to the gate or when a ground potential is applied to the gate.
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう）が０度より大きく９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。In this specification and elsewhere, a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined relative to the substrate surface or the surface on which the structure is to be formed. For example, it is preferable for the structure to have a region in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface on which the structure is to be formed is greater than 0 degrees and less than 90 degrees. The side of the structure, the substrate surface, and the surface on which the structure is to be formed do not necessarily have to be completely flat; they may be approximately planar with a slight curvature, or approximately planar with slight irregularities.
本明細書等において、ＡはＢ上に位置する、と記載されている場合、Ａの少なくとも一部がＢ上に位置する。そのため、例えば、ＡはＢ上に位置する領域を有する、と言い換えることができる。同様に、ＡはＢと接する、又は、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部が、Ｂと接する、又はＢと重なる。そのため、それぞれ、ＡはＢと接する領域を有する、又は、ＡはＢと重なる領域を有する、と言い換えることができる。同様に、本明細書等において、ＡはＢを覆う、と記載されている場合、Ａの少なくとも一部がＢを覆う。そのため、例えば、ＡはＢを覆う領域を有する、と言い換えることができる。In this specification, when it is stated that A is located on B, at least a portion of A is located on B. Therefore, for example, it can be rephrased as A has an area located on B. Similarly, when it is stated that A is in contact with B or A overlaps with B, at least a portion of A is in contact with B or overlaps with B. Therefore, it can be rephrased as A has an area in contact with B or A has an area overlapping with B, respectively. Similarly, when it is stated that A covers B, at least a portion of A covers B. Therefore, for example, it can be rephrased as A has an area covering B.
本明細書等において、メタルマスク、又はＦＭＭ（ファインメタルマスク、高精細なメタルマスク）を用いて作製されるデバイスをＭＭ（メタルマスク）構造のデバイスと呼称する場合がある。また、本明細書等において、メタルマスク、又はＦＭＭを用いずに作製されるデバイスをＭＭＬ（メタルマスクレス）構造のデバイスと呼称する場合がある。In this specification, etc., a device fabricated using a metal mask or FMM (fine metal mask, high-resolution metal mask) may be referred to as a device with an MM (metal mask) structure. In addition, in this specification, etc., a device fabricated without using a metal mask or FMM may be referred to as a device with an MML (metal maskless) structure.
本明細書等では、発光波長が異なる発光素子（発光デバイスともいう）で発光層を作り分ける構造をＳＢＳ（Ｓｉｄｅ Ｂｙ Ｓｉｄｅ）構造と呼ぶ場合がある。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。In this specification, a structure in which different light-emitting layers are created for light-emitting elements (also called light-emitting devices) with different emission wavelengths is sometimes referred to as an SBS (Side By Side) structure. The SBS structure allows the materials and configuration to be optimized for each light-emitting element, increasing the freedom in material and configuration selection and making it easier to improve brightness and reliability.
本明細書等において、正孔又は電子を、「キャリア」といって示す場合がある。具体的には、正孔注入層又は電子注入層を「キャリア注入層」といい、正孔輸送層又は電子輸送層を「キャリア輸送層」といい、正孔ブロック層又は電子ブロック層を「キャリアブロック層」という場合がある。なお、前述のキャリア注入層、キャリア輸送層、及びキャリアブロック層は、明確に区別できない場合がある。また、１つの層が、キャリア注入層、キャリア輸送層、及びキャリアブロック層のうち２つ又は３つの機能を兼ねる場合がある。In this specification and the like, holes or electrons may be referred to as "carriers." Specifically, a hole injection layer or electron injection layer may be referred to as a "carrier injection layer," a hole transport layer or electron transport layer may be referred to as a "carrier transport layer," and a hole block layer or electron block layer may be referred to as a "carrier block layer." Note that the aforementioned carrier injection layer, carrier transport layer, and carrier block layer may not always be clearly distinguishable. Furthermore, one layer may have the functions of two or three of the carrier injection layer, carrier transport layer, and carrier block layer.
本明細書等において、発光素子は、一対の電極間にＥＬ層を有する。ＥＬ層は、少なくとも発光層を有する。ここで、ＥＬ層が有する層（機能層ともいう）としては、発光層、キャリア注入層（正孔注入層及び電子注入層）、キャリア輸送層（正孔輸送層及び電子輸送層）、及び、キャリアブロック層（正孔ブロック層及び電子ブロック層）などが挙げられる。本明細書等では、一対の電極の一方を画素電極と記し、他方を共通電極と記すことがある。In this specification, etc., a light-emitting element has an EL layer between a pair of electrodes. The EL layer has at least a light-emitting layer. Here, the layers (also called functional layers) that the EL layer has include a light-emitting layer, a carrier injection layer (hole injection layer and electron injection layer), a carrier transport layer (hole transport layer and electron transport layer), and a carrier block layer (hole block layer and electron block layer). In this specification, etc., one of the pair of electrodes may be referred to as a pixel electrode, and the other as a common electrode.
本明細書等において、犠牲層（マスク層と呼称してもよい）とは、少なくとも発光層（より具体的には、ＥＬ層を構成する層のうち、島状に加工される層）の上方に位置し、製造工程中において、当該発光層を保護する機能を有する。In this specification, etc., a sacrificial layer (which may also be referred to as a mask layer) is located above at least the light-emitting layer (more specifically, the layer that is processed into an island shape among the layers that make up the EL layer), and has the function of protecting the light-emitting layer during the manufacturing process.
本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差など）に起因して分断される現象を示す。In this specification, "step discontinuity" refers to the phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (e.g., a step, etc.).
なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。In the drawings and other documents relating to this specification, arrows indicating the X, Y, and Z directions may be used. In this specification, the "X direction" refers to the direction along the X axis, and no distinction is made between the forward and reverse directions unless explicitly stated. The same applies to the "Y direction" and "Z direction." The X, Y, and Z directions are directions that intersect with each other. For example, the X, Y, and Z directions are directions that are perpendicular to each other.
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置とその作製方法について図１Ａ乃至図２１Ｃを用いて説明する。(Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS. 1A to 21C.
まず、図１Ａに示す模式図を用いて、本発明の一態様に係るＯＳトランジスタについて説明する。図１Ａは、ＯＳトランジスタのチャネル形成領域近傍を示す模式図である。図１Ａに示すように、酸化物半導体層２３０と導電層２６０の間に絶縁層２５０が設けられる。また、酸化物半導体層２３０を介して、絶縁層２５０と対向するように絶縁層２８０が設けられる。First, an OS transistor according to one embodiment of the present invention will be described with reference to the schematic diagram shown in FIG. 1A. FIG. 1A is a schematic diagram illustrating the vicinity of a channel formation region of an OS transistor. As shown in FIG. 1A, an insulating layer 250 is provided between an oxide semiconductor layer 230 and a conductive layer 260. An insulating layer 280 is also provided to face the insulating layer 250 with the oxide semiconductor layer 230 interposed therebetween.
酸化物半導体層２３０は、チャネル形成領域として機能する領域を有する。酸化物半導体層２３０は、インジウムを有する金属酸化物を用いることが好ましい。例えば、酸化インジウム、またはＩｎ−Ｇａ−Ｚｎ酸化物等を用いることができる。また、導電層２６０は、ＯＳトランジスタのゲート電極として機能する。また、絶縁層２５０は、ＯＳトランジスタのゲート絶縁層として機能する。絶縁層２８０は、層間膜として機能することが好ましく、例えば、酸化シリコンまたは酸化窒化シリコンなどを用いることができる。なお、酸化物半導体層２３０、導電層２６０、絶縁層２５０、及び絶縁層２８０の詳細な構成については、後述の記載を参照することができる。The oxide semiconductor layer 230 has a region that functions as a channel formation region. The oxide semiconductor layer 230 is preferably made of a metal oxide containing indium. For example, indium oxide or In-Ga-Zn oxide can be used. The conductive layer 260 functions as a gate electrode of the OS transistor. The insulating layer 250 functions as a gate insulating layer of the OS transistor. The insulating layer 280 preferably functions as an interlayer film, and can be made of, for example, silicon oxide or silicon oxynitride. For detailed structures of the oxide semiconductor layer 230, the conductive layer 260, the insulating layer 250, and the insulating layer 280, see the description below.
絶縁層２８０は、図１Ａに示すように、不純物２０５を含む。絶縁層２８０が酸化シリコンまたは酸化窒化シリコンを有する場合、不純物２０５は窒素を含むことが好ましく、例えば、不純物２０５として、二酸化窒素（ＮＯ２）を用いることができる。つまり、酸化シリコン膜または酸化窒化シリコン膜中に、二酸化窒素が含まれる。1A, the insulating layer 280 contains impurities 205. When the insulating layer 280 has silicon oxide or silicon oxynitride, the impurities 205 preferably contain nitrogen, and for example, nitrogen dioxide (NO2 ) can be used as the impurities 205. That is, nitrogen dioxide is contained in the silicon oxide film or the silicon oxynitride film.
ここで、酸化シリコン中にＮＯ２を添加したモデルを用いて、当該モデルの電荷状態の遷移レベルを、第一原理計算で計算した結果について説明する。計算には、図１Ｂに示すように、低温型石英（α−ｑｕａｒｔｚ）結晶構造のＳｉＯ２（ｃ−ＳｉＯ２）をモデルとして用いた。当該モデルにおいて、格子間にＮＯ２を導入した（以下、ＮＯ２モデルと呼ぶ場合がある。）。また、比較として格子間に、ＮＯ、Ｎ２Ｏ、Ｏ、Ｏ２を導入したモデルについても計算を行った。Here, we will explain the results of first-principles calculations of the transition level of the charge state of a model in whichNO2 is added to silicon oxide. For the calculations,SiO2 (c-SiO2 ) with a low-temperature quartz (α-quartz) crystal structure was used as the model, as shown in Figure 1B.NO2 was introduced between the lattices in this model (hereinafter, this may be referred to as theNO2 model). For comparison, calculations were also performed on models in which NO,N2O , O, andO2 were introduced between the lattices.
ＮＯ２モデルにおいて、系の電荷が＋１の状態、系の電荷が０の状態、系の電荷が−１の状態について構造最適化の計算を行った。計算により、電荷を変化させたときの、ＮＯ２の構造の変化は、気相中の孤立分子の電荷数を変えたときの結合角の変化とほぼ同等であった。よって、仮定した電荷の殆どはＮＯ２が担っており、また二酸化シリコン（ＳｉＯ２）中のＮＯ２は、孤立分子に近い状態で存在していることが推察される。つまり、絶縁層２８０中に、ＳｉＯ２と結合していないＮＯ２が含まれる。絶縁層２８０中のＮＯ２がＳｉＯ２と未結合状態である、ということもできる。例えば、絶縁層２８０中のＮＯ２は、周囲のＳｉＯ２と、共有結合半径と同程度離れて配置されている場合がある。In theNO2 model, structural optimization calculations were performed for the states where the system charge was +1, the system charge was 0, and the system charge was -1. The calculations showed that the change in the structure ofNO2 when the charge was changed was almost equivalent to the change in the bond angle when the charge number of an isolated molecule in the gas phase was changed. Therefore, it is inferred that most of the assumed charge is carried byNO2 , and thatNO2 in silicon dioxide (SiO2 ) exists in a state close to an isolated molecule. In other words, the insulating layer 280 containsNO2 that is not bonded toSiO2 . It can also be said thatNO2 in the insulating layer 280 is in an unbonded state withSiO2 . For example,NO2 in the insulating layer 280 may be located at a distance from the surroundingSiO2 that is approximately the same as the covalent bond radius.
各モデルについて、第一原理計算を行った結果を図２に示す。図２には、ｃ−ＳｉＯ２のバンドダイアグラムと、ＮＯ２、ＮＯ、Ｎ２Ｏ、Ｏ、Ｏ２を導入したモデルの遷移レベルを示す。ｃ−ＳｉＯ２のバンドダイアグラムは、真空準位Ｅｖａｃを基準に、伝導帯下端Ｅｃと、価電子帯上端Ｅｖを示している。また、遷移レベルとして、系の電荷が＋１の状態と０の状態を遷移する遷移レベル（＋１／０）、系の電荷が０の状態と−１の状態を遷移する遷移レベル（０／−１）、系の電荷が０の状態と−２の状態を遷移する遷移レベル（０／−２）を示している。各遷移レベルの値は、ＳｉＯ２のＥｖを基準（０．０ｅＶ）とした値（単位：ｅＶ）を示している。また、図２には、ＩＧＺＯ（１１１）、及び酸化インジウム（ＩｎＯｘ）のバンドダイアグラムも表示している。ここで、ＩＧＺＯ（１１１）は、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を指す。ＩＧＺＯ（１１１）、及びＩｎＯｘのＥｃ及びＥｖは実験値である。The results of first-principles calculations for each model are shown in Figure 2. Figure 2 shows the band diagram of c-SiO2 and the transition levels of models incorporatingNO2 , NO,N2O , O, andO2 . The c-SiO2 band diagram shows the conduction band minimum Ec and the valence band maximum Ev, based on the vacuum level Evac. The transition levels shown are the transition level (+1/0) where the system charge transitions between a +1 state and a 0 state, the transition level (0/-1) where the system charge transitions between a 0 state and a -1 state, and the transition level (0/-2) where the system charge transitions between a 0 state and a -2 state. The value of each transition level is shown in eV, with the Ev ofSiO2 as the reference (0.0 eV). Figure 2 also shows band diagrams of IGZO(111) and indium oxide (InOx ). Here, IGZO(111) refers to an In—Ga—Zn oxide with an atomic ratio of In:Ga:Zn=1:1:1. Ec and Ev of IGZO(111) and InOx are experimental values.
図２に示すように、ＩＧＺＯ（１１１）及びＩｎＯｘのバンドギャップ内に、ＮＯ２モデルの遷移レベル（０／−１）が存在する。ここで、ＩＧＺＯ（１１１）またはＩｎＯｘを酸化物半導体層２３０とし、ｃ−ＳｉＯ２を絶縁層２８０とし、ＮＯ２を不純物２０５として、図１Ａに示すＯＳトランジスタのモデルを考える。この場合、絶縁層２８０中の不純物２０５の遷移レベルの一が、酸化物半導体層２３０のＥｖ以上、且つ酸化物半導体層２３０のＥｃ以下ということができる。2 , the transition level (0/−1) of theNO2 model exists in the band gap of IGZO(111) andInOx . Consider the model of the OS transistor shown in FIG. 1A , where IGZO(111) orInOx is the oxide semiconductor layer 230, c-SiO2 is the insulating layer 280, andNO2 is the impurity 205. In this case, one of the transition levels of the impurity 205 in the insulating layer 280 can be said to be equal to or higher than Ev and equal to or lower than Ec of the oxide semiconductor layer 230.
ＯＳトランジスタをオンにする際に、ゲート電極である導電層２６０に電位を供給することで、酸化物半導体層２３０に電子が注入されるが、図２に示すように酸化物半導体層２３０のＥｃより低い位置にＮＯ２モデルの遷移レベル（０／−１）が存在するため、当該電子が不純物２０５（ＮＯ２）にトラップされる。当該電子をトラップした不純物２０５（ＮＯ２）の電荷は−１になるため、不純物２０５が負の固定電荷になる。なお、ＮＯ、Ｎ２Ｏ、Ｏ、Ｏ２を導入したモデルでは、遷移レベル（０／−１）または遷移レベル（０／−２）が酸化物半導体層２３０のＥｃより高い、またはＥｃに近すぎるため、不純物２０５が負の固定電荷として機能することは難しい。When the OS transistor is turned on, a potential is supplied to the conductive layer 260, which is the gate electrode, and electrons are injected into the oxide semiconductor layer 230. However, as shown in FIG. 2 , the transition level (0/−1) of the NO2 model is located at a position lower than the Ec of the oxide semiconductor layer 230, and therefore the electrons are trapped by the impurity 205 (NO2 ). The charge of the impurity 205 (NO2 ) that trapped the electrons becomes −1, and therefore the impurity 205 becomes a negative fixed charge. Note that in the model in which NO, N2 O, O, or O2 is introduced, the transition level (0/−1) or the transition level (0/−2) is higher than or too close to the Ec of the oxide semiconductor layer 230, making it difficult for the impurity 205 to function as a negative fixed charge.
上記のように、絶縁層２８０中の不純物２０５が負の固定電荷になると、ＯＳトランジスタをオン状態にするために、導電層２６０により大きい電位を供給する必要がある。つまり、絶縁層２８０中の不純物２０５が負の固定電荷になることで、ＯＳトランジスタのしきい値電圧をプラスシフトさせることができる。As described above, when the impurities 205 in the insulating layer 280 become negative fixed charges, a larger potential needs to be supplied to the conductive layer 260 to turn on the OS transistor. In other words, when the impurities 205 in the insulating layer 280 become negative fixed charges, the threshold voltage of the OS transistor can be shifted in the positive direction.
ＯＳトランジスタは、酸化物半導体層中のチャネル形成領域に、酸素欠損（ＶＯ）及び水素等の不純物が存在すると、電気特性が変動しやすい。例えば、ＶＯ近傍の水素が、ＶＯに水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体層中のチャネル形成領域にＶＯが含まれていると、ＯＳトランジスタはノーマリーオン特性になりやすい。The electrical characteristics of an OS transistor are likely to fluctuate when oxygen vacancies (VO ) and impurities such as hydrogen are present in a channel formation region of an oxide semiconductor layer. For example, hydrogen nearVO may form a defect in which hydrogen is introduced intoVO (hereinafter sometimes referred to asVOH ), generating electrons that serve as carriers. Therefore, whenVO is present in the channel formation region of the oxide semiconductor layer, the OS transistor is likely to have normally-on characteristics.
しかしながら、上述のように、絶縁層２８０中の不純物２０５が負の固定電荷になる構成にすることで、ＯＳトランジスタの電気特性のマイナスシフトを抑制して、ノーマリーオフ特性にすることができる。これにより、電気特性の良好な半導体装置を提供することができる。However, as described above, by configuring the impurities 205 in the insulating layer 280 to have negative fixed charges, the negative shift in the electrical characteristics of the OS transistor can be suppressed, resulting in a normally-off characteristic. This makes it possible to provide a semiconductor device with excellent electrical characteristics.
絶縁層２８０中の不純物２０５は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）、またはＴＤＳ分析（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分析）などによって、評価することができる。The impurities 205 in the insulating layer 280 can be evaluated by electron spin resonance (ESR) or thermal desorption spectroscopy (TDS) analysis.
例えば、絶縁層２８０に酸化シリコンを用い、不純物２０５として二酸化窒素を添加した場合、ＥＳＲ測定で評価することができる。酸化シリコン中の中性のＮＯ２は、孤立電子を有するため、ＥＳＲ測定をすることができる。ＥＳＲ測定で得られるＮＯ２に起因する吸収ピークは、ｇ値が１．９４以上２．０５以下の範囲に含まれる。よって、絶縁層２８０のＥＳＲ測定で得られる１．９４以上２．０５以下のｇ値の吸収ピークに対応するスピン密度は、４．８×１０−３ｓｐｉｎｓ／ｎｍ３以上１．０×１０−２ｓｐｉｎｓ／ｎｍ３以下であり、７．３８×１０−３ｓｐｉｎｓ／ｎｍ３以上１．０×１０−２ｓｐｉｎｓ／ｎｍ３以下であることが好ましい。不純物２０５を含む絶縁層２８０から得られるＥＳＲの吸収ピークが上記のような値になることで、ＯＳトランジスタのしきい値電圧を０Ｖまたはその近傍以上にすることができる。また、不純物２０５の添加処理を効率よく行い、半導体装置の生産性向上を図ることができる。For example, when silicon oxide is used for the insulating layer 280 and nitrogen dioxide is added as the impurity 205, the insulating layer 280 can be evaluated by ESR measurement. Neutral NO2 in silicon oxide has a lone electron, which allows ESR measurement. The absorption peak due to NO2 obtained by ESR measurement has a g-value in the range of 1.94 to 2.05. Therefore, the spin density corresponding to the absorption peak with a g-value of 1.94 to 2.05 obtained by ESR measurement of the insulating layer 280 is 4.8×10−3 spins/nm3 to 1.0×10−2 spins/nm3 , preferably 7.38×10−3 spins/nm3 to 1.0×10−2 spins/nm3 . When the ESR absorption peak obtained from the insulating layer 280 containing the impurity 205 has the above value, the threshold voltage of the OS transistor can be set to 0 V or higher. Furthermore, the process of adding the impurity 205 can be carried out efficiently, and the productivity of the semiconductor device can be improved.
なお、上記のスピン密度を満たす絶縁層２８０は、酸化物半導体層２３０の近傍に限られるものではない。ＯＳトランジスタが設けられる周辺の領域、例えば、マーカーが形成される領域または電極パッドが形成される領域において、絶縁層２８０が上記のスピン密度を有することが好ましい。Note that the insulating layer 280 that satisfies the above spin density is not limited to the vicinity of the oxide semiconductor layer 230. It is preferable that the insulating layer 280 have the above spin density in the region surrounding the OS transistor, for example, the region where the marker is formed or the region where the electrode pad is formed.
絶縁層２８０に対する不純物２０５の添加は、窒素を含むガスを用いたプラズマ処理によって行うことが好ましい。窒素を含むガスとしては、窒素ガスまたは一酸化二窒素（Ｎ２Ｏ）ガスを用いることができる。酸化シリコンを有する絶縁層２８０を、プラズマ化されたＮ２またはＮ２Ｏで処理することにより、不純物２０５として、ＮＯ２を添加することができる。The impurity 205 is preferably added to the insulating layer 280 by plasma treatment using a gas containing nitrogen. The nitrogen-containing gas can be nitrogen gas or dinitrogen monoxide (N2 O) gas. By treating the insulating layer 280 containing silicon oxide with plasma-generated N2 or N2 O, NO2 can be added as the impurity 205.
上記プラズマ処理においては、スパッタリング装置、ＣＶＤ装置、ドライエッチング装置、高密度プラズマ源を用いたＣＶＤ装置、または、高密度プラズマ源を用いたドライエッチング装置などを用いることができる。The above plasma treatment can be performed using a sputtering device, a CVD device, a dry etching device, a CVD device using a high-density plasma source, or a dry etching device using a high-density plasma source.
また、上記プラズマ処理の際に基板加熱を行うことが好ましい。また、上記プラズマ処理の前に加熱処理を行う、または上記プラズマ処理のあとに加熱処理を行ってもよい。上記基板加熱または加熱処理の温度は、例えば２００℃以上４５０℃以下、好ましくは３５０℃以上４００℃以下にすればよい。このように、基板加熱または加熱処理を行うことで、絶縁層２８０中に含まれる過剰酸素を低減し、ＯＳトランジスタをノーマリーオフ特性にし、電気特性を向上させることができる。また、ＯＳトランジスタの信頼性の向上を図ることができる。基板温度を４５０℃以下、さらに４００℃以下にすることで、加熱処理によって、不純物２０５が脱離することを抑制することができる。Furthermore, it is preferable to heat the substrate during the plasma treatment. Heat treatment may be performed before or after the plasma treatment. The temperature for the substrate heating or heat treatment may be, for example, 200°C or higher and 450°C or lower, preferably 350°C or higher and 400°C or lower. By performing substrate heating or heat treatment in this manner, excess oxygen contained in the insulating layer 280 can be reduced, the OS transistor can have normally-off characteristics, and the electrical characteristics can be improved. Furthermore, the reliability of the OS transistor can be improved. Setting the substrate temperature to 450°C or lower, further 400°C or lower, can suppress detachment of the impurities 205 due to the heat treatment.
＜半導体装置の構成例１＞
次に、図３Ａ乃至図１９Ｂを用いて、本発明の一態様の半導体装置として、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成を説明する。<Configuration Example 1 of Semiconductor Device>
Next, the structure of a vertical field effect transistor (VFET) as a semiconductor device of one embodiment of the present invention will be described with reference to FIGS. 3A to 19B.
ＶＦＥＴでは、ソース電極とドレイン電極とを、異なる高さに位置し、半導体層を流れる電流が高さ方向に流れる。すなわち、チャネル長方向が高さ方向（縦方向）の成分を有するといえる。また、ＶＦＥＴは、縦型トランジスタ、縦型チャネルトランジスタ、又は縦チャネル型トランジスタなどとも呼ぶことができる。ＶＦＥＴは、ソース電極、半導体層、及びドレイン電極を、重ねて設けることができるため、半導体層を平面状に配置した、いわゆるプレーナ型のトランジスタと比較して、占有面積を大幅に縮小できる。In a VFET, the source electrode and drain electrode are located at different heights, and the current flowing through the semiconductor layer flows in the height direction. In other words, the channel length direction can be said to have a height (vertical) component. A VFET can also be called a vertical transistor, vertical channel transistor, or vertical channel transistor. Because a VFET can have its source electrode, semiconductor layer, and drain electrode stacked, it can occupy a significantly smaller area than so-called planar transistors, in which the semiconductor layer is arranged in a flat plane.
図３Ａ及び図３Ｂは、トランジスタ２００を有する半導体装置の斜視図である。図３Ｂは、図３Ａの一部を切り欠いた斜視図である。また、図３Ａ及び図３Ｂでは一部の構成要素（層間絶縁膜等）については輪郭のみ破線で示している。FIGS. 3A and 3B are perspective views of a semiconductor device having a transistor 200. FIG. 3B is a perspective view with a portion of FIG. 3A cut away. In addition, in FIGS. 3A and 3B, only the outlines of some components (such as interlayer insulating films) are shown with dashed lines.
図３Ａ及び図３Ｂでは、Ｘ方向、Ｙ方向、及びＺ方向を矢印で示している。なお、図３Ａと図３Ｂとで同じＸ、Ｙ、及びＺの符号で示しているが、必ずしもこれらの間で方向が一致しなくてもよい。In Figures 3A and 3B, the X, Y, and Z directions are indicated by arrows. Note that although the same X, Y, and Z symbols are used in Figures 3A and 3B, the directions do not necessarily have to match.
図４Ａ１は、トランジスタ２００を有する半導体装置の平面図である。図４Ａ２は、トランジスタ２００を複数配置する例を示す平面図である。図４Ｂは、図４Ａ１に示す一点鎖線Ａ１−Ａ２間の断面図である。図４Ｃは、図４Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。図４Ｄは、図４Ｂに示す一点鎖線Ａ５−Ａ６間の断面図である。なお、図４Ａ１及び図４Ａ２の平面図では、図の明瞭化のために一部の要素を省いている。以降の平面図においても、一部の要素を省略することがある。FIG. 4A1 is a plan view of a semiconductor device having a transistor 200. FIG. 4A2 is a plan view showing an example of arranging multiple transistors 200. FIG. 4B is a cross-sectional view taken along dashed line A1-A2 in FIG. 4A1. FIG. 4C is a cross-sectional view taken along dashed line A3-A4 in FIG. 4A1. FIG. 4D is a cross-sectional view taken along dashed line A5-A6 in FIG. 4B. Note that some elements have been omitted from the plan views of FIG. 4A1 and FIG. 4A2 to clarify the illustrations. Some elements may also be omitted from subsequent plan views.
また、図５Ａは、図４Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。図５Ｂは、図４Ｂに示す一点鎖線Ａ５−Ａ６間の断面図である。図５Ａ及び図５Ｂは、それぞれ、図４Ｃ及び図４Ｄの拡大図の一例に相当する。Furthermore, Figure 5A is a cross-sectional view taken along dashed dotted lines A3-A4 in Figure 4A1. Figure 5B is a cross-sectional view taken along dashed dotted lines A5-A6 in Figure 4B. Figures 5A and 5B correspond to examples of enlarged views of Figures 4C and 4D, respectively.
図３Ａ乃至図５Ｂに示す半導体装置は、基板（図示しない）上の絶縁層２１０と、絶縁層２１０上のトランジスタ２００と、絶縁層２１０上の絶縁層２８０と、を有する。絶縁層２１０及び絶縁層２８０は、層間膜として機能する。The semiconductor device shown in Figures 3A to 5B has an insulating layer 210 on a substrate (not shown), a transistor 200 on the insulating layer 210, and an insulating layer 280 on the insulating layer 210. The insulating layer 210 and the insulating layer 280 function as interlayer films.
［トランジスタ２００］
トランジスタ２００は、導電層２２０と、絶縁層２８０上の導電層２４０と、酸化物層２２７と、酸化物層２２７上の酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。絶縁層２８０は、導電層２２０上に位置する。ここで、酸化物半導体層２３０は、図１Ａに示す酸化物半導体層２３０に対応し、導電層２６０は、図１Ａに示す導電層２６０に対応し、絶縁層２５０は、図１Ａに示す絶縁層２５０に対応し、絶縁層２８０は、図１Ａに示す絶縁層２８０に対応する。[Transistor 200]
The transistor 200 includes a conductive layer 220, a conductive layer 240 over an insulating layer 280, an oxide layer 227, an oxide semiconductor layer 230 over the oxide layer 227, an insulating layer 250 over the oxide semiconductor layer 230, and a conductive layer 260 over the insulating layer 250. The insulating layer 280 is located on the conductive layer 220. Here, the oxide semiconductor layer 230 corresponds to the oxide semiconductor layer 230 shown in FIG. 1A , the conductive layer 260 corresponds to the conductive layer 260 shown in FIG. 1A , the insulating layer 250 corresponds to the insulating layer 250 shown in FIG. 1A , and the insulating layer 280 corresponds to the insulating layer 280 shown in FIG. 1A .
なお、図４Ｂ及び図４Ｃでは、導電層２２０が、導電層２２０＿１と、導電層２２０＿１上の導電層２２０＿２と、の２層構造であり、酸化物半導体層２３０が、酸化物半導体層２３０＿１と、酸化物半導体層２３０＿１上の酸化物半導体層２３０＿２との２層構造であり、導電層２４０が、導電層２４０＿１と、導電層２４０＿１上の導電層２４０＿２と、の２層構造であり、導電層２６０が、導電層２６０＿１と、導電層２６０＿１上の導電層２６０＿２と、の２層構造である例を示す。Note that Figures 4B and 4C show an example in which the conductive layer 220 has a two-layer structure of a conductive layer 220_1 and a conductive layer 220_2 on the conductive layer 220_1, the oxide semiconductor layer 230 has a two-layer structure of an oxide semiconductor layer 230_1 and an oxide semiconductor layer 230_2 on the oxide semiconductor layer 230_1, the conductive layer 240 has a two-layer structure of a conductive layer 240_1 and a conductive layer 240_2 on the conductive layer 240_1, and the conductive layer 260 has a two-layer structure of a conductive layer 260_1 and a conductive layer 260_2 on the conductive layer 260_1.
トランジスタ２００において、酸化物半導体層２３０は半導体層として機能し、導電層２６０はゲート電極として機能し、絶縁層２５０はゲート絶縁層として機能し、導電層２２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能する。また、導電層２６０は、ゲート配線として機能する領域を有する。In the transistor 200, the oxide semiconductor layer 230 functions as a semiconductor layer, the conductive layer 260 functions as a gate electrode, the insulating layer 250 functions as a gate insulating layer, the conductive layer 220 functions as one of a source electrode and a drain electrode, and the conductive layer 240 functions as the other of the source electrode and the drain electrode. The conductive layer 260 also has a region that functions as a gate wiring.
図４Ｂ及び図４Ｃに示すように、絶縁層２８０及び導電層２４０には、導電層２２０に達する開口部２９０が設けられている。As shown in Figures 4B and 4C, the insulating layer 280 and the conductive layer 240 have openings 290 that reach the conductive layer 220.
開口部２９０は、絶縁層２８０が有する開口部と、導電層２４０が有する開口部と、を含む。別言すると、絶縁層２８０が導電層２２０と重なる領域に有する開口部は、開口部２９０の一部であり、導電層２４０が導電層２２０と重なる領域に有する開口部は、開口部２９０の他の一部である。なお、各層によって、開口部２９０の平面視における形状及び大きさが異なっていてもよい。また、開口部２９０の上面形状が円形であるとき、各層が有する開口部は同心円状であってもよく、同心円状でなくてもよい。Opening 290 includes an opening in insulating layer 280 and an opening in conductive layer 240. In other words, the opening in the area where insulating layer 280 overlaps with conductive layer 220 is part of opening 290, and the opening in the area where conductive layer 240 overlaps with conductive layer 220 is another part of opening 290. Note that the shape and size of opening 290 in a planar view may differ depending on the layer. Furthermore, when opening 290 has a circular top surface shape, the openings in each layer may or may not be concentric.
トランジスタ２００の構成要素の少なくとも一部は、開口部２９０内に配置される。具体的には、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０のそれぞれは、少なくとも一部が開口部２９０内に位置するように配置される。また、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０の、開口部２９０内に配置される部分は、開口部２９０の形状を反映して設けられる。At least some of the components of transistor 200 are disposed within opening 290. Specifically, oxide layer 227, oxide semiconductor layer 230, insulating layer 250, and conductive layer 260 are each disposed so that at least a portion thereof is located within opening 290. Furthermore, the portions of oxide layer 227, oxide semiconductor layer 230, insulating layer 250, and conductive layer 260 that are disposed within opening 290 are provided to reflect the shape of opening 290.
酸化物層２２７は、開口部２９０の底部及び側壁を覆うように設けられる。また、酸化物層２２７は、開口部２９０の形状を反映した凹部を有する。Oxide layer 227 is provided to cover the bottom and sidewalls of opening 290. Oxide layer 227 also has a recess that reflects the shape of opening 290.
酸化物半導体層２３０は、酸化物層２２７を覆うように設けられる。つまり、酸化物半導体層２３０は、開口部２９０内で、酸化物層２２７を間に挟んで絶縁層２８０と対向する領域を有する。また、酸化物半導体層２３０は、酸化物層２２７が有する凹部の形状を反映した凹部を有する。酸化物半導体層２３０は、導電層２４０上に位置する部分と、開口部２９０内で導電層２２０上に位置する部分と、を有する。The oxide semiconductor layer 230 is provided so as to cover the oxide layer 227. That is, the oxide semiconductor layer 230 has a region within the opening 290 that faces the insulating layer 280 with the oxide layer 227 sandwiched therebetween. The oxide semiconductor layer 230 also has a recess that reflects the shape of the recess in the oxide layer 227. The oxide semiconductor layer 230 has a portion located on the conductive layer 240 and a portion located on the conductive layer 220 within the opening 290.
酸化物半導体層２３０が酸化物半導体層２３０＿１と酸化物半導体層２３０＿２との２層構造である場合、酸化物半導体層２３０＿１は、開口部２９０内で、酸化物層２２７を間に挟んで絶縁層２８０と対向する領域を有する。また、酸化物半導体層２３０＿２は、酸化物半導体層２３０＿１を覆うように設けられる。When the oxide semiconductor layer 230 has a two-layer structure of the oxide semiconductor layer 230_1 and the oxide semiconductor layer 230_2, the oxide semiconductor layer 230_1 has a region within the opening 290 that faces the insulating layer 280 with the oxide layer 227 sandwiched therebetween. Furthermore, the oxide semiconductor layer 230_2 is provided so as to cover the oxide semiconductor layer 230_1.
絶縁層２５０は、酸化物半導体層２３０を覆うように設けられる。また、絶縁層２５０は、絶縁層２８０上で、酸化物半導体層２３０の上面及び側面を覆うように設けられる。また、絶縁層２５０は、酸化物半導体層２３０が有する凹部の形状を反映した凹部を有する。The insulating layer 250 is provided so as to cover the oxide semiconductor layer 230. The insulating layer 250 is also provided on the insulating layer 280 so as to cover the top and side surfaces of the oxide semiconductor layer 230. The insulating layer 250 also has a recess that reflects the shape of the recess in the oxide semiconductor layer 230.
導電層２６０は、絶縁層２５０が有する凹部の少なくとも一部を埋め込むように設けられる。また、導電層２６０は、開口部２９０内で、絶縁層２５０を間に挟んで酸化物半導体層２３０と対向する領域を有する。The conductive layer 260 is provided so as to fill at least a portion of the recess in the insulating layer 250. Furthermore, the conductive layer 260 has a region within the opening 290 that faces the oxide semiconductor layer 230 with the insulating layer 250 sandwiched therebetween.
酸化物半導体層２３０は、絶縁層２５０を介して導電層２６０と重なる領域を有する。当該領域の少なくとも一部は、トランジスタ２００のチャネル形成領域として機能する。酸化物半導体層２３０の導電層２２０近傍の領域、及び、酸化物半導体層２３０の導電層２４０近傍の領域のうち、一方がソース領域として機能し、他方がドレイン領域として機能する。つまり、チャネル形成領域は、ソース領域とドレイン領域との間に挟まれている。The oxide semiconductor layer 230 has a region that overlaps with the conductive layer 260 with the insulating layer 250 interposed therebetween. At least a part of this region functions as a channel formation region of the transistor 200. One of the region of the oxide semiconductor layer 230 near the conductive layer 220 and the region of the oxide semiconductor layer 230 near the conductive layer 240 functions as a source region, and the other functions as a drain region. In other words, the channel formation region is sandwiched between the source region and the drain region.
酸化物半導体層２３０は、開口部２９０の内部に設けられる。また、トランジスタ２００は、ソース電極及びドレイン電極の一方（ここでは導電層２２０）が下方に位置し、ソース電極及びドレイン電極の他方（ここでは導電層２４０）が上方に位置することから、電流が上下方向に流れる構成を有する。つまり、開口部２９０の側面に沿って、チャネルが形成される。The oxide semiconductor layer 230 is provided inside the opening 290. Furthermore, the transistor 200 has a configuration in which one of the source electrode and drain electrode (here, the conductive layer 220) is located on the bottom and the other of the source electrode and drain electrode (here, the conductive layer 240) is located on the top, so that current flows vertically. In other words, a channel is formed along the side surface of the opening 290.
トランジスタ２００は、チャネル形成領域を含む酸化物半導体層２３０に、半導体として機能する金属酸化物（酸化物半導体ともいう）を有する。つまり、トランジスタ２００は、ＯＳトランジスタといえる。The transistor 200 includes a metal oxide (also referred to as an oxide semiconductor) that functions as a semiconductor in the oxide semiconductor layer 230, which includes a channel formation region. In other words, the transistor 200 can be said to be an OS transistor.
ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。したがって、酸化物半導体中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）又は実質的にｉ型化されていることが好ましい。When oxygen vacancies (VO ) and impurities are present in the channel formation region of an oxide semiconductor, the electrical characteristics of an OS transistor are likely to fluctuate, which may result in poor reliability. Furthermore, defects (hereinafter sometimes referred to asVOH ) caused by hydrogen entering the oxygen vacancies may be formed, generating electrons that serve as carriers. Therefore, when oxygen vacancies are present in the channel formation region of an oxide semiconductor, the OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities be reduced as much as possible in the channel formation region of the oxide semiconductor. In other words, it is preferable that the carrier concentration of the channel formation region of the oxide semiconductor be reduced, and the channel formation region of the oxide semiconductor be made i-type (intrinsic) or substantially i-type.
一方、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、又は水素、窒素、もしくは金属元素等の不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。On the other hand, the source and drain regions of an OS transistor preferably have more oxygen vacancies, moreVOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, resulting in an increased carrier concentration and lower resistance. That is, the source and drain regions of an OS transistor are preferably n-type regions with a higher carrier concentration and lower resistance than the channel formation region.
なお、酸化物半導体層２３０中に欠陥が多く存在すると、当該欠陥に起因する準位（欠陥準位ともいう）が形成される。ゲートに負電圧を印加する場合、当該欠陥準位によるフェルミレベルピニングにより、エネルギー障壁の上昇が抑制され、電子がエネルギー障壁を超えやすくなる、つまり、しきい値電圧がマイナスシフトする又はオフ電流が大きくなると推定される。Note that if many defects exist in the oxide semiconductor layer 230, a level due to the defects (also referred to as a defect level) is formed. When a negative voltage is applied to the gate, Fermi level pinning caused by the defect level suppresses the rise in the energy barrier, making it easier for electrons to overcome the energy barrier. In other words, it is estimated that the threshold voltage shifts negatively or the off-state current increases.
そこで、酸化物半導体層２３０と導電層２２０又は導電層２４０との間に、抵抗率の高い層を設けることが好ましい。当該層を設けることで、エネルギー障壁を維持し、しきい値電圧のマイナスシフト又はオン電流の低下を抑制することができる。したがって、トランジスタ２００のしきい値電圧がプラスシフトし、トランジスタ２００のノーマリーオフ化を図ることができる。以上より、トランジスタ２００の電気特性を良好にし、トランジスタ２００の信頼性を向上させることができる。上記層として、例えば、図４Ｂ及び図４Ｃに示す酸化物層２２７が挙げられる。Therefore, it is preferable to provide a layer with high resistivity between the oxide semiconductor layer 230 and the conductive layer 220 or the conductive layer 240. By providing this layer, an energy barrier can be maintained and a negative shift in the threshold voltage or a decrease in on-current can be suppressed. Therefore, the threshold voltage of the transistor 200 is shifted in the positive direction, and the transistor 200 can be made normally off. As a result, the electrical characteristics of the transistor 200 can be improved, and the reliability of the transistor 200 can be improved. An example of such a layer is the oxide layer 227 shown in Figures 4B and 4C.
例えば、酸化物層２２７の抵抗率は、酸化物半導体層２３０＿１の抵抗率よりも高いことが好ましい。具体的には、酸化物層２２７は、アルミニウム、ガリウム、及びイットリウムの少なくとも一つを有することが好ましく、ガリウムを有することがより好ましい。例えば、酸化物層２２７は、ガリウムの含有率が酸化物半導体層２３０＿１よりも高い領域を有することが好ましい。このような構成にすることで、酸化物半導体層２３０＿１よりも抵抗率の高い酸化物層２２７を提供できる。For example, the resistivity of the oxide layer 227 is preferably higher than that of the oxide semiconductor layer 230_1. Specifically, the oxide layer 227 preferably contains at least one of aluminum, gallium, and yttrium, and more preferably contains gallium. For example, the oxide layer 227 preferably has a region with a higher gallium content than the oxide semiconductor layer 230_1. With this structure, it is possible to provide the oxide layer 227 with a higher resistivity than the oxide semiconductor layer 230_1.
なお、酸化物層２２７がガリウムを有する場合、酸化物層２２７は、酸化ガリウムを有するといえる。また、酸化物層２２７がアルミニウムを有する場合、酸化物層２２７は、酸化アルミニウムを有するといえる。また、酸化物層２２７がイットリウムを有する場合、酸化物層２２７は、酸化イットリウムを有するといえる。また、酸化物層２２７として、イットリウムを有する、イットリア安定化ジルコニア（ＹＳＺ：Ｙｔｔｒｉａ−Ｓｔａｂｉｌｉｚｅｄ Ｚｉｒｃｏｎｉａ）を用いることもできる。ここで、酸化物層２２７は、イットリウムと、ジルコニウムと、を含む。酸化物層２２７にＹＳＺを用いる場合、結晶性が良好であることが好ましく、単結晶または単結晶に近い結晶性を有することが好ましい。例えば、酸化物層２２７に結晶性が良好なＹＳＺを用いることにより、酸化物層２２７の結晶性を酸化物半導体層２３０＿１に反映させられる場合がある。これにより、酸化物半導体層２３０＿１として良好な結晶性を有する金属酸化物を用いることができる。Note that when the oxide layer 227 contains gallium, it can be said that the oxide layer 227 contains gallium oxide. When the oxide layer 227 contains aluminum, it can be said that the oxide layer 227 contains aluminum oxide. When the oxide layer 227 contains yttrium, it can be said that the oxide layer 227 contains yttrium oxide. Furthermore, yttria-stabilized zirconia (YSZ), which contains yttrium, can also be used as the oxide layer 227. Here, the oxide layer 227 contains yttrium and zirconium. When YSZ is used for the oxide layer 227, it is preferable that it has good crystallinity, and that it has crystallinity that is single crystal or close to single crystal. For example, by using YSZ, which has good crystallinity, for the oxide layer 227, the crystallinity of the oxide layer 227 may be reflected in the oxide semiconductor layer 230_1. This allows a metal oxide with good crystallinity to be used as the oxide semiconductor layer 230_1.
なお、アルミニウム、ガリウム、及びイットリウムの少なくとも一つを有する酸化物層は、酸素の透過を抑制する機能を有する場合がある。酸化物半導体層２３０＿１に接する酸化物層２２７が酸素の透過を抑制する機能を有することで、酸化物半導体層２３０＿１から酸素が放出されるのを抑制し、酸化物半導体層２３０＿１での酸素欠損の形成、又は、酸化物半導体層２３０＿１中の酸素欠損量の増加を抑制することができる。これにより、トランジスタ２００の電気特性を良好にすることができる。Note that an oxide layer containing at least one of aluminum, gallium, and yttrium may have a function of suppressing oxygen transmission. The oxide layer 227 in contact with the oxide semiconductor layer 230_1 has a function of suppressing oxygen transmission, which can suppress release of oxygen from the oxide semiconductor layer 230_1 and suppress formation of oxygen vacancies in the oxide semiconductor layer 230_1 or an increase in the amount of oxygen vacancies in the oxide semiconductor layer 230_1. This can improve the electrical characteristics of the transistor 200.
また、酸化物層２２７がアルミニウム、ガリウム、及びイットリウムの少なくとも一つを有することで、ドレイン端に電子トラップが形成される場合がある。これにより、しきい値電圧がプラスシフトし、トランジスタ２００のノーマリーオフ化を図ることができる。Furthermore, if the oxide layer 227 contains at least one of aluminum, gallium, and yttrium, electron traps may be formed at the drain edge. This causes a positive shift in the threshold voltage, enabling the transistor 200 to become normally off.
一方で、酸化物層２２７の膜厚は、薄いことが好ましい。例えば、酸化物層２２７の膜厚は、酸化物半導体層２３０の膜厚よりも薄いことが好ましい。このような構成にすることで、酸化物半導体層２３０と導電層２２０又は導電層２４０との間のコンタクト抵抗が高くなることを抑制できる。On the other hand, it is preferable that the oxide layer 227 has a thin film thickness. For example, it is preferable that the oxide layer 227 has a thinner film thickness than the oxide semiconductor layer 230. With this structure, it is possible to prevent the contact resistance between the oxide semiconductor layer 230 and the conductive layer 220 or the conductive layer 240 from increasing.
具体的には、酸化物層２２７は、膜厚が０．１ｎｍ以上３ｎｍ以下である領域を有することが好ましく、膜厚が０．１ｎｍ以上２ｎｍ以下である領域を有することがより好ましい。または、膜厚が０．５ｎｍ以上３ｎｍ以下である領域を有することがより好ましく、膜厚が０．５ｎｍ以上２ｎｍ以下である領域を有することがさらに好ましい。Specifically, the oxide layer 227 preferably has a region with a film thickness of 0.1 nm or more and 3 nm or less, and more preferably has a region with a film thickness of 0.1 nm or more and 2 nm or less. Alternatively, it is more preferable that the oxide layer 227 has a region with a film thickness of 0.5 nm or more and 3 nm or less, and even more preferable that the oxide layer 227 has a region with a film thickness of 0.5 nm or more and 2 nm or less.
なお、酸化物層２２７の抵抗率が、酸化物半導体層２３０＿１の抵抗率よりも高ければ、酸化物層２２７に適用可能な材料は特に限定されない。酸化物層２２７は、絶縁性材料を用いてもよいし、半導体材料を用いてもよい。例えば、酸化物層２２７は、酸化物半導体層２３０に適用可能な金属酸化物材料を用いることが可能である。例えば、酸化物層２２７は、ガリウム及び亜鉛の一方又は両方を有することが可能である。酸化物層２２７が亜鉛を含むことにより、酸化物層２２７の結晶性が高まり、酸化物層２２７上に設けられる酸化物半導体層２３０の結晶性を向上させることができる。Note that there are no particular limitations on the material that can be used for the oxide layer 227, as long as the resistivity of the oxide layer 227 is higher than that of the oxide semiconductor layer 230_1. The oxide layer 227 may be made of an insulating material or a semiconductor material. For example, the oxide layer 227 may be made of a metal oxide material that can be used for the oxide semiconductor layer 230. For example, the oxide layer 227 may contain one or both of gallium and zinc. When the oxide layer 227 contains zinc, the crystallinity of the oxide layer 227 is increased, and the crystallinity of the oxide semiconductor layer 230 provided on the oxide layer 227 can be improved.
具体的には、酸化物層２２７として、酸化ガリウム、酸化亜鉛、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、又はインジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）などを、単層又は積層で用いることができる。酸化物層２２７としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、酸化物層２２７において、インジウムの含有率は、ガリウムの含有率よりも低いことが好ましい。酸化物層２２７として、具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。このとき、酸化物層２２７は、インジウムと、ガリウムと、亜鉛と、を少なくとも有する。Specifically, oxide layer 227 can be formed using a single layer or a stack of gallium oxide, zinc oxide, indium gallium oxide (In-Ga oxide), gallium zinc oxide (Ga-Zn oxide, also referred to as GZO), aluminum zinc oxide (Al-Zn oxide, also referred to as AZO), or indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO). When In-Ga-Zn oxide is used as oxide layer 227, the indium content in oxide layer 227 is preferably lower than the gallium content. Specifically, oxide layer 227 can be formed using a metal oxide having an atomic ratio of In:Ga:Zn = 1:3:2 or a composition similar thereto, or an atomic ratio of In:Ga:Zn = 1:3:4 or a composition similar thereto. In this case, oxide layer 227 contains at least indium, gallium, and zinc.
なお、シリコンを含む酸化物層を酸化物半導体層２３０と接して設ける場合、当該酸化物中のシリコンの一部が酸化物半導体層２３０に混入し、酸化物半導体層２３０中に酸素欠損が形成されてしまう恐れがある。そのため、酸化物層２２７におけるシリコンの濃度は低いことが好ましい。例えば、ＳＩＭＳにより得られる酸化物層２２７におけるシリコンの濃度は、１．０×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以下とする。Note that when an oxide layer containing silicon is provided in contact with the oxide semiconductor layer 230, part of silicon in the oxide might be mixed into the oxide semiconductor layer 230, causing oxygen vacancies in the oxide semiconductor layer 230. Therefore, the silicon concentration in the oxide layer 227 is preferably low. For example, the silicon concentration in the oxide layer 227 measured by SIMS is 1.0×1021 atoms/cm3 or less, preferably 5.0×1020 atoms/cm3 or less, more preferably 1.0×1020 atoms/cm3 or less.
以上のように、酸化物半導体層２３０と導電層２２０又は導電層２４０との間に酸化物層２２７を設けることで、トランジスタ２００の電気特性を良好にし、トランジスタ２００の信頼性を向上させることができる。As described above, by providing the oxide layer 227 between the oxide semiconductor layer 230 and the conductive layer 220 or the conductive layer 240, the electrical characteristics of the transistor 200 can be improved, and the reliability of the transistor 200 can be enhanced.
酸化物半導体層２３０＿１は、インジウム（Ｉｎ）を含むことが好ましく、Ｉｎの含有率が高いことがより好ましい。例えば、酸化物半導体層２３０＿１におけるＩｎの含有率は、酸化物半導体層２３０＿２におけるＩｎの含有率よりも高いことが好ましい。酸化物半導体層２３０＿１としてＩｎの含有率が高い金属酸化物を用いることにより、オン電流を大きくし、周波数特性を高くすることができる。The oxide semiconductor layer 230_1 preferably contains indium (In), and more preferably has a high In content. For example, the In content in the oxide semiconductor layer 230_1 is preferably higher than the In content in the oxide semiconductor layer 230_2. By using a metal oxide with a high In content as the oxide semiconductor layer 230_1, the on-state current can be increased, and the frequency characteristics can be improved.
酸化物半導体層２３０＿１のエッチングレートは低いことが好ましい。例えば、酸化物半導体層２３０＿１の一のエッチャントにおけるエッチングレートは、酸化物半導体層２３０＿２のエッチングレートより低いことが好ましい。また、酸化物半導体層２３０＿１の膜密度は高いことが好ましい。例えば、酸化物半導体層２３０＿１の膜密度は、酸化物半導体層２３０＿２の膜密度より高いことが好ましい。これにより、酸化物半導体層２３０＿１中に含まれる欠陥を少なくすることができる。したがって、酸化物半導体層２３０＿１中の欠陥準位密度を低減でき、信頼性の高いトランジスタを実現できる。The etching rate of the oxide semiconductor layer 230_1 is preferably low. For example, the etching rate of the oxide semiconductor layer 230_1 in one etchant is preferably lower than the etching rate of the oxide semiconductor layer 230_2. Furthermore, the film density of the oxide semiconductor layer 230_1 is preferably high. For example, the film density of the oxide semiconductor layer 230_1 is preferably higher than the film density of the oxide semiconductor layer 230_2. This can reduce the number of defects contained in the oxide semiconductor layer 230_1. Therefore, the density of defect states in the oxide semiconductor layer 230_1 can be reduced, resulting in a highly reliable transistor.
また、エッチングレートの低い酸化物膜を酸化物半導体層２３０＿１に用いることで、酸化物半導体層２３０＿１中での酸素の拡散を抑制できる。よって、酸化物半導体層２３０＿１に酸素が過剰に混入すること、酸化物半導体層２３０＿１中の酸素が外方へ拡散すること等を抑制することができる。したがって、信頼性の高いトランジスタを実現できる。Furthermore, by using an oxide film with a low etching rate for the oxide semiconductor layer 230_1, diffusion of oxygen in the oxide semiconductor layer 230_1 can be suppressed. Therefore, excessive oxygen can be prevented from being mixed into the oxide semiconductor layer 230_1, and oxygen in the oxide semiconductor layer 230_1 can be prevented from diffusing outward. Therefore, a highly reliable transistor can be realized.
なお、酸化物半導体層２３０＿１のエッチングレートは高くてもよい。また、酸化物半導体層２３０＿１の膜密度は低くてもよい。これにより、エッチングレートが高い状態でエッチングを行うことができるため、酸化物半導体層２３０＿１のエッチングにかかる時間を短縮することができる。Note that the etching rate of the oxide semiconductor layer 230_1 may be high. Furthermore, the film density of the oxide semiconductor layer 230_1 may be low. This allows etching to be performed at a high etching rate, thereby shortening the time required to etch the oxide semiconductor layer 230_1.
膜密度の評価は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）又はＸ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）を用いることができる。また、膜密度の違いは、断面の透過電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像で評価することができる場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。なお、絶縁層に同じ材料を適用する場合であっても、膜密度が異なる場合には、断面のＴＥＭ像において、これらの境界をコントラストの違いとして観察することができる場合がある。Film density can be evaluated using, for example, Rutherford Backscattering Spectrometry (RBS) or X-ray Reflection (XRR). Differences in film density can sometimes be evaluated using cross-sectional transmission electron microscope (TEM) images. In TEM observation, a high film density results in a darker transmission electron (TE) image, while a low film density results in a lighter transmission electron (TE) image. Even when the same material is used for the insulating layer, if the film densities are different, the boundary between these may be observed as a difference in contrast in a cross-sectional TEM image.
例えば、酸化物半導体層２３０＿１は、酸化インジウムを有することが好ましい。また、酸化物半導体層２３０＿１には、不純物濃度が低減された高純度の酸化インジウムを用いることが好ましい。酸化物半導体層２３０＿１に酸化インジウムを用いる場合、結晶性が高いことが好ましく、単結晶または単結晶のような結晶性を有することが好ましい。例えば、酸化物層２２７に結晶性が良好なＹＳＺを用いることにより、酸化物層２２７の結晶性を酸化物半導体層２３０＿１に反映させることができる。これにより、酸化物半導体層２３０＿１として良好な結晶性を有する酸化インジウムを用いることができる。For example, the oxide semiconductor layer 230_1 preferably contains indium oxide. High-purity indium oxide with a reduced impurity concentration is preferably used for the oxide semiconductor layer 230_1. When indium oxide is used for the oxide semiconductor layer 230_1, it is preferable that the oxide semiconductor layer 230_1 has high crystallinity, and preferably has single crystal or single-crystal-like crystallinity. For example, by using YSZ, which has good crystallinity, for the oxide layer 227, the crystallinity of the oxide layer 227 can be reflected in the oxide semiconductor layer 230_1. As a result, indium oxide with good crystallinity can be used for the oxide semiconductor layer 230_1.
酸化物半導体層２３０＿１に不純物濃度が低減された高純度の酸化インジウムを用いる場合、酸化物半導体層２３０＿１における第１の元素の濃度は低いことが好ましい。ここで、第１の元素は、ホウ素、アルミニウム、及びガリウムの少なくとも一である。酸化物半導体層２３０＿１における第１の元素の濃度は、例えば、１ａｔｏｍｉｃ％以下であることが好ましく、０．１ａｔｏｍｉｃ％以下であることがより好ましく、０．０１ａｔｏｍｉｃ％（１００ｐｐｍ）以下であることがさらに好ましい。酸化物半導体層２３０＿１におけるホウ素及びアルミニウムの濃度を低くすることで、酸化物半導体層２３０＿１の結晶性を向上させることができる。また、酸化物半導体層２３０＿１におけるガリウムの濃度を低くすることで、ＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）試験におけるしきい値電圧の変動量を小さくすることができる。よって、正バイアス印加に対する信頼性が高いトランジスタとすることができる。When high-purity indium oxide with a reduced impurity concentration is used for the oxide semiconductor layer 230_1, the concentration of the first element in the oxide semiconductor layer 230_1 is preferably low. Here, the first element is at least one of boron, aluminum, and gallium. The concentration of the first element in the oxide semiconductor layer 230_1 is, for example, preferably 1 atomic % or less, more preferably 0.1 atomic % or less, and even more preferably 0.01 atomic % (100 ppm) or less. By reducing the concentrations of boron and aluminum in the oxide semiconductor layer 230_1, the crystallinity of the oxide semiconductor layer 230_1 can be improved. Furthermore, by reducing the concentration of gallium in the oxide semiconductor layer 230_1, the amount of variation in threshold voltage in a PBTS (Positive Bias Temperature Stress) test can be reduced. Therefore, a transistor with high reliability against positive bias application can be obtained.
酸化インジウムの電子の有効質量は、小さく、例えばシリコンの電子の有効質量よりも小さい。よって、電子の有効質量が小さい酸化インジウムを酸化物半導体層２３０＿１に用いることで、オン電流が大きいトランジスタ、電界効果移動度が高いトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタを実現できる。また、酸化インジウムの正孔の有効質量は大きく、例えばシリコンの正孔の有効質量よりも大きい。したがって、正孔の有効質量が大きい酸化インジウムを酸化物半導体層２３０＿１に用いることで、オフ電流が極めて小さいトランジスタを実現できる。The effective mass of electrons in indium oxide is small, smaller than the effective mass of electrons in silicon, for example. Therefore, by using indium oxide, which has a small effective mass of electrons, for the oxide semiconductor layer 230_1, a transistor with high on-state current, high field-effect mobility, and high frequency characteristics (also referred to as f characteristics) can be realized. Furthermore, the effective mass of holes in indium oxide is large, larger than the effective mass of holes in silicon, for example. Therefore, by using indium oxide, which has a large effective mass of holes, for the oxide semiconductor layer 230_1, a transistor with extremely low off-state current can be realized.
また例えば、酸化物半導体層２３０＿１には、Ｉｎ−Ｚｎ酸化物を用いてもよい。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。Furthermore, for example, In-Zn oxide may be used for the oxide semiconductor layer 230_1. Specifically, a metal oxide having a composition of In:Zn = 1:1 (atomic ratio) or a composition close thereto, In:Zn = 2:1 (atomic ratio) or a composition close thereto, or In:Zn = 4:1 (atomic ratio) or a composition close thereto can be used.
また、酸化物半導体層２３０＿１には、元素Ｍを微量に含むＩｎ−Ｚｎ酸化物を用いてもよい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、錫、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、錫、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウム及び錫から選ばれる一以上であることがさらに好ましい。The oxide semiconductor layer 230_1 may also include an In-Zn oxide containing a trace amount of element M. The element M is a metal element or a metalloid element having a high bond energy with oxygen, such as a metal element or a metalloid element having a bond energy with oxygen higher than that of indium. Specific examples of element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony. The element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably one or more selected from gallium and tin.
例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。また、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｓｎ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。For example, metal oxides having a composition of In:Ga:Zn = 4:0.1:1 (atomic ratio) or close thereto, In:Ga:Zn = 2:0.1:1 (atomic ratio) or close thereto, or In:Ga:Zn = 1:0.1:1 (atomic ratio) or close thereto can be used. Also, for example, metal oxides having a composition of In:Sn:Zn = 4:0.1:1 (atomic ratio) or close thereto, In:Sn:Zn = 2:0.1:1 (atomic ratio) or close thereto, or In:Sn:Zn = 1:0.1:1 (atomic ratio) or close thereto can be used.
酸化物半導体層２３０＿２には、酸化物半導体層２３０＿１と比較してＧａの含有率が高い金属酸化物を用いることが好ましい。Ｇａの含有率を高めることで、酸化物半導体層２３０＿２の水素に対するバリア性を高めることができる。よって、酸化物半導体層２３０＿２の上方から、酸化物半導体層２３０＿１に水素が拡散することを抑制できる。また、Ｇａの含有率を高めることで、酸化物半導体層２３０の形成以降に加わる熱などにより、酸化物半導体層２３０に含まれる、水素又は水等の不純物を低減することができる。なお、酸化物半導体層２３０＿２に、酸化物半導体層２３０＿１と比較してＩｎの含有率が低い金属酸化物を用いることで、同様の効果を奏する場合がある。For the oxide semiconductor layer 230_2, it is preferable to use a metal oxide having a higher Ga content than that of the oxide semiconductor layer 230_1. Increasing the Ga content can improve the barrier properties of the oxide semiconductor layer 230_2 against hydrogen. This can prevent hydrogen from diffusing from above the oxide semiconductor layer 230_2 to the oxide semiconductor layer 230_1. Furthermore, increasing the Ga content can reduce impurities such as hydrogen and water contained in the oxide semiconductor layer 230 due to heat or the like applied after the formation of the oxide semiconductor layer 230. Note that using a metal oxide having a lower In content than that of the oxide semiconductor layer 230_1 for the oxide semiconductor layer 230_2 can sometimes achieve the same effect.
例えば、酸化物半導体層２３０＿２には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。このとき、酸化物半導体層２３０＿２は、インジウムと、ガリウムと、を有する。For example, the oxide semiconductor layer 230_2 preferably uses a metal oxide having a composition of In:Ga:Zn = 1:1:1 (atomic ratio) or a composition close thereto, In:Ga:Zn = 1:3:2 (atomic ratio) or a composition close thereto, or In:Ga:Zn = 1:3:4 (atomic ratio) or a composition close thereto. In this case, the oxide semiconductor layer 230_2 contains indium and gallium.
代表的には、酸化物層２２７、酸化物半導体層２３０＿１、及び酸化物半導体層２３０＿２としてそれぞれ、酸化ガリウム、酸化インジウム、及びＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］又はその近傍の組成である金属酸化物を用いることができる。また、酸化物層２２７、酸化物半導体層２３０＿１、及び酸化物半導体層２３０＿２の膜厚をそれぞれ、０．５ｎｍ以上１ｎｍ以下、５ｎｍ、及び５ｎｍとする。Typically, gallium oxide, indium oxide, and a metal oxide having a composition of In:Ga:Zn=1:1:1 (atomic ratio) or a composition close to that can be used for the oxide layer 227, the oxide semiconductor layer 230_1, and the oxide semiconductor layer 230_2, respectively. The thicknesses of the oxide layer 227, the oxide semiconductor layer 230_1, and the oxide semiconductor layer 230_2 are set to 0.5 nm or more and 1 nm or less, 5 nm, and 5 nm, respectively.
なお、酸化物半導体層２３０＿１として、酸化インジウム、Ｉｎ−Ｚｎ酸化物、又は元素Ｍを微量含むＩｎ−Ｚｎ酸化物を用いる場合、酸化物層２２７の伝導帯下端は、酸化物半導体層２３０＿１の伝導帯下端よりも真空準位側に位置する場合がある。また、Ｇａの含有率を高めることにより、酸化物半導体層２３０＿２の伝導帯下端は、酸化物半導体層２３０＿１の伝導帯下端よりも真空準位側に位置する場合がある。このとき、酸化物半導体層２３０＿１は、伝導帯下端がより真空準位側に位置する酸化物層２２７及び酸化物半導体層２３０＿２に挟持され、主に電流経路（チャネル）として機能することができる。Note that when indium oxide, In—Zn oxide, or In—Zn oxide containing a trace amount of element M is used as the oxide semiconductor layer 230_1, the conduction band minimum of the oxide layer 227 may be located closer to the vacuum level than the conduction band minimum of the oxide semiconductor layer 230_1. Furthermore, by increasing the Ga content, the conduction band minimum of the oxide semiconductor layer 230_2 may be located closer to the vacuum level than the conduction band minimum of the oxide semiconductor layer 230_1. In this case, the oxide semiconductor layer 230_1 is sandwiched between the oxide layer 227 and the oxide semiconductor layer 230_2, whose conduction band minimums are located closer to the vacuum level, and can function mainly as a current path (channel).
酸化物半導体層２３０＿１が酸化物層２２７及び酸化物半導体層２３０＿２により挟持されることで、酸化物半導体層２３０＿１の界面及びその近傍においてトラップされるキャリアを少なくすることができる。また、チャネルを絶縁層２５０の表面から遠ざけることができ、表面散乱の影響を低減することができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。By sandwiching the oxide semiconductor layer 230_1 between the oxide layer 227 and the oxide semiconductor layer 230_2, it is possible to reduce the number of carriers trapped at the interface of the oxide semiconductor layer 230_1 and in the vicinity thereof. Furthermore, the channel can be moved away from the surface of the insulating layer 250, reducing the effects of surface scattering. This makes it possible to realize a buried channel transistor in which the channel is moved away from the insulating layer interface, thereby increasing field-effect mobility.
ここで、酸化物半導体層２３０及びその近傍におけるバンドダイアグラムを、図５Ｃに示す。図５Ｃにおいて、縦軸はエネルギーを示し、横方向はチャネル形成領域中央部での膜厚方向（Ａ５−Ａ６方向）を示す。図５Ｃには、ゲートとソースとの間に電圧を印加しない状態における、酸化物層２２７、酸化物半導体層２３０＿１、酸化物半導体層２３０＿２、及び絶縁層２５０のそれぞれの価電子帯上端（ＶＢＭ：Ｖａｌｅｎｃｅ Ｂａｎｄ Ｍａｘｉｍｕｍ）及び伝導帯下端（ＣＢＭ：Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ Ｍｉｎｉｍｕｍ）を示す。また、図５Ｃには、真空準位Ｖａｃを破線で示す。Here, Figure 5C shows a band diagram for the oxide semiconductor layer 230 and its vicinity. In Figure 5C, the vertical axis represents energy, and the horizontal direction represents the film thickness direction (A5-A6 direction) at the center of the channel formation region. Figure 5C also shows the valence band maximum (VBM) and conduction band minimum (CBM) of the oxide layer 227, oxide semiconductor layer 230_1, oxide semiconductor layer 230_2, and insulating layer 250 when no voltage is applied between the gate and source. Also, Figure 5C shows the vacuum level Vac with a dashed line.
なお、価電子帯上端のエネルギー及び伝導帯下端のエネルギーは、酸化物層２２７、酸化物半導体層２３０＿１、酸化物半導体層２３０＿２、及び絶縁層２５０のそれぞれの構成元素及びその組成により変化するため、価電子帯上端のエネルギー同士の高低関係、及び伝導帯下端のエネルギー同士の高低関係を、図５Ｃのバンドダイアグラムを用いて主に説明する。Note that the energy of the upper end of the valence band and the energy of the lower end of the conduction band vary depending on the constituent elements and compositions of the oxide layer 227, the oxide semiconductor layer 230_1, the oxide semiconductor layer 230_2, and the insulating layer 250. Therefore, the relationship between the energies of the upper ends of the valence bands and the lower ends of the conduction bands will be mainly described using the band diagram in Figure 5C.
酸化物層２２７、酸化物半導体層２３０＿１、及び酸化物半導体層２３０＿２のそれぞれの構成元素及びその組成によっては、図５Ｃに示すように、トランジスタ２００は、酸化物半導体層２３０＿１と比較して伝導帯下端が真空準位側に位置する酸化物層２２７及び酸化物半導体層２３０＿２に、酸化物半導体層２３０＿１が挟まれる構成となる。当該構成とすることで、埋め込みチャネルを実現できる。つまり、当該構成は、酸化物半導体層２３０＿１において、より多くの電流（図５Ｃにはキャリアとして電子を図示している）が流れるようなパスが形成されることになる。そのため、オン電流の増大、又は信頼性の向上などを図ることができる。Depending on the constituent elements and compositions of the oxide layer 227, the oxide semiconductor layer 230_1, and the oxide semiconductor layer 230_2, as shown in FIG. 5C , the transistor 200 can have a structure in which the oxide semiconductor layer 230_1 is sandwiched between the oxide layer 227 and the oxide semiconductor layer 230_2, whose conduction band minimums are closer to the vacuum level than the oxide semiconductor layer 230_1. This structure can achieve a buried channel. In other words, this structure forms a path in the oxide semiconductor layer 230_1 through which more current (electrons are illustrated as carriers in FIG. 5C ) flows. This can increase the on-state current or improve reliability.
例えば、酸化物層２２７の伝導帯下端は、酸化物半導体層２３０＿１の伝導帯下端よりも真空準位側に位置し、かつ、酸化物層２２７と酸化物半導体層２３０＿１とのバンドオフセットは、０．０１ｅＶ以上１．０ｅＶ以下であることが好ましく、０．０１ｅＶ以上０．７ｅＶ以下であることがより好ましく、０．０１ｅＶ以上０．５ｅＶ以下であることがさらに好ましい。または、０．１ｅＶ以上１．０ｅＶ以下であることが好ましく、０．１ｅＶ以上０．７ｅＶ以下であることがより好ましく、０．１ｅＶ以上０．５ｅＶ以下であることがさらに好ましい。なお、本明細書等において、第１の層と第２の層とのバンドオフセットとは、第１の層の伝導帯下端と第２の層の伝導帯下端とのエネルギー差を指す。For example, the conduction band bottom of the oxide layer 227 is located closer to the vacuum level than the conduction band bottom of the oxide semiconductor layer 230_1, and the band offset between the oxide layer 227 and the oxide semiconductor layer 230_1 is preferably 0.01 eV to 1.0 eV, more preferably 0.01 eV to 0.7 eV, and even more preferably 0.01 eV to 0.5 eV. Alternatively, it is preferably 0.1 eV to 1.0 eV, more preferably 0.1 eV to 0.7 eV, and even more preferably 0.1 eV to 0.5 eV. Note that in this specification and the like, the band offset between the first layer and the second layer refers to the energy difference between the conduction band bottom of the first layer and the conduction band bottom of the second layer.
同様に、酸化物半導体層２３０＿２の伝導帯下端は、酸化物半導体層２３０＿１の伝導帯下端よりも真空準位側に位置し、かつ、酸化物半導体層２３０＿２と酸化物半導体層２３０＿１とのバンドオフセットは、０．０１ｅＶ以上１．０ｅＶ以下であることが好ましく、０．０１ｅＶ以上０．７ｅＶ以下であることがより好ましく、０．０１ｅＶ以上０．５ｅＶ以下であることがさらに好ましい。または、０．１ｅＶ以上１．０ｅＶ以下であることが好ましく、０．１ｅＶ以上０．７ｅＶ以下であることがより好ましく、０．１ｅＶ以上０．５ｅＶ以下であることがさらに好ましい。Similarly, the conduction band bottom of the oxide semiconductor layer 230_2 is located closer to the vacuum level than the conduction band bottom of the oxide semiconductor layer 230_1, and the band offset between the oxide semiconductor layer 230_2 and the oxide semiconductor layer 230_1 is preferably 0.01 eV to 1.0 eV, more preferably 0.01 eV to 0.7 eV, and even more preferably 0.01 eV to 0.5 eV. Alternatively, it is preferably 0.1 eV to 1.0 eV, more preferably 0.1 eV to 0.7 eV, and even more preferably 0.1 eV to 0.5 eV.
金属酸化物のバンドギャップの評価には、分光光度計による光学評価、分光エリプソメトリ、フォトルミネッセンス法、Ｘ線光電子分光法、またはＸ線吸収微細構造（ＸＡＦＳ：Ｘ−ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ）を用いることができる。また、これらの手法を複数組み合わせて分析を行うことができる。電子親和力または伝導帯下端は、真空準位と価電子帯上端のエネルギーとの差であるイオン化ポテンシャルと、バンドギャップから求めることができる。イオン化ポテンシャルの評価には、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。To evaluate the band gap of metal oxides, optical evaluation using a spectrophotometer, spectroscopic ellipsometry, photoluminescence, X-ray photoelectron spectroscopy, or X-ray absorption fine structure (XAFS) can be used. Analysis can also be performed by combining multiple of these techniques. The electron affinity or conduction band minimum can be determined from the ionization potential, which is the energy difference between the vacuum level and the top of the valence band, and the band gap. To evaluate the ionization potential, for example, ultraviolet photoelectron spectroscopy (UPS) can be used.
なお、図５Ａ等では、酸化物半導体層２３０を酸化物半導体層２３０＿１と酸化物半導体層２３０＿２の２層積層構造にしたが、本発明はこれに限られるものではない。例えば、図６Ａに示すように、酸化物半導体層２３０を単層構造にしてもよい。この場合、酸化物半導体層２３０として、酸化物半導体層２３０＿１または酸化物半導体層２３０＿２に用いることが可能な金属酸化物を用いればよい。また、図５Ａなどでは、絶縁層２８０と酸化物半導体層２３０の間に酸化物層２２７を設ける構成にしたが、本発明はこれに限られるものではない。例えば、図６Ｂに示すように、酸化物層２２７が設けられず、絶縁層２８０が酸化物半導体層２３０に接する構造にすることもできる。5A and other drawings, the oxide semiconductor layer 230 has a two-layer structure of oxide semiconductor layer 230_1 and oxide semiconductor layer 230_2, but the present invention is not limited to this. For example, as shown in FIG. 6A, the oxide semiconductor layer 230 may have a single-layer structure. In this case, a metal oxide that can be used for oxide semiconductor layer 230_1 or oxide semiconductor layer 230_2 may be used as the oxide semiconductor layer 230. Furthermore, while FIG. 5A and other drawings show a structure in which the oxide layer 227 is provided between the insulating layer 280 and the oxide semiconductor layer 230, the present invention is not limited to this. For example, as shown in FIG. 6B, a structure in which the oxide layer 227 is not provided and the insulating layer 280 is in contact with the oxide semiconductor layer 230 may also be used.
また、図５Ａに示すように、導電層２２０＿２には凹部が設けられている。別言すると、導電層２２０は凹部を有しており、当該凹部の底面が導電層２２０＿２の凹部の底面に相当し、当該凹部の側面が導電層２２０＿２の凹部の側面に相当する。Furthermore, as shown in FIG. 5A, a recess is provided in conductive layer 220_2. In other words, conductive layer 220 has a recess, the bottom surface of which corresponds to the bottom surface of the recess in conductive layer 220_2, and the side surface of which corresponds to the side surface of the recess in conductive layer 220_2.
開口部２９０は、導電層２２０＿２の凹部と重なっている。ここで、開口部２９０の底部は、導電層２２０＿２の凹部の底面を含み、開口部２９０の側壁は、導電層２２０＿２の凹部の側面、絶縁層２８０の側面、及び導電層２４０の側面を含む。Opening 290 overlaps with the recess in conductive layer 220_2. Here, the bottom of opening 290 includes the bottom surface of the recess in conductive layer 220_2, and the sidewalls of opening 290 include the side surfaces of the recess in conductive layer 220_2, the side surfaces of insulating layer 280, and the side surfaces of conductive layer 240.
導電層２２０＿２が開口部２９０と重なる位置に凹部を有することで、当該凹部を有さない場合に比べて、絶縁層２１０の上面を基準とした導電層２２０＿２の絶縁層２８０と接する上面の高さよりも、開口部２９０内における絶縁層２５０の下面の高さ及び導電層２６０の下面の高さのそれぞれを低くすることができる。ここで、それぞれの面の高さは、トランジスタの被形成面を基準として決定できる。ここでは、絶縁層２１０の上面を基準に用いる。基準に用いる面は、トランジスタの被形成面に限られない。例えば、トランジスタまたは半導体装置が設けられる基板の上面を基準に用いてもよい。By providing a recess in the conductive layer 220_2 at a position overlapping the opening 290, the height of the bottom surface of the insulating layer 250 and the height of the bottom surface of the conductive layer 260 within the opening 290 can be made lower than the height of the top surface of the conductive layer 220_2 that contacts the insulating layer 280, relative to the top surface of the insulating layer 210, compared to when the recess is not provided. Here, the height of each surface can be determined based on the surface on which the transistor is to be formed. Here, the top surface of the insulating layer 210 is used as the reference. The surface used as the reference is not limited to the surface on which the transistor is to be formed. For example, the top surface of a substrate on which a transistor or semiconductor device is provided may also be used as the reference.
酸化物層２２７は、導電層２２０＿２の凹部の底面及び側面、並びに、導電層２４０＿２の上面と接する。導電層２２０＿２が凹部を有することで、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２２０＿２とが重なる面積を大きくすることができる。したがって、酸化物半導体層２３０と導電層２２０＿２との間のコンタクト抵抗を低くすることができる。The oxide layer 227 is in contact with the bottom and side surfaces of the recesses in the conductive layer 220_2 and the top surface of the conductive layer 240_2. The recesses in the conductive layer 220_2 can increase the area where the oxide semiconductor layer 230 and the conductive layer 220_2 overlap with the oxide layer 227 sandwiched therebetween. Therefore, the contact resistance between the oxide semiconductor layer 230 and the conductive layer 220_2 can be reduced.
ここで、導電層２２０＿２の凹部の底面の端部は、図５Ａに示すように任意の曲率を有する、湾曲した形状（丸みを帯びた形状ということもできる。）にすることができる。このような構造にすることで、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０の底面の端部も同様に湾曲形状にすることができる。これにより、導電層２６０の底面の端部の電界集中を緩和することができる。よって、トランジスタ２００で絶縁破壊が発生することを抑制することができる。Here, the bottom edge of the recess of the conductive layer 220_2 can be curved (or rounded) with any curvature as shown in FIG. 5A. By using such a structure, the bottom edge of the oxide layer 227, the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 can also be curved. This can reduce electric field concentration at the bottom edge of the conductive layer 260. Therefore, dielectric breakdown can be suppressed in the transistor 200.
図４Ｂでは、開口部２９０の外側において、導電層２４０の端部、酸化物層２２７の端部、及び、酸化物半導体層２３０の端部が揃っている構成を示している。導電層２４０、酸化物層２２７、及び酸化物半導体層２３０は、同じマスクを用いて加工することで作製できる。したがって、半導体装置の作製に要するマスク数を削減でき好ましい。なお、本発明はこれに限られるものではない。例えば、Ｘ方向又はＹ方向において、酸化物半導体層２３０の端部、酸化物層２２７の端部、導電層２４０＿１の端部、及び、導電層２４０＿２の端部のいずれかが、他よりも内側、または外側に位置する構造であってもよい。FIG. 4B shows a structure in which the end of the conductive layer 240, the end of the oxide layer 227, and the end of the oxide semiconductor layer 230 are aligned outside the opening 290. The conductive layer 240, the oxide layer 227, and the oxide semiconductor layer 230 can be fabricated by processing using the same mask. This is therefore preferable as it reduces the number of masks required to fabricate the semiconductor device. Note that the present invention is not limited to this. For example, in the X direction or Y direction, any of the end of the oxide semiconductor layer 230, the end of the oxide layer 227, the end of the conductive layer 240_1, and the end of the conductive layer 240_2 may be located inside or outside the others.
導電層２４０は、絶縁層２８０が有する開口部２９０の内部に位置しないことが好ましい。つまり、導電層２４０は、開口部２９０内における絶縁層２８０の側面と接する領域を有さないことが好ましい。このような構成にすることで、導電層２４０及び絶縁層２８０に、一括で開口部２９０を形成することができる。また、開口部２９０内において、導電層２４０の側面及び絶縁層２８０の側面が揃っていると、開口部２９０の内部に設ける、酸化物層２２７、酸化物半導体層２３０等の膜厚分布を均一にすることができる。また、酸化物層２２７、酸化物半導体層２３０等が導電層２４０と絶縁層２８０の段差などにより分断されることを抑制できる。It is preferable that the conductive layer 240 is not located inside the opening 290 of the insulating layer 280. In other words, it is preferable that the conductive layer 240 does not have an area in contact with the side surface of the insulating layer 280 within the opening 290. With this configuration, the opening 290 can be formed simultaneously in the conductive layer 240 and the insulating layer 280. Furthermore, if the side surfaces of the conductive layer 240 and the insulating layer 280 are aligned within the opening 290, the film thickness distribution of the oxide layer 227, oxide semiconductor layer 230, etc. provided inside the opening 290 can be made uniform. Furthermore, it is possible to prevent the oxide layer 227, oxide semiconductor layer 230, etc. from being separated by steps between the conductive layer 240 and the insulating layer 280, etc.
上記のように、開口部２９０内に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられる、プレーナ型のトランジスタと比較して、トランジスタ２００は、占有面積を低減できる。したがって、半導体装置を高集積化することができる。また、本発明の一態様の半導体装置を記憶装置に用いる場合、単位面積当たりの記憶容量を大きくすることができる。As described above, a channel formation region, a source region, and a drain region can be formed in the opening 290. This allows the transistor 200 to occupy a smaller area than a planar transistor in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. Therefore, the semiconductor device can be highly integrated. Furthermore, when the semiconductor device of one embodiment of the present invention is used in a memory device, the memory capacity per unit area can be increased.
また、図４Ａ２に、トランジスタ２００をマトリクス状に複数配置する例を示す。具体的には、図４Ａ２には、Ｘ方向及びＹ方向に４個×４個のトランジスタを配置する例を示す。図４Ａ２に示すように、トランジスタ２００は、Ｘ方向に延在する導電層２６０と、Ｙ方向に延在する導電層２４０と、の交差部に設けられる。図４Ａ２に示すように、導電層２４０の短辺の幅、及び、導電層２６０の短辺の幅のそれぞれよりも、開口部２９０の直径を小さくすることができる。このように、トランジスタ２００は高集積化及び微細化が可能な構造であるといえる。Furthermore, Figure 4A2 shows an example in which multiple transistors 200 are arranged in a matrix. Specifically, Figure 4A2 shows an example in which 4 x 4 transistors are arranged in the X and Y directions. As shown in Figure 4A2, transistor 200 is provided at the intersection of conductive layer 260 extending in the X direction and conductive layer 240 extending in the Y direction. As shown in Figure 4A2, the diameter of opening 290 can be made smaller than both the width of the short side of conductive layer 240 and the width of the short side of conductive layer 260. In this way, it can be said that transistor 200 has a structure that allows for high integration and miniaturization.
図５Ｂに示すように、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。よって、中心に設けられた導電層２６０の側面は、絶縁層２５０を介して、酸化物半導体層２３０の側面と対向する。つまり、平面視において、酸化物半導体層２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体層２３０の外周の長さによって、トランジスタ２００のチャネル幅が決まる。つまり、トランジスタ２００のチャネル幅は、開口部２９０の幅（平面視において開口部２９０が円形である場合は直径）の大きさによって決定される、ということができる。図５Ａ及び図５Ｂでは、開口部２９０の幅Ｄを示し、図５Ｂでは、トランジスタ２００のチャネル幅Ｗを示している。なお、酸化物層２２７の膜厚は薄いため、チャネル幅Ｗは、平面視における開口部２９０の輪郭の長さとみなすことができる。As shown in FIG. 5B , the oxide layer 227, the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260 are arranged concentrically. Therefore, the side surface of the conductive layer 260 located at the center faces the side surface of the oxide semiconductor layer 230, with the insulating layer 250 interposed therebetween. That is, in a planar view, the entire periphery of the oxide semiconductor layer 230 forms a channel formation region. In this case, for example, the channel width of the transistor 200 is determined by the outer periphery of the oxide semiconductor layer 230. In other words, the channel width of the transistor 200 can be determined by the width of the opening 290 (or its diameter, if the opening 290 is circular in a planar view). In FIGS. 5A and 5B , the width D of the opening 290 is shown, and in FIG. 5B , the channel width W of the transistor 200 is shown. Note that because the oxide layer 227 is thin, the channel width W can be considered to be the length of the outline of the opening 290 in a planar view.
開口部２９０の幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。一方で、トランジスタ２００の占有面積、例えば平面視におけるトランジスタ２００の面積は、開口部２９０の幅に応じて大よそ決定される。開口部２９０の幅Ｄの大きさを小さくすることで、トランジスタ２００の占有面積を低減し、半導体装置を高集積化することができる。By increasing the width D of the opening 290, the channel width per unit area can be increased, and the on-current can be increased. On the other hand, the area occupied by the transistor 200, for example, the area of the transistor 200 in a plan view, is roughly determined by the width of the opening 290. By reducing the width D of the opening 290, the area occupied by the transistor 200 can be reduced, allowing for a higher level of integration of the semiconductor device.
開口部２９０の幅Ｄは、深さ方向で変化する場合がある。ここでは、特に、幅Ｄとして、断面視における、導電層２４０の開口部２９０側の２つの側面の間の最短距離を用いる。言い換えると、開口部２９０の幅Ｄとして、導電層２４０における開口部２９０の幅の最小値を用いる。また、導電層２４０における、最も高い位置の開口部２９０の幅、最も低い位置の開口部２９０の幅、これらの中間点の位置の開口部２９０の幅、または、これら３つの幅の平均値を、幅Ｄとして用いてもよい。ここでは、導電層２４０の開口部２９０の幅を用いて、幅Ｄを決定する例を示すが、幅Ｄの決定方法は特に限定されない。例えば、幅Ｄとして、絶縁層２８０の開口部２９０側の２つの側面の間の最短距離を用いることができる。また、絶縁層２８０における、最も高い位置の開口部２９０の幅、最も低い位置の開口部２９０の幅、これらの中間点の位置の開口部２９０の幅、または、これら３つの幅の平均値を、幅Ｄとして用いてもよい。The width D of the opening 290 may vary in the depth direction. Here, the shortest distance between the two side surfaces of the conductive layer 240 on the opening 290 side in a cross-sectional view is used as the width D. In other words, the minimum width of the opening 290 in the conductive layer 240 is used as the width D of the opening 290. Alternatively, the width of the opening 290 at the highest position in the conductive layer 240, the width of the opening 290 at the lowest position, the width of the opening 290 at a midpoint between these, or the average of these three widths may be used as the width D. Here, an example is shown in which the width D is determined using the width of the opening 290 in the conductive layer 240, but the method for determining the width D is not particularly limited. For example, the shortest distance between the two side surfaces of the insulating layer 280 on the opening 290 side may be used as the width D. Alternatively, the width of the opening 290 at the highest position in the insulating layer 280, the width of the opening 290 at the lowest position, the width of the opening 290 at a midpoint between these, or the average of these three widths may be used as the width D.
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の幅Ｄはフォトリソグラフィの露光限界で制限される。また、開口部２９０の幅Ｄは、開口部２９０内に設ける、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０それぞれの膜厚によって設定される。開口部２９０の幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下が好ましい。平面視において開口部２９０が円形である場合、開口部２９０の幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。When the opening 290 is formed using photolithography, the width D of the opening 290 is limited by the exposure limit of photolithography. Furthermore, the width D of the opening 290 is set by the film thickness of each of the oxide layer 227, oxide semiconductor layer 230, insulating layer 250, and conductive layer 260 provided within the opening 290. The width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. When the opening 290 is circular in plan view, the width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D x π".
トランジスタ２００のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ２００のチャネル長は、導電層２２０上の絶縁層２８０の厚さによって決定される、ということができる。図５Ａでは、トランジスタ２００のチャネル長Ｌを破線の両矢印で示している。なお、酸化物層２２７の膜厚は薄いため、チャネル長Ｌは、断面視において、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２２０とが対向する領域の端部と、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２４０とが対向する領域の端部との距離とみなすことができる。このとき、チャネル長Ｌは、断面視における絶縁層２８０の開口部２９０側の側面の長さに相当する。The channel length of transistor 200 is the distance between the source region and the drain region. In other words, the channel length of transistor 200 is determined by the thickness of insulating layer 280 on conductive layer 220. In Figure 5A, the channel length L of transistor 200 is indicated by a dashed double-headed arrow. Note that because the oxide layer 227 is thin, channel length L can be considered to be the distance, in cross-section, between the end of the region where oxide semiconductor layer 230 and conductive layer 220 face each other with oxide layer 227 in between, and the end of the region where oxide semiconductor layer 230 and conductive layer 240 face each other with oxide layer 227 in between. In this case, channel length L corresponds to the length of the side surface of insulating layer 280 on the opening 290 side in cross-section.
プレーナ型のトランジスタのチャネル長は、フォトリソグラフィの露光限界で制限されており、さらなる微細化は困難であったが、トランジスタ２００のチャネル長は、絶縁層２８０の膜厚で設定することができる。よって、トランジスタ２００のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であって、０．１ｎｍ以上、１ｎｍ以上、又は５ｎｍ以上）にすることができる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。The channel length of a planar transistor is limited by the exposure limit of photolithography, making further miniaturization difficult. However, the channel length of transistor 200 can be set by the film thickness of insulating layer 280. Therefore, the channel length of transistor 200 can be made into an extremely fine structure that is below the exposure limit of photolithography (e.g., 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 0.1 nm or more, 1 nm or more, or 5 nm or more). This increases the on-current of transistor 200, enabling improved frequency characteristics.
なお、トランジスタ２００のチャネル長は、導電層２２０上の絶縁層２８０の厚さによって決定されることから、当該チャネル長は、トランジスタ２００の占有面積、例えば平面視におけるトランジスタ２００の面積に影響しない。トランジスタ２００のチャネル長を例えば１μｍ以下、５００ｎｍ以下、又は３００ｎｍ以下とすることにより、絶縁層２８０の形成、絶縁層２８０への開口部２９０の形成などにおいて生産性、及び歩留まりなどを高めることができる。Note that the channel length of the transistor 200 is determined by the thickness of the insulating layer 280 on the conductive layer 220, and therefore the channel length does not affect the area occupied by the transistor 200, for example, the area of the transistor 200 in a planar view. By setting the channel length of the transistor 200 to, for example, 1 μm or less, 500 nm or less, or 300 nm or less, it is possible to improve productivity and yield in forming the insulating layer 280, forming the opening 290 in the insulating layer 280, etc.
以上より、本発明の一態様の半導体装置が有するトランジスタのチャネル長は、０．１ｎｍ以上、１ｎｍ以上、又は５ｎｍ以上であって、１μｍ以下、５００ｎｍ以下、又は３００ｎｍ以下が好ましい。From the above, the channel length of a transistor included in a semiconductor device of one embodiment of the present invention is preferably 0.1 nm or more, 1 nm or more, or 5 nm or more, and is preferably 1 μm or less, 500 nm or less, or 300 nm or less.
トランジスタ２００のチャネル長Ｌは、少なくともトランジスタ２００のチャネル幅Ｗよりも小さいことが好ましい。トランジスタ２００のチャネル長Ｌは、トランジスタ２００のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下が好ましく、０．５倍以上０．８倍以下がより好ましい。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。The channel length L of the transistor 200 is preferably at least smaller than the channel width W of the transistor 200. The channel length L of the transistor 200 is preferably 0.1 to 0.99 times the channel width W of the transistor 200, and more preferably 0.5 to 0.8 times. This configuration makes it possible to achieve a transistor with good electrical characteristics and high reliability.
前述の通り、平面視で円形になるように開口部２９０を形成することで、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０は、同心円状に設けられる。これにより、導電層２６０と酸化物半導体層２３０の距離が概略均一になるため、酸化物半導体層２３０にゲート電界を概略均一に印加することができる。As mentioned above, by forming the opening 290 so that it has a circular shape in a plan view, the oxide layer 227, oxide semiconductor layer 230, insulating layer 250, and conductive layer 260 are arranged concentrically. This makes the distance between the conductive layer 260 and the oxide semiconductor layer 230 approximately uniform, allowing a gate electric field to be applied approximately uniformly to the oxide semiconductor layer 230.
なお、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。平面視において、開口部２９０は、例えば、円形もしくは楕円形等の略円形、三角形、四角形（長方形、菱形、正方形を含む）、五角形、もしくは星形多角形等の多角形、またはこれら多角形の角が丸い形状とすることができる。なお、多角形としては、凹多角形（少なくとも一つの内角が１８０度を超える多角形）及び凸多角形（全ての内角が１８０度以下である多角形）のどちらであってもよい。図４Ａ１等に示すように、平面視において、開口部２９０は、円形であることが好ましい。円形とすることにより、開口部を形成する際の加工精度を高めることができ、微細なサイズの開口部を形成することができる。なお、本明細書等において、円形とは真円に限定されない。In this embodiment, an example has been shown in which the opening 290 is circular in plan view, but the present invention is not limited to this. In plan view, the opening 290 can be, for example, a circle or an approximately circle such as an oval, a polygon such as a triangle, a quadrangle (including a rectangle, a diamond, and a square), a pentagon, or a star-shaped polygon, or a shape with rounded corners of these polygons. The polygon may be either a concave polygon (a polygon with at least one interior angle exceeding 180 degrees) or a convex polygon (a polygon with all interior angles less than 180 degrees). As shown in Figure 4A1, etc., it is preferable that the opening 290 is circular in plan view. By making it circular, the processing precision when forming the opening can be improved, and openings of fine sizes can be formed. In this specification, etc., the term "circular" is not limited to a perfect circle.
＜半導体装置の構成材料＞
以下では、本実施の形態の半導体装置に用いることができる材料について説明する。なお、本実施の形態の半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。<Constituent materials of semiconductor device>
Materials that can be used in the semiconductor device of this embodiment will be described below. Note that each layer constituting the semiconductor device of this embodiment may have a single-layer structure or a stacked-layer structure.
［酸化物半導体層］
前述の通り、酸化物半導体層２３０は、チャネル形成領域を有する。酸化物半導体層２３０は、さらに、ソース領域及びドレイン領域を有する。ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。酸化物半導体層２３０は、２層以上の積層構造としてもよい。[Oxide Semiconductor Layer]
As described above, the oxide semiconductor layer 230 has a channel formation region. The oxide semiconductor layer 230 further has a source region and a drain region. The source region and the drain region are n-type regions (low-resistance regions) having a higher carrier concentration than the channel formation region. The oxide semiconductor layer 230 may have a stacked structure of two or more layers.
酸化物半導体層２３０に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、又は単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体又は結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。The crystallinity of the semiconductor material used for the oxide semiconductor layer 230 is not particularly limited, and any of an amorphous semiconductor, a single-crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used. Using a single-crystal semiconductor or a crystalline semiconductor is preferable because it can suppress deterioration of the transistor characteristics.
半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を酸化物半導体層２３０に用いることで、トランジスタ２００のオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。The band gap of a metal oxide functioning as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more. By using a metal oxide with a wide band gap for the oxide semiconductor layer 230, the off-state current of the transistor 200 can be reduced. Because the off-state current of an OS transistor is small, the power consumption of the semiconductor device can be sufficiently reduced. Furthermore, because the frequency characteristics of an OS transistor are high, the semiconductor device can operate at high speed.
本発明の一態様に係るトランジスタの半導体層として用いることができる酸化物半導体層については、実施の形態２の記載を参照できる。ここでは、詳細な説明は省略する。For an oxide semiconductor layer that can be used as a semiconductor layer of a transistor according to one embodiment of the present invention, the description in Embodiment 2 can be referred to. Detailed description thereof will be omitted here.
なお、本実施の形態の半導体装置には、チャネル形成領域に他の半導体材料を用いたトランジスタを適用してもよい。当該他の半導体材料としては、例えば、単体元素よりなる半導体、または化合物半導体が挙げられる。Note that the semiconductor device of this embodiment may also be applied to transistors that use other semiconductor materials in the channel formation region. Examples of such other semiconductor materials include semiconductors made of elemental elements and compound semiconductors.
半導体材料に用いることができる、単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。また、半導体材料に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が挙げられる。Semiconductors made of elemental elements that can be used as semiconductor materials include, for example, silicon and germanium. Silicon that can be used as semiconductor materials also includes single-crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon. An example of polycrystalline silicon is low-temperature polysilicon (LTPS).
半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、及びヒ化ホウ素などが挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の酸化物半導体も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。Compound semiconductors that can be used for the semiconductor material include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide. Boron nitride that can be used for the semiconductor layer preferably has an amorphous structure. Boron arsenide that can be used for the semiconductor layer preferably has a cubic crystal structure. Other examples of compound semiconductors include organic semiconductors and nitride semiconductors. The aforementioned oxide semiconductors are also a type of compound semiconductor. These semiconductor materials may contain impurities as dopants.
また、本実施の形態の半導体装置には、半導体として機能する層状物質をチャネル形成領域に用いたトランジスタを適用してもよい。なお、層状物質の詳細については、実施の形態５で説明する。Furthermore, the semiconductor device of this embodiment may also be applied to a transistor in which a layered material that functions as a semiconductor is used in the channel formation region. Details of the layered material will be described in embodiment 5.
［絶縁層］
半導体装置が有する絶縁層（絶縁層２１０、絶縁層２５０、絶縁層２８０など）には、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及び、ハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び、酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いてもよい。[Insulating layer]
It is preferable to use an inorganic insulating film for each of the insulating layers (insulating layer 210, insulating layer 250, insulating layer 280, etc.) included in the semiconductor device. Examples of inorganic insulating films include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film. Examples of oxide insulating films include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film. Examples of nitride insulating films include a silicon nitride film and an aluminum nitride film. Examples of oxynitride insulating films include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film. Examples of nitride oxide insulating films include a silicon nitride oxide film and an aluminum nitride oxide film. Furthermore, an organic insulating film may be used for the insulating layers included in the semiconductor device.
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層に、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することが好ましい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。For example, as transistors become more miniaturized and highly integrated, thinner gate insulating layers can cause problems such as leakage current. Using a high-dielectric-constant (high-k) material for the gate insulating layer allows for lower voltage operation of the transistor while maintaining the physical film thickness. It also makes it possible to reduce the equivalent oxide thickness (EOT) of the gate insulating layer. Meanwhile, using a material with a low dielectric constant for the insulating layer that functions as an interlayer film can reduce the parasitic capacitance that occurs between wiring. Therefore, it is preferable to select materials based on the function of the insulating layer. Materials with a low dielectric constant also have high dielectric strength.
比誘電率が高い材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。Examples of materials with a high relative dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコン等の無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン及びアラミド等）、ポリイミド、ポリカーボネート、及びアクリル樹脂等の樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を含む酸化シリコン、炭素を含む酸化シリコン、並びに、炭素及び窒素を含む酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含むことができる。Examples of materials with a low dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, as well as resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin. Other inorganic insulating materials with a low dielectric constant include silicon oxide containing fluorine, silicon oxide containing carbon, and silicon oxide containing carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.
また、半導体装置が有する絶縁層に、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、及びハフニウムジルコニウム酸化物等の金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウム等から選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウム等から選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすることができる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、又はチタン酸バリウム等のペロブスカイト構造を有する圧電性セラミックスを用いてもよい。Furthermore, a material capable of exhibiting ferroelectricity may be used for the insulating layer of a semiconductor device. Examples of materials capable of exhibiting ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide. Examples of materials capable of exhibiting ferroelectricity include a material obtained by adding element J1 (here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to hafnium oxide. Here, the ratio of the number of hafnium atoms to the number of element J1 atoms can be appropriately set; for example, the ratio of the number of hafnium atoms to the number of element J1 atoms can be set to 1:1 or close to 1:1. Examples of materials capable of exhibiting ferroelectricity include a material obtained by adding element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to zirconium oxide. The ratio of the number of zirconium atoms to the number of atoms of element J2 can be set as appropriate, for example, the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set to or near 1: 1. Furthermore, as a material that can have ferroelectricity, piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiOx ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), or barium titanate may be used.
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、及びインジウム等から選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、及びクロム等から選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、及びカドミウム等から選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。Furthermore, examples of materials that may exhibit ferroelectricity include metal nitrides containing the elements M1, M2, and nitrogen. Here, the element M1 is one or more elements selected from aluminum, gallium, indium, etc. Furthermore, the element M2 is one or more elements selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, etc. The ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set as appropriate. Furthermore, metal oxides containing element M1 and nitrogen may exhibit ferroelectricity even without containing element M2. Further, examples of materials that may exhibit ferroelectricity include materials in which element M3 is added to the above metal nitrides. Furthermore, element M3 is one or more elements selected from magnesium, calcium, strontium, zinc, cadmium, etc. Here, the ratio between the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ及びＢａＴａＯ２Ｎ等のペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。Furthermore, materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO2 N and BaTaO2 N, and GaFeO3 with a κ-alumina structure.
なお、上記の説明においては、金属酸化物及び金属窒化物について例示したがこれに限定されない。例えば、前述の金属酸化物に窒素が添加された金属酸窒化物、又は前述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。In the above explanation, metal oxides and metal nitrides are used as examples, but the present invention is not limited to these. For example, metal oxynitrides, in which nitrogen is added to the aforementioned metal oxides, or metal oxynitrides, in which oxygen is added to the aforementioned metal nitrides, may also be used.
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、実施の形態３で説明する絶縁層１３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。Furthermore, as a material capable of exhibiting ferroelectricity, for example, a mixture or compound made up of multiple materials selected from the materials listed above can be used. Alternatively, the insulating layer 130 described in embodiment 3 can have a layered structure made up of multiple materials selected from the materials listed above. However, since the crystal structure (characteristics) of the materials listed above can change not only depending on the film formation conditions but also on various processes, in this specification and the like, materials that exhibit ferroelectricity are referred to not only as ferroelectrics but also as materials capable of exhibiting ferroelectricity.
ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を有しうることができる。また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができる。したがって、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物を用いることで、半導体装置の微細化を図ることができる。Metal oxides containing hafnium and/or zirconium can be ferroelectric even in thin films of only a few nanometers. Furthermore, metal oxides containing hafnium and/or zirconium can be ferroelectric even in very small areas. Therefore, the use of metal oxides containing hafnium and/or zirconium can facilitate the miniaturization of semiconductor devices.
なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、又は金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、又は金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。In this specification, a layer of a material that may have ferroelectric properties may be referred to as a ferroelectric layer, metal oxide film, or metal nitride film. Furthermore, in this specification, a device having such a ferroelectric layer, metal oxide film, or metal nitride film may be referred to as a ferroelectric device.
なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素又は窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁層が強誘電性を発現するには、絶縁層１３０は結晶を含む必要がある。特に絶縁層は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁層に含まれる結晶の結晶構造としては、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁層は、アモルファス構造を有していてもよい。このとき、絶縁層は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。Ferroelectricity is believed to be manifested when an external electric field displaces oxygen or nitrogen in crystals contained in the ferroelectric layer. It is also believed that the manifestation of ferroelectricity depends on the crystalline structure of the crystals contained in the ferroelectric layer. Therefore, for the insulating layer to exhibit ferroelectricity, the insulating layer 130 must contain crystals. It is particularly preferable for the insulating layer to contain crystals with an orthorhombic crystal structure, as this will result in the manifestation of ferroelectricity. The crystal structure of the crystals contained in the insulating layer may be one or more selected from the group consisting of tetragonal, orthorhombic, monoclinic, and hexagonal. The insulating layer may also have an amorphous structure. In this case, the insulating layer may have a composite structure having both an amorphous structure and a crystalline structure.
また、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に、元素周期表における第３族元素を添加することで、当該酸化物中の酸素欠損濃度が高まり、直方晶系の結晶構造を有する結晶が形成されやすくなる。これにより、直方晶系の結晶構造を有する結晶の存在割合が高くなり、残留分極を高めることができるため、好ましい。一方で、第３族元素の添加量が多すぎると、当該酸化物の結晶性が低下し、強誘電性が発現しにくくなる恐れがある。したがって、ハフニウム及びジルコニウムの一方又は両方を有する酸化物における第３族元素の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。ここで、第３族元素の含有率とは、層に含有される全ての金属元素の原子数の和における、第３族元素の原子数の割合を指す。第３族元素としては、スカンジウム、ランタン、及びイットリウムから選ばれる一または複数であることが好ましく、ランタン及びイットリウムの一方又は両方であることがより好ましい。Furthermore, adding a Group 3 element in the periodic table to an oxide containing one or both of hafnium and zirconium increases the concentration of oxygen vacancies in the oxide, making it easier to form crystals with an orthorhombic crystal structure. This is preferable because it increases the proportion of crystals with an orthorhombic crystal structure and increases remanent polarization. On the other hand, adding too much of the Group 3 element may reduce the crystallinity of the oxide, making it difficult to exhibit ferroelectricity. Therefore, the content of the Group 3 element in an oxide containing one or both of hafnium and zirconium is preferably 0.1 atomic% or more and 10 atomic% or less, more preferably 0.1 atomic% or more and 5 atomic% or less, and even more preferably 0.1 atomic% or more and 3 atomic% or less. Here, the content of the Group 3 element refers to the ratio of the number of atoms of the Group 3 element to the sum of the number of atoms of all metal elements contained in the layer. The Group 3 element is preferably one or more selected from scandium, lanthanum, and yttrium, and more preferably one or both of lanthanum and yttrium.
また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁層で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及び、タンタルから選ばれた一以上を含む絶縁層を、単層又は積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁層の材料として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタル等の金属酸化物、窒化アルミニウム、又は窒化シリコン等の窒化物、窒化酸化シリコン等の窒化酸化物を用いることができる。Furthermore, the electrical characteristics of a transistor using a metal oxide can be stabilized by surrounding it with an insulating layer that has the function of suppressing the permeation of impurities and oxygen. The insulating layer that has the function of suppressing the permeation of impurities and oxygen can be, for example, a single-layer or stacked insulating layer containing one or more elements selected from boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum. Specifically, the insulating layer that has the function of suppressing the permeation of impurities and oxygen can be made of metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or tantalum oxide; nitrides such as aluminum nitride or silicon nitride; or nitride oxides such as silicon nitride oxide.
具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層の材料としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、並びに、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）といった金属酸化物が挙げられる。また、例えば、窒化アルミニウム、窒化アルミニウムチタン、及び窒化シリコンといった窒化物が挙げられる。また、例えば、窒化酸化シリコンといった窒化酸化物が挙げられる。Specific examples of insulating layer materials that function to suppress the permeation of impurities such as water and hydrogen, and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate). Other examples include nitrides such as aluminum nitride, aluminum titanium nitride, and silicon nitride. Other examples include nitride oxides such as silicon nitride oxide.
また、ゲート絶縁層などの、酸化物半導体層と接する絶縁層、又は酸化物半導体層の近傍に設ける絶縁層は、加熱により脱離する酸素（以下、過剰酸素と呼ぶことがある）を含む領域を有する絶縁層であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁層が、酸化物半導体層と接する、又は酸化物半導体層の近傍に位置することで、酸化物半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁層の材料として、酸化シリコン、酸化窒化シリコン、又は空孔を有する酸化シリコンなどが挙げられる。Furthermore, an insulating layer such as a gate insulating layer that is in contact with an oxide semiconductor layer or that is provided near the oxide semiconductor layer is preferably an insulating layer that has a region containing oxygen that is released by heating (hereinafter, sometimes referred to as excess oxygen). For example, when an insulating layer that has a region containing excess oxygen is in contact with an oxide semiconductor layer or is located near the oxide semiconductor layer, oxygen vacancies in the oxide semiconductor layer can be reduced. Examples of materials for an insulating layer that are likely to form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide with vacancies.
酸化物半導体層と接する絶縁層、又は酸化物半導体層の近傍に設ける絶縁層は、水素に対するバリア絶縁層を用いることが好ましい。当該絶縁層が水素に対するバリア性を有することで、酸化物半導体層への水素の拡散を抑制することができる。It is preferable to use a barrier insulating layer against hydrogen as an insulating layer in contact with or near the oxide semiconductor layer. When the insulating layer has barrier properties against hydrogen, it can suppress diffusion of hydrogen into the oxide semiconductor layer.
水素を捕獲する又は固着する機能を有する絶縁層の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。Insulating layer materials capable of capturing or fixing hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate). These metal oxides may also contain zirconium, such as oxides containing hafnium and zirconium.
水素を捕獲する又は固着する機能を有する絶縁層は、アモルファス構造を有することが好ましい。アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲する又は固着する能力が高い。したがって、当該絶縁層がアモルファス構造を有することで、水素を捕獲する又は固着する機能を高めることができる。例えば、上記金属酸化物にシリコンを添加することで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。An insulating layer that has the function of capturing or fixing hydrogen preferably has an amorphous structure. In metal oxides with an amorphous structure, some oxygen atoms have dangling bonds, which gives them a high ability to capture or fix hydrogen. Therefore, by having the insulating layer have an amorphous structure, the ability to capture or fix hydrogen can be enhanced. For example, an amorphous structure can be achieved by adding silicon to the above metal oxides. For example, it is preferable to use an oxide containing hafnium and silicon (hafnium silicate).
上記絶縁層をアモルファス構造にすることで、結晶粒界の形成を抑制することができる。結晶粒界の形成が抑制されることで、当該絶縁層の平坦性を高めることができる。これにより絶縁層の膜厚分布が均一化されて、膜厚が極端に薄い部分を低減することができるため、絶縁層の耐圧を向上させることができる。また、絶縁層上に設ける膜の膜厚分布を均一化することができる。また、上記絶縁層の結晶粒界の形成を抑制することで、結晶粒界の欠陥準位に起因するリーク電流を低減することができる。よって、絶縁層をリーク電流の少ない絶縁膜として機能させることができる。By making the insulating layer an amorphous structure, it is possible to suppress the formation of grain boundaries. Suppressing the formation of grain boundaries can improve the flatness of the insulating layer. This makes the film thickness distribution of the insulating layer uniform, reducing areas with extremely thin film thickness, thereby improving the dielectric strength of the insulating layer. It also makes it possible to uniform the film thickness distribution of the film provided on the insulating layer. Furthermore, by suppressing the formation of grain boundaries in the insulating layer, it is possible to reduce leakage current caused by defect levels in the grain boundaries. Therefore, the insulating layer can function as an insulating film with low leakage current.
なお、上記絶縁層は、一部に結晶領域、及び、結晶粒界の一方又は両方を有する場合がある。Note that the insulating layer may contain crystalline regions and/or grain boundaries in some areas.
なお、対応する物質を捕獲する又は固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲する又は固着する機能を、バリア性と言い換えることができる。Furthermore, the ability to capture or fix the corresponding substance can also be said to have the property of making the corresponding substance difficult to diffuse. Therefore, the ability to capture or fix the corresponding substance can be rephrased as barrier properties.
なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−等の水素と結合した物質等の少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域又は半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、及びＮＯ２等）、及び銅原子等の少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子及び酸素分子等の少なくとも一を指す。In this specification and the like, a barrier insulating layer refers to an insulating layer having barrier properties. The term "barrier properties" refers to a property that makes it difficult for a corresponding substance to diffuse (also referred to as a property that makes it difficult for a corresponding substance to permeate, a property that the permeability of a corresponding substance is low, or a function that suppresses the diffusion of a corresponding substance). When hydrogen is described as a corresponding substance, it refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, a substance bonded to hydrogen, such as a water molecule or OH− . When impurities are described as corresponding substances, they refer to impurities in a channel formation region or a semiconductor layer, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (such as N2 O, NO, and NO2 ), a copper atom, and the like. When oxygen is described as a corresponding substance, it refers to at least one of, for example, an oxygen atom, an oxygen molecule, and the like.
水素に対するバリア絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、又は窒化酸化シリコン等が挙げられる。Materials for the barrier insulating layer against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, silicon nitride, and silicon nitride oxide.
酸素に対するバリア絶縁層の材料としては、例えば、アルミニウム及びハフニウムの一方又は両方を含む酸化物、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンなどが挙げられる。また、アルミニウム及びハフニウムの一方又は両方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）などが挙げられる。Examples of materials for the oxygen barrier insulating layer include oxides containing either or both of aluminum and hafnium, magnesium oxide, gallium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide. Examples of oxides containing either or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
絶縁層２１０は層間膜として機能するため、前述した比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減できる。Since the insulating layer 210 functions as an interlayer film, it is preferable to use a material with a low dielectric constant as described above. Using a material with a low dielectric constant for the interlayer film reduces the parasitic capacitance that occurs between wiring.
絶縁層２１０は、水素に対するバリア絶縁層を用いることが好ましい。酸化物半導体層２３０の下方に設けられる絶縁層２１０が水素に対するバリア性を有することで、トランジスタ２００の下方から酸化物半導体層２３０への水素の拡散を抑制することができる。例えば、絶縁層２１０として、窒化シリコン膜を用いることが好ましい。The insulating layer 210 is preferably a barrier insulating layer against hydrogen. When the insulating layer 210 provided below the oxide semiconductor layer 230 has barrier properties against hydrogen, it is possible to suppress the diffusion of hydrogen from below the transistor 200 to the oxide semiconductor layer 230. For example, it is preferable to use a silicon nitride film as the insulating layer 210.
また、絶縁層２１０は、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。絶縁層２１０が水素を捕獲する又は固着する機能を有することで、酸化物半導体層２３０中の水素が導電層２２０を介して絶縁層２１０に拡散し、当該水素を捕獲させる又は固着させることができる。したがって、酸化物半導体層２３０中の水素濃度を低減できる。Furthermore, the insulating layer 210 is preferably an insulating layer having a function of capturing or fixing hydrogen. When the insulating layer 210 has a function of capturing or fixing hydrogen, hydrogen in the oxide semiconductor layer 230 diffuses into the insulating layer 210 through the conductive layer 220, and the hydrogen can be captured or fixed. Therefore, the hydrogen concentration in the oxide semiconductor layer 230 can be reduced.
また、絶縁層２１０中の水素又は水等の不純物濃度は低減されていることが好ましい。これにより、酸化物半導体層２３０のチャネル形成領域への、水素又は水等の不純物の混入を抑制できる。Furthermore, it is preferable that the concentration of impurities such as hydrogen or water in the insulating layer 210 be reduced. This can prevent impurities such as hydrogen or water from entering the channel formation region of the oxide semiconductor layer 230.
図５Ａでは、絶縁層２１０が単層構造である例を示す。なお、絶縁層２１０は２層以上の積層構造とすることが可能である。例えば、絶縁層２１０は、第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の２層構造とすることが可能である。このとき、例えば、第１の絶縁層として水素に対するバリア絶縁層を用い、第２の絶縁層として水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。具体的には、第１の絶縁層として窒化シリコン膜を用い、第２の絶縁層として酸化ハフニウム膜、ハフニウムシリケート膜、又は酸化アルミニウム膜を用いることが好ましい。FIG. 5A shows an example in which the insulating layer 210 has a single-layer structure. However, the insulating layer 210 can also have a stacked structure of two or more layers. For example, the insulating layer 210 can have a two-layer structure consisting of a first insulating layer and a second insulating layer on the first insulating layer. In this case, it is preferable to use a barrier insulating layer against hydrogen as the first insulating layer, and an insulating layer that has the function of capturing or fixing hydrogen as the second insulating layer. Specifically, it is preferable to use a silicon nitride film as the first insulating layer, and a hafnium oxide film, hafnium silicate film, or aluminum oxide film as the second insulating layer.
絶縁層２８０は層間膜として機能するため、前述した比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減できる。絶縁層２８０として、例えば、酸化シリコン又は酸化窒化シリコンを用いることができる。Since the insulating layer 280 functions as an interlayer film, it is preferable to use a material with a low dielectric constant as described above. By using a material with a low dielectric constant for the interlayer film, the parasitic capacitance that occurs between wiring can be reduced. For example, silicon oxide or silicon oxynitride can be used as the insulating layer 280.
絶縁層２８０は、図１Ａに示すように、不純物２０５を含む。絶縁層２８０が酸化シリコンまたは酸化窒化シリコンを有する場合、不純物２０５は窒素を含むことが好ましく、例えば、不純物２０５として、二酸化窒素を用いることができる。不純物２０５の少なくとも一部は、絶縁層２８０と結合していないことが好ましい。例えば、不純物２０５であるＮＯ２は、絶縁層２８０が有するＳｉＯ２の格子間に位置する。As shown in FIG. 1A, the insulating layer 280 contains impurities 205. When the insulating layer 280 contains silicon oxide or silicon oxynitride, the impurities 205 preferably contain nitrogen. For example, nitrogen dioxide can be used as the impurities 205. It is preferable that at least a portion of the impurities 205 is not bonded to the insulating layer 280. For example,NO2 , which is the impurity 205, is located between the lattices ofSiO2 contained in the insulating layer 280.
また、絶縁層２８０中の不純物２０５の遷移レベルの一が、酸化物半導体層２３０の価電子帯上端以上、且つ酸化物半導体層２３０の伝導帯下端以下に位置することが好ましい。ここで、当該遷移レベルは、電荷が０の状態と電荷がマイナスの状態の遷移レベルであることが好ましい。このような不純物２０５を絶縁層２８０中に設けることで、ゲート電極である導電層２６０から注入された電子を、不純物２０５でトラップし、不純物２０５を負の固定電荷として機能させることができる。これにより、絶縁層２８０の側面近傍、つまり、トランジスタ２００のバックチャネル側に負の固定電荷を設けることができる。Furthermore, one of the transition levels of the impurity 205 in the insulating layer 280 is preferably located above the upper end of the valence band of the oxide semiconductor layer 230 and below the lower end of the conduction band of the oxide semiconductor layer 230. Here, the transition level is preferably the transition level between a state with zero charge and a state with negative charge. By providing such impurity 205 in the insulating layer 280, electrons injected from the conductive layer 260, which is the gate electrode, can be trapped by the impurity 205, and the impurity 205 can function as a negative fixed charge. This allows a negative fixed charge to be provided near the side surface of the insulating layer 280, that is, on the back channel side of the transistor 200.
トランジスタ２００のバックチャネル側に負の固定電荷を設けると、トランジスタ２００をオン状態にするために、導電層２６０により大きい電位を供給する必要がある。つまり、絶縁層２８０中の不純物２０５が負の固定電荷になることで、トランジスタ２００のしきい値電圧をプラスシフトさせることができる。これにより、ノーマリーオフ特性を有する、電気特性の良好な半導体装置を提供することができる。If a negative fixed charge is provided on the back channel side of transistor 200, a larger potential must be supplied to conductive layer 260 to turn on transistor 200. In other words, when the impurity 205 in insulating layer 280 becomes a negative fixed charge, the threshold voltage of transistor 200 can be shifted in the positive direction. This makes it possible to provide a semiconductor device with normally-off characteristics and excellent electrical characteristics.
絶縁層２８０中の不純物２０５は、ＥＳＲ測定、またはＴＤＳ分析などによって、評価することができる。例えば、絶縁層２８０に酸化シリコンまたは酸化窒化シリコンを用い、不純物２０５として二酸化窒素を添加した場合、ＥＳＲ測定で評価することができる。絶縁層２８０のＥＳＲ測定で得られる１．９４以上２．０５以下のｇ値の吸収ピークに対応するスピン密度は、４．８×１０−３ｓｐｉｎｓ／ｎｍ３以上１．０×１０−２ｓｐｉｎｓ／ｎｍ３以下であり、７．３８×１０−３ｓｐｉｎｓ／ｎｍ３以上１．０×１０−２ｓｐｉｎｓ／ｎｍ３以下であることが好ましい。不純物２０５を含む絶縁層２８０から得られるＥＳＲの吸収ピークが上記のような値になることで、トランジスタ２００のしきい値電圧を０Ｖまたはその近傍以上にすることができる。また、不純物２０５の添加処理を効率よく行い、半導体装置の生産性向上を図ることができる。The impurity 205 in the insulating layer 280 can be evaluated by ESR measurement, TDS analysis, or the like. For example, when silicon oxide or silicon oxynitride is used for the insulating layer 280 and nitrogen dioxide is added as the impurity 205, the impurity 205 can be evaluated by ESR measurement. The spin density corresponding to the absorption peak of a g-value of 1.94 or more and 2.05 or less obtained by ESR measurement of the insulating layer 280 is 4.8×10−3 spins/nm3 or more and 1.0×10−2 spins/nm3 or less, and preferably 7.38×10−3 spins/nm3 or more and 1.0×10−2 spins/nm3 or less. When the ESR absorption peak obtained from the insulating layer 280 containing the impurity 205 has the above value, the threshold voltage of the transistor 200 can be set to 0 V or higher. Furthermore, the impurity 205 can be efficiently added, thereby improving the productivity of semiconductor devices.
なお、上記のスピン密度を満たす絶縁層２８０は、トランジスタ２００の近傍に限られるものではない。トランジスタ２００が設けられる周辺の領域、例えば、マーカーが形成される領域または電極パッドが形成される領域において、絶縁層２８０が上記のスピン密度を有することが好ましい。Note that the insulating layer 280 that satisfies the above spin density is not limited to the vicinity of the transistor 200. It is preferable that the insulating layer 280 have the above spin density in the surrounding area where the transistor 200 is provided, for example, the area where the marker is formed or the area where the electrode pad is formed.
また、絶縁層２８０全体において、スピン密度が均一になるとは限らない。例えば、絶縁層２８０の上層（導電層２４０の近傍ということもできる。）にスピン密度のピークを持ち、絶縁層の下層（絶縁層２１０近傍ということもできる。）に近づくにつれてスピン密度が低くなる場合がある。また例えば、絶縁層２８０の下層にスピン密度のピークを持ち、絶縁層の上層に近づくにつれてスピン密度が低くなる場合がある。また例えば、絶縁層２８０の上層と下層の間にスピン密度のピークを持ち、絶縁層２８０の上層及び下層に近づくにつれてスピン密度が低くなる場合がある。Furthermore, the spin density is not necessarily uniform throughout the insulating layer 280. For example, the spin density may peak in the upper layer of the insulating layer 280 (which may also be near the conductive layer 240), and decrease as the layer approaches the lower layer of the insulating layer (which may also be near the insulating layer 210). Furthermore, the spin density may peak in the lower layer of the insulating layer 280, and decrease as the layer approaches the upper layer of the insulating layer. Furthermore, the spin density may peak between the upper and lower layers of the insulating layer 280, and decrease as the layer approaches the upper and lower layers of the insulating layer 280.
また、絶縁層２８０中の水素又は水等の不純物濃度は低減されていることが好ましい。これにより、酸化物半導体層２３０のチャネル形成領域への、水素又は水等の不純物の混入を抑制することができる。Furthermore, it is preferable that the concentration of impurities such as hydrogen or water in the insulating layer 280 be reduced. This can prevent impurities such as hydrogen or water from entering the channel formation region of the oxide semiconductor layer 230.
例えば、過剰酸素を含む領域を有する絶縁層は、酸素を含む雰囲気で、スパッタリング法で成膜することで形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８０中の水素濃度を低減できる。このように、絶縁層２８０を構成する少なくとも一部の層を、スパッタリング法を用いて成膜することで、絶縁層２８０から酸化物半導体層２３０のチャネル形成領域に酸素を供給し、酸素欠損及びＶＯＨの低減を図ることができる。For example, an insulating layer having a region containing excess oxygen can be formed by sputtering in an oxygen-containing atmosphere. Furthermore, by using a sputtering method in which hydrogen-containing molecules are not used as a deposition gas, the hydrogen concentration in the insulating layer 280 can be reduced. By forming at least a part of the layers constituting the insulating layer 280 by sputtering, oxygen can be supplied from the insulating layer 280 to the channel formation region of the oxide semiconductor layer 230, thereby reducing oxygen vacancies andVOH .
なお、導電層２２０上の絶縁層２８０の膜厚はトランジスタ２００のチャネル長に影響するため、トランジスタ２００のチャネル長の設計値に合わせて、絶縁層２８０の膜厚を適宜設定する。Note that the thickness of the insulating layer 280 on the conductive layer 220 affects the channel length of the transistor 200, so the thickness of the insulating layer 280 is set appropriately to match the design value of the channel length of the transistor 200.
図５Ａでは、絶縁層２８０が単層構造である例を示す。なお、絶縁層２８０は２層以上の積層構造とすることが可能である。例えば、図７Ａに示すように、絶縁層２８０は、絶縁層２８０＿１と、絶縁層２８０＿１上の絶縁層２８０＿２と、絶縁層２８０＿２上の絶縁層２８０＿３と、の３層構造とすることが可能である。このとき、絶縁層２８０＿２として、前述した比誘電率が低い材料を用い、絶縁層２８０＿１及び絶縁層２８０＿３として、酸素に対するバリア絶縁層を用いることが好ましい。これにより、導電層２２０及び導電層２４０の酸化を抑制し、高抵抗化を抑制することができる。FIG. 5A shows an example in which insulating layer 280 has a single-layer structure. However, insulating layer 280 can also have a laminated structure of two or more layers. For example, as shown in FIG. 7A, insulating layer 280 can have a three-layer structure consisting of insulating layer 280_1, insulating layer 280_2 on insulating layer 280_1, and insulating layer 280_3 on insulating layer 280_2. In this case, it is preferable to use a material with a low dielectric constant as described above for insulating layer 280_2, and to use barrier insulating layers against oxygen for insulating layers 280_1 and 280_3. This can suppress oxidation of conductive layer 220 and conductive layer 240, preventing them from becoming highly resistive.
例えば、絶縁層２８０＿１及び絶縁層２８０＿３として、窒化シリコン膜又は酸化アルミニウム膜を用い、絶縁層２８０＿２として、酸化シリコン膜を用いることが好ましい。なお、絶縁層２８０＿１及び絶縁層２８０＿３のそれぞれは、２層以上の積層構造としてもよい。For example, it is preferable to use a silicon nitride film or an aluminum oxide film as the insulating layer 280_1 and the insulating layer 280_3, and a silicon oxide film as the insulating layer 280_2. Note that each of the insulating layer 280_1 and the insulating layer 280_3 may have a stacked structure of two or more layers.
絶縁層２５０は、水素に対するバリア絶縁層を用いることが好ましい。酸化物半導体層２３０上に設けられる絶縁層２５０が水素に対するバリア性を有することで、導電層２６０に含まれる水素が酸化物半導体層２３０へ拡散することを抑制できる。例えば、窒化シリコン膜は水素に対するバリア性が高いため、絶縁層２５０として好適である。The insulating layer 250 is preferably a barrier insulating layer against hydrogen. The insulating layer 250 provided on the oxide semiconductor layer 230 has barrier properties against hydrogen, which can prevent hydrogen contained in the conductive layer 260 from diffusing into the oxide semiconductor layer 230. For example, a silicon nitride film has high barrier properties against hydrogen and is therefore suitable as the insulating layer 250.
また、絶縁層２５０は、酸化物半導体層２３０と接するため、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。これにより、酸化物半導体層２３０に含まれる水素を、より効果的に捕獲させる又は固着させることができる。よって、酸化物半導体層２３０の水素濃度（特に、トランジスタのチャネル形成領域中の水素濃度）を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型又は実質的にｉ型とすることができる。Furthermore, since the insulating layer 250 is in contact with the oxide semiconductor layer 230, it is preferable to use an insulating layer having a function of capturing or fixing hydrogen. This allows hydrogen contained in the oxide semiconductor layer 230 to be more effectively captured or fixed. Therefore, the hydrogen concentration in the oxide semiconductor layer 230 (particularly, the hydrogen concentration in the channel formation region of the transistor) can be reduced. Therefore,VOH in the channel formation region can be reduced, and the channel formation region can be made i-type or substantially i-type.
また、絶縁層２５０は、過剰酸素を含む領域を有する絶縁層を用いることが好ましい。これにより、絶縁層２５０から酸化物半導体層２３０に酸素を供給し、酸化物半導体層２３０中の酸素欠損を低減することができる。酸化シリコン膜又は酸化窒化シリコン膜などは、熱に対し安定な構造を有するため、絶縁層２５０として好適である。Furthermore, it is preferable to use an insulating layer having a region containing excess oxygen as the insulating layer 250. This allows oxygen to be supplied from the insulating layer 250 to the oxide semiconductor layer 230, reducing oxygen vacancies in the oxide semiconductor layer 230. A silicon oxide film or a silicon oxynitride film, for example, has a structure that is stable against heat, making it suitable as the insulating layer 250.
図５Ａでは、絶縁層２５０が単層構造である例を示す。なお、絶縁層２５０は２層以上の積層構造とすることが可能である。このとき、絶縁層２５０は、２種以上の膜によって形成されると好ましい。絶縁層２５０を２種以上の膜とすることで、複数の機能を絶縁層２５０に付与することができる。絶縁層２５０が有する機能としては、例えば、酸化物半導体層２３０から水素を引き抜く機能、及び酸化物半導体層２３０に水素が拡散することを抑制する機能などが挙げられる。FIG. 5A shows an example in which the insulating layer 250 has a single layer structure. Note that the insulating layer 250 can also have a stacked structure of two or more layers. In this case, the insulating layer 250 is preferably formed of two or more types of films. By forming the insulating layer 250 from two or more types of films, multiple functions can be imparted to the insulating layer 250. Examples of the functions of the insulating layer 250 include the function of extracting hydrogen from the oxide semiconductor layer 230 and the function of suppressing the diffusion of hydrogen into the oxide semiconductor layer 230.
例えば、絶縁層２５０は、第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の２層構造とすることが可能である。このとき、第１の絶縁層が酸化物半導体層２３０と接する。例えば、第１の絶縁層として水素を捕獲する又は固着する機能を有する絶縁層を用い、第２の絶縁層として水素に対するバリア絶縁層を用いることが好ましい。このような構成にすることで、酸化物半導体層２３０中の水素濃度を低減でき、及び酸化物半導体層２３０への水素の拡散を抑制することができる。したがって、信頼性の高いトランジスタを実現できる。For example, the insulating layer 250 can have a two-layer structure of a first insulating layer and a second insulating layer over the first insulating layer. In this case, the first insulating layer is in contact with the oxide semiconductor layer 230. For example, it is preferable to use an insulating layer that has a function of capturing or fixing hydrogen as the first insulating layer, and to use a barrier insulating layer against hydrogen as the second insulating layer. With such a structure, the hydrogen concentration in the oxide semiconductor layer 230 can be reduced, and diffusion of hydrogen into the oxide semiconductor layer 230 can be suppressed. Therefore, a highly reliable transistor can be realized.
又は、例えば、第１の絶縁層として過剰酸素を含む領域を有する絶縁層を用い、第２の絶縁層として水素に対するバリア絶縁層を用いることが好ましい。又は、例えば、第１の絶縁層として過剰酸素を含む領域を有する絶縁層を用い、第２の絶縁層として水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。このような構成にすることで、酸化物半導体層２３０中の酸素欠損量及び水素濃度を低減でき、酸化物半導体層２３０への水素の拡散を抑制することができる。したがって、信頼性の高いトランジスタを実現できる。Alternatively, for example, it is preferable to use an insulating layer having a region containing excess oxygen as the first insulating layer and a barrier insulating layer against hydrogen as the second insulating layer. Alternatively, for example, it is preferable to use an insulating layer having a region containing excess oxygen as the first insulating layer and an insulating layer having a function of capturing or fixing hydrogen as the second insulating layer. With such a structure, the amount of oxygen vacancies and the hydrogen concentration in the oxide semiconductor layer 230 can be reduced, and diffusion of hydrogen into the oxide semiconductor layer 230 can be suppressed. Therefore, a highly reliable transistor can be realized.
また、例えば、絶縁層２５０は、酸化物半導体層２３０と第１の絶縁層との間に第３の絶縁層を有することが可能である。別言すると、絶縁層２５０は、第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の３層構造とすることが可能である。Furthermore, for example, the insulating layer 250 can have a third insulating layer between the oxide semiconductor layer 230 and the first insulating layer. In other words, the insulating layer 250 can have a three-layer structure consisting of a third insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer.
例えば、第３の絶縁層として、過剰酸素を含む領域を有する絶縁層又は比誘電率が低い材料を有する絶縁層を用い、第１の絶縁層として、水素を捕獲する又は固着する機能を有する絶縁層を用い、第２の絶縁層として、水素及び酸素に対するバリア性を有する絶縁層を用いることが好ましい。第３の絶縁層は、酸化シリコン膜又は酸化窒化シリコン膜を用いることが好ましい。酸化物半導体層２３０と接する第３の絶縁層に酸化膜を用いることで、酸化物半導体層２３０に酸素を供給することができる。また、第２の絶縁層を設けることで、第３の絶縁層に含まれる酸素が導電層２６０に拡散することを抑制し、導電層２６０の酸化を抑制することができる。また、第３の絶縁層から酸化物半導体層２３０に供給される酸素量が減少することを抑制できる。For example, it is preferable to use an insulating layer having a region containing excess oxygen or an insulating layer containing a material with a low dielectric constant as the third insulating layer, an insulating layer having the function of capturing or fixing hydrogen as the first insulating layer, and an insulating layer having barrier properties against hydrogen and oxygen as the second insulating layer. The third insulating layer is preferably a silicon oxide film or a silicon oxynitride film. By using an oxide film for the third insulating layer in contact with the oxide semiconductor layer 230, oxygen can be supplied to the oxide semiconductor layer 230. Furthermore, providing the second insulating layer can prevent oxygen contained in the third insulating layer from diffusing into the conductive layer 260, thereby preventing oxidation of the conductive layer 260. Furthermore, it is possible to prevent a decrease in the amount of oxygen supplied from the third insulating layer to the oxide semiconductor layer 230.
また、例えば、絶縁層２５０は、酸化物半導体層２３０と第３の絶縁層との間に第４の絶縁層を有することが可能である。別言すると、絶縁層２５０は、第４の絶縁層と、第４の絶縁層上の第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の４層構造とすることが可能である。第４の絶縁層は、絶縁層２５０が有する２層以上の積層のうち、酸化物半導体層２３０と接する層である。Furthermore, for example, the insulating layer 250 can have a fourth insulating layer between the oxide semiconductor layer 230 and the third insulating layer. In other words, the insulating layer 250 can have a four-layer structure consisting of a fourth insulating layer, a third insulating layer on the fourth insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer. The fourth insulating layer is the layer in contact with the oxide semiconductor layer 230 among the two or more layers that the insulating layer 250 has.
第４の絶縁層として、酸素に対するバリア性を有する絶縁層を用いることが好ましい。なお、第１乃至第３の絶縁層については、前述の３層構造に用いる層と同様の構成を適用できる。第４の絶縁層は、酸化物半導体層２３０及び導電層２４０と接する層である。第４の絶縁層が、酸素に対するバリア性を有することで、酸化物半導体層２３０から酸素が脱離することを抑制できる。また、導電層２４０の側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。It is preferable to use an insulating layer that has a barrier property against oxygen as the fourth insulating layer. Note that the same configuration as the layers used in the three-layer structure described above can be applied to the first to third insulating layers. The fourth insulating layer is a layer in contact with the oxide semiconductor layer 230 and the conductive layer 240. The fourth insulating layer has a barrier property against oxygen, which can prevent oxygen from being released from the oxide semiconductor layer 230. Furthermore, it can prevent the side surfaces of the conductive layer 240 from being oxidized and an oxide film from being formed on the side surfaces. This can prevent a decrease in the on-state current or the field-effect mobility of the transistor 200.
第４の絶縁層として、例えば、酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜は、水素を捕獲する又は固着する機能、又は、水素に対するバリア性を有するため、酸化物半導体層２３０と接する第４の絶縁層として好適である。具体的には、絶縁層２５０は、酸化物半導体層２３０側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用いることが好ましい。For example, an aluminum oxide film may be used as the fourth insulating layer. An aluminum oxide film has the function of capturing or adhering hydrogen, or has barrier properties against hydrogen, and is therefore suitable as the fourth insulating layer in contact with the oxide semiconductor layer 230. Specifically, the insulating layer 250 preferably has a four-layer structure in which an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order from the oxide semiconductor layer 230 side.
また、第４の絶縁層として酸化アルミニウム膜を用い、酸化物半導体層２３０＿２としてＩｎ−Ｚｎ酸化物を用いることで、酸化物半導体層２３０＿１への水素の拡散を抑制することができる場合がある。Furthermore, by using an aluminum oxide film as the fourth insulating layer and an In-Zn oxide as the oxide semiconductor layer 230_2, diffusion of hydrogen into the oxide semiconductor layer 230_1 can be suppressed in some cases.
絶縁層２５０は薄膜であることが好ましい。例えば、絶縁層２５０の膜厚を、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、トランジスタ特性の一つである、サブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。なお、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。The insulating layer 250 is preferably a thin film. For example, by making the thickness of the insulating layer 250 between 1 nm and 20 nm, and preferably between 3 nm and 10 nm, the subthreshold swing value (also known as the S value), which is one of the transistor characteristics, can be reduced. The S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude while the drain voltage is constant in the subthreshold region.
また、絶縁層２５０を構成する各層の膜厚は、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。なお、絶縁層２５０を構成する各層は、少なくとも一部において、上記のような膜厚の領域を有していればよい。Furthermore, the film thickness of each layer constituting insulating layer 250 is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5 nm or less, more preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and less than 5 nm, and even more preferably 1 nm or more and 3 nm or less. It is sufficient that each layer constituting insulating layer 250 has a region with the above-mentioned film thickness in at least a portion thereof.
代表的には、第４の絶縁層、第３の絶縁層、第１の絶縁層、及び第２の絶縁層の膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタを微細化又は高集積化しても良好な電気特性を有することができる。Typically, the film thicknesses of the fourth insulating layer, third insulating layer, first insulating layer, and second insulating layer are 1 nm, 2 nm, 2 nm, and 1 nm, respectively. This configuration allows the transistor to have good electrical characteristics even when miniaturized or highly integrated.
なお、４層構造の絶縁層２５０において、第２の絶縁層を設けない構成としてもよい。例えば、第４の絶縁層として、酸素に対するバリア性を有する絶縁層を用い、第３の絶縁層として、比誘電率が低い材料を有する絶縁層を用い、第１の絶縁層として、水素を捕獲する又は固着する機能を有する絶縁層を用いることが可能である。具体的には、酸化物半導体層２３０側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜の順で積層された３層構造を用いることが可能である。Note that the four-layer insulating layer 250 may not necessarily have a second insulating layer. For example, an insulating layer having barrier properties against oxygen may be used as the fourth insulating layer, an insulating layer made of a material with a low dielectric constant may be used as the third insulating layer, and an insulating layer having the function of capturing or fixing hydrogen may be used as the first insulating layer. Specifically, a three-layer structure may be used in which, from the oxide semiconductor layer 230 side, an aluminum oxide film, a silicon oxide film, and a hafnium oxide film are stacked in this order.
なお、複数の絶縁膜の積層構造を有する絶縁層２５０の形成において、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスを２回以上、用いることが好ましい。例えば、絶縁層２５０が有する複数の絶縁膜のうち、２種以上がＡＬＤプロセスを用いて形成されることが好ましい。少なくとも２種以上の絶縁膜をＡＬＤプロセスにより形成することにより、絶縁層２５０の被覆性及び膜厚の均一性を高めることができる。また、２種以上の膜、例えば２種以上の絶縁膜を、ＡＬＤプロセスを用いて連続して形成することで生産性を高めることが可能となる。In addition, when forming the insulating layer 250, which has a stacked structure of multiple insulating films, it is preferable to use the atomic layer deposition (ALD) process two or more times. For example, it is preferable that two or more of the multiple insulating films in the insulating layer 250 be formed using the ALD process. By forming at least two or more insulating films using the ALD process, it is possible to improve the coverage and film thickness uniformity of the insulating layer 250. Furthermore, by continuously forming two or more films, for example, two or more insulating films, using the ALD process, it is possible to increase productivity.
［導電層］
半導体装置が有する導電層（導電層２２０、導電層２４０、導電層２６０など）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタン等から選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。[Conductive layer]
The conductive layers (conductive layer 220, conductive layer 240, conductive layer 260, etc.) included in the semiconductor device preferably contain a metal element selected from aluminum, chromium, copper, silver, gold, platinum, zinc, tantalum, nickel, titanium, iron, cobalt, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the above-mentioned metal element as a component, or an alloy combining the above-mentioned metal elements. As the alloy containing the above-mentioned metal element as a component, a nitride of the alloy or an oxide of the alloy may be used. For example, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. are preferably used. Furthermore, semiconductors with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide may also be used.
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物等の窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、又はランタン及びニッケルを含む酸化物等の酸素を含む導電性材料、チタン、タンタル、又はルテニウム等の金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。Furthermore, conductive materials containing nitrogen, such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum; conductive materials containing oxygen, such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel; and materials containing metal elements such as titanium, tantalum, or ruthenium, are preferred because they are conductive materials that are resistant to oxidation, have the function of suppressing oxygen diffusion, or maintain conductivity even after absorbing oxygen. Examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (In-Sn oxide, also known as ITO), indium tin oxide containing titanium oxide, indium tin oxide containing silicon oxide (also known as ITSO), indium zinc oxide (In-Zn oxide, also known as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide. In this specification, a conductive film formed using a conductive material containing oxygen may be referred to as an oxide conductive film.
タングステン、銅、又はアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。Conductive materials primarily composed of tungsten, copper, or aluminum are preferred due to their high conductivity.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。Furthermore, multiple conductive layers formed from the above materials may be stacked and used. For example, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen. Furthermore, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen. Furthermore, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。When a metal oxide is used for the channel formation region of a transistor, the conductive layer that functions as the gate electrode preferably has a stacked structure that combines a material containing the metal element described above and a conductive material containing oxygen. In this case, it is preferable to provide the conductive material containing oxygen on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen desorbed from the conductive material is more easily supplied to the channel formation region.
導電層２２０及び導電層２４０は、それぞれ、酸化物層２２７と接する導電層であるため、それぞれ、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、導電性を有する金属酸化物（酸化物導電体ともいう）、又は、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層２２０及び導電層２４０の導電率が低下することを抑制できる。Since the conductive layer 220 and the conductive layer 240 are each conductive layers in contact with the oxide layer 227, it is preferable to use a conductive material that is resistant to oxidation, a conductive material that maintains low electrical resistance even when oxidized, a metal oxide having conductivity (also called an oxide conductor), or a conductive material that has the function of suppressing oxygen diffusion. Examples of such conductive materials include conductive materials containing nitrogen and conductive materials containing oxygen. This can suppress a decrease in the conductivity of the conductive layer 220 and the conductive layer 240.
導電層２２０として酸素を含む導電性材料を用いることで、導電層２２０が酸素を吸収しても導電性を維持することができる。同様に、導電層２４０として酸素を含む導電性材料を用いることで、導電層２４０が酸素を吸収しても導電性を維持することができる。また、絶縁層２１０として酸化ハフニウム等の酸素を含む絶縁層を用いる場合においても、導電層２２０は導電性を維持できるため好適である。導電層２２０及び導電層２４０のそれぞれとして、例えば、ＩＴＯ、ＩＴＳＯ、Ｉｎ−Ｚｎ酸化物などを用いることが好ましい。By using a conductive material containing oxygen for the conductive layer 220, the conductive layer 220 can maintain its conductivity even if it absorbs oxygen. Similarly, by using a conductive material containing oxygen for the conductive layer 240, the conductive layer 240 can maintain its conductivity even if it absorbs oxygen. Furthermore, even when an insulating layer containing oxygen such as hafnium oxide is used as the insulating layer 210, the conductive layer 220 is preferable because it can maintain its conductivity. It is preferable to use, for example, ITO, ITSO, In-Zn oxide, etc. for the conductive layer 220 and the conductive layer 240, respectively.
導電層２２０及び導電層２４０がそれぞれ積層構造である場合、当該積層構造のうち、酸化物層２２７との接触面積が最も大きい層に酸素を含む導電性材料を用いることで、導電層２２０と酸化物半導体層２３０との間、及び導電層２４０と酸化物半導体層２３０との間それぞれのコンタクト抵抗を低くすることができる。When the conductive layer 220 and the conductive layer 240 each have a stacked structure, the contact resistance between the conductive layer 220 and the oxide semiconductor layer 230 and between the conductive layer 240 and the oxide semiconductor layer 230 can be reduced by using a conductive material containing oxygen for the layer in the stacked structure that has the largest contact area with the oxide layer 227.
図７Ａに、導電層２２０＿１が、導電層２２０＿１１と、導電層２２０＿１１上の導電層２２０＿１２と、の２層構造である例を示す。別言すると、図７Ａに示す導電層２２０は、導電層２２０＿１１と、導電層２２０＿１１上の導電層２２０＿１２と、導電層２２０＿１２上の導電層２２０＿２と、の３層構造である。このとき、例えば、導電層２２０＿１１として、酸化されにくい導電性材料、又は酸素の拡散を抑制する機能を有する導電性材料を用い、導電層２２０＿１２として、導電性が高い材料を用い、導電層２２０＿２として、酸素を含む導電性材料（より好ましくは酸化物導電体）を用いることが好ましい。具体的には、導電層２２０＿１１として窒化チタンを用い、導電層２２０＿１２としてタングステンを用い、導電層２２０＿２として酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、又はＩｎ−Ｚｎ酸化物）を用いることが好ましい。この場合、窒化チタン膜が絶縁層２１０に接し、酸化物導電膜が酸化物半導体層２３０に接する。また、酸化物半導体層２３０のチャネル形成領域に最も近い層に酸化物導電体が用いられる。タングステンに比べて、酸化物導電体は、酸化物半導体層２３０とのコンタクト抵抗が低いため、ソースとドレインの間の電流経路を短くでき、トランジスタ２００のオン電流を高めることができる。このような構造にすることで、導電層２２０が酸化物層２２７と接していても、導電性を維持することができる。また、絶縁層２１０に酸化絶縁層を用いる場合、絶縁層２１０によって導電層２２０が過剰に酸化されることを抑制できる。また、導電層２２０＿１２として、酸化物導電体及び窒化チタンよりも導電性の高い金属材料（ここではタングステン）を用いることで、導電層２２０の導電性を高めることができる。Figure 7A shows an example in which conductive layer 220_1 has a two-layer structure consisting of conductive layer 220_11 and conductive layer 220_12 on conductive layer 220_11. In other words, conductive layer 220 shown in Figure 7A has a three-layer structure consisting of conductive layer 220_11, conductive layer 220_12 on conductive layer 220_11, and conductive layer 220_2 on conductive layer 220_12. In this case, it is preferable to use, for example, a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing oxygen diffusion as conductive layer 220_11, a highly conductive material as conductive layer 220_12, and a conductive material containing oxygen (more preferably an oxide conductor) as conductive layer 220_2. Specifically, it is preferable to use titanium nitride for the conductive layer 220_11, tungsten for the conductive layer 220_12, and an oxide conductor (e.g., ITO, ITSO, or In—Zn oxide) for the conductive layer 220_2. In this case, the titanium nitride film is in contact with the insulating layer 210, and the oxide conductive film is in contact with the oxide semiconductor layer 230. Furthermore, the oxide conductor is used for the layer closest to the channel formation region of the oxide semiconductor layer 230. Compared to tungsten, the oxide conductor has lower contact resistance with the oxide semiconductor layer 230, so that the current path between the source and drain can be shortened and the on-state current of the transistor 200 can be increased. With such a structure, the conductive layer 220 can maintain conductivity even when in contact with the oxide layer 227. Furthermore, when an oxide insulating layer is used for the insulating layer 210, the insulating layer 210 can prevent the conductive layer 220 from being excessively oxidized. Furthermore, by using a metal material (here, tungsten) that has higher conductivity than oxide conductors and titanium nitride for the conductive layer 220_12, the conductivity of the conductive layer 220 can be increased.
図５Ａに示す導電層２４０は、導電層２４０＿１と、導電層２４０＿１上の導電層２４０＿２と、の２層構造である。このとき、例えば、導電層２４０＿２として、酸素を含む導電性材料を用い、導電層２４０＿１として、導電層２４０＿２よりも導電性が高い材料を用いることが好ましい。具体的には、例えば、導電層２４０＿２として、酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、又はＩｎ−Ｚｎ酸化物）を用い、導電層２４０＿１として、タングステンを用いることが好ましい。また、導電層２４０＿１として、ルテニウム、窒化チタン、又は窒化タンタルなどを用いてもよい。酸化物層２２７と主に接する導電層２４０＿２として酸化物導電体を用いることで、酸化物半導体層２３０との間のコンタクト抵抗を低くすることができる。また、導電層２４０を構成する層に、酸化物導電体よりも導電性が高い材料を用いることで、導電層２４０の導電性を高めることができる。5A has a two-layer structure including a conductive layer 240_1 and a conductive layer 240_2 on the conductive layer 240_1. In this case, for example, it is preferable to use a conductive material containing oxygen for the conductive layer 240_2 and a material having higher conductivity than the conductive layer 240_2 for the conductive layer 240_1. Specifically, for example, it is preferable to use an oxide conductor (e.g., ITO, ITSO, or In-Zn oxide) for the conductive layer 240_2 and tungsten for the conductive layer 240_1. Ruthenium, titanium nitride, tantalum nitride, or the like may also be used for the conductive layer 240_1. By using an oxide conductor for the conductive layer 240_2 that is mainly in contact with the oxide layer 227, the contact resistance with the oxide semiconductor layer 230 can be reduced. Furthermore, by using a material having higher conductivity than an oxide conductor for the layers that constitute the conductive layer 240, the conductivity of the conductive layer 240 can be increased.
なお、導電層２４０＿１として、酸素を含む導電性材料を用い、導電層２４０＿２として、導電層２４０＿１よりも導電性が高い材料を用いることもできる。この場合、導電層２４０のうち、酸化物半導体層２３０のチャネル形成領域に最も近い層に酸化物導電体が用いられる。したがって、ソースとドレインの間の電流経路を短くでき、トランジスタ２００のオン電流を高めることができる。Note that a conductive material containing oxygen can be used for the conductive layer 240_1, and a material having higher conductivity than the conductive layer 240_2 can be used for the conductive layer 240_2. In this case, an oxide conductor is used for the layer of the conductive layer 240 that is closest to the channel formation region of the oxide semiconductor layer 230. Therefore, the current path between the source and drain can be shortened, and the on-state current of the transistor 200 can be increased.
導電層２６０は、ゲート配線として機能する領域を有する。導電層２６０は、タングステン等の、導電性が高い材料を用いることが好ましい。また、導電層２６０として、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料としては、前述の通り、窒素を含む導電性材料（例えば、窒化チタン又は窒化タンタルなど）、及び酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電層２６０の導電率が低下することを抑制できる。The conductive layer 260 has a region that functions as gate wiring. It is preferable to use a highly conductive material, such as tungsten, for the conductive layer 260. It is also preferable to use a conductive material that is resistant to oxidation, or a conductive material that has the function of suppressing oxygen diffusion, for the conductive layer 260. As mentioned above, examples of such conductive materials include conductive materials containing nitrogen (e.g., titanium nitride or tantalum nitride) and conductive materials containing oxygen (e.g., ruthenium oxide). This can prevent the conductivity of the conductive layer 260 from decreasing.
また、導電層２６０には、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料（例えば、窒化チタン、窒化タンタルなど）を用いてもよい。また、ＩＴＯ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、Ｉｎ−Ｚｎ酸化物、及び、ＩＴＳＯから選ばれる一つ又は複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁層などから混入する水素を捕獲することができる場合がある。Furthermore, the conductive layer 260 preferably uses a conductive material containing oxygen and the metal element contained in the metal oxide in which the channel is formed. Alternatively, the aforementioned conductive materials containing the metal element and nitrogen (e.g., titanium nitride, tantalum nitride, etc.) may be used. Alternatively, one or more selected from ITO, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, In-Zn oxide, and ITSO may be used. Alternatively, indium gallium zinc oxide containing nitrogen may be used. Using such materials may make it possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may make it possible to capture hydrogen introduced from an outer insulating layer, etc.
図５Ａに示す導電層２６０は、導電層２６０＿１と、導電層２６０＿１上の導電層２６０＿２と、の２層構造である。このとき、例えば、導電層２６０＿１として窒化チタン膜を用い、導電層２６０＿２としてタングステン膜を用いることが好ましい。または、導電層２６０＿１として窒化タンタル膜を用い、導電層２６０＿２として銅膜を用いることが好ましい。このような構成とすることで、導電層２６０の導電率を高めることができる。The conductive layer 260 shown in FIG. 5A has a two-layer structure consisting of a conductive layer 260_1 and a conductive layer 260_2 on the conductive layer 260_1. In this case, for example, it is preferable to use a titanium nitride film as the conductive layer 260_1 and a tungsten film as the conductive layer 260_2. Alternatively, it is preferable to use a tantalum nitride film as the conductive layer 260_1 and a copper film as the conductive layer 260_2. With this structure, the conductivity of the conductive layer 260 can be increased.
また、導電層２６０は、３層以上の積層構造であってもよい。導電層２６０は、例えば、窒化タンタル膜と、窒化タンタル膜上の窒化チタン膜と、窒化チタン膜上のタングステン膜と、の３層構造としてもよい。The conductive layer 260 may also have a stacked structure of three or more layers. For example, the conductive layer 260 may have a three-layer structure of a tantalum nitride film, a titanium nitride film on the tantalum nitride film, and a tungsten film on the titanium nitride film.
［基板］
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコンもしくはゲルマニウムを材料とした半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、又は導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、又は記憶素子などがある。[substrate]
Substrates on which transistors are formed can include, for example, insulating substrates, semiconductor substrates, or conductive substrates. Examples of insulating substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (such as yttria-stabilized zirconia substrates), and resin substrates. Examples of semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Examples of semiconductor substrates include those having an insulating region within the semiconductor substrate, such as an SOI (Silicon-On-Insulator) substrate. Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Other examples include substrates having a metal nitride or a metal oxide. Examples of other substrates include a substrate in which a conductor or semiconductor is provided on an insulating substrate, a substrate in which a conductor or insulator is provided on a semiconductor substrate, and a substrate in which a semiconductor or insulator is provided on a conductive substrate. Alternatively, a substrate provided with elements may be used, such as a capacitor element, a resistor element, a switch element, a light-emitting element, or a memory element.
以上が、本実施の形態の半導体装置に用いることができる材料についての説明である。The above is a description of the materials that can be used in the semiconductor device of this embodiment.
図７Ａに示すように、本発明の一態様の半導体装置は、トランジスタ２００上に絶縁層２８３を有してもよい。具体的には、導電層２６０上及び絶縁層２５０上に絶縁層２８３が設けられてもよい。As shown in FIG. 7A , the semiconductor device of one embodiment of the present invention may include an insulating layer 283 over the transistor 200. Specifically, the insulating layer 283 may be provided over the conductive layer 260 and the insulating layer 250.
絶縁層２８３には、水素に対するバリア絶縁層を用いることが好ましい。このような構成にすることで、トランジスタ２００の上方から酸化物半導体層２３０への水素の拡散を抑制することができる。It is preferable to use a barrier insulating layer against hydrogen as the insulating layer 283. With this structure, diffusion of hydrogen from above the transistor 200 to the oxide semiconductor layer 230 can be suppressed.
図５Ａに示すトランジスタ２００では、導電層２６０＿１と導電層２６０＿２の両方が開口部２９０内に位置している。なお、トランジスタ２００の微細化が進み、開口部２９０の幅が小さくなるほど、導電層２６０を構成する全ての層を開口部２９０に配置することが難しくなる。開口部２９０の幅、並びに、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０、及び導電層２６０＿１それぞれの厚さ等によっては、導電層２６０＿１が開口部２９０内に設けられ、導電層２６０＿２が開口部２９０と重なる位置に設けられることがある（図７Ｂ参照）。In the transistor 200 shown in FIG. 5A, both the conductive layer 260_1 and the conductive layer 260_2 are located within the opening 290. Note that as the transistor 200 is miniaturized and the width of the opening 290 becomes smaller, it becomes more difficult to arrange all of the layers that make up the conductive layer 260 within the opening 290. Depending on the width of the opening 290 and the thicknesses of the oxide layer 227, the oxide semiconductor layer 230, the insulating layer 250, and the conductive layer 260_1, the conductive layer 260_1 may be provided within the opening 290, and the conductive layer 260_2 may be provided in a position that overlaps with the opening 290 (see FIG. 7B).
図７Ａでは、開口部２９０内における導電層２４０の側面と、開口部２９０内における絶縁層２８０の側面とが面一である（揃っている、概略揃っているともいえる）構成を示しているが、本発明はこれに限られるものではない。例えば、開口部２９０内における導電層２４０の側面と、開口部２９０内における絶縁層２８０の側面とが不連続になってもよい。また、開口部２９０内における導電層２４０の側面の傾きと、開口部２９０内における絶縁層２８０の側面の傾きとが互いに異なってもよい。このとき、開口部２９０の側壁の一部がテーパ形状となる。In Figure 7A, the side surface of the conductive layer 240 in the opening 290 and the side surface of the insulating layer 280 in the opening 290 are flush (aligned, or roughly aligned), but the present invention is not limited to this. For example, the side surface of the conductive layer 240 in the opening 290 and the side surface of the insulating layer 280 in the opening 290 may be discontinuous. Furthermore, the inclination of the side surface of the conductive layer 240 in the opening 290 and the inclination of the side surface of the insulating layer 280 in the opening 290 may differ from each other. In this case, part of the side wall of the opening 290 will have a tapered shape.
図８Ａ及び図８Ｂに、開口部２９０の側壁の少なくとも一部がテーパ形状である例を示す。図８Ａでは、開口部２９０内における導電層２４０の側面がテーパ形状である例を示し、図８Ｂでは、開口部２９０内における導電層２４０の側面、及び、開口部２９０内における絶縁層２８０の側面がそれぞれ、テーパ形状である例を示す。Figures 8A and 8B show examples in which at least a portion of the sidewall of the opening 290 is tapered. Figure 8A shows an example in which the side surface of the conductive layer 240 in the opening 290 is tapered, and Figure 8B shows an example in which the side surface of the conductive layer 240 in the opening 290 and the side surface of the insulating layer 280 in the opening 290 are both tapered.
開口部２９０の側壁をテーパ形状にすることで、酸化物層２２７、酸化物半導体層２３０、絶縁層２５０等の被覆性が向上し、鬆などの欠陥を低減できる。開口部２９０の側壁をテーパ形状とする場合、例えば、開口部２９０内における導電層２４０の側面のテーパ角（角θ２４０）、及び開口部２９０内における絶縁層２８０の側面のテーパ角（角θ２８０）はそれぞれ、４５度以上であって、９０度未満であることが好ましい。具体的には、８０度以上９０度未満であると、前述の通り、半導体装置の微細化又は高集積化を図ることができ、好ましい。また、４５度以上又は５０度以上であって、８０度未満、７５度以下、７０度以下、６５度以下、又は６０度以下であると、開口部２９０内に形成する膜の被覆性が向上し、好ましい。By tapering the sidewalls of the opening 290, the coverage of the oxide layer 227, oxide semiconductor layer 230, insulating layer 250, etc. is improved, and defects such as voids can be reduced. When the sidewalls of the opening 290 are tapered, for example, the taper angle (angle θ240) of the side surface of the conductive layer 240 within the opening 290 and the taper angle (angle θ280) of the side surface of the insulating layer 280 within the opening 290 are preferably 45 degrees or greater and less than 90 degrees. Specifically, an angle of 80 degrees or greater and less than 90 degrees is preferable, as described above, as it allows for miniaturization or high integration of semiconductor devices. Furthermore, an angle of 45 degrees or greater or 50 degrees or greater and less than 80 degrees, 75 degrees or less, 70 degrees or less, 65 degrees or less, or 60 degrees or less is preferable, as it improves the coverage of the film formed within the opening 290.
また、例えば、角θ２４０は、角θ２８０よりも小さいことが好ましい。このような構成にすることで、開口部２９０内における導電層２４０の側面への、酸化物層２２７及び酸化物半導体層２３０等の被覆性が向上し、鬆などの欠陥を低減できる。また、絶縁層２８０が積層構造である場合、開口部２９０内における各層の側面の傾きは異なっていてもよい。同様に、導電層２４０が積層構造である場合、開口部２９０内における各層の側面の傾きは異なっていてもよい。Furthermore, for example, it is preferable that angle θ240 is smaller than angle θ280. With such a configuration, the coverage of the oxide layer 227, oxide semiconductor layer 230, etc. on the side surface of the conductive layer 240 within the opening 290 is improved, and defects such as voids can be reduced. Furthermore, if the insulating layer 280 has a layered structure, the inclination of the side surface of each layer within the opening 290 may be different. Similarly, if the conductive layer 240 has a layered structure, the inclination of the side surface of each layer within the opening 290 may be different.
また、図９に示すように、酸化物半導体層２３０は、導電層２４０又は導電層２２０の上面が被形成面となる部分の膜厚（以下、第１の膜厚とよぶ）と、開口部２９０の側壁が被形成面となる部分の膜厚（以下、第２の膜厚とよぶ）との比が異なる場合がある。例えば、酸化物半導体層２３０の一部をスパッタリング法で成膜する場合、酸化物半導体層２３０は、第１の膜厚と第２の膜厚との比が異なる場合がある。例えば、図９に示すように、第１の膜厚に対する第２の膜厚の比率が１未満、０．８未満、又は０．５未満となる場合がある。特に、角θ２８０が９０度に近いほど、酸化物半導体層２３０における、第１の膜厚に対する第２の膜厚の比率は小さくなる傾向がある。9, the oxide semiconductor layer 230 may have a different ratio between the film thickness (hereinafter referred to as the first film thickness) of the portion where the upper surface of the conductive layer 240 or the conductive layer 220 is to be formed and the film thickness (hereinafter referred to as the second film thickness) of the portion where the sidewall of the opening 290 is to be formed. For example, when a portion of the oxide semiconductor layer 230 is formed by sputtering, the oxide semiconductor layer 230 may have a different ratio between the first film thickness and the second film thickness. For example, as shown in FIG. 9, the ratio of the second film thickness to the first film thickness may be less than 1, less than 0.8, or less than 0.5. In particular, the closer the angle θ280 is to 90 degrees, the smaller the ratio of the second film thickness to the first film thickness in the oxide semiconductor layer 230 tends to be.
以下では、図１０Ａ１乃至図１９Ｂを用いて、トランジスタ２００と構成の一部が異なるトランジスタの構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置又は形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。Below, using Figures 10A1 to 19B, we will explain example configurations of transistors that differ in part from transistor 200. Note that we will omit explanations of parts that overlap with the above, and will only explain the differences in detail. Furthermore, even if components differ in position or shape, if their functions are the same, they may be given the same reference numerals and their explanations may be omitted.
［トランジスタ２００Ａ］
図１０Ａ１は、トランジスタ２００Ａを有する半導体装置の平面図である。図１０Ａ２は、トランジスタ２００Ａを複数配置する例を示す平面図である。図１０Ｂは、図１０Ａ１に示す一点鎖線Ａ１−Ａ２間の断面図である。図１０Ｃは、図１０Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。なお、図１０Ｂに示す一点鎖線Ａ５−Ａ６間の断面図は、図４Ｄを参照できる。また、図１０Ｃの拡大図を、図１１Ａに示す。[Transistor 200A]
Fig. 10A1 is a plan view of a semiconductor device having a transistor 200A. Fig. 10A2 is a plan view showing an example in which a plurality of transistors 200A are arranged. Fig. 10B is a cross-sectional view taken along dashed line A1-A2 in Fig. 10A1. Fig. 10C is a cross-sectional view taken along dashed line A3-A4 in Fig. 10A1. Note that Fig. 4D can be referred to for a cross-sectional view taken along dashed line A5-A6 in Fig. 10B. Fig. 11A shows an enlarged view of Fig. 10C.
図１０Ａ１乃至図１０Ｃに示す半導体装置は、基板（図示しない）上の絶縁層２１０と、絶縁層２１０上のトランジスタ２００Ａと、絶縁層２１０上の絶縁層２８０と、絶縁層２８４と、絶縁層２８４上の絶縁層２８５と、トランジスタ２００Ａ上、絶縁層２８４上、及び絶縁層２８５上の導電層２６５と、を有する。絶縁層２１０、絶縁層２８０、絶縁層２８４、及び絶縁層２８５は、層間膜として機能する。The semiconductor device shown in Figures 10A1 to 10C includes an insulating layer 210 on a substrate (not shown), a transistor 200A on the insulating layer 210, an insulating layer 280 on the insulating layer 210, an insulating layer 284, an insulating layer 285 on the insulating layer 284, and a conductive layer 265 on the transistor 200A, the insulating layer 284, and the insulating layer 285. The insulating layer 210, the insulating layer 280, the insulating layer 284, and the insulating layer 285 function as interlayer films.
図１０Ａ１乃至図１０Ｃに示す半導体装置は、導電層２６５、絶縁層２８４、及び絶縁層２８５を有する点で、図４Ａ１乃至図４Ｄに示す半導体装置とは異なる。The semiconductor device shown in Figures 10A1 to 10C differs from the semiconductor device shown in Figures 4A1 to 4D in that it includes conductive layer 265, insulating layer 284, and insulating layer 285.
導電層２６５は、ゲート配線として機能する。導電層２６５には、導電層２６０に適用可能な材料を用いることができる。導電層２６５として、例えば、耐熱性と導電性を両立するタングステン又はモリブデン等の高融点材料を用いることができる。または、アルミニウム又は銅等の低抵抗導電性材料を用いることができる。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。The conductive layer 265 functions as a gate wiring. Materials applicable to the conductive layer 260 can be used for the conductive layer 265. For example, a high-melting-point material such as tungsten or molybdenum, which has both heat resistance and conductivity, can be used for the conductive layer 265. Alternatively, a low-resistance conductive material such as aluminum or copper can be used. Using a low-resistance conductive material can reduce the wiring resistance.
トランジスタ２００Ａは、導電層２２０と、絶縁層２８０上の導電層２４０と、酸化物層２２７と、酸化物層２２７上の酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。導電層２６５は、導電層２６０と接する領域を有する。なお、導電層２６５をトランジスタ２００Ａの構成要素とみなしてもよい。また、絶縁層２８４は、絶縁層２５０上に設けられている。Transistor 200A includes a conductive layer 220, a conductive layer 240 on an insulating layer 280, an oxide layer 227, an oxide semiconductor layer 230 on the oxide layer 227, an insulating layer 250 on the oxide semiconductor layer 230, and a conductive layer 260 on the insulating layer 250. The conductive layer 265 has a region in contact with the conductive layer 260. Note that the conductive layer 265 may be considered a component of transistor 200A. Furthermore, the insulating layer 284 is provided on the insulating layer 250.
トランジスタ２００Ａにおいて、導電層２２０から絶縁層２５０までの積層構造は、前述したトランジスタ２００と同様であるため、詳細な説明は省略する。In transistor 200A, the layered structure from conductive layer 220 to insulating layer 250 is the same as that of transistor 200 described above, so a detailed description will be omitted.
図１０Ｂ及び図１０Ｃに示すように、絶縁層２８４は、絶縁層２５０上に位置するように設けられている。また、絶縁層２８４には、開口部２９０と重なる位置に、絶縁層２５０に達する開口部２７０が設けられている。導電層２６０は、少なくとも一部が開口部２７０内に位置するように配置される。導電層２６０は、開口部２７０内で、絶縁層２５０と接する。As shown in Figures 10B and 10C, insulating layer 284 is provided so as to be located on insulating layer 250. Furthermore, insulating layer 284 has an opening 270 that reaches insulating layer 250 at a position overlapping opening 290. Conductive layer 260 is arranged so that at least a portion thereof is located within opening 270. Conductive layer 260 contacts insulating layer 250 within opening 270.
導電層２６０は、開口部２９０及び開口部２７０を埋め込むように設けられる。導電層２６０は、開口部２９０内で絶縁層２５０を介して酸化物半導体層２３０と対向する部分と、開口部２７０内に位置する部分と、を有する。The conductive layer 260 is provided so as to fill the openings 290 and 270. The conductive layer 260 has a portion that faces the oxide semiconductor layer 230 within the opening 290 with the insulating layer 250 interposed therebetween, and a portion that is located within the opening 270.
図１０Ｂ及び図１０Ｃでは、開口部２９０内に、導電層２６０＿１及び導電層２６０＿２の両方が設けられる例を示す。なお、トランジスタの微細化が進み、開口部２９０の幅及び開口部２７０の幅が小さくなるほど、開口部２９０及び開口部２７０に、導電層２６０を構成する全ての層を配置することが難しくなる。例えば、開口部２９０内に、導電層２６０＿１のみが設けられ、開口部２７０に、導電層２６０＿１及び導電層２６０＿２が設けられる場合がある。また、開口部２７０内に、導電層２６０＿１のみが設けられる場合もある。10B and 10C show an example in which both conductive layer 260_1 and conductive layer 260_2 are provided in opening 290. Note that as transistors are miniaturized and the widths of openings 290 and 270 become smaller, it becomes more difficult to arrange all of the layers that make up conductive layer 260 in openings 290 and 270. For example, there are cases in which only conductive layer 260_1 is provided in opening 290 and conductive layer 260_1 and conductive layer 260_2 are provided in opening 270. There are also cases in which only conductive layer 260_1 is provided in opening 270.
導電層２６５の開口部２９０と重ならない部分は、主に、絶縁層２８５上に位置する。したがって、導電層２６５は、主に、絶縁層２８４及び絶縁層２８５を介して、導電層２４０と重なる。これにより、導電層２６５と導電層２４０との物理的距離を大きくでき、導電層２６５と導電層２４０との間に生じる寄生容量を小さくすることができる。なお、導電層２４０と導電層２６５は、絶縁層２８５を介さずに重なる部分を有していてもよい。The portion of conductive layer 265 that does not overlap opening 290 is mainly located on insulating layer 285. Therefore, conductive layer 265 mainly overlaps with conductive layer 240 via insulating layers 284 and 285. This increases the physical distance between conductive layer 265 and conductive layer 240, reducing the parasitic capacitance that occurs between conductive layer 265 and conductive layer 240. Note that conductive layer 240 and conductive layer 265 may have overlapping portions without insulating layer 285 in between.
図１１Ａでは、開口部２７０の幅が、開口部２９０の幅Ｄよりも小さい例を示している。開口部２７０の幅が小さいほど、導電層２４０と導電層２６０との物理的距離を大きくすることができ、導電層２４０と導電層２６０との間に生じる寄生容量を小さくできるため、好ましい。例えば、開口部２７０の幅は、開口部２９０の幅と同じか、それよりも小さいことが好ましい。FIG. 11A shows an example in which the width of opening 270 is smaller than width D of opening 290. A smaller width of opening 270 is preferable because it increases the physical distance between conductive layer 240 and conductive layer 260 and reduces the parasitic capacitance that occurs between conductive layer 240 and conductive layer 260. For example, it is preferable that the width of opening 270 is the same as or smaller than the width of opening 290.
導電層２６０の上面の高さと絶縁層２８５の上面の高さは揃っている、または概略揃っていることが好ましい。導電層２６５は、絶縁層２８５上、絶縁層２８４上、及び導電層２６０上に設けられており、導電層２６０の上面と接する。導電層２６０と導電層２６５とは互いに接続されている、ともいえる。It is preferable that the height of the upper surface of conductive layer 260 and the height of the upper surface of insulating layer 285 are the same or approximately the same. Conductive layer 265 is provided on insulating layer 285, insulating layer 284, and conductive layer 260, and is in contact with the upper surface of conductive layer 260. It can also be said that conductive layer 260 and conductive layer 265 are connected to each other.
つまり、トランジスタ２００Ａは、ソース電極及びドレイン電極の他方と、ゲート配線との間に生じる寄生容量が低減された構成を有する。したがって、当該トランジスタを用いた回路の周波数特性を高めることができる。In other words, transistor 200A has a configuration that reduces the parasitic capacitance that occurs between the other of the source electrode and drain electrode and the gate wiring. Therefore, the frequency characteristics of a circuit using this transistor can be improved.
なお、本実施の形態では、平面視において開口部２７０が円形である例について示したが、本発明はこれに限られるものではない。開口部２７０に適用可能な形状は、前述の、開口部２９０に適用可能な形状と同様である。In this embodiment, an example has been shown in which the opening 270 is circular in plan view, but the present invention is not limited to this. Shapes that can be applied to the opening 270 are the same as the shapes that can be applied to the opening 290 described above.
また、開口部２７０の幅は、深さ方向で変化する場合がある。ここでは特に、開口部２７０の幅として、断面視における、絶縁層２８４に設けられた開口部２７０の幅の最大値を用いる。Furthermore, the width of the opening 270 may vary in the depth direction. In particular, the width of the opening 270 used here is the maximum width of the opening 270 provided in the insulating layer 284 in a cross-sectional view.
絶縁層２８４には、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。このような構成にすることで、絶縁層２８４の上方から酸化物半導体層２３０に水素が拡散することを抑制し、さらに酸化物半導体層２３０に含まれる水素を、捕獲させる又は固着させることができる。したがって、酸化物半導体層２３０の水素濃度を低減できる。絶縁層２８４としては、酸化アルミニウム膜、酸化ハフニウム膜、又はハフニウムシリケート膜などを用いることができる。The insulating layer 284 is preferably an insulating layer that has the function of capturing or fixing hydrogen. This structure prevents hydrogen from diffusing from above the insulating layer 284 into the oxide semiconductor layer 230, and allows the hydrogen contained in the oxide semiconductor layer 230 to be captured or fixed. This reduces the hydrogen concentration in the oxide semiconductor layer 230. The insulating layer 284 can be made of an aluminum oxide film, a hafnium oxide film, a hafnium silicate film, or the like.
また、絶縁層２８４として、水素に対するバリア絶縁層を用いることが可能である。これにより、絶縁層２８４の上方から酸化物半導体層２３０に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層２８４に好適に用いることができる。Furthermore, a barrier insulating layer against hydrogen can be used as the insulating layer 284. This can prevent hydrogen from diffusing from above the insulating layer 284 into the oxide semiconductor layer 230. Silicon nitride films and silicon nitride oxide films each have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being less permeable to oxygen and hydrogen, and are therefore suitable for use as the insulating layer 284.
絶縁層２８４として窒化シリコン膜を用いる場合、当該窒化シリコン膜はスパッタリング法で成膜されることが好ましい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁層２８４の水素濃度を低減できる。また、絶縁層２８４をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。When a silicon nitride film is used as the insulating layer 284, the silicon nitride film is preferably deposited by sputtering. Sputtering does not require the use of hydrogen-containing molecules in the deposition gas, and therefore the hydrogen concentration in the insulating layer 284 can be reduced. Furthermore, by depositing the insulating layer 284 by sputtering, a silicon nitride film with high density can be formed.
また、絶縁層２８４として、水素を捕獲する又は固着する機能を有する絶縁層と、水素に対するバリア絶縁層との積層構造としてもよい。例えば、絶縁層２８４として、酸化アルミニウム膜と、当該酸化アルミニウム膜上の窒化シリコン膜の積層膜を用いてもよい。Insulating layer 284 may also have a stacked structure of an insulating layer that has the function of capturing or fixing hydrogen and a barrier insulating layer against hydrogen. For example, insulating layer 284 may be a stacked film of an aluminum oxide film and a silicon nitride film on the aluminum oxide film.
絶縁層２８５は、層間膜として機能するため、前述の、比誘電率が低い材料を用いることが好ましい。例えば、絶縁層２８５は、酸化シリコン膜を有することが好ましい。Since the insulating layer 285 functions as an interlayer film, it is preferable to use a material with a low dielectric constant, as mentioned above. For example, the insulating layer 285 preferably comprises a silicon oxide film.
なお、トランジスタ２００と同様の構成を、トランジスタ２００Ａにおいても適用することができる。例えば、図１１Ｂに示すように、絶縁層２８０を、絶縁層２８０＿１と、絶縁層２８０＿１上の絶縁層２８０＿２と、絶縁層２８０＿２上の絶縁層２８０＿３と、の３層構造とすることができる。また、絶縁層２８５上及び導電層２６５上に絶縁層２８３を設けることができる。また、導電層２２０＿１を、導電層２２０＿１１と、導電層２２０＿１１上の導電層２２０＿１２と、の２層構造とすることができる。Note that a structure similar to that of transistor 200 can also be applied to transistor 200A. For example, as shown in FIG. 11B, the insulating layer 280 can have a three-layer structure of an insulating layer 280_1, an insulating layer 280_2 on insulating layer 280_1, and an insulating layer 280_3 on insulating layer 280_2. Furthermore, an insulating layer 283 can be provided on insulating layer 285 and conductive layer 265. Furthermore, the conductive layer 220_1 can have a two-layer structure of a conductive layer 220_11 and a conductive layer 220_12 on conductive layer 220_11.
［トランジスタ２００Ｂ］
図１２Ａ１は、トランジスタ２００Ｂを有する半導体装置の平面図である。図１２Ａ２は、トランジスタ２００Ｂを複数配置する例を示す平面図である。図１２Ｂは、図１２Ａ１に示す一点鎖線Ａ１−Ａ２間の断面図である。図１２Ｃは、図１２Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。図１２Ｄは、図１２Ｂに示す一点鎖線Ａ５−Ａ６間の断面図である。図１２Ｄは、絶縁層２８０を含むＸＹ平面の断面図ということもできる。[Transistor 200B]
Fig. 12A1 is a plan view of a semiconductor device having a transistor 200B. Fig. 12A2 is a plan view showing an example of arranging a plurality of transistors 200B. Fig. 12B is a cross-sectional view taken along dashed dotted line A1-A2 in Fig. 12A1. Fig. 12C is a cross-sectional view taken along dashed dotted line A3-A4 in Fig. 12A1. Fig. 12D is a cross-sectional view taken along dashed dotted line A5-A6 in Fig. 12B. Fig. 12D can also be considered a cross-sectional view of the XY plane including insulating layer 280.
また、図１２Ｃの拡大図、及び図１２Ｄの拡大図をそれぞれ、図１３Ａ及び図１３Ｂに示す。また、図１４Ａ及び図１４Ｂは、それぞれ、図１２Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。図１４Ａ及び図１４Ｂは、それぞれ、図１２Ｃの拡大図の一例に相当し、各層の構成例をより詳細に示している。Furthermore, enlarged views of Figure 12C and Figure 12D are shown in Figures 13A and 13B, respectively. Furthermore, Figures 14A and 14B are cross-sectional views taken along dashed line A3-A4 in Figure 12A1. Figures 14A and 14B each correspond to an example of an enlarged view of Figure 12C, and show an example of the configuration of each layer in more detail.
図１２Ａ１乃至図１２Ｄに示す半導体装置は、基板（図示しない）上の絶縁層２１０と、絶縁層２１０上のトランジスタ２００Ｂと、絶縁層２１０上の絶縁層２８０と、を有する。The semiconductor device shown in Figures 12A1 to 12D has an insulating layer 210 on a substrate (not shown), a transistor 200B on the insulating layer 210, and an insulating layer 280 on the insulating layer 210.
トランジスタ２００Ｂは、導電層２２０と、絶縁層２８０上の導電層２４０と、絶縁層２２５と、酸化物層２２７と、酸化物層２２７上の酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。Transistor 200B has a conductive layer 220, a conductive layer 240 on an insulating layer 280, an insulating layer 225, an oxide layer 227, an oxide semiconductor layer 230 on the oxide layer 227, an insulating layer 250 on the oxide semiconductor layer 230, and a conductive layer 260 on the insulating layer 250.
図１２Ａ１乃至図１２Ｄに示すトランジスタ２００Ｂは、絶縁層２２５を有する点で、図４Ａ１乃至図４Ｄに示すトランジスタ２００とは異なる。Transistor 200B shown in Figures 12A1 to 12D differs from transistor 200 shown in Figures 4A1 to 4D in that it has an insulating layer 225.
図１２Ｄに示すように、トランジスタ２００Ｂは、平面視において、絶縁層２８０と酸化物層２２７との間に絶縁層２２５が配置される構成を有する。As shown in FIG. 12D, transistor 200B has a configuration in which, in a plan view, insulating layer 225 is disposed between insulating layer 280 and oxide layer 227.
絶縁層２２５は、開口部２９０の側壁の少なくとも一部に沿って設けられる。絶縁層２２５は、酸化物半導体層２３０と絶縁層２８０との間に位置する領域を少なくとも有する。絶縁層２２５は、サイドウォール、側壁絶縁層、又は側壁保護層などということもできる。The insulating layer 225 is provided along at least a portion of the sidewall of the opening 290. The insulating layer 225 has at least a region located between the oxide semiconductor layer 230 and the insulating layer 280. The insulating layer 225 can also be referred to as a sidewall, a sidewall insulating layer, a sidewall protective layer, or the like.
前述したように、酸化物半導体中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。特に、酸化物半導体中のチャネル形成領域では、水素はできる限り低減されていることが好ましい。As mentioned above, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region of the oxide semiconductor. In particular, it is preferable that hydrogen is reduced as much as possible in the channel formation region of the oxide semiconductor.
そこで、酸化物半導体層２３０の外側に設けられる絶縁層２２５は、水素に対するバリア絶縁層を用いることが好ましい。これにより、酸化物半導体層２３０中に水素が拡散することを抑制し、トランジスタ２００の信頼性を高めることができる。例えば、絶縁層２２５として、窒化シリコン膜、窒化酸化シリコン膜、又は酸化アルミニウム膜を用いることが好ましく、窒化シリコン膜を用いることがより好ましい。Therefore, it is preferable to use a barrier insulating layer against hydrogen as the insulating layer 225 provided on the outside of the oxide semiconductor layer 230. This can suppress diffusion of hydrogen into the oxide semiconductor layer 230 and improve the reliability of the transistor 200. For example, it is preferable to use a silicon nitride film, a silicon nitride oxide film, or an aluminum oxide film as the insulating layer 225, and it is more preferable to use a silicon nitride film.
なお、窒化シリコン膜は、酸素に対するバリア性も有する。したがって、絶縁層２２５に窒化シリコン膜を用いることで、酸化物半導体層２３０から酸素が引き抜かれ、酸化物半導体層２３０に酸素欠損が形成されることを抑制できる。また、絶縁層２２５に窒化シリコン膜を用いることで、過剰な酸素が酸化物半導体層２３０に供給されることを防ぐことができる。よって、酸化物半導体層２３０のチャネル形成領域が酸素過剰になることを防ぐことができるため、トランジスタ２００Ｂの信頼性向上を図ることができる。また、絶縁層２２５は開口部２９０における導電層２４０の側面に接する場合がある。このとき、絶縁層２２５に窒化シリコン膜を用いることで、開口部２９０における導電層２４０の側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。Note that a silicon nitride film also has barrier properties against oxygen. Therefore, using a silicon nitride film for the insulating layer 225 can prevent oxygen from being extracted from the oxide semiconductor layer 230 and oxygen vacancies from being formed in the oxide semiconductor layer 230. Furthermore, using a silicon nitride film for the insulating layer 225 can prevent excess oxygen from being supplied to the oxide semiconductor layer 230. This can prevent the channel formation region of the oxide semiconductor layer 230 from becoming oxygen-excessive, thereby improving the reliability of the transistor 200B. Furthermore, the insulating layer 225 may be in contact with the side surface of the conductive layer 240 at the opening 290. In this case, using a silicon nitride film for the insulating layer 225 can prevent the side surface of the conductive layer 240 at the opening 290 from being oxidized and an oxide film from being formed on the side surface.
絶縁層２２５が有する窒化シリコン膜は、ＰＥＡＬＤ法を用いて形成されることが好ましい。これにより、開口部２９０の側壁への絶縁層２２５の被覆性を高めることができ、膜厚の均一な絶縁層２２５を形成することができる。The silicon nitride film of the insulating layer 225 is preferably formed using the PEALD method. This improves the coverage of the insulating layer 225 on the sidewall of the opening 290, allowing the insulating layer 225 to be formed with a uniform thickness.
なお、絶縁層２２５に、前述の強誘電性を有しうる材料を用いることもできる。In addition, the insulating layer 225 can also be made of the aforementioned ferroelectric material.
図１２Ｂ等に示すように、導電層２２０＿２は、第１の凹部と、第１の凹部よりも外側に位置する第２の凹部と、を有する。第１の凹部は、第２の凹部よりも深さが深い。別言すると、第１の凹部の底面は、第２の凹部の底面よりも下方（絶縁層２１０側）に位置する。開口部２９０を形成する際に、導電層２２０＿２に第２の凹部が設けられ、その後、絶縁層２２５を加工する際に、導電層２２０＿２に第１の凹部が設けられる。そのため、図１２Ｂ等では、第２の凹部の側面と、開口部２９０における絶縁層２８０の側面と、が揃っており、第１の凹部の側面と、絶縁層２２５の酸化物層２２７側の面と、が揃っている。以下では、第１の凹部と第２の凹部をまとめて凹部と呼ぶことがある。As shown in Figure 12B and other figures, conductive layer 220_2 has a first recess and a second recess located outside the first recess. The first recess is deeper than the second recess. In other words, the bottom surface of the first recess is located lower (closer to insulating layer 210) than the bottom surface of the second recess. When forming opening 290, the second recess is formed in conductive layer 220_2, and then when processing insulating layer 225, the first recess is formed in conductive layer 220_2. Therefore, in Figure 12B and other figures, the side surface of the second recess is aligned with the side surface of insulating layer 280 at opening 290, and the side surface of the first recess is aligned with the surface of insulating layer 225 facing oxide layer 227. Hereinafter, the first recess and second recess may be collectively referred to as recesses.
図１２Ｂ等において、絶縁層２２５は、導電層２２０の凹部（具体的には、第２の凹部）の底面及び側面と接し、かつ、開口部２９０内で、絶縁層２８０の側面、導電層２４０＿１の側面、及び、導電層２４０＿２の側面と接する。酸化物層２２７は、導電層２２０の凹部（具体的には、第１の凹部）の底面及び側面、絶縁層２２５、並びに、導電層２４０＿２の上面と接する。酸化物半導体層２３０は、開口部２９０内で酸化物層２２７の内側に位置し、絶縁層２５０は、開口部２９０内で酸化物半導体層２３０の内側に位置し、導電層２６０は、開口部２９０内で絶縁層２５０の内側に位置する。12B and other figures, the insulating layer 225 contacts the bottom and side surfaces of the recess (specifically, the second recess) in the conductive layer 220, and also contacts the side surfaces of the insulating layer 280, the side surfaces of the conductive layer 240_1, and the side surfaces of the conductive layer 240_2 within the opening 290. The oxide layer 227 contacts the bottom and side surfaces of the recess (specifically, the first recess) in the conductive layer 220, the insulating layer 225, and the top surface of the conductive layer 240_2. The oxide semiconductor layer 230 is located inside the oxide layer 227 within the opening 290, the insulating layer 250 is located inside the oxide semiconductor layer 230 within the opening 290, and the conductive layer 260 is located inside the insulating layer 250 within the opening 290.
図１３Ａに示すように、絶縁層２１０の上面から導電層２２０＿２の絶縁層２８０と接する上面までの最短距離Ｔｃは、絶縁層２１０の上面から絶縁層２５０の下面までの最短距離Ｔａよりも長いことが好ましい。これにより、酸化物層２２７を間に挟んで導電層２２０＿２の側面と酸化物半導体層２３０とが対向する面積を大きくすることができ、導電層２２０＿２と酸化物半導体層２３０との間のコンタクト抵抗を低くすることができる。したがって、導電層２２０＿２と酸化物半導体層２３０との間のコンタクト抵抗に起因するトランジスタ２００Ｂのオン電流の低下を抑制できる。なお、最短距離Ｔａは、開口部２９０内における絶縁層２５０の下面に基づいて決定できる。13A, the shortest distance Tc from the top surface of the insulating layer 210 to the top surface of the conductive layer 220_2 that contacts the insulating layer 280 is preferably longer than the shortest distance Ta from the top surface of the insulating layer 210 to the bottom surface of the insulating layer 250. This increases the area where the side surface of the conductive layer 220_2 faces the oxide semiconductor layer 230, with the oxide layer 227 sandwiched therebetween, and reduces the contact resistance between the conductive layer 220_2 and the oxide semiconductor layer 230. Therefore, a decrease in the on-state current of the transistor 200B due to the contact resistance between the conductive layer 220_2 and the oxide semiconductor layer 230 can be suppressed. Note that the shortest distance Ta can be determined based on the bottom surface of the insulating layer 250 within the opening 290.
また、図１３Ａに示すように、最短距離Ｔｃは、絶縁層２１０の上面から導電層２６０の下面までの最短距離Ｔｂ以上であることが好ましく、最短距離Ｔｂよりも長いことがより好ましい。これにより、酸化物半導体層２３０のチャネル形成領域にゲート電界がかかりやすくなり、トランジスタ２００Ｂの電気特性を良好にすることができる。さらに、酸化物半導体層２３０の、酸化物層２２７を間に挟んで導電層２２０＿２と対向する領域にもゲート電界がかかりやすくなるため、トランジスタ２００Ｂのオン電流を高めることができる。また、導電層２２０と導電層２４０のどちらをドレイン電極に用いても、トランジスタ２００Ｂの電気特性を良好にすることができる。なお、最短距離Ｔｂは、開口部２９０内における導電層２６０の下面に基づいて決定できる。13A, the shortest distance Tc is preferably equal to or greater than the shortest distance Tb from the top surface of the insulating layer 210 to the bottom surface of the conductive layer 260, and more preferably greater than the shortest distance Tb. This makes it easier to apply a gate electric field to the channel formation region of the oxide semiconductor layer 230, thereby improving the electrical characteristics of the transistor 200B. Furthermore, the gate electric field is also easier to apply to a region of the oxide semiconductor layer 230 that faces the conductive layer 220_2 across the oxide layer 227, thereby increasing the on-state current of the transistor 200B. Regardless of whether the conductive layer 220 or the conductive layer 240 is used as the drain electrode, the electrical characteristics of the transistor 200B can be improved. The shortest distance Tb can be determined based on the bottom surface of the conductive layer 260 within the opening 290.
ここで、図１３Ａに示すように、絶縁層２２５の幅（膜厚）を幅ＴＳＷとする。幅ＴＳＷは小さいことが好ましい。幅ＴＳＷを小さくすることで、トランジスタ２００Ｂのチャネル幅が小さくなるのを抑制し、オン電流が小さくなるのを抑制できる。一方で、幅ＴＳＷを大きくすることで、絶縁層２２５が有する機能を高めることができる。以上より、幅ＴＳＷは、例えば、１ｎｍ以上２０ｎｍ以下が好ましく、２ｎｍ以上１５ｎｍ以下がより好ましく、３ｎｍ以上１０ｎｍ以下がさらに好ましい。13A , the width (film thickness) of the insulating layer 225 is denoted by TSW . The width TSW is preferably small. By reducing the width TSW , the channel width of the transistor 200B can be prevented from being reduced, and the on-state current can be prevented from being reduced. On the other hand, by increasing the width TSW , the function of the insulating layer 225 can be improved. From the above, the width TSW is preferably 1 nm to 20 nm, more preferably 2 nm to 15 nm, and even more preferably 3 nm to 10 nm, for example.
また、図１３Ｂでは、トランジスタ２００Ｂのチャネル幅Ｗを示している。平面視において開口部２９０が円形である場合、開口部２９０の幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“（Ｄ−２×ＴＳＷ）×π”と算出することができる。13B also shows the channel width W of transistor 200B. When opening 290 is circular in plan view, width D of opening 290 corresponds to the diameter of opening 290, and channel width W can be calculated as "(D-2×TSW )×π".
トランジスタ２００Ｂのチャネル長は、ソース領域とドレイン領域の間の距離とみなすことができる。つまり、トランジスタ２００Ｂのチャネル長は、絶縁層２２５の高さによって決定されるということができる。また、トランジスタ２００Ｂのチャネル長は、導電層２２０の凹部（具体的には、第２の凹部）の深さ、導電層２２０上の絶縁層２８０の厚さ、及び導電層２４０の厚さによって決定される、ということができる。トランジスタ２００Ｂのチャネル長を、ソース領域とドレイン領域の間の距離とみなす場合、トランジスタ２００Ｂのチャネル長は、図１３Ａに示す長さＬということができる。The channel length of transistor 200B can be considered to be the distance between the source region and the drain region. In other words, the channel length of transistor 200B can be said to be determined by the height of insulating layer 225. The channel length of transistor 200B can also be said to be determined by the depth of the recess (specifically, the second recess) in conductive layer 220, the thickness of insulating layer 280 on conductive layer 220, and the thickness of conductive layer 240. If the channel length of transistor 200B is considered to be the distance between the source region and the drain region, the channel length of transistor 200B can be considered to be length L shown in FIG. 13A.
図１３Ａでは、導電層２２０＿２が、第１の凹部と、第２の凹部と、を有する構成を例示しているが、本発明はこれに限られるものではない。例えば、図１４Ａに示すように、トランジスタ２００Ｂは、導電層２２０＿２に凹部が１つのみ設けられる構成であってもよい。Although Figure 13A illustrates a configuration in which the conductive layer 220_2 has a first recess and a second recess, the present invention is not limited to this. For example, as shown in Figure 14A, the transistor 200B may have a configuration in which only one recess is provided in the conductive layer 220_2.
導電層２２０＿２には、開口部２９０の形成工程、及び、絶縁層２２５の形成工程のうち、一方又は両方で、凹部が形成されうる。図１３Ａに示すトランジスタ２００Ｂでは、両方の工程で導電層２２０＿２に凹部が形成される例を示しているのに対し、図１４Ａに示すトランジスタ２００Ｂでは、開口部２９０の形成工程では導電層２２０＿２に凹部が形成されず、絶縁層２２５の形成工程で凹部が形成される例を示す。A recess may be formed in the conductive layer 220_2 during one or both of the steps of forming the opening 290 and forming the insulating layer 225. The transistor 200B shown in Figure 13A illustrates an example in which a recess is formed in the conductive layer 220_2 during both steps, whereas the transistor 200B shown in Figure 14A illustrates an example in which a recess is not formed in the conductive layer 220_2 during the step of forming the opening 290, but is formed during the step of forming the insulating layer 225.
図１４Ａに示すトランジスタ２００Ｂにおいて、絶縁層２２５は、開口部２９０内で、絶縁層２８０の側面、導電層２４０＿１の側面、導電層２４０＿２の側面、及び、導電層２２０＿２の上面に接する。また、酸化物層２２７は、導電層２２０＿２の凹部の底面及び側面に接する。In the transistor 200B shown in FIG. 14A, the insulating layer 225 contacts the side surfaces of the insulating layer 280, the side surfaces of the conductive layer 240_1, the side surfaces of the conductive layer 240_2, and the top surface of the conductive layer 220_2 within the opening 290. Furthermore, the oxide layer 227 contacts the bottom and side surfaces of the recess in the conductive layer 220_2.
開口部２９０の形成工程、及び、絶縁層２２５の形成工程の少なくとも一方で、導電層２２０＿２に凹部が形成されると、開口部２９０内における導電層２６０＿１の下面の高さを低くできるため、酸化物半導体層２３０のチャネル形成領域にゲート電界がかかりやすくなり、トランジスタ２００Ｂの電気特性を良好にすることができる。When a recess is formed in the conductive layer 220_2 during at least one of the steps of forming the opening 290 and forming the insulating layer 225, the height of the bottom surface of the conductive layer 260_1 within the opening 290 can be reduced. This makes it easier for a gate electric field to be applied to the channel formation region of the oxide semiconductor layer 230, thereby improving the electrical characteristics of the transistor 200B.
絶縁層２２５の形成工程で導電層２２０＿２に凹部が形成されると、酸化物層２２７が導電層２２０＿２の凹部の底面及び側面と接することができ、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２２０＿２とが重なる面積が大きくなり、酸化物半導体層２３０と導電層２２０との間のコンタクト抵抗を低減できるため、好ましい。When a recess is formed in the conductive layer 220_2 during the process of forming the insulating layer 225, the oxide layer 227 can contact the bottom and side surfaces of the recess in the conductive layer 220_2, increasing the area where the oxide semiconductor layer 230 and the conductive layer 220_2 overlap with the oxide layer 227 sandwiched therebetween, and reducing the contact resistance between the oxide semiconductor layer 230 and the conductive layer 220, which is preferable.
また、例えば、図１４Ｂに示すように、トランジスタ２００Ｂは、絶縁層２２５が導電層２４０＿２の側面を覆っていない構成であってもよい。Furthermore, for example, as shown in FIG. 14B, the transistor 200B may have a configuration in which the insulating layer 225 does not cover the side surfaces of the conductive layer 240_2.
図１４Ｂに示す絶縁層２２５は、導電層２２０の凹部の底面及び側面と接し、かつ、開口部２９０内で絶縁層２８０の側面と接する。また、絶縁層２２５は、導電層２４０＿１の側面の一部と接しており、導電層２４０＿２の側面には接していない。絶縁層２２５は、開口部２９０内で、絶縁層２８０の側面、導電層２４０＿１の側面、及び、導電層２４０＿２の側面のいずれか一以上と接していてもよく、各側面の一部又は全てを覆っていてもよい。Insulating layer 225 shown in FIG. 14B contacts the bottom and side surfaces of the recess in conductive layer 220, and also contacts the side surface of insulating layer 280 within opening 290. Furthermore, insulating layer 225 contacts part of the side surface of conductive layer 240_1, but does not contact the side surface of conductive layer 240_2. Insulating layer 225 may contact one or more of the side surfaces of insulating layer 280, conductive layer 240_1, and conductive layer 240_2 within opening 290, or may cover part or all of each side surface.
導電層２４０＿２の側面の少なくとも一部が絶縁層２２５で覆われていない場合、当該部分は酸化物層２２７と接する。これにより、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２４０とが重なる面積を大きくすることができ、酸化物半導体層２３０と導電層２４０との間のコンタクト抵抗を低くすることができる。同様に、絶縁層２２５が導電層２４０＿２の側面を覆わず、さらに、導電層２４０＿１の側面の少なくとも一部を覆わない場合、当該部分は酸化物層２２７と接する。これにより、酸化物層２２７を間に挟んで酸化物半導体層２３０と導電層２４０とが重なる面積を大きくすることができ、酸化物半導体層２３０と導電層２４０との間のコンタクト抵抗を低くすることができる。When at least a portion of the side surface of the conductive layer 240_2 is not covered by the insulating layer 225, that portion is in contact with the oxide layer 227. This increases the overlapping area between the oxide semiconductor layer 230 and the conductive layer 240 with the oxide layer 227 sandwiched therebetween, and reduces the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240. Similarly, when the insulating layer 225 does not cover the side surface of the conductive layer 240_2 and also does not cover at least a portion of the side surface of the conductive layer 240_1, that portion is in contact with the oxide layer 227. This increases the overlapping area between the oxide semiconductor layer 230 and the conductive layer 240 with the oxide layer 227 sandwiched therebetween, and reduces the contact resistance between the oxide semiconductor layer 230 and the conductive layer 240.
図１３Ａでは、絶縁層２２５が単層構造である例を示す。なお、絶縁層２２５は２層以上の積層構造とすることが可能である。例えば、図１５に示すように、絶縁層２２５は、絶縁層２２５＿１と、絶縁層２２５＿２と、の２層構造とすることが可能である。Figure 13A shows an example in which the insulating layer 225 has a single-layer structure. Note that the insulating layer 225 can also have a stacked structure of two or more layers. For example, as shown in Figure 15, the insulating layer 225 can have a two-layer structure of insulating layer 225_1 and insulating layer 225_2.
図１５では、絶縁層２２５が、絶縁層２８０に接する絶縁層２２５＿１と、絶縁層２２５＿１と酸化物層２２７との間に位置する絶縁層２２５＿２と、の２層で構成される例を示す。図１５に示す絶縁層２２５は、絶縁層２２５＿１と、絶縁層２２５＿１上の絶縁層２２５＿２と、の２層構造であると言える。Figure 15 shows an example in which the insulating layer 225 is composed of two layers: an insulating layer 225_1 that contacts the insulating layer 280, and an insulating layer 225_2 that is located between the insulating layer 225_1 and the oxide layer 227. The insulating layer 225 shown in Figure 15 can be said to have a two-layer structure consisting of the insulating layer 225_1 and the insulating layer 225_2 on the insulating layer 225_1.
開口部２９０における絶縁層２８０の側面に接して設けられる絶縁層２２５＿１は、水素に対するバリア絶縁層を用い、酸化物層２２７に接して設けられる絶縁層２２５＿２は、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。このような構成にすることで、酸化物層２２７を介して酸化物半導体層２３０中の水素濃度を低減することができる。したがって、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。例えば、絶縁層２２５＿１に窒化シリコン膜を用い、絶縁層２２５＿２に酸化ハフニウム膜、ハフニウムシリケート膜、又は酸化アルミニウム膜を用いることが好ましい。このとき、絶縁層２２５＿１は、シリコンと、窒素と、を有し、絶縁層２２５＿２は、ハフニウム及びアルミニウムの一方又は両方と、酸素と、を有する。The insulating layer 225_1 provided in contact with the side surface of the insulating layer 280 in the opening 290 is preferably a barrier insulating layer against hydrogen, and the insulating layer 225_2 provided in contact with the oxide layer 227 is preferably an insulating layer having a function of capturing or fixing hydrogen. With such a structure, the hydrogen concentration in the oxide semiconductor layer 230 can be reduced through the oxide layer 227. Therefore, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be enhanced. For example, it is preferable to use a silicon nitride film for the insulating layer 225_1 and a hafnium oxide film, a hafnium silicate film, or an aluminum oxide film for the insulating layer 225_2. In this case, the insulating layer 225_1 contains silicon and nitrogen, and the insulating layer 225_2 contains one or both of hafnium and aluminum, and oxygen.
また、絶縁層２２５＿１は、水素に対するバリア絶縁層を用い、絶縁層２２５＿２は、過剰酸素を含む領域を有する絶縁層を用いることが可能である。このような構成にすることで、酸化物半導体層２３０中の酸素欠損及び水素の一方又は両方を低減することができる。したがって、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。例えば、絶縁層２２５＿１に窒化シリコン膜を用い、絶縁層２２５＿２に酸化シリコン膜、酸化窒化シリコン膜、又は酸化アルミニウム膜を用いることが好ましい。このとき、絶縁層２２５＿１は、シリコンと、窒素と、を有し、絶縁層２２５＿２は、シリコン及びアルミニウムの一方又は両方と、酸素と、を有する。特に、絶縁層２２５＿２に酸化シリコン膜を用いる場合、絶縁層２２５＿２は、シリコンと、酸素と、を有する。Furthermore, the insulating layer 225_1 can be a barrier insulating layer against hydrogen, and the insulating layer 225_2 can be an insulating layer having a region containing excess oxygen. With such a structure, one or both of oxygen vacancies and hydrogen in the oxide semiconductor layer 230 can be reduced. Therefore, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be improved. For example, it is preferable to use a silicon nitride film for the insulating layer 225_1 and a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film for the insulating layer 225_2. In this case, the insulating layer 225_1 contains silicon and nitrogen, and the insulating layer 225_2 contains one or both of silicon and aluminum, and oxygen. In particular, when a silicon oxide film is used for the insulating layer 225_2, the insulating layer 225_2 contains silicon and oxygen.
代表的には、絶縁層２２５＿１及び絶縁層２２５＿２としてそれぞれ、窒化シリコン膜及び酸化シリコン膜を用いることができる。また、絶縁層２２５＿１及び絶縁層２２５＿２の膜厚をそれぞれ、２ｎｍ及び２ｎｍとする。Typically, a silicon nitride film and a silicon oxide film can be used as the insulating layer 225_1 and the insulating layer 225_2, respectively. The thicknesses of the insulating layer 225_1 and the insulating layer 225_2 are set to 2 nm and 2 nm, respectively.
以上のように、水素に対するバリア絶縁層で酸化物半導体層２３０の周囲を環状に包み込み、酸化物半導体層２３０近傍に、水素を捕獲する又は固着する機能を有する絶縁層、又は、過剰酸素を含む領域を有する絶縁層を設けることで、酸化物半導体層２３０中の酸素欠損及び不純物の一方又は両方を低減することができる。したがって、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。As described above, by wrapping the oxide semiconductor layer 230 in a ring shape with a barrier insulating layer against hydrogen and providing an insulating layer that has the function of capturing or fixing hydrogen or an insulating layer that has a region containing excess oxygen near the oxide semiconductor layer 230, it is possible to reduce oxygen vacancies and/or impurities in the oxide semiconductor layer 230. Therefore, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be enhanced.
また、絶縁層２２５は、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、の３層構造とすることが可能である。例えば、第１乃至第３の絶縁層から選ばれる一つは、水素に対するバリア絶縁層を用い、別の一つは、水素を捕獲する又は固着する機能を有する絶縁層を用い、他は、過剰酸素を含む領域を有する絶縁層を用いることが好ましい。このような構成にすることで、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。Furthermore, the insulating layer 225 can have a three-layer structure of a first insulating layer, a second insulating layer, and a third insulating layer. For example, it is preferable that one selected from the first to third insulating layers is a barrier insulating layer against hydrogen, another is an insulating layer that has the function of capturing or fixing hydrogen, and the remaining are insulating layers that have a region containing excess oxygen. With such a structure, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be enhanced.
ここで、図１５に示す絶縁層２２５の別の構成例を、図１６Ａ及び図１６Ｂに示す。Here, another example configuration of the insulating layer 225 shown in Figure 15 is shown in Figures 16A and 16B.
図１６Ａに示すトランジスタ２００Ｂでは、絶縁層２２５＿１が、導電層２２０＿２が有する凹部の底面の一部及び側面に接して設けられ、絶縁層２２５＿２が、開口部２９０において、絶縁層２２５＿１よりも内側に位置し、かつ、導電層２２０＿２が有する凹部の底部の他の一部に接して設けられている例を示す。In the transistor 200B shown in Figure 16A, the insulating layer 225_1 is provided in contact with a portion of the bottom surface and the side surface of the recess formed by the conductive layer 220_2, and the insulating layer 225_2 is located inside the insulating layer 225_1 in the opening 290 and is provided in contact with another portion of the bottom surface of the recess formed by the conductive layer 220_2.
図１６Ｂに示すトランジスタ２００Ｂでは、導電層２２０＿２が、第１の凹部と、第１の凹部よりも外側に位置する第２の凹部と、第２の凹部よりも外側に位置する第３の凹部と、を有する。第１の凹部は、第２の凹部よりも深さが深く、第２の凹部は、第３の凹部よりも深さが深い。開口部２９０を形成する際に、導電層２２０＿２に第３の凹部が設けられ、その後、絶縁層２２５＿１を加工する際に、導電層２２０＿２に第２の凹部が設けられ、その後、絶縁層２２５＿２を加工する際に、導電層２２０＿２に第１の凹部が設けられる。そのため、図１６Ｂでは、第３の凹部の側面と、開口部２９０における絶縁層２８０の側面と、が揃っており、第２の凹部の側面と、絶縁層２２５＿１の絶縁層２２５＿２側の面と、が揃っており、第１の凹部の側面と、絶縁層２２５＿２の酸化物層２２７側の面と、が揃っている。In transistor 200B shown in FIG. 16B, conductive layer 220_2 has a first recess, a second recess located outside the first recess, and a third recess located outside the second recess. The first recess is deeper than the second recess, and the second recess is deeper than the third recess. When forming opening 290, the third recess is provided in conductive layer 220_2, and then, when processing insulating layer 225_1, the second recess is provided in conductive layer 220_2, and then, when processing insulating layer 225_2, the first recess is provided in conductive layer 220_2. Therefore, in FIG. 16B, the side of the third recess is aligned with the side of the insulating layer 280 at the opening 290, the side of the second recess is aligned with the surface of the insulating layer 225_1 facing the insulating layer 225_2, and the side of the first recess is aligned with the surface of the insulating layer 225_2 facing the oxide layer 227.
図１６Ｂに示すトランジスタ２００Ｂでは、絶縁層２２５＿１が、導電層２２０＿２の第３の凹部の底面及び側面に接して設けられ、絶縁層２２５＿２が、導電層２２０＿２の第２の凹部の底面及び側面に接して設けられる。In the transistor 200B shown in FIG. 16B, the insulating layer 225_1 is provided in contact with the bottom and side surfaces of the third recess of the conductive layer 220_2, and the insulating layer 225_2 is provided in contact with the bottom and side surfaces of the second recess of the conductive layer 220_2.
例えば、絶縁層２２５＿１を開口部２９０の側壁に設けた後、絶縁層２２５＿２となる絶縁膜を形成し、加工することで、図１６Ａ又は図１６Ｂに示す構造の絶縁層２２５を形成することができる。図１５に示すトランジスタ２００Ｂに比べて、絶縁層２２５＿１が酸化物層２２７と接する領域が低減され、酸化物層２２７に絶縁層２２５＿２が接する構成を実現できる。For example, after providing insulating layer 225_1 on the sidewall of opening 290, an insulating film that will become insulating layer 225_2 is formed and processed, thereby forming insulating layer 225 having the structure shown in FIG. 16A or 16B. Compared to transistor 200B shown in FIG. 15, the area where insulating layer 225_1 contacts oxide layer 227 is reduced, and a configuration in which insulating layer 225_2 contacts oxide layer 227 can be realized.
なお、トランジスタ２００及びトランジスタ２００Ａの少なくとも一方と同様の構成を、トランジスタ２００Ｂにおいても適用することができる。例えば、図１７Ａに示すように、図１３Ａに示す半導体装置において、絶縁層２８０を、絶縁層２８０＿１と、絶縁層２８０＿１上の絶縁層２８０＿２と、絶縁層２８０＿２上の絶縁層２８０＿３と、の３層構造とすることができる。また、絶縁層２５０上及び導電層２６０上に絶縁層２８３を設けることができる。また、導電層２２０＿１を、導電層２２０＿１１と、導電層２２０＿１１上の導電層２２０＿１２と、の２層構造とすることができる。また、上記構成を図１５に示す半導体装置に適用した例を、図１７Ｂに示す。Note that a structure similar to at least one of transistor 200 and transistor 200A can also be applied to transistor 200B. For example, as shown in FIG. 17A, in the semiconductor device shown in FIG. 13A, the insulating layer 280 can have a three-layer structure including an insulating layer 280_1, an insulating layer 280_2 on insulating layer 280_1, and an insulating layer 280_3 on insulating layer 280_2. Furthermore, an insulating layer 283 can be provided on insulating layer 250 and conductive layer 260. Furthermore, the conductive layer 220_1 can have a two-layer structure including a conductive layer 220_11 and a conductive layer 220_12 on conductive layer 220_11. Furthermore, FIG. 17B shows an example in which the above structure is applied to the semiconductor device shown in FIG. 15.
［トランジスタ２００Ｃ］
図１８Ａ１は、トランジスタ２００Ｃを有する半導体装置の平面図である。図１８Ａ２は、トランジスタ２００Ｃを複数配置する例を示す平面図である。図１８Ｂは、図１８Ａ１に示す一点鎖線Ａ１−Ａ２間の断面図である。図１８Ｃは、図１８Ａ１に示す一点鎖線Ａ３−Ａ４間の断面図である。図１８Ｄは、図１８Ｂに示す一点鎖線Ａ５−Ａ６間の断面図である。図１８Ｄは、絶縁層２８０を含むＸＹ平面の断面図ということもできる。また、図１９Ａに、図１８Ｃの拡大図を示す。[Transistor 200C]
FIG. 18A1 is a plan view of a semiconductor device having a transistor 200C. FIG. 18A2 is a plan view showing an example in which a plurality of transistors 200C are arranged. FIG. 18B is a cross-sectional view taken along dashed line A1-A2 in FIG. 18A1. FIG. 18C is a cross-sectional view taken along dashed line A3-A4 in FIG. 18A1. FIG. 18D is a cross-sectional view taken along dashed line A5-A6 in FIG. 18B. FIG. 18D can also be considered a cross-sectional view of the XY plane including the insulating layer 280. FIG. 19A shows an enlarged view of FIG. 18C.
図１８Ａ１乃至図１８Ｄに示す半導体装置は、基板（図示しない）上の絶縁層２１０と、絶縁層２１０上のトランジスタ２００Ｃと、絶縁層２１０上の絶縁層２８０と、絶縁層２８０上の絶縁層２８１と、を有する。The semiconductor device shown in Figures 18A1 to 18D has an insulating layer 210 on a substrate (not shown), a transistor 200C on the insulating layer 210, an insulating layer 280 on the insulating layer 210, and an insulating layer 281 on the insulating layer 280.
トランジスタ２００Ｃは、導電層２２０と、絶縁層２８０上の導電層２５５と、絶縁層２８１上の導電層２４０と、絶縁層２２５と、酸化物層２２７と、酸化物層２２７上の酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。Transistor 200C has a conductive layer 220, a conductive layer 255 on insulating layer 280, a conductive layer 240 on insulating layer 281, an insulating layer 225, an oxide layer 227, an oxide semiconductor layer 230 on oxide layer 227, an insulating layer 250 on oxide semiconductor layer 230, and a conductive layer 260 on insulating layer 250.
図１８Ａ１乃至図１８Ｄに示す半導体装置は、導電層２５５及び絶縁層２８１を有する点で、図４Ａ１乃至図４Ｄに示す半導体装置と主に異なる。また、図１８Ａ１乃至図１８Ｄに示すトランジスタ２００Ｃは、導電層２５５を有する点で、図１２Ａ１乃至図１２Ｄに示すトランジスタ２００Ｂと主に異なる。The semiconductor device shown in Figures 18A1 to 18D differs from the semiconductor device shown in Figures 4A1 to 4D mainly in that it has a conductive layer 255 and an insulating layer 281. Furthermore, the transistor 200C shown in Figures 18A1 to 18D differs from the transistor 200B shown in Figures 12A1 to 12D mainly in that it has a conductive layer 255.
導電層２５５は絶縁層２８０上に位置し、絶縁層２８１は導電層２５５上及び絶縁層２８０上に位置する。また、導電層２４０＿１は絶縁層２８１上に位置する。Conductive layer 255 is located on insulating layer 280, and insulating layer 281 is located on conductive layer 255 and insulating layer 280. Furthermore, conductive layer 240_1 is located on insulating layer 281.
図１９Ａに示すように、絶縁層２８０、導電層２５５、絶縁層２８１、及び導電層２４０には、導電層２２０に達する開口部２９０が設けられている。As shown in FIG. 19A, an opening 290 reaching the conductive layer 220 is provided in the insulating layer 280, the conductive layer 255, the insulating layer 281, and the conductive layer 240.
トランジスタ２００Ｃにおいて、酸化物半導体層２３０は半導体層として機能し、導電層２６０は第１のゲート電極として機能し、絶縁層２５０は第１のゲート絶縁層として機能し、導電層２２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能し、導電層２５５は第２のゲート電極として機能し、絶縁層２２５は第２のゲート絶縁層として機能する。In transistor 200C, oxide semiconductor layer 230 functions as a semiconductor layer, conductive layer 260 functions as a first gate electrode, insulating layer 250 functions as a first gate insulating layer, conductive layer 220 functions as one of a source electrode and a drain electrode, conductive layer 240 functions as the other of the source electrode and the drain electrode, conductive layer 255 functions as a second gate electrode, and insulating layer 225 functions as a second gate insulating layer.
酸化物半導体層２３０は、酸化物層２２７及び絶縁層２２５を介して導電層２５５と重なり、かつ、絶縁層２５０を介して導電層２６０と重なる領域を有する。当該領域の少なくとも一部は、トランジスタ２００Ｃのチャネル形成領域として機能する。The oxide semiconductor layer 230 has a region that overlaps with the conductive layer 255 via the oxide layer 227 and the insulating layer 225, and with the conductive layer 260 via the insulating layer 250. At least a portion of this region functions as a channel formation region of the transistor 200C.
トランジスタ２００Ｃは、バックゲート電極として機能する導電層を有するため、当該導電層に与える電位によって、トランジスタ２００Ｃのしきい値電圧を制御することができる。したがって、しきい値電圧を制御することで、ノーマリーオフ特性のトランジスタを実現することが容易である。Because transistor 200C has a conductive layer that functions as a backgate electrode, the threshold voltage of transistor 200C can be controlled by the potential applied to the conductive layer. Therefore, by controlling the threshold voltage, it is easy to realize a normally-off transistor.
なお、トランジスタ２００Ｃにおいて、導電層２５５及び導電層２６０の一方をゲート電極として用い、他方をバックゲート電極として用いてもよい。トランジスタ２００Ｃは、特に、導電層２６０をゲート電極として用い、導電層２５５をバックゲート電極として用いることが好適な構造である場合がある。酸化物半導体層２３０と対向する領域が導電層２５５よりも広い導電層２６０をゲート電極とすることで、ゲート電界がより効率的に酸化物半導体層２３０にかかるため、トランジスタの電気特性を向上させることができる場合がある。なお、導電層２６０がゲート電極として機能し、導電層２５５がバックゲート電極として機能する場合、絶縁層２５０はゲート絶縁層として機能し、絶縁層２２５はバックゲート絶縁層として機能する。ここで、絶縁層２２５が酸化シリコンを有する場合、絶縁層２８０と同様に、絶縁層２２５に二酸化窒素を添加してもよい。これにより、絶縁層２２５内に負の固定電荷が形成されるため、導電層２５５とともにトランジスタ２００Ｃのしきい値電圧を制御することができる。よって、ノーマリーオフ特性を有する半導体装置を提供することができる。In transistor 200C, one of conductive layer 255 and conductive layer 260 may be used as a gate electrode and the other as a back gate electrode. Transistor 200C may have a particularly preferable structure in which conductive layer 260 is used as a gate electrode and conductive layer 255 is used as a back gate electrode. By using conductive layer 260, which has a wider region facing oxide semiconductor layer 230 than conductive layer 255, as a gate electrode, the gate electric field is applied to oxide semiconductor layer 230 more efficiently, which may improve the electrical characteristics of the transistor. When conductive layer 260 functions as a gate electrode and conductive layer 255 functions as a back gate electrode, insulating layer 250 functions as a gate insulating layer and insulating layer 225 functions as a back gate insulating layer. Here, when insulating layer 225 contains silicon oxide, nitrogen dioxide may be added to insulating layer 225, as with insulating layer 280. This forms negative fixed charges in insulating layer 225, which can control the threshold voltage of transistor 200C together with conductive layer 255. This makes it possible to provide a semiconductor device with normally-off characteristics.
また、導電層２５５がゲート電極として機能し、導電層２６０がバックゲート電極として機能する構成にすることもできる。ここで、絶縁層２５０が酸化シリコンを有する場合、絶縁層２８０と同様に、絶縁層２５０に二酸化窒素を添加することが好ましい。なお、導電層２５５をゲート電極として機能させる場合は、導電層２６０を設けない構成にすることもできる。Alternatively, a structure can be used in which the conductive layer 255 functions as a gate electrode and the conductive layer 260 functions as a back gate electrode. Here, when the insulating layer 250 contains silicon oxide, it is preferable to add nitrogen dioxide to the insulating layer 250, as with the insulating layer 280. Note that when the conductive layer 255 functions as a gate electrode, a structure can be used in which the conductive layer 260 is not provided.
導電層２５５は、導電層２６０に適用可能な導電性材料を用いることができる。Conductive layer 255 can be made of a conductive material that can be used for conductive layer 260.
絶縁層２８１は、層間膜として機能する。絶縁層２８１は、絶縁層２８０に適用可能な絶縁性材料を用いることができる。The insulating layer 281 functions as an interlayer film. The insulating layer 281 can be made of an insulating material that can be used for the insulating layer 280.
図１９Ａでは、絶縁層２８１が単層構造である例を示す。なお、絶縁層２８１は２層以上の積層構造とすることが可能である。例えば、図１９Ｂに示すように、絶縁層２８１は、絶縁層２８１＿１と、絶縁層２８１＿１上の絶縁層２８１＿２と、絶縁層２８１＿２上の絶縁層２８１＿３と、の３層構造とすることが可能である。このとき、絶縁層２８１＿２として、前述した比誘電率が低い材料を用い、絶縁層２８１＿１及び絶縁層２８１＿３として、酸素に対するバリア絶縁層を用いることが好ましい。これにより、導電層２５５及び導電層２４０の酸化を抑制し、高抵抗化を抑制することができる。In Figure 19A, an example is shown in which insulating layer 281 has a single layer structure. However, insulating layer 281 can also have a stacked structure of two or more layers. For example, as shown in Figure 19B, insulating layer 281 can have a three-layer structure of insulating layer 281_1, insulating layer 281_2 on insulating layer 281_1, and insulating layer 281_3 on insulating layer 281_2. In this case, it is preferable to use a material with a low dielectric constant as described above for insulating layer 281_2, and to use barrier insulating layers against oxygen for insulating layers 281_1 and 281_3. This can suppress oxidation of conductive layer 255 and conductive layer 240, thereby preventing high resistance.
また、例えば、図１９Ｂに示すトランジスタ２００Ｃにおいて、図１５に示す構造と同様に、絶縁層２２５を、絶縁層２２５＿１と、絶縁層２２５＿２と、の２層構造にすることができる。Furthermore, for example, in the transistor 200C shown in FIG. 19B, the insulating layer 225 can have a two-layer structure of insulating layer 225_1 and insulating layer 225_2, similar to the structure shown in FIG. 15.
なお、トランジスタ２００、トランジスタ２００Ａ、及びトランジスタ２００Ｂの少なくとも一つと同様の構成を、トランジスタ２００Ｃにおいても適用することができる。例えば、図１９Ｂに示すように、絶縁層２８０を、絶縁層２８０＿１と、絶縁層２８０＿１上の絶縁層２８０＿２と、絶縁層２８０＿２上の絶縁層２８０＿３と、の３層構造とすることができる。また、絶縁層２５０上及び導電層２６０上に絶縁層２８３を設けることができる。また、導電層２２０＿１を、導電層２２０＿１１と、導電層２２０＿１１上の導電層２２０＿１２と、の２層構造とすることができる。Note that a structure similar to at least one of transistors 200, 200A, and 200B can also be applied to transistor 200C. For example, as shown in FIG. 19B, the insulating layer 280 can have a three-layer structure of insulating layer 280_1, insulating layer 280_2 on insulating layer 280_1, and insulating layer 280_3 on insulating layer 280_2. Furthermore, an insulating layer 283 can be provided on insulating layer 250 and conductive layer 260. Furthermore, the conductive layer 220_1 can have a two-layer structure of conductive layer 220_11 and conductive layer 220_12 on conductive layer 220_11.
＜半導体装置の作製方法例＞
次に、本発明の一態様の半導体装置の作製方法について、図２０Ａ乃至図２１Ｃを用いて説明する。なお、各要素の材料及び形成方法について、先に説明した部分と同様の部分については説明を省略することがある。<Example of Manufacturing Method of Semiconductor Device>
Next, a manufacturing method of a semiconductor device of one embodiment of the present invention will be described with reference to Figures 20A to 21C. Note that with regard to materials and formation methods of elements, descriptions of parts similar to those described above may be omitted.
半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。The thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum evaporation, molecular beam epitaxy (MBE), pulsed laser deposition (PLD), and ALD.
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、及び炭化物等の化合物をリアクティブスパッタリング法で成膜する際に用いられる。Sputtering methods include RF sputtering, which uses a high-frequency power supply as the sputtering power source; DC sputtering, which uses a direct current power supply; and pulsed DC sputtering, which changes the voltage applied to the electrode in pulses. RF sputtering is mainly used to deposit insulating films, while DC sputtering is mainly used to deposit metal conductive films. Pulsed DC sputtering is mainly used when depositing compounds such as oxides, nitrides, and carbides using reactive sputtering.
また、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。CVD methods can also be classified into plasma-enhanced CVD (PECVD), which uses plasma; thermal CVD (TCVD: Thermal CVD), which uses heat; and photo-CVD (Photo-CVD), which uses light. They can also be further divided into metal CVD (MCVD: Metal CVD) and metal-organic CVD (MOCVD: Metal Organic CVD) depending on the source gas used.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。Plasma CVD can produce high-quality films at relatively low temperatures. Furthermore, because thermal CVD does not use plasma, it is a film formation method that can minimize plasma damage to the workpiece. For example, wiring, electrodes, and elements (transistors, capacitors, etc.) included in semiconductor devices can become charged up by receiving electrical charge from the plasma. When this happens, the accumulated electrical charge can destroy the wiring, electrodes, and elements included in the semiconductor device. On the other hand, thermal CVD, which does not use plasma, does not cause this type of plasma damage, and therefore can increase the yield of semiconductor devices. Furthermore, because thermal CVD does not cause plasma damage during film formation, films with fewer defects can be produced.
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法などを用いることができる。Also available ALD methods include thermal ALD, in which the reaction between the precursor and reactant is carried out using only thermal energy, and PEALD, which uses plasma-excited reactants.
なお、ＡＬＤ法で用いるプリカーサには炭素又は塩素等の元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜方法により設けられた膜と比較して、炭素又は塩素等の元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳ又はＳＩＭＳを用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、及び、不純物除去処理の実施の一方または双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量が少ないことがある。Note that some precursors used in the ALD method contain elements such as carbon or chlorine. Therefore, films formed by the ALD method may contain larger amounts of elements such as carbon or chlorine than films formed by other film formation methods. Quantitation of these elements can be performed using XPS or SIMS. Note that the metal oxide film formation method of one embodiment of the present invention uses the ALD method, but employs a high substrate temperature during film formation and/or performs an impurity removal treatment. Therefore, the amount of carbon and chlorine contained in the film may be smaller than when the ALD method is used without these conditions.
ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。Unlike film deposition methods in which particles emitted from a target or the like are deposited, the ALD method forms a film through a reaction on the surface of the workpiece. Therefore, it is a film deposition method that is less affected by the shape of the workpiece and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, making it ideal for coating the surfaces of openings with high aspect ratios.
ＣＶＤ法及びＡＬＤ法は、ターゲットなどから放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。CVD and ALD are different from sputtering, in which particles emitted from a target or other material are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage. ALD, in particular, has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios. However, because ALD has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods, such as CVD, which have a faster film formation rate.
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送または圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。In addition, CVD methods can deposit films of any composition by adjusting the flow rate ratio of the source gases. For example, CVD methods can deposit films with continuously changing compositions by changing the flow rate ratio of the source gases while depositing the film. When depositing a film while changing the flow rate ratio of the source gases, the time required for film deposition can be shortened compared to when depositing films using multiple deposition chambers, as no time is required for transport or pressure adjustment. This can potentially increase the productivity of semiconductor devices.
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。または、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。Also, with the ALD method, by simultaneously introducing multiple different types of precursors, it is possible to deposit films of any desired composition. Alternatively, when introducing multiple different types of precursors, it is possible to deposit films of any desired composition by controlling the number of cycles for each precursor.
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコート等の湿式の成膜方法により形成することができる。Furthermore, the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using wet film-forming methods such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife printing, slit coating, roll coating, curtain coating, or knife coating.
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。または、ナノインプリント法、サンドブラスト法、又はリフトオフ法などにより薄膜を加工してもよい。また、メタルマスク等の遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。Furthermore, when processing the thin films that make up the semiconductor device, methods such as photolithography can be used. Alternatively, the thin films can be processed using methods such as nanoimprinting, sandblasting, or lift-off. Furthermore, island-shaped thin films can be directly formed using a film-forming method that uses a shielding mask such as a metal mask.
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。There are two typical photolithography methods. One is to form a resist mask on the thin film to be processed, process the thin film by etching or other methods, and then remove the resist mask. The other is to form a photosensitive thin film, then expose and develop it to process it into the desired shape.
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、またはＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。In photolithography, the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. Other light sources that can be used include ultraviolet light, KrF laser light, and ArF laser light. Exposure can also be performed using immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as light for exposure. Electron beams can also be used instead of light for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferred because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。Methods such as dry etching, wet etching, and sandblasting can be used to etch thin films.
前述のトランジスタ２００Ｂを有する半導体装置（図１２Ａ１乃至図１２Ｄ参照）の作製方法例について、図２０Ａ乃至図２１Ｃを用いて説明する。なお、絶縁層２２５は、図１５に示した、絶縁層２２５＿１と絶縁層２２５＿２の２層構造とする。An example of a method for manufacturing a semiconductor device including the aforementioned transistor 200B (see Figures 12A1 to 12D) will be described with reference to Figures 20A to 21C. Note that the insulating layer 225 has a two-layer structure of insulating layer 225_1 and insulating layer 225_2, as shown in Figure 15.
まず、図２０Ａに示すように、基板（図示しない）上に絶縁層２１０を形成し、絶縁層２１０上に導電層２２０＿１を形成し、導電層２２０＿１上に導電層２２０＿２を形成する。First, as shown in FIG. 20A, an insulating layer 210 is formed on a substrate (not shown), a conductive layer 220_1 is formed on the insulating layer 210, and a conductive layer 220_2 is formed on the conductive layer 220_1.
次に、導電層２２０＿２上に絶縁層２８０を形成する。絶縁層２８０は、上述の絶縁性材料を用いればよく、例えば、酸化シリコンまたは酸化窒化シリコンを用いればよい。絶縁層２８０の成膜には、ＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いることができる。Next, an insulating layer 280 is formed on the conductive layer 220_2. The insulating layer 280 may be made of the insulating material described above, such as silicon oxide or silicon oxynitride. The insulating layer 280 may be formed by CVD, ALD, sputtering, or the like.
なお、絶縁層２８０を、図７Ａ等のように、絶縁層２８０を３層構造にする場合、まず絶縁層２８０＿１と絶縁層２８０＿２を成膜する。例えば、絶縁層２８０＿１として、ＡＬＤ法によって窒化シリコン膜を形成し、絶縁層２８０＿２としてスパッタリング法を用いて酸化シリコン膜を形成することが可能である。ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、膜厚の薄い膜を成膜する、アスペクト比の高い開口部又は層の表面を被覆する場合に好適である。スパッタリング法は、ＡＬＤ法よりも成膜速度が高いため、生産性を向上することができる。When insulating layer 280 has a three-layer structure, as shown in Figure 7A, insulating layer 280_1 and insulating layer 280_2 are formed first. For example, a silicon nitride film can be formed by ALD as insulating layer 280_1, and a silicon oxide film can be formed by sputtering as insulating layer 280_2. ALD has excellent step coverage and thickness uniformity, making it suitable for forming thin films and for coating the surfaces of openings or layers with high aspect ratios. Sputtering has a higher film formation rate than ALD, thereby improving productivity.
なお、絶縁層２８０の成膜後に平坦化処理を行い、絶縁層２８０の上面を平坦化させることが好ましい。絶縁層２８０を３層構造にする場合には、絶縁層２８０＿２の成膜後に平坦化処理を行えばよい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いた平坦化処理（ＣＭＰ処理ともいう）が好適である。また、エッチングを用いた平坦化処理（エッチバック処理ともいう）を行ってもよい。絶縁層２８０の平坦化処理を行うことで、導電層２４０＿１の被形成面を平坦にでき、導電層２４０＿１の段切れを抑制できる。なお、平坦化処理は行わなくてもよく、その場合、製造コストを削減することができる。Note that it is preferable to perform planarization treatment after the insulating layer 280 is formed to planarize the top surface of the insulating layer 280. When the insulating layer 280 has a three-layer structure, planarization treatment may be performed after the insulating layer 280_2 is formed. As the planarization treatment, planarization treatment (also referred to as CMP treatment) using a chemical mechanical polishing (CMP) method is preferable. Alternatively, planarization treatment using etching (also referred to as etch-back treatment) may be performed. By performing planarization treatment on the insulating layer 280, the surface on which the conductive layer 240_1 is to be formed can be flattened, and discontinuity of the conductive layer 240_1 can be suppressed. Note that the planarization treatment is not necessarily performed, in which case the manufacturing cost can be reduced.
次に、図２０Ａに示すように、絶縁層２８０にプラズマ処理を行って、絶縁層２８０に不純物２０５を添加する。上記プラズマ処理は、窒素を含むガスを用いて行う。窒素を含むガスとしては、窒素ガスまたは一酸化二窒素（Ｎ２Ｏ）ガスを用いることができる。酸化シリコンまたは酸化窒化シリコンを有する絶縁層２８０を、プラズマ化されたＮ２またはＮ２Ｏで処理することにより、不純物２０５として、ＮＯ２を添加することができる。20A, the insulating layer 280 is subjected to plasma treatment to add impurities 205 to the insulating layer 280. The plasma treatment is performed using a gas containing nitrogen. The nitrogen-containing gas can be nitrogen gas or dinitrogen monoxide (N2 O) gas. By treating the insulating layer 280 containing silicon oxide or silicon oxynitride with plasma-generated N2 or N2 O, NO2 can be added as the impurities 205.
上記プラズマ処理においては、スパッタリング装置、ＰＥＣＶＤ装置、ＰＥＡＬＤ装置、ドライエッチング装置、高密度プラズマ源を用いたＣＶＤ装置、または、高密度プラズマ源を用いたドライエッチング装置などを用いることができる。In the above plasma treatment, a sputtering device, a PECVD device, a PEALD device, a dry etching device, a CVD device using a high-density plasma source, or a dry etching device using a high-density plasma source can be used.
例えば、６０ＭＨｚのＲＦ電源を有する平行平板型のＰＥＣＶＤ装置を用いて、プラズマ処理を行う場合、処理ガスとしてＮ２Ｏガス８００ｓｃｃｍを用い、電力を５０Ｗとし、圧力を１００Ｐａとし、基板温度を３５０℃とすることができる。この場合、処理時間を１５秒以上６００秒以下、好ましくは３０秒以上３００秒以下、より好ましくは６０秒以上１２０秒以下にする。このようにして、絶縁層２８０中に不純物２０５（ＮＯ２）を添加することで、上述のように、不純物２０５を負の固定電荷として機能させ、トランジスタ２００をノーマリーオフ化することができる。また、プラズマ処理の時間が過剰に長くならないため、半導体装置の生産性を良好にすることができる。For example, when performing plasma treatment using a parallel-plate PECVD apparatus having a 60 MHz RF power supply, 800 sccm of N2 O gas can be used as the treatment gas, with a power of 50 W, a pressure of 100 Pa, and a substrate temperature of 350° C. In this case, the treatment time is set to 15 seconds or more and 600 seconds or less, preferably 30 seconds or more and 300 seconds or less, and more preferably 60 seconds or more and 120 seconds or less. By adding the impurity 205 (NO2 ) to the insulating layer 280 in this manner, the impurity 205 can function as a negative fixed charge, as described above, and the transistor 200 can be made normally off. Furthermore, since the plasma treatment time is not excessively long, the productivity of the semiconductor device can be improved.
また、上記プラズマ処理の際に基板加熱を行うことが好ましい。また、上記プラズマ処理の前に加熱処理を行う、または上記プラズマ処理のあとに加熱処理を行ってもよい。上記基板加熱または加熱処理の温度は、例えば２００度以上４５０℃以下、好ましくは３００℃以上４００℃以下にする。このように、基板加熱または加熱処理を行うことで、絶縁層２８０中に含まれる過剰酸素を低減し、トランジスタ２００の電気特性を向上させることができる。なお、加熱処理の条件については、後述の記載を参照することができる。It is also preferable to heat the substrate during the plasma treatment. Heat treatment may be performed before the plasma treatment, or after the plasma treatment. The temperature for the substrate heating or heat treatment is, for example, 200°C or higher and 450°C or lower, preferably 300°C or higher and 400°C or lower. By heating the substrate or performing heat treatment in this way, excess oxygen contained in the insulating layer 280 can be reduced, and the electrical characteristics of the transistor 200 can be improved. For the conditions for the heat treatment, see the description below.
絶縁層２８０を３層構造にする場合には、絶縁層２８０＿２の平坦化後に上記のプラズマ処理を行う。プラズマ処理の後に、絶縁層２８０＿２上に絶縁層２８０＿３を成膜する。絶縁層２８０＿３は、例えば、ＡＬＤ法によって窒化シリコン膜を形成する。When insulating layer 280 has a three-layer structure, the above-mentioned plasma treatment is performed after planarizing insulating layer 280_2. After the plasma treatment, insulating layer 280_3 is formed on insulating layer 280_2. Insulating layer 280_3 is formed as a silicon nitride film using, for example, the ALD method.
続いて、図２０Ｂに示すように、絶縁層２８０上に導電層２４０＿１を形成し、導電層２４０＿１上に導電層２４０＿２を形成する。Next, as shown in FIG. 20B, conductive layer 240_1 is formed on insulating layer 280, and conductive layer 240_2 is formed on conductive layer 240_1.
続いて、図２０Ｃに示すように、導電層２４０＿２、導電層２４０＿１、及び、絶縁層２８０の、導電層２２０＿１と重なる位置に開口部２９０を形成する。このとき、導電層２２０＿２には、開口部２９０と重なる位置に凹部が設けられることが好ましい。開口部２９０を形成することで、導電層２２０＿２の凹部の底面及び側面が露出することが好ましい。Next, as shown in FIG. 20C, openings 290 are formed in conductive layer 240_2, conductive layer 240_1, and insulating layer 280 at positions that overlap conductive layer 220_1. At this time, a recess is preferably provided in conductive layer 220_2 at a position that overlaps with opening 290. By forming opening 290, it is preferable that the bottom and side surfaces of the recess in conductive layer 220_2 are exposed.
微細加工及びトランジスタのサイズを小さくするため、開口部２９０を形成する際には、異方性エッチングを用いて、導電層２２０＿２の一部、導電層２４０＿１の一部、導電層２４０＿２の一部、及び絶縁層２８０の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。また、層によって、それぞれ異なる加工条件で開口部２９０を形成してもよい。なお、導電層２２０＿２、導電層２４０＿１、導電層２４０＿２、及び絶縁層２８０の材料及び加工条件等によっては、開口部２９０内における導電層２２０＿２の側面の傾き、導電層２４０＿１の側面の傾き、導電層２４０＿２の側面の傾き、及び、絶縁層２８０の側面の傾きがそれぞれ異なることがある。In order to facilitate microfabrication and reduce the size of the transistor, it is preferable to use anisotropic etching to process part of conductive layer 220_2, part of conductive layer 240_1, part of conductive layer 240_2, and part of insulating layer 280 when forming opening 290. Dry etching is particularly preferable because it is suitable for microfabrication. Also, opening 290 may be formed under different processing conditions depending on the layer. Note that the slope of the side surface of conductive layer 220_2, the slope of the side surface of conductive layer 240_1, the slope of the side surface of conductive layer 240_2, and the slope of the side surface of insulating layer 280 within opening 290 may differ depending on the materials and processing conditions of conductive layer 220_2, the slope of the side surface of conductive layer 240_1, the slope of the side surface of conductive layer 240_2, and the slope of the side surface of insulating layer 280.
また、開口部２９０の形成工程等により、導電層２２０＿２の凹部の底面及び側面、絶縁層２８０の側面、導電層２４０＿１の側面、並びに、導電層２４０＿２の上面及び側面の少なくとも一つに、ハロゲン元素を含む領域が設けられることがある。当該領域としては、例えば、フッ素を含む領域、塩素を含む領域、またはフッ素及び塩素を含む領域等が挙げられる。当該領域には、例えば、ドライエッチングで用いたエッチングガス由来のハロゲン元素が残存することがある。Furthermore, by the process of forming the opening 290, a region containing a halogen element may be formed on at least one of the bottom and side surfaces of the recess in the conductive layer 220_2, the side surfaces of the insulating layer 280, the side surfaces of the conductive layer 240_1, and the top and side surfaces of the conductive layer 240_2. Examples of such regions include a region containing fluorine, a region containing chlorine, or a region containing fluorine and chlorine. For example, halogen elements derived from the etching gas used in the dry etching may remain in such regions.
続いて、加熱処理を行うことが好ましい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上４５０℃以下、さらに好ましくは３５０℃以上４００℃以下で行う。Next, it is preferable to carry out a heat treatment. The heat treatment is carried out, for example, at a temperature of 250°C or higher and 650°C or lower, preferably 300°C or higher and 450°C or lower, and more preferably 350°C or higher and 400°C or lower.
加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。以上のような加熱処理を行うことで、酸化物半導体層２３０の成膜前に、絶縁層２８０などに含まれる、水素又は水等の不純物を低減できる。The heat treatment is performed in an atmosphere of nitrogen gas or an inert gas, or in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. For example, when the heat treatment is performed in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas concentration is preferably about 20%. The heat treatment may be performed under reduced pressure. Alternatively, after the heat treatment in the nitrogen gas or inert gas atmosphere, the heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more to replenish the desorbed oxygen. By performing the above-described heat treatment, impurities such as hydrogen or water contained in the insulating layer 280 or the like can be reduced before the formation of the oxide semiconductor layer 230.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層２８０などに水分等が取り込まれることを可能な限り防ぐことができる。Furthermore, it is preferable that the gas used in the heat treatment be highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less. By performing the heat treatment using highly purified gas, it is possible to prevent moisture and other substances from being absorbed into the insulating layer 280, etc., as much as possible.
続いて、図２０Ｄに示すように、開口部２９０を覆うように、絶縁層２２５＿１、絶縁層２２５＿２をこの順に成膜する。絶縁層２２５＿１は、導電層２２０＿２の凹部の底面及び側面、絶縁層２８０の側面、導電層２４０＿１の側面、並びに、導電層２４０＿２の上面及び側面に接して設けられる。絶縁層２２５＿２は、絶縁層２２５＿１上に設けられる。Next, as shown in FIG. 20D, insulating layer 225_1 and insulating layer 225_2 are deposited in this order to cover opening 290. Insulating layer 225_1 is provided in contact with the bottom and side surfaces of the recess in conductive layer 220_2, the side surfaces of insulating layer 280, the side surfaces of conductive layer 240_1, and the top and side surfaces of conductive layer 240_2. Insulating layer 225_2 is provided on insulating layer 225_1.
絶縁層２２５＿１及び絶縁層２２５＿２は、開口部２９０内に設ける層であるため、ＣＶＤ法またはＡＬＤ法を用いて成膜することが好ましく、ＡＬＤ法を用いて成膜することがより好ましい。これにより、被覆性よく絶縁層２２５＿１及び絶縁層２２５＿２を設けることができる。Since the insulating layer 225_1 and the insulating layer 225_2 are layers provided inside the opening 290, they are preferably formed using the CVD method or the ALD method, and are more preferably formed using the ALD method. This allows the insulating layer 225_1 and the insulating layer 225_2 to be provided with good coverage.
本実施の形態では、絶縁層２２５＿１としてＰＥＡＬＤ法を用いて窒化シリコン膜を成膜し、絶縁層２２５＿２としてＰＥＡＬＤ法を用いて酸化シリコン膜を成膜する。In this embodiment, a silicon nitride film is formed as insulating layer 225_1 using the PEALD method, and a silicon oxide film is formed as insulating layer 225_2 using the PEALD method.
なお、絶縁層２２５＿１及び絶縁層２２５＿２は大気開放せずに連続して成膜することが好ましい。絶縁層２２５＿１及び絶縁層２２５＿２を大気開放せずに連続して成膜することで、生産性を高めることが可能となる。また、絶縁層２２５＿１と絶縁層２２５＿２との界面及びその近傍に取り込まれる不純物（代表的には水分など）を低減することができる。Note that it is preferable to deposit the insulating layer 225_1 and the insulating layer 225_2 in succession without exposure to the atmosphere. By depositing the insulating layer 225_1 and the insulating layer 225_2 in succession without exposure to the atmosphere, productivity can be improved. Furthermore, impurities (typically moisture, etc.) that are taken into the interface between the insulating layer 225_1 and the insulating layer 225_2 and the vicinity thereof can be reduced.
続いて、図２０Ｅに示すように、絶縁層２２５＿１及び絶縁層２２５＿２を加工することで、導電層２４０＿２の上面を露出させ、かつ、開口部２９０において、導電層２２０＿２を露出させる。開口部２９０では、導電層２２０＿２の凹部の底面が露出することが好ましい。Next, as shown in FIG. 20E, insulating layer 225_1 and insulating layer 225_2 are processed to expose the top surface of conductive layer 240_2 and to expose conductive layer 220_2 in opening 290. It is preferable that the bottom surface of the recess in conductive layer 220_2 be exposed in opening 290.
絶縁層２２５＿１及び絶縁層２２５＿２を異方性エッチングにより加工することで、絶縁層２２５＿１及び絶縁層２２５＿２のうち、導電層２４０＿２の上面に位置する領域と、開口部２９０の底面に位置する領域とを除去し、絶縁層２２５＿１及び絶縁層２２５＿２を、開口部２９０内の側面にのみ残存させることができる。絶縁層２２５＿１及び絶縁層２２５＿２は、ドライエッチング法を用いて、異方性の高いエッチングを行うことで加工することが好ましい。By processing the insulating layer 225_1 and the insulating layer 225_2 by anisotropic etching, the region of the insulating layer 225_1 and the insulating layer 225_2 located on the top surface of the conductive layer 240_2 and the region located on the bottom surface of the opening 290 can be removed, leaving the insulating layer 225_1 and the insulating layer 225_2 only on the side surface within the opening 290. It is preferable to process the insulating layer 225_1 and the insulating layer 225_2 by highly anisotropic etching using a dry etching method.
なお、図２０Ｅに示すように、絶縁層２２５＿１及び絶縁層２２５＿２の加工の際に、導電層２２０＿２の一部が除去され、導電層２２０＿２に凹部（前述した第１の凹部）が設けられてもよい。As shown in FIG. 20E, when processing insulating layer 225_1 and insulating layer 225_2, a portion of conductive layer 220_2 may be removed to form a recess (the first recess described above) in conductive layer 220_2.
絶縁層２２５＿２の成膜後であって絶縁層２２５＿２を加工する前（図２０Ｃ参照）に、酸素を供給する処理を行うことが好ましい。これにより、絶縁層２２５＿２に酸素が供給され、酸化物半導体層２３０の形成以降に加わる熱などにより、絶縁層２２５＿２から酸化物半導体層２３０に酸素を供給することができる。また、酸素に対するバリア性を有する絶縁層２２５＿１を設けることで、導電層２２０及び導電層２４０への酸素の拡散を抑制し、導電層２２０及び導電層２４０の導電性が低下することを抑制できる。よって、導電層２２０及び導電層２４０の材料選択の幅を広げることができる。It is preferable to perform a process of supplying oxygen after the insulating layer 225_2 is formed and before the insulating layer 225_2 is processed (see FIG. 20C). This allows oxygen to be supplied to the insulating layer 225_2, and oxygen can be supplied from the insulating layer 225_2 to the oxide semiconductor layer 230 by heat or the like applied after the oxide semiconductor layer 230 is formed. Furthermore, providing the insulating layer 225_1 with a barrier property against oxygen can suppress the diffusion of oxygen into the conductive layer 220 and the conductive layer 240, thereby suppressing a decrease in the conductivity of the conductive layer 220 and the conductive layer 240. Therefore, the range of materials that can be selected for the conductive layer 220 and the conductive layer 240 can be expanded.
または、絶縁層２２５＿２を加工した後（図２０Ｅ参照）に、酸素を供給する処理を行ってもよい。これにより、絶縁層２２５＿２に酸素が供給され、酸化物半導体層２３０の形成以降に加わる熱などにより、絶縁層２２５＿２から酸化物半導体層２３０に酸素を供給することができる。また、導電層２２０＿２及び導電層２４０＿２に酸化物導電体を用いることで、絶縁層２２５＿２を加工した後に酸素を供給する処理を行う場合においても、導電層２２０＿２及び導電層２４０＿２の導電率が低下することを抑制できる。Alternatively, treatment to supply oxygen may be performed after the insulating layer 225_2 is processed (see FIG. 20E). As a result, oxygen is supplied to the insulating layer 225_2, and oxygen can be supplied from the insulating layer 225_2 to the oxide semiconductor layer 230 by heat or the like applied after the formation of the oxide semiconductor layer 230. Furthermore, by using an oxide conductor for the conductive layer 220_2 and the conductive layer 240_2, a decrease in the conductivity of the conductive layer 220_2 and the conductive layer 240_2 can be suppressed even when treatment to supply oxygen is performed after the insulating layer 225_2 is processed.
酸素を供給する処理としては、例えば、酸素を含む雰囲気下での加熱処理、又は酸素を含む雰囲気下でのプラズマ処理（マイクロ波プラズマ処理を含む）等が挙げられる。または、スパッタリング法により酸素を含む雰囲気下にて、酸化物膜（好適には金属酸化物膜）を成膜することで、絶縁層２２５＿２に酸素を供給してもよい。成膜した酸化物膜は、直後に除去してもよいし、そのまま残してもよい。成膜した酸化物膜をそのまま残す場合、当該酸化物膜を酸化物層２２７として用いることができる。なお、酸素を含む雰囲気としては、酸素ガス（Ｏ２）だけでなく、オゾン（Ｏ３）又は一酸化二窒素（Ｎ２Ｏ）等の酸素を含む化合物のガスを含む雰囲気を含む。また、プラズマ処理時の基板温度は、室温（２５℃）以上４５０℃以下とする。Examples of treatment for supplying oxygen include heat treatment in an oxygen-containing atmosphere or plasma treatment (including microwave plasma treatment) in an oxygen-containing atmosphere. Alternatively, oxygen may be supplied to the insulating layer 225_2 by depositing an oxide film (preferably a metal oxide film) by sputtering in an oxygen-containing atmosphere. The deposited oxide film may be removed immediately or may be left as is. In the case where the deposited oxide film is left as is, the oxide film can be used as the oxide layer 227. Note that the oxygen-containing atmosphere includes not only oxygen gas (O2 ) but also an atmosphere containing a gas of a compound containing oxygen, such as ozone (O3 ) or dinitrogen monoxide (N2 O). The substrate temperature during the plasma treatment is set to be equal to or higher than room temperature (25° C.) and equal to or lower than 450° C.
続いて、図２１Ａに示すように、開口部２９０を覆うように、酸化物層２２７を形成する。酸化物層２２７は、導電層２２０＿２の凹部の底面及び側面、絶縁層２２５＿２の側面、導電層２４０＿１の側面、並びに、導電層２４０＿２の上面及び側面に接して設けられる。Next, as shown in FIG. 21A, an oxide layer 227 is formed to cover the opening 290. The oxide layer 227 is provided in contact with the bottom and side surfaces of the recess in the conductive layer 220_2, the side surfaces of the insulating layer 225_2, the side surfaces of the conductive layer 240_1, and the top and side surfaces of the conductive layer 240_2.
酸化物層２２７は、開口部２９０内に設ける層であるため、ＣＶＤ法またはＡＬＤ法で形成することが好ましく、ＡＬＤ法で形成することがより好ましい。これにより、被覆性よく酸化物層２２７を設けることができる。Since the oxide layer 227 is a layer provided inside the opening 290, it is preferably formed by CVD or ALD, and more preferably by ALD. This allows the oxide layer 227 to be provided with good coverage.
続いて、図２１Ａに示すように、酸化物層２２７上に、酸化物半導体層２３０＿１、酸化物半導体層２３０＿２をこの順に形成する。酸化物半導体層２３０＿１は、酸化物層２２７の上面に沿って、出来るだけ均一な厚さの膜として形成されることが好ましい。ＡＬＤ法を用いて成膜することで、薄い膜を制御性よく成膜することができる。したがって、酸化物半導体層２３０＿１はＡＬＤ法を用いて成膜することが好ましい。Subsequently, as shown in FIG. 21A, oxide semiconductor layer 230_1 and oxide semiconductor layer 230_2 are formed in this order on oxide layer 227. Oxide semiconductor layer 230_1 is preferably formed as a film with as uniform a thickness as possible along the top surface of oxide layer 227. By forming the film using the ALD method, a thin film can be formed with good controllability. Therefore, it is preferable to form oxide semiconductor layer 230_1 using the ALD method.
また、酸化物半導体層２３０の結晶性が高いと、酸化物半導体層２３０中の不純物の拡散が抑制されるため、トランジスタの電気特性が変動しにくく、信頼性を高めることができる。酸化物半導体層２３０＿２を、スパッタリング法を用いて成膜すると、ＡＬＤ法を用いる場合に比べて、結晶性の高い層とすることが容易となり好ましい。Furthermore, if the oxide semiconductor layer 230 has high crystallinity, the diffusion of impurities in the oxide semiconductor layer 230 is suppressed, which makes it difficult for the electrical characteristics of the transistor to fluctuate and improves reliability. Depositing the oxide semiconductor layer 230_2 by sputtering is preferable because it is easier to form a layer with high crystallinity than when using ALD.
酸化物半導体層２３０＿２をスパッタリング法によって成膜する場合は、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、Ｉｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。When the oxide semiconductor layer 230_2 is deposited by sputtering, oxygen or a mixed gas of oxygen and a noble gas is used as the sputtering gas. By increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film to be deposited can be increased. Furthermore, when the oxide film is deposited by sputtering, an In-M-Zn oxide target or the like can be used.
酸化物半導体層２３０＿２をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、酸化物半導体層の結晶性を向上させることができる。When the oxide semiconductor layer 230_2 is formed by a sputtering method, an oxygen-excess oxide semiconductor is formed when the percentage of oxygen contained in the sputtering gas is set to more than 30% and less than or equal to 100%, preferably 70% to 100%. A transistor using an oxygen-excess oxide semiconductor for its channel formation region has relatively high reliability. However, one embodiment of the present invention is not limited thereto. An oxygen-deficient oxide semiconductor is formed when the percentage of oxygen contained in the sputtering gas is set to 1% to 30%, preferably 5% to 20%. A transistor using an oxygen-deficient oxide semiconductor for its channel formation region has relatively high field-effect mobility. Furthermore, the crystallinity of the oxide semiconductor layer can be improved by performing film formation while heating the substrate.
また、酸化物半導体層２３０＿２をスパッタリング法で形成する場合、被形成面へのダメージにより、導電層２２０に含まれる元素が、酸化物半導体層２３０の導電層２２０近傍の領域に混入する場合がある。当該元素が錫である場合、酸化物半導体層２３０の導電層２２０近傍の領域に錫が混入することでキャリアが生成され、導電層２２０と酸化物半導体層２３０とのコンタクトが取れ、電気特性が良好なトランジスタを実現することができる。同様に、導電層２４０に含まれる元素が、酸化物半導体層２３０の導電層２４０近傍の領域に混入する場合がある。これにより、導電層２４０と酸化物半導体層２３０とのコンタクトが取れ、電気特性が良好なトランジスタを実現することができる。Furthermore, when the oxide semiconductor layer 230_2 is formed by sputtering, damage to the surface on which the layer is formed may cause elements contained in the conductive layer 220 to be mixed into a region of the oxide semiconductor layer 230 near the conductive layer 220. If the element in question is tin, the mixing of tin into a region of the oxide semiconductor layer 230 near the conductive layer 220 generates carriers, allowing contact between the conductive layer 220 and the oxide semiconductor layer 230, and thus realizing a transistor with excellent electrical characteristics. Similarly, elements contained in the conductive layer 240 may be mixed into a region of the oxide semiconductor layer 230 near the conductive layer 240. This allows contact between the conductive layer 240 and the oxide semiconductor layer 230, and thus realizing a transistor with excellent electrical characteristics.
また、酸化物半導体層２３０の作製方法については、実施の形態２の記載を参照することもできる。For the method for manufacturing the oxide semiconductor layer 230, the description in Embodiment 2 can be referred to.
本実施の形態では、酸化物層２２７として熱ＡＬＤ法を用いて酸化ガリウム膜を成膜し、酸化物半導体層２３０＿１として熱ＡＬＤ法を用いて酸化インジウム膜を成膜し、酸化物半導体層２３０＿２としてスパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜する。このとき、酸化物層２２７は、ガリウムを含むプリカーサと酸化剤とを用いて、ＡＬＤ法によって成膜することができ、酸化物半導体層２３０＿１は、インジウムを含むプリカーサとオゾンを含む酸化剤とを用いて、ＡＬＤ法によって成膜することができ、酸化物半導体層２３０＿２は、インジウムとガリウムとを含むスパッタリングターゲットを用いて、スパッタリング法によって成膜することができる。In this embodiment, a gallium oxide film is formed as oxide layer 227 by thermal ALD, an indium oxide film is formed as oxide semiconductor layer 230_1 by thermal ALD, and an In-Ga-Zn oxide film is formed as oxide semiconductor layer 230_2 by sputtering. In this case, oxide layer 227 can be formed by ALD using a precursor containing gallium and an oxidizer, oxide semiconductor layer 230_1 can be formed by ALD using a precursor containing indium and an oxidizer containing ozone, and oxide semiconductor layer 230_2 can be formed by sputtering using a sputtering target containing indium and gallium.
ＡＬＤ法を用いて成膜した酸化インジウム膜はエッチングレートが低いため、酸化インジウム膜を酸化物半導体層２３０＿１に用いることで、信頼性の高いトランジスタを実現できる。Since an indium oxide film formed using the ALD method has a low etching rate, a highly reliable transistor can be realized by using an indium oxide film for the oxide semiconductor layer 230_1.
なお、酸化物層２２７及び酸化物半導体層２３０＿１は大気開放せずに連続して成膜することが好ましい。酸化物層２２７及び酸化物半導体層２３０＿１を大気開放せずに連続して成膜することで、生産性を高めることが可能となる。また、酸化物層２２７と酸化物半導体層２３０＿１との界面及びその近傍に取り込まれる不純物（代表的には水分など）を低減することができる。Note that the oxide layer 227 and the oxide semiconductor layer 230_1 are preferably formed successively without exposure to the air. By forming the oxide layer 227 and the oxide semiconductor layer 230_1 successively without exposure to the air, productivity can be improved. Furthermore, impurities (typically moisture and the like) introduced into the interface between the oxide layer 227 and the oxide semiconductor layer 230_1 and the vicinity thereof can be reduced.
酸化物半導体層２３０＿１の成膜後に、酸化物半導体層２３０＿１に酸素を供給する処理を行ってもよい。これにより、当該処理以降に加わる熱などにより、酸化物半導体層２３０に酸素を供給することができる。なお、酸素を供給する処理の詳細は前述の記載を参照できる。After the oxide semiconductor layer 230_1 is formed, a process for supplying oxygen to the oxide semiconductor layer 230_1 may be performed. This allows oxygen to be supplied to the oxide semiconductor layer 230 by heat or the like applied after this process. For details about the process for supplying oxygen, see the above description.
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、酸化物半導体層２３０（特に酸化物半導体層２３０＿１）に含まれる、水素又は水等の不純物を低減できる。加熱処理の温度は、１００℃以上６５０℃以下が好ましく、２５０℃以上６００℃以下がより好ましく、３００℃以上４５０℃以下又は３５０℃以上４００℃以下がさらに好ましい。加熱処理の詳細は前述の記載を参照できる。Next, heat treatment is preferably performed. By performing heat treatment, impurities such as hydrogen or water contained in the oxide semiconductor layer 230 (particularly the oxide semiconductor layer 230_1) can be reduced. The temperature for the heat treatment is preferably 100°C or higher and 650°C or lower, more preferably 250°C or higher and 600°C or lower, and even more preferably 300°C or higher and 450°C or lower, or 350°C or higher and 400°C or lower. For details of the heat treatment, refer to the description above.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、酸化物半導体層２３０に水分等が取り込まれることを可能な限り防ぐことができる。Furthermore, the gas used in the heat treatment is preferably highly purified. By performing the heat treatment using a highly purified gas, moisture and the like can be prevented from being introduced into the oxide semiconductor layer 230 as much as possible.
上記加熱処理によって、酸化物半導体層２３０中の炭素、水素又は水等の不純物を低減できる。このように膜中の不純物を低減することで、酸化物半導体層２３０の結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、酸化物半導体層２３０中の結晶領域を増大させ、酸化物半導体層２３０中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。The heat treatment reduces impurities such as carbon, hydrogen, and water in the oxide semiconductor layer 230. Reducing the impurities in the film in this way improves the crystallinity of the oxide semiconductor layer 230, resulting in a denser, more compact structure. This increases the crystalline regions in the oxide semiconductor layer 230, reducing in-plane variations in the crystalline regions in the oxide semiconductor layer 230. This reduces in-plane variations in the electrical characteristics of the transistor.
また、絶縁層２２５＿２及び酸化物層２２７の少なくとも一方が酸素を含む場合、上記加熱処理により、当該酸素を含む絶縁層から酸化物半導体層２３０のチャネル形成領域に酸素を供給することが好ましい。これにより、酸素欠損及びＶＯＨの低減を図ることができる。When at least one of the insulating layer 225_2 and the oxide layer 227 contains oxygen, the heat treatment preferably supplies oxygen from the insulating layer containing oxygen to the channel formation region of the oxide semiconductor layer 230. This can reduce oxygen vacancies andVOH .
このように、酸化物半導体層２３０と接する絶縁層、または、酸化物半導体層２３０の近傍に位置する酸化物層から、過剰酸素が酸化物半導体層２３０に供給されることがある。過剰酸素は電子をトラップする機能を有するため、負電荷が形成されやすくなる。したがって、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリーオフ特性のトランジスタの実現が可能となる。In this way, excess oxygen may be supplied to the oxide semiconductor layer 230 from an insulating layer in contact with the oxide semiconductor layer 230 or an oxide layer located near the oxide semiconductor layer 230. The excess oxygen has the function of trapping electrons, making it easier for negative charges to be formed. Therefore, the threshold voltage of the transistor is shifted in the positive direction, making it possible to realize a transistor with normally-off characteristics.
なお、酸化物半導体層２３０＿１又は酸化物半導体層２３０＿２の成膜後に、マイクロ波プラズマ処理を行ってもよい。当該マイクロ波プラズマ処理を行うことで、酸化物半導体層２３０に含まれる、水素又は水等の不純物濃度を低減することができる。また、酸化物半導体層２３０の結晶領域が成長する場合がある。なお、マイクロ波プラズマ処理の詳細は、実施の形態２で説明する。Note that microwave plasma treatment may be performed after the oxide semiconductor layer 230_1 or the oxide semiconductor layer 230_2 is formed. By performing the microwave plasma treatment, the concentration of impurities such as hydrogen or water contained in the oxide semiconductor layer 230 can be reduced. Furthermore, a crystalline region of the oxide semiconductor layer 230 may grow. Note that details of the microwave plasma treatment will be described in Embodiment 2.
続いて、図２１Ｂに示すように、酸化物半導体層２３０＿２、酸化物半導体層２３０＿１、酸化物層２２７、導電層２４０＿２、及び導電層２４０＿１を島状に加工し、絶縁層２８０の上面の一部を露出させる。酸化物半導体層２３０＿２、酸化物半導体層２３０＿１、酸化物層２２７、導電層２４０＿２、及び導電層２４０＿１は、同じマスクを用いて加工できる。これにより、半導体装置の作製に要するマスク数を削減できるため好ましい。Subsequently, as shown in FIG. 21B, the oxide semiconductor layer 230_2, the oxide semiconductor layer 230_1, the oxide layer 227, the conductive layer 240_2, and the conductive layer 240_1 are processed into island shapes, and part of the top surface of the insulating layer 280 is exposed. The oxide semiconductor layer 230_2, the oxide semiconductor layer 230_1, the oxide layer 227, the conductive layer 240_2, and the conductive layer 240_1 can be processed using the same mask. This is preferable because it reduces the number of masks required to manufacture a semiconductor device.
また、上記加工で酸化物半導体層２３０の表面に付着した不純物などを除去するために、洗浄処理を行うことが好ましい。洗浄方法としては、洗浄液等を用いたウェット洗浄（ウェットエッチング処理ということもできる）、プラズマを用いたプラズマ処理、熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。In addition, it is preferable to perform a cleaning treatment to remove impurities and the like that have adhered to the surface of the oxide semiconductor layer 230 during the above processing. Cleaning methods include wet cleaning using a cleaning solution or the like (also known as wet etching), plasma treatment using plasma, and cleaning by heat treatment, and the above cleaning methods may be combined as appropriate.
ウェット洗浄は、アンモニア水、シュウ酸、リン酸、及びフッ化水素酸のうち一つまたは複数を純水又は炭酸水で希釈した水溶液を用いて行ってもよい。また、ウェット洗浄は、純水又は炭酸水等を用いて行ってもよい。または、これらの水溶液、純水、又は炭酸水を用いた超音波洗浄を行ってもよい。または、これらの洗浄を適宜組み合わせて行ってもよい。Wet cleaning may be performed using an aqueous solution prepared by diluting one or more of ammonia water, oxalic acid, phosphoric acid, and hydrofluoric acid with pure water or carbonated water. Wet cleaning may also be performed using pure water, carbonated water, or the like. Alternatively, ultrasonic cleaning may be performed using these aqueous solutions, pure water, or carbonated water. Alternatively, these cleaning methods may be combined as appropriate.
なお、本明細書等では、フッ化水素酸を純水又は炭酸水で希釈した水溶液を希釈フッ化水素酸と呼び、アンモニア水を純水で希釈した水溶液を希釈アンモニア水と呼ぶ場合がある。また、当該水溶液の濃度又は温度等は、除去したい不純物、洗浄される半導体装置の構成などによって、適宜調整する。希釈アンモニア水のアンモニア濃度は０．０１％以上５％以下が好ましく、０．１％以上０．５％以下がより好ましい。また、希釈フッ化水素酸のフッ化水素濃度は０．０１ｐｐｍ以上１００ｐｐｍ以下が好ましく、０．１ｐｐｍ以上１０ｐｐｍ以下がより好ましい。In this specification, an aqueous solution of hydrofluoric acid diluted with pure water or carbonated water may be referred to as diluted hydrofluoric acid, and an aqueous solution of ammonia water diluted with pure water may be referred to as diluted ammonia water. The concentration or temperature of the aqueous solution may be adjusted as appropriate depending on the impurities to be removed and the configuration of the semiconductor device to be cleaned. The ammonia concentration of diluted ammonia water is preferably 0.01% or more and 5% or less, and more preferably 0.1% or more and 0.5% or less. The hydrogen fluoride concentration of diluted hydrofluoric acid is preferably 0.01 ppm or more and 100 ppm or less, and more preferably 0.1 ppm or more and 10 ppm or less.
超音波洗浄には、２００ｋＨｚ以上の周波数を用いることが好ましく、９００ｋＨｚ以上の周波数を用いることがより好ましい。当該周波数を用いることで、酸化物半導体層２３０などへのダメージを低減することができる。For ultrasonic cleaning, a frequency of 200 kHz or higher is preferably used, and a frequency of 900 kHz or higher is more preferably used. Using such a frequency can reduce damage to the oxide semiconductor layer 230 and the like.
また、上記洗浄処理を複数回行ってもよく、洗浄処理毎に洗浄液を変更してもよい。例えば、第１の洗浄処理として希釈フッ化水素酸又は希釈アンモニア水を用いた処理を行い、第２の洗浄処理として純水又は炭酸水を用いた処理を行ってもよい。Furthermore, the above cleaning process may be performed multiple times, and the cleaning solution may be changed for each cleaning process. For example, the first cleaning process may be performed using diluted hydrofluoric acid or diluted ammonia water, and the second cleaning process may be performed using pure water or carbonated water.
続いて、図２１Ｃに示すように、開口部２９０を覆うように、絶縁層２５０を形成する。さらに、絶縁層２５０上に導電層２６０＿１を形成し、導電層２６０＿１上に導電層２６０＿２を形成する。絶縁層２５０は、酸化物半導体層２３０に接して設けられる。導電層２６０＿１及び導電層２６０＿２は、開口部２９０を埋め込むように設けられることが好ましい。なお、開口部２９０の径、及び、導電層２６０＿１の厚さ等によっては、導電層２６０＿２が開口部２９０内に設けられない場合がある。Subsequently, as shown in FIG. 21C, an insulating layer 250 is formed to cover the opening 290. Furthermore, a conductive layer 260_1 is formed on the insulating layer 250, and a conductive layer 260_2 is formed on the conductive layer 260_1. The insulating layer 250 is provided in contact with the oxide semiconductor layer 230. The conductive layer 260_1 and the conductive layer 260_2 are preferably provided so as to fill the opening 290. Note that depending on the diameter of the opening 290, the thickness of the conductive layer 260_1, and the like, the conductive layer 260_2 may not be provided within the opening 290.
絶縁層２５０、導電層２６０＿１、及び導電層２６０＿２は、それぞれ、アスペクト比の大きい開口部２９０内に形成される。よって、絶縁層２５０、導電層２６０＿１、及び導電層２６０＿２の成膜には、それぞれ、被覆性が良好な成膜方法を用いることが好ましく、ＣＶＤ法またはＡＬＤ法などを用いることがより好ましい。Insulating layer 250, conductive layer 260_1, and conductive layer 260_2 are each formed within an opening 290 with a large aspect ratio. Therefore, it is preferable to use a film formation method with good coverage to form insulating layer 250, conductive layer 260_1, and conductive layer 260_2, and it is more preferable to use a CVD method or an ALD method, etc.
絶縁層２５０の成膜後に、マイクロ波プラズマ処理を行うことが好ましい。当該マイクロ波プラズマ処理を行うことで、酸化物半導体層２３０に含まれる、水素又は水等の不純物濃度を低減することができる。また、酸化物半導体層２３０の結晶領域が成長する場合がある。なお、マイクロ波プラズマ処理の詳細は、実施の形態２で説明する。It is preferable to perform microwave plasma treatment after the insulating layer 250 is formed. By performing the microwave plasma treatment, the concentration of impurities such as hydrogen or water contained in the oxide semiconductor layer 230 can be reduced. Furthermore, crystalline regions of the oxide semiconductor layer 230 may grow. Details of the microwave plasma treatment will be described in Embodiment 2.
なお、絶縁層２５０を、第４の絶縁層と、第４の絶縁層上の第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の４層構造にする場合、第３の絶縁層の成膜後にマイクロ波プラズマ処理を行ってもよい。さらに、第１の絶縁層の成膜後にもう一度マイクロ波プラズマ処理を行ってもよい。このように、酸素を含む雰囲気でのマイクロ波プラズマ処理は、複数回（少なくとも２回以上）の処理としてもよい。Note that if insulating layer 250 has a four-layer structure consisting of a fourth insulating layer, a third insulating layer on the fourth insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer, microwave plasma treatment may be performed after the deposition of the third insulating layer. Furthermore, microwave plasma treatment may be performed again after the deposition of the first insulating layer. In this way, microwave plasma treatment in an oxygen-containing atmosphere may be performed multiple times (at least two times or more).
また、第３の絶縁層の成膜後に、第３の絶縁層に酸素を供給する処理を行ってもよい。これにより、酸化物半導体層２３０に酸素を供給することができる。なお、酸素を供給する処理の詳細は前述の記載を参照できる。Furthermore, after the third insulating layer is formed, a process for supplying oxygen to the third insulating layer may be performed. This allows oxygen to be supplied to the oxide semiconductor layer 230. Note that the above description can be referred to for details of the process for supplying oxygen.
本実施の形態では、絶縁層２５０として、ＡＬＤ法を用いて、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜をこの順に成膜する。In this embodiment, the insulating layer 250 is formed by depositing an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film in this order using the ALD method.
以上により、本発明の一態様の半導体装置を作製することができる。In this manner, a semiconductor device of one embodiment of the present invention can be manufactured.
本実施の形態では、絶縁層２２５の少なくとも一部、酸化物層２２７、酸化物半導体層２３０＿１、及び絶縁層２５０の少なくとも一部の成膜に、ＡＬＤ法を用いる構成を例示している。また、絶縁層２２５の少なくとも一部、酸化物層２２７、酸化物半導体層２３０＿１、及び絶縁層２５０の少なくとも一部のそれぞれに、酸化シリコン、酸化ガリウム、酸化インジウム、酸化アルミニウム、又は酸化ハフニウムを用いる構成を例示している。つまり、絶縁層２２５の少なくとも一部、酸化物層２２７、酸化物半導体層２３０＿１、及び絶縁層２５０の少なくとも一部のそれぞれは、ＡＬＤ法を用いて成膜された酸化物膜を用いて形成される。さらに、当該酸化物膜は、酸素と、酸素を除く１種類の元素と、を含む。In this embodiment, an example is given of a configuration in which the ALD method is used to form at least a portion of the insulating layer 225, the oxide layer 227, the oxide semiconductor layer 230_1, and at least a portion of the insulating layer 250. Also, an example is given of a configuration in which silicon oxide, gallium oxide, indium oxide, aluminum oxide, or hafnium oxide is used for at least a portion of the insulating layer 225, the oxide layer 227, the oxide semiconductor layer 230_1, and at least a portion of the insulating layer 250. That is, at least a portion of the insulating layer 225, the oxide layer 227, the oxide semiconductor layer 230_1, and at least a portion of the insulating layer 250 are each formed using an oxide film deposited by the ALD method. Furthermore, the oxide film contains oxygen and one type of element other than oxygen.
なお、本明細書等では、酸素と、酸素を除く１種類の元素と、を含む酸化物膜を、単体の酸化物膜と呼ぶ場合がある。また、単体の酸化物膜とは、酸素を除いての当該元素の含有率が９５％以上である酸化物膜を指す。In this specification and elsewhere, an oxide film containing oxygen and one element other than oxygen may be referred to as a simple oxide film. A simple oxide film refers to an oxide film in which the content of the element other than oxygen is 95% or more.
ＡＬＤプロセスでは、プリカーサをチャンバーに導入し、基板表面にプリカーサを吸着させる工程が行われる。ここで、プリカーサが基板表面に吸着することにより、表面化学反応の自己停止機構が作用し、基板上のプリカーサの層の上にさらにプリカーサが吸着することはない。なお、表面化学反応の自己停止機構が作用する基板温度の適正範囲をＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ Ｗｉｎｄｏｗは、プリカーサの温度特性、蒸気圧、分解温度などによって決まる。つまり、ＡＬＤ Ｗｉｎｄｏｗはプリカーサ毎に異なる。よって、酸素以外に複数種の元素を含む酸化物膜を成膜する場合、各プリカーサのＡＬＤ Ｗｉｎｄｏｗを考慮して、成膜条件を調整する必要がある。一方、単体の酸化物膜を成膜する場合、１種のプリカーサのＡＬＤ Ｗｉｎｄｏｗのみを考慮して成膜条件を調整できるため、成膜条件の調整が容易となり、良質な酸化物膜を成膜することができる。In the ALD process, a precursor is introduced into the chamber and adsorbed onto the substrate surface. When the precursor adsorbs onto the substrate surface, a self-limiting mechanism for the surface chemical reaction kicks in, preventing further adsorption of the precursor onto the precursor layer on the substrate. The optimum substrate temperature range within which this mechanism kicks in is also called the ALD window. The ALD window is determined by the precursor's temperature characteristics, vapor pressure, decomposition temperature, and other factors. In other words, the ALD window varies for each precursor. Therefore, when depositing an oxide film containing multiple elements other than oxygen, the deposition conditions must be adjusted taking into account the ALD window of each precursor. On the other hand, when depositing a single oxide film, the deposition conditions can be adjusted by taking into account the ALD window of only one precursor, making it easier to adjust the deposition conditions and resulting in high-quality oxide films.
例えば、酸化物層２２７に用いる酸化ガリウム膜は、単体の酸化物膜であることが好ましい。また、例えば、酸化物半導体層２３０＿１に用いることができる酸化インジウム膜は、単体の酸化物膜であることが好ましい。For example, the gallium oxide film used for the oxide layer 227 is preferably a single oxide film. Furthermore, for example, the indium oxide film used for the oxide semiconductor layer 230_1 is preferably a single oxide film.
本発明の一態様の半導体装置は、酸化物半導体層よりも抵抗率が高い酸化物層を、ソース電極又はドレイン電極と酸化物半導体層との間に設けることで、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。In a semiconductor device according to one embodiment of the present invention, an oxide layer having a higher resistivity than an oxide semiconductor layer is provided between a source electrode or a drain electrode and the oxide semiconductor layer, thereby improving the electrical characteristics and reliability of the transistor.
本発明の一態様の半導体装置は、水素に対するバリア絶縁層で酸化物半導体層の周囲を包み込み、酸化物半導体層近傍に、水素を捕獲する又は固着する機能を有する絶縁層及び過剰酸素を含む領域を有する絶縁層の一方又は両方を設けることで、酸化物半導体層中の酸素欠損及び不純物の一方又は両方を低減することができる。したがって、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。In a semiconductor device according to one embodiment of the present invention, an oxide semiconductor layer is surrounded by a barrier insulating layer against hydrogen, and one or both of an insulating layer having a function of capturing or adhering hydrogen and an insulating layer having a region containing excess oxygen are provided near the oxide semiconductor layer. This makes it possible to reduce oxygen vacancies and/or impurities in the oxide semiconductor layer. Therefore, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be enhanced.
本発明の一態様の半導体装置は、ソース電極及びドレイン電極の他方と、ゲート電極との間に生じる寄生容量、並びに、ソース電極及びドレイン電極の他方と、ゲート配線との間に生じる寄生容量が低減された構成を有する。したがって、当該半導体装置を用いた回路の周波数特性を高めることができる。A semiconductor device according to one embodiment of the present invention has a configuration in which the parasitic capacitance generated between the other of the source electrode and the drain electrode and the gate electrode, and the parasitic capacitance generated between the other of the source electrode and the drain electrode and the gate wiring are reduced. Therefore, the frequency characteristics of a circuit using the semiconductor device can be improved.
本実施の形態は、他の実施の形態又は実施例と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments or examples as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態２）
本実施の形態では、トランジスタの半導体層として用いることができる酸化物半導体層について説明する。また、本発明の一態様の酸化物半導体層は、積層構造を有する。なお、後述するように、積層される膜同士の境界の確認が困難な場合がある。(Embodiment 2)
In this embodiment, an oxide semiconductor layer that can be used as a semiconductor layer of a transistor will be described. The oxide semiconductor layer of one embodiment of the present invention has a stacked-layer structure. Note that, as will be described later, it may be difficult to identify boundaries between stacked films.
［酸化物半導体層］
本発明の一態様の酸化物半導体層は、結晶性を有する金属酸化物を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、単結晶構造、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造、多結晶（Ｐｏｌｙ−ｃｒｙｓｔａｌｌｉｎｅ）構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌｌｉｎｅ）構造が挙げられる。結晶性を有する金属酸化物を酸化物半導体層に用いることにより、酸化物半導体層中の欠陥準位密度を低減できる。よって、本発明の一態様の酸化物半導体層を用いたトランジスタの信頼性を高めることができ、トランジスタが搭載された半導体装置の信頼性を高めることができる。[Oxide Semiconductor Layer]
The oxide semiconductor layer of one embodiment of the present invention preferably includes a crystalline metal oxide. Examples of the structure of the crystalline metal oxide include a single crystal structure, a c-axis aligned crystalline (CAAC) structure, a polycrystalline (poly-crystalline) structure, and a nanocrystalline (nc) structure. By using a crystalline metal oxide for the oxide semiconductor layer, the density of defect states in the oxide semiconductor layer can be reduced. Therefore, the reliability of a transistor including the oxide semiconductor layer of one embodiment of the present invention can be improved, and the reliability of a semiconductor device including the transistor can be improved.
本発明の一態様の酸化物半導体層は、ＣＡＡＣ構造を有する金属酸化物を有することが好ましい。ＣＡＡＣ構造とは、複数の微結晶（代表的には、複数の、六方晶系の結晶構造を有する微結晶）がｃ軸配向を有し、かつａ−ｂ面においては、上記複数の微結晶が配向せずに連結した結晶構造である。また、高分解能ＴＥＭ像（多波干渉像ともいう）を用いて、ＣＡＡＣ構造を有する酸化物半導体層の断面を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。よって、ＣＡＡＣ構造を有する酸化物半導体層は、層状の結晶部を有する構造ともいえる。The oxide semiconductor layer of one embodiment of the present invention preferably includes a metal oxide having a CAAC structure. The CAAC structure is a crystal structure in which multiple microcrystals (typically, multiple microcrystals having a hexagonal crystal structure) have c-axis orientation and are connected without being aligned in the a-b plane. Furthermore, when a cross section of an oxide semiconductor layer having a CAAC structure is observed using a high-resolution TEM image (also called a multi-beam interference image), it can be confirmed that metal atoms are arranged in a layered manner in the crystal parts. Therefore, an oxide semiconductor layer having a CAAC structure can also be said to have a structure having layered crystal parts.
ＣＡＡＣ構造は例えば、ｃ軸が酸化物半導体層の被形成面又は表面に垂直、または略垂直となるように形成される。ＣＡＡＣ構造では、被形成面に平行、または略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造である領域において、ｃ軸は、被形成面に対して好ましくは９０°±２０°以内（７０°以上１１０°以下）、より好ましくは９０°±１５°以内（７５°以上１０５°以下）、より好ましくは９０°±１０°以内（８０°以上１００°以下）、さらに好ましくは９０°±５°以内（８５°以上９５°以下）である。The CAAC structure is formed, for example, so that the c-axis is perpendicular or nearly perpendicular to the surface or surface of the oxide semiconductor layer on which the oxide semiconductor layer is formed. In the CAAC structure, metal atoms are arranged in layers parallel or nearly parallel to the surface on which the oxide semiconductor layer is formed. In the region having the CAAC structure, the c-axis is preferably within 90°±20° (70° or more and 110° or less) relative to the surface on which the oxide semiconductor layer is formed, more preferably within 90°±15° (75° or more and 105° or less), more preferably within 90°±10° (80° or more and 100° or less), and even more preferably within 90°±5° (85° or more and 95° or less).
酸化物半導体層の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、ＴＥＭ、または電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。The crystallinity of the oxide semiconductor layer can be analyzed, for example, by X-ray diffraction (XRD), TEM, or electron diffraction (ED). Alternatively, analysis may be performed by combining multiple of these techniques.
酸化物半導体層がＣＡＡＣ構造を有する場合、ＴＥＭ像を用いて観察された酸化物半導体層の断面において、金属原子の層状配列が反映された輝点群（具体的には、層状に並んだ輝点）が観察される。具体的には、被形成面に平行、または略平行な方向に輝点が層状に並ぶ様子が観察される。When the oxide semiconductor layer has a CAAC structure, a group of bright spots (specifically, bright spots arranged in layers) that reflect the layered arrangement of metal atoms is observed in a cross section of the oxide semiconductor layer observed using a TEM image. Specifically, it is observed that the bright spots are arranged in layers in a direction parallel or approximately parallel to the surface on which they are formed.
ＣＡＡＣ構造を有する酸化物半導体層に対して電子回折を行うと、電子回折パターンにおいて、ｃ軸配向性を示すスポット（輝点）が観測される。When electron diffraction is performed on an oxide semiconductor layer having a CAAC structure, spots (bright spots) indicating c-axis orientation are observed in the electron diffraction pattern.
また、ＴＥＭ像の高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理を行うことで得られるＦＦＴパターンは、電子回折パターンと同様の逆格子空間情報を反映する。Furthermore, the FFT pattern obtained by performing Fast Fourier Transform (FFT) processing on the TEM image reflects reciprocal lattice spatial information similar to that of an electron diffraction pattern.
ＣＡＡＣ構造を有する酸化物半導体層の断面ＴＥＭ像を取得し、断面ＴＥＭ像内を領域ごとにＦＦＴ処理を行うことでＦＦＴパターンを作成し、作成したＦＦＴパターンから、各領域の結晶軸の方向を算出することができる。具体的には、作成したＦＦＴパターンで観察されるスポットのうち、輝度が高く、かつ、中心から略等しい距離にある２つのスポットを結ぶ線分の方向を結晶軸の方向とする。ＦＦＴパターンから算出した各領域の結晶軸の方向が、被形成面に対して好ましくは７０°以上１１０°以下（９０°±２０°以内）である領域、より好ましくは７５°以上１０５°以下（９０°±１５°以内）である領域、より好ましくは８０°以上１００°以下（９０°±１０°以内）である領域、さらに８５°以上９５°以下（９０°±５°以内）である領域をＣＡＡＣ構造とみなすことができる。A cross-sectional TEM image of an oxide semiconductor layer having a CAAC structure is acquired, and an FFT pattern is created by performing FFT processing on each region within the cross-sectional TEM image. The crystal axis direction of each region can then be calculated from the created FFT pattern. Specifically, the direction of the line segment connecting two spots observed in the created FFT pattern that have high brightness and are approximately equidistant from the center is defined as the crystal axis direction. Regions where the crystal axis direction of each region calculated from the FFT pattern is preferably 70° to 110° (within 90° ± 20°) relative to the surface on which the film is formed, more preferably 75° to 105° (within 90° ± 15°), more preferably 80° to 100° (within 90° ± 10°), and even more preferably 85° to 95° (within 90° ± 5°) can be considered to have a CAAC structure.
ＴＥＭ像を用いて、ＣＡＡＣ構造を有する酸化物半導体層を、被形成面に対して垂直な方向から見ると、ａ−ｂ面において、三角形状または六角形状の原子配列が観測され、かつ結晶性を有する。When an oxide semiconductor layer having a CAAC structure is viewed in a direction perpendicular to the surface on which it is formed using a TEM image, a triangular or hexagonal atomic arrangement is observed in the a-b plane, and the layer is crystalline.
なお、酸化物半導体層が有する金属酸化物の結晶性は特に限定されない。例えば、酸化物半導体層は、非晶質（アモルファス）半導体（非晶質構造を有する半導体）、単結晶半導体（単結晶構造を有する半導体）、または単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、または一部に結晶領域を有する半導体）の一以上を含む場合がある。酸化物半導体層が結晶性を有することにより、トランジスタ特性の劣化を抑制できる場合がある。Note that the crystallinity of the metal oxide contained in the oxide semiconductor layer is not particularly limited. For example, the oxide semiconductor layer may contain one or more of an amorphous semiconductor (a semiconductor having an amorphous structure), a single-crystal semiconductor (a semiconductor having a single-crystal structure), or a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part). When the oxide semiconductor layer has crystallinity, it may be possible to suppress deterioration of the transistor characteristics.
本発明の一態様に係る金属酸化物は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましく、インジウムを主成分として含むことが特に好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましく、インジウム及び亜鉛を主成分として含むことが特に好ましい。ここで、金属酸化物はインジウム及び亜鉛を主成分として含み、さらに、元素Ｍを有することができる。金属酸化物が有する元素Ｍがガリウムである場合、本発明の一態様に係る金属酸化物は、インジウム、ガリウム、及び亜鉛の中から選ばれるいずれか一または複数を有することが好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。The metal oxide according to one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn), and particularly preferably contains indium as the main component. Furthermore, the metal oxide preferably contains two or three elements selected from indium, element M, and zinc, and particularly preferably contains indium and zinc as the main components. Here, the metal oxide contains indium and zinc as the main components, and may further contain element M. When the element M contained in the metal oxide is gallium, the metal oxide according to one embodiment of the present invention preferably contains one or more elements selected from indium, gallium, and zinc. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the term "metal elements" used in this specification and the like may also include metalloid elements.
本発明の一態様に係る金属酸化物として、例えば、Ｉｎ−Ｚｎ酸化物、ＩＴＯ、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、Ｉｎ−Ｇａ酸化物、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウム錫酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウム錫亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＴＳＯ、インジウムガリウム錫亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、Ｇａ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、ガリウム錫酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウム錫酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。また、本発明の一態様に係る金属酸化物として、酸化インジウムを用いることができる。また、本発明の一態様に係る金属酸化物として、酸化ガリウム、酸化亜鉛などを用いることができる。Examples of metal oxides that can be used in one embodiment of the present invention include In-Zn oxide, ITO, indium titanium oxide (In-Ti oxide), In-Ga oxide, indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), indium aluminum zinc oxide (In-Al-Zn oxide, also referred to as IAZO), indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), In-Ga-Zn oxide, ITSO, indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, also referred to as IGZTO), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, also referred to as IGAZO or IAGZO). Alternatively, Ga-Zn oxide, Al-Zn oxide, gallium tin oxide (Ga-Sn oxide), aluminum tin oxide (Al-Sn oxide), or the like can be used. Furthermore, indium oxide can be used as the metal oxide according to one embodiment of the present invention. Furthermore, gallium oxide, zinc oxide, or the like can be used as the metal oxide according to one embodiment of the present invention.
金属酸化物におけるインジウムの含有率を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。By increasing the indium content in the metal oxide, the transistor can achieve a large on-state current and high frequency characteristics.
なお、金属酸化物は、インジウムに代えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、錫、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。Note that instead of indium, the metal oxide may contain one or more metal elements with higher periodic numbers in the periodic table. Alternatively, the metal oxide may contain, in addition to indium, one or more metal elements with higher periodic numbers in the periodic table. The greater the overlap between the orbitals of metal elements, the greater the carrier conduction in the metal oxide tends to be. Therefore, including a metal element with a higher periodic number in the periodic table may improve the field-effect mobility of a transistor. Examples of metal elements with higher periodic numbers in the periodic table include metal elements belonging to the fifth period and the sixth period. Specific examples of such metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。Furthermore, the metal oxide may contain one or more non-metallic elements. The presence of non-metallic elements in the metal oxide may increase the field-effect mobility of the transistor. Examples of non-metallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
また、金属酸化物における亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。Furthermore, by increasing the zinc content in the metal oxide, the metal oxide becomes highly crystalline, which can suppress the diffusion of impurities in the metal oxide. This therefore suppresses fluctuations in the electrical characteristics of the transistor and improves reliability.
また、金属酸化物における元素Ｍの含有率を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。Furthermore, by increasing the content of element M in the metal oxide, the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies is suppressed, resulting in a transistor with a small off-state current. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, improving reliability.
本実施の形態では、金属酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物を例に挙げて説明する場合がある。In this embodiment, In-M-Zn oxide may be used as an example of a metal oxide.
［酸化物半導体層の作製方法］
本発明の一態様の酸化物半導体層は、例えば、２種の成膜方法を用いて金属酸化物を形成することにより作製することができる。つまり、本発明の一態様の酸化物半導体層は、第１の成膜方法と、第２の成膜方法と、を用いて金属酸化物を形成することにより作製することができる。[Method for Producing Oxide Semiconductor Layer]
The oxide semiconductor layer of one embodiment of the present invention can be formed by forming a metal oxide by two different deposition methods, for example. That is, the oxide semiconductor layer of one embodiment of the present invention can be formed by forming a metal oxide by a first deposition method and a second deposition method.
一例として、酸化物半導体層が、第１の層と、第１の層上の第２の層と、の２層構造である場合、当該酸化物半導体層は、被形成面上に第２の成膜方法を用いて第１の層を形成した後、その上方に、第１の成膜方法を用いて第２の層を形成することにより、作製することができる。As an example, when the oxide semiconductor layer has a two-layer structure consisting of a first layer and a second layer on the first layer, the oxide semiconductor layer can be fabricated by forming the first layer on the surface to be formed using the second film formation method, and then forming the second layer on top of the first layer using the first film formation method.
また、一例として、酸化物半導体層が、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、の３層構造である場合、当該酸化物半導体層は、被形成面上に第２の成膜方法を用いて第１の層を形成した後、第１の成膜方法を用いて第２の層を形成し、第２の成膜方法を用いて第３の層を形成することにより、作製することができる。Furthermore, as an example, when the oxide semiconductor layer has a three-layer structure of a first layer, a second layer on the first layer, and a third layer on the second layer, the oxide semiconductor layer can be manufactured by forming the first layer on a surface to be formed using the second film formation method, then forming the second layer using the first film formation method, and then forming the third layer using the second film formation method.
第２の成膜方法は、第１の成膜方法と比較して、被形成面へのダメージが小さい成膜方法を用いることが好ましい。これにより、酸化物半導体層と、当該酸化物半導体層の被形成面である層との界面における混合層の形成を抑制することができる。また、第１の層上に形成する第２の層に、シリコン等の不純物が混入することを抑制できるため、酸化物半導体層の結晶性をより高くできる場合がある。The second film formation method is preferably a film formation method that causes less damage to the surface on which the oxide semiconductor layer is formed than the first film formation method. This makes it possible to suppress the formation of a mixed layer at the interface between the oxide semiconductor layer and the layer on which the oxide semiconductor layer is formed. Furthermore, since it is possible to suppress the incorporation of impurities such as silicon into the second layer formed on the first layer, the crystallinity of the oxide semiconductor layer may be further improved.
第２の成膜方法として、例えば、ＡＬＤ法、ＣＶＤ法、ＭＢＥ法等が挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱ＣＶＤ法、光ＣＶＤ法、ＭＯＣＶＤ法等が挙げられる。ＭＢＥ法は、基板の結晶系を反映した結晶構造の薄膜を成長させる成膜方法であり、被形成面へのダメージが少ない成膜方法の１つと言える。また、第２の成膜方法として、湿式法を用いることが可能である。湿式法は、被形成面へのダメージが少ない成膜方法の１つである。湿式法として、例えば、スプレーコート法などが挙げられる。Examples of the second film formation method include ALD, CVD, and MBE. Examples of CVD methods include plasma-enhanced CVD (PECVD), thermal CVD, photo-assisted CVD, and MOCVD. The MBE method is a film formation method that grows a thin film with a crystalline structure that reflects the crystalline system of the substrate, and is one of the film formation methods that causes minimal damage to the surface on which the film is formed. A wet method can also be used as the second film formation method. The wet method is one of the film formation methods that causes minimal damage to the surface on which the film is formed. Examples of wet methods include spray coating.
第１の成膜方法は、結晶性を有する金属酸化物を成膜可能な方法を用いることが好ましい。このとき成膜される金属酸化物は、ＣＡＡＣ構造を有することが特に好ましい。第１の成膜方法として、例えば、スパッタリング法、ＰＬＤ法等が挙げられる。スパッタリング法を用いて成膜された金属酸化物は結晶性を有しやすいため、スパッタリング法は、第１の成膜方法として好適である。The first film formation method is preferably a method capable of forming a crystalline metal oxide film. In this case, it is particularly preferable that the metal oxide film formed has a CAAC structure. Examples of the first film formation method include sputtering and PLD. Because metal oxide films formed using sputtering tend to be crystalline, sputtering is preferred as the first film formation method.
なお、被形成面上に第１の成膜方法を用いて金属酸化物を形成する場合、被形成面へのダメージにより、金属酸化物に含まれる成分と、被形成面である層に含まれる成分とのアロイ化が生じる場合がある。アロイ化が生じることで、当該金属酸化物と被形成面である層との界面において混合層が形成される場合がある。当該混合層は、アロイ化した領域とも言える。また、混合層の形成は、アロイ化とも言える。When a metal oxide is formed on a surface using the first film formation method, damage to the surface may cause alloying between components contained in the metal oxide and components contained in the layer on the surface. This alloying may result in the formation of a mixed layer at the interface between the metal oxide and the layer on the surface. This mixed layer may also be referred to as an alloyed region. The formation of a mixed layer may also be referred to as alloying.
例えば、第１の成膜方法としてスパッタリング法を用いる場合、ターゲットなどから放出される粒子（スパッタリング粒子ともいう）、又はスパッタリング粒子等により基板側に与えられるエネルギー等によって、混合層が形成される場合がある。具体的には、シリコンを有する絶縁層、一例として酸化シリコン膜を被形成面として、第１の成膜方法を用いて金属酸化物を成膜する場合、金属酸化物中にシリコンが混入する恐れがある。シリコン等の不純物の金属酸化物への混入により、金属酸化物の結晶化が阻害される懸念がある。また、不純物が混入した酸化物半導体層をトランジスタに用いることで、トランジスタの初期特性または信頼性に悪影響を与える懸念がある。また、後述する熱処理を行った場合においても、アロイ化した領域の結晶性を高めることは困難である。For example, when sputtering is used as the first film-forming method, a mixed layer may be formed by particles (also referred to as sputtering particles) emitted from a target or the like, or by energy imparted to the substrate by the sputtering particles. Specifically, when a metal oxide film is formed using the first film-forming method on a silicon-containing insulating layer, such as a silicon oxide film, as the formation surface, silicon may be mixed into the metal oxide. There is a concern that the inclusion of impurities such as silicon in the metal oxide may inhibit the crystallization of the metal oxide. Furthermore, there is a concern that using an oxide semiconductor layer containing impurities in a transistor may adversely affect the initial characteristics or reliability of the transistor. Furthermore, even when heat treatment, which will be described later, is performed, it is difficult to improve the crystallinity of the alloyed region.
そこで、前述したように、第１の成膜方法を用いて金属酸化物を形成する前に、第２の成膜方法を用いて金属酸化物を形成することで、酸化物半導体層への不純物の混入を抑制することができる。また、アロイ化を抑制することができる。したがって、トランジスタの初期特性及び信頼性を向上させることができる。また、酸化物半導体層の結晶性をより高くすることができる。As described above, by forming a metal oxide using the second film formation method before forming a metal oxide using the first film formation method, it is possible to prevent impurities from being mixed into the oxide semiconductor layer. Furthermore, alloying can be suppressed. Therefore, the initial characteristics and reliability of the transistor can be improved. Furthermore, the crystallinity of the oxide semiconductor layer can be further increased.
ＡＬＤ法は、スパッタリング法と比較して、被形成面へのダメージを抑制することができるため、第２の成膜方法として好適である。また、ＡＬＤ法はスパッタリング法と比較して被覆性の優れた成膜方法であり、第１の層及び第３の層の成膜方法としてＡＬＤ法を用いることにより、酸化物半導体層の被覆性を高めることができる。よって、アスペクト比の高い段差、開口部、等の上に酸化物半導体層を良好に被覆することができる。The ALD method is suitable as the second film formation method because it can reduce damage to the surface to be formed compared to the sputtering method. Furthermore, the ALD method is a film formation method with superior coverage compared to the sputtering method, and using the ALD method as the film formation method for the first and third layers can improve the coverage of the oxide semiconductor layer. Therefore, the oxide semiconductor layer can be well coated on steps, openings, and the like with high aspect ratios.
ここで、第１の層又は第３の層として、ＡＬＤ法を用いてＩｎ−Ｍ−Ｚｎ酸化物を形成する方法について説明する。Here, we will explain a method for forming In-M-Zn oxide as the first layer or third layer using the ALD method.
まず、インジウムを有するプリカーサを含む原料ガスを反応室（チャンバーともいう）に導入し、被形成面に当該プリカーサを吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、インジウムを基板に吸着させたままインジウム以外の成分を脱離させることで、インジウムと酸素とが結合した層を形成する。First, a raw material gas containing an indium-containing precursor is introduced into a reaction chamber, causing the precursor to adsorb to the surface to be formed. Next, an oxidizing agent is introduced into the reaction chamber as a reactant, which reacts with the adsorbed precursor, desorbing components other than indium while leaving indium adsorbed to the substrate, forming a layer of combined indium and oxygen.
次に、元素Ｍを有するプリカーサを含む原料ガスを反応室に導入し、インジウムと酸素とが結合した層上に吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、元素Ｍを基板に吸着させたまま元素Ｍ以外の成分を脱離させることで、元素Ｍと酸素とが結合した層を形成する。Next, a raw material gas containing a precursor containing element M is introduced into the reaction chamber and adsorbed onto the layer of indium and oxygen combined. Next, an oxidizing agent is introduced into the reaction chamber as a reactant and reacts with the adsorbed precursor, desorbing components other than element M while leaving element M adsorbed on the substrate, thereby forming a layer of element M and oxygen combined.
次に、亜鉛を有するプリカーサを含む原料ガスを反応室に導入し、元素Ｍと酸素とが結合した層上に吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、亜鉛を基板に吸着させたまま亜鉛以外の成分を脱離させることで、亜鉛と酸素とが結合した層を形成する。Next, a raw material gas containing a zinc-containing precursor is introduced into the reaction chamber and adsorbed onto the layer of combined element M and oxygen. Next, an oxidizing agent is introduced into the reaction chamber as a reactant and reacts with the adsorbed precursor, desorbing components other than zinc while leaving zinc adsorbed on the substrate, thereby forming a layer of combined zinc and oxygen.
前述した方法を繰り返すことで、被形成面である層上に酸化物半導体層として、ＡＬＤ法を用いてＩｎ−Ｍ−Ｚｎ酸化物を形成することができる。By repeating the above-described method, an In-M-Zn oxide can be formed as an oxide semiconductor layer on the surface to be formed using the ALD method.
ＡＬＤ法を用いて酸化物半導体層を形成する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）などを用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）などを酸化剤として用いることで、酸化物半導体層に混入する水素量を低減できる。When the oxide semiconductor layer is formed by the ALD method, ozone (O3 ), oxygen (O2 ), water (H2 O), etc. can be used as an oxidizing agent. By using ozone (O3 ), oxygen (O2 ), etc. that do not contain hydrogen as an oxidizing agent, the amount of hydrogen mixed into the oxide semiconductor layer can be reduced.
ここで、プリカーサを反応室に導入する際の基板加熱の温度を第１の温度とし、酸化剤を反応室に導入する際の基板加熱の温度を第２の温度とする。Here, the temperature to which the substrate is heated when the precursor is introduced into the reaction chamber is referred to as the first temperature, and the temperature to which the substrate is heated when the oxidizing agent is introduced into the reaction chamber is referred to as the second temperature.
第１の温度は、プリカーサの分解温度に対応した温度とすることが好ましい。ここで、インジウムを有するプリカーサとしてトリエチルインジウム（ＴＥＩ）を用い、ガリウムを有するプリカーサとしてトリエチルガリウム（ＴＥＧ）を用い、亜鉛を有するプリカーサとしてジエチル亜鉛を用いる熱ＡＬＤ法の場合には例えば、第１の温度は１００℃以上３５０℃以下、好ましくは１５０℃以上３００℃以下である。The first temperature is preferably set to a temperature corresponding to the decomposition temperature of the precursor. Here, in the case of a thermal ALD method using triethylindium (TEI) as the indium-containing precursor, triethylgallium (TEG) as the gallium-containing precursor, and diethylzinc as the zinc-containing precursor, the first temperature is, for example, 100°C or higher and 350°C or lower, preferably 150°C or higher and 300°C or lower.
なお、第２の温度は、第１の温度よりも高いことが好ましい。例えば、酸化剤がオゾンを含む場合、第２の温度は、２００℃より大きく４５０℃未満であることが好ましく、２５０℃以上４００℃以下であることがより好ましく、３００℃以上３５０℃以下であることがさらに好ましい。このような構成にすることで、酸化物半導体層中の水素濃度を低減することができる。また、第１の温度を、第２の温度よりも低くすることで、プリカーサの分解によって発生するパーティクルを抑制することができる。Note that the second temperature is preferably higher than the first temperature. For example, when the oxidizing agent contains ozone, the second temperature is preferably greater than 200°C and less than 450°C, more preferably 250°C or higher and 400°C or lower, and even more preferably 300°C or higher and 350°C or lower. This configuration can reduce the hydrogen concentration in the oxide semiconductor layer. Furthermore, by setting the first temperature lower than the second temperature, particles generated by decomposition of the precursor can be suppressed.
プリカーサを導入する反応室と、酸化剤を導入する反応室とは、同一であることが好ましい。このような構成にすることで、基板の搬出入を行うことなく膜を成膜でき、生産性を向上させることができる。なお、プリカーサを導入する反応室と、酸化剤を導入する反応室とは、異ならせることが可能である。第１の温度とする第１の反応室と、第２の温度とする第２の反応室を用意することで、第１の温度と第２の温度をそれぞれ保持することができる。したがって、温度制御が容易となり、作業効率及び安全性を向上させることができる。It is preferable that the reaction chamber into which the precursor is introduced and the reaction chamber into which the oxidizing agent is introduced are the same. This configuration allows films to be formed without the need to load and unload substrates, improving productivity. However, the reaction chamber into which the precursor is introduced and the reaction chamber into which the oxidizing agent is introduced can be different. By providing a first reaction chamber at a first temperature and a second reaction chamber at a second temperature, the first temperature and the second temperature can be maintained, respectively. This makes temperature control easier, improving work efficiency and safety.
上記において、プリカーサを吸着させた後、プリカーサを含む原料ガスの導入を止め、反応室内をパージ後、余分なプリカーサ及び反応生成物などを反応室から排出することが好ましい。また上記において、吸着したプリカーサと酸化剤を反応させた後、酸化剤の導入を止め、反応室内をパージ後、余分なリアクタント及び反応生成物などを反応室から排出することが好ましい。In the above, after the precursor has been adsorbed, it is preferable to stop the introduction of the precursor-containing source gas, purge the reaction chamber, and then discharge excess precursor and reaction products from the reaction chamber. In the above, it is also preferable to stop the introduction of the oxidant after the adsorbed precursor has reacted with the oxidant, purge the reaction chamber, and then discharge excess reactant and reaction products from the reaction chamber.
また、本明細書等の記載において、特段の記載がない限り、リアクタント、または酸化剤としてオゾン、酸素、水を用いる場合、これらは、ガスまたは分子の状態に限らず、プラズマ状態、ラジカル状態、およびイオン状態のものも含むものとする。Furthermore, unless otherwise specified, in this specification and elsewhere, when ozone, oxygen, or water is used as a reactant or oxidant, this is not limited to the gas or molecular state, but also includes the plasma state, radical state, and ion state.
前述した構成にすることで、混合層の厚さを薄くする、又はアロイ化した領域が観察できない程度に薄くすることができる。例えば、アロイ化した領域の厚さを、０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満とすることができる。By using the above-mentioned configuration, the thickness of the mixed layer can be reduced, or made so thin that the alloyed region cannot be observed. For example, the thickness of the alloyed region can be set to 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.
なお、アロイ化した領域の厚さは、当該領域およびその周辺に対して、ＳＩＭＳ、又はエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による組成のライン分析を行うことで、算出することができる場合がある。In some cases, the thickness of the alloyed region can be calculated by performing a line analysis of the composition of the region and its surrounding area using SIMS or energy dispersive X-ray spectroscopy (EDX).
例えば、第１の層の被形成面に対して垂直な方向を深さ方向として、アロイ化した領域およびその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、第１の層の主成分であり、かつ、被形成面となる層の主成分ではない金属（第１の層がＩｎを含む場合はＩｎ）の定量値が半値になる深さを、上記領域と第１の層との界面の深さ（位置）と定義する。また、被形成面となる層の主成分であり、かつ、第１の層の主成分ではない元素（例えばＳｉ）の定量値が半値になる深さを、上記領域と被形成面となる層との界面の深さ（位置）と定義する。以上により、アロイ化した領域の厚さを算出することができる。For example, EDX line analysis is performed on the alloyed region and its surrounding area, with the direction perpendicular to the surface on which the first layer will be formed as the depth direction. Next, in the profile of quantitative values of each element in the depth direction obtained from this analysis, the depth at which the quantitative value of a metal that is the main component of the first layer but is not the main component of the layer that will become the surface on which the layer will be formed (In if the first layer contains In) reaches half its maximum is defined as the depth (position) of the interface between the region and the first layer. Furthermore, the depth at which the quantitative value of an element that is the main component of the layer that will become the surface on which the layer will be formed but is not the main component of the first layer (e.g., Si) reaches half its maximum is defined as the depth (position) of the interface between the region and the layer that will become the surface on which the layer will be formed. From the above, the thickness of the alloyed region can be calculated.
本発明の一態様の酸化物半導体層において、アロイ化した領域の厚さをＥＤＸ分析により観察する場合には、例えば、厚さは０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満である。In the oxide semiconductor layer of one embodiment of the present invention, when the thickness of the alloyed region is observed by EDX analysis, the thickness is, for example, 0 nm to 3 nm, preferably 0 nm to 2 nm, more preferably 0 nm to 1 nm, and even more preferably 0 nm to less than 0.3 nm.
また、例えば、被形成面である酸化シリコン膜上に形成された酸化物半導体層のＳＩＭＳ分析を行う場合において、シリコンの濃度が酸化シリコン膜の濃度の最大値から５０％の強度となる深さを界面とし、シリコンの濃度が１．０×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは５．０×１０２０ａｔｏｍｓ／ｃｍ３、より好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３まで減少する深さと界面との距離を厚さｔ＿ｓ２とする。厚さｔ＿ｓ２は、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。For example, in the case of performing SIMS analysis on an oxide semiconductor layer formed on a silicon oxide film that is a surface to be formed, the depth at which the silicon concentration becomes 50% of the maximum concentration of the silicon oxide film is defined as the interface, and the distance between the interface and the depth at which the silicon concentration decreases to 1.0×10 atoms/cm, preferably 5.0×10 atoms/cm , more preferably 1.0×10 atoms/cm, is defined as thickness t_s2. The thickness t_s2 is preferably 3 nm or less, and more preferably 2 nm or less.
アロイ化した領域の厚さを薄くすることで、厚さｔ＿ｓ２を上記の範囲の値とすることができる。By reducing the thickness of the alloyed region, the thickness t_s2 can be set to a value within the above range.
なお、アロイ化した領域を低減することで、ＣＡＡＣ構造を被形成面近傍に形成することが可能となる。ここで、被形成面近傍とは、例えば、酸化物半導体層の被形成面から略垂直に０ｎｍを超えて３ｎｍ以下、好ましくは０ｎｍを超えて２ｎｍ以下、より好ましくは１ｎｍ以上２ｎｍ以下の領域を指す。Note that by reducing the alloyed region, it is possible to form a CAAC structure near the surface on which the structure is to be formed. Here, "near the surface on which the structure is to be formed" refers to, for example, a region that is more than 0 nm and not more than 3 nm, preferably more than 0 nm and not more than 2 nm, and more preferably 1 nm or more and not more than 2 nm, approximately perpendicular to the surface on which the oxide semiconductor layer is to be formed.
なお、被形成面近傍のＣＡＡＣ構造は、ＴＥＭを用いた観察において確認することができる場合がある。例えば、酸化物半導体層の高分解能ＴＥＭを用いた断面観察において、被形成面と平行な方向に層状に並んだ輝点が被形成面近傍に確認される。Note that the CAAC structure near the surface on which the film is to be formed can sometimes be confirmed by observation using a TEM. For example, when observing a cross section of an oxide semiconductor layer using a high-resolution TEM, bright spots arranged in layers parallel to the surface on which the film is to be formed can be confirmed near the surface on which the film is to be formed.
第１の層としては、例えば、ＣＡＡＣ構造よりも結晶性の低い、微結晶構造又は非晶質構造の金属酸化物が形成される場合がある。結晶性の低い第１の層上に結晶性の高い第２の層を形成することにより、又は第２の層を形成した後に熱処理を加えることにより、第２の層を核として、第１の層の結晶性が高まる場合がある。これにより、被形成面との界面の近傍を含めた酸化物半導体層の全体において、結晶性を高めることができる場合がある。The first layer may be formed, for example, as a metal oxide with a microcrystalline or amorphous structure that has lower crystallinity than a CAAC structure. By forming a second layer with high crystallinity on the first layer with low crystallinity, or by performing heat treatment after forming the second layer, the crystallinity of the first layer may be increased, with the second layer acting as a nucleus. This may increase the crystallinity of the entire oxide semiconductor layer, including the vicinity of the interface with the surface on which it is formed.
第２の層は高い結晶性を有することから、第３の層は、第２の層の結晶を核又は種として、結晶成長することができる。よって、第３の層の成膜方法として、結晶性を有しやすい成膜方法を用いなかった場合においても、第３の層を結晶化させることができる。ここで、例えば、第３の層として、第２の層と比較して被覆性の高い成膜方法を用いて形成することにより、酸化物半導体層は、層全体において、高い結晶性と、高い被覆性との両方を備えることができる。Because the second layer has high crystallinity, the third layer can grow using the crystals of the second layer as nuclei or seeds. Therefore, even if a film formation method that easily imparts crystallinity is not used as a film formation method for the third layer, the third layer can be crystallized. Here, for example, by forming the third layer using a film formation method that has better coverage than the second layer, the oxide semiconductor layer can have both high crystallinity and high coverage throughout the entire layer.
また、第２の層は、第１の層を設けることによって被形成面の影響を小さくすることにより、その結晶性が高まり、極めて優れた結晶性を有する。よって、第２の層を核又は種として結晶化する第３の層においても、極めて優れた結晶性を有する層が形成されると期待できる。Furthermore, by providing the first layer, the influence of the surface on which the second layer is formed is reduced, thereby increasing the crystallinity of the second layer and resulting in extremely excellent crystallinity. Therefore, it is expected that the third layer, which crystallizes using the second layer as a nucleus or seed, will also have extremely excellent crystallinity.
なお、酸化物半導体層をトランジスタの半導体層として用いる場合、酸化物半導体層の最上層である第３の層は、ゲート絶縁層と接する場合がある。ゲート絶縁層と接する層の結晶性を高めることにより、トランジスタがオン状態において、キャリア移動度を高めることができる。When an oxide semiconductor layer is used as the semiconductor layer of a transistor, the third layer, which is the uppermost layer of the oxide semiconductor layer, may be in contact with the gate insulating layer. By increasing the crystallinity of the layer in contact with the gate insulating layer, it is possible to increase carrier mobility when the transistor is in the on state.
本実施の形態の酸化物半導体層は、実施の形態１で説明した各トランジスタが有する酸化物半導体層２３０等に用いることができる。また、被形成面である層は、実施の形態１で説明した導電層２２０、絶縁層２８０、導電層２４０、及び絶縁層２２５等のうち一つ又は複数に相当する。The oxide semiconductor layer of this embodiment can be used as the oxide semiconductor layer 230 included in each transistor described in Embodiment 1. The layer on which the oxide semiconductor layer is formed corresponds to one or more of the conductive layer 220, insulating layer 280, conductive layer 240, insulating layer 225, and the like described in Embodiment 1.
被形成面である層は、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜等の絶縁膜、又は、窒化チタン膜、タングステン膜、ＩＴＳＯ膜等の導電膜である。また、被形成面である層は結晶性を有さなくてもよい。なお、当該層が結晶性を有する場合においては、酸化物半導体層が有する金属酸化物と、格子整合性が低い結晶構造であってもよい。The layer on which the film is formed is, for example, an insulating film such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, or a hafnium oxide film, or a conductive film such as a titanium nitride film, a tungsten film, or an ITSO film. The layer on which the film is formed does not have to be crystalline. If the layer has crystallinity, it may have a crystal structure with low lattice matching with the metal oxide in the oxide semiconductor layer.
さらに、酸化物半導体層を形成した後、熱処理を行うことが好ましい。熱処理を行うことで、酸化物半導体層の結晶性を高めることができる。ここでいう熱処理は、加熱処理に限定されない。例えば、作製工程中に加わる熱などであってもよい。Furthermore, after the oxide semiconductor layer is formed, it is preferable to perform heat treatment. By performing heat treatment, the crystallinity of the oxide semiconductor layer can be improved. The heat treatment here is not limited to heat treatment. For example, it may be heat applied during the manufacturing process.
第１の層の形成後に、マイクロ波プラズマ処理を行うことが好ましい。After forming the first layer, it is preferable to perform microwave plasma treatment.
本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。また、マイクロ波プラズマ処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、マイクロ波プラズマ処理は、マイクロ波励起高密度プラズマ処理ということもできる。In this specification, microwaves refer to electromagnetic waves with a frequency of 300 MHz or more and 300 GHz or less. Furthermore, microwave plasma processing refers to processing using, for example, a device with a power source that generates high-density plasma using microwaves. Microwave plasma processing can also be referred to as microwave-excited high-density plasma processing.
酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、酸化物半導体層２３０中の不純物濃度を低減することができる。なお、不純物としては、特に、水素、及び炭素が挙げられる。なお、上記においては、金属酸化物に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行う構成について例示したが、これに限定されない。例えば、金属酸化物近傍に設けられる、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行ってもよい。また、マイクロ波プラズマ処理における熱により、酸化物半導体層の結晶性が高まる場合がある。By performing microwave plasma treatment in an atmosphere containing oxygen, the impurity concentration in the oxide semiconductor layer 230 can be reduced. Examples of impurities include hydrogen and carbon. While the above example illustrates a configuration in which microwave plasma treatment is performed on a metal oxide in an atmosphere containing oxygen, the present invention is not limited to this. For example, microwave plasma treatment may be performed on an insulating film, more specifically, a silicon oxide film, provided near the metal oxide in an atmosphere containing oxygen. Furthermore, the heat from the microwave plasma treatment may increase the crystallinity of the oxide semiconductor layer.
マイクロ波プラズマ処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、５０Ｐａ以上７００Ｐａ以下がより好ましく、１００Ｐａ以上４００Ｐａ以下がさらに好ましい。また、処理温度は、室温（２５℃）以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下とすることができる。Microwave plasma treatment is preferably carried out under reduced pressure, with the pressure preferably being between 10 Pa and 1000 Pa, more preferably between 50 Pa and 700 Pa, and even more preferably between 100 Pa and 400 Pa. The treatment temperature is preferably between room temperature (25°C) and 750°C, more preferably between 300°C and 500°C, and can be between 400°C and 450°C.
マイクロ波プラズマ処理を行う際は、基板の加熱を行ってもよい。基板の加熱温度を、室温（例えば２５℃）以上、１００℃以上、２００℃以上、３００℃以上、または、４００℃以上とし、かつ、５００℃以下、または４５０℃以下とすることが好ましい。例えば、基板の加熱温度を、室温以上５００℃以下とすることが好ましく、１００℃以上４５０℃以下とすることがより好ましく、２００℃以上４５０℃以下とすることがより好ましく、３００℃以上４５０℃以下とすることがより好ましく、４００℃以上４５０℃以下とすることがさらに好ましい。When microwave plasma processing is performed, the substrate may be heated. The substrate heating temperature is preferably room temperature (e.g., 25°C) or higher, 100°C or higher, 200°C or higher, 300°C or higher, or 400°C or higher, and 500°C or lower, or 450°C or lower. For example, the substrate heating temperature is preferably room temperature or higher and 500°C or lower, more preferably 100°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, more preferably 300°C or higher and 450°C or lower, and even more preferably 400°C or higher and 450°C or lower.
マイクロ波プラズマ処理は、例えば、酸素ガスとアルゴンガスを用いて行うことができる。酸素ガスとアルゴンガスを用いたマイクロ波プラズマ処理では、主な酸素ラジカルは、三重項酸素（Ｏ（３Ｐｊ））、一重項酸素（Ｏ（１Ｄ２））、及び酸素イオン（Ｏ２＋）の３つの状態を取り得る。なお、マイクロ波プラズマ処理による酸化物膜中の水素濃度低減では、酸素イオンが効果的に作用している。また、各状態の酸素ラジカルの量は、マイクロ波プラズマ処理での酸素流量比又は圧力によって変化する。例えば、酸素流量比が低く、かつ、圧力が低い条件では、酸素イオンの量が増加する傾向にある。一方で酸素流量比又は圧力を過剰に低くした場合、酸素流量の制御が不安定となり放電が安定しにくくなる、酸化物膜がエッチングされてしまうなどの懸念がある。そのため例えば、マイクロ波プラズマ処理における酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％よりも大きく１０％以下とすることが好ましく、０．５％以上５％以下とすることが好ましく、０．５％以上３％以下とすることがより好ましく、代表的には１％がより好ましい。Microwave plasma treatment can be performed using, for example, oxygen gas and argon gas. In microwave plasma treatment using oxygen gas and argon gas, the main oxygen radicals can take three states: triplet oxygen (O (3Pj )), singlet oxygen (O(1D2 )), and oxygen ions (O2+ ). Note that oxygen ions effectively act to reduce the hydrogen concentration inan oxide film by microwave plasma treatment. The amount of oxygen radicals in each state varies depending on the oxygen flow rate ratio or pressure in the microwave plasma treatment. For example, under conditions of a low oxygen flow rate ratio and a low pressure, the amount of oxygen ions tends to increase. On the other hand, if the oxygen flow rate ratio or pressure is excessively low, there is a concern that the control of the oxygen flow rate becomes unstable, making it difficult to stabilize discharge, or that the oxide film may be etched. Therefore, for example, the oxygen flow rate ratio (O2 /(O2 +Ar)) in microwave plasma processing is preferably greater than 0% and less than 10%, more preferably 0.5% to 5%, more preferably 0.5% to 3%, and typically more preferably 1%.
マイクロ波プラズマ処理の処理時間が短いほど、導電層２２０又は導電層２４０等の酸化を抑制することができる。また、生産性が高くなる。そこで例えば、マイクロ波プラズマ処理の処理時間は、１分以上６０分以下であることが好ましく、１分以上３０分以下であることがより好ましく、１分以上１０分以下であることがさらに好ましい。The shorter the microwave plasma treatment time, the more oxidation of the conductive layer 220 or the conductive layer 240, etc. can be suppressed. Furthermore, productivity is also increased. Therefore, for example, the microwave plasma treatment time is preferably 1 minute or more and 60 minutes or less, more preferably 1 minute or more and 30 minutes or less, and even more preferably 1 minute or more and 10 minutes or less.
酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、マイクロ波、またはＲＦ等の高周波を用いて酸素ガスをプラズマ化し、酸素ガスをプラズマ化することで発生した酸素ラジカルを酸化物半導体層に作用させることができる。プラズマ、マイクロ波、又は酸素ラジカル等の作用により、酸化物半導体層における酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を酸素欠損と水素とに分断し、不純物である水素を酸化物半導体層から除去することができる。このようにして、酸化物半導体層に含まれるＶＯＨを低減できる。また、このとき、酸素、または水素などに結合していた炭素も除去できる場合がある。このように、マイクロ波プラズマ処理を行うことで、炭素又は水素等の不純物を低減することができる。また、酸化物半導体層で形成された酸素欠損に、上記酸素ラジカルを供給することで、さらに、酸化物半導体層中の酸素欠損を低減させることができる。By performing microwave plasma treatment in an oxygen-containing atmosphere, oxygen gas can be converted into plasma using microwaves or high-frequency waves such as RF, and oxygen radicals generated by the plasma can act on the oxide semiconductor layer. Due to the action of plasma, microwaves, oxygen radicals, or the like, defects in the oxide semiconductor layer, in which hydrogen has entered an oxygen vacancy (hereinafter sometimes referred to asVOH ), can be separated into the oxygen vacancy and hydrogen, and hydrogen, which is an impurity, can be removed from the oxide semiconductor layer. In this way,VOH contained in the oxide semiconductor layer can be reduced. Furthermore, carbon bonded to oxygen, hydrogen, or the like can also be removed in some cases. Thus, microwave plasma treatment can reduce impurities such as carbon or hydrogen. Furthermore, supplying the oxygen radicals to the oxygen vacancies formed in the oxide semiconductor layer can further reduce the oxygen vacancies in the oxide semiconductor layer.
また、マイクロ波プラズマ処理を行うことで、第１の層の結晶性を高めることができる。ここで、マイクロ波プラズマ処理により酸化物半導体層の結晶性が向上する原理について説明する。まず、マイクロ波で励起された、酸素ラジカル等の活性種が酸化物半導体層表面に到着して、当該活性種と酸化物半導体層中の酸素との置換反応が起きる。このとき、核または種が形成される。また、核または種の横成長が引き起こされる。なお、マイクロ波で励起された活性種に、核または種の側面に吸着しやすい酸素（代表的には酸素イオン）が含まれると、上記横成長が助長されるため好ましい。マイクロ波プラズマ処理を行うことで、核または種の形成、及び、核または種の横成長が生じ、酸化物半導体層の結晶性が向上する。Furthermore, microwave plasma treatment can improve the crystallinity of the first layer. Here, the principle by which microwave plasma treatment improves the crystallinity of the oxide semiconductor layer will be described. First, active species such as oxygen radicals excited by microwaves arrive at the surface of the oxide semiconductor layer, and a substitution reaction occurs between the active species and oxygen in the oxide semiconductor layer. At this time, nuclei or seeds are formed. Furthermore, lateral growth of the nuclei or seeds is induced. Note that it is preferable for the active species excited by microwaves to contain oxygen (typically oxygen ions), which is easily adsorbed to the side surfaces of the nuclei or seeds, because this lateral growth is promoted. Microwave plasma treatment causes the formation of nuclei or seeds and the lateral growth of the nuclei or seeds, improving the crystallinity of the oxide semiconductor layer.
一方、マイクロ波プラズマ処理前に存在した酸化物半導体中の酸素の一部と、酸化物半導体中の水素との反応が起きる、別言すると「２Ｈ＋Ｏ→Ｈ２Ｏ↑」という反応が起きることにより、当該水素をＨ２Ｏとして除去する（脱水化する、又は脱水素化するともいう）ことができる。Ｈ２Ｏは結晶性向上の阻害要因の一つであるため、酸化物半導体中より除去することが好ましい。酸化物半導体中の水素をＨ２Ｏとして除去し、酸化物半導体中の水素濃度を低減することで、結晶性向上を促進させることもできる。なお、マイクロ波プラズマ処理時の温度を高くすることで、酸化物半導体中の水素濃度をより低減することが可能である。On the other hand, a part of oxygen present in the oxide semiconductor before the microwave plasma treatment reacts with hydrogen in the oxide semiconductor, in other words, the reaction "2H + O → H2 O↑" occurs, and the hydrogen can be removed as H2 O (also referred to as dehydration or dehydrogenation).H 2 O is one of the factors that hinder improvement of crystallinity, so it is preferable to remove it from the oxide semiconductor. Removing hydrogen in the oxide semiconductor as H2 O and reducing the hydrogen concentration in the oxide semiconductor can also promote improvement of crystallinity. Note that the hydrogen concentration in the oxide semiconductor can be further reduced by increasing the temperature during the microwave plasma treatment.
なお、マイクロ波プラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行ってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。Furthermore, after microwave plasma treatment, a heat treatment may be performed consecutively without exposure to the outside air. The temperature of the heat treatment is, for example, preferably 100°C or higher and 750°C or lower, more preferably 300°C or higher and 500°C or lower, and even more preferably 400°C or higher and 450°C or lower.
なおマイクロ波プラズマ処理ではない、酸素ガスを含んだプラズマ処理によっても結晶性向上を図ることができる。In addition, crystallinity can also be improved by plasma treatment containing oxygen gas, rather than microwave plasma treatment.
第１の層の結晶性が高まることで、第１の層上に形成する第２の層の結晶性をより高めることができる。したがって、酸化物半導体層全体の結晶性を高くすることができる。By increasing the crystallinity of the first layer, the crystallinity of the second layer formed on the first layer can be further increased. Therefore, the crystallinity of the entire oxide semiconductor layer can be increased.
酸化物半導体層中に供給される酸素は、酸素原子、酸素分子、酸素イオン（電荷を帯びた、酸素原子又は酸素分子）、及び酸素ラジカル（不対電子をもつ、酸素原子、酸素分子、又は酸素イオン）など様々な形態がある。なお、酸化物半導体層中に注入される酸素は、前述の形態のいずれか一または複数であることが好ましく、特に酸素ラジカルであると好適である。Oxygen supplied to the oxide semiconductor layer can take various forms, including oxygen atoms, oxygen molecules, oxygen ions (charged oxygen atoms or oxygen molecules), and oxygen radicals (oxygen atoms, oxygen molecules, or oxygen ions with an unpaired electron). It is preferable that the oxygen injected into the oxide semiconductor layer be in one or more of the above forms, with oxygen radicals being particularly preferred.
第２の層は、スパッタリング法を用いて形成することが好ましい。The second layer is preferably formed using a sputtering method.
スパッタリング法のターゲットとして、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。金属酸化物をスパッタリング法で形成する場合、スパッタリングガスとして、酸素、または、酸素と貴ガスの混合ガスを用いることができる。また、スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。In-M-Zn oxide can be used as a target for sputtering. When forming metal oxides using sputtering, oxygen or a mixture of oxygen and a noble gas can be used as the sputtering gas. In addition, by increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film formed can be increased.
また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物を形成できる場合がある。Furthermore, the higher the ratio of the flow rate of oxygen gas to the total film-forming gas used during formation (hereinafter also referred to as the oxygen flow rate ratio), the more crystalline the metal oxide may be formed.
金属酸化物をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の金属酸化物が形成される場合がある。酸素過剰型の酸化物半導体層をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。When a metal oxide is formed by a sputtering method, an oxygen-excess metal oxide may be formed if the percentage of oxygen contained in the sputtering gas is more than 30% and less than 100%, preferably 70% to 100%. A transistor using an oxygen-excess oxide semiconductor layer in its channel formation region can achieve relatively high reliability. However, one embodiment of the present invention is not limited thereto. An oxygen-deficient metal oxide is formed if the percentage of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%, when the metal oxide is formed. A transistor using an oxygen-deficient metal oxide in its channel formation region can achieve relatively high field-effect mobility.
スパッタリング法を用いた金属酸化物の形成において、基板の加熱を行うことが好ましい。金属酸化物の形成時の基板温度（ステージ温度）を高めることにより、結晶性の高い金属酸化物を形成できる場合がある。スパッタリング法を用いた金属酸化物の形成において、基板加熱の温度は、例えば、１００℃以上４００℃以下であることが好ましく、２００℃以上３００℃以下であることがより好ましい。When forming metal oxides using the sputtering method, it is preferable to heat the substrate. Increasing the substrate temperature (stage temperature) during metal oxide formation may result in the formation of metal oxides with high crystallinity. When forming metal oxides using the sputtering method, the substrate heating temperature is preferably, for example, 100°C or higher and 400°C or lower, and more preferably 200°C or higher and 300°C or lower.
ＣＡＡＣ構造を有する第２の層上に、ＡＬＤ法を用いて第３の層を形成すると、第２の層を核として、第３の層がエピタキシャル成長する場合がある。よって、第３の層の形成時に、第３の層がＣＡＡＣ構造を有する領域を有する場合がある。また、ＣＡＡＣ構造を有する当該領域は、第３の層全体にわたって形成されることが好ましい。When a third layer is formed on a second layer having a CAAC structure using the ALD method, the third layer may grow epitaxially using the second layer as a nucleus. Therefore, when the third layer is formed, the third layer may have a region having a CAAC structure. Furthermore, it is preferable that the region having the CAAC structure is formed throughout the entire third layer.
第３の層を形成後に、熱処理工程を行ってもよい。After forming the third layer, a heat treatment process may be performed.
熱処理の温度は、例えば、１００℃以上８００℃以下、好ましくは２５０℃以上６５０℃以下、さらに好ましくは３５０℃以上５５０℃以下とすることができる。代表的には４００℃±２５℃（３７５℃以上４２５℃以下）とすることができる。また処理時間は、１０時間以下とすることができ、例えば、１分以上５時間以下、又は１分以上２時間以下とすることができる。また、ＲＴＡ装置を用いる場合には処理時間は、例えば、１秒以上５分以下とすることができる。当該熱処理により、第２の層のＣＡＡＣ構造が有する原子レベルの結晶部の隙間を、第３の層により修復することが期待される。The heat treatment temperature can be, for example, 100°C to 800°C, preferably 250°C to 650°C, and more preferably 350°C to 550°C. It can typically be 400°C ± 25°C (375°C to 425°C). The treatment time can be 10 hours or less, for example, 1 minute to 5 hours, or 1 minute to 2 hours. When an RTA apparatus is used, the treatment time can be, for example, 1 second to 5 minutes. It is expected that this heat treatment will repair atomic-level crystalline gaps in the CAAC structure of the second layer with the third layer.
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉、またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプ等のランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。There are no particular limitations on the heating device used for heat treatment, and it may be a device that heats the workpiece by thermal conduction or thermal radiation from a heating element such as a resistance heating element. For example, an electric furnace or an RTA (Rapid Thermal Anneal) device such as an LRTA (Lamp Rapid Thermal Anneal) device or a GRTA (Gas Rapid Thermal Anneal) device can be used. An LRTA device is a device that heats the workpiece by radiating light (electromagnetic waves) emitted from a lamp such as a halogen lamp, metal halide lamp, xenon arc lamp, carbon arc lamp, high-pressure sodium lamp, or high-pressure mercury lamp. A GRTA device is a device that performs heat treatment using high-temperature gas.
当該熱処理工程により、第３の層において、ＣＡＡＣ構造を有する当該領域の結晶性が高まる場合がある。また、ＡＬＤ法による成膜後に、当該領域が第３の層の下方のみに形成されている場合には、当該熱処理工程により、当該領域が上方に広がる場合がある。すなわち、当該熱処理を行うことで、第３の層において、ＣＡＡＣ構造を有する領域が層全体にわたって形成される場合がある。This heat treatment process may increase the crystallinity of the region in the third layer that has the CAAC structure. Furthermore, if this region is formed only below the third layer after deposition by the ALD method, this heat treatment process may cause this region to expand upward. In other words, this heat treatment may result in the formation of a region in the third layer that has the CAAC structure throughout the entire layer.
また当該熱処理工程により、第１の層の少なくとも一部がＣＡＡＣ化することが好ましい。ＣＡＡＣ化は、第２の層の形成において第１の層の中に形成された混合層が核又は種となり、生じやすくなると期待される。第１の層においてＣＡＡＣ化する領域は広いことが好ましく、被形成面近傍までＣＡＡＣ化することが好ましい。Furthermore, it is preferable that at least a portion of the first layer is converted into CAAC by this heat treatment process. It is expected that the CAAC conversion will occur more easily as the mixed layer formed in the first layer during the formation of the second layer acts as a nucleus or seed. It is preferable that the region that is converted into CAAC in the first layer is wide, and it is preferable that CAAC conversion extend to the vicinity of the surface on which it is formed.
また、第１の層の上部から下部に向かってＣＡＡＣ化するため、被形成面である層の材料又は結晶性に限られることなく、当該層近傍までＣＡＡＣ化することができる。例えば、当該層が非晶質構造を有していても、結晶性の高い第１の層を形成することができる。よって、本発明の一態様の酸化物半導体層の作製方法は、被形成面である層が非晶質構造を有する場合に、特に好適である。Furthermore, because the CAAC is formed from the top to the bottom of the first layer, the CAAC can be formed up to the vicinity of the layer, regardless of the material or crystallinity of the layer on which the CAAC is formed. For example, even if the layer has an amorphous structure, a first layer with high crystallinity can be formed. Therefore, the method for forming an oxide semiconductor layer according to one embodiment of the present invention is particularly suitable for the case where the layer on which the CAAC is formed has an amorphous structure.
また、第３の層の形成後に、マイクロ波プラズマ処理を行ってもよい。Furthermore, microwave plasma treatment may be performed after the third layer is formed.
また、前述の加熱処理、及びマイクロ波プラズマ処理の一方又は両方を行うことで、酸化物半導体層全体の結晶性を高くすることができる。Furthermore, by performing one or both of the above-mentioned heat treatment and microwave plasma treatment, the crystallinity of the entire oxide semiconductor layer can be increased.
以上のようにして、酸化物半導体層中の不純物を低減することができる。酸化物半導体層中の不純物濃度が低減した状態で、結晶成長を行うことにより、さらなる結晶性の向上を図ることができる。In this way, the impurities in the oxide semiconductor layer can be reduced. By performing crystal growth in a state where the impurity concentration in the oxide semiconductor layer has been reduced, further improvement in crystallinity can be achieved.
なお、前述の加熱処理、及びマイクロ波プラズマ処理の一方又は両方は、酸化物半導体層上に直接行ってもよいし、酸化物半導体層上に絶縁膜などを形成したのちに行ってもよい。Note that one or both of the heat treatment and microwave plasma treatment described above may be performed directly on the oxide semiconductor layer, or may be performed after forming an insulating film or the like on the oxide semiconductor layer.
第１の層、及び第３の層は、それぞれ結晶性の高い第２の層を核又は種として、結晶性が高くなる。具体的には、第１の層の結晶性は、第２の層の成膜時又は第３の層成膜後の熱処理により、高くなる場合がある。また、第３の層の結晶性は、第３の層の成膜時又は第３の層成膜後の熱処理により、高くなる場合がある。なお、上記熱処理は、結晶性を高めるアシスト作用の機能を有する。The first layer and the third layer each have high crystallinity, using the highly crystalline second layer as a nucleus or seed. Specifically, the crystallinity of the first layer may be increased by heat treatment during the deposition of the second layer or after the deposition of the third layer. The crystallinity of the third layer may be increased by heat treatment during the deposition of the third layer or after the deposition of the third layer. The heat treatment described above also functions to assist in increasing crystallinity.
このように、本発明の一態様の金属酸化物の成膜方法においては、結晶性の高い金属酸化物（すなわち、ＣＡＡＣ）を有する第２の層を核又は種として、上下の金属酸化物（ここでは第１の層、及び第３の層）の結晶性を高くすることができる。これにより、酸化物半導体全体の結晶性を高くすることができる。別言すると、第２の層を核又は種として、上下の金属酸化物を固相成長させ、結晶性の高い酸化物半導体層を形成することができる。このような成膜方法を用いて形成された酸化物半導体層、ここではＣＡＡＣ膜を、Ａｘｉａｌ Ｇｒｏｗｔｈ ＣＡＡＣ（ＡＧ ＣＡＡＣ）と呼称することができる。In this way, in the metal oxide film formation method of one embodiment of the present invention, the second layer having a highly crystalline metal oxide (i.e., CAAC) can be used as a nucleus or seed to increase the crystallinity of the upper and lower metal oxides (here, the first layer and the third layer). This increases the crystallinity of the entire oxide semiconductor. In other words, the upper and lower metal oxides can be grown in a solid phase using the second layer as a nucleus or seed to form a highly crystalline oxide semiconductor layer. An oxide semiconductor layer formed using such a film formation method, here a CAAC film, can be referred to as an axial growth CAAC (AG CAAC).
酸化物半導体層において、ＣＡＡＣ構造を有する領域が層全体にわたって広く存在することが好ましい。第１の層においてＣＡＡＣ構造を有する領域は、第２の層においてＣＡＡＣ構造を有する領域と、結晶が連結している。第３の層においてＣＡＡＣ構造を有する領域は、第２の層においてＣＡＡＣ構造を有する領域と、結晶が連結している。これにより、第１の層と第２の層の境界は観察されない場合がある。また、第２の層と第３の層の境界は観察されない場合がある。酸化物半導体層は、界面が明確に観測されない１つの層である、と表現できる場合がある。酸化物半導体層は、単一の層と表現できる場合がある。In the oxide semiconductor layer, it is preferable that a region having a CAAC structure is widely present throughout the layer. The region having a CAAC structure in the first layer is crystalline connected to the region having a CAAC structure in the second layer. The region having a CAAC structure in the third layer is crystalline connected to the region having a CAAC structure in the second layer. As a result, the boundary between the first layer and the second layer may not be observed. Also, the boundary between the second layer and the third layer may not be observed. The oxide semiconductor layer may be expressed as a single layer with no clearly observable interface. The oxide semiconductor layer may be expressed as a single layer.
第１乃至第３の層のそれぞれにおいて、ＣＡＡＣ構造を有する領域では例えば、高分解能ＴＥＭを用いた断面観察において、被形成面と平行又は略平行に並んだ輝点が確認される。また、第１乃至第３の層のそれぞれが有するＣＡＡＣ構造のｃ軸は、酸化物半導体層の被形成面又は表面の法線方向と平行、又は略平行であることが好ましい。In each of the first to third layers, in a region having a CAAC structure, for example, cross-sectional observation using a high-resolution TEM reveals bright spots aligned parallel or approximately parallel to the surface on which the structure is formed. Furthermore, the c-axis of the CAAC structure in each of the first to third layers is preferably parallel or approximately parallel to the normal direction of the surface or surface on which the structure is formed of the oxide semiconductor layer.
また、第１の層又は第３の層の一部が結晶化されない場合がある。Furthermore, portions of the first layer or third layer may not crystallize.
酸化物半導体層の結晶性を高めることにより、酸化物半導体層を用いたトランジスタの半導体層の電気抵抗の増加抑制、またはトランジスタの初期特性（特にオン電流）が向上し、高速駆動に適したトランジスタとすることが期待できる。また、トランジスタの信頼性を高め、オン電流を大きくすることができる。By increasing the crystallinity of the oxide semiconductor layer, it is expected that an increase in the electrical resistance of the semiconductor layer of a transistor using the oxide semiconductor layer can be suppressed, or the initial characteristics (particularly the on-state current) of the transistor can be improved, making the transistor suitable for high-speed operation. Furthermore, the reliability of the transistor can be improved, and the on-state current can be increased.
本発明の一態様の酸化物半導体層は、層全体にわたって高い結晶性を有する。そのため、酸化物半導体層において、第１乃至第３の層は、積層される膜同士の境界が確認されない場合がある。特に、熱処理を行った後には、積層される膜同士の境界の確認が困難な場合がある。積層される膜同士の境界の有無の確認は、例えば、断面ＴＥＭ、断面ＳＴＥＭ（走査透過電子顕微鏡）、等を用いて行うことができる。The oxide semiconductor layer of one embodiment of the present invention has high crystallinity throughout the entire layer. Therefore, in the oxide semiconductor layer, the boundaries between the stacked films of the first to third layers may not be visible. In particular, it may be difficult to identify the boundaries between the stacked films after heat treatment. The presence or absence of boundaries between the stacked films can be confirmed using, for example, cross-sectional TEM, cross-sectional STEM (scanning transmission electron microscope), or the like.
前述したように、Ｉｎの含有率が高い金属酸化物をトランジスタに用いることで、トランジスタの電界効果移動度を高めることができる。一方、Ｉｎの含有率が高い酸化物半導体は、立方晶系の結晶構造となる傾向がある。そこで、Ｉｎの含有率が高い酸化物半導体を、第２の層に接する第１の層及び第３の層の一方又は両方に用いることで、第２の層が有する結晶の配向が反映された結晶を形成することができる。As mentioned above, using a metal oxide with a high In content in a transistor can increase the field-effect mobility of the transistor. On the other hand, oxide semiconductors with a high In content tend to have a cubic crystal structure. Therefore, by using an oxide semiconductor with a high In content in one or both of the first layer and the third layer in contact with the second layer, it is possible to form crystals that reflect the crystal orientation of the second layer.
また、第２の層が有する結晶と、第１の層又は第３の層が有する結晶の格子不整合度は小さいことが好ましい。これにより、第１の層又は第３の層は、第２の層が有する結晶の配向が反映された結晶を形成することができる。このとき、例えば、酸化物半導体層の高分解能ＴＥＭを用いた断面観察において、被形成面と平行な方向に層状に並んだ輝点が、第１の層又は第３の層で確認される。Furthermore, it is preferable that the lattice mismatch between the crystals of the second layer and the crystals of the first layer or the third layer is small. This allows the first layer or the third layer to form crystals that reflect the orientation of the crystals of the second layer. In this case, for example, when a cross-section of the oxide semiconductor layer is observed using a high-resolution TEM, bright spots arranged in layers in a direction parallel to the surface on which they are formed are observed in the first layer or the third layer.
第２の層が有する結晶と、第１の層又は第３の層が有する結晶の格子不整合度が小さければ、第１の層又は第３の層の結晶構造は特に限定されない。第１の層又は第３の層の結晶構造は、立方晶系、正方晶系、直方晶系、六方晶系、単斜晶系、三方晶系のいずれであってもよい。There are no particular restrictions on the crystal structure of the first or third layer, as long as there is little lattice mismatch between the crystals of the second layer and the crystals of the first or third layer. The crystal structure of the first or third layer may be any of the cubic, tetragonal, orthorhombic, hexagonal, monoclinic, and trigonal systems.
また、本発明の一態様の酸化物半導体層は、被形成面である層と酸化物半導体層との間に、実施の形態１で説明した酸化物層２２７を設けることで、第１の層を形成することなく、作製することができる場合がある。このとき、酸化物半導体層は、第２の層と、第３の層と、の２層構造となる。例えば、酸化物層２２７をＡＬＤ法を用いて形成することで、酸化物層２２７は、酸化物半導体層に含まれる成分と、被形成面である層に含まれる成分とのアロイ化を抑制することができる場合がある。したがって、酸化物半導体層全体の結晶性を高くすることができる場合がある。Furthermore, the oxide semiconductor layer of one embodiment of the present invention can be manufactured without forming the first layer by providing the oxide layer 227 described in Embodiment 1 between the layer on which the oxide semiconductor layer is to be formed and the oxide semiconductor layer in some cases. In this case, the oxide semiconductor layer has a two-layer structure including the second layer and the third layer. For example, by forming the oxide layer 227 by an ALD method, the oxide layer 227 can suppress alloying between components contained in the oxide semiconductor layer and components contained in the layer on which the oxide semiconductor layer is to be formed in some cases. Therefore, the crystallinity of the entire oxide semiconductor layer can be increased in some cases.
以上のように、第１の層を設けない構成においても、第２の層を核又は種として、上方の酸化物半導体を固相成長させ、結晶性の高い酸化物半導体を形成することができる。このような成膜方法を用いて形成された酸化物半導体も、ＡＧ ＣＡＡＣと呼称することができる。As described above, even in a structure in which the first layer is not provided, the second layer can be used as a nucleus or seed to cause solid-phase growth of the oxide semiconductor above, thereby forming an oxide semiconductor with high crystallinity. An oxide semiconductor formed using such a film formation method can also be referred to as AG CAAC.
なお、酸化物層２２７として、第１の層に適用可能な金属酸化物を用いる場合、第１の層を酸化物層２２７と言い換えることができる。Note that when a metal oxide applicable to the first layer is used as the oxide layer 227, the first layer can be referred to as the oxide layer 227.
上記構成において、代表的には、酸化物層２２７をＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成の金属酸化物、又はガリウム酸化物とし、第２の層を元素Ｍを微量に含む金属酸化物とし、第３の層をＩｎ−Ｚｎ酸化物とすることができる。In the above configuration, the oxide layer 227 can typically be made of a metal oxide or gallium oxide having a composition of In:Ga:Zn = 1:3:2 [atomic ratio] or a composition close to that, the second layer can be made of a metal oxide containing a trace amount of element M, and the third layer can be made of In-Zn oxide.
また、本発明の一態様の酸化物半導体層は、第２の成膜方法と、マイクロ波プラズマ処理及び加熱処理の一方又は両方と、を用いることにより作製することができる場合がある。別言すると、第２の層を形成することなく、本発明の一態様の酸化物半導体層を作製することができる場合がある。このとき、酸化物半導体層は、第１の層と、第３の層と、の２層構造となる。例えば、第１の層を形成した後に、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、第１の層の結晶性を高めることができ、第１の層を核又は種として、第３の層の結晶性を高くすることができる。また、第３の層を形成した後、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、酸化物半導体層の結晶性を高めることができる。したがって、酸化物半導体層にＣＡＡＣ構造を形成することができる。Furthermore, the oxide semiconductor layer of one embodiment of the present invention can be formed by using the second film formation method and one or both of microwave plasma treatment and heat treatment. In other words, the oxide semiconductor layer of one embodiment of the present invention can be formed without forming the second layer. In this case, the oxide semiconductor layer has a two-layer structure including a first layer and a third layer. For example, by performing one or both of microwave plasma treatment and heat treatment after forming the first layer, the crystallinity of the first layer can be increased, and the crystallinity of the third layer can be increased using the first layer as a nucleus or seed. Furthermore, by performing one or both of microwave plasma treatment and heat treatment after forming the third layer, the crystallinity of the oxide semiconductor layer can be increased. Therefore, a CAAC structure can be formed in the oxide semiconductor layer.
また、例えば、被形成面である層と酸化物半導体層との間に、実施の形態１で説明した酸化物層２２７を設けることで、酸化物層２２７を核又は種として、第１の層の結晶性を高めることができる。また、第１の層を形成した後、及び／又は、第３の層を形成した後に、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、酸化物半導体層の結晶性を高めることができる。したがって、酸化物半導体層にＣＡＡＣ構造を形成することができる。Furthermore, for example, by providing the oxide layer 227 described in Embodiment 1 between the layer on which the first layer is to be formed and the oxide semiconductor layer, the crystallinity of the first layer can be increased by using the oxide layer 227 as a nucleus or seed. Furthermore, by performing microwave plasma treatment and/or heat treatment after forming the first layer and/or the third layer, the crystallinity of the oxide semiconductor layer can be increased. Therefore, a CAAC structure can be formed in the oxide semiconductor layer.
以上のように、第２の層を設けない構成においても、第１の層を核又は種として、上方の酸化物半導体を固相成長させ、結晶性の高い酸化物半導体を形成することができる。このような成膜方法を用いて形成された酸化物半導体も、ＡＧ ＣＡＡＣと呼称することができる。As described above, even in a structure in which a second layer is not provided, the upper oxide semiconductor can be grown in a solid phase using the first layer as a nucleus or seed, thereby forming an oxide semiconductor with high crystallinity. An oxide semiconductor formed using such a film formation method can also be called an AG CAAC.
また、実施の形態１で説明したように、酸化物半導体層を、第２の成膜方法を用いて形成した第１の層と、第１の層上に第１の成膜方法を用いて形成した第２の層との２層構造とし、当該酸化物半導体層と被形成面である層との間に酸化物層２２７を設けてもよい。このとき、第１の層は、実施の形態１で説明した酸化物半導体層２３０＿１に対応し、第２の層は、実施の形態１で説明した酸化物半導体層２３０＿２に対応する。As described in Embodiment 1, the oxide semiconductor layer may have a two-layer structure including a first layer formed by the second film formation method and a second layer formed on the first layer by the first film formation method, and an oxide layer 227 may be provided between the oxide semiconductor layer and a layer on which the oxide semiconductor layer is to be formed. In this case, the first layer corresponds to the oxide semiconductor layer 230_1 described in Embodiment 1, and the second layer corresponds to the oxide semiconductor layer 230_2 described in Embodiment 1.
［酸化物半導体層の組成］
第２の層は、第１の層と組成が異なることが好ましい。また、第２の層は、第３の層と組成が異なることが好ましい。また、第１の層には、第３の層と同じ組成を用いることができる。または、第１の層と第３の層は、異なる組成とすることもできる。[Composition of oxide semiconductor layer]
The second layer preferably has a different composition from the first layer. The second layer preferably has a different composition from the third layer. The first layer can have the same composition as the third layer. Alternatively, the first layer and the third layer can have different compositions.
第２の層は、Ｉｎを含むことが好ましく、Ｉｎの含有率が高いことがより好ましい。第２の層としてＩｎの含有率が高い金属酸化物を用いることにより、酸化物半導体層をトランジスタに適用する場合において、オン電流を大きく、周波数特性を高くすることができる。The second layer preferably contains In, and more preferably has a high In content. By using a metal oxide with a high In content as the second layer, when the oxide semiconductor layer is used in a transistor, it is possible to increase the on-state current and improve the frequency characteristics.
前述したように、第２の層は、ＣＡＡＣ構造を形成するために好適な組成にすることが好ましい。第２の層は、例えば、亜鉛を含むことが好ましい。亜鉛を含むことで、結晶性の高い金属酸化物となる。As mentioned above, the second layer preferably has a composition suitable for forming a CAAC structure. The second layer preferably contains, for example, zinc. By containing zinc, the second layer becomes a metal oxide with high crystallinity.
第２の層は、例えば、Ｉｎ−Ｚｎ酸化物としてもよい。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成とすることができる。または、インジウム酸化物（酸化インジウムともいう。）を用いてもよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウム、アルミニウム、及び錫の一または複数を用いることが好ましい。The second layer may be, for example, an In-Zn oxide. Specifically, it may have a composition of In:Zn = 1:1 [atomic ratio] or a composition close to that, an In:Zn = 2:1 [atomic ratio] or a composition close to that, or an In:Zn = 4:1 [atomic ratio] or a composition close to that. Alternatively, indium oxide (also referred to as indium oxide) may be used. Note that a composition close to that includes a range of ±30% of the desired atomic ratio. It is also preferable to use one or more of gallium, aluminum, and tin as the element M.
第２の層は、元素Ｍを含むことが好ましい。第２の層が元素Ｍを含むことにより、例えば、金属酸化物に酸素欠損が形成されることを抑制できる。よって、酸化物半導体層を適用するトランジスタの信頼性を高めることができる。第２の層として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。The second layer preferably contains the element M. When the second layer contains the element M, for example, oxygen vacancies can be suppressed from being formed in the metal oxide. This improves the reliability of a transistor incorporating the oxide semiconductor layer. Specifically, the second layer may be made of a metal oxide having an atomic ratio of In:M:Zn = 1:1:1 or a similar composition, an atomic ratio of In:M:Zn = 1:1:1.2 or a similar composition, an atomic ratio of In:M:Zn = 1:1:0.5 or a similar composition, an atomic ratio of In:M:Zn = 1:1:2 or a similar composition, an atomic ratio of In:M:Zn = 4:2:3 or a similar composition, an atomic ratio of In:M:Zn = 1:3:2 or a similar composition, or an atomic ratio of In:M:Zn = 1:3:4 or a similar composition.
また、第２の層は、元素Ｍを微量に含む構成にしてもよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成とすることができる。また、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｓｎ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成とすることができる。The second layer may also be configured to contain a trace amount of element M. For example, it may have a composition of In:Ga:Zn = 4:0.1:1 [atomic ratio] or a composition close thereto, In:Ga:Zn = 2:0.1:1 [atomic ratio] or a composition close thereto, or In:Ga:Zn = 1:0.1:1 [atomic ratio] or a composition close thereto. Also, it may have a composition of In:Sn:Zn = 4:0.1:1 [atomic ratio] or a composition close thereto, In:Sn:Zn = 2:0.1:1 [atomic ratio] or a composition close thereto, or In:Sn:Zn = 1:0.1:1 [atomic ratio] or a composition close thereto.
金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。When metal oxides are formed by sputtering, the composition of the formed metal oxide may differ from the composition of the sputtering target. In particular, the zinc content in the formed metal oxide may decrease by up to 50% compared to the sputtering target.
第１の層及び第３の層のそれぞれは、第２の層に適用可能な金属酸化物を用いることができる。The first and third layers can each be made of the same metal oxides that can be used for the second layer.
例えば、第１の層及び第３の層は、第２の層と比較して、Ｉｎの含有率が高い金属酸化物とすることができる。Ｉｎの含有率が高い金属酸化物を用いることにより、酸化物半導体層をトランジスタに適用する場合において、オン電流を大きく、周波数特性を高くすることができる。For example, the first layer and the third layer can be made of a metal oxide having a higher In content than the second layer. By using a metal oxide with a higher In content, when the oxide semiconductor layer is used in a transistor, the on-state current can be increased and the frequency characteristics can be improved.
また、例えば、第１の層及び第３の層として、第２の層と比較してＧａの含有率が高い金属酸化物を用いることもできる。例えば、第１の層及び第３の層には、それぞれ、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、又はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。Ｇａの含有率を高めることにより、例えば、第１の層及び第３の層のバンドギャップをそれぞれ、第２の層よりも大きくできる場合がある。これにより、第２の層が、バンドギャップが大きい第１の層及び第３の層に挟持され、第２の層が主に電流経路（チャネル）として機能することとなる。第２の層が第１の層及び第３の層により挟持されることで、第２の層の界面及びその近傍のトラップ準位を少なくすることができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。また、バックチャネル側に形成されうる界面準位の影響が低減され、トランジスタの光劣化（例えば、光負バイアス劣化）を抑制でき、トランジスタの信頼性を高めることができる。Furthermore, for example, metal oxides with a higher Ga content than the second layer can be used for the first and third layers. For example, it is preferable to use metal oxides with a composition of In:Ga:Zn = 1:1:1 (atomic ratio) or a similar composition, metal oxides with a composition of In:Ga:Zn = 1:3:2 (atomic ratio) or a similar composition, or metal oxides with a composition of In:Ga:Zn = 1:3:4 (atomic ratio) or a similar composition for the first and third layers, respectively. By increasing the Ga content, for example, it may be possible to make the band gaps of the first and third layers larger than that of the second layer. As a result, the second layer is sandwiched between the first and third layers, which have larger band gaps, and the second layer functions primarily as a current path (channel). By sandwiching the second layer between the first and third layers, it is possible to reduce trap levels at the interface of the second layer and its vicinity. This makes it possible to realize a buried-channel transistor in which the channel is located away from the insulating layer interface, thereby increasing field-effect mobility. It also reduces the influence of interface states that may form on the back channel side, suppressing light degradation of the transistor (e.g., negative bias light degradation), and improving transistor reliability.
また、第１の層及び第３の層の一方を第２の層と比較してＩｎの含有率が高い金属酸化物とし、他方を第２の層と比較してＧａの含有率が高い金属酸化物とすることもできる。Furthermore, one of the first layer and the third layer can be made of a metal oxide having a higher In content than the second layer, and the other can be made of a metal oxide having a higher Ga content than the second layer.
また、第１の層、第２の層、及び第３の層は、それぞれ、上記に記載の組成を有する層を複数、積層して有してもよい。例えば、第３の層は、Ｉｎの含有率が高い金属酸化物上に、Ｇａの含有率が高い金属酸化物を積層した構成としてもよい。Furthermore, the first layer, second layer, and third layer may each have a plurality of layers having the composition described above stacked together. For example, the third layer may have a configuration in which a metal oxide with a high Ga content is stacked on a metal oxide with a high In content.
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物等の、複数種の金属元素を有する金属酸化物膜をＡＬＤ法で成膜する場合、狙いの組成に合わせて、各金属元素を含むプリカーサのサイクル数の比を設定することができる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を成膜する場合、Ｉｎを含むプリカーサの成膜と酸化剤による処理のサイクルを１回行い、Ｇａを含むプリカーサの成膜と酸化剤による処理のサイクルを３回行い、Ｚｎを含むプリカーサの成膜と酸化剤による処理のサイクルを２回行うことができる。ただし、各金属元素を含むプリカーサのサイクル数の比と、成膜された金属酸化物膜における各金属元素の原子数比が一致しない場合もある。When depositing a metal oxide film containing multiple metal elements, such as In-Ga-Zn oxide, using the ALD method, the ratio of the number of cycles of precursors containing each metal element can be set to match the target composition. For example, when depositing an In-Ga-Zn oxide film with an atomic ratio of In:Ga:Zn = 1:3:2, one cycle of depositing an In-containing precursor and treating it with an oxidizing agent can be performed, three cycles of depositing a Ga-containing precursor and treating it with an oxidizing agent can be performed, and two cycles of depositing a Zn-containing precursor and treating it with an oxidizing agent can be performed. However, the ratio of the number of cycles of precursors containing each metal element and the atomic ratio of each metal element in the deposited metal oxide film may not always match.
本発明の一態様の酸化物半導体層は、第１の層及び第３の層として、単層の形成ではＣＡＡＣ構造を形成しづらい組成を用いた場合においても、第２の層を核として結晶成長が生じることにより、第１の層及び第３の層を含めた酸化物半導体層全体において、ＣＡＡＣ構造を有する構成とすることができる。または、第１の層及び第３の層のそれぞれの少なくとも一部を含めた領域と、第２の層とにわたる領域において、ＣＡＡＣ構造を有する構成とすることができる。In one embodiment of the present invention, even when the first and third layers are formed using compositions that make it difficult to form a CAAC structure when a single layer is formed, the oxide semiconductor layer can have a structure in which the entire oxide semiconductor layer, including the first and third layers, has a CAAC structure because crystal growth occurs using the second layer as a nucleus. Alternatively, the CAAC structure can be formed in a region that includes at least a portion of each of the first and third layers and the second layer.
特に、第１の層及び第３の層のＩｎの含有率が高い組成においても、トランジスタの半導体層として好適な結晶性とすることができる。本発明の一態様の酸化物半導体層においては、Ｉｎの含有率を高くすることによるトランジスタのオン特性の向上と、結晶性の高いＣＡＡＣ構造とすることによる信頼性の向上と、を両立することができる。In particular, even when the first layer and the third layer have a high In content, the oxide semiconductor layer can have suitable crystallinity for use as a semiconductor layer of a transistor. In the oxide semiconductor layer of one embodiment of the present invention, the increase in the In content can improve the on-state characteristics of the transistor, while the use of a CAAC structure with high crystallinity can improve reliability.
また、第１の層及び第３の層は、第２の層と同じ組成の金属酸化物を用いてもよい。同じ組成を用いることにより、熱処理を行った後のＣＡＡＣ化が生じやすくなる場合がある。Furthermore, the first and third layers may be made of metal oxides with the same composition as the second layer. Using the same composition may make it easier for CAAC to form after heat treatment.
また、前述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層は、１種の成膜方法を用いて形成されたＣＡＡＣ構造の酸化物半導体層と比較して、膜の比誘電率、膜密度、及び膜の硬度のいずれか一または複数が高くなる場合がある。Furthermore, an oxide semiconductor layer having a CAAC structure formed using the two types of film formation methods described above may have a higher film relative permittivity, film density, and film hardness, in some cases, compared to an oxide semiconductor layer having a CAAC structure formed using a single type of film formation method.
前述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する酸化物半導体層を、トランジスタのチャネル形成領域に用いることで、優れた特性を有するトランジスタ（例えば、オン電流が大きいトランジスタ、電界効果移動度が高いトランジスタ、Ｓ値が小さいトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタ、信頼性の高いトランジスタなど）を実現することができる。By using an oxide semiconductor layer having a CAAC structure formed using the two film formation methods described above in the channel formation region of a transistor, it is possible to realize a transistor with excellent characteristics (e.g., a transistor with a large on-state current, a transistor with high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.).
酸化物半導体層に用いる金属酸化物の組成の分析には、例えば、ＥＤＸ、ＸＰＳ、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ａｔｏｍｉｃ Ｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。To analyze the composition of the metal oxide used in the oxide semiconductor layer, for example, EDX, XPS, inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma atomic emission spectrometry (ICP-AES) can be used. Alternatively, analysis may be performed using a combination of these techniques. Note that for elements with low content, the actual content and the content obtained by analysis may differ due to analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
［トランジスタの酸化物半導体層］
本実施の形態の酸化物半導体層は、トランジスタの半導体層として用いることができる。[Oxide semiconductor layer of transistor]
The oxide semiconductor layer of this embodiment can be used as a semiconductor layer of a transistor.
本実施の形態の酸化物半導体層は、ＣＡＡＣ構造を有する。ＣＡＡＣ構造を有する酸化物半導体層では、結晶部において金属原子が被形成面に平行、または略平行な方向に層状に配列する。The oxide semiconductor layer of this embodiment has a CAAC structure. In an oxide semiconductor layer having a CAAC structure, metal atoms in the crystal portion are arranged in layers parallel or approximately parallel to the surface on which they are formed.
ＣＡＡＣ構造を有する酸化物半導体層では、電流異方性が発現すると推定される。例えば、ＩＧＺＯ結晶において、電流はｃ軸方向と比較してａ軸方向に流れ易い。つまり、ＣＡＡＣ構造を有する酸化物半導体層において、電流は縦方向よりも横方向に流れ易いと推定される。It is believed that current anisotropy occurs in oxide semiconductor layers with a CAAC structure. For example, in IGZO crystals, current flows more easily in the a-axis direction than in the c-axis direction. In other words, it is believed that current flows more easily in the horizontal direction than in the vertical direction in oxide semiconductor layers with a CAAC structure.
先の実施の形態で説明した半導体装置において、酸化物半導体層２３０は、被形成面に平行、または略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造のａ−ｂ面が、被形成面に平行、または略平行な方向に設けられる、と表現することもできる。ここで、酸化物半導体層２３０は、被形成面の一部である酸化物層２２７を間に挟んで、開口部２９０の側壁に沿って設けられる。よって、酸化物半導体層２３０において、開口部２９０の側壁に平行、または略平行な方向に金属原子が層状に配列する。このような構成にすることで、トランジスタのチャネルにおいて、電流が流れる向きに沿って、ＣＡＡＣ構造のａ−ｂ面を設けることができる。これにより、トランジスタのオン電流を大きくすることができる。In the semiconductor device described in the previous embodiment, the oxide semiconductor layer 230 has metal atoms arranged in layers parallel to or approximately parallel to the surface on which it is formed. It can also be expressed as the a-b plane of the CAAC structure being provided in a direction parallel to or approximately parallel to the surface on which it is formed. Here, the oxide semiconductor layer 230 is provided along the sidewall of the opening 290, sandwiching the oxide layer 227, which is part of the surface on which it is formed. Therefore, in the oxide semiconductor layer 230, the metal atoms are arranged in layers parallel to or approximately parallel to the sidewall of the opening 290. With this structure, the a-b plane of the CAAC structure can be provided along the direction of current flow in the channel of the transistor. This allows the on-state current of the transistor to be increased.
本実施の形態の酸化物半導体層をトランジスタの半導体層として用いる場合には、酸化物半導体層の厚さは、例えば、３ｎｍ以上２００ｎｍ以下であることが好ましく、３ｎｍ以上１００ｎｍ以下であることが好ましく、さらには５ｎｍ以上１００ｎｍ以下であることが好ましく、さらには１０ｎｍ以上１００ｎｍ以下であることが好ましく、さらには１０ｎｍ以上７０ｎｍ以下であることが好ましく、さらには１５ｎｍ以上７０ｎｍ以下であることが好ましく、さらには１５ｎｍ以上５０ｎｍ以下であることが好ましく、さらには２０ｎｍ以上５０ｎｍ以下であることが好ましい。また、より微細な半導体装置に用いるトランジスタにおいては、酸化物半導体層２３０の膜厚は、１ｎｍ以上２０ｎｍ以下であることが好ましく、３ｎｍ以上１５ｎｍ以下であることが好ましく、５ｎｍ以上１２ｎｍ以下であることが好ましく、５ｎｍ以上１０ｎｍ以下であることが好ましい。また、トランジスタのチャネル形成領域における酸化物半導体層の平均の膜厚は例えば、２ｎｍ以上１５ｎｍ以下であることが特に好ましい。When the oxide semiconductor layer of this embodiment is used as a semiconductor layer of a transistor, the thickness of the oxide semiconductor layer is, for example, preferably 3 nm to 200 nm, more preferably 3 nm to 100 nm, further preferably 5 nm to 100 nm, further preferably 10 nm to 100 nm, further preferably 10 nm to 70 nm, further preferably 15 nm to 70 nm, further preferably 15 nm to 50 nm, and further preferably 20 nm to 50 nm. Furthermore, in transistors used in smaller semiconductor devices, the film thickness of the oxide semiconductor layer 230 is preferably 1 nm to 20 nm, more preferably 3 nm to 15 nm, further preferably 5 nm to 12 nm, and further preferably 5 nm to 10 nm. Furthermore, the average film thickness of the oxide semiconductor layer in the channel formation region of the transistor is particularly preferably, for example, 2 nm to 15 nm.
第２の層は、例えば、２００ｎｍ以下であることが好ましい。また、第２の層が層状である場合には、例えば、１ｎｍ以上２００ｎｍ以下であることが好ましく、１ｎｍ以上１００ｎｍ以下であることがより好ましく、２ｎｍ以上１００ｎｍ以下であることが好ましい。The second layer preferably has a thickness of, for example, 200 nm or less. Furthermore, if the second layer is layered, it preferably has a thickness of, for example, 1 nm or more and 200 nm or less, more preferably 1 nm or more and 100 nm or less, and more preferably 2 nm or more and 100 nm or less.
または、第２の層が結晶核として機能し得るのであれば、第２の層が層状に存在せず、島状の領域の集合体となる場合もある。このような場合には例えば、第２の層が有する島状の領域は、離散的に存在する。Alternatively, if the second layer can function as a crystal nucleus, the second layer may not exist in a layered structure, but may be a collection of island-like regions. In such cases, for example, the island-like regions of the second layer exist discretely.
第１の層及び第３の層はそれぞれ、例えば、０．５ｎｍ以上５０ｎｍ以下であることが好ましく、０．５ｎｍ以上３０ｎｍ以下であることがより好ましく、０．５ｎｍ以上２０ｎｍ以下であることがより好ましく、１ｎｍ以上５０ｎｍ以下であることがより好ましく、１ｎｍ以上３０ｎｍ以下であることがより好ましく、１ｎｍ以上２０ｎｍ以下であることがより好ましく、２ｎｍ以上２０ｎｍ以下であることがより好ましい。また、第１の層は、０．５ｎｍ以上３ｎｍ以下であることがさらに好ましい。The first layer and the third layer each preferably have a thickness of 0.5 nm to 50 nm, more preferably 0.5 nm to 30 nm, more preferably 0.5 nm to 20 nm, more preferably 1 nm to 50 nm, more preferably 1 nm to 30 nm, more preferably 1 nm to 20 nm, and more preferably 2 nm to 20 nm. Furthermore, the first layer preferably has a thickness of 0.5 nm to 3 nm.
［酸化物半導体中の不純物］
ここで、酸化物半導体中における各不純物の影響について説明する。[Impurities in oxide semiconductors]
Here, the influence of each impurity in an oxide semiconductor will be described.
先の実施の形態で説明したように、半導体層に酸化物半導体を用いるトランジスタにおいて、酸化物半導体中のチャネル形成領域に酸素欠損（ＶＯ）および不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。したがって、ＯＳトランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素などが挙げられる。As described in the above embodiment, in a transistor using an oxide semiconductor for a semiconductor layer, if oxygen vacancies (VO ) and impurities exist in a channel formation region of the oxide semiconductor, the electrical characteristics are likely to fluctuate and reliability may be reduced. Therefore, reducing the impurity concentration in the oxide semiconductor is effective for stabilizing the electrical characteristics of an OS transistor. Furthermore, in order to reduce the impurity concentration in the oxide semiconductor, it is preferable to also reduce the impurity concentration in a nearby film. Examples of impurities include hydrogen, carbon, and nitrogen.
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。When an oxide semiconductor contains silicon or carbon, which is one of Group 14 elements, defect levels are formed in the oxide semiconductor. Therefore, the carbon concentration in a channel formation region of the oxide semiconductor measured by SIMS is set to 1×10 atoms/cmor less, preferably 5×10 atoms/cmor less, more preferably 3×10 atoms/cmor less, more preferably 1×10 atoms/cm or less, still more preferably3 ×10 atoms/cmor less, and still more preferably 1×10 atoms/cm orless . The silicon concentration in the channel formation region of the oxide semiconductor measured by SIMS is 1×1020 atoms/cm3 or less, preferably 5×1019 atoms/cm3 or less, more preferably 3×1019 atoms/cm3 or less, more preferably 1×1019 atoms/cm3 or less, more preferably 3×1018 atoms/cm3 or less, and still more preferably 1×1018 atoms/cm3 or less.
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。Furthermore, when an oxide semiconductor contains nitrogen, electrons serving as carriers are generated, the carrier concentration increases, and the semiconductor is likely to become n-type. As a result, a transistor using an oxide semiconductor containing nitrogen as a semiconductor is likely to have normally-on characteristics. Alternatively, when an oxide semiconductor contains nitrogen, trap states may be formed. As a result, the electrical characteristics of the transistor may become unstable. Therefore, the nitrogen concentration in the channel formation region of the oxide semiconductor measured by SIMS is set to 1×1020 atoms/cm3 or less, preferably 5×1019 atoms/cm3 or less, more preferably 1×1019 atoms/cm3 or less, more preferably 5×1018 atoms/cm3 or less, more preferably 1×1018 atoms/cm3 or less, and still more preferably 5×1017 atoms/cm3 or less.
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３未満とする。なお、酸化物半導体のチャネル形成領域における水素濃度の下限値については、特に限定は無いが、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上とすることができる。Furthermore, hydrogen contained in an oxide semiconductor may react with oxygen bonded to a metal atom to form water, thereby forming an oxygen vacancy. When hydrogen enters the oxygen vacancy, electrons serving as carriers may be generated. Furthermore, some of the hydrogen may bond with oxygen bonded to a metal atom to generate electrons serving as carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable to reduce hydrogen as much as possible in the channel formation region of the oxide semiconductor. Specifically, the hydrogen concentration in the channel formation region of the oxide semiconductor measured by SIMS is less than 1×1020 atoms/cm3 , preferably less than 5×1019 atoms/cm3 , more preferably less than 1×1019 atoms/cm3 , more preferably less than 5×1018 atoms/cm3 , more preferably less than 1×1018 atoms/cm3 , and even more preferably less than 1×1017 atoms/cm3 . Note that the lower limit of the hydrogen concentration in the channel formation region of the oxide semiconductor is not particularly limited, but can be, for example, 1×1016 atoms/cm3 or more.
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。Furthermore, when an oxide semiconductor contains an alkali metal or alkaline earth metal, defect levels may be formed and carriers may be generated. Therefore, a transistor using an oxide semiconductor containing an alkali metal or alkaline earth metal is likely to have normally-on characteristics. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1×1018 atoms/cm3 or less, preferably 2×1016 atoms/cm3 or less.
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。By using an oxide semiconductor with sufficiently reduced impurities in the channel formation region of a transistor, stable electrical characteristics can be achieved.
本実施の形態は、他の実施の形態又は実施例と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments or examples as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態３）
本実施の形態では、本発明の一態様の記憶装置について図２２Ａ乃至図２９を用いて説明する。本発明の一態様の記憶装置は、メモリセルを有する。当該メモリセルは、トランジスタ及び容量素子を有する。(Embodiment 3)
22A to 29. The memory device of one embodiment of the present invention includes a memory cell. The memory cell includes a transistor and a capacitor.
＜記憶装置の構成例１＞
図２２Ａ乃至図２２Ｃを用いて、トランジスタ及び容量素子を有する記憶装置の構成を説明する。図２２Ａは、トランジスタ２００及び容量素子１００を有する記憶装置の平面図である。図２２Ｂは、図２２Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図２２Ｃは、図２２Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。<Configuration example 1 of storage device>
22A to 22C will be used to describe the structure of a memory device including a transistor and a capacitor. Fig. 22A is a plan view of a memory device including a transistor 200 and a capacitor 100. Fig. 22B is a cross-sectional view taken along dashed line A1-A2 in Fig. 22A. Fig. 22C is a cross-sectional view taken along dashed line A3-A4 in Fig. 22A.
図２２Ａ乃至図２２Ｃに示す記憶装置は、基板（図示しない）上の絶縁層１４０と、絶縁層１４０上の導電層１１０と、導電層１１０上のメモリセル１５０と、導電層１１０上の絶縁層１８０と、絶縁層２８０と、を有する。絶縁層１４０、絶縁層１８０、及び絶縁層２８０は、層間膜として機能する。導電層１１０は、配線として機能する。The memory device shown in Figures 22A to 22C has an insulating layer 140 on a substrate (not shown), a conductive layer 110 on the insulating layer 140, a memory cell 150 on the conductive layer 110, an insulating layer 180 on the conductive layer 110, and an insulating layer 280. The insulating layer 140, the insulating layer 180, and the insulating layer 280 function as interlayer films. The conductive layer 110 functions as wiring.
メモリセル１５０は、導電層１１０上の容量素子１００と、容量素子１００上のトランジスタ２００と、を有する。The memory cell 150 has a capacitor 100 on a conductive layer 110 and a transistor 200 on the capacitor 100.
容量素子１００は、導電層１１０上の導電層１１５と、導電層１１５上の絶縁層１３０と、絶縁層１３０上の導電層２２０＿１と、を有する。導電層２２０＿１は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電層１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁層１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。なお、導電層２２０＿１上に設けられる導電層２２０＿２を容量素子１００の上部電極の一部とみなすこともできる。The capacitor 100 has a conductive layer 115 on the conductive layer 110, an insulating layer 130 on the conductive layer 115, and a conductive layer 220_1 on the insulating layer 130. The conductive layer 220_1 functions as one of a pair of electrodes (sometimes referred to as an upper electrode), the conductive layer 115 functions as the other of the pair of electrodes (sometimes referred to as a lower electrode), and the insulating layer 130 functions as a dielectric. In other words, the capacitor 100 constitutes a MIM (Metal-Insulator-Metal) capacitor. Note that the conductive layer 220_2 provided on the conductive layer 220_1 can also be considered part of the upper electrode of the capacitor 100.
図２２Ｂ及び図２２Ｃに示すように、絶縁層１８０には、導電層１１０に達する開口部１９０が設けられている。導電層１１５の少なくとも一部は、開口部１９０内に配置されている。なお、導電層１１５は、開口部１９０内において導電層１１０の上面に接する領域と、開口部１９０内において絶縁層１８０の側面に接する領域と、絶縁層１８０の上面の少なくとも一部に接する領域と、を有する。絶縁層１３０は、少なくとも一部が開口部１９０内に位置するように配置されている。導電層２２０＿１は、少なくとも一部が開口部１９０内に位置するように配置されている。なお、導電層２２０＿１は、図２２Ｂ及び図２２Ｃに示すように、開口部１９０を埋め込むように設けることが好ましい。なお、開口部１９０の内部に設ける膜は、それぞれ、ＡＬＤ法を用いて形成することが好ましい。これにより、当該膜の被覆性が良好となる。例えば、導電層１１５、絶縁層１３０、及び導電層２２０＿１は、それぞれ、ＡＬＤ法を用いて形成することが好ましい。22B and 22C, an opening 190 is provided in the insulating layer 180, reaching the conductive layer 110. At least a portion of the conductive layer 115 is disposed within the opening 190. The conductive layer 115 has a region within the opening 190 that contacts the upper surface of the conductive layer 110, a region within the opening 190 that contacts the side surface of the insulating layer 180, and a region that contacts at least a portion of the upper surface of the insulating layer 180. The insulating layer 130 is disposed so that at least a portion of it is located within the opening 190. The conductive layer 220_1 is disposed so that at least a portion of it is located within the opening 190. As shown in FIGS. 22B and 22C, the conductive layer 220_1 is preferably disposed so as to fill the opening 190. The films disposed within the opening 190 are preferably formed using the ALD method. This improves the coverage of the films. For example, the conductive layer 115, the insulating layer 130, and the conductive layer 220_1 are preferably formed using an ALD method.
容量素子１００は、開口部１９０内において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。また、記憶装置の微細化または高集積化を推し進めることができる。The capacitive element 100 is configured so that the upper electrode and lower electrode face each other across a dielectric not only on the bottom surface but also on the side surfaces within the opening 190, allowing for a larger capacitance per unit area. Therefore, the deeper the opening 190, the larger the capacitance of the capacitive element 100 can be. Increasing the capacitance per unit area of the capacitive element 100 in this way can stabilize the read operation of the memory device. It can also promote the miniaturization and high integration of memory devices.
図２２Ｂ及び図２２Ｃでは、開口部１９０の側壁が、導電層１１０の上面に対して垂直である例を示す。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、記憶装置の微細化または高集積化を図ることができる。Figures 22B and 22C show an example in which the sidewalls of the opening 190 are perpendicular to the upper surface of the conductive layer 110. In this case, the opening 190 has a cylindrical shape. This configuration makes it possible to miniaturize or increase the integration density of the memory device.
開口部１９０の側壁及び導電層１１０の上面に沿って導電層１１５及び絶縁層１３０が積層して設けられている。また、開口部１９０を埋めるように、絶縁層１３０上に導電層２２０＿１が設けられている。このような構成を有する容量素子１００は、トレンチ型容量又はトレンチ容量と呼称してもよい。A conductive layer 115 and an insulating layer 130 are stacked along the sidewall of the opening 190 and the top surface of the conductive layer 110. Furthermore, a conductive layer 220_1 is provided on the insulating layer 130 so as to fill the opening 190. A capacitor element 100 having such a configuration may be referred to as a trench capacitor or trench capacitor.
また、容量素子１００上に、絶縁層２８０が配置されている。絶縁層２８０は、絶縁層１３０上に位置する部分と、導電層２２０＿２上に位置する部分と、を有する。Furthermore, an insulating layer 280 is disposed on the capacitive element 100. The insulating layer 280 has a portion located on the insulating layer 130 and a portion located on the conductive layer 220_2.
トランジスタ２００は、導電層２２０＿１及び導電層２２０＿２を有する導電層２２０と、絶縁層２８０上の導電層２４０と、酸化物層２２７と、酸化物層２２７上の酸化物半導体層２３０と、酸化物半導体層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。The transistor 200 includes a conductive layer 220 having conductive layers 220_1 and 220_2, a conductive layer 240 on an insulating layer 280, an oxide layer 227, an oxide semiconductor layer 230 on the oxide layer 227, an insulating layer 250 on the oxide semiconductor layer 230, and a conductive layer 260 on the insulating layer 250.
トランジスタ２００において、酸化物半導体層２３０は半導体層として機能し、導電層２６０はゲート電極として機能し、絶縁層２５０はゲート絶縁層として機能し、導電層２２０はソース電極及びドレイン電極の一方として機能し、導電層２４０はソース電極及びドレイン電極の他方として機能する。In the transistor 200, the oxide semiconductor layer 230 functions as a semiconductor layer, the conductive layer 260 functions as a gate electrode, the insulating layer 250 functions as a gate insulating layer, the conductive layer 220 functions as one of the source electrode and the drain electrode, and the conductive layer 240 functions as the other of the source electrode and the drain electrode.
トランジスタ２００については、実施の形態１（図５Ａ）における説明を参照できるため、詳細な説明は省略する。また、メモリセル１５０が有するトランジスタは、トランジスタ２００に限定されず、実施の形態１で例示した各トランジスタを適用することができる。For transistor 200, the description in embodiment 1 (Figure 5A) can be referred to, so a detailed description will be omitted. Furthermore, the transistor included in memory cell 150 is not limited to transistor 200, and each of the transistors exemplified in embodiment 1 can also be applied.
図２２Ａ乃至図２２Ｃに示すように、トランジスタ２００は、容量素子１００と重なるように設けられる。また、トランジスタ２００の構造の一部が設けられる開口部２９０は、容量素子１００の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電層２２０は、トランジスタ２００のソース電極及びドレイン電極の一方としての機能と、容量素子１００の上部電極としての機能とを有するため、トランジスタ２００と容量素子１００は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００及び容量素子１００を設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。図２２Ｂ及び図２２Ｃでは、開口部１９０の幅が、開口部２９０の幅よりも小さい例を示す。開口部１９０の幅と、開口部２９０の幅と、の大小関係は特に限定されない。微細化の観点から、開口部１９０の幅は、開口部２９０の幅と同じかそれよりも小さいことが好ましい。22A to 22C, the transistor 200 is provided so as to overlap with the capacitor 100. Furthermore, the opening 290 in which part of the structure of the transistor 200 is provided overlaps with the opening 190 in which part of the structure of the capacitor 100 is provided. In particular, the conductive layer 220 functions as one of the source electrode and drain electrode of the transistor 200 and as the upper electrode of the capacitor 100. Therefore, the transistor 200 and the capacitor 100 share part of their structures. With this configuration, the transistor 200 and the capacitor 100 can be provided without significantly increasing the occupied area in a planar view. This reduces the occupied area of the memory cell 150, thereby enabling the memory cells 150 to be arranged at a high density and increasing the storage capacity of the storage device. In other words, the storage device can be highly integrated. In FIGS. 22B and 22C, an example is shown in which the width of the opening 190 is smaller than the width of the opening 290. The relationship between the width of the opening 190 and the width of the opening 290 is not particularly limited. From the perspective of miniaturization, it is preferable that the width of opening 190 be the same as or smaller than the width of opening 290.
また、トランジスタ２００を容量素子１００の上方に設けることで、トランジスタ２００は、容量素子１００の作製時の熱処理の影響を受けない。したがって、トランジスタ２００において、しきい値電圧の変動、及び寄生抵抗の増大などの電気特性の劣化、並びに電気特性の劣化に伴う電気特性のばらつきの増大などを抑制できる。Furthermore, by providing the transistor 200 above the capacitor 100, the transistor 200 is not affected by the heat treatment that occurs during the manufacturing of the capacitor 100. Therefore, in the transistor 200, it is possible to suppress deterioration of electrical characteristics such as fluctuations in threshold voltage and increases in parasitic resistance, as well as increases in variations in electrical characteristics due to the deterioration of electrical characteristics.
メモリセル１５０が有するトランジスタとして、実施の形態１で説明したトランジスタ２００Ａを適用した記憶装置を、図２５Ａ乃至図２５Ｃに示す。図２５Ａは、トランジスタ２００Ａ及び容量素子１００を有する記憶装置の平面図である。図２５Ｂは、図２５Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図２５Ｃは、図２５Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。FIGS. 25A to 25C show a memory device in which the transistor 200A described in Embodiment 1 is used as the transistor included in the memory cell 150. FIG. 25A is a plan view of a memory device including the transistor 200A and the capacitor 100. FIG. 25B is a cross-sectional view taken along dashed line A1-A2 in FIG. 25A. FIG. 25C is a cross-sectional view taken along dashed line A3-A4 in FIG. 25A.
また、図２５Ｂ及び図２５Ｃに示すように、絶縁層１３０の側端部と導電層２２０の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁層１３０と導電層２２０を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。Alternatively, as shown in Figures 25B and 25C, a structure may be used in which the side edges of the insulating layer 130 and the conductive layer 220 coincide with each other. By using such a structure, the insulating layer 130 and the conductive layer 220 can be formed using the same mask, simplifying the manufacturing process of the memory device.
本実施の形態に示す記憶装置の回路図を図３１Ａに示す。図３１Ａに示すように、図２２Ａ乃至図２２Ｃに示す構成は、メモリセルとして機能する。メモリセル９５１は、トランジスタＭ１と容量素子ＣＡとを有する。ここで、トランジスタＭ１はトランジスタ２００に対応し、容量素子ＣＡは容量素子１００に対応する。Figure 31A shows a circuit diagram of the memory device described in this embodiment. As shown in Figure 31A, the configuration shown in Figures 22A to 22C functions as a memory cell. The memory cell 951 has a transistor M1 and a capacitor CA. Here, the transistor M1 corresponds to the transistor 200, and the capacitor CA corresponds to the capacitor 100.
トランジスタＭ１のソース及びドレインの一方は、容量素子ＣＡの一対の電極の一方に接続される。トランジスタＭ１のソース及びドレインの他方は、配線ＢＩＬに接続される。トランジスタＭ１のゲートは、配線ＷＯＬに接続される。容量素子ＣＡの一対の電極の他方は、配線ＣＡＬに接続される。One of the source and drain of transistor M1 is connected to one of a pair of electrodes of capacitor CA. The other of the source and drain of transistor M1 is connected to wiring BIL. The gate of transistor M1 is connected to wiring WOL. The other of the pair of electrodes of capacitor CA is connected to wiring CAL.
ここで、配線ＢＩＬは導電層２４０に対応し、配線ＷＯＬは導電層２６０に対応し、配線ＣＡＬは導電層１１０に対応する。図２２Ａ乃至図２２Ｃに示すように、導電層２６０はＸ方向に延在して設けられ、導電層２４０はＹ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＩＬと、配線ＷＯＬは互いに交差して設けられる。なお、配線ＢＩＬと配線ＷＯＬが交差する各点にメモリセル１５０を設けることで、マトリクス状のメモリセルアレイを形成することができる。また、図２２Ａでは、配線ＣＡＬ（導電層１１０）は、配線ＷＯＬ（導電層２６０）に平行に設けられている。なお、本発明はこれに限られるものではない。配線ＣＡＬは、例えば、配線ＢＩＬ（導電層２４０）に平行に設けられてもよい。また、配線ＣＡＬは、Ｘ方向及びＹ方向に広がる膜状の形状でもよい。Here, the wiring BIL corresponds to the conductive layer 240, the wiring WOL corresponds to the conductive layer 260, and the wiring CAL corresponds to the conductive layer 110. As shown in Figures 22A to 22C, it is preferable that the conductive layer 260 is provided extending in the X direction, and the conductive layer 240 is provided extending in the Y direction. With this configuration, the wiring BIL and the wiring WOL are provided intersecting with each other. Note that by providing memory cells 150 at each point where the wiring BIL and the wiring WOL intersect, a matrix-shaped memory cell array can be formed. Also, in Figure 22A, the wiring CAL (conductive layer 110) is provided parallel to the wiring WOL (conductive layer 260). Note that the present invention is not limited to this. The wiring CAL may be provided parallel to the wiring BIL (conductive layer 240), for example. The wiring CAL may also have a film-like shape extending in the X and Y directions.
図２２Ａ乃至図２２Ｃに示すメモリセル１５０では、開口部２９０をＺ方向に延在した円筒状の形状にしたが、本発明はこれに限られるものではない。例えば、図２３Ａ及び図２３Ｂに示すように、開口部２９０をＹ方向に延在したスリット状（溝状、トレンチ状ということもできる。）の形状にすることができる。この場合、開口部２９０内において、導電層２６０もＹ方向に延在して形成される。このような構造にすることで、１つのスリット状の開口部２９０には、複数のトランジスタを設けることができる。つまり、Ｙ方向に配列する各トランジスタに対して１個ずつ開口部を設け、当該開口部を埋め込むように絶縁層２５０を設ける必要がなくなるため、Ｙ方向に配列する各トランジスタをより密に配列することができる。よって、記憶装置の微細化及び高集積化を図ることができる。In the memory cell 150 shown in Figures 22A to 22C, the opening 290 has a cylindrical shape extending in the Z direction, but the present invention is not limited to this. For example, as shown in Figures 23A and 23B, the opening 290 can be slit-shaped (also called groove-shaped or trench-shaped) extending in the Y direction. In this case, the conductive layer 260 is also formed extending in the Y direction within the opening 290. With this structure, multiple transistors can be provided in one slit-shaped opening 290. In other words, there is no need to provide one opening for each transistor arranged in the Y direction and to provide an insulating layer 250 to fill the opening, so the transistors arranged in the Y direction can be arranged more densely. This allows for miniaturization and high integration of memory devices.
導電層２６０は、開口部２９０の中でＹ方向に延在して設けられている。よって、図２３Ａ及び図２３Ｂに示すように、導電層２６０の上面を開口部２９０の外の絶縁層２５０の上面より低くして、導電層２８７と接触しない構造にすることが好ましい。なお、この構成に限られず、導電層２６０をＸ方向に延在する構成にすることもできる。この場合、導電層２６０の上面を絶縁層２５０の上面より高くして、導電層２６０の絶縁層２５０の上面より上の部分をＸ方向に延在させればよい。また、この場合、導電層２８７及び導電層２８９を設けずに、導電層２４０をＹ方向に延在させればよい。The conductive layer 260 is provided within the opening 290, extending in the Y direction. Therefore, as shown in Figures 23A and 23B, it is preferable to make the upper surface of the conductive layer 260 lower than the upper surface of the insulating layer 250 outside the opening 290 so that it does not come into contact with the conductive layer 287. However, this configuration is not limited to this, and the conductive layer 260 can also be configured to extend in the X direction. In this case, the upper surface of the conductive layer 260 can be made higher than the upper surface of the insulating layer 250, and the portion of the conductive layer 260 above the upper surface of the insulating layer 250 can extend in the X direction. In this case, the conductive layer 287 and the conductive layer 289 can be omitted, and the conductive layer 240 can be made to extend in the Y direction.
また、酸化物半導体層２３０は、Ｙ方向に配列された各トランジスタで分断して形成される。また、酸化物半導体層２３０と同様に、導電層２４０もＹ方向に配列された各トランジスタで分断して形成される。Furthermore, the oxide semiconductor layer 230 is formed by dividing it into sections for each transistor arranged in the Y direction. Furthermore, like the oxide semiconductor layer 230, the conductive layer 240 is also formed by dividing it into sections for each transistor arranged in the Y direction.
また、図２３Ａ及び図２３Ｂに示すように、導電層２４０上に導電層２８７が形成され、絶縁層２５０上に絶縁層２８８が形成され、導電層２８７及び絶縁層２８８上に導電層２８９が形成される。導電層２８９は配線ＢＩＬに対応する。導電層２８９は導電層２６０と交差して設けられるため、Ｘ方向に延在して形成される。導電層２８９は、導電層２４０または導電層２６０に用いることが可能な導電性材料を用いればよい。絶縁層２８８は層間絶縁膜として機能しており、絶縁層１８０等に用いることが可能な絶縁性材料を用いればよい。導電層２８７は、導電層２４０と導電層２８９を接続するビアとして機能する。図２３Ａ及び図２３Ｂに示すように、導電層２８７の下面は、導電性が高い導電層２４０＿１に接することが好ましい。よって、導電層２８７は、絶縁層２８８及び導電層２４０＿２に形成された開口の中に埋め込まれるように形成されることが好ましい。23A and 23B, a conductive layer 287 is formed on the conductive layer 240, an insulating layer 288 is formed on the insulating layer 250, and a conductive layer 289 is formed on the conductive layer 287 and the insulating layer 288. The conductive layer 289 corresponds to the wiring BIL. The conductive layer 289 is formed to intersect with the conductive layer 260 and therefore extends in the X direction. The conductive layer 289 may be made of a conductive material that can be used for the conductive layer 240 or the conductive layer 260. The insulating layer 288 functions as an interlayer insulating film and may be made of an insulating material that can be used for the insulating layer 180, etc. The conductive layer 287 functions as a via that connects the conductive layer 240 and the conductive layer 289. As shown in FIGS. 23A and 23B, the lower surface of the conductive layer 287 is preferably in contact with the conductive layer 240_1, which has high conductivity. Therefore, the conductive layer 287 is preferably formed so as to be embedded in the openings formed in the insulating layer 288 and the conductive layer 240_2.
また、図２３Ａ及び図２３Ｂに示すように、開口部１９０の底面の端部は任意の曲率を有する、湾曲した形状にすることができる。湾曲した形状は、導電層１１０に形成される場合、または導電層１１０及び絶縁層１８０に渡って形成される場合がある。このような構造にすることで、絶縁層１３０の凹部の端部及び導電層１１５の凸部の端部も同様に湾曲形状にすることができる。これにより、導電層１１５の凸部の端部の電界集中を緩和することができる。よって、容量素子１００で絶縁破壊が発生することを抑制することができる。Furthermore, as shown in Figures 23A and 23B, the edge of the bottom surface of the opening 190 can be curved with any curvature. The curved shape may be formed in the conductive layer 110, or may be formed across the conductive layer 110 and the insulating layer 180. By using such a structure, the edge of the recess in the insulating layer 130 and the edge of the protrusion in the conductive layer 115 can also be similarly curved. This makes it possible to alleviate electric field concentration at the edge of the protrusion in the conductive layer 115. Therefore, it is possible to prevent dielectric breakdown from occurring in the capacitor element 100.
また、図２３Ａ及び図２３Ｂに示すように、導電層１１５の上端部が絶縁層１８０の上面と一致または略一致する構造にすることができる。または、導電層１１５の上端部が絶縁層１８０の上面より低い構造にすることができる。ここで、導電層１１５の上端部をテーパ形状にしてもよい。Furthermore, as shown in Figures 23A and 23B, the upper end of the conductive layer 115 can be structured so that it coincides or nearly coincides with the upper surface of the insulating layer 180. Alternatively, the upper end of the conductive layer 115 can be structured so that it is lower than the upper surface of the insulating layer 180. Here, the upper end of the conductive layer 115 may be tapered.
また、図２４Ａ及び図２４Ｂに示すように、開口部２９０の中央部で、導電層２６０、絶縁層２５０、及び酸化物半導体層２３０を分割して形成する構造にすることもできる。このような構造にすることで、開口部２９０内で２個のトランジスタ２００をＸ方向に配列して形成することができる。つまり、開口部２９０内に形成されるトランジスタの個数を倍にすることができる。よって、記憶装置の微細化、高集積化を図ることができる。Also, as shown in Figures 24A and 24B, a structure can be used in which the conductive layer 260, insulating layer 250, and oxide semiconductor layer 230 are divided and formed at the center of the opening 290. By using such a structure, two transistors 200 can be formed within the opening 290, arranged in the X direction. In other words, the number of transistors formed within the opening 290 can be doubled. This allows for miniaturization and high integration of memory devices.
図２４Ａに示すように、開口部２９０の中央部において、絶縁層２８８の下端が絶縁層１３０に接することが好ましい。このような構造にすることで、酸化物半導体層２３０の下に設けられる導電層２２０＿１及び導電層２２０＿２も、導電層２６０、絶縁層２５０、及び酸化物半導体層２３０と同様に分割することができる。ここで、絶縁層２８８は、絶縁層２８８ａと絶縁層２８８ａ上の絶縁層２８８ｂの積層構造にすることが好ましい。絶縁層２８８ｂは、図２３Ａに示す絶縁層２８８と同様にすればよい。絶縁層２８８ａとしては、上述の水素に対するバリア絶縁層（例えば、窒化シリコン等）を用いればよい。As shown in FIG. 24A, it is preferable that the lower end of the insulating layer 288 contacts the insulating layer 130 at the center of the opening 290. With this structure, the conductive layers 220_1 and 220_2 provided below the oxide semiconductor layer 230 can also be divided in the same way as the conductive layer 260, the insulating layer 250, and the oxide semiconductor layer 230. Here, it is preferable that the insulating layer 288 has a stacked structure of an insulating layer 288a and an insulating layer 288b on the insulating layer 288a. The insulating layer 288b may be the same as the insulating layer 288 shown in FIG. 23A. The insulating layer 288a may be the aforementioned hydrogen barrier insulating layer (e.g., silicon nitride, etc.).
また、図２４Ａ及び図２４Ｂに示すように、上記の分断された導電層２２０に合わせて、容量素子１００を２個形成することが好ましい。つまり、絶縁層２８８が絶縁層１３０に接する部分を対称の中心にして、２個の容量素子１００が設けられる事が好ましい。Furthermore, as shown in Figures 24A and 24B, it is preferable to form two capacitance elements 100 in accordance with the divided conductive layer 220. In other words, it is preferable to provide two capacitance elements 100 with the center of symmetry being the part where the insulating layer 288 contacts the insulating layer 130.
なお、メモリセルについては、後の実施の形態で詳細に説明する。Memory cells will be explained in detail in a later embodiment.
［容量素子１００］
容量素子１００は、導電層１１５と、絶縁層１３０と、導電層２２０＿１と、を有する。また、導電層１１５の下方に導電層１１０が設けられている。導電層１１５は、導電層１１０と接する領域を有する。[Capacitor element 100]
The capacitor 100 includes a conductive layer 115, an insulating layer 130, and a conductive layer 220_1. The conductive layer 110 is provided below the conductive layer 115. The conductive layer 115 has a region in contact with the conductive layer 110.
導電層１１０は、絶縁層１４０上に設けられる。導電層１１０は、配線ＣＡＬとして機能し、例えば、帯状に設けることができる。なお、帯状とは、ある方向（例えば、Ｘ方向、Ｙ方向、又はＺ方向）に延在する領域を有する形状を指す。The conductive layer 110 is provided on the insulating layer 140. The conductive layer 110 functions as wiring CAL and can be provided, for example, in a strip shape. Note that a strip shape refers to a shape having an area extending in a certain direction (for example, the X direction, Y direction, or Z direction).
導電層１１０は、実施の形態１の［導電層］の項目に記載の導電性材料を用いて、単層または積層で形成することができる。例えば、導電層１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電層１１０の導電性を向上させ、配線ＣＡＬとして十分に機能させることができる。The conductive layer 110 can be formed as a single layer or a stacked layer using the conductive materials described in the section [Conductive Layer] of Embodiment 1. For example, a conductive material with high conductivity, such as tungsten, can be used as the conductive layer 110. By using such a conductive material with high conductivity, the conductivity of the conductive layer 110 can be improved, allowing it to function sufficiently as a wiring CAL.
また、導電層１１５は、酸化されにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、又はＩＴＳＯなどを用いてもよい。または、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。または、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁層１３０に酸化物を用いる場合、絶縁層１３０によって導電層１１０が酸化されることを抑制できる。また、絶縁層１８０に酸化物を用いる場合、絶縁層１８０によって導電層１１０が酸化されることを抑制できる。Furthermore, the conductive layer 115 is preferably made of a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing oxygen diffusion, either in a single layer or a stacked layer. For example, titanium nitride or ITSO may be used. Alternatively, for example, a structure in which titanium nitride is stacked on tungsten may be used. Alternatively, for example, a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used. With such a structure, when an oxide is used for the insulating layer 130, the insulating layer 130 can suppress oxidation of the conductive layer 110. Furthermore, when an oxide is used for the insulating layer 180, the insulating layer 180 can suppress oxidation of the conductive layer 110.
絶縁層１３０は、導電層１１５上に設けられる。絶縁層１３０は、導電層１１５の上面及び側面に接するように設けられる。つまり、絶縁層１３０は、導電層１１０の側端部を覆う構造にすることが好ましい。これにより、導電層１１５と導電層２２０＿１がショートすることを防止できる。The insulating layer 130 is provided on the conductive layer 115. The insulating layer 130 is provided so as to contact the top and side surfaces of the conductive layer 115. In other words, it is preferable that the insulating layer 130 be structured so as to cover the side edges of the conductive layer 110. This prevents a short circuit between the conductive layer 115 and the conductive layer 220_1.
また、絶縁層１３０の側端部と導電層１１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁層１３０と導電層１１５を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。Alternatively, the side edges of the insulating layer 130 and the conductive layer 115 may be aligned. By using such a structure, the insulating layer 130 and the conductive layer 115 can be formed using the same mask, simplifying the manufacturing process of the memory device.
絶縁層１３０として、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることが好ましい。絶縁層１３０としてｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁層１３０を厚くし、かつ容量素子１００の静電容量を十分確保することができる。It is preferable to use a material with a high dielectric constant (high-k) for the insulating layer 130. By using a high-k material for the insulating layer 130, the insulating layer 130 can be made thick enough to suppress leakage current while still ensuring sufficient capacitance for the capacitive element 100.
また、絶縁層１３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁層を積層して用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。Furthermore, the insulating layer 130 is preferably formed by stacking insulating layers made of high-k materials, and preferably by using a layered structure of a material with a high dielectric constant (high-k) and a material with a higher dielectric strength than the high-k material. For example, the insulating layer 130 can be formed by stacking zirconium oxide, aluminum oxide, and zirconium oxide in this order. Alternatively, the insulating layer 130 can be formed by stacking zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide in this order. Alternatively, the insulating layer 130 can be formed by stacking hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide in this order. By stacking insulating layers with a relatively high dielectric strength, such as aluminum oxide, the dielectric strength is improved, and electrostatic breakdown of the capacitor element 100 can be suppressed.
また、絶縁層１３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料の詳細については、実施の形態１の記載も参照できる。Furthermore, a material that can have ferroelectricity may be used as the insulating layer 130. For details on materials that can have ferroelectricity, please refer to the description in embodiment 1.
ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を有しうることができるため、絶縁層１３０として好ましい。絶縁層１３０の膜厚は、１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましく、２０ｎｍ以下がさらに好ましく、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）がさらに好ましい。また、例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる強誘電体層とすることで、容量素子１００を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。Metal oxides containing one or both of hafnium and zirconium are preferred for the insulating layer 130 because they can exhibit ferroelectricity even when thin, such as a few nanometers. The film thickness of the insulating layer 130 is preferably 100 nm or less, more preferably 50 nm or less, even more preferably 20 nm or less, and even more preferably 10 nm or less (typically, 2 nm to 9 nm). Furthermore, for example, the film thickness is preferably 8 nm to 12 nm. By using a ferroelectric layer that can be thinned, the capacitive element 100 can be combined with semiconductor elements such as miniaturized transistors to form a semiconductor device.
また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、絶縁層１３０として好ましい。例えば、強誘電体層の平面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、または０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、または１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子１００の占有面積を小さくすることができる。Furthermore, metal oxides containing one or both of hafnium and zirconium can exhibit ferroelectricity even in a small area, making them preferable for the insulating layer 130. For example, the ferroelectric layer can exhibit ferroelectricity even when its area (occupied area) in a plan view is 100 μm2 or less, 10 μm2 or less, 1 μm2 or less, or 0.1 μm2 or less. Furthermore, the ferroelectric layer may exhibit ferroelectricity even when its area is 10,000 nm2 or less, or 1,000 nm2 or less. By using a ferroelectric layer with a small area, the occupied area of the capacitor element 100 can be reduced.
強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソース及びドレインの一方が、強誘電体キャパシタの一方の端子に接続された構成を有する。よって、容量素子１００として強誘電体キャパシタを用いる場合、本実施の形態で示す記憶装置は、強誘電体メモリとして機能する。Ferroelectrics are insulators that are polarized internally when an external electric field is applied, and the polarization remains even when the electric field is removed. Therefore, a non-volatile memory element can be formed using a capacitance element (hereinafter sometimes referred to as a ferroelectric capacitor) that uses this material as a dielectric. Non-volatile memory elements that use ferroelectric capacitors are sometimes called FeRAMs (Ferroelectric Random Access Memory) or ferroelectric memories. For example, a ferroelectric memory has a transistor and a ferroelectric capacitor, with one of the source and drain of the transistor connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitance element 100, the memory device described in this embodiment functions as a ferroelectric memory.
導電層２２０＿１は、絶縁層１３０の上面の一部に接して設けられる。導電層２２０＿１の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電層１１５の側端部よりも内側に位置することが好ましい。なお、絶縁層１３０が導電層１１５の側端部を覆う構造においては、導電層２２０＿１の側端部は、導電層１１５の側端部よりも外側に位置してもよい。The conductive layer 220_1 is provided in contact with a portion of the upper surface of the insulating layer 130. The side edges of the conductive layer 220_1 are preferably located inside the side edges of the conductive layer 115 in both the X and Y directions. Note that in a structure in which the insulating layer 130 covers the side edges of the conductive layer 115, the side edges of the conductive layer 220_1 may be located outside the side edges of the conductive layer 115.
絶縁層１８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁層１８０としては、比誘電率が低い材料を含む絶縁層を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。Since the insulating layer 180 functions as an interlayer film, it is preferable that it has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wiring can be reduced. As the insulating layer 180, an insulating layer containing a material with a low dielectric constant can be used, either as a single layer or as a stack. Silicon oxide and silicon oxynitride are preferred because they are thermally stable.
なお、図２２Ｂ及び図２２Ｃでは、絶縁層１８０を単層で示したが、本発明はこれに限られるものではない。絶縁層１８０は、２層の積層構造であってもよく、３層以上の積層構造であってもよい。Note that although Figures 22B and 22C show insulating layer 180 as a single layer, the present invention is not limited to this. Insulating layer 180 may have a two-layer laminated structure, or a three or more layer laminated structure.
＜記憶装置の構成例２＞
図２６Ａ及び図２６Ｂは、トランジスタ２００ａ及びトランジスタ２００ｂを有する記憶装置の断面図である。<Configuration example 2 of storage device>
26A and 26B are cross-sectional views of a memory device including a transistor 200a and a transistor 200b.
図２６Ａ及び図２６Ｂに示す記憶装置は、基板（図示しない）上の絶縁層１４０と、絶縁層１４０上のメモリセル１５０と、絶縁層１４０上の絶縁層２８０ａと、絶縁層２８０ａの上方の絶縁層２８０ｂと、を有する。絶縁層１４０、絶縁層２８０ａ、及び絶縁層２８０ｂは、層間膜として機能する。The memory device shown in Figures 26A and 26B has an insulating layer 140 on a substrate (not shown), a memory cell 150 on the insulating layer 140, an insulating layer 280a on the insulating layer 140, and an insulating layer 280b above the insulating layer 280a. The insulating layer 140, insulating layer 280a, and insulating layer 280b function as interlayer films.
メモリセル１５０は、絶縁層１４０上のトランジスタ２００ａと、トランジスタ２００ａ上のトランジスタ２００ｂと、を有する。Memory cell 150 has transistor 200a on insulating layer 140 and transistor 200b on transistor 200a.
トランジスタ２００ａ及びトランジスタ２００ｂについては、実施の形態１におけるトランジスタ２００（図５Ａ）の説明を参照できるため、詳細な説明は省略する。例えば、導電層２２０ａ（導電層２２０ａ１、導電層２２０ａ２）、酸化物層２２７ａ、酸化物半導体層２３０ａ、絶縁層２５０ａ、絶縁層２８０ａ、導電層２４０ａ（導電層２４０ａ１、導電層２４０ａ２）、開口部２９０ａ等の構成については、導電層２２０（導電層２２０＿１、導電層２２０＿２）を導電層２２０ａ（導電層２２０ａ１、導電層２２０ａ２）と読み替え、酸化物層２２７を酸化物層２２７ａと読み替え、酸化物半導体層２３０を酸化物半導体層２３０ａと読み替え、絶縁層２５０を絶縁層２５０ａと読み替え、絶縁層２８０を絶縁層２８０ａと読み替え、導電層２４０（導電層２４０＿１、導電層２４０＿２）を導電層２４０ａ（導電層２４０ａ１、導電層２４０ａ２）と読み替え、開口部２９０を開口部２９０ａと読み替えること等により、図５Ａの説明を参照できる。また、例えば、導電層２２０ｂ（導電層２２０ｂ１、導電層２２０ｂ２）、酸化物層２２７ｂ、酸化物半導体層２３０ｂ、絶縁層２５０ｂ、絶縁層２８０ｂ、導電層２４０ｂ（導電層２４０ｂ１、導電層２４０ｂ２）、導電層２６０ｂ（導電層２６０ｂ１、導電層２６０ｂ２）、開口部２９０ｂ等の構成については、導電層２２０（導電層２２０＿１、導電層２２０＿２）を導電層２２０ｂ（導電層２２０ｂ１、導電層２２０ｂ２）と読み替え、酸化物層２２７を酸化物層２２７ｂと読み替え、酸化物半導体層２３０を酸化物半導体層２３０ｂと読み替え、絶縁層２５０を絶縁層２５０ｂと読み替え、絶縁層２８０を絶縁層２８０ｂと読み替え、導電層２４０（導電層２４０＿１、導電層２４０＿２）を導電層２４０ｂ（導電層２４０ｂ１、導電層２４０ｂ２）と読み替え、導電層２６０（導電層２６０＿１、導電層２６０＿２）を導電層２６０ｂ（導電層２６０ｂ１、導電層２６０ｂ２）と読み替え、開口部２９０を開口部２９０ｂと読み替えること等により、図５Ａの説明を参照できる。For transistor 200a and transistor 200b, the description of transistor 200 (FIG. 5A) in embodiment 1 can be referred to, and detailed description thereof will be omitted. For example, with regard to the configuration of conductive layer 220a (conductive layer 220a1, conductive layer 220a2), oxide layer 227a, oxide semiconductor layer 230a, insulating layer 250a, insulating layer 280a, conductive layer 240a (conductive layer 240a1, conductive layer 240a2), opening 290a, etc., conductive layer 220 (conductive layer 220_1, conductive layer 220_2) should be read as conductive layer 220a (conductive layer 220a1, conductive layer 220a2), and oxide layer 227 should be read as oxide layer 227a. 5A can be referred to by replacing the oxide semiconductor layer 227a with the oxide semiconductor layer 227b, the oxide semiconductor layer 230 with the oxide semiconductor layer 230a, the insulating layer 250 with the insulating layer 250a, the insulating layer 280 with the insulating layer 280a, the conductive layer 240 (conductive layer 240_1, conductive layer 240_2) with the conductive layer 240a (conductive layer 240a1, conductive layer 240a2), the opening 290 with the opening 290a, and so forth. For example, with regard to the configuration of the conductive layer 220b (conductive layer 220b1, conductive layer 220b2), the oxide layer 227b, the oxide semiconductor layer 230b, the insulating layer 250b, the insulating layer 280b, the conductive layer 240b (conductive layer 240b1, conductive layer 240b2), the conductive layer 260b (conductive layer 260b1, conductive layer 260b2), the opening 290b, and the like, the conductive layer 220 (conductive layer 220_1, conductive layer 220_2) should be read as the conductive layer 220b (conductive layer 220b1, conductive layer 220b2), the oxide layer 227 should be read as the oxide layer 227b, and the oxide layer 227 should be read as the oxide layer 227b. The description of FIG. 5A can be referenced by replacing oxide semiconductor layer 230 with oxide semiconductor layer 230b, insulating layer 250 with insulating layer 250b, insulating layer 280 with insulating layer 280b, conductive layer 240 (conductive layer 240_1, conductive layer 240_2) with conductive layer 240b (conductive layer 240b1, conductive layer 240b2), conductive layer 260 (conductive layer 260_1, conductive layer 260_2) with conductive layer 260b (conductive layer 260b1, conductive layer 260b2), opening 290 with opening 290b, etc.
絶縁層２８０ａ及び絶縁層２８０ｂは、絶縁層２８０に用いることができる構成と同様の構成を適用できる。Insulating layer 280a and insulating layer 280b can have the same configuration as that which can be used for insulating layer 280.
メモリセル１５０が有するトランジスタは、トランジスタ２００ａとトランジスタ２００ｂの組み合わせに限定されず、実施の形態１で例示した各トランジスタを一種または複数種用いることができる。The transistors included in memory cell 150 are not limited to the combination of transistor 200a and transistor 200b, and one or more of the transistors exemplified in embodiment 1 can be used.
図２６Ａ及び図２６Ｂに示すメモリセル１５０では、導電層２２０ｂと導電層２４０ａとの間に生じる容量を用いることができるため、容量素子を別途形成することなく、データを保持することができる。In the memory cell 150 shown in Figures 26A and 26B, the capacitance generated between the conductive layer 220b and the conductive layer 240a can be used, so data can be retained without forming a separate capacitor.
導電層２４０ａの上面から導電層２２０ｂまでの最短距離は、導電層２４０ｂの上面からゲート配線（図２６Ａでは導電層２６０ｂ）までの最短距離に比べて短いことが好ましい。これにより、導電層２２０ｂと導電層２４０ａとの間に生じる容量を大きくすることができる。また、導電層２４０ｂとゲート配線との間に生じる寄生容量を小さくすることができる。この場合、トランジスタ２００ｂとして実施の形態１で説明したトランジスタ２００Ａの構成を適用することもできる。The shortest distance from the top surface of conductive layer 240a to conductive layer 220b is preferably shorter than the shortest distance from the top surface of conductive layer 240b to the gate wiring (conductive layer 260b in Figure 26A). This increases the capacitance generated between conductive layer 220b and conductive layer 240a. It also reduces the parasitic capacitance generated between conductive layer 240b and the gate wiring. In this case, the configuration of transistor 200A described in embodiment 1 can also be applied to transistor 200b.
図２６Ａ及び図２６Ｂに示すように、トランジスタ２００ｂは、トランジスタ２００ａと重なるように設けられる。また、トランジスタ２００ｂの構造の一部が設けられる開口部２９０は、トランジスタ２００ａの構造の一部が設けられる開口部２９０ａと重なる領域を有する。特に、導電層２２０ｂは、トランジスタ２００ｂのソース電極及びドレイン電極の一方としての機能と、トランジスタ２００ａのゲート電極としての機能とを有するため、トランジスタ２００ｂとトランジスタ２００ａは、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００ｂ及びトランジスタ２００ａを設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。26A and 26B, transistor 200b is provided so as to overlap with transistor 200a. Furthermore, an opening 290 in which part of the structure of transistor 200b is provided overlaps with an opening 290a in which part of the structure of transistor 200a is provided. In particular, since the conductive layer 220b functions as one of the source electrode and drain electrode of transistor 200b and as the gate electrode of transistor 200a, transistors 200b and 200a share part of their structures. This structure allows transistors 200b and 200a to be provided without significantly increasing the occupied area in a plan view. This reduces the occupied area of the memory cell 150, allowing the memory cells 150 to be arranged at a high density and increasing the storage capacity of the storage device. In other words, the storage device can be highly integrated.
本実施の形態に示す記憶装置の回路図を図３１Ｅに示す。図３１Ｅに示すように、図２６Ａ及び図２６Ｂに示す構成は、メモリセルとして機能する。メモリセル９５５は、トランジスタＭ２とトランジスタＭ３とを有する。ここで、トランジスタＭ２はトランジスタ２００ｂに対応し、トランジスタＭ３はトランジスタ２００ａに対応する。Figure 31E shows a circuit diagram of the memory device described in this embodiment. As shown in Figure 31E, the configuration shown in Figures 26A and 26B functions as a memory cell. Memory cell 955 has transistors M2 and M3. Here, transistor M2 corresponds to transistor 200b, and transistor M3 corresponds to transistor 200a.
トランジスタＭ２のソース及びドレインの一方は、トランジスタＭ３のゲートに接続される。トランジスタＭ１のソース及びドレインの他方は、配線ＷＢＬに接続される。トランジスタＭ２のゲートは、配線ＷＯＬに接続される。トランジスタＭ３のソース及びドレインの一方は、配線ＲＢＬに接続される。トランジスタＭ３のソース及びドレインの他方は、配線ＳＬに接続される。One of the source and drain of transistor M2 is connected to the gate of transistor M3. The other of the source and drain of transistor M1 is connected to wiring WBL. The gate of transistor M2 is connected to wiring WOL. One of the source and drain of transistor M3 is connected to wiring RBL. The other of the source and drain of transistor M3 is connected to wiring SL.
ここで、配線ＷＢＬは導電層２４０ｂに対応し、配線ＷＯＬは導電層２６０ｂに対応する。図２６Ａ及び図２６Ｂに示すように、導電層２６０ｂはＸ方向に延在して設けられ、導電層２４０ｂはＹ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＷＢＬと、配線ＷＯＬは互いに交差して設けられる。Here, the wiring WBL corresponds to the conductive layer 240b, and the wiring WOL corresponds to the conductive layer 260b. As shown in Figures 26A and 26B, it is preferable that the conductive layer 260b is provided extending in the X direction, and the conductive layer 240b is provided extending in the Y direction. With this configuration, the wiring WBL and the wiring WOL are provided so as to intersect with each other.
また、トランジスタＭ２は、バックゲートを有していてもよい。同様に、トランジスタＭ３は、バックゲートを有していてもよい。Furthermore, transistor M2 may have a back gate. Similarly, transistor M3 may have a back gate.
＜記憶装置の構成例３＞
本実施の形態に示す、トランジスタ２００及び容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００の周波数特性が高いため、記憶装置の読み出し、及び書き込みを高速に行うことができる。<Configuration example 3 of storage device>
The memory cell 150 including the transistor 200 and the capacitor 100 described in this embodiment can be used as a memory cell of a storage device. The transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. The transistor 200 has a low off-state current; therefore, by using the transistor 200 in a storage device, stored data can be retained for a long period of time. That is, a refresh operation is not required or the frequency of the refresh operation is extremely low; therefore, the power consumption of the storage device can be sufficiently reduced. Furthermore, the high frequency characteristics of the transistor 200 enable high-speed reading and writing of data from and to the storage device.
メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。By arranging the memory cells 150 in a three-dimensional matrix, a memory cell array can be formed.
図２７Ａは、記憶装置の平面図である。図２７Ａでは、Ｘ方向及びＹ方向に２個×２個のメモリセル（メモリセル１５０ａ乃至メモリセル１５０ｄ）を配置する例を示す。Figure 27A is a plan view of a memory device. Figure 27A shows an example in which 2 x 2 memory cells (memory cells 150a to 150d) are arranged in the X and Y directions.
図２７Ｂは、図２７Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。図２７Ａ及び図２７Ｂでは、２個のメモリセル（図２７Ｂではメモリセル１５０ａ及びメモリセル１５０ｂ）が共通の配線（導電層２４６）に接続されている。Figure 27B is a cross-sectional view taken along dashed line A3-A4 in Figure 27A. In Figures 27A and 27B, two memory cells (memory cell 150a and memory cell 150b in Figure 27B) are connected to a common wiring (conductive layer 246).
２個のメモリセルに対応する回路図を図３１Ｂに示す。図３１Ｂに示すように、記憶装置９５２は、２つのメモリセルを有し、一方のメモリセルはトランジスタＭ１と容量素子ＣＡ１とを有し、他方のメモリセルはトランジスタＭ２と容量素子ＣＡ２とを有する。例えば、図３１Ｂと図２７Ｂとを対応させる場合、トランジスタＭ１はトランジスタ２００ａに対応し、容量素子ＣＡ１は容量素子１００ａに対応し、トランジスタＭ２はトランジスタ２００ｂに対応し、容量素子ＣＡ２は容量素子１００ｂに対応する。A circuit diagram corresponding to two memory cells is shown in Figure 31B. As shown in Figure 31B, the memory device 952 has two memory cells, one of which has a transistor M1 and a capacitance element CA1, and the other of which has a transistor M2 and a capacitance element CA2. For example, when comparing Figure 31B with Figure 27B, transistor M1 corresponds to transistor 200a, capacitance element CA1 corresponds to capacitance element 100a, transistor M2 corresponds to transistor 200b, and capacitance element CA2 corresponds to capacitance element 100b.
トランジスタＭ１のソース及びドレインの一方は、容量素子ＣＡ１の一対の電極の一方に接続される。トランジスタＭ１のソース及びドレインの他方は、配線ＢＩＬに接続される。トランジスタＭ１のゲートは、配線ＷＯＬ１に接続される。容量素子ＣＡ１の一対の電極の他方は、配線ＣＡＬに接続される。トランジスタＭ２のソース及びドレインの一方は、容量素子ＣＡ２の一対の電極の一方に接続される。トランジスタＭ２のソース及びドレインの他方は、配線ＢＩＬに接続される。トランジスタＭ２のゲートは、配線ＷＯＬ２に接続される。容量素子ＣＡ２の一対の電極の他方は、配線ＣＡＬに接続される。One of the source and drain of transistor M1 is connected to one of a pair of electrodes of capacitor CA1. The other of the source and drain of transistor M1 is connected to wiring BIL. The gate of transistor M1 is connected to wiring WOL1. The other of the pair of electrodes of capacitor CA1 is connected to wiring CAL. One of the source and drain of transistor M2 is connected to one of a pair of electrodes of capacitor CA2. The other of the source and drain of transistor M2 is connected to wiring BIL. The gate of transistor M2 is connected to wiring WOL2. The other of the pair of electrodes of capacitor CA2 is connected to wiring CAL.
ここで、配線ＢＩＬは導電層２４０に対応し、配線ＷＯＬ１は導電層２６０に対応し、配線ＷＯＬ２は、別の導電層２６０に対応し、配線ＣＡＬは導電層１１０に対応する。Here, wiring BIL corresponds to conductive layer 240, wiring WOL1 corresponds to conductive layer 260, wiring WOL2 corresponds to another conductive layer 260, and wiring CAL corresponds to conductive layer 110.
図２７Ａ及び図２７Ｂに示すメモリセル１５０ａ及びメモリセル１５０ｂのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａ及びトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂ及びトランジスタ２００ｂを有する。また、図２７Ａに示すメモリセル１５０ｃ及びメモリセル１５０ｄについても、メモリセル１５０と同様の構成を有する。よって、図２７Ａ及び図２７Ｂに示す記憶装置において、図２２に示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。また、メモリセル１５０ａ乃至メモリセル１５０ｄの詳細については、＜記憶装置の構成例１＞におけるメモリセル１５０の記載を参照できる。Memory cells 150a and 150b shown in Figures 27A and 27B each have a configuration similar to that of memory cell 150. Memory cell 150a has a capacitor 100a and a transistor 200a, and memory cell 150b has a capacitor 100b and a transistor 200b. Memory cells 150c and 150d shown in Figure 27A also have a configuration similar to that of memory cell 150. Therefore, in the memory device shown in Figures 27A and 27B, structures that have the same functions as the structures that make up the memory device shown in Figure 22 are denoted by the same reference numerals. For details of memory cells 150a to 150d, refer to the description of memory cell 150 in <Configuration Example 1 of Memory Device>.
図２７Ａ及び図２７Ｂに示すように、配線ＷＯＬとして機能する導電層２６０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けられる。また、図２７Ａに示すように、１つの導電層２６０が、メモリセル１５０ａとメモリセル１５０ｃに共通して設けられ、他の１つの導電層２６０が、メモリセル１５０ｂとメモリセル１５０ｄに共通して設けられる。また、配線ＢＩＬの一部として機能する１つの導電層２４０は、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けられる。つまり、導電層２４０は、メモリセル１５０ａの酸化物半導体層２３０と、メモリセル１５０ｂの酸化物半導体層２３０に接する。また、他の１つの導電層２４０が、メモリセル１５０ｃ及びメモリセル１５０ｄに、共通に設けられる。27A and 27B, a conductive layer 260 functioning as a wiring WOL is provided in each of the memory cells 150a and 150b. Also, as shown in FIG. 27A, one conductive layer 260 is provided in common to the memory cells 150a and 150c, and another conductive layer 260 is provided in common to the memory cells 150b and 150d. Also, one conductive layer 240 functioning as part of the wiring BIL is provided in common to the memory cells 150a and 150b. That is, the conductive layer 240 is in contact with the oxide semiconductor layer 230 of the memory cell 150a and the oxide semiconductor layer 230 of the memory cell 150b. Also, the other conductive layer 240 is provided in common to the memory cells 150c and 150d.
図２７Ｂでは、導電層２４０が、導電層２４０＿１と、導電層２４０＿１上の導電層２４０＿２と、の２層構造である例を示す。Figure 27B shows an example in which conductive layer 240 has a two-layer structure consisting of conductive layer 240_1 and conductive layer 240_2 on conductive layer 240_1.
ここで、図２７Ａ及び図２７Ｂに示す記憶装置は、メモリセル１５０ａ及びメモリセル１５０ｂと接続してプラグ（接続電極とよぶこともできる）として機能する、導電層２４５及び導電層２４６を有する。導電層２４５は、絶縁層１４０、絶縁層１８０、絶縁層１３０、及び、絶縁層２８０に形成された開口部内に配置され、導電層２４０＿１の下面に接する。また、導電層２４６は、絶縁層２８６、絶縁層２５０、酸化物半導体層２３０、酸化物層２２７に形成された開口部内に配置され、導電層２４０＿２の上面に接する。なお、導電層２４５及び導電層２４６は、導電層２４０に適用可能な導電性材料などを用いることができる。27A and 27B includes conductive layers 245 and 246 that are connected to memory cell 150a and memory cell 150b and function as plugs (which can also be referred to as connection electrodes). Conductive layer 245 is disposed in openings formed in insulating layer 140, insulating layer 180, insulating layer 130, and insulating layer 280, and is in contact with the bottom surface of conductive layer 240_1. Conductive layer 246 is disposed in openings formed in insulating layer 286, insulating layer 250, oxide semiconductor layer 230, and oxide layer 227, and is in contact with the top surface of conductive layer 240_2. Note that conductive layers 245 and 246 can be formed using a conductive material that can be used for conductive layer 240, or the like.
導電層２４６は、導電層２４０＿１の上面と接する構成とすることもできる。または、導電層２４６は、酸化物半導体層２３０の上面と接する構成とすることもできる。つまり、導電層２４０＿２は、導電層２４６と重なる位置に開口部を有していてもよい。また、酸化物半導体層２３０は、導電層２４６と重なる位置に開口部を有していなくてもよい。メモリセルとプラグの接続箇所としては、導電層２４０及び酸化物半導体層２３０を構成する各層のうち、導電層２４６とのコンタクト抵抗が低い層が、導電層２４６と接することが好ましい。The conductive layer 246 can be in contact with the top surface of the conductive layer 240_1. Alternatively, the conductive layer 246 can be in contact with the top surface of the oxide semiconductor layer 230. That is, the conductive layer 240_2 may have an opening at a position overlapping with the conductive layer 246. The oxide semiconductor layer 230 does not have to have an opening at a position overlapping with the conductive layer 246. As a connection point between the memory cell and the plug, it is preferable that, among the layers constituting the conductive layer 240 and the oxide semiconductor layer 230, a layer having low contact resistance with the conductive layer 246 be in contact with the conductive layer 246.
同様に、導電層２４５は、導電層２４０＿２の下面又は酸化物半導体層２３０の下面と接する構成とすることもできる。つまり、導電層２４０＿１は、導電層２４６と重なる位置に開口部を有していてもよい。導電層２４０及び酸化物半導体層２３０を構成する層のうち、導電層２４５とのコンタクト抵抗が低い層が、導電層２４５と接することが好ましい。Similarly, the conductive layer 245 can be in contact with the bottom surface of the conductive layer 240_2 or the bottom surface of the oxide semiconductor layer 230. That is, the conductive layer 240_1 may have an opening at a position overlapping with the conductive layer 246. Of the layers constituting the conductive layer 240 and the oxide semiconductor layer 230, a layer having low contact resistance with the conductive layer 245 is preferably in contact with the conductive layer 245.
また、導電層２４０及び酸化物半導体層２３０を構成する層のうち、配線抵抗が低い層が、導電層２４５及び導電層２４６と接することが好ましい。Furthermore, among the layers constituting the conductive layer 240 and the oxide semiconductor layer 230, the layer with low wiring resistance is preferably in contact with the conductive layer 245 and the conductive layer 246.
導電層２４５及び導電層２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、及びダイオードなどの回路素子、配線、電極、又は端子と、メモリセル１５０ａ及びメモリセル１５０ｂを接続するためのプラグ又は配線として機能する。例えば、導電層２４５が、図２７Ｂに示す記憶装置の下に設けられたセンスアンプ（図示しない）に接続され、導電層２４６が、図２７Ｂに示す記憶装置の上に設けられた同様の記憶装置（図示しない）と接続される構成にすることができる。この場合、導電層２４５及び導電層２４６は、配線ＢＩＬの一部として機能する。このように、図２７Ｂに示す記憶装置の上又は下に記憶装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。The conductive layers 245 and 246 function as plugs or wirings for connecting circuit elements, wirings, electrodes, or terminals such as switches, transistors, capacitors, inductors, resistors, and diodes to the memory cells 150a and 150b. For example, a configuration can be used in which the conductive layer 245 is connected to a sense amplifier (not shown) provided below the memory device shown in FIG. 27B, and the conductive layer 246 is connected to a similar memory device (not shown) provided above the memory device shown in FIG. 27B. In this case, the conductive layers 245 and 246 function as part of the wiring BIL. In this way, by providing a memory device above or below the memory device shown in FIG. 27B, the memory capacity per unit area can be increased.
また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ３−Ａ４の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電層２４５及び導電層２４６を挟んで、対称の位置に配置される。ここで、導電層２４０は、トランジスタ２００ａのソース電極及びドレイン電極の他方としての機能と、トランジスタ２００ｂのソース電極及びドレイン電極の他方としての機能とを有する。また、トランジスタ２００ａ及びトランジスタ２００ｂは、プラグとして機能する導電層２４５及び導電層２４６を共有する。このように、２つのトランジスタと、プラグとの接続を前述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。Furthermore, memory cell 150a and memory cell 150b are configured to be line-symmetrical with respect to the perpendicular bisector of dashed dotted line A3-A4. Therefore, transistor 200a and transistor 200b are also arranged symmetrically with conductive layer 245 and conductive layer 246 sandwiched therebetween. Here, conductive layer 240 functions as the other of the source and drain electrodes of transistor 200a and transistor 200b. Furthermore, transistor 200a and transistor 200b share conductive layer 245 and conductive layer 246, which function as plugs. In this way, by configuring the connections between the two transistors and the plugs as described above, a memory device that can be miniaturized or highly integrated can be provided.
なお、配線ＣＡＬとして機能する導電層１１０は、メモリセル１５０ａ及びメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａ及びメモリセル１５０ｂに、共通に設けてもよい。ただし、図２７Ｂに示すように、導電層１１０は、導電層２４５と離隔して設け、導電層１１０と導電層２４５がショートしないようにする。Note that the conductive layer 110 functioning as the wiring CAL may be provided in each of the memory cells 150a and 150b, or may be provided in common to the memory cells 150a and 150b. However, as shown in FIG. 27B, the conductive layer 110 is provided separate from the conductive layer 245 to prevent a short circuit between the conductive layer 110 and the conductive layer 245.
図２７Ａ及び図２７Ｂに示すメモリセルとして、図２５Ａ乃至図２５Ｃに示すメモリセル１５０を適用してもよい。絶縁層１３０の側端部と導電層２２０の側端部が一致する構成とすることで、絶縁層１３０は、導電層２４５と重ならない。よって、導電層２４５を設ける開口部を形成する際の加工が比較的容易になる。The memory cell 150 shown in Figures 25A to 25C may be used as the memory cell shown in Figures 27A and 27B. By configuring the side edges of the insulating layer 130 and the conductive layer 220 to coincide with each other, the insulating layer 130 does not overlap the conductive layer 245. This makes it relatively easy to process the opening in which the conductive layer 245 is to be provided.
また、図２８では、図２７Ａに示す４個のメモリセルがＺ方向にｎ層（ｎは３以上の整数）積層されている例を示す。図２８は、図２７Ａに示す一点鎖線Ａ３−Ａ４間の断面図である。FIG. 28 shows an example in which the four memory cells shown in FIG. 27A are stacked in n layers (n is an integer of 3 or greater) in the Z direction. FIG. 28 is a cross-sectional view taken along dashed line A3-A4 in FIG. 27A.
図２８に示す記憶装置は、ｎ層のメモリ層１６０を有する。具体的には、メモリ層１６０［１］上にメモリ層１６０［２］が設けられ、メモリ層１６０［２］上に、さらに、（ｎ−２）層のメモリ層が設けられており、最上段にメモリ層１６０［ｎ］が設けられている。１層のメモリ層１６０が有するメモリセルの数は特に限定されず、２以上のメモリセルを有することができる。導電層２４５、導電層２４６、及び導電層２４７等によって、ｎ層のメモリ層１６０が有するメモリセルが、ｎ層のメモリ層１６０の下に設けられたセンスアンプ（図示しない）と接続される。The memory device shown in FIG. 28 has n memory layers 160. Specifically, memory layer 160[2] is provided on memory layer 160[1], and (n-2) memory layers are further provided on memory layer 160[2], with memory layer 160[n] provided at the top. There is no particular limit to the number of memory cells in one memory layer 160, and it can have two or more memory cells. The memory cells in the n memory layers 160 are connected to a sense amplifier (not shown) provided below the n memory layers 160 by conductive layers 245, 246, 247, etc.
図２８では、導電層２４５が導電層２４０の下面と接し、導電層２４６が酸化物半導体層２３０の上面と接する例を示している。前述の通り、導電層２４５及び導電層２４６などのプラグと、各メモリセルとの接続箇所は様々な態様が可能であり、図２８の構成に限定されない。In FIG. 28, an example is shown in which conductive layer 245 is in contact with the bottom surface of conductive layer 240, and conductive layer 246 is in contact with the top surface of oxide semiconductor layer 230. As mentioned above, various modes are possible for the connection points between plugs such as conductive layer 245 and conductive layer 246 and each memory cell, and are not limited to the configuration in FIG. 28.
図２８に示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。As shown in Figure 28, by stacking multiple memory cells, cells can be integrated and arranged without increasing the area occupied by the memory cell array. In other words, a 3D memory cell array can be constructed.
図２９に、センスアンプを含む駆動回路が設けられる層上に、メモリセルを有する層が積層して設けられた記憶装置の断面構成例を示す。Figure 29 shows an example cross-sectional configuration of a memory device in which a layer having memory cells is stacked on top of a layer in which a driver circuit including a sense amplifier is provided.
図２９では、トランジスタ３００の上方にメモリセル１５０（トランジスタ２００及び容量素子１００）が設けられている。In Figure 29, the memory cell 150 (transistor 200 and capacitor element 100) is provided above the transistor 300.
トランジスタ３００は、センスアンプが有するトランジスタの一つである。Transistor 300 is one of the transistors included in the sense amplifier.
図２９に示すメモリセル１５０については、＜記憶装置の構成例１＞におけるメモリセル１５０の記載を参照できる。For the memory cell 150 shown in Figure 29, please refer to the description of the memory cell 150 in <Configuration Example 1 of Memory Device>.
図２９に示すように、メモリセル１５０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線容量を小さくでき、記憶装置の高速駆動が可能となる。As shown in Figure 29, the bit lines can be shortened by configuring the sense amplifier so that it overlaps with the memory cell 150. This reduces the bit line capacitance, enabling the memory device to operate at high speed.
図２９に示す記憶装置は、実施の形態４で説明する半導体装置９００と対応させることができる。具体的には、トランジスタ３００は、半導体装置９００におけるセンスアンプ９２７が有するトランジスタに相当する。また、メモリセル１５０は、メモリセル９５０と対応する。The memory device shown in FIG. 29 can correspond to the semiconductor device 900 described in embodiment 4. Specifically, the transistor 300 corresponds to the transistor included in the sense amplifier 927 in the semiconductor device 900. Furthermore, the memory cell 150 corresponds to the memory cell 950.
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁層として機能する絶縁層３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型又はｎチャネル型のいずれとしてよい。基板３１１は、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。The transistor 300 is provided on a substrate 311 and includes a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 that is part of the substrate 311, and low-resistance regions 314a and 314b that function as source and drain regions. The transistor 300 may be either a p-channel or n-channel type. The substrate 311 preferably includes a silicon-based semiconductor, and more specifically, preferably includes single-crystal silicon.
ここで、図２９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。Here, in the transistor 300 shown in Figure 29, the semiconductor region 313 (part of the substrate 311) where the channel is formed has a convex shape. Furthermore, a conductive layer 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulating layer 315 interposed therebetween. Note that the conductive layer 316 may be made of a material that adjusts the work function. Such a transistor 300 is also called a FIN transistor because it utilizes the convex portion of the semiconductor substrate. Note that an insulating layer that contacts the top of the convex portion and functions as a mask for forming the convex portion may be provided. Furthermore, while the case where the convex portion is formed by processing a part of the semiconductor substrate is shown here, a semiconductor film having a convex shape may also be formed by processing an SOI substrate.
なお、図２９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いることができる。Note that the transistor 300 shown in Figure 29 is just one example, and the structure is not limited to this, and an appropriate transistor can be used depending on the circuit configuration or driving method.
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線として機能する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。A wiring layer containing interlayer films, wiring, plugs, etc. may be provided between each structure. Multiple wiring layers may be provided depending on the design. Here, multiple structures of a conductive layer functioning as a plug or wiring may be collectively given the same reference numeral. In this specification, the wiring and the plug connecting to the wiring may be integrated. In other words, there are cases where a portion of the conductive layer functions as the wiring, and cases where a portion of the conductive layer functions as the plug.
例えば、トランジスタ３００上には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０及び絶縁層３２２には導電層３２８が埋め込まれ、絶縁層３２４及び絶縁層３２６には導電層３３０が埋め込まれている。なお、導電層３２８及び導電層３３０はプラグ又は配線として機能する。For example, insulating layer 320, insulating layer 322, insulating layer 324, and insulating layer 326 are stacked in this order on the transistor 300 as an interlayer film. A conductive layer 328 is embedded in insulating layer 320 and insulating layer 322, and a conductive layer 330 is embedded in insulating layer 324 and insulating layer 326. The conductive layers 328 and 330 function as plugs or wiring.
また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。Furthermore, the insulating layer that functions as an interlayer film may also function as a planarizing film that covers the underlying unevenness. For example, the top surface of the insulating layer 322 may be planarized by a planarization process using a CMP method or the like to enhance flatness.
絶縁層３２６及び導電層３３０上に、配線層を設けてもよい。例えば、図２９において、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられている。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が形成されている。導電層３５６は、プラグ又は配線として機能する。A wiring layer may be provided on the insulating layer 326 and the conductive layer 330. For example, in FIG. 29, insulating layer 350, insulating layer 352, and insulating layer 354 are stacked in this order. In addition, conductive layer 356 is formed on insulating layer 350, insulating layer 352, and insulating layer 354. Conductive layer 356 functions as a plug or wiring.
層間膜として機能する、絶縁層３５２、及び絶縁層３５４等は、前述の、半導体装置または記憶装置に用いることができる絶縁層を用いることができる。The insulating layers 352 and 354, which function as interlayer films, can be the insulating layers that can be used in the semiconductor device or memory device described above.
プラグ、または配線として機能する導電層、例えば、導電層３２８、導電層３３０、及び導電層３５６等としては、導電層２４０に適用可能な導電性材料を用いることができる。耐熱性と導電性を両立するタングステン又はモリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム又は銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。Conductive layers that function as plugs or wiring, such as conductive layer 328, conductive layer 330, and conductive layer 356, can be made of conductive materials that can be used for the conductive layer 240. High-melting-point materials that are both heat-resistant and conductive, such as tungsten or molybdenum, are preferably used, and tungsten is preferred. Alternatively, they are preferably made of low-resistance conductive materials such as aluminum or copper. Wiring resistance can be reduced by using low-resistance conductive materials.
トランジスタ２００が有する導電層２４０は、導電層６４３、導電層６４２、導電層６４４、導電層６４５、導電層６４６、導電層３５６、導電層３３０、及び導電層３２８を介して、トランジスタ３００のソース領域又はドレイン領域として機能する低抵抗領域３１４ｂと、接続されている。The conductive layer 240 of the transistor 200 is connected to the low-resistance region 314b, which functions as the source or drain region of the transistor 300, via the conductive layer 643, the conductive layer 642, the conductive layer 644, the conductive layer 645, the conductive layer 646, the conductive layer 356, the conductive layer 330, and the conductive layer 328.
導電層６４３は、絶縁層２８０に埋め込まれている。導電層６４２は、絶縁層１３０上に設けられ、絶縁層２８０に埋め込まれている。導電層６４２は、導電層２２０と同一の材料、及び、同一の工程で作製することができる。導電層６４４は、絶縁層１８０及び絶縁層１３０に埋め込まれている。導電層６４５は、絶縁層１８０に埋め込まれている。導電層６４５は、導電層１１０と同一の材料、及び、同一の工程で作製することができる。導電層６４６は、絶縁層６４８に埋め込まれている。絶縁層６４８によって、トランジスタ３００と、導電層１１０と、が絶縁されている。The conductive layer 643 is embedded in the insulating layer 280. The conductive layer 642 is provided on the insulating layer 130 and is embedded in the insulating layer 280. The conductive layer 642 can be manufactured using the same material and process as the conductive layer 220. The conductive layer 644 is embedded in the insulating layer 180 and the insulating layer 130. The conductive layer 645 is embedded in the insulating layer 180. The conductive layer 645 can be manufactured using the same material and process as the conductive layer 110. The conductive layer 646 is embedded in the insulating layer 648. The insulating layer 648 insulates the transistor 300 from the conductive layer 110.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。(Fourth embodiment)
In this embodiment, a semiconductor device 900 according to one embodiment of the present invention will be described. The semiconductor device 900 can function as a memory device.
図３０に、半導体装置９００の構成例を示すブロック図を示す。図３０に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図３０では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。Figure 30 shows a block diagram illustrating an example configuration of a semiconductor device 900. The semiconductor device 900 shown in Figure 30 has a driver circuit 910 and a memory array 920. The memory array 920 has one or more memory cells 950. Figure 30 shows an example in which the memory array 920 has a plurality of memory cells 950 arranged in a matrix.
メモリセル９５０には、実施の形態３で説明した記憶装置（メモリセル１５０など）を適用することができる。The memory device described in embodiment 3 (such as memory cell 150) can be applied to memory cell 950.
駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２、及び電圧生成回路９２８を有する。The drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915. The peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
半導体装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。または、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。In the semiconductor device 900, each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals may be added. Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside. Signal CLK is a clock signal.
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。Furthermore, signals BW, CE, and GW are control signals. Signal CE is a chip enable signal, signal GW is a global write enable signal, and signal BW is a byte write enable signal. Signal ADDR is an address signal. Signal WDA is write data, and signal RDA is read data. Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 may be generated by control circuit 912.
コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。The control circuit 912 is a logic circuit that has the function of controlling the overall operation of the semiconductor device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。Voltage generation circuit 928 has the function of generating a negative voltage. Signal WAKE has the function of controlling the input of signal CLK to voltage generation circuit 928. For example, when a high-level signal is given as signal WAKE, signal CLK is input to voltage generation circuit 928, and voltage generation circuit 928 generates a negative voltage.
周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６、及びセンスアンプ９２７を有する。The peripheral circuit 911 is a circuit for writing and reading data to and from the memory cells 950. The peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。The row decoder 941 and column decoder 942 have the function of decoding the signal ADDR. The row decoder 941 is a circuit for specifying the row to be accessed, and the column decoder 942 is a circuit for specifying the column to be accessed. The row driver 923 has the function of selecting the row specified by the row decoder 941. The column driver 924 has the function of writing data to the memory cell 950, reading data from the memory cell 950, and retaining the read data.
入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。The input circuit 925 has the function of holding the signal WDA. The data held by the input circuit 925 is output to the column driver 924. The output data of the input circuit 925 is the data (Din) to be written to the memory cell 950. The data (Dout) read from the memory cell 950 by the column driver 924 is output to the output circuit 926. The output circuit 926 has the function of holding Dout. The output circuit 926 also has the function of outputting Dout to the outside of the semiconductor device 900. The data output from the output circuit 926 is the signal RDA.
ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電位がＶＤＤであり、低電源電位はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図３０では、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。The PSW 931 has a function of controlling the supply ofVDD to the peripheral circuit 915. The PSW 932 has a function of controlling the supply ofVHM to the row driver 923. In this example, the high power supply potential of the semiconductor device 900 isVDD , and the low power supply potential is GND (ground potential).VHM is a high power supply potential used to set the word line to a high level and is higher thanVDD . The on/off of the PSW 931 is controlled by a signal PON1, and the on/off of the PSW 932 is controlled by a signal PON2. In FIG. 30, the number of power domains to whichVDD is supplied in the peripheral circuit 915 is one, but multiple domains may also be used. In this case, a power switch may be provided for each power domain.
図３１Ａ乃至図３１Ｇを用いて、メモリセル９５０に適用できるメモリセルの構成例について説明する。Using Figures 31A to 31G, we will explain example memory cell configurations that can be applied to memory cell 950.
［ＤＯＳＲＡＭ］
図３１Ａに、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書などにおいて、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量素子ＣＡと、を有する。[DOSRAM]
31A shows an example of a circuit configuration of a DRAM memory cell. In this specification and the like, a DRAM using an OS transistor is referred to as a dynamic oxide semiconductor random access memory (DOSRAM). The memory cell 951 includes a transistor M1 and a capacitor CA.
なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有していてもよい。このとき、バックゲートは定電位または信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。Transistor M1 may have a front gate (sometimes simply referred to as the gate) and a back gate. In this case, the back gate may be connected to a wiring that supplies a constant potential or a signal, or the front gate and back gate may be connected.
トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。The first terminal of transistor M1 is connected to the first terminal of capacitance element CA, the second terminal of transistor M1 is connected to wiring BIL, and the gate of transistor M1 is connected to wiring WOL. The second terminal of capacitance element CA is connected to wiring CAL.
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。The wiring BIL functions as a bit line, and the wiring WOL functions as a word line. The wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitance element CA. When writing and reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to the wiring CAL.
データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１をオン状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を導通状態（電流を流すことが可能な状態）にすることで行われる。Data is written and read by applying a high-level potential to the wiring WOL, turning on the transistor M1, and bringing the wiring BIL and the first terminal of the capacitor CA into a conductive state (a state in which current can flow).
また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、メモリセル９５１は容量素子ＣＡ、及び配線ＣＡＬを有していなくてもよく、トランジスタＭ１の第１端子が、電気的に浮遊状態であってもよい。Furthermore, the memory cell that can be used for memory cell 950 is not limited to memory cell 951, and the circuit configuration can be changed. For example, memory cell 951 does not need to have a capacitor CA and a wiring CAL, and the first terminal of transistor M1 may be electrically floating.
なお、トランジスタＭ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５１に対して多値データ、またはアナログデータを保持することができる。Note that it is preferable to use an OS transistor as transistor M1. OS transistors have the characteristic of having an extremely small off-state current. By using an OS transistor as transistor M1, the leakage current of transistor M1 can be made extremely small. That is, written data can be held by transistor M1 for a long time, reducing the frequency of refreshing the memory cell. Alternatively, refreshing the memory cell can be made unnecessary. Furthermore, because the leakage current is extremely small, multi-level data or analog data can be held in memory cell 951.
また、図３１Ｂに示すように、２つ以上のＤＲＡＭのメモリセルに対して、１つの配線ＢＩＬを共通に設けることができる。Furthermore, as shown in Figure 31B, one wiring BIL can be provided in common for two or more DRAM memory cells.
［ＮＯＳＲＡＭ］
図３１Ｃに、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。本明細書などにおいて、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶ。[NOSRAM]
31C shows an example circuit configuration of a gain cell type memory cell having two transistors and one capacitor. The memory cell 953 includes a transistor M2, a transistor M3, and a capacitor CB. In this specification and the like, a memory device having a gain cell type memory cell in which the transistor M2 is an OS transistor is referred to as a nonvolatile oxide semiconductor RAM (NOSRAM).
トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。The first terminal of transistor M2 is connected to the first terminal of capacitance element CB, the second terminal of transistor M2 is connected to wiring WBL, and the gate of transistor M2 is connected to wiring WOL. The second terminal of capacitance element CB is connected to wiring CAL. The first terminal of transistor M3 is connected to wiring RBL, the second terminal of transistor M3 is connected to wiring SL, and the gate of transistor M3 is connected to the first terminal of capacitance element CB.
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。Wiring WBL functions as a write bit line, wiring RBL functions as a read bit line, and wiring WOL functions as a word line. Wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of capacitance element CB. When writing data, while retaining data, and when reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to wiring CAL.
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２をオン状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を導通状態にすることで行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量素子ＣＢの第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。Data is written by applying a high-level potential to the wiring WOL, turning on transistor M2, and establishing electrical continuity between the wiring WBL and the first terminal of the capacitor CB. Specifically, when transistor M2 is on, a potential corresponding to the information to be recorded is applied to the wiring WBL, and this potential is written to the first terminal of the capacitor CB and the gate of transistor M3. Then, a low-level potential is applied to the wiring WOL, turning off transistor M2, thereby maintaining the potential of the first terminal of the capacitor CB and the potential of the gate of transistor M3.
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるため、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。Data is read by applying a predetermined potential to the wiring SL. The current flowing between the source and drain of transistor M3 and the potential of the first terminal of transistor M3 are determined by the potential of the gate of transistor M3 and the potential of the second terminal of transistor M3. Therefore, by reading the potential of the wiring RBL connected to the first terminal of transistor M3, the potential held in the first terminal of capacitor CB (or the gate of transistor M3) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of capacitor CB (or the gate of transistor M3).
また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図３１Ｄに示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。Furthermore, for example, the wiring WBL and the wiring RBL may be combined into a single wiring BIL. An example circuit configuration of such a memory cell is shown in Figure 31D. Memory cell 954 is configured such that the wiring WBL and the wiring RBL of memory cell 953 are combined into a single wiring BIL, and the second terminal of transistor M2 and the first terminal of transistor M3 are connected to the wiring BIL. In other words, memory cell 954 is configured to operate as a write bit line and a read bit line using a single wiring BIL.
図３１Ｅに示すメモリセル９５５は、メモリセル９５３における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図３１Ｆに示すメモリセル９５６は、メモリセル９５４における容量素子ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。Memory cell 955 shown in Figure 31E is an example in which the capacitance element CB and wiring CAL in memory cell 953 have been omitted. Furthermore, memory cell 956 shown in Figure 31F is an example in which the capacitance element CB and wiring CAL in memory cell 954 have been omitted. This type of configuration allows for increased integration of the memory cells.
なお、少なくともトランジスタＭ２にはＯＳトランジスタを用いることが好ましい。特に、トランジスタＭ２、及びトランジスタＭ３にＯＳトランジスタを用いることが好ましい。Note that it is preferable to use an OS transistor for at least transistor M2. In particular, it is preferable to use OS transistors for transistors M2 and M3.
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。または、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル９５３、メモリセル９５４、メモリセル９５５、メモリセル９５６に対して多値データ、またはアナログデータを保持することができる。Since OS transistors have an extremely low off-state current, written data can be retained by transistor M2 for a long time, reducing the frequency of refreshing the memory cells. Alternatively, refresh operations of the memory cells can be eliminated. Furthermore, because the leakage current is extremely low, multilevel data or analog data can be retained in memory cells 953, 954, 955, and 956.
トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３、メモリセル９５４、メモリセル９５５、及びメモリセル９５６は、ＮＯＳＲＡＭの一態様である。Memory cell 953, memory cell 954, memory cell 955, and memory cell 956, in which an OS transistor is used as transistor M2, are one embodiment of NOSRAM.
なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。It should be noted that a Si transistor may also be used as transistor M3. Si transistors can increase field-effect mobility and can also be used as p-channel transistors, allowing for greater freedom in circuit design.
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。Furthermore, when an OS transistor is used as transistor M3, the memory cell can be configured as a unipolar circuit.
また、図３１Ｇに、３トランジスタ１容量素子のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量素子ＣＣと、を有する。Figure 31G shows a three-transistor, one-capacitor gain cell type memory cell 957. Memory cell 957 has transistors M4 to M6 and a capacitative element CC.
トランジスタＭ４の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。The first terminal of transistor M4 is connected to the first terminal of capacitance element CC, the second terminal of transistor M4 is connected to wiring BIL, and the gate of transistor M4 is connected to wiring WOL. The second terminal of capacitance element CC is connected to the first terminal of transistor M5 and wiring GNDL. The second terminal of transistor M5 is connected to the first terminal of transistor M6, and the gate of transistor M5 is connected to the first terminal of capacitance element CC. The second terminal of transistor M6 is connected to wiring BIL, and the gate of transistor M6 is connected to wiring RWL.
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。The wiring BIL functions as a bit line, the wiring WOL functions as a write word line, and the wiring RWL functions as a read word line. The wiring GNDL is a wiring that applies a low-level potential.
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を導通状態にすることで行われる。具体的には、トランジスタＭ４がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４をオフ状態にすることによって、容量素子ＣＣの第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。Data is written by applying a high-level potential to the wiring WOL, turning on transistor M4, and establishing electrical continuity between the wiring BIL and the first terminal of the capacitor CC. Specifically, when transistor M4 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and this potential is written to the first terminal of the capacitor CC and the gate of transistor M5. Then, a low-level potential is applied to the wiring WOL, turning off transistor M4, thereby maintaining the potential of the first terminal of the capacitor CC and the potential of the gate of transistor M5.
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後、配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６はオン状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が導通状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。Data is read by precharging the wiring BIL to a predetermined potential, then electrically floating the wiring BIL and applying a high-level potential to the wiring RWL. Because the wiring RWL is at a high-level potential, the transistor M6 is turned on, and the wiring BIL and the second terminal of the transistor M5 are brought into conduction. At this time, the potential of the wiring BIL is applied to the second terminal of the transistor M5. The potential of the second terminal of the transistor M5 and the potential of the wiring BIL change depending on the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5). By reading the potential of the wiring BIL, the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5).
なお、少なくともトランジスタＭ４にＯＳトランジスタを用いることが好ましい。It is preferable to use an OS transistor for at least transistor M4.
なお、トランジスタＭ５及びＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態などによっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。Note that Si transistors may be used as transistors M5 and M6. As mentioned above, Si transistors may have higher field-effect mobility than OS transistors depending on the crystalline state of the silicon used in the semiconductor layer.
また、トランジスタＭ５及びＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。Furthermore, when OS transistors are used as transistors M5 and M6, the memory cell can be configured as a unipolar circuit.
半導体装置９００が有する駆動回路９１０とメモリアレイ９２０は同一平面上に設けてもよい。また、図３２Ａに示すように、駆動回路９１０とメモリアレイ９２０を重ねて設けてもよい。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図３２Ｂに示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けてもよい。The drive circuit 910 and memory array 920 of the semiconductor device 900 may be provided on the same plane. Alternatively, as shown in Figure 32A, the drive circuit 910 and memory array 920 may be provided overlapping each other. By providing the drive circuit 910 and memory array 920 overlapping each other, the signal propagation distance can be shortened. Alternatively, as shown in Figure 32B, the memory array 920 may be provided in multiple layers on top of the drive circuit 910.
続いて、上記記憶装置などの半導体装置を備えることができる演算処理装置の一例について説明する。Next, we will explain an example of a processing device that can be equipped with a semiconductor device such as the above-mentioned memory device.
図３３に、演算装置９６０のブロック図を示す。図３３に示す演算装置９６０は、例えばＣＰＵに適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、及びＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のプロセッサにも適用することができる。Figure 33 shows a block diagram of the arithmetic unit 960. The arithmetic unit 960 shown in Figure 33 can be applied to a CPU, for example. The arithmetic unit 960 can also be applied to processors such as a GPU (Graphics Processing Unit), TPU (Tensor Processing Unit), and NPU (Neural Processing Unit), which have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
図３３に示す演算装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェース９９８、キャッシュ９９９、及びキャッシュインターフェース９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェースを有してもよい。また、キャッシュ９９９及びキャッシュインターフェース９８９は、別チップに設けてもよい。The arithmetic device 960 shown in FIG. 33 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990. The substrate 990 may be a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may also have a rewritable ROM and a ROM interface. The cache 999 and cache interface 989 may also be provided on separate chips.
キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェース９８９を介して接続される。キャッシュインターフェース９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェース９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェース９９８を介してＡＬＵ９９１またはレジスタ９９６等に出力する機能を有する。The cache 999 is connected to the main memory provided on a separate chip via a cache interface 989. The cache interface 989 has the function of supplying part of the data held in the main memory to the cache 999. The cache interface 989 also has the function of outputting part of the data held in the cache 999 to the ALU 991 or register 996, etc. via the bus interface 998.
後述するように、演算装置９６０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェース９８９はメモリアレイ９２０に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェース９８９の一部に、駆動回路９１０を有することが好ましい。As will be described later, a memory array 920 can be provided stacked on the arithmetic unit 960. The memory array 920 can be used as a cache. In this case, the cache interface 989 may have the function of supplying data held in the memory array 920 to the cache 999. In this case, it is also preferable that a drive circuit 910 be included as part of the cache interface 989.
なお、キャッシュ９９９を設けず、メモリアレイ９２０のみをキャッシュとして用いることもできる。It is also possible to use only the memory array 920 as a cache without providing the cache 999.
図３３に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図３３に示す演算装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個またはそれ以上とすることが好ましい。また、サーバ用途など非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバスなどで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。The arithmetic device 960 shown in FIG. 33 is merely one example of a simplified configuration, and actual arithmetic devices 960 have a wide variety of configurations depending on their applications. For example, it is preferable to use a configuration including the arithmetic device 960 shown in FIG. 33 as one core, and to include multiple such cores, each of which operates in parallel, in a so-called multi-core configuration. The more cores there are, the higher the arithmetic performance can be. The more cores there are, the better, and it is preferable to have, for example, two, preferably four, more preferably eight, even more preferably 12, and even more preferably 16 or more cores. Furthermore, when extremely high arithmetic performance is required, such as for server applications, it is preferable to have a multi-core configuration with 16 or more, preferably 32 or more, and even more preferably 64 or more cores. Furthermore, the number of bits that the arithmetic device 960 can handle in its internal arithmetic circuits, data buses, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.
バスインターフェース９９８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。Instructions input to the arithmetic unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995.
ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路などからの割り込み要求を、その優先度、マスク状態などから判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９９６の読み出し及び書き込みを行う。The ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates signals to control the operation of the ALU 991. Furthermore, while the arithmetic unit 960 is executing a program, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority, mask status, etc. The register controller 997 generates the address of the register 996 and reads and writes to the register 996 depending on the state of the arithmetic unit 960.
また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。The timing controller 995 also generates signals that control the timing of the operations of the ALU 991, ALU controller 992, instruction decoder 993, interrupt controller 994, and register controller 997. For example, the timing controller 995 includes an internal clock generation unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits mentioned above.
図３３に示す演算装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電位の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電位の供給を停止することができる。In the arithmetic unit 960 shown in FIG. 33, the register controller 997 selects the holding operation in the register 996 in accordance with instructions from the ALU 991. That is, it selects whether the memory cells in the register 996 will hold data using flip-flops or capacitive elements. If holding data using flip-flops is selected, power supply potential is supplied to the memory cells in the register 996. If holding data in capacitive elements is selected, the data is rewritten to the capacitive elements, and the supply of power supply potential to the memory cells in the register 996 can be stopped.
メモリアレイ９２０と演算装置９６０は、重ねて設けることができる。図３４Ａ及び図３４Ｂに半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９６０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図３４Ｂでは演算装置９６０及び層９３０を分離して示している。The memory array 920 and the arithmetic unit 960 can be provided overlapping each other. Figures 34A and 34B show perspective views of a semiconductor device 970A. The semiconductor device 970A has a layer 930 on which a memory array is provided above the arithmetic unit 960. The layer 930 is provided with memory arrays 920L1, 920L2, and 920L3. The arithmetic unit 960 and each memory array have overlapping areas. To make the configuration of the semiconductor device 970A easier to understand, Figure 34B shows the arithmetic unit 960 and layer 930 separated.
メモリアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。By stacking the layer 930 having the memory array and the arithmetic unit 960, the connection distance between them can be shortened. This increases the communication speed between them. In addition, the short connection distance reduces power consumption.
メモリアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いてもよいし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビアまたは導電膜の接合技術（Ｃｕ−Ｃｕ接合など）を用いて接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。As a method for stacking the layer 930 having the memory array and the arithmetic unit 960, a method of stacking the layer 930 having the memory array directly on the arithmetic unit 960 (also known as monolithic stacking) may be used, or a method may be used in which the arithmetic unit 960 and the layer 930 are formed on different substrates, and the two substrates are bonded together and connected using through-vias or conductive film bonding technology (such as Cu-Cu bonding). The former method does not require consideration of misalignment during bonding, and therefore not only can the chip size be reduced, but manufacturing costs can also be reduced.
ここで、演算装置９６０にキャッシュ９９９を有さず、層９３０に設けられるメモリアレイ９２０Ｌ１、９２０Ｌ２、及び９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、かつ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、かつ最もアクセス頻度が高い。Here, the arithmetic unit 960 does not have a cache 999, and the memory arrays 920L1, 920L2, and 920L3 provided in the layer 930 can each be used as a cache. In this case, for example, memory array 920L1 can be used as an L1 cache (also called a level 1 cache), memory array 920L2 can be used as an L2 cache (also called a level 2 cache), and memory array 920L3 can be used as an L3 cache (also called a level 3 cache). Of the three memory arrays, memory array 920L3 has the largest capacity and is accessed least frequently. Furthermore, memory array 920L1 has the smallest capacity and is accessed most frequently.
なお、演算装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリアレイを、それぞれ下位のキャッシュ、またはメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。Note that when the cache 999 provided in the arithmetic unit 960 is used as an L1 cache, each memory array provided in layer 930 can be used as a lower-level cache or main memory. Main memory has a larger capacity than the cache and is accessed less frequently.
また、図３４Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。Furthermore, as shown in FIG. 34B, drive circuits 910L1, 910L2, and 910L3 are provided. Drive circuit 910L1 is connected to memory array 920L1 via connection electrode 940L1. Similarly, drive circuit 910L2 is connected to memory array 920L2 via connection electrode 940L2, and drive circuit 910L3 is connected to memory array 920L3 via connection electrode 940L3.
なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つまたは２つとしてもよいし、４つ以上としてもよい。Note that while three memory arrays functioning as caches are shown here, the number may be one, two, or four or more.
メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェース９８９の一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェース９８９と接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェース９８９の一部として機能する、またはこれと接続される構成としてもよい。When the memory array 920L1 is used as a cache, the drive circuit 910L1 may function as part of the cache interface 989, or the drive circuit 910L1 may be configured to be connected to the cache interface 989. Similarly, the drive circuit 910L2 and the drive circuit 910L3 may also function as part of the cache interface 989, or may be configured to be connected to it.
メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、半導体装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。Whether the memory array 920 functions as a cache or as main memory is determined by the control circuit 912 of each drive circuit 910. Based on a signal supplied from the arithmetic device 960, the control circuit 912 can cause some of the multiple memory cells 950 in the semiconductor device 900 to function as RAM.
半導体装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち半導体装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る半導体装置９００は、例えば、ユニバーサルメモリとして機能できる。The semiconductor device 900 can cause some of the multiple memory cells 950 to function as cache, and the other part to function as main memory. In other words, the semiconductor device 900 can function as both a cache and a main memory. The semiconductor device 900 according to one aspect of the present invention can function as, for example, a universal memory.
また、一つのメモリアレイ９２０を有する層９３０を演算装置９６０に重ねて設けてもよい。図３５Ａに半導体装置９７０Ｂの斜視図を示す。Alternatively, a layer 930 having one memory array 920 may be provided over the computing device 960. Figure 35A shows a perspective view of the semiconductor device 970B.
半導体装置９７０Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図３５Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。In semiconductor device 970B, one memory array 920 can be divided into multiple areas, each of which can be used for different functions. Figure 35A shows an example in which area L1 is used as an L1 cache, area L2 as an L2 cache, and area L3 as an L3 cache.
また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。Furthermore, in semiconductor device 970B, the capacity of each of areas L1 to L3 can be changed depending on the situation. For example, if you want to increase the capacity of the L1 cache, you can achieve this by increasing the area of area L1. With this configuration, it is possible to improve the efficiency of calculation processing and increase processing speed.
また、複数のメモリアレイを積層してもよい。図３５Ｂに半導体装置９７０Ｃの斜視図を示している。Alternatively, multiple memory arrays may be stacked. Figure 35B shows a perspective view of semiconductor device 970C.
半導体装置９７０Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も遠いメモリアレイ９２０Ｌ３を下位のキャッシュまたはメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。Semiconductor device 970C has a layer 930L1 having memory array 920L1 stacked on top of which is a layer 930L2 having memory array 920L2, and a layer 930L3 having memory array 920L3 stacked on top of that. Memory array 920L1, which is physically closest to the arithmetic device 960, can be used as a higher-level cache, and memory array 920L3, which is the farthest, can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory array can be increased, thereby further improving processing power.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態５）
本実施の形態では、本発明の一態様のＯＳトランジスタを有する回路構成の一例、及び本発明の一態様に係る半導体装置を用いた電子部品の一例について、図３６Ａ乃至図３６Ｃを用いて説明する。Fifth Embodiment
In this embodiment, an example of a circuit configuration including an OS transistor of one embodiment of the present invention and an example of an electronic component including a semiconductor device of one embodiment of the present invention will be described with reference to FIGS. 36A to 36C .
＜回路構成例＞
本発明の一態様のＯＳトランジスタを有する回路構成の一例を、図３６Ａ及び図３６Ｂに示す。図３６Ａに示す回路図は、ｎチャネル型のトランジスタ３１０２と、ｐチャネル型のトランジスタ３１０４と、を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で構成したインバータ回路の構成を示している。また、図３６Ｂに示す回路図は、ｎチャネル型のトランジスタ３１０２と、ｐチャネル型のトランジスタ３１０４と、のそれぞれのソース及びドレインを接続した、いわゆるアナログスイッチとして機能する回路の構成を示している。<Circuit configuration example>
36A and 36B show examples of a circuit configuration including an OS transistor of one embodiment of the present invention. The circuit diagram in Fig. 36A shows a configuration of an inverter circuit including a complementary metal oxide semiconductor (CMOS) circuit in which an n-channel transistor 3102 and a p-channel transistor 3104 are connected in series and their gates are connected. The circuit diagram in Fig. 36B shows a configuration of a circuit functioning as a so-called analog switch in which the source and drain of the n-channel transistor 3102 and the p-channel transistor 3104 are connected.
＜トランジスタ構造＞
図３６Ａ及び図３６Ｂに示す、ｎチャネル型のトランジスタ３１０２及びｐチャネル型のトランジスタ３１０４には、様々なタイプのトランジスタを用いることができる。具体的には、プレーナ型のトランジスタ、縦型のトランジスタ（ＶＦＥＴ：Ｖｅｒｔｉｃａｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、Ｆｉｎ（フィン）型のトランジスタ、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）型のトランジスタなどを、ｎチャネル型のトランジスタ３１０２及びｐチャネル型のトランジスタ３１０４に、それぞれ適用することができる。また、ｎチャネル型のトランジスタ３１０２と、ｐチャネル型のトランジスタ３１０４と、を組み合わせたＣＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を適用してもよい。<Transistor structure>
36A and 36B , various types of transistors can be used for the n-channel transistor 3102 and the p-channel transistor 3104. Specifically, a planar transistor, a vertical transistor (VFET: Vertical Field Effect Transistor), a Fin transistor, a GAA (Gate All Around) transistor, or the like can be applied to the n-channel transistor 3102 and the p-channel transistor 3104, respectively. Furthermore, a CFET (Complementary Field Effect Transistor) in which the n-channel transistor 3102 and the p-channel transistor 3104 are combined may also be applied.
本明細書等において、プレーナ型のトランジスタとは、ソース電極とドレイン電極とが同じ高さ、または概略同じ高さに位置し、半導体を流れる電流が横方向の成分を有する構成である。また、本明細書等において、ＶＦＥＴとは、ソース電極とドレイン電極とが異なる高さに位置し、半導体を流れる電流は高さ方向の成分を有する構成である。ＶＦＥＴは、ソース電極、半導体、及びドレイン電極のうち２以上を重ねて設けることが可能となるため、プレーナ型のトランジスタと比較して、占有面積を大幅に縮小することができる。In this specification, a planar transistor is one in which the source electrode and drain electrode are located at the same height or approximately the same height, and the current flowing through the semiconductor has a lateral component. Also, in this specification, a VFET is one in which the source electrode and drain electrode are located at different heights, and the current flowing through the semiconductor has a vertical component. Because a VFET can have two or more of the source electrode, semiconductor, and drain electrode stacked, it can occupy a significantly smaller area than a planar transistor.
また、本明細書等において、Ｆｉｎ型のトランジスタとは、チャネル幅方向の断面視において、チャネルの２面以上を、ゲート絶縁膜を介してゲート電極が覆う構成である。特に、チャネル幅方向の断面視において、チャネル幅（Ｗ）よりもチャネル高さ（Ｈ）の方が大きい形状であると、単位面積当たりのチャネル幅を大きくすることができるため好適である。また、本明細書等において、ＧＡＡ型のトランジスタとは、チャネル幅方向の断面視において、チャネルの４面を、ゲート絶縁膜を介してゲート電極が覆う構成である。Furthermore, in this specification, a Fin-type transistor is one in which, when viewed cross-sectionally in the channel width direction, two or more sides of the channel are covered by a gate electrode via a gate insulating film. In particular, a shape in which the channel height (H) is greater than the channel width (W) when viewed cross-sectionally in the channel width direction is preferable because it allows for a larger channel width per unit area. Furthermore, in this specification, a GAA-type transistor is one in which, when viewed cross-sectionally in the channel width direction, the gate electrode covers four sides of the channel via a gate insulating film.
＜ｎチャネル型のトランジスタ＞
図３６Ａ及び図３６Ｂに示す、ｎチャネル型のトランジスタ３１０２に本発明の一態様のＯＳトランジスタを用いることができる。ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、トランジスタ３１０２のリーク電流を非常に小さくすることができる。また、ｎチャネル型のトランジスタ３１０２には、シリコンもしくはゲルマニウム等の単体元素の半導体、ヒ化ガリウム等の化合物半導体、又は、半導体として機能する層状物質等を半導体材料に用いることができる。特に、半導体として機能する層状物質を半導体材料に用いると好適である。<N-channel transistor>
36A and 36B , the OS transistor of one embodiment of the present invention can be used as the n-channel transistor 3102. Since the OS transistor has an extremely small off-state current, the leakage current of the transistor 3102 can be significantly reduced. Furthermore, the n-channel transistor 3102 can be formed using a semiconductor of an element such as silicon or germanium, a compound semiconductor such as gallium arsenide, or a layered material functioning as a semiconductor. In particular, it is preferable to use a layered material functioning as a semiconductor as the semiconductor material.
本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。In this specification, the term "layered material" is a general term for a group of materials that have a layered crystal structure. A layered crystal structure is one in which layers formed by covalent or ionic bonds are stacked together via bonds weaker than covalent or ionic bonds, such as van der Waals bonds. Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, it is possible to provide a transistor with a large on-current.
また、本明細書等において、前述の層状物質を二次元材料として呼称する場合がある。本発明の一態様に用いることができる二次元材料としては、グラフェン、シリセン（グラフェンの炭素原子をシリコン原子で置き換えた物質）、ゲルマネン（グラフェンの炭素原子をゲルマニウム原子で置き換えた物質）、遷移金属カルコゲナイド（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｄｉｃｈａｌｃｏｇｅｎｉｄｅｓ：ＴＭＤｓ）、窒化ホウ素（ＢＮ）、黒リンなどをｎチャネル型のトランジスタ３１０２及びｐチャネル型のトランジスタ３１０４に、それぞれ適用することができる。なお、上記二次元材料を用いることで、シリコン又はゲルマニウム等の単体元素の半導体と比較して、電子移動度、機械的強度、及び熱伝導率のいずれか一または複数の物性を高めることができる。また、前述の二次元材料は、単体元素の半導体と比較して優れた物性を有するため、ＮＭＣ（Ｎｅｗ Ｍａｔｅｒｉａｌｓ Ｃｈａｎｎｅｌ）と別言してもよい。Furthermore, in this specification and the like, the layered materials described above may be referred to as two-dimensional materials. Two-dimensional materials that can be used in one embodiment of the present invention include graphene, silicene (a material in which carbon atoms in graphene are replaced with silicon atoms), germanene (a material in which carbon atoms in graphene are replaced with germanium atoms), transition metal chalcogenides (TMDs), boron nitride (BN), and black phosphorus, which can be used in the n-channel transistor 3102 and the p-channel transistor 3104. Note that the use of the above two-dimensional materials can improve one or more of the physical properties of electron mobility, mechanical strength, and thermal conductivity compared to semiconductors made of single elements such as silicon or germanium. Furthermore, because the above two-dimensional materials have superior physical properties compared to semiconductors made of single elements, they may also be referred to as NMCs (New Materials Channels).
なお、層状物質としては、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。Layered materials include chalcogenides. Chalcogenides are compounds containing chalcogen. Chalcogen is a general term for elements belonging to Group 16, including oxygen, sulfur, selenium, tellurium, polonium, and livermorium. Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
また、トランジスタ３１０２に用いることができる材料として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。当該遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。Furthermore, for example, a transition metal chalcogenide functioning as a semiconductor is preferably used as a material that can be used for the transistor 3102. Specific examples of the transition metal chalcogenide include molybdenum sulfide (typically MoS2 ), molybdenum selenide (typically MoSe2 ), molybdenum tellurium (typically MoTe2 ), tungsten sulfide (typically WS2 ), tungsten selenide (typically WSe2 ), tungsten tellurium (typically WTe2 ), hafnium sulfide (typically HfS2 ), hafnium selenide (typically HfSe2 ), zirconium sulfide (typically ZrS2 ), and zirconium selenide (typically ZrSe2 ).
＜ｐチャネル型のトランジスタ＞
図３６Ａ及び図３６Ｂに示す、ｐチャネル型のトランジスタ３１０４には、シリコンもしくはゲルマニウム等の単体元素の半導体、ヒ化ガリウム等の化合物半導体、又は、半導体として機能する層状物質等を半導体材料に用いることができる。特に、半導体として機能する層状物質を半導体材料に用いると好適である。<p-channel transistor>
36A and 36B, a semiconductor of an element such as silicon or germanium, a compound semiconductor such as gallium arsenide, or a layered substance functioning as a semiconductor can be used as the semiconductor material. In particular, it is preferable to use a layered substance functioning as a semiconductor as the semiconductor material.
また、トランジスタ３１０４に用いることができる材料として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。当該遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）などが挙げられる。Furthermore, for example, a transition metal chalcogenide functioning as a semiconductor is preferably used as a material that can be used for the transistor 3104. Specific examples of the transition metal chalcogenide include molybdenum sulfide (typically MoS2 ), molybdenum selenide (typically MoSe2 ), tungsten sulfide (typically WS2 ), and tungsten selenide (typically WSe2 ).
また、トランジスタ３１０４に用いることができる材料としては、前述の二次元材料の他、３−５族化合物半導体（代表的には、ガリウム・ヒ素化合物半導体、インジウム・リン化合物半導体、インジウム・ガリウム・ヒ素化合物半導体、インジウム・ヒ素化合物半導体など）、カーボンナノチューブ（ＣＮＴ）、硫化錫（代表的にはＳｎＳ）、セレン化錫（代表的にはＳｎＳｅ）などを用いることができる。なお、３−５族化合物半導体をトランジスタ３１０２に適用してもよい。In addition to the two-dimensional materials mentioned above, materials that can be used for the transistor 3104 include Group III-V compound semiconductors (typically, gallium arsenide compound semiconductors, indium phosphide compound semiconductors, indium gallium arsenide compound semiconductors, indium arsenide compound semiconductors, etc.), carbon nanotubes (CNTs), tin sulfide (typically, SnS), tin selenide (typically, SnSe), etc. It should be noted that Group III-V compound semiconductors may also be used for the transistor 3102.
＜電子部品例＞
本発明の一態様の半導体装置を用いた電子部品の一例を、図３６Ｃに示す。本発明の一態様の半導体装置を用いた電子部品は、低消費電力化及び高性能化に有効である。<Examples of electronic components>
36C illustrates an example of an electronic component using the semiconductor device of one embodiment of the present invention. An electronic component using the semiconductor device of one embodiment of the present invention is effective in achieving low power consumption and high performance.
電子部品３１１０が実装された基板（実装基板３２１０）の斜視図を、図３６Ｃに示す。図３６Ｃに示す電子部品３１１０は、モールド３１１１内に記憶装置３１１２を有する。図３６Ｃは、電子部品３１１０の内部を示すために、一部の記載を省略している。電子部品３１１０は、モールド３１１１の外側にランド３１１３を有する。ランド３１１３は電極パッド３１１４と接続され、電極パッド３１１４は記憶装置３１１２とワイヤ３１１５を介して接続されている。電子部品３１１０は、例えばプリント基板３２１２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板３２１２上で接続されることで実装基板３２１０が完成する。Figure 36C shows a perspective view of a substrate (mounting substrate 3210) on which electronic component 3110 is mounted. Electronic component 3110 shown in Figure 36C has memory device 3112 inside mold 3111. Some details are omitted in Figure 36C to show the interior of electronic component 3110. Electronic component 3110 has lands 3113 on the outside of mold 3111. Lands 3113 are connected to electrode pads 3114, and electrode pads 3114 are connected to memory device 3112 via wires 3115. Electronic component 3110 is mounted on, for example, a printed circuit board 3212. Mounting substrate 3210 is completed by combining multiple such electronic components and connecting them on printed circuit board 3212.
また、記憶装置３１１２は、演算コアを有する層３１２１と、メモリを有する層３１２２と、を有する。例えば、層３１２１及び層３１２２の双方に、前述のｎチャネル型のトランジスタ及びｐチャネル型のトランジスタを用いることができる。特に、層３１２１にｐチャネル型のトランジスタを用い、層３１２２にｎチャネル型トランジスタを用いて、ＣＭＯＳ回路を構成すると好ましい。ただし、本発明の一態様は、これに限定されず、層３１２１にｎチャネル型のトランジスタ及びｐチャネル型のトランジスタの双方を有し、層３１２２にｎチャネル型トランジスタを用いる構成としてもよい。Furthermore, the memory device 3112 includes a layer 3121 having an operation core and a layer 3122 having a memory. For example, the n-channel transistor and p-channel transistor described above can be used for both the layer 3121 and the layer 3122. In particular, it is preferable to configure a CMOS circuit using p-channel transistors for the layer 3121 and n-channel transistors for the layer 3122. However, one embodiment of the present invention is not limited to this, and a structure may be used in which both n-channel transistors and p-channel transistors are used for the layer 3121 and n-channel transistors are used for the layer 3122.
具体的には、層３１２１にｐチャネル型のトランジスタ３３０１を有し、層３１２２にｎチャネル型のトランジスタ３３０２を有する構成とすることが好ましい。図３６Ｃにおいて、トランジスタ３３０１が有する半導体層３３１１をｐチャネル型のシリコンとし、トランジスタ３３０２が有する半導体層３３１２をｎチャネル型の酸化物半導体とすることで、ＳｉトランジスタとＯＳトランジスタとの積層構造とすることが出来る。Specifically, it is preferable to have a structure in which a p-channel transistor 3301 is included in layer 3121 and an n-channel transistor 3302 is included in layer 3122. In Figure 36C, by using p-channel silicon for the semiconductor layer 3311 of transistor 3301 and n-channel oxide semiconductor for the semiconductor layer 3312 of transistor 3302, a stacked structure of a Si transistor and an OS transistor can be achieved.
または、図３６Ｃにおいて、トランジスタ３３０１が有する半導体層３３１１をｐチャネル型の二次元材料（例えば、ＷＳ２）とし、トランジスタ３３０２が有する半導体層３３１２をｎチャネル型の酸化物半導体とすることで、ＷＳ２トランジスタと、ＯＳトランジスタとの積層構造とすることが出来る。当該積層構造とすることで、消費電力が少なく、且つ高性能な記憶装置を提供することができる。36C , a semiconductor layer 3311 included in the transistor 3301 is made of a p-channel two-dimensional material (for example, WS2 ) and a semiconductor layer 3312 included in the transistor 3302 is made of an n-channel oxide semiconductor, thereby forming a stacked structure of a WS2 transistor and an OS transistor. Such a stacked structure enables the provision of a high-performance memory device with low power consumption.
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。なお、図３６Ｃにおいて、トランジスタ３３０１がＦｉｎ型のトランジスタであり、トランジスタ３３０２がＶＦＥＴである構造を例示したがこれに限定されず、トランジスタ３３０１にＦｉｎ型のトランジスタを適用し、トランジスタ３３０２にＦｉｎ型のトランジスタを適用してもよい。トランジスタ３３０１と、トランジスタ３３０２との構造を異ならせることで、それぞれのトランジスタ構造に応じた特性を得ることができ好適である。また、トランジスタ３３０１と、トランジスタ３３０２との構造を同じとすることで、一部の製造装置を共通に使用することができるため好適である。By stacking two types of transistors in this way, the area occupied by the circuit is reduced, and multiple circuits can be arranged at a higher density. Note that Figure 36C illustrates a structure in which transistor 3301 is a Fin-type transistor and transistor 3302 is a VFET, but this is not limiting; a Fin-type transistor may be used for transistor 3301 and a Fin-type transistor may be used for transistor 3302. By making the structures of transistors 3301 and 3302 different, characteristics according to the respective transistor structures can be obtained, which is preferable. Furthermore, by making the structures of transistors 3301 and 3302 the same, it is preferable that some manufacturing equipment can be used in common.
なお、メモリを有する層３１２２は、複数のメモリセルアレイが積層された構成である。演算コアを有する層３１２１と、メモリを有する層３１２２と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）等の貫通電極技術、及びＣｕ−Ｃｕ直接接合等の接合技術を用いることなく、各層間を接続することができる。演算コアを有する層３１２１と、メモリを有する層３１２２と、をモノリシックに積層することで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。なお、メモリを有する層３１２２の一部に、演算コアを有する層３１２１の機能の一部（演算機能の一部）を設けてもよい。Note that the memory-containing layer 3122 is configured with multiple memory cell arrays stacked on top of each other. The stacked configuration of the processor core-containing layer 3121 and the memory-containing layer 3122 can be a monolithic stacked configuration. In a monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding. By monolithically stacking the processor core-containing layer 3121 and the memory-containing layer 3122, it is possible to achieve a so-called on-chip memory configuration, in which the memory is formed directly on the processor. The on-chip memory configuration makes it possible to increase the operation speed of the interface between the processor and the memory. Note that part of the function of the processor core-containing layer 3121 (part of the computing function) may be provided in part of the memory-containing layer 3122.
また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、接続配線等のサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。Furthermore, by configuring the memory on-chip, it is possible to reduce the size of the connection wiring, etc., compared to technologies that use through electrodes such as TSV, and it is also possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, which makes it possible to improve the memory bandwidth (also known as memory bandwidth).
また、メモリを有する層３１２２が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシック積層の構成とすることが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、およびメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、メモリを有する層３１２２にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。Furthermore, it is preferable that the multiple memory cell arrays included in the memory-containing layer 3122 are formed using OS transistors and that the multiple memory cell arrays have a monolithic stack configuration. By forming the multiple memory cell arrays in a monolithic stack configuration, it is possible to improve either or both of the memory bandwidth and the memory access latency. Note that the bandwidth is the amount of data transferred per unit time, and the access latency is the time from access to the start of data exchange. Note that when Si transistors are used in the memory-containing layer 3122, it is more difficult to form a monolithic stack configuration than when OS transistors are used. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態６）
本実施の形態では、本発明の一態様の表示装置について説明する。(Embodiment 6)
In this embodiment, a display device according to one embodiment of the present invention will be described.
本発明の一態様の半導体装置は、表示装置、または、当該表示装置を有するモジュールに用いることができる。当該表示装置を有するモジュールとしては、当該表示装置にフレキシブルプリント回路基板（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ、以下、ＦＰＣと記す）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）等のコネクタが取り付けられたモジュール、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式もしくはＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式等により集積回路（ＩＣ）が実装されたモジュール等が挙げられる。The semiconductor device of one embodiment of the present invention can be used in a display device or a module including the display device. Examples of modules including the display device include a module in which a connector such as a flexible printed circuit (hereinafter referred to as FPC) or a TCP (Tape Carrier Package) is attached to the display device, and a module in which an integrated circuit (IC) is mounted by a COG (Chip On Glass) method, a COF (Chip On Film) method, or the like.
また、本実施の形態の表示装置はタッチパネルとしての機能を有していてもよい。例えば、表示装置には、指等の被検知体の近接又は接触を検知できる様々な検知素子（センサ素子ともいえる）を適用することができる。The display device of this embodiment may also function as a touch panel. For example, various detection elements (also known as sensor elements) that can detect the proximity or contact of a detectable object such as a finger can be applied to the display device.
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、及び、感圧方式が挙げられる。Sensor types include, for example, capacitance type, resistive film type, surface acoustic wave type, infrared type, optical type, and pressure-sensitive type.
静電容量方式としては、例えば、表面型静電容量方式、投影型静電容量方式がある。また、投影型静電容量方式としては、例えば、自己容量方式、相互容量方式がある。相互容量方式を用いると、同時多点検出が可能となるため好ましい。Capacitive sensing methods include, for example, surface capacitance sensing and projected capacitance sensing. Projected capacitance sensing methods also include, for example, self-capacitance sensing and mutual capacitance sensing. Mutual capacitance sensing is preferred because it enables simultaneous multi-point detection.
タッチパネルとしては、例えば、アウトセル型、オンセル型、及び、インセル型が挙げられる。なお、インセル型のタッチパネルは、表示素子を支持する基板と対向基板のうち一方または双方に、検知素子を構成する電極が設けられた構成をいう。Touch panels include, for example, out-cell, on-cell, and in-cell types. An in-cell touch panel is one in which electrodes that make up the sensing element are provided on one or both of the substrate that supports the display element and the opposing substrate.
［表示モジュール］
図３７Ａに、表示モジュール１７０の斜視図を示す。表示モジュール１７０は、表示装置６００Ａと、ＦＰＣ２９８と、を有する。なお、表示モジュール１７０が有する表示装置は表示装置６００Ａに限られず、後述する表示装置６００Ｂであってもよい。[Display module]
37A shows a perspective view of the display module 170. The display module 170 includes a display device 600A and an FPC 298. Note that the display device included in the display module 170 is not limited to the display device 600A, and may be a display device 600B described later.
表示モジュール１７０は、基板２９１及び基板２９９を有する。表示モジュール１７０は、表示部２９７を有する。表示部２９７は、表示モジュール１７０における画像を表示する領域であり、後述する画素部２９４に設けられる各画素からの光を視認できる領域である。The display module 170 has a substrate 291 and a substrate 299. The display module 170 has a display unit 297. The display unit 297 is an area that displays an image in the display module 170, and is an area where light from each pixel provided in the pixel unit 294 (described later) can be seen.
図３７Ｂに、基板２９１側の構成を模式的に示した斜視図を示している。基板２９１上には、回路部２９２と、回路部２９２上の画素回路部２９３と、画素回路部２９３上の画素部２９４と、が積層されている。また、基板２９１上の画素部２９４と重ならない部分に、ＦＰＣ２９８と接続するための端子部２９５が設けられている。端子部２９５と回路部２９２とは、複数の配線により構成される配線部２９６により接続されている。Figure 37B shows a perspective view that schematically illustrates the configuration on the substrate 291 side. Stacked on the substrate 291 are a circuit section 292, a pixel circuit section 293 on the circuit section 292, and a pixel section 294 on the pixel circuit section 293. A terminal section 295 for connecting to an FPC 298 is provided in a portion of the substrate 291 that does not overlap with the pixel section 294. The terminal section 295 and the circuit section 292 are connected by a wiring section 296 that is composed of multiple wires.
本発明の一態様の半導体装置は、回路部２９２及び画素回路部２９３の一方または双方に適用することができる。A semiconductor device of one embodiment of the present invention can be used as one or both of the circuit portion 292 and the pixel circuit portion 293.
画素部２９４は、周期的に配列した複数の画素２９４ａを有する。図３７Ｂの右側に、１つの画素２９４ａの拡大図を示している。図３７Ｂでは、１つの画素２９４ａが、赤色の光を呈する副画素１３０Ｒ、緑色の光を呈する副画素１３０Ｇ、及び、青色の光を呈する副画素１３０Ｂを有する例を示す。The pixel section 294 has a plurality of periodically arranged pixels 294a. An enlarged view of one pixel 294a is shown on the right side of Figure 37B. Figure 37B shows an example in which one pixel 294a has a sub-pixel 130R that emits red light, a sub-pixel 130G that emits green light, and a sub-pixel 130B that emits blue light.
副画素は、表示素子を有する。表示素子としては、様々な素子を用いることができ、例えば、液晶素子及び発光素子が挙げられる。その他、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。また、光源と、量子ドット材料による色変換技術と、を用いたＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ ＬＥＤ）を用いてもよい。The subpixels have display elements. Various elements can be used as display elements, including liquid crystal elements and light-emitting elements. Other display elements that can be used include shutter-type or optical interference-type MEMS (Micro Electro Mechanical Systems) elements, as well as display elements that use microcapsule, electrophoresis, electrowetting, or electronic liquid powder (registered trademark) methods. Quantum-dot LEDs (QLEDs), which use a light source and color conversion technology using quantum dot materials, may also be used.
発光素子としては、例えば、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ ＬＥＤ）、又は半導体レーザ等の、自発光型の発光素子が挙げられる。ＬＥＤとして、例えば、ミニＬＥＤ又はマイクロＬＥＤ等を用いることができる。Examples of light-emitting elements include self-luminous light-emitting elements such as LEDs (Light Emitting Diodes), OLEDs (Organic LEDs), and semiconductor lasers. Examples of LEDs that can be used include mini LEDs and micro LEDs.
本実施の形態の表示装置における画素の配列に特に限定はなく、様々な方法を適用することができる。画素の配列としては、例えば、ストライプ配列、Ｓストライプ配列、マトリクス配列、デルタ配列、ベイヤー配列、及びペンタイル配列が挙げられる。図３７Ｂでは、画素の配列にストライプ配列が適用された場合を例に示す。There are no particular limitations on the pixel arrangement in the display device of this embodiment, and various methods can be applied. Examples of pixel arrangements include a stripe arrangement, an S-stripe arrangement, a matrix arrangement, a delta arrangement, a Bayer arrangement, and a pentile arrangement. Figure 37B shows an example in which a stripe arrangement is applied to the pixel arrangement.
画素回路部２９３は、周期的に配列した複数の画素回路２９３ａを有する。The pixel circuit section 293 has a plurality of pixel circuits 293a arranged periodically.
１つの画素回路２９３ａは、１つの画素２９４ａが有する複数の素子の駆動を制御する回路である。１つの画素回路２９３ａは、１つの発光素子の発光を制御する回路が３つ設けられる構成とすることができる。例えば、画素回路２９３ａは、１つの発光素子につき、１つの選択トランジスタと、１つの電流制御用トランジスタ（駆動トランジスタ）と、容量と、を少なくとも有する構成とすることができる。このとき、選択トランジスタのゲートにはゲート信号が、ソースにはソース信号が、それぞれ入力される。これにより、アクティブマトリクス型の表示装置が実現されている。One pixel circuit 293a is a circuit that controls the driving of multiple elements in one pixel 294a. One pixel circuit 293a can be configured to have three circuits that control the light emission of one light-emitting element. For example, the pixel circuit 293a can be configured to have at least one selection transistor, one current control transistor (drive transistor), and a capacitor per light-emitting element. In this case, a gate signal is input to the gate of the selection transistor, and a source signal is input to the source. This realizes an active matrix display device.
回路部２９２は、画素回路部２９３の各画素回路２９３ａを駆動する回路を有する。例えば、ゲート線駆動回路、及び、ソース線駆動回路の一方または双方を有することが好ましい。このほか、演算回路、メモリ回路、及び電源回路等の少なくとも一つを有していてもよい。The circuit portion 292 has circuits that drive each pixel circuit 293a of the pixel circuit portion 293. For example, it preferably has one or both of a gate line driver circuit and a source line driver circuit. In addition, it may also have at least one of an arithmetic circuit, a memory circuit, a power supply circuit, etc.
ＦＰＣ２９８は、外部から回路部２９２にビデオ信号または電源電位等を供給するための配線として機能する。また、ＦＰＣ２９８上にＩＣが実装されていてもよい。The FPC 298 functions as wiring for supplying video signals, power supply potential, etc. from the outside to the circuit section 292. An IC may also be mounted on the FPC 298.
表示モジュール１７０は、画素部２９４の下側に画素回路部２９３及び回路部２９２の一方または双方が重ねて設けられた構成とすることができるため、表示部２９７の開口率（有効表示面積比）を極めて高くすることができる。また、画素２９４ａを極めて高密度に配置することが可能で、表示部２９７の精細度を極めて高くすることができる。The display module 170 can be configured so that one or both of the pixel circuit unit 293 and the circuit unit 292 are overlapped below the pixel unit 294, thereby enabling the aperture ratio (effective display area ratio) of the display unit 297 to be extremely high. Furthermore, the pixels 294a can be arranged at an extremely high density, enabling the resolution of the display unit 297 to be extremely high.
このような表示モジュール１７０は、極めて高精細であることから、ＨＭＤ等のＶＲ向け機器またはメガネ型のＡＲ向け機器に好適に用いることができる。例えば、レンズを通して表示モジュール１７０の表示部を視認する構成の場合であっても、表示モジュール１７０は極めて高精細な表示部２９７を有するためにレンズで表示部を拡大しても画素が視認されず、没入感の高い表示を行うことができる。また、表示モジュール１７０はこれに限られず、比較的小型の表示部を有する電子機器に好適に用いることができる。例えば腕時計などの装着型の電子機器の表示部に好適に用いることができる。Because such a display module 170 has extremely high resolution, it can be suitably used in VR devices such as HMDs or eyeglass-type AR devices. For example, even in a configuration in which the display section of the display module 170 is viewed through lenses, the display module 170 has an extremely high-resolution display section 297, so even if the display section is enlarged with lenses, the pixels are not visible, allowing for a highly immersive display. Furthermore, the display module 170 is not limited to this, and can be suitably used in electronic devices with relatively small displays. For example, it can be suitably used in the display section of wearable electronic devices such as wristwatches.
［表示装置の構成例１］
図３８に、表示装置６００Ａの断面図を示す。表示装置６００Ａは、ＭＭＬ（メタルマスクレス）構造が適用された表示装置の一例である。つまり、表示装置６００Ａは、ファインメタルマスクを用いずに作製された発光素子を有する。[Configuration example 1 of display device]
38 shows a cross-sectional view of a display device 600A. The display device 600A is an example of a display device that employs an MML (metal maskless) structure. In other words, the display device 600A has light-emitting elements that are fabricated without using a fine metal mask.
ＭＭＬ構造が適用された表示装置が有する発光素子における島状の発光層は、発光層を一面に成膜した後、フォトリソグラフィ法を用いて加工することで形成される。したがって、これまで実現が困難であった高精細の表示装置または高開口率の表示装置を実現することができる。さらに、発光層を各色で作り分けることができるため、極めて鮮やかでコントラストが高く、表示品位の高い表示装置を実現できる。例えば、表示装置が、青色の光を発する発光素子、緑色の光を発する発光素子、及び赤色の光を発する発光素子の３種類で構成される場合、発光層の成膜、及び、フォトリソグラフィによる加工を３回繰り返すことで、３種類の島状の発光層を形成することができる。The island-shaped light-emitting layers in the light-emitting elements of a display device employing the MML structure are formed by depositing the light-emitting layer over one surface and then processing it using photolithography. This makes it possible to realize high-definition display devices or display devices with high aperture ratios, which have been difficult to achieve until now. Furthermore, because the light-emitting layers can be created separately for each color, it is possible to realize display devices with extremely vivid images, high contrast, and high display quality. For example, if a display device is composed of three types of light-emitting elements - one that emits blue light, one that emits green light, and one that emits red light - the deposition of the light-emitting layer and the processing using photolithography can be repeated three times to form three types of island-shaped light-emitting layers.
ＭＭＬ構造のデバイスは、メタルマスクを用いることなく製造することができるため、メタルマスクの合わせ精度に起因する精細度の上限を超えることができる。また、メタルマスクを用いずにデバイスを作製する場合、メタルマスクの製造に係る設備、及び、メタルマスクの洗浄工程を不要にすることができる。また、フォトリソグラフィによる加工には、トランジスタを作製する際に用いる装置と共通または同様の装置を用いることができるため、ＭＭＬ構造のデバイスを作製するために特別な装置を導入する必要はない。このように、ＭＭＬ構造は、製造コストを低く抑えることが可能となるため、デバイスの大量生産に適している。Devices with an MML structure can be manufactured without using a metal mask, which allows them to exceed the upper limit of resolution imposed by the alignment accuracy of the metal mask. Furthermore, when devices are manufactured without using a metal mask, the equipment required for manufacturing the metal mask and the process of cleaning the metal mask are unnecessary. Furthermore, since photolithography processing can be performed using the same or similar equipment as that used to manufacture transistors, there is no need to introduce special equipment to manufacture devices with an MML structure. In this way, the MML structure makes it possible to keep manufacturing costs low, making it suitable for mass production of devices.
ＭＭＬ構造が適用された表示装置では、例えば、ペンタイル配列などの特殊な画素配列を適用し疑似的に精細度を高める必要がないため、Ｒ、Ｇ、Ｂの副画素をそれぞれ一方向に配列させた、いわゆるストライプ配列で、かつ、高精細（例えば５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、または５０００ｐｐｉ以上）の表示装置を実現することができる。In a display device that uses the MML structure, there is no need to artificially increase the resolution by using a special pixel arrangement such as a pentile arrangement. Therefore, a so-called stripe arrangement in which the R, G, and B sub-pixels are each arranged in one direction can be used, making it possible to realize a high-resolution display device (for example, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, or 5000 ppi or more).
また、発光層上に犠牲層を設けることで、表示装置の作製工程中に発光層が受けるダメージを低減し、発光素子の信頼性を高めることができる。なお、犠牲層は、完成した表示装置に残存していてもよく、作製工程中に除去されていてもよい。例えば、図３８及び図３９に示す犠牲層６１８ａは、発光層上に設けられていた犠牲層の一部である。Furthermore, by providing a sacrificial layer on the light-emitting layer, damage to the light-emitting layer during the manufacturing process of the display device can be reduced, and the reliability of the light-emitting element can be improved. Note that the sacrificial layer may remain in the completed display device, or may be removed during the manufacturing process. For example, the sacrificial layer 618a shown in Figures 38 and 39 is part of the sacrificial layer that was provided on the light-emitting layer.
また、エリアマスクを用いた成膜工程と、レジストマスクを用いた加工工程と、を採用することで、比較的簡単なプロセスにて発光素子を作製することができる。Furthermore, by employing a film formation process using an area mask and a processing process using a resist mask, light-emitting elements can be fabricated using a relatively simple process.
図３８に示す表示装置６００Ａは、本発明の一態様の表示装置（半導体装置）の断面概略図である。表示装置６００Ａは、基板４１０上に画素回路、駆動回路などが設けられた構成となっている。なお、図３８の表示装置６００Ａでは、素子層６２０、素子層６３０、及び素子層６６０に加えて、配線層６７０についても図示している。配線層６７０は、配線が設けられる層である。A display device 600A shown in Figure 38 is a schematic cross-sectional view of a display device (semiconductor device) of one embodiment of the present invention. The display device 600A has a structure in which a pixel circuit, a driver circuit, and the like are provided over a substrate 410. Note that in the display device 600A in Figure 38, in addition to element layers 620, 630, and 660, a wiring layer 670 is also illustrated. The wiring layer 670 is a layer in which wirings are provided.
素子層６３０には、表示装置の画素回路が設けられることが好ましい。素子層６２０には、表示装置の駆動回路（ゲートドライバ及びソースドライバのうち一方または双方）が設けられることが好ましい。また、素子層６２０には、演算回路、記憶回路などの各種回路が１種以上設けられていてもよい。The element layer 630 is preferably provided with a pixel circuit of the display device. The element layer 620 is preferably provided with a driver circuit of the display device (either a gate driver or a source driver, or both). The element layer 620 may also be provided with one or more types of circuits, such as an arithmetic circuit or a memory circuit.
素子層６２０は、一例として、基板４１０を有し、基板４１０上には、トランジスタ４００ｄが形成されている。また、トランジスタ４００ｄの上方には、配線層６７０が設けられており、配線層６７０には、トランジスタ４００ｄを、素子層６３０に設けられた導電層またはトランジスタなど（図３８では導電層５１４）と接続する配線が設けられている。また、配線層６７０の上方には、素子層６３０、及び素子層６６０が設けられており、素子層６３０は、一例として、トランジスタＭＴＣＫなどを有する。素子層６６０は、発光素子６５０（図３８では、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂ）などを有する。The element layer 620 includes, for example, a substrate 410 on which a transistor 400d is formed. A wiring layer 670 is provided above the transistor 400d, and the wiring layer 670 includes wiring that connects the transistor 400d to a conductive layer or a transistor (conductive layer 514 in FIG. 38) provided in the element layer 630. An element layer 630 and an element layer 660 are provided above the wiring layer 670, and the element layer 630 includes, for example, a transistor MTCK. The element layer 660 includes a light-emitting element 650 (light-emitting element 650R, light-emitting element 650G, and light-emitting element 650B in FIG. 38).
トランジスタ４００ｄは、素子層６２０に含まれているトランジスタの一例である。また、トランジスタＭＴＣＫは、素子層６３０に含まれるトランジスタの一例である。また、発光素子（発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂ）は、素子層６６０に含まれる発光素子の一例である。Transistor 400d is an example of a transistor included in element layer 620. Transistor MTCK is an example of a transistor included in element layer 630. The light-emitting elements (light-emitting element 650R, light-emitting element 650G, and light-emitting element 650B) are an example of a light-emitting element included in element layer 660.
基板４１０には、例えば、半導体基板（例えば、シリコンまたはゲルマニウムを材料とした単結晶基板）を用いることができる。また、基板４１０には、半導体基板以外としては、例えば、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムを用いることができる。なお、本実施の形態では、基板４１０は、シリコンを材料として有する半導体基板として説明する。そのため、素子層６２０に含まれるトランジスタは、Ｓｉトランジスタとすることができる。The substrate 410 can be, for example, a semiconductor substrate (e.g., a single-crystal substrate made of silicon or germanium). In addition to a semiconductor substrate, the substrate 410 can also be, for example, an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, a substrate having stainless steel foil, a tungsten substrate, a substrate having tungsten foil, a flexible substrate, a laminated film, paper containing a fibrous material, or a base film. In this embodiment, the substrate 410 will be described as a semiconductor substrate made of silicon. Therefore, the transistors included in the element layer 620 can be Si transistors.
トランジスタ４００ｄは、素子分離層４１２と、導電層４１６と、絶縁層４１５と、絶縁層４１７と、基板４１０の一部からなる半導体領域４１３と、ソース領域またはドレイン領域として機能する低抵抗領域４１４ａ及び低抵抗領域４１４ｂと、を有する。このため、トランジスタ４００ｄは、Ｓｉトランジスタとなっている。なお、図３８では、トランジスタ４００ｄのソースまたはドレインの一方が、導電層４２８、導電層４３０、及び、導電層４５６を介して、素子層６３０に設けられた導電層５１４と接続されている構成を示しているが、本発明の一態様の表示装置の接続構成は、これに限定されない。The transistor 400d includes an element isolation layer 412, a conductive layer 416, an insulating layer 415, an insulating layer 417, a semiconductor region 413 formed of part of the substrate 410, and low-resistance regions 414a and 414b that function as source and drain regions. Therefore, the transistor 400d is a Si transistor. Note that although Figure 38 shows a structure in which one of the source and drain of the transistor 400d is connected to the conductive layer 514 provided in the element layer 630 through the conductive layer 428, the conductive layer 430, and the conductive layer 456, the connection structure of the display device of one embodiment of the present invention is not limited to this.
トランジスタ４００ｄは、例えば、半導体領域４１３の上面及びチャネル幅方向の側面が、ゲート絶縁層として機能する絶縁層４１５を介して導電層４１６に覆われる構成にすることによって、Ｆｉｎ型にすることができる。トランジスタ４００ｄをＦｉｎ型にすることにより、実効上のチャネル幅が増大することができ、トランジスタ４００ｄのオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ４００ｄのオフ特性を向上させることができる。また、トランジスタ４００ｄは、Ｆｉｎ型でなくプレーナ型としてもよい。The transistor 400d can be made into a Fin type by, for example, configuring the top surface and side surfaces in the channel width direction of the semiconductor region 413 to be covered with a conductive layer 416 via an insulating layer 415 that functions as a gate insulating layer. By making the transistor 400d a Fin type, the effective channel width can be increased, and the on-characteristics of the transistor 400d can be improved. Furthermore, the contribution of the electric field of the gate electrode can be increased, and the off-characteristics of the transistor 400d can be improved. The transistor 400d may also be a planar type instead of a Fin type.
なお、トランジスタ４００ｄは、ｐチャネル型又はｎチャネル型のいずれとしてもよい。またはトランジスタ４００ｄを複数設け、ｐチャネル型及びｎチャネル型の双方を用いてもよい。Note that the transistor 400d may be either a p-channel or n-channel transistor. Alternatively, multiple transistors 400d may be provided, and both p-channel and n-channel transistors may be used.
半導体領域４１３のチャネルが形成される領域と、その近傍の領域と、ソース領域又はドレイン領域となる低抵抗領域４１４ａ及び低抵抗領域４１４ｂと、には、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。または、前述した各領域は、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、ヒ化アルミニウムガリウム、又は窒化ガリウムを用いて形成されてもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ４００ｄは、例えば、ヒ化ガリウムとヒ化アルミニウムガリウムを用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。The region in semiconductor region 413 where the channel is formed, the region nearby, and the low-resistance region 414a and low-resistance region 414b that will become the source and drain regions preferably contain silicon-based semiconductors, specifically single-crystal silicon. Alternatively, each of the aforementioned regions may be formed using, for example, germanium, silicon germanium, gallium arsenide, aluminum gallium arsenide, or gallium nitride. Alternatively, a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be used. Alternatively, transistor 400d may be, for example, a HEMT (High Electron Mobility Transistor) using gallium arsenide and aluminum gallium arsenide.
ゲート電極として機能する導電層４１６には、ヒ素又はリンといったｎ型の導電性を付与する元素、もしくはホウ素又はアルミニウムといったｐ型の導電性を付与する元素を含むシリコン等の半導体材料を用いることができる。または、導電層４１６には、例えば、金属材料、合金材料、または金属酸化物材料といった導電性材料を用いることができる。The conductive layer 416, which functions as the gate electrode, can be made of a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron or aluminum. Alternatively, the conductive layer 416 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material.
なお、導電層の材料によって仕事関数が決まるため、当該導電層の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電層に窒化チタン、及び窒化タンタルの一方または双方の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電層にタングステン及びアルミニウムの一方または双方の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。Note that the work function is determined by the material of the conductive layer, and therefore the threshold voltage of the transistor can be adjusted by selecting the material of the conductive layer. Specifically, it is preferable to use one or both of titanium nitride and tantalum nitride for the conductive layer. Furthermore, to achieve both conductivity and embeddability, it is preferable to use a stack of one or both of tungsten and aluminum metal materials for the conductive layer, and tungsten is particularly preferable in terms of heat resistance.
素子分離層４１２は、基板４１０上に形成されている複数のトランジスタ同士を分離するために設けられている。素子分離層は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法、またはメサ分離法を用いて形成することができる。The element isolation layer 412 is provided to isolate multiple transistors formed on the substrate 410 from one another. The element isolation layer can be formed using, for example, the LOCOS (Local Oxidation of Silicon) method, the STI (Shallow Trench Isolation) method, or the mesa isolation method.
図３８に示すトランジスタ４００ｄ上には、絶縁層４２０及び絶縁層４２２が、基板４１０側から順に積層して設けられている。On the transistor 400d shown in Figure 38, an insulating layer 420 and an insulating layer 422 are stacked in this order from the substrate 410 side.
絶縁層４２０及び絶縁層４２２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、及び窒化アルミニウムから選ばれた一以上を用いることができる。Insulating layer 420 and insulating layer 422 can be made of, for example, one or more materials selected from silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, and aluminum nitride.
絶縁層４２２は、絶縁層４２０及び絶縁層４２２に覆われているトランジスタ４００ｄなどによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁層４２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。The insulating layer 422 may function as a planarizing film that flattens steps caused by the insulating layer 420 and the transistor 400d covered by the insulating layer 422. For example, the top surface of the insulating layer 422 may be planarized by a planarization process using a CMP method or the like to improve flatness.
絶縁層４２０及び絶縁層４２２には、絶縁層４２２より上方に設けられているトランジスタＭＴＣＫなどと接続する導電層４２８が埋め込まれている。なお、導電層４２８は、プラグまたは配線としての機能を有する。A conductive layer 428 is embedded in the insulating layer 420 and the insulating layer 422, and connects to the transistor MTCK and other elements located above the insulating layer 422. The conductive layer 428 functions as a plug or wiring.
表示装置６００Ａでは、トランジスタ４００ｄ上に配線層６７０が設けられている。配線層６７０は、例えば、絶縁層４２４と、絶縁層４２６と、導電層４３０と、絶縁層４５０と、絶縁層４５２と、絶縁層４５４と、導電層４５６と、を有する。In the display device 600A, a wiring layer 670 is provided on the transistor 400d. The wiring layer 670 includes, for example, an insulating layer 424, an insulating layer 426, a conductive layer 430, an insulating layer 450, an insulating layer 452, an insulating layer 454, and a conductive layer 456.
絶縁層４２２上及び導電層４２８上には、絶縁層４２４と絶縁層４２６とが順に積層して設けられている。また、導電層４２８に重なる領域において、絶縁層４２４と絶縁層４２６とには、開口部が形成されている。また、当該開口部には導電層４３０が埋め込まれている。Insulating layer 424 and insulating layer 426 are stacked in this order on insulating layer 422 and conductive layer 428. Furthermore, openings are formed in insulating layer 424 and insulating layer 426 in the areas overlapping conductive layer 428. Furthermore, conductive layer 430 is embedded in these openings.
また、絶縁層４２６上、及び導電層４３０上には、絶縁層４５０と絶縁層４５２と絶縁層４５４とが順に積層して設けられている。また、導電層４３０に重なる領域において、絶縁層４５０と絶縁層４５２と絶縁層４５４とには、開口部が形成されている。また、当該開口部には導電層４５６が埋め込まれている。Furthermore, insulating layer 450, insulating layer 452, and insulating layer 454 are stacked in this order on insulating layer 426 and conductive layer 430. Furthermore, openings are formed in insulating layer 450, insulating layer 452, and insulating layer 454 in the areas overlapping conductive layer 430. Furthermore, conductive layer 456 is embedded in these openings.
導電層４３０及び導電層４５６は、トランジスタ４００ｄと接続するプラグ又は配線としての機能を有する。The conductive layer 430 and the conductive layer 456 function as plugs or wirings that connect to the transistor 400d.
なお、例えば、絶縁層４２４及び絶縁層４５０は、後述する絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることが好ましい。また、絶縁層４２６、絶縁層４５２、及び絶縁層４５４としては、後述する絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁層を用いることが好ましい。また、絶縁層４２６、絶縁層４５２、及び絶縁層４５４は、層間絶縁膜及び平坦化膜としての機能を有する。Note that, for example, insulating layers 424 and 450 are preferably insulating layers that have barrier properties against one or more selected from hydrogen, oxygen, and water, similar to insulating layer 592 described later. Furthermore, insulating layers 426, 452, and 454 are preferably insulating layers with a relatively low dielectric constant, similar to insulating layer 594 described later, in order to reduce parasitic capacitance that occurs between wirings. Furthermore, insulating layers 426, 452, and 454 function as interlayer insulating films and planarizing films.
また、導電層４５６は、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する導電層を含むことが好ましい。Furthermore, it is preferable that the conductive layer 456 includes a conductive layer that has barrier properties against one or more selected from hydrogen, oxygen, and water.
なお、水素に対するバリア性を有する導電層としては、例えば、窒化タンタルを用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ４００ｄからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁層４５０と接する構造であることが好ましい。Note that, for example, tantalum nitride may be used as the conductive layer having barrier properties against hydrogen. Furthermore, by stacking tantalum nitride and highly conductive tungsten, it is possible to suppress diffusion of hydrogen from the transistor 400d while maintaining the conductivity of the wiring. In this case, it is preferable that the tantalum nitride layer having barrier properties against hydrogen be in contact with the insulating layer 450 having barrier properties against hydrogen.
また、絶縁層４５４及び導電層４５６の上方には、絶縁層５１３が設けられている。また、絶縁層５１３上には、絶縁層ＩＳ１が設けられている。また、絶縁層ＩＳ１及び絶縁層５１３には、プラグ又は配線として機能する導電層が埋め込まれている。これにより、トランジスタ４００ｄを、素子層６３０に設けられた導電層５１４と接続することができる。または、トランジスタＭＴＣＫのソース又はドレインの一方とトランジスタ４００ｄのソース又はドレインの一方とを接続してもよい。Furthermore, an insulating layer 513 is provided above the insulating layer 454 and the conductive layer 456. Furthermore, an insulating layer IS1 is provided on the insulating layer 513. Furthermore, a conductive layer that functions as a plug or wiring is embedded in the insulating layer IS1 and the insulating layer 513. This allows the transistor 400d to be connected to the conductive layer 514 provided in the element layer 630. Alternatively, one of the source or drain of the transistor MTCK may be connected to one of the source or drain of the transistor 400d.
絶縁層ＩＳ１上には、トランジスタＭＴＣＫが設けられている。また、トランジスタＭＴＣＫ上には、絶縁層ＩＳ４、絶縁層５７４、及び絶縁層５８１がこの順に積層して設けられている。また、絶縁層ＩＳ３と絶縁層ＩＳ４と絶縁層５７４と絶縁層５８１とには、プラグ又は配線として機能する導電層ＭＰＧが埋め込まれている。導電層ＭＰＧは、絶縁層２５０及び酸化物半導体層２３０に設けられた開口部を介して、導電層２４０と接することが好ましい。導電層ＭＰＧと導電層２４０とが接するとコンタクト抵抗を低減でき、好ましい。または、導電層ＭＰＧと酸化物半導体層２３０が接し、導電層ＭＰＧと導電層２４０とが酸化物半導体層２３０を介して接続してもよい。Transistor MTCK is provided on insulating layer IS1. Furthermore, insulating layer IS4, insulating layer 574, and insulating layer 581 are stacked in this order on transistor MTCK. Furthermore, conductive layer MPG, which functions as a plug or wiring, is embedded in insulating layer IS3, insulating layer IS4, insulating layer 574, and insulating layer 581. Conductive layer MPG preferably contacts conductive layer 240 through openings provided in insulating layer 250 and oxide semiconductor layer 230. Contact between conductive layer MPG and conductive layer 240 is preferable because it reduces contact resistance. Alternatively, conductive layer MPG may contact oxide semiconductor layer 230, and conductive layer MPG may be connected to conductive layer 240 via oxide semiconductor layer 230.
絶縁層５７４は、水及び水素（例えば、水素原子及び水素分子の一方または双方）といった不純物の拡散を抑制する機能を有することが好ましい。つまり、絶縁層５７４は、当該不純物がトランジスタＭＴＣＫに混入することを抑制するバリア絶縁膜として機能することが好ましい。また、絶縁層５７４は、酸素（例えば、酸素原子及び酸素分子の一方または双方）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層５７４は、絶縁層ＩＳ２、絶縁層ＩＳ３、及び絶縁層ＩＳ４のそれぞれより酸素透過性が低いことが好ましい。The insulating layer 574 preferably has the function of suppressing the diffusion of impurities such as water and hydrogen (e.g., hydrogen atoms and/or hydrogen molecules). In other words, the insulating layer 574 preferably functions as a barrier insulating film that suppresses the intrusion of these impurities into the transistor MTCK. The insulating layer 574 also preferably has the function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules). For example, the insulating layer 574 preferably has lower oxygen permeability than the insulating layer IS2, the insulating layer IS3, and the insulating layer IS4.
そのため、絶縁層５７４は、水及び水素といった不純物の拡散を抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁層５７４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方または双方）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。Therefore, the insulating layer 574 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen. Therefore, the insulating layer 574 is preferably made of an insulating material that has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g.,N2O , NO, andNO2 ), and copper atoms (through which the above impurities are less likely to permeate). Alternatively, it is preferably made of an insulating material that has a function of suppressing diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules) (through which the above oxygen is less likely to permeate).
水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層には、実施の形態１で例示した、不純物及び酸素の透過を抑制する機能を有する絶縁層に用いることができる材料を適用できる。The insulating layer having the function of suppressing the permeation of impurities such as water and hydrogen, and oxygen, can be made of the materials that can be used for insulating layers having the function of suppressing the permeation of impurities and oxygen, as exemplified in embodiment 1.
特に、絶縁層５７４には、酸化アルミニウム又は窒化シリコンを用いることが好ましい。これにより、水及び水素といった不純物が絶縁層５７４の上方からトランジスタＭＴＣＫに拡散することを抑制できる。または、絶縁層ＩＳ３等に含まれる酸素が、絶縁層５７４の上方に、拡散することを抑制できる。In particular, it is preferable to use aluminum oxide or silicon nitride for the insulating layer 574. This can prevent impurities such as water and hydrogen from diffusing from above the insulating layer 574 to the transistor MTCK. Alternatively, it can prevent oxygen contained in the insulating layer IS3, etc. from diffusing above the insulating layer 574.
絶縁層５８１は、層間膜として機能する膜であって、絶縁層５７４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層５８１の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５８１の比誘電率は、絶縁層５７４の比誘電率の、０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁層５８１に誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。Insulating layer 581 is a film that functions as an interlayer film, and preferably has a lower dielectric constant than insulating layer 574. Using a material with a low dielectric constant as the interlayer film can reduce the parasitic capacitance that occurs between wiring. For example, the relative dielectric constant of insulating layer 581 is preferably less than 4, and more preferably less than 3. Also, for example, the relative dielectric constant of insulating layer 581 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of insulating layer 574. Using a material with a low dielectric constant for insulating layer 581 can reduce the parasitic capacitance that occurs between wiring.
また、絶縁層５８１は、膜中の水及び水素といった不純物の濃度が低減されていることが好ましい。この場合、絶縁層５８１には、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、又は窒化シリコンを用いることができる。また、絶縁層５８１には、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素と窒素を添加した酸化シリコン、又は空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、及び空孔を有する酸化シリコンといった材料は、過剰酸素を含む領域を容易に形成することができるため好ましい。また、絶縁層５８１には、樹脂を用いることができる。また、絶縁層５８１に適用できる材料は、前述した材料を適宜組み合わせたものとしてもよい。Furthermore, it is preferable that the insulating layer 581 has a reduced concentration of impurities such as water and hydrogen. In this case, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride can be used for the insulating layer 581. For example, silicon oxide doped with fluorine, silicon oxide doped with carbon, silicon oxide doped with carbon and nitrogen, or silicon oxide with vacancies can be used for the insulating layer 581. Silicon oxide and silicon oxynitride are particularly preferred because they are thermally stable. In particular, materials such as silicon oxide, silicon oxynitride, and silicon oxide with vacancies are preferred because they allow for the easy formation of regions containing excess oxygen. Furthermore, a resin can be used for the insulating layer 581. The materials that can be used for the insulating layer 581 may be an appropriate combination of the above-mentioned materials.
絶縁層５７４上及び絶縁層５８１上には、絶縁層５９２、及び絶縁層５９４がこの順に積層して設けられている。Insulating layer 592 and insulating layer 594 are stacked in this order on insulating layer 574 and insulating layer 581.
また、絶縁層５９２には、基板４１０、トランジスタＭＴＣＫから、絶縁層５９２より上方の領域（例えば、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂなどが設けられている領域）に、水、及び水素といった不純物が拡散しないようなバリア絶縁層を用いることが好ましい。したがって、絶縁層５９２は、水素原子、水素分子、及び水分子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。また、状況によっては、絶縁層５９２は、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、及びＮＯ２）、及び銅原子といった不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子の一方または双方）の拡散を抑制する機能を有することが好ましい。The insulating layer 592 is preferably a barrier insulating layer that prevents impurities such as water and hydrogen from diffusing from the substrate 410 and the transistor MTCK to regions above the insulating layer 592 (e.g., regions where the light-emitting elements 650R, 650G, and 650B are provided). Therefore, the insulating layer 592 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, and water molecules (i.e., through which the impurities are less likely to permeate). Depending on the situation, the insulating layer 592 is preferably made of an insulating material that has a function of suppressing the diffusion of impurities such as nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2 O, NO, and NO2 ), and copper atoms (i.e., through which the impurities are less likely to permeate). Alternatively, the insulating layer 592 preferably has a function of suppressing the diffusion of oxygen (e.g., oxygen atoms and/or oxygen molecules).
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。An example of a film that has barrier properties against hydrogen is silicon nitride formed using the CVD method.
絶縁層５９４は、絶縁層５８１と同様に、誘電率が低い層間膜とすることが好ましい。このため、絶縁層５９４には、絶縁層５８１に適用できる材料を用いることができる。Similar to insulating layer 581, insulating layer 594 is preferably an interlayer film with a low dielectric constant. Therefore, materials that can be used for insulating layer 581 can be used for insulating layer 594.
なお、絶縁層５９４は、絶縁層５９２よりも誘電率が低いことが好ましい。例えば、絶縁層５９４の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁層５９４の比誘電率は、絶縁層５９２の比誘電率の、０．７倍以下が好ましく、０．６倍以下がより好ましい。絶縁層５９４に誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。It is preferable that insulating layer 594 has a lower dielectric constant than insulating layer 592. For example, the relative dielectric constant of insulating layer 594 is preferably less than 4, and more preferably less than 3. Also, for example, the relative dielectric constant of insulating layer 594 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of insulating layer 592. By using a material with a low dielectric constant for insulating layer 594, the parasitic capacitance that occurs between wiring can be reduced.
また、絶縁層ＩＳ３、絶縁層ＩＳ４、絶縁層５７４、及び絶縁層５８１には、プラグ又は配線として機能する導電層ＭＰＧが埋め込まれ、絶縁層５９２及び絶縁層５９４には、プラグ又は配線として機能する導電層５９６が埋め込まれている。特に、導電層ＭＰＧ及び導電層５９６は、絶縁層５９４より上方に設けられている発光素子などと接続されている。また、プラグ又は配線として機能する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。Furthermore, a conductive layer MPG that functions as a plug or wiring is embedded in insulating layer IS3, insulating layer IS4, insulating layer 574, and insulating layer 581, and a conductive layer 596 that functions as a plug or wiring is embedded in insulating layer 592 and insulating layer 594. In particular, conductive layer MPG and conductive layer 596 are connected to light-emitting elements and the like that are provided above insulating layer 594. Furthermore, for conductive layers that function as plugs or wiring, the same reference numeral may be used to refer to multiple structures. Furthermore, in this specification, the wiring and the plug that connects to the wiring may be integrated. In other words, there are cases where a portion of the conductive layer functions as the wiring, and cases where a portion of the conductive layer functions as the plug.
各プラグ、及び配線（例えば、導電層ＭＰＧ、導電層４２８、導電層４３０、導電層４５６、導電層５１４、及び導電層５９６）の材料としては、金属材料、合金材料、金属窒化物材料、及び金属酸化物材料から選ばれた一以上の導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、またはモリブデンといった高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、または銅といった低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。The materials for each plug and wiring (e.g., conductive layer MPG, conductive layer 428, conductive layer 430, conductive layer 456, conductive layer 514, and conductive layer 596) can be one or more conductive materials selected from metal materials, alloy materials, metal nitride materials, and metal oxide materials, either in a single layer or in a stacked layer. High-melting-point materials such as tungsten or molybdenum, which have both heat resistance and conductivity, are preferably used, and tungsten is preferred. Alternatively, they are preferably formed from a low-resistance conductive material such as aluminum or copper. Using a low-resistance conductive material can reduce wiring resistance.
絶縁層５９４上及び導電層５９６上には、絶縁層５９８及び絶縁層５９９が順に形成されている。Insulating layer 598 and insulating layer 599 are formed in sequence on insulating layer 594 and conductive layer 596.
絶縁層５９８は、一例として、絶縁層５９２と同様に、水素、酸素、及び水から選ばれた一以上に対するバリア性を有する絶縁層を用いることが好ましい。また、絶縁層５９９としては、絶縁層５９４と同様に、配線間に生じる寄生容量を低減するために、比誘電率が比較的低い絶縁層を用いることが好ましい。また、絶縁層５９９は、層間絶縁膜及び平坦化膜としての機能を有する。As an example, insulating layer 598 is preferably an insulating layer that has barrier properties against one or more selected from hydrogen, oxygen, and water, similar to insulating layer 592. Furthermore, as insulating layer 599 is preferably an insulating layer with a relatively low dielectric constant, similar to insulating layer 594, in order to reduce parasitic capacitance that occurs between wirings. Furthermore, insulating layer 599 functions as an interlayer insulating film and a planarizing film.
絶縁層５９９上には、発光素子６５０及び接続部６４０が形成されている。A light-emitting element 650 and a connection portion 640 are formed on the insulating layer 599.
接続部６４０は、カソードコンタクト部と呼ばれる場合があり、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂのそれぞれのカソード電極に接続されている。図３８に示す接続部６４０では、導電層６１１ａ乃至導電層６１１ｃと同一の工程、同一の材料で形成された導電層が、後述する共通電極６１５と、接続されている。なお、図３８では、当該導電層が、後述する共通層６１４を介して、共通電極６１５と接続される例を示すが、当該導電層と共通電極６１５とが直接接していてもよい。Connection portion 640 is sometimes called a cathode contact portion, and is connected to the cathode electrodes of light-emitting elements 650R, 650G, and 650B. In connection portion 640 shown in Figure 38, a conductive layer formed using the same process and material as conductive layers 611a to 611c is connected to common electrode 615, which will be described later. Note that Figure 38 shows an example in which the conductive layer is connected to common electrode 615 via common layer 614, which will be described later, but the conductive layer and common electrode 615 may also be in direct contact.
なお、接続部６４０は、平面視において表示部の四辺を囲むように設けられてもよく、または、表示部内（例えば、隣り合う発光素子６５０同士の間）に設けられてもよい（図示しない）。Note that the connection portion 640 may be provided so as to surround all four sides of the display portion in a plan view, or may be provided within the display portion (for example, between adjacent light-emitting elements 650) (not shown).
発光素子６５０Ｒは、画素電極として、導電層６１１ａを有する。同様に、発光素子６５０Ｇは、画素電極として、導電層６１１ｂを有し、発光素子６５０Ｂは、画素電極として、導電層６１１ｃを有する。Light-emitting element 650R has conductive layer 611a as its pixel electrode. Similarly, light-emitting element 650G has conductive layer 611b as its pixel electrode, and light-emitting element 650B has conductive layer 611c as its pixel electrode.
導電層６１１ａ、導電層６１１ｂ、導電層６１１ｃは、それぞれ、絶縁層５９９に埋め込まれた導電層（プラグ）を介して、絶縁層５９４に埋め込まれている導電層５９６と接続されている。Conductive layers 611a, 611b, and 611c are each connected to conductive layer 596 embedded in insulating layer 594 via conductive layers (plugs) embedded in insulating layer 599.
発光素子６５０Ｒは、層６１３ａと、層６１３ａ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。また、発光素子６５０Ｇは、層６１３ｂと、層６１３ｂ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。また、発光素子６５０Ｂは、層６１３ｃと、層６１３ｃ上の共通層６１４と、共通層６１４上の共通電極６１５と、を有する。Light-emitting element 650R has layer 613a, a common layer 614 on layer 613a, and a common electrode 615 on common layer 614. Light-emitting element 650G has layer 613b, a common layer 614 on layer 613b, and a common electrode 615 on common layer 614. Light-emitting element 650B has layer 613c, a common layer 614 on layer 613c, and a common electrode 615 on common layer 614.
発光素子の一対の電極（画素電極及び共通電極）を形成する材料としては、金属、合金、電気伝導性化合物、及びこれらの混合物などを適宜用いることができる。当該材料としては、具体的には、アルミニウム、マグネシウム、チタン、クロム、マンガン、鉄、コバルト、ニッケル、銅、ガリウム、亜鉛、インジウム、錫、モリブデン、タンタル、タングステン、パラジウム、金、白金、銀、イットリウム、及びネオジム等の金属、並びにこれらを適宜組み合わせて含む合金が挙げられる。また、当該材料としては、ＩＴＯ、ＩＴＳＯ、Ｉｎ−Ｚｎ酸化物、及びＩｎ−Ｗ−Ｚｎ酸化物などを挙げることができる。また、当該材料としては、アルミニウム、ニッケル、及びランタンの合金（Ａｌ−Ｎｉ−Ｌａ）等のアルミニウムを含む合金（アルミニウム合金）、並びに、銀とマグネシウムの合金、及び、銀とパラジウムと銅の合金（Ａｇ−Ｐｄ−Ｃｕ、ＡＰＣとも記す）等の銀を含む合金が挙げられる。その他、当該材料としては、上記例示のない元素周期表の第１族又は第２族に属する元素（例えば、リチウム、セシウム、カルシウム、及びストロンチウム）、ユウロピウム及びイッテルビウム等の希土類金属、及びこれらを適宜組み合わせて含む合金、並びにグラフェン等が挙げられる。The pair of electrodes (pixel electrode and common electrode) of the light-emitting element can be formed from metals, alloys, electrically conductive compounds, and mixtures thereof, as appropriate. Specific examples of such materials include metals such as aluminum, magnesium, titanium, chromium, manganese, iron, cobalt, nickel, copper, gallium, zinc, indium, tin, molybdenum, tantalum, tungsten, palladium, gold, platinum, silver, yttrium, and neodymium, as well as alloys containing appropriate combinations of these. Other examples of such materials include ITO, ITSO, In-Zn oxide, and In-W-Zn oxide. Other examples of such materials include aluminum alloys (aluminum alloys), such as an alloy of aluminum, nickel, and lanthanum (Al-Ni-La), as well as silver alloys, such as a silver-magnesium alloy and an alloy of silver, palladium, and copper (Ag-Pd-Cu, also referred to as APC). Other examples of such materials include elements belonging to Group 1 or 2 of the periodic table (e.g., lithium, cesium, calcium, and strontium) not listed above, rare earth metals such as europium and ytterbium, alloys containing appropriate combinations of these, and graphene.
表示装置６００Ａには、ＳＢＳ構造が適用されている。ＳＢＳ構造は、発光素子ごとに材料及び構成を最適化することができるため、材料及び構成の選択の自由度が高まり、輝度の向上及び信頼性の向上を図ることが容易となる。The display device 600A uses an SBS structure. The SBS structure allows the materials and configuration to be optimized for each light-emitting element, increasing the freedom in material and configuration selection and making it easier to improve brightness and reliability.
また、表示装置６００Ａは、トップエミッション型である。トップエミッション型は、トランジスタ等を発光素子の発光領域と重ねて配置できるため、ボトムエミッション型に比べて画素の開口率を高めることができる。Furthermore, the display device 600A is a top-emission type. A top-emission type allows transistors and other components to be arranged overlapping the light-emitting region of the light-emitting element, thereby enabling a higher pixel aperture ratio than a bottom-emission type.
なお、層６１３ａは、導電層６１１ａの上面及び側面を覆うように形成されている。同様に、層６１３ｂは、導電層６１１ｂの上面及び側面を覆うように形成されている。また、同様に、層６１３ｃは、導電層６１１ｃの上面及び側面を覆うように形成されている。したがって、導電層６１１ａ、導電層６１１ｂ、及び導電層６１１ｃが設けられている領域全体を、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂの発光領域として用いることができるため、画素の開口率を高めることができる。Layer 613a is formed so as to cover the top and side surfaces of conductive layer 611a. Similarly, layer 613b is formed so as to cover the top and side surfaces of conductive layer 611b. Similarly, layer 613c is formed so as to cover the top and side surfaces of conductive layer 611c. Therefore, the entire region where conductive layers 611a, 611b, and 611c are provided can be used as the light-emitting regions of light-emitting elements 650R, 650G, and 650B, thereby increasing the aperture ratio of the pixel.
発光素子６５０Ｒにおいて、層６１３ａと共通層６１４をまとめてＥＬ層と呼ぶことができる。また、同様に、発光素子６５０Ｇにおいて、層６１３ｂと共通層６１４をまとめてＥＬ層と呼ぶこともできる。また、同様に、発光素子６５０Ｂにおいて、層６１３ｃと共通層６１４をまとめてＥＬ層と呼ぶことができる。In light-emitting element 650R, layer 613a and common layer 614 can be collectively referred to as the EL layer. Similarly, in light-emitting element 650G, layer 613b and common layer 614 can be collectively referred to as the EL layer. Similarly, in light-emitting element 650B, layer 613c and common layer 614 can be collectively referred to as the EL layer.
ＥＬ層は、少なくとも発光層を有する。発光層は、１種または複数種の発光物質を有する。発光物質としては、青色、紫色、青紫色、緑色、黄緑色、黄色、橙色、又は赤色等の発光色の光を呈する物質を適宜用いる。また、発光物質として、近赤外光を発する物質を用いることもできる。The EL layer has at least a light-emitting layer. The light-emitting layer has one or more light-emitting materials. As the light-emitting material, a material that emits light of a color such as blue, purple, blue-purple, green, yellow-green, yellow, orange, or red is used as appropriate. Furthermore, a material that emits near-infrared light can also be used as the light-emitting material.
発光素子が有する発光物質としては、例えば、蛍光を発する物質（蛍光材料）、燐光を発する物質（燐光材料）、熱活性化遅延蛍光を示す物質（熱活性化遅延蛍光（Ｔｈｅｒｍａｌｌｙ ａｃｔｉｖａｔｅｄ ｄｅｌａｙｅｄ ｆｌｕｏｒｅｓｃｅｎｃｅ：ＴＡＤＦ）材料）、及び、無機化合物（量子ドット材料等）が挙げられる。Examples of light-emitting materials that light-emitting elements contain include fluorescent materials, phosphorescent materials, thermally activated delayed fluorescence (TADF) materials, and inorganic compounds (quantum dot materials, etc.).
発光層は、発光物質（ゲスト材料）に加えて、１種または複数種の有機化合物（ホスト材料、アシスト材料等）を有していてもよい。１種または複数種の有機化合物としては、正孔輸送性の高い物質（正孔輸送性材料）及び電子輸送性の高い物質（電子輸送性材料）の一方または双方を用いることができる。また、１種または複数種の有機化合物として、バイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）、またはＴＡＤＦ材料を用いてもよい。The light-emitting layer may contain one or more organic compounds (host materials, assist materials, etc.) in addition to the light-emitting substance (guest material). As the one or more organic compounds, one or both of a substance with high hole-transporting properties (hole-transporting material) and a substance with high electron-transporting properties (electron-transporting material) can be used. Furthermore, as the one or more organic compounds, a bipolar substance (a substance with high electron-transporting and hole-transporting properties) or a TADF material can also be used.
ＥＬ層は、発光層の他に、正孔注入性の高い物質を含む層（正孔注入層）、正孔輸送性材料を含む層（正孔輸送層）、電子ブロック性の高い物質を含む層（電子ブロック層）、電子注入性の高い物質を含む層（電子注入層）、電子輸送性材料を含む層（電子輸送層）、及び、正孔ブロック性の高い物質を含む層（正孔ブロック層）のうち一つまたは複数を有することができる。その他、ＥＬ層は、バイポーラ性の物質及びＴＡＤＦ材料の一方または双方を含んでいてもよい。In addition to the light-emitting layer, the EL layer can have one or more of the following: a layer containing a substance with high hole-injecting properties (hole injection layer), a layer containing a hole-transporting material (hole transport layer), a layer containing a substance with high electron-blocking properties (electron blocking layer), a layer containing a substance with high electron-injecting properties (electron injection layer), a layer containing an electron-transporting material (electron transport layer), and a layer containing a substance with high hole-blocking properties (hole blocking layer). Additionally, the EL layer may contain one or both of a bipolar substance and a TADF material.
発光素子には低分子化合物及び高分子化合物のいずれを用いることもでき、無機化合物を含んでいてもよい。発光素子を構成する層は、それぞれ、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。Either low-molecular-weight compounds or high-molecular-weight compounds can be used for the light-emitting element, and it may also contain inorganic compounds. The layers that make up the light-emitting element can be formed by methods such as vapor deposition (including vacuum vapor deposition), transfer, printing, inkjet, and coating.
発光素子には、シングル構造（発光ユニットを１つだけ有する構造）を適用してもよく、タンデム構造（発光ユニットを複数有する構造）を適用してもよい。発光ユニットは、少なくとも１層の発光層を有する。タンデム構造は、複数の発光ユニットが電荷発生層を介して直列に接続された構成である。電荷発生層は、一対の電極間に電圧を印加したときに、２つの発光ユニットの一方に電子を注入し、他方に正孔を注入する機能を有する。タンデム構造とすることで、高輝度発光が可能な発光素子とすることができる。また、タンデム構造は、シングル構造と比べて、同じ輝度を得るために必要な電流を低減できるため、信頼性を高めることができる。なお、タンデム構造をスタック構造と呼ぶことができる。A light-emitting element may have either a single structure (a structure having only one light-emitting unit) or a tandem structure (a structure having multiple light-emitting units). A light-emitting unit has at least one light-emitting layer. A tandem structure is a configuration in which multiple light-emitting units are connected in series via a charge-generating layer. When a voltage is applied between a pair of electrodes, the charge-generating layer has the function of injecting electrons into one of the two light-emitting units and holes into the other. A tandem structure can result in a light-emitting element that is capable of emitting high-brightness light. Furthermore, a tandem structure can reduce the current required to achieve the same brightness compared to a single structure, thereby improving reliability. A tandem structure can also be called a stacked structure.
また、発光素子にマイクロキャビティ構造を付与することにより色純度を高めることができる。In addition, color purity can be improved by adding a microcavity structure to the light-emitting element.
層６１３ａ、層６１３ｂ、及び層６１３ｃは、フォトリソグラフィ法により島状に加工されている。そのため、層６１３ａ、層６１３ｂ、及び層６１３ｃは、それぞれその端部において、上面と側面との成す角が９０度に近い形状となる。一方、例えば、ＦＭＭ（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ）を用いて形成された有機膜は、その厚さが端部に近いほど徐々に薄くなる傾向があり、例えば端部まで１μｍ以上１０μｍ以下の範囲にわたって、上面がスロープ状に形成されるため、上面と側面の区別が困難な形状となる。Layers 613a, 613b, and 613c are processed into island shapes using photolithography. As a result, the angle between the top surface and the side surface of each of layers 613a, 613b, and 613c is close to 90 degrees at the edges. On the other hand, organic films formed using, for example, FMM (Fine Metal Mask) tend to become gradually thinner closer to the edges. For example, the top surface is formed in a sloped shape over a range of 1 μm to 10 μm all the way to the edges, making it difficult to distinguish between the top surface and the side surface.
層６１３ａ、層６１３ｂ、及び層６１３ｃは、上面と側面の区別が明瞭となる。これにより、隣接する層６１３ａと層６１３ｂにおいて、層６１３ａの側面の一と、層６１３ｂの側面の一は、互いに対向して配置される。これは、層６１３ａ、層６１３ｂ、及び層６１３ｃのうちいずれの組み合わせにおいても同様である。Layers 613a, 613b, and 613c have a clear distinction between their top and side surfaces. As a result, in adjacent layers 613a and 613b, one side surface of layer 613a and one side surface of layer 613b are positioned opposite each other. This is true for any combination of layers 613a, 613b, and 613c.
層６１３ａ、層６１３ｂ、及び層６１３ｃは、少なくとも発光層を有する。例えば、層６１３ａが、赤色の光を発する発光層を有し、層６１３ｂが緑色の光を発する発光層を有し、層６１３ｃが、青色の光を発する発光層を有する構成であると好ましい。また、それぞれの発光層は、上記以外の色としては、シアン、マゼンタ、黄、または白を適用することができる。Layer 613a, layer 613b, and layer 613c each have at least a light-emitting layer. For example, it is preferable that layer 613a has a light-emitting layer that emits red light, layer 613b has a light-emitting layer that emits green light, and layer 613c has a light-emitting layer that emits blue light. Furthermore, each light-emitting layer can be of a color other than those mentioned above: cyan, magenta, yellow, or white.
層６１３ａ、層６１３ｂ、及び層６１３ｃは、発光層と、発光層上のキャリア輸送層（電子輸送層または正孔輸送層）と、を有することが好ましい。層６１３ａ、層６１３ｂ、及び層６１３ｃの表面は、表示装置の作製工程中に露出する場合があるため、キャリア輸送層を発光層上に設けることで、発光層が最表面に露出することを抑制し、発光層が受けるダメージを低減することができる。これにより、発光素子の信頼性を高めることができる。Layers 613a, 613b, and 613c preferably include a light-emitting layer and a carrier transport layer (electron transport layer or hole transport layer) on the light-emitting layer. The surfaces of layers 613a, 613b, and 613c may be exposed during the manufacturing process of the display device. Therefore, by providing the carrier transport layer on the light-emitting layer, the light-emitting layer can be prevented from being exposed to the outermost surface, reducing damage to the light-emitting layer. This improves the reliability of the light-emitting element.
共通層６１４は、例えば電子注入層、または正孔注入層を有する。または、共通層６１４は、電子輸送層と電子注入層とを積層して有していてもよく、正孔輸送層と正孔注入層とを積層して有していてもよい。共通層６１４は、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂで共有されている。なお、共通層６１４は設けられていなくてもよく、発光素子が有するＥＬ層全体が、層６１３ａ、層６１３ｂ、及び層６１３ｃのように、島状に設けられていてもよい。The common layer 614 has, for example, an electron injection layer or a hole injection layer. Alternatively, the common layer 614 may have a stack of an electron transport layer and an electron injection layer, or a stack of a hole transport layer and a hole injection layer. The common layer 614 is shared by the light-emitting elements 650R, 650G, and 650B. Note that the common layer 614 does not necessarily have to be provided, and the entire EL layer of the light-emitting element may be provided in an island shape, such as layers 613a, 613b, and 613c.
また、共通電極６１５は、発光素子６５０Ｒ、発光素子６５０Ｇ、及び発光素子６５０Ｂで共有されている。また、図３８に示すように、複数の発光素子が共通して有する共通電極６１５は、接続部６４０に含まれている導電層に接続される。Furthermore, the common electrode 615 is shared by the light-emitting elements 650R, 650G, and 650B. Furthermore, as shown in FIG. 38, the common electrode 615 shared by multiple light-emitting elements is connected to a conductive layer included in the connection portion 640.
絶縁層６２５は、水及び酸素の一方または双方に対するバリア絶縁層としての機能を有することが好ましい。また、絶縁層６２５は、水及び酸素の一方または双方の拡散を抑制する機能を有することが好ましい。また、絶縁層６２５は、水及び酸素の一方または双方を捕獲する機能、または固着する（ゲッタリングともいう）機能を有することが好ましい。絶縁層６２５が、これらの機能のうち少なくとも一つを有することで、外部から各発光素子に拡散しうる不純物（代表的には、水及び酸素の一方または双方）の侵入を抑制することが可能な構成となる。当該構成とすることで、信頼性の高い発光素子、さらには、信頼性の高い表示装置を提供することができる。The insulating layer 625 preferably functions as a barrier insulating layer against water and/or oxygen. Furthermore, the insulating layer 625 preferably has a function of suppressing the diffusion of water and/or oxygen. Furthermore, the insulating layer 625 preferably has a function of capturing or fixing (also referred to as gettering) water and/or oxygen. When the insulating layer 625 has at least one of these functions, it is possible to suppress the intrusion of impurities (typically, water and/or oxygen) that can diffuse from the outside into each light-emitting element. With this structure, highly reliable light-emitting elements and, further, highly reliable display devices can be provided.
絶縁層６２５としては、前述の酸素に対するバリア絶縁層を用いることができ、酸化アルミニウムまたは窒化シリコンを用いることが好ましい。The aforementioned oxygen barrier insulating layer can be used as insulating layer 625, and aluminum oxide or silicon nitride is preferably used.
また、絶縁層６２５は、不純物濃度が低いことが好ましい。これにより、絶縁層６２５からＥＬ層に不純物が混入し、ＥＬ層が劣化することを抑制することができる。また、絶縁層６２５において、不純物濃度を低くすることで、水及び酸素の一方または双方に対するバリア性を高めることができる。例えば、絶縁層６２５は、水素濃度及び炭素濃度の一方、好ましくは双方が十分に低いことが望ましい。Furthermore, it is preferable that the insulating layer 625 has a low impurity concentration. This can prevent impurities from entering the EL layer from the insulating layer 625 and causing deterioration of the EL layer. Furthermore, by lowering the impurity concentration in the insulating layer 625, it is possible to improve the barrier properties against water and/or oxygen. For example, it is desirable that the insulating layer 625 has a sufficiently low hydrogen concentration or a sufficiently low carbon concentration, or preferably both.
絶縁層６２７としては、有機材料を有する絶縁層を好適に用いることができる。有機材料としては、感光性の樹脂を用いることが好ましく、例えば、アクリル樹脂を含む感光性の樹脂組成物を用いればよい。なお、本明細書などにおいて、アクリル樹脂とは、ポリメタクリル酸エステル、またはメタクリル樹脂だけを指すものではなく、広義のアクリル系ポリマー全体を指す場合がある。An insulating layer containing an organic material can be suitably used as insulating layer 627. A photosensitive resin is preferably used as the organic material, and for example, a photosensitive resin composition containing acrylic resin can be used. Note that in this specification and elsewhere, acrylic resin does not refer only to polymethacrylic acid ester or methacrylic resin, but may refer to acrylic polymers in a broad sense.
絶縁層６２７に用いることができる有機材料は上記に限られるものではない。例えば、絶縁層６２７には、アクリル樹脂、ポリイミド樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミドアミド樹脂、シリコーン樹脂、シロキサン樹脂、ベンゾシクロブテン系樹脂、フェノール樹脂、またはこれら樹脂の前駆体を適用することができる場合がある。また、絶縁層６２７として、ポリビニルアルコール（ＰＶＡ）、ポリビニルブチラール（ＰＶＢ）、ポリビニルピロリドン、ポリエチレングリコール、ポリグリセリン、プルラン、水溶性のセルロース、またはアルコール可溶性のポリアミド樹脂といった有機材料を適用することができる場合がある。また、絶縁層６２７には、例えば、感光性の樹脂として、フォトレジストを用いることができる場合がある。なお、感光性の樹脂としては、ポジ型の材料、またはネガ型の材料が挙げられる。The organic materials that can be used for the insulating layer 627 are not limited to those mentioned above. For example, the insulating layer 627 may be made of acrylic resin, polyimide resin, epoxy resin, polyamide resin, polyimideamide resin, silicone resin, siloxane resin, benzocyclobutene resin, phenolic resin, or precursors of these resins. The insulating layer 627 may also be made of organic materials such as polyvinyl alcohol (PVA), polyvinyl butyral (PVB), polyvinylpyrrolidone, polyethylene glycol, polyglycerin, pullulan, water-soluble cellulose, or alcohol-soluble polyamide resin. The insulating layer 627 may also be made of a photosensitive resin such as photoresist. Examples of photosensitive resins include positive-type materials and negative-type materials.
絶縁層６２７には可視光を吸収する材料を用いてもよい。絶縁層６２７が発光素子からの発光を吸収することで、発光素子から絶縁層６２７を介して隣接する発光素子に光が漏れること（迷光）を抑制することができる。これにより、表示装置の表示品位を高めることができる。また、表示装置に偏光板を用いなくても、表示品位を高めることができるため、表示装置の軽量化及び薄型化を図ることができる。The insulating layer 627 may be made of a material that absorbs visible light. By having the insulating layer 627 absorb light emitted from the light-emitting element, it is possible to prevent light from leaking from the light-emitting element to an adjacent light-emitting element via the insulating layer 627 (stray light). This improves the display quality of the display device. Furthermore, since the display quality can be improved without using a polarizing plate in the display device, the display device can be made lighter and thinner.
可視光を吸収する材料としては、黒色などの顔料を含む材料、染料を含む材料、光吸収性を有する樹脂材料（例えば、ポリイミド）、及び、カラーフィルタに用いることのできる樹脂材料（カラーフィルタ材料）が挙げられる。特に、２色、または３色以上のカラーフィルタ材料を積層または混合した樹脂材料を用いると、可視光の遮蔽効果を高めることができるため好ましい。特に３色以上のカラーフィルタ材料を混合させることで、黒色または黒色近傍の樹脂層とすることが可能となる。Materials that absorb visible light include materials containing pigments such as black, materials containing dyes, light-absorbing resin materials (e.g., polyimide), and resin materials that can be used in color filters (color filter materials). Resin materials that are laminated or mixed with two or more color filter materials are particularly preferable, as they can enhance the visible light blocking effect. Mixing color filter materials with three or more colors in particular makes it possible to create a black or nearly black resin layer.
絶縁層６２７は、例えば、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、またはナイフコートといった湿式の成膜方法を用いて形成することができる。特に、スピンコートにより、絶縁層６２７となる有機絶縁膜を形成することが好ましい。Insulating layer 627 can be formed using a wet film formation method such as spin coating, dipping, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife method, slit coating, roll coating, curtain coating, or knife coating. It is particularly preferable to form the organic insulating film that will become insulating layer 627 by spin coating.
絶縁層６２７は、ＥＬ層の耐熱温度よりも低い温度で形成する。絶縁層６２７を形成する際の基板温度としては、代表的には、室温以上であり、かつ、２００℃以下、好ましくは１８０℃以下、より好ましくは１６０℃以下、より好ましくは１５０℃以下、より好ましくは１４０℃以下である。The insulating layer 627 is formed at a temperature lower than the heat resistance temperature of the EL layer. The substrate temperature when forming the insulating layer 627 is typically room temperature or higher and 200°C or lower, preferably 180°C or lower, more preferably 160°C or lower, more preferably 150°C or lower, and more preferably 140°C or lower.
なお、絶縁層６２７は、側面にテーパ形状を有していることが好ましい。絶縁層６２７の側面端部を順テーパ形状（９０度未満であり、６０度以下が好ましく、４５度以下がより好ましい）にすることで、絶縁層６２７の側面端部上に設けられる、共通層６１４及び共通電極６１５に、段切れ、または局所的な薄膜化などを生じさせることなく、被覆性良く成膜することができる。これにより、共通層６１４及び共通電極６１５の面内均一性を向上させることができ、表示装置の表示品位を向上させることができる。It is preferable that the insulating layer 627 has a tapered shape on the side surface. By making the side surface edge of the insulating layer 627 forward tapered (less than 90 degrees, preferably 60 degrees or less, and more preferably 45 degrees or less), the common layer 614 and common electrode 615 provided on the side surface edge of the insulating layer 627 can be formed with good coverage without causing discontinuities or localized thinning. This improves the in-plane uniformity of the common layer 614 and common electrode 615, thereby improving the display quality of the display device.
また、表示装置の断面視において、絶縁層６２７の上面は凸曲面形状を有することが好ましい。絶縁層６２７の上面の凸曲面形状は、中心に向かってなだらかに膨らんだ形状であることが好ましい。絶縁層６２７をこのような形状にすることで、絶縁層６２７上全体で、共通層６１４及び共通電極６１５を被覆性良く成膜することができる。Furthermore, in a cross-sectional view of the display device, the upper surface of the insulating layer 627 preferably has a convex curved shape. The convex curved shape of the upper surface of the insulating layer 627 preferably bulges gently toward the center. By forming the insulating layer 627 in this shape, the common layer 614 and common electrode 615 can be formed with good coverage over the entire insulating layer 627.
また、絶縁層６２７は、二つのＥＬ層の間の領域（例えば、層６１３ａと層６１３ｂとの間の領域）に形成される。このとき、絶縁層６２７の一部が、一方のＥＬ層（例えば、層６１３ａ）の側面端部と、もう一方のＥＬ層（例えば、層６１３ｂ）の側面端部に挟まれる位置に配置されることになる。Furthermore, insulating layer 627 is formed in the region between two EL layers (for example, the region between layer 613a and layer 613b). At this time, a portion of insulating layer 627 is positioned between the side edge of one EL layer (for example, layer 613a) and the side edge of the other EL layer (for example, layer 613b).
また、絶縁層６２７の一方の端部が画素電極として機能する導電層６１１ａと重なり、絶縁層６２７の他方の端部が画素電極として機能する導電層６１１ｂと重なることが好ましい。このような構造にすることで、絶縁層６２７の端部を層６１３ａ（層６１３ｂ）の平坦または概略平坦な領域の上に形成することができる。よって、絶縁層６２７のテーパ形状を、上記の通り加工することが比較的容易になる。It is also preferable that one end of the insulating layer 627 overlaps with the conductive layer 611a, which functions as a pixel electrode, and the other end of the insulating layer 627 overlaps with the conductive layer 611b, which functions as a pixel electrode. This structure allows the end of the insulating layer 627 to be formed on a flat or approximately flat region of the layer 613a (layer 613b). Therefore, it is relatively easy to process the insulating layer 627 into a tapered shape as described above.
以上のように、絶縁層６２７などを設けることにより、層６１３ａの平坦または概略平坦な領域から層６１３ｂの平坦または概略平坦な領域まで、共通層６１４及び共通電極６１５に段切れ箇所、及び局所的に膜厚が薄い箇所が形成されることを防止できる。よって、各発光素子間において、共通層６１４及び共通電極６１５に、段切れ箇所に起因する接続不良、及び局所的に膜厚が薄い箇所に起因する電気抵抗の上昇が発生することを抑制できる。As described above, by providing insulating layer 627 and the like, it is possible to prevent discontinuities and locally thin areas from forming in the common layer 614 and common electrode 615 from the flat or nearly flat region of layer 613a to the flat or nearly flat region of layer 613b. This prevents poor connections caused by discontinuities and increases in electrical resistance caused by locally thin areas in the common layer 614 and common electrode 615 between each light-emitting element.
本実施の形態の表示装置は、発光素子間の距離を狭くすることができる。具体的には、発光素子間の距離、ＥＬ層間の距離、または画素電極間の距離を、１０μｍ未満、８μｍ以下、５μｍ以下、３μｍ以下、２μｍ以下、１μｍ以下、５００ｎｍ以下、２００ｎｍ以下、１００ｎｍ以下、９０ｎｍ以下、７０ｎｍ以下、５０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、１５ｎｍ以下、または１０ｎｍ以下とすることができる。別言すると、本実施の形態の表示装置は、隣接する２つの島状のＥＬ層の間隔が１μｍ以下の領域を有し、好ましくは０．５μｍ（５００ｎｍ）以下の領域を有し、さらに好ましくは１００ｎｍ以下の領域を有する。このように、各発光素子間の距離を狭めることで、高い精細度と、大きな開口率を有する表示装置を提供することができる。The display device of this embodiment can reduce the distance between light-emitting elements. Specifically, the distance between light-emitting elements, the distance between EL layers, or the distance between pixel electrodes can be less than 10 μm, 8 μm or less, 5 μm or less, 3 μm or less, 2 μm or less, 1 μm or less, 500 nm or less, 200 nm or less, 100 nm or less, 90 nm or less, 70 nm or less, 50 nm or less, 30 nm or less, 20 nm or less, 15 nm or less, or 10 nm or less. In other words, the display device of this embodiment has an area where the distance between two adjacent island-shaped EL layers is 1 μm or less, preferably an area where the distance is 0.5 μm (500 nm) or less, and more preferably an area where the distance is 100 nm or less. In this way, by reducing the distance between each light-emitting element, a display device with high definition and a large aperture ratio can be provided.
発光素子６５０上には、保護層６３１が設けられている。保護層６３１は、発光素子６５０を保護するパッシベーション膜として機能する膜である。発光素子を覆う保護層６３１を設けることで、発光素子に水及び酸素といった不純物が入り込むことを抑制し、発光素子６５０の信頼性を高めることができる。保護層６３１は、少なくとも無機絶縁膜を含む単層構造または積層構造とすることが好ましい。無機絶縁膜としては、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は酸化ハフニウム膜等の酸化物膜又は窒化物膜が挙げられる。または、保護層６３１としてインジウムガリウム酸化物又はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）等の半導体材料を用いてもよい。なお、保護層６３１は、ＡＬＤ法、ＣＶＤ法、及びスパッタリング法などを用いて形成できる。なお、保護層６３１として、無機絶縁膜を含む構成について例示したがこれに限定されない。例えば、保護層６３１として、無機絶縁膜と、有機絶縁膜との積層構造としてもよい。A protective layer 631 is provided on the light-emitting element 650. The protective layer 631 functions as a passivation film to protect the light-emitting element 650. By providing the protective layer 631 to cover the light-emitting element, impurities such as water and oxygen are prevented from entering the light-emitting element, thereby improving the reliability of the light-emitting element 650. The protective layer 631 preferably has a single-layer structure or a stacked structure including at least an inorganic insulating film. Examples of inorganic insulating films include oxide or nitride films such as silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, and hafnium oxide. Alternatively, the protective layer 631 may be made of a semiconductor material such as indium gallium oxide or indium gallium zinc oxide (IGZO). The protective layer 631 can be formed by an ALD method, a CVD method, a sputtering method, or the like. While the protective layer 631 includes an inorganic insulating film, this is not limiting. For example, the protective layer 631 may have a stacked structure of an inorganic insulating film and an organic insulating film.
保護層６３１と、基板６１０と、は接着層６０７を介して接着されている。発光素子の封止には、固体封止構造または中空封止構造などが適用できる。図３８では、基板４１０と基板６１０との間の空間が、接着層６０７で充填されており、固体封止構造が適用されている。または、当該空間を不活性ガス（窒素またはアルゴンなど）で充填し、中空封止構造を適用してもよい。このとき、接着層６０７は、発光素子と重ならないように設けられていてもよい。また、当該空間を、枠状に設けられた接着層６０７とは異なる樹脂で充填してもよい。Protective layer 631 and substrate 610 are bonded via adhesive layer 607. A solid sealing structure or a hollow sealing structure can be applied to seal the light-emitting element. In Figure 38, the space between substrate 410 and substrate 610 is filled with adhesive layer 607, and a solid sealing structure is applied. Alternatively, the space may be filled with an inert gas (such as nitrogen or argon), and a hollow sealing structure may be applied. In this case, adhesive layer 607 may be arranged so as not to overlap with the light-emitting element. Alternatively, the space may be filled with a resin different from that of adhesive layer 607, which is arranged in a frame shape.
接着層６０７には、紫外線硬化型の光硬化型接着剤、反応硬化型接着剤、または熱硬化型接着剤、嫌気型接着剤といった各種硬化型接着剤を用いることができる。これら接着剤としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチラール）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂が挙げられる。特に、エポキシ樹脂等の透湿性が低い材料が好ましい。また、二液混合型の樹脂を用いてもよい。また、接着シートを用いてもよい。For the adhesive layer 607, various curing adhesives can be used, such as ultraviolet-curing photo-curing adhesives, reaction-curing adhesives, thermo-curing adhesives, and anaerobic adhesives. Examples of these adhesives include epoxy resin, acrylic resin, silicone resin, phenolic resin, polyimide resin, PVC (polyvinyl chloride) resin, PVB (polyvinyl butyral) resin, and EVA (ethylene vinyl acetate) resin. Materials with low moisture permeability, such as epoxy resin, are particularly preferred. Two-component resins may also be used. An adhesive sheet may also be used.
表示装置６００Ａは、トップエミッション型である。発光素子が発する光は、基板６１０側に射出される。そのため、基板６１０には、可視光に対する透過性が高い材料を用いることが好ましい。例えば、基板６１０には、基板４１０に適用できる基板のうち、可視光に対する透過性が高い基板を選択することが好ましい。画素電極は可視光を反射する材料を含み、対向電極（共通電極６１５）は可視光を透過する材料を含む。The display device 600A is a top-emission type. Light emitted by the light-emitting elements is emitted toward the substrate 610. For this reason, it is preferable to use a material that is highly transparent to visible light for the substrate 610. For example, it is preferable to select a substrate that is highly transparent to visible light for the substrate 610 from among the substrates that can be used for the substrate 410. The pixel electrode contains a material that reflects visible light, and the opposing electrode (common electrode 615) contains a material that transmits visible light.
なお、本発明の一態様の表示装置は、トップエミッション型ではなく、発光素子が発する光が基板４１０側に射出されるボトムエミッション型としてもよい。なお、この場合、基板４１０には、可視光に対する透過性が高い基板を選択する。Note that the display device of one embodiment of the present invention may be a bottom-emission type, instead of a top-emission type, in which light emitted from a light-emitting element is emitted toward the substrate 410. In this case, a substrate that has high transmittance to visible light is selected as the substrate 410.
［表示装置の構成例２］
図３９に、表示装置６００Ｂの断面図を示す。[Configuration example 2 of display device]
FIG. 39 shows a cross-sectional view of the display device 600B.
表示装置６００Ｂは、基板５４１及び基板６１０に可撓性を有する基板を用いることで、可撓性を有する表示装置（フレキシブルディスプレイともいう）とすることができる。基板５４１は、接着層５４３によって絶縁層５４５と貼り合わされている。基板６１０は、接着層６０７によって保護層６３１と貼り合わされている。The display device 600B can be a flexible display device (also called a flexible display) by using flexible substrates for the substrate 541 and the substrate 610. The substrate 541 is bonded to the insulating layer 545 by an adhesive layer 543. The substrate 610 is bonded to the protective layer 631 by an adhesive layer 607.
表示装置６００Ｂの素子層６６０は、層６１３ａ、層６１３ｂ、及び層６１３ｃに、同一の構成を適用し、さらに、着色層６２８Ｒ、着色層６２８Ｇ、及び着色層６２８Ｂを設けた点で、主に、表示装置６００Ａの素子層６６０と異なる。Element layer 660 of display device 600B differs from element layer 660 of display device 600A mainly in that the same configuration is applied to layers 613a, 613b, and 613c, and that colored layers 628R, 628G, and 628B are further provided.
層６１３ａ、層６１３ｂ、及び層６１３ｃは、同一の工程、同一の材料で形成される。また、層６１３ａ、層６１３ｂ、及び層６１３ｃは、互いに離隔されている。ＥＬ層を発光素子ごとに島状に設けることで、隣接する発光素子間のリーク電流（横方向リーク電流、横リーク電流、またはラテラルリーク電流と呼称する場合がある）を抑制することができる。これにより、クロストークに起因した意図しない発光を防ぐことができ、かつ隣接する発光素子間の色の混色を抑制することができるため、コントラストの極めて高い表示装置を実現できる。Layers 613a, 613b, and 613c are formed using the same process and the same materials. Furthermore, layers 613a, 613b, and 613c are separated from one another. By providing an island-shaped EL layer for each light-emitting element, leakage current (sometimes referred to as lateral leakage current, horizontal leakage current, or lateral leakage current) between adjacent light-emitting elements can be suppressed. This prevents unintended light emission due to crosstalk and suppresses color mixing between adjacent light-emitting elements, thereby realizing a display device with extremely high contrast.
例えば、図３９に示す発光素子６５０Ｒ、６５０Ｇ、６５０Ｂは、白色の光を発する。発光素子６５０Ｒ、６５０Ｇ、６５０Ｂが発する白色の光が、着色層６２８Ｒ、着色層６２８Ｇ、及び着色層６２８Ｂを透過することで、所望の色の光を得ることができる。For example, light-emitting elements 650R, 650G, and 650B shown in FIG. 39 emit white light. The white light emitted by light-emitting elements 650R, 650G, and 650B passes through colored layers 628R, 628G, and 628B, thereby obtaining light of the desired color.
なお、マイクロキャビティ構造を適用することで、白色の光を発する構成の発光素子は、赤色、緑色、又は青色等の特定の波長の光が強められて発光する場合もある。Furthermore, by applying a microcavity structure, a light-emitting element configured to emit white light may emit light of a specific wavelength, such as red, green, or blue, that is intensified.
発光素子６５０Ｒの発光は、着色層６２８Ｒを介して表示装置６００Ｂの外部に赤色の光として取り出される。同様に、発光素子６５０Ｇの発光は、着色層６２８Ｇを介して表示装置６００Ｂの外部に緑色の光として取り出される。発光素子６５０Ｂの発光は、着色層６２８Ｂを介して表示装置６００Ｂの外部に青色の光として取り出される。The light emitted by light-emitting element 650R is extracted as red light to the outside of display device 600B via colored layer 628R. Similarly, the light emitted by light-emitting element 650G is extracted as green light to the outside of display device 600B via colored layer 628G. The light emitted by light-emitting element 650B is extracted as blue light to the outside of display device 600B via colored layer 628B.
白色の光を発する発光素子には、タンデム構造を用いることが好ましい。For light-emitting elements that emit white light, it is preferable to use a tandem structure.
または、例えば、図３９に示す発光素子６５０Ｒ、６５０Ｇ、６５０Ｂは、青色の光を発する。このとき、層６１３ａ、層６１３ｂ、及び層６１３ｃは、青色の光を発する発光層を１層以上有する。青色の光を呈する副画素においては、発光素子６５０Ｂが発する青色の光を取り出すことができる。また、赤色の光を呈する副画素及び緑色の光を呈する副画素においては、発光素子６５０Ｒと着色層６２８Ｒの間、及び、発光素子６５０Ｇと着色層６２８Ｇの間に、色変換層を設けることで、発光素子６５０Ｒまたは発光素子６５０Ｇが発する青色の光をより長波長の光に変換し、赤色または緑色の光を取り出すことができる。色変換層を透過した光を、着色層を介して取り出すことで、所望の色の光以外を着色層で吸収し、副画素が呈する光の色純度を高めることができる。Alternatively, for example, light-emitting elements 650R, 650G, and 650B shown in FIG. 39 emit blue light. In this case, layers 613a, 613b, and 613c each have one or more light-emitting layers that emit blue light. In the sub-pixel that emits blue light, the blue light emitted by light-emitting element 650B can be extracted. Furthermore, in the sub-pixel that emits red light and the sub-pixel that emits green light, by providing color conversion layers between light-emitting element 650R and colored layer 628R and between light-emitting element 650G and colored layer 628G, the blue light emitted by light-emitting element 650R or light-emitting element 650G can be converted to light with a longer wavelength, allowing red or green light to be extracted. By extracting light that has passed through the color conversion layer via the colored layer, light other than the desired color can be absorbed by the colored layer, thereby increasing the color purity of the light emitted by the sub-pixel.
着色層は特定の波長域の光を選択的に透過し、他の波長域の光を吸収する有色層である。例えば、赤色の波長域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。各着色層には、金属材料、樹脂材料、顔料、染料のうち一つまたは複数を用いることができる。着色層は、印刷法、インクジェット法、フォトリソグラフィ法を用いたエッチング方法などでそれぞれ所望の位置に形成する。The colored layer is a colored layer that selectively transmits light in a specific wavelength range and absorbs light in other wavelength ranges. For example, a red (R) color filter that transmits light in the red wavelength range, a green (G) color filter that transmits light in the green wavelength range, and a blue (B) color filter that transmits light in the blue wavelength range can be used. Each colored layer can be made of one or more of metal materials, resin materials, pigments, and dyes. The colored layers are formed in the desired positions using methods such as printing, inkjet printing, and etching using photolithography.
表示装置６００Ｂの素子層６３０は、表示装置６００Ａの素子層６３０と同様の構成を有するため、詳細な説明は省略する。The element layer 630 of the display device 600B has a similar configuration to the element layer 630 of the display device 600A, so a detailed description will be omitted.
表示装置６００Ｂは、素子層６２０を有さず、素子層６３５を有する点で、表示装置６００Ａと異なる。素子層６３５は、素子層６３０と同様の構成を有する。Display device 600B differs from display device 600A in that it does not have element layer 620 but has element layer 635. Element layer 635 has a similar configuration to element layer 630.
素子層６３５が有するトランジスタの少なくとも一部は、プラグ及び配線等を介して、素子層６３０が有する導電層またはトランジスタと接続される。なお、素子層６３０と素子層６３５の間に、配線層６７０が設けられていてもよい。At least some of the transistors in the element layer 635 are connected to conductive layers or transistors in the element layer 630 via plugs, wiring, or the like. Note that a wiring layer 670 may be provided between the element layer 630 and the element layer 635.
素子層６３５には、表示装置の画素回路及び駆動回路の一方または双方が設けられることが好ましい。The element layer 635 is preferably provided with one or both of a pixel circuit and a driver circuit of a display device.
図３９では、ＯＳトランジスタを有する素子層を２層積層する例（素子層６３０及び素子層６３５）を示すが、素子層の積層数はこれに限られず、３層以上としてもよい。例えば、ＯＳトランジスタを有する素子層を３層以上積層する場合は、一番下の層を、表示装置の駆動回路（ゲートドライバ及びソースドライバの一方または双方）に用い、一番上の層を、表示装置の画素回路に用い、その間に位置する層は、それぞれ、画素回路または駆動回路に用いることが好ましい。In Figure 39, an example is shown in which two element layers having OS transistors are stacked (element layer 630 and element layer 635), but the number of stacked element layers is not limited to this and may be three or more. For example, when three or more element layers having OS transistors are stacked, it is preferable that the bottom layer be used for the driver circuit (either or both of the gate driver and source driver) of the display device, the top layer be used for the pixel circuit of the display device, and the layers located between them be used for the pixel circuit or the driver circuit, respectively.
なお、Ｓｉトランジスタは、代表的には、単結晶Ｓｉウェハ上に形成されるため、可撓性を有する構成とするのが困難である。一方で、図３９に示すように、Ｓｉトランジスタを用いずに、ＯＳトランジスタのみで表示装置を構成する場合、比較的簡単な製造プロセスにて、可撓性を有する構成とすることができる。Note that Si transistors are typically formed on single-crystal Si wafers, making it difficult to create a flexible structure. On the other hand, as shown in Figure 39, when a display device is constructed using only OS transistors without using Si transistors, a flexible structure can be created using a relatively simple manufacturing process.
［発光素子の構成例］
次に、本発明の一態様の表示装置に用いることができる発光素子について説明する。以下では、主に、図３８及び図３９に示す構成とは異なる、発光素子の構成例について説明する。[Configuration example of light-emitting element]
Next, a light-emitting element that can be used for a display device of one embodiment of the present invention will be described. Hereinafter, examples of structures of light-emitting elements that are different from those shown in FIGS. 38 and 39 will be mainly described.
図４０Ａに、発光素子を複数有する表示部の一部における上面概略図を示す。表示部は、赤色の光を呈する発光素子６１Ｒ、緑色の光を呈する発光素子６１Ｇ、及び青色の光を呈する発光素子６１Ｂをそれぞれ複数有する。図４０Ａでは、各発光素子の区別を簡単にするため、各発光素子の発光領域内にＲ、Ｇ、Ｂの符号を付している。また、図４０Ａでは、赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３つの発光色を有する構成について例示したがこれに限定されない。例えば、４つ以上の色を有する構成としてもよい。Figure 40A shows a schematic top view of a portion of a display unit having multiple light-emitting elements. The display unit has multiple light-emitting elements 61R that emit red light, multiple light-emitting elements 61G that emit green light, and multiple light-emitting elements 61B that emit blue light. In Figure 40A, to easily distinguish between the light-emitting elements, the symbols R, G, and B are assigned within the light-emitting region of each light-emitting element. Also, Figure 40A illustrates a configuration having three light-emitting colors, red (R), green (G), and blue (B), but this is not limited to this. For example, a configuration having four or more colors may also be used.
図４０Ｂは、図４０Ａに示す一点鎖線Ａ１−Ａ２間の断面図である。図４０Ｂに示す、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂは、それぞれ絶縁層３６３上に設けられ、画素電極として機能する導電層１７１、及び共通電極として機能する導電層１７３を有する。絶縁層３６３としては、無機絶縁膜及び有機絶縁膜の一方または双方を用いることができる。Figure 40B is a cross-sectional view taken along dashed line A1-A2 in Figure 40A. Light-emitting elements 61R, 61G, and 61B shown in Figure 40B are each provided on an insulating layer 363, and have a conductive layer 171 that functions as a pixel electrode and a conductive layer 173 that functions as a common electrode. The insulating layer 363 can be an inorganic insulating film or an organic insulating film, or both.
発光素子６１Ｒは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に、ＥＬ層１７２Ｒを有する。ＥＬ層１７２Ｒは、赤色の波長域にピークを有する光を発する発光性の化合物を有する。発光素子６１Ｇが有するＥＬ層１７２Ｇは、緑色の波長域にピークを有する光を発する発光性の化合物を有する。発光素子６１Ｂが有するＥＬ層１７２Ｂは、青色の波長域にピークを有する光を発する発光性の化合物を有する。Light-emitting element 61R has an EL layer 172R between conductive layer 171, which functions as a pixel electrode, and conductive layer 173, which functions as a common electrode. EL layer 172R contains a light-emitting compound that emits light having a peak in the red wavelength range. EL layer 172G of light-emitting element 61G contains a light-emitting compound that emits light having a peak in the green wavelength range. EL layer 172B of light-emitting element 61B contains a light-emitting compound that emits light having a peak in the blue wavelength range.
画素電極として機能する導電層１７１は、発光素子毎に設けられている。また、共通電極として機能する導電層１７３は、各発光素子に共通な一続きの層として設けられている。画素電極として機能する導電層１７１と共通電極として機能する導電層１７３のいずれか一方に可視光に対して透光性を有する導電膜を用い、他方に反射性を有する導電膜を用いる。The conductive layer 171, which functions as a pixel electrode, is provided for each light-emitting element. The conductive layer 173, which functions as a common electrode, is provided as a continuous layer common to each light-emitting element. A conductive film that is transparent to visible light is used for either the conductive layer 171, which functions as a pixel electrode, or the conductive layer 173, which functions as a common electrode, and a conductive film that is reflective is used for the other.
例えば、発光素子６１Ｒがトップエミッション型である場合、発光素子６１Ｒから射出される光１７５Ｒは、導電層１７３側に射出される。発光素子６１Ｇがトップエミッション型である場合、発光素子６１Ｇから射出される光１７５Ｇは、導電層１７３側に射出される。発光素子６１Ｂがトップエミッション型である場合、発光素子６１Ｂから射出される光１７５Ｂは、導電層１７３側に射出される。For example, if light-emitting element 61R is a top-emission type, light 175R emitted from light-emitting element 61R is emitted toward the conductive layer 173. If light-emitting element 61G is a top-emission type, light 175G emitted from light-emitting element 61G is emitted toward the conductive layer 173. If light-emitting element 61B is a top-emission type, light 175B emitted from light-emitting element 61B is emitted toward the conductive layer 173.
画素電極として機能する導電層１７１の端部を覆って、絶縁層２７２が設けられている。絶縁層２７２の端部は、テーパ形状であることが好ましい。絶縁層２７２には、無機絶縁膜及び有機絶縁膜の一方または双方を用いることができる。An insulating layer 272 is provided to cover the end of the conductive layer 171, which functions as a pixel electrode. The end of the insulating layer 272 is preferably tapered. The insulating layer 272 can be formed using either or both an inorganic insulating film and an organic insulating film.
絶縁層２７２は、隣接する発光素子が意図せず短絡し、誤発光することを防ぐために設ける。また、ＥＬ層の形成にメタルマスクを用いる場合、メタルマスクが導電層１７１に接触しないようにする機能も有する。The insulating layer 272 is provided to prevent adjacent light-emitting elements from unintentionally short-circuiting and erroneously emitting light. It also serves to prevent the metal mask from coming into contact with the conductive layer 171 when a metal mask is used to form the EL layer.
ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂは、それぞれ画素電極として機能する導電層１７１の上面に接する領域と、絶縁層２７２の表面に接する領域と、を有する。また、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂの端部は、絶縁層２７２上に位置する。EL layer 172R, EL layer 172G, and EL layer 172B each have a region that contacts the top surface of conductive layer 171, which functions as a pixel electrode, and a region that contacts the surface of insulating layer 272. Furthermore, the ends of EL layer 172R, EL layer 172G, and EL layer 172B are located on insulating layer 272.
図４０Ｂに示すように、発光色の異なる発光素子間において、２つのＥＬ層の間に隙間が設けられている。このように、ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂが、互いに接しないように設けられていることが好ましい。これにより、隣接する２つのＥＬ層を介して電流が流れ、意図しない発光が生じること（クロストークともいう）を好適に防ぐことができる。そのため、コントラストを高めることができ、表示品位の高い表示装置を実現できる。As shown in Figure 40B, a gap is provided between the two EL layers between light-emitting elements that emit different light colors. In this way, it is preferable that EL layer 172R, EL layer 172G, and EL layer 172B are provided so that they do not come into contact with one another. This makes it possible to effectively prevent current from flowing through two adjacent EL layers and causing unintended light emission (also known as crosstalk). This makes it possible to increase contrast and realize a display device with high display quality.
ＥＬ層１７２Ｒ、ＥＬ層１７２Ｇ、及びＥＬ層１７２Ｂは、メタルマスクなどのシャドーマスクを用いた真空蒸着法などにより、作り分けることができる。または、フォトリソグラフィ法により、これらを作り分けてもよい。フォトリソグラフィ法を用いることで、メタルマスクを用いた場合では実現することが困難である高い精細度の表示装置を実現することができる。EL layer 172R, EL layer 172G, and EL layer 172B can be separately fabricated by vacuum deposition using a shadow mask such as a metal mask. Alternatively, they may be separately fabricated by photolithography. By using photolithography, it is possible to realize a high-definition display device that would be difficult to achieve using a metal mask.
また、共通電極として機能する導電層１７３上には、発光素子６１Ｒ、発光素子６１Ｇ、及び発光素子６１Ｂを覆って、保護層２７１が設けられている。保護層２７１は、上方から各発光素子に水などの不純物が拡散することを防ぐ機能を有する。保護層２７１の材料としては、前述の保護層６３１の材料を参照できる。Furthermore, a protective layer 271 is provided on the conductive layer 173, which functions as a common electrode, to cover the light-emitting elements 61R, 61G, and 61B. The protective layer 271 has the function of preventing impurities such as water from diffusing from above into each light-emitting element. The material of the protective layer 631 described above can be used as the material for the protective layer 271.
図４０Ｃには、白色の光を呈する発光素子６１Ｗを示す。発光素子６１Ｗは、画素電極として機能する導電層１７１と共通電極として機能する導電層１７３との間に白色の光を呈するＥＬ層１７２Ｗを有する。Figure 40C shows a light-emitting element 61W that emits white light. The light-emitting element 61W has an EL layer 172W that emits white light between a conductive layer 171 that functions as a pixel electrode and a conductive layer 173 that functions as a common electrode.
ＥＬ層１７２Ｗとしては、例えば、それぞれの発光色が補色の関係になるように選択された、２以上の発光層を積層した構成とすることができる。また、発光層間に電荷発生層を挟持した、タンデム型のＥＬ層を用いてもよい。EL layer 172W can be configured, for example, by stacking two or more light-emitting layers selected so that the emitted colors are complementary to each other. It is also possible to use a tandem-type EL layer in which a charge-generating layer is sandwiched between the light-emitting layers.
図４０Ｃには、３つの発光素子６１Ｗを並べて示している。左の発光素子６１Ｗの上部には着色層２６４Ｒが設けられている。着色層２６４Ｒは、赤色の光を透過するバンドパスフィルタとして機能する。同様に、中央の発光素子６１Ｗの上部には緑色の光を透過する着色層２６４Ｇが設けられ、右の発光素子６１Ｗの上部には、青色の光を透過する着色層２６４Ｂが設けられている。これにより、表示装置はカラーの画像を表示することができる。Figure 40C shows three light-emitting elements 61W lined up. A colored layer 264R is provided on top of the left light-emitting element 61W. The colored layer 264R functions as a bandpass filter that transmits red light. Similarly, a colored layer 264G that transmits green light is provided on top of the center light-emitting element 61W, and a colored layer 264B that transmits blue light is provided on top of the right light-emitting element 61W. This allows the display device to display color images.
ここで、隣接する２つの発光素子６１Ｗ間において、ＥＬ層１７２Ｗが分離されている。これにより、隣接する２つの発光素子６１Ｗにおいて、ＥＬ層１７２Ｗを介して電流が流れて意図しない発光が生じることを防ぐことができる。特に、ＥＬ層１７２Ｗとして、２つの発光層の間に電荷発生層が設けられる積層型のＥＬ層を用いた場合では、精細度が高いほど、すなわち隣接画素間の距離が小さいほど、クロストークの影響が顕著となり、コントラストが低下してしまうといった問題がある。そのため、このような構成とすることで、高い精細度と、高いコントラストを兼ね備える表示装置を実現できる。Here, the EL layer 172W is separated between two adjacent light-emitting elements 61W. This prevents unintended light emission caused by current flowing through the EL layer 172W between two adjacent light-emitting elements 61W. In particular, when a stacked EL layer in which a charge generation layer is provided between two light-emitting layers is used as the EL layer 172W, the higher the resolution, i.e., the smaller the distance between adjacent pixels, the more pronounced the effects of crosstalk become, resulting in a problem of reduced contrast. Therefore, by using this configuration, a display device that combines high resolution and high contrast can be realized.
ＥＬ層１７２Ｗの分離は、フォトリソグラフィ法により行うことが好ましい。これにより、発光素子間の間隔を狭めることができるため、例えばメタルマスク等のシャドーマスクを用いた場合と比較して、高い開口率の表示装置を実現することができる。The separation of the EL layer 172W is preferably performed using photolithography. This allows the spacing between light-emitting elements to be narrowed, resulting in a display device with a higher aperture ratio than when a shadow mask such as a metal mask is used.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置の応用例について、図４１乃至図４５を用いて説明する。Seventh Embodiment
In this embodiment, application examples of the semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
本発明の一態様の半導体装置は、例えば、電子部品、大型計算機、宇宙用機器、データセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）、及び、各種電子機器に用いることができる。本発明の一態様の半導体装置を用いることで、電子部品、大型計算機、宇宙用機器、データセンター、及び、各種電子機器の、低消費電力化及び高性能化が実現できる。A semiconductor device of one embodiment of the present invention can be used in, for example, electronic components, mainframe computers, space equipment, data centers (also referred to as DCs), and various electronic devices. By using a semiconductor device of one embodiment of the present invention, low power consumption and high performance can be achieved in electronic components, mainframe computers, space equipment, data centers, and various electronic devices.
また、本発明の一態様の半導体装置を有する表示装置を、各種電子機器の表示部に用いることができる。本発明の一態様の半導体装置を有する表示装置は、高精細化及び高解像度化が容易である。Furthermore, a display device including a semiconductor device of one embodiment of the present invention can be used as a display portion of various electronic devices. A display device including a semiconductor device of one embodiment of the present invention can easily achieve high definition and high resolution.
電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。Electronic devices include, for example, electronic devices with relatively large screens such as televisions, desktop or notebook computers, computer monitors, digital signage, and large game machines such as pachinko machines, as well as digital cameras, digital video cameras, digital photo frames, mobile phones, portable game machines, personal digital assistants, and audio playback devices.
特に、本発明の一態様の表示装置は、精細度を高めることが可能なため、比較的小さな表示部を有する電子機器に好適に用いることができる。このような電子機器としては、例えば、腕時計型及びブレスレット型の情報端末機（ウェアラブル機器）、並びに、ヘッドマウントディスプレイなどのＶＲ向け機器、メガネ型のＡＲ向け機器、及び、ＭＲ向け機器など、頭部に装着可能なウェアラブル機器等が挙げられる。In particular, since the display device of one embodiment of the present invention can achieve high resolution, it can be suitably used in electronic devices with relatively small display areas. Examples of such electronic devices include wristwatch-type and bracelet-type information terminals (wearable devices), as well as wearable devices that can be worn on the head, such as VR devices such as head-mounted displays, AR glasses-type devices, and MR devices.
本発明の一態様の表示装置は、ＨＤ（画素数１２８０×７２０）、ＦＨＤ（画素数１９２０×１０８０）、ＷＱＨＤ（画素数２５６０×１４４０）、ＷＱＸＧＡ（画素数２５６０×１６００）、４Ｋ（画素数３８４０×２１６０）、８Ｋ（画素数７６８０×４３２０）といった極めて高い解像度を有していることが好ましい。特に４Ｋ、８Ｋ、またはそれ以上の解像度とすることが好ましい。また、本発明の一態様の表示装置における画素密度（精細度）は、１００ｐｐｉ以上、３００ｐｐｉ以上、５００ｐｐｉ以上、１０００ｐｐｉ以上、２０００ｐｐｉ以上、３０００ｐｐｉ以上、５０００ｐｐｉ以上、または７０００ｐｐｉ以上とすることが好ましい。このように高い解像度及び高い精細度の一方または双方を有する表示装置を用いることで、臨場感及び奥行き感などをより高めることが可能となる。また、本発明の一態様の表示装置の画面比率（アスペクト比）については、特に限定はない。例えば、表示装置は、１：１（正方形）、４：３、１６：９、又は１６：１０など様々な画面比率に対応することができる。A display device of one embodiment of the present invention preferably has extremely high resolution, such as HD (1280 x 720 pixels), FHD (1920 x 1080 pixels), WQHD (2560 x 1440 pixels), WQXGA (2560 x 1600 pixels), 4K (3840 x 2160 pixels), or 8K (7680 x 4320 pixels). A resolution of 4K, 8K, or higher is particularly preferable. Furthermore, the pixel density (resolution) of a display device of one embodiment of the present invention is preferably 100 ppi or more, 300 ppi or more, 500 ppi or more, 1000 ppi or more, 2000 ppi or more, 3000 ppi or more, 5000 ppi or more, or 7000 ppi or more. By using a display device having such high resolution and/or high resolution, it is possible to further enhance the sense of realism and depth. Furthermore, there is no particular limitation on the screen ratio (aspect ratio) of the display device of one embodiment of the present invention. For example, the display device can support various screen ratios such as 1:1 (square), 4:3, 16:9, or 16:10.
本実施の形態の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）を有していてもよい。The electronic device of this embodiment may have a sensor (including the function of sensing, detecting, or measuring force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light).
本実施の形態の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、又はテキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。The electronic device of this embodiment can have a variety of functions. For example, it can have a function to display various information (still images, videos, text images, etc.) on a display unit, a touch panel function, a function to display a calendar, date, time, etc., a function to execute various software (programs), a wireless communication function, a function to read programs or data recorded on a recording medium, etc.
［電子部品］
電子部品７３０の斜視図を図４１に示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。[Electronic Components]
41 shows a perspective view of an electronic component 730. The electronic component 730 is an example of a SiP (System in Package) or an MCM (Multi-Chip Module). The electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 provided on the interposer 731.
半導体装置７１０には、実施の形態６で説明した記憶装置３１１２を適用することができる。The memory device 3112 described in embodiment 6 can be applied to the semiconductor device 710.
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路に用いることができる。Electronic component 730 shows an example in which semiconductor device 710 is used as a high bandwidth memory (HBM). Semiconductor device 735 can also be used in integrated circuits such as a CPU, GPU, or FPGA (Field Programmable Gate Array).
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、または、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザを用いることができる。The package substrate 732 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate. The interposer 731 can be, for example, a silicon interposer or a resin interposer.
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。The interposer 731 has multiple wiring lines and functions to connect multiple integrated circuits with different terminal pitches. The multiple wiring lines are provided in a single layer or multiple layers. The interposer 731 also functions to connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732. For these reasons, the interposer is sometimes called a "rewiring substrate" or "intermediate substrate." In some cases, through electrodes are provided in the interposer 731, and these through electrodes are used to connect the integrated circuits to the package substrate 732. In addition, with silicon interposers, TSVs can also be used as through electrodes.
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。In HBM, many wiring connections are required to achieve a wide memory bandwidth. For this reason, the interposer on which HBM is implemented must have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which HBM is implemented.
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。Furthermore, in SiPs and MCMs that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。On the other hand, when connecting multiple integrated circuits with different terminal pitches using a silicon interposer, TSV, or the like, space is required to accommodate the width of the terminal pitch. Therefore, when attempting to reduce the size of the electronic component 730, the width of the terminal pitch becomes an issue, and it may become difficult to provide the large number of wirings required to achieve a wide memory bandwidth. Therefore, as mentioned above, a monolithic stacked configuration using OS transistors is preferable. A composite structure may also be used that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。A heat sink (heat sink) may also be provided overlapping the electronic component 730. When a heat sink is provided, it is preferable to align the height of the integrated circuit provided on the interposer 731. For example, in the electronic component 730 shown in this embodiment, it is preferable to align the height of the semiconductor device 710 and the semiconductor device 735.
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図４１では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。Electrodes 733 may be provided on the bottom of package substrate 732 in order to mount electronic component 730 on another substrate. Figure 41 shows an example in which electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of package substrate 732, BGA (Ball Grid Array) mounting can be achieved. Electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）が挙げられる。Electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA. Examples of mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。Semiconductor device 710 may also be referred to as a die. In this specification, a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes. Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN). For example, a die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
［大型計算機］
次に、大型計算機５６００の斜視図を図４２Ａに示す。図４２Ａに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。[Large computer]
Next, Fig. 42A shows a perspective view of a mainframe computer 5600. The mainframe computer 5600 shown in Fig. 42A has a rack 5610 housing a plurality of rack-mounted computers 5620. The mainframe computer 5600 may also be called a supercomputer.
計算機５６２０は、例えば、図４２Ｂに示す斜視図の構成とすることができる。図４２Ｂにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。Computer 5620 can have the configuration shown in the perspective view in Figure 42B, for example. In Figure 42B, computer 5620 has a motherboard 5630, which has multiple slots 5631 and multiple connection terminals. PC card 5621 is inserted into slot 5631. In addition, PC card 5621 has connection terminals 5623, 5624, and 5625, which are each connected to motherboard 5630.
図４２Ｃに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図４２Ｃには、半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、及び半導体装置５６２８の説明を参照できる。PC card 5621 shown in Figure 42C is an example of a processing board equipped with a CPU, GPU, memory device, etc. PC card 5621 has board 5622. Board 5622 also has connection terminal 5623, connection terminal 5624, connection terminal 5625, semiconductor device 5626, semiconductor device 5627, semiconductor device 5628, and connection terminal 5629. Note that Figure 42C illustrates semiconductor devices other than semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628, but for these semiconductor devices, please refer to the descriptions of semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 described below.
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。The connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630. The connection terminal 5629 may conform to, for example, PCIe.
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Also, when outputting video signals from connection terminals 5623, 5624, and 5625, examples of standards for each include HDMI (registered trademark).
半導体装置５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、半導体装置５６２６とボード５６２２を接続することができる。The semiconductor device 5626 has terminals (not shown) for inputting and outputting signals, and the semiconductor device 5626 can be connected to the board 5622 by inserting these terminals into sockets (not shown) provided on the board 5622.
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。The semiconductor device 5627 has multiple terminals, and the semiconductor device 5627 can be connected to the board 5622 by soldering the terminals to wiring on the board 5622, for example, using a reflow soldering method. Examples of the semiconductor device 5627 include FPGAs, GPUs, and CPUs. For example, the electronic component 730 can be used as the semiconductor device 5627.
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品３１１０を用いることができる。The semiconductor device 5628 has multiple terminals, and the semiconductor device 5628 can be connected to the board 5622 by soldering the terminals to wiring on the board 5622, for example, using a reflow soldering method. Examples of the semiconductor device 5628 include a memory device. For example, the electronic component 3110 can be used as the semiconductor device 5628.
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。The mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for artificial intelligence learning and inference, for example.
［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。[Space equipment]
The semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、または、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つまたは複数を含むことができる。A semiconductor device according to one embodiment of the present invention includes an OS transistor. The change in electrical characteristics of an OS transistor due to radiation exposure is small. That is, the OS transistor has high radiation resistance and can be suitably used in an environment where radiation may be incident. For example, an OS transistor can be suitably used in outer space. Specifically, an OS transistor can be used as a transistor for a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe. Examples of radiation include X-rays and neutron rays. Note that outer space refers to an altitude of 100 km or higher, and the outer space described in this specification can include one or more of the thermosphere, mesosphere, and stratosphere.
図４２Ｄには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図４２Ｄにおいては、宇宙空間に惑星６８０４を例示している。Figure 42D shows an artificial satellite 6800 as an example of space equipment. The artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 42D also shows a planet 6804 in space.
また、図４２Ｄには示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。Although not shown in Figure 42D, the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. The use of OS transistors in the battery management system or battery control circuit described above is preferable because they consume less power and have high reliability even in space.
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。In addition, outer space is an environment with radiation levels more than 100 times higher than on Earth. Examples of radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。When sunlight is irradiated onto the solar panel 6802, the power required for the satellite 6800 to operate is generated. However, for example, in situations where sunlight is not irradiated onto the solar panel, or where the amount of sunlight irradiating the solar panel is low, the amount of power generated will be small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated. In order to operate the satellite 6800 even in situations where the amount of power generated is low, it is recommended that a secondary battery 6805 be provided on the satellite 6800. Note that the solar panel is sometimes called a solar cell module.
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。Satellite 6800 can generate a signal. This signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined. As described above, satellite 6800 can constitute a satellite positioning system.
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。The control device 6807 also has a function of controlling the satellite 6800. The control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device. Note that a semiconductor device including an OS transistor, which is one embodiment of the present invention, is preferably used for the control device 6807. The electrical characteristics of an OS transistor change less when exposed to radiation than those of a Si transistor. In other words, an OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。Furthermore, the artificial satellite 6800 can be configured to include a sensor. For example, by configuring it to include a visible light sensor, the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground. Or, by configuring it to include a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. As described above, the artificial satellite 6800 can function as, for example, an Earth observation satellite.
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。Note that although an artificial satellite is used as an example of space equipment in this embodiment, the present invention is not limited thereto. For example, a semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。As explained above, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、またはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。[Data Center]
The semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to, for example, a data center. The data center is required to perform long-term management of data, such as ensuring data immutability. To manage long-term data, the building must be large enough to accommodate the installation of storage devices and servers for storing a huge amount of data, a stable power source for storing the data, or cooling equipment required for storing the data.
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and cooling equipment to be made smaller. This allows for space savings in the data center.
また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。Furthermore, the semiconductor device of one embodiment of the present invention has low power consumption, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
図４２Ｅにデータセンターに適用可能なストレージシステムを示す。図４２Ｅに示すストレージシステム７０１０は、ホスト７００１（Ｈｏｓｔ Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ Ａｒｅａ Ｎｅｔｗｏｒｋと図示）及びストレージ制御回路７００２（Ｓｔｏｒａｇｅ Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。Figure 42E shows a storage system applicable to a data center. The storage system 7010 shown in Figure 42E has multiple servers 7001sb as hosts 7001 (illustrated as Host Computers). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage). The host 7001 and storage 7003 are shown connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。The host 7001 corresponds to a computer that accesses data stored in the storage 7003. The hosts 7001 may be connected to each other via a network.
ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。Storage 7003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage. In order to solve the problem of the slow access speed of storage 7003, storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
前述のキャッシュメモリは、ストレージ制御回路７００２及びストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２及びストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。The aforementioned cache memory is used within the storage control circuit 7002 and storage 7003. Data exchanged between the host 7001 and storage 7003 is stored in the cache memory within the storage control circuit 7002 and storage 7003, and then output to the host 7001 or storage 7003.
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を低くすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。By using OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data, the frequency of refreshes can be reduced, lowering power consumption. Furthermore, by stacking the memory cell array, miniaturization is possible.
［電子機器］
図４３Ａ乃至図４３Ｆを用いて、頭部に装着可能なウェアラブル機器の一例を説明する。これらウェアラブル機器は、ＡＲのコンテンツを表示する機能、ＶＲのコンテンツを表示する機能、ＳＲのコンテンツを表示する機能、ＭＲのコンテンツを表示する機能のうち少なくとも一つを有する。電子機器が、ＡＲ、ＶＲ、ＳＲ、及びＭＲなどの少なくとも一つのコンテンツを表示する機能を有することで、使用者の没入感を高めることが可能となる。[Electronic equipment]
43A to 43F , examples of wearable devices that can be worn on the head are described. These wearable devices have at least one of the following functions: a function to display AR content, a function to display VR content, a function to display SR content, and a function to display MR content. By having an electronic device with the function to display at least one of AR, VR, SR, and MR content, it is possible to enhance the sense of immersion felt by the user.
図４３Ａに示す電子機器７００Ａは、一対の表示パネル７５１と、一対の筐体７２１と、通信部（図示しない）と、一対の装着部７２３と、制御部（図示しない）と、撮像部（図示しない）と、一対の光学部材７５３と、フレーム７５７と、一対の鼻パッド７５８と、を有する。The electronic device 700A shown in FIG. 43A has a pair of display panels 751, a pair of housings 721, a communication unit (not shown), a pair of attachment units 723, a control unit (not shown), an imaging unit (not shown), a pair of optical members 753, a frame 757, and a pair of nose pads 758.
表示パネル７５１には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。また、制御部（図示しない）には、本発明の一態様の半導体装置を適用することができる。これにより、電子機器の消費電力を低減することができる。A display device according to one embodiment of the present invention can be applied to the display panel 751. Therefore, an electronic device capable of displaying images with extremely high resolution can be provided. Furthermore, a semiconductor device according to one embodiment of the present invention can be applied to a control unit (not shown). This allows the power consumption of the electronic device to be reduced.
電子機器７００Ａは、光学部材７５３の表示領域７５６に、表示パネル７５１で表示した画像を投影することができる。光学部材７５３は透光性を有するため、使用者は光学部材７５３を通して視認される透過像に重ねて、表示領域に表示された画像を見ることができる。したがって、電子機器７００Ａは、ＡＲ表示が可能な電子機器である。Electronic device 700A can project an image displayed on display panel 751 onto display area 756 of optical member 753. Because optical member 753 is translucent, the user can see the image displayed in the display area superimposed on a transmitted image visible through optical member 753. Therefore, electronic device 700A is an electronic device capable of AR display.
電子機器７００Ａには、撮像部として、前方を撮像することのできるカメラが設けられていてもよい。また、電子機器７００Ａは、ジャイロセンサなどの加速度センサを備えることで、使用者の頭部の向きを検知して、その向きに応じた画像を表示領域７５６に表示することもできる。Electronic device 700A may be provided with a camera capable of capturing images in front of it as an imaging unit. Electronic device 700A may also be provided with an acceleration sensor such as a gyro sensor, which can detect the orientation of the user's head and display an image corresponding to that orientation in display area 756.
通信部は無線通信機を有し、当該無線通信機により映像信号等を供給することができる。なお、無線通信機に代えて、または無線通信機に加えて、映像信号及び電源電位が供給されるケーブルを接続可能なコネクタを備えていてもよい。The communication unit has a wireless communication device, which can supply video signals, etc. Note that instead of or in addition to the wireless communication device, a connector may be provided to which a cable through which a video signal and power supply potential can be connected.
また、電子機器７００Ａには、バッテリが設けられており、無線及び有線の一方または双方によって充電することができる。The electronic device 700A is also equipped with a battery that can be charged wirelessly, wired, or both.
筐体７２１には、タッチセンサモジュールが設けられていてもよい。タッチセンサモジュールは、筐体７２１の外側の面がタッチされることを検出する機能を有する。タッチセンサモジュールにより、使用者のタップ操作またはスライド操作などを検出し、様々な処理を実行することができる。例えば、タップ操作によって動画の一時停止または再開などの処理を実行することが可能となり、スライド操作により、早送りまたは早戻しの処理を実行することなどが可能となる。また、２つの筐体７２１のそれぞれにタッチセンサモジュールを設けることで、操作の幅を広げることができる。The housing 721 may be provided with a touch sensor module. The touch sensor module has a function of detecting when the outer surface of the housing 721 is touched. The touch sensor module can detect tapping or sliding operations by the user and perform various processes. For example, a tapping operation can perform processes such as pausing or resuming a video, and a sliding operation can perform processes such as fast-forwarding or fast-rewinding. Furthermore, providing a touch sensor module on each of the two housings 721 can expand the range of operations available.
図４３Ｂに示す電子機器８００Ａ、及び、図４３Ｃに示す電子機器８００Ｂは、それぞれ、一対の表示部８２０と、筐体８２１と、通信部８２２と、一対の装着部８２３と、制御部８２４と、一対の撮像部８２５と、一対のレンズ８３２と、を有する。Electronic device 800A shown in FIG. 43B and electronic device 800B shown in FIG. 43C each have a pair of display units 820, a housing 821, a communication unit 822, a pair of attachment units 823, a control unit 824, a pair of imaging units 825, and a pair of lenses 832.
表示部８２０には、本発明の一態様の表示装置を適用することができる。したがって極めて精細度の高い表示が可能な電子機器とすることができる。これにより、使用者に高い没入感を感じさせることができる。また、制御部８２４には、本発明の一態様の半導体装置を適用することができる。これにより、電子機器の消費電力を低減することができる。A display device according to one embodiment of the present invention can be applied to the display portion 820. Therefore, an electronic device capable of displaying images with extremely high resolution can be provided. This allows the user to feel a high sense of immersion. Furthermore, a semiconductor device according to one embodiment of the present invention can be applied to the control portion 824. This allows the power consumption of the electronic device to be reduced.
表示部８２０は、筐体８２１の内部の、レンズ８３２を通して視認できる位置に設けられる。また、一対の表示部８２０に異なる画像を表示させることで、視差を用いた３次元表示を行うこともできる。The display unit 820 is provided inside the housing 821 in a position that can be seen through the lens 832. Also, by displaying different images on the pair of display units 820, it is possible to perform a three-dimensional display using parallax.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、ＶＲ向けの電子機器ということができる。電子機器８００Ａまたは電子機器８００Ｂを装着した使用者は、レンズ８３２を通して、表示部８２０に表示される画像を視認することができる。Electronic device 800A and electronic device 800B can each be considered electronic devices for VR. A user wearing electronic device 800A or electronic device 800B can view the image displayed on display unit 820 through lens 832.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、レンズ８３２及び表示部８２０が、使用者の目の位置に応じて最適な位置となるように、これらの左右の位置を調整可能な機構を有していることが好ましい。また、レンズ８３２と表示部８２０との距離を変えることで、ピントを調整する機構を有していることが好ましい。Electronic device 800A and electronic device 800B each preferably have a mechanism that can adjust the left-right positions of lens 832 and display unit 820 so that they are optimally positioned according to the position of the user's eyes. They also preferably have a mechanism that can adjust the focus by changing the distance between lens 832 and display unit 820.
装着部８２３により、使用者は電子機器８００Ａまたは電子機器８００Ｂを頭部に装着することができる。なお、図４３Ｂなどにおいては、メガネのつる（テンプルなどともいう）のような形状として例示しているがこれに限定されない。装着部８２３は、使用者が装着できればよく、例えば、ヘルメット型またはバンド型の形状としてもよい。The attachment unit 823 allows the user to wear the electronic device 800A or electronic device 800B on the head. Note that in Figure 43B and other figures, the attachment unit 823 is shown shaped like the temples of glasses, but is not limited to this. The attachment unit 823 may be shaped like a helmet or band, for example, as long as it can be worn by the user.
撮像部８２５は、外部の情報を取得する機能を有する。撮像部８２５が取得したデータは、表示部８２０に出力することができる。撮像部８２５には、イメージセンサを用いることができる。また、望遠、広角などの複数の画角に対応可能なように複数のカメラを設けてもよい。The imaging unit 825 has the function of acquiring external information. Data acquired by the imaging unit 825 can be output to the display unit 820. An image sensor can be used for the imaging unit 825. Multiple cameras may also be provided to accommodate multiple angles of view, such as telephoto and wide-angle.
なお、ここでは撮像部８２５を有する例を示したが、対象物の距離を測定することのできる測距センサ（以下、検知部ともよぶ）を設ければよい。すなわち、撮像部８２５は、検知部の一態様である。検知部としては、例えばイメージセンサ、または、ライダー（ＬＩＤＡＲ：Ｌｉｇｈｔ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｒａｎｇｉｎｇ）などの距離画像センサを用いることができる。カメラによって得られた画像と、距離画像センサによって得られた画像とを用いることにより、より多くの情報を取得し、より高精度なジェスチャー操作を可能とすることができる。Note that while an example having an imaging unit 825 has been shown here, it is also possible to provide a distance measuring sensor (hereinafter also referred to as a detection unit) that can measure the distance to an object. In other words, the imaging unit 825 is one aspect of the detection unit. The detection unit can be, for example, an image sensor or a range image sensor such as a LIDAR (Light Detection and Ranging). By using images obtained by the camera and the range image sensor, more information can be obtained, enabling more precise gesture operations.
電子機器８００Ａは、骨伝導イヤフォンとして機能する振動機構を有していてもよい。例えば、表示部８２０、筐体８２１、及び装着部８２３のいずれか一または複数に、当該振動機構を有する構成を適用することができる。これにより、別途、ヘッドフォン、イヤフォン、またはスピーカなどの音響機器を必要とせず、電子機器８００Ａを装着しただけで映像と音声を楽しむことができる。Electronic device 800A may have a vibration mechanism that functions as a bone conduction earphone. For example, a configuration having such a vibration mechanism can be applied to one or more of display unit 820, housing 821, and wearing unit 823. This allows users to enjoy video and audio simply by wearing electronic device 800A, without the need for separate audio equipment such as headphones, earphones, or speakers.
電子機器８００Ａ、及び、電子機器８００Ｂは、それぞれ、入力端子を有していてもよい。入力端子には映像出力機器等からの映像信号、及び、電子機器内に設けられるバッテリを充電するための電力等を供給するケーブルを接続することができる。Electronic device 800A and electronic device 800B may each have an input terminal. The input terminal can be connected to a cable that supplies video signals from a video output device or the like, and power for charging a battery provided within the electronic device.
本発明の一態様の電子機器は、イヤフォン７５０と無線通信を行う機能を有していてもよい。イヤフォン７５０は、通信部（図示しない）を有し、無線通信機能を有する。イヤフォン７５０は、無線通信機能により、電子機器から情報（例えば音声データ）を受信することができる。例えば、図４３Ａに示す電子機器７００Ａは、無線通信機能によって、イヤフォン７５０に情報を送信する機能を有する。The electronic device of one embodiment of the present invention may have a function of wireless communication with an earphone 750. The earphone 750 has a communication unit (not shown) and has a wireless communication function. The earphone 750 can receive information (e.g., audio data) from the electronic device through the wireless communication function. For example, the electronic device 700A shown in FIG. 43A has a function of transmitting information to the earphone 750 through the wireless communication function.
また、電子機器がイヤフォン部を有していてもよい。図４３Ｃに示す電子機器８００Ｂは、イヤフォン部８２７を有する。例えば、イヤフォン部８２７と制御部８２４とは、互いに有線接続されている構成とすることができる。イヤフォン部８２７と制御部８２４とをつなぐ配線の一部は、筐体８２１または装着部８２３の内部に配置されていてもよい。また、イヤフォン部８２７と装着部８２３とがマグネットを有していてもよい。これにより、イヤフォン部８２７を装着部８２３に磁力によって固定することができ、収納が容易となり好ましい。The electronic device may also have an earphone unit. The electronic device 800B shown in FIG. 43C has an earphone unit 827. For example, the earphone unit 827 and the control unit 824 may be configured to be connected to each other by wire. Part of the wiring connecting the earphone unit 827 and the control unit 824 may be located inside the housing 821 or the attachment unit 823. The earphone unit 827 and the attachment unit 823 may also have magnets. This allows the earphone unit 827 to be fixed to the attachment unit 823 by magnetic force, making storage easier and preferable.
なお、電子機器は、イヤフォンまたはヘッドフォンなどを接続することができる音声出力端子を有していてもよい。また、電子機器は、音声入力端子及び音声入力機構の一方または双方を有していてもよい。音声入力機構としては、例えば、マイクなどの集音装置を用いることができる。電子機器が音声入力機構を有することで、電子機器に、いわゆるヘッドセットとしての機能を付与してもよい。The electronic device may have an audio output terminal to which earphones or headphones can be connected. The electronic device may also have either or both an audio input terminal and an audio input mechanism. For example, a sound collection device such as a microphone can be used as the audio input mechanism. Having an audio input mechanism in the electronic device may give it the functionality of a so-called headset.
図４３Ｄ及び図４３Ｅに、ＶＲ向けのゴーグル型の電子機器８５０Ａの斜視図を示す。図４３Ｄ及び図４３Ｅでは、筐体８４５内に、それぞれ湾曲した一対の表示装置８４０（表示装置８４０＿Ｒ及び表示装置８４０＿Ｌ）を有する例を示している。また、電子機器８５０Ａは、動き検出部８４１、視線検出部８４２、演算部８４３、通信部８４４、レンズ８４８、操作ボタン８５１、装着具８５４、センサ８５５、及びダイヤル８５６などを有する。Figures 43D and 43E show perspective views of a goggle-type electronic device 850A for VR. Figures 43D and 43E show an example in which a pair of curved display devices 840 (display device 840_R and display device 840_L) are housed within a housing 845. Electronic device 850A also includes a motion detection unit 841, a gaze detection unit 842, a calculation unit 843, a communication unit 844, a lens 848, operation buttons 851, a wearing device 854, a sensor 855, and a dial 856.
２つの表示装置８４０を有することで、使用者は片方の目につき１つの表示装置を見ることができる。これにより、視差を用いた３次元表示等を行う際であっても、高い解像度の映像を表示することができる。また、表示装置８４０は使用者の目を概略中心とした円弧状に湾曲している。これにより、使用者の目から表示装置８４０の表示面までの距離が一定となるため、使用者はより自然な映像を見ることができる。また、表示装置８４０に、光の輝度または色度が見る角度によって変化してしまう、いわゆる視野角依存性がある場合であっても、表示装置８４０の表示面の法線方向に使用者の目が位置する構成にできるため、特に水平方向については実質的にその影響を無視することができるため、より現実感のある映像を表示することができる。By having two display devices 840, the user can view one display device per eye. This makes it possible to display high-resolution images even when using parallax for 3D display. Furthermore, display device 840 is curved in an arc roughly centered on the user's eye. This keeps the distance from the user's eye to the display surface of display device 840 constant, allowing the user to view more natural images. Furthermore, even if display device 840 has so-called viewing angle dependency, in which the brightness or chromaticity of light changes depending on the viewing angle, the user's eyes can be positioned normal to the display surface of display device 840, so this effect can be essentially ignored, particularly in the horizontal direction, making it possible to display more realistic images.
図４３Ｅに示すように、レンズ８４８は、表示装置８４０と使用者の目の位置との間に位置する。図４３Ｅでは、視度調節のためにレンズの位置を変化させるダイヤル８５６を有する例を示している。なお、電子機器８５０Ａがオートフォーカス機能を有する場合には、視度調節のためのダイヤル８５６を有さなくてもよい。As shown in Figure 43E, lens 848 is positioned between display device 840 and the user's eyes. Figure 43E shows an example in which a dial 856 is provided to change the position of the lens for diopter adjustment. Note that if electronic device 850A has an autofocus function, it may not need to have dial 856 for diopter adjustment.
図４３Ｆには、１枚の表示装置８４０を有するゴーグル型の電子機器８５０Ｂを示している。このような構成とすることで、部品点数を削減することができる。Figure 43F shows a goggle-type electronic device 850B that has a single display device 840. This configuration makes it possible to reduce the number of parts.
表示装置８４０は、左右２つの領域にそれぞれ右目用の画像と、左目用の画像の２つの画像を並べて表示することができる。これにより、両眼視差を用いた立体映像を表示することができる。なお、表示装置８４０には、視差を用いた２つの異なる画像を並べて表示させてもよいし、視差を用いずに２つの同じ画像を並べて表示させてもよい。The display device 840 can display two images, one for the right eye and one for the left eye, side by side in two left and right areas. This makes it possible to display a stereoscopic image using binocular parallax. Note that the display device 840 may display two different images side by side using parallax, or it may display two identical images side by side without using parallax.
また、表示装置８４０の全域に亘って、両方の目で視認可能な一つの画像を表示してもよい。これにより、視野の両端に亘ってパノラマ映像を表示することが可能となるため、現実感が高まる。Alternatively, a single image visible to both eyes may be displayed across the entire area of the display device 840. This makes it possible to display a panoramic image across both ends of the field of view, enhancing the sense of realism.
表示装置８４０に、本発明の一態様の表示装置を適用することができる。本発明の一態様の表示装置は、極めて精細度が高いため、レンズ８４８を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示することができる。A display device according to one embodiment of the present invention can be applied to the display device 840. The display device according to one embodiment of the present invention has extremely high resolution, so even when the image is enlarged using the lens 848, the pixels are not visible to the user, and a more realistic image can be displayed.
図４４Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。The electronic device 6500 shown in Figure 44A is a portable information terminal that can be used as a smartphone.
電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。The electronic device 6500 includes a housing 6501, a display unit 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
図４４Ｂに示す電子機器６５２０は、タブレット端末として用いることのできる携帯情報端末機である。The electronic device 6520 shown in Figure 44B is a portable information terminal that can be used as a tablet terminal.
電子機器６５２０は、筐体６５０１、表示部６５０２、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、制御装置６５０９、及び接続端子６５１９などを有する。The electronic device 6520 includes a housing 6501, a display portion 6502, buttons 6504, a speaker 6505, a microphone 6506, a camera 6507, a control device 6509, and a connection terminal 6519.
電子機器６５００及び電子機器６５２０のそれぞれにおいて、表示部６５０２はタッチパネル機能を備える。また、制御装置６５０９は、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２及び制御装置６５０９の一方または双方に用いることができる。In each of the electronic devices 6500 and 6520, the display portion 6502 has a touch panel function. The control device 6509 includes, for example, one or more of a CPU, a GPU, and a memory device. The semiconductor device of one embodiment of the present invention can be used for one or both of the display portion 6502 and the control device 6509.
図４４Ｃは、電子機器６５００または電子機器６５２０が有する筐体６５０１のマイク６５０６側の端部を含む断面概略図である。Figure 44C is a schematic cross-sectional view including the end of the housing 6501 of the electronic device 6500 or electronic device 6520 on the microphone 6506 side.
筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、及びバッテリ６５１８等が配置されている。A translucent protective member 6510 is provided on the display surface side of the housing 6501, and a display panel 6511, optical members 6512, a touch sensor panel 6513, a printed circuit board 6517, a battery 6518, etc. are arranged in the space surrounded by the housing 6501 and the protective member 6510.
保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が接着層（図示しない）により固定されている。The display panel 6511, optical member 6512, and touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されており、当該折り返された部分にＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。ＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。In the area outside the display unit 6502, a portion of the display panel 6511 is folded back, and an FPC 6515 is connected to this folded back portion. An IC 6516 is mounted on the FPC 6515. The FPC 6515 is connected to a terminal provided on a printed circuit board 6517.
表示パネル６５１１には本発明の一態様の表示装置を適用することができる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリ６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。A display device according to one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Furthermore, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted thereon while keeping the thickness of the electronic device small. Furthermore, by folding back a part of the display panel 6511 and arranging a connection portion with the FPC 6515 on the back side of the pixel portion, an electronic device with a narrow frame can be realized.
図４４Ｄにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７０００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。Figure 44D shows an example of a television device. The television device 7100 has a display unit 7000 built into a housing 7101. In this example, the housing 7101 is supported by a stand 7103.
表示部７０００に、本発明の一態様の表示装置を適用することができる。A display device according to one embodiment of the present invention can be applied to the display portion 7000.
図４４Ｄに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチ、及び、別体のリモコン操作機７１１１により行うことができる。または、表示部７０００にタッチセンサを備えていてもよく、指等で表示部７０００に触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、リモコン操作機７１１１から出力する情報を表示する表示部を有していてもよい。リモコン操作機７１１１が備える操作キーまたはタッチパネルにより、チャンネル及び音量の操作を行うことができ、表示部７０００に表示される映像を操作することができる。The television set 7100 shown in FIG. 44D can be operated using operation switches provided on the housing 7101 and a separate remote control 7111. Alternatively, the display portion 7000 may be provided with a touch sensor, and the television set 7100 may be operated by touching the display portion 7000 with a finger or the like. The remote control 7111 may have a display portion that displays information output from the remote control 7111. The channel and volume can be controlled using the operation keys or touch panel provided on the remote control 7111, and the image displayed on the display portion 7000 can be controlled.
なお、テレビジョン装置７１００は、受信機及びモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、もしくは受信者同士など）の情報通信を行うことも可能である。The television device 7100 is configured to include a receiver and a modem. The receiver can receive general television broadcasts. In addition, by connecting to a wired or wireless communication network via the modem, it is possible to carry out one-way (from sender to receiver) or two-way (between sender and receiver, or between receivers, etc.) information communication.
図４４Ｅに、ノート型コンピュータの一例を示す。ノート型コンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４、及び、制御装置７２１５などを有する。筐体７２１１に、表示部７０００が組み込まれている。制御装置７２１５は、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部７０００及び制御装置７２１５の一方または双方に用いることができる。Figure 44E shows an example of a notebook computer. The notebook computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and a control device 7215. The display portion 7000 is incorporated in the housing 7211. The control device 7215 includes, for example, one or more selected from a CPU, a GPU, and a storage device. The semiconductor device of one embodiment of the present invention can be used for either or both of the display portion 7000 and the control device 7215.
図４４Ｆ及び図４４Ｇに、デジタルサイネージの一例を示す。Figures 44F and 44G show examples of digital signage.
図４４Ｆに示すデジタルサイネージ７３００は、筐体７３０１、表示部７０００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。The digital signage 7300 shown in Figure 44F includes a housing 7301, a display unit 7000, and a speaker 7303. It may also include LED lamps, operation keys (including a power switch or an operation switch), connection terminals, various sensors, a microphone, etc.
図４４Ｇは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７０００を有する。Figure 44G shows digital signage 7400 attached to a cylindrical pillar 7401. Digital signage 7400 has a display unit 7000 arranged along the curved surface of pillar 7401.
図４４Ｆ及び図４４Ｇにおいて、表示部７０００に、本発明の一態様の表示装置を適用することができる。In Figures 44F and 44G, the display device of one embodiment of the present invention can be applied to the display portion 7000.
表示部７０００が広いほど、一度に提供できる情報量を増やすことができる。また、表示部７０００が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。The larger the display unit 7000, the more information can be provided at one time. Also, the larger the display unit 7000, the more likely it is to catch people's attention, which can increase the advertising effectiveness of, for example, advertising.
表示部７０００にタッチパネルを適用することで、表示部７０００に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。Applying a touch panel to the display unit 7000 is preferable because it not only displays images or videos on the display unit 7000, but also allows the user to operate it intuitively. Furthermore, when used to provide information such as route information or traffic information, intuitive operation can improve usability.
また、図４４Ｆ及び図４４Ｇに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、使用者が所持するスマートフォン等の情報端末機７３１１または情報端末機７４１１と無線通信により連携可能であることが好ましい。例えば、表示部７０００に表示される広告の情報を、情報端末機７３１１または情報端末機７４１１の画面に表示させることができる。また、情報端末機７３１１または情報端末機７４１１を操作することで、表示部７０００の表示を切り替えることができる。Furthermore, as shown in FIG. 44F and FIG. 44G, it is preferable that the digital signage 7300 or the digital signage 7400 can be linked via wireless communication with an information terminal 7311 or an information terminal 7411 such as a smartphone carried by a user. For example, advertising information displayed on the display unit 7000 can be displayed on the screen of the information terminal 7311 or the information terminal 7411. Furthermore, the display on the display unit 7000 can be switched by operating the information terminal 7311 or the information terminal 7411.
また、デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１または情報端末機７４１１の画面を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数の使用者が同時にゲームに参加し、楽しむことができる。It is also possible to have the digital signage 7300 or digital signage 7400 run a game using the screen of the information terminal 7311 or information terminal 7411 as the operating means (controller). This allows an unspecified number of users to simultaneously participate in and enjoy the game.
また、本発明の一態様の半導体装置及び表示装置は、移動体である自動車の運転席周辺に適用することができる。Furthermore, the semiconductor device and display device of one embodiment of the present invention can be applied to the area around the driver's seat of an automobile, which is a moving object.
図４５Ａは、自動車の室内におけるフロントガラス周辺を表す図である。図４５Ａでは、ダッシュボードに取り付けられた表示パネル９００１ａ、表示パネル９００１ｂ、及び、表示パネル９００１ｃ、並びに、ピラーに取り付けられた表示パネル９００１ｄを示している。Figure 45A is a diagram showing the area around the windshield inside the interior of a vehicle. Figure 45A shows display panels 9001a, 9001b, and 9001c attached to the dashboard, as well as display panel 9001d attached to a pillar.
表示パネル９００１ａ乃至表示パネル９００１ｃは、ナビゲーション情報、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、又はエアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目及びレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることができる。表示パネル９００１ａ乃至表示パネル９００１ｃは、照明装置として用いることもできる。Display panels 9001a to 9001c can provide a variety of information by displaying navigation information, speedometer, tachometer, mileage, fuel gauge, gear status, air conditioning settings, etc. In addition, the display items and layout displayed on the display panels can be changed as needed to suit the user's preferences, improving design. Display panels 9001a to 9001c can also be used as lighting devices.
表示パネル９００１ｄには、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル９００１ｄは、照明装置として用いることもできる。By displaying images from an imaging device installed on the vehicle body, the display panel 9001d can compensate for blind spots obstructed by pillars. In other words, by displaying images from an imaging device installed on the outside of the vehicle, blind spots can be compensated for and safety can be increased. Furthermore, by displaying images that compensate for areas that cannot be seen, safety can be confirmed more naturally and without any sense of discomfort. The display panel 9001d can also be used as a lighting device.
図４５Ｂは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うこと、及び、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。Figure 45B is a perspective view showing a wristwatch-type mobile information terminal 9200. The mobile information terminal 9200 can be used, for example, as a smart watch (registered trademark). The display surface of the display unit 9001 is curved, allowing display along the curved display surface. The mobile information terminal 9200 can also perform hands-free calls by communicating with, for example, a wirelessly capable headset. The mobile information terminal 9200 can also perform data transmission and charging with other information terminals via the connection terminal 9006. Charging may be performed by wireless power supply.
図４５Ｂに示す携帯情報端末９２００は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出、または測定する機能を含むもの）、マイクロフォン９００８、等を有する。The mobile information terminal 9200 shown in FIG. 45B has a housing 9000, a display unit 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (including the function of sensing, detecting, or measuring force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared light), a microphone 9008, etc.
図４５Ｃは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。携帯情報端末９２０１は、筐体９０００ａと、筐体９０００ｂと、表示部９００１と、操作ボタン９０５６と、を有している。Figure 45C is a perspective view of a foldable mobile information terminal 9201. The mobile information terminal 9201 has a housing 9000a, a housing 9000b, a display portion 9001, and an operation button 9056.
筐体９０００ａと筐体９０００ｂと、は、ヒンジ９０５５により結合されており、ヒンジ９０５５によって、２つ折りが可能となっている。The housings 9000a and 9000b are connected by a hinge 9055, which allows the device to be folded in half.
携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された２つの筐体（筐体９０００ａ及び筐体９０００ｂ）に支持されている。The display portion 9001 of the mobile information terminal 9201 is supported by two housings (housing 9000a and housing 9000b) connected by a hinge 9055.
図４５Ｄ乃至図４５Ｆは、折り畳み可能な携帯情報端末９２０２を示す斜視図である。また、図４５Ｄは携帯情報端末９２０２を展開した状態、図４５Ｆは折り畳んだ状態、図４５Ｅは図４５Ｄと図４５Ｆの一方から他方に変化する途中の状態の斜視図である。このように、携帯情報端末９２０２は、３つ折りが可能である。Figures 45D to 45F are perspective views showing a foldable mobile information terminal 9202. Figure 45D shows the mobile information terminal 9202 in an unfolded state, Figure 45F shows it in a folded state, and Figure 45E is a perspective view of the mobile information terminal 9202 in the process of changing from one of Figures 45D and 45F to the other. In this way, the mobile information terminal 9202 can be folded into three.
携帯情報端末９２０２が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。The display unit 9001 of the mobile information terminal 9202 is supported by three housings 9000 connected by hinges 9055.
図４５Ｃ乃至図４５Ｆにおいて、表示部９００１に、本発明の一態様の表示装置を適用することができる。例えば、表示部９００１は、曲率半径０．１ｍｍ以上１５０ｍｍ以下で曲げることができる。In Figures 45C to 45F, the display device of one embodiment of the present invention can be applied to the display portion 9001. For example, the display portion 9001 can be bent with a curvature radius of 0.1 mm to 150 mm.
携帯情報端末９２０１及び携帯情報端末９２０２は、それぞれ、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。The portable information terminals 9201 and 9202 are each highly portable when folded, and when unfolded, offer excellent visibility of the display due to their large, seamless display area.
なお、本発明の一態様の半導体装置を、電子部品、大型計算機、宇宙用機器、データセンター、及び電子機器の中から選ばれるいずれか一または複数に適用することで、消費電力を低減することができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。Note that power consumption can be reduced by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, mainframe computers, space equipment, data centers, and electronic devices. Therefore, while energy demand is expected to increase with the improvement in performance or integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO2 ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming due to its low power consumption.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
本実施例では、トランジスタを含む試料を作製し、当該トランジスタの電気特性の測定、及びＥＳＲ測定を行った。In this example, a sample including a transistor was fabricated, and the electrical characteristics and ESR of the transistor were measured.
半導体装置として試料１Ａ乃至試料１Ｄを作製した。試料１Ａ乃至試料１Ｄに含まれるトランジスタ２００の構造を図４６に示す。図４６に示すように、試料１Ａ乃至試料１Ｄに含まれるトランジスタ２００は、図７Ａに示すトランジスタ２００と同様の構造を有する。Samples 1A to 1D were fabricated as semiconductor devices. The structures of the transistors 200 included in Samples 1A to 1D are shown in Figure 46. As shown in Figure 46, the transistors 200 included in Samples 1A to 1D have the same structure as the transistor 200 shown in Figure 7A.
基板上に、スパッタリング法を用いて、膜厚が１５ｎｍのハフニウムシリケート膜を成膜した。ハフニウムシリケート膜は、絶縁層２１０に相当する。A hafnium silicate film with a thickness of 15 nm was formed on the substrate using the sputtering method. The hafnium silicate film corresponds to the insulating layer 210.
次に、絶縁層２１０上に、スパッタリング法を用いて、膜厚が５ｎｍの窒化チタン膜を成膜し、続いて、スパッタリング法を用いて、膜厚が２０ｎｍのタングステン膜を成膜し、さらにスパッタリング法を用いて、膜厚が２０ｎｍのＩＴＳＯ膜を成膜し、窒化チタン膜と、タングステン膜と、ＩＴＳＯ膜との積層膜を加工することで、導電層２２０を形成した。つまり、導電層２２０は、窒化チタン膜と、当該窒化チタン膜上のタングステン膜と、当該タングステン膜上のＩＴＳＯ膜との積層構造を有する。また、窒化チタン膜は導電層２２０＿１１に相当し、タングステン膜は導電層２２０＿１２に相当し、ＩＴＳＯ膜は導電層２２０＿２に相当する。Next, a 5-nm-thick titanium nitride film was formed on insulating layer 210 by sputtering, followed by a 20-nm-thick tungsten film by sputtering, and then a 20-nm-thick ITSO film by sputtering. The stacked film of the titanium nitride film, tungsten film, and ITSO film was processed to form conductive layer 220. That is, conductive layer 220 has a stacked structure of a titanium nitride film, a tungsten film on the titanium nitride film, and an ITSO film on the tungsten film. The titanium nitride film corresponds to conductive layer 220_11, the tungsten film corresponds to conductive layer 220_12, and the ITSO film corresponds to conductive layer 220_2.
次に、ＰＥＡＬＤ法を用いて、膜厚が５ｎｍの第１の窒化シリコン膜を成膜した。続いて、スパッタリング法を用いて膜厚が１３５ｎｍの酸化シリコン膜を成膜し、当該酸化シリコン膜上に、スパッタリング法を用いて膜厚が１００ｎｍの第２の窒化シリコン膜を成膜し、ＣＭＰ処理を行うことで、第２の窒化シリコン膜を除去し、酸化シリコン膜の上面を平坦化させた。当該ＣＭＰ処理を行うことで、導電層２２０上の膜厚が８０ｎｍの酸化シリコン膜を形成した。ここで、第１の窒化シリコン膜は絶縁層２８０＿１に相当し、酸化シリコン膜は絶縁層２８０＿２に相当する。Next, a first silicon nitride film with a thickness of 5 nm was formed using the PEALD method. Subsequently, a silicon oxide film with a thickness of 135 nm was formed using the sputtering method, and a second silicon nitride film with a thickness of 100 nm was formed on the silicon oxide film using the sputtering method. CMP processing was then performed to remove the second silicon nitride film and planarize the upper surface of the silicon oxide film. This CMP processing formed a silicon oxide film with a thickness of 80 nm on the conductive layer 220. Here, the first silicon nitride film corresponds to insulating layer 280_1, and the silicon oxide film corresponds to insulating layer 280_2.
次に、６０ＭＨｚのＲＦ電源を有する平行平板型のＰＥＣＶＤ装置を用いて、プラズマ処理を行った。ＰＥＣＶＤ装置のチャンバーは、容積が１９．１Ｌであり、電極面積が６１５ｃｍ２であり、電極間距離が２８ｍｍであった。プラズマ処理では、処理ガスとしてＮ２Ｏガス８００ｓｃｃｍを用い、電力を５０Ｗとし、圧力を１００Ｐａとし、基板温度を３５０℃とした。ここで、プラズマ処理の処理時間を、試料１Ａでは１５秒とし、試料１Ｂでは３０秒とし、試料１Ｃでは６０秒とし、試料１Ｄでは１２０秒とした。Next, plasma treatment was performed using a parallel-plate PECVD reactor equipped with a 60 MHz RF power supply. The chamber of the PECVD reactor had a volume of 19.1 L, an electrode area of 615cm2 , and an electrode distance of 28 mm. The plasma treatment used 800 sccm ofN2O gas as the treatment gas, a power of 50 W, a pressure of 100 Pa, and a substrate temperature of 350°C. The treatment times for the plasma treatment were 15 seconds for Sample 1A, 30 seconds for Sample 1B, 60 seconds for Sample 1C, and 120 seconds for Sample 1D.
次に、スパッタリング法を用いて、膜厚が１０ｎｍの第３の窒化シリコン膜を成膜した。ここで、第３の窒化シリコン膜は絶縁層２８０＿３に相当する。このようにして、絶縁層２８０＿１乃至絶縁層２８０＿３が積層した絶縁層２８０を形成した。Next, a third silicon nitride film with a thickness of 10 nm was formed by sputtering. Here, the third silicon nitride film corresponds to insulating layer 280_3. In this way, insulating layer 280 was formed in which insulating layers 280_1 to 280_3 were stacked.
次に、導電層２４０＿１を、スパッタリング法により成膜した膜厚が１５ｎｍのタングステン膜を用いて形成し、導電層２４０＿２を、スパッタリング法により成膜した膜厚が１０ｎｍのＩＴＳＯ膜を用いて形成した。Next, conductive layer 240_1 was formed using a tungsten film with a thickness of 15 nm deposited by a sputtering method, and conductive layer 240_2 was formed using an ITSO film with a thickness of 10 nm deposited by a sputtering method.
次に、ドライエッチング法を用いて開口部２９０を形成した。Next, an opening 290 was formed using dry etching.
次に、酸化物層２２７を、熱ＡＬＤ法により成膜した膜厚が０．５ｎｍの酸化ガリウム膜を用いて形成した。ガリウムを含むプリカーサとして、トリエチルガリウムを用い、酸化剤として、オゾン（Ｏ３）及び酸素（Ｏ２）を用いた。基板加熱の温度は、２００℃とした。Next, the oxide layer 227 was formed using a gallium oxide film with a thickness of 0.5 nm, which was formed by thermal ALD. Triethylgallium was used as a precursor containing gallium, and ozone (O3 ) and oxygen (O2 ) were used as oxidizers. The substrate was heated to a temperature of 200°C.
次に、酸化物半導体層２３０＿１として、膜厚が５ｎｍの酸化インジウム膜を成膜した。酸化インジウム膜は、熱ＡＬＤ法を用いて成膜した。インジウムを含むプリカーサとして、トリエチルインジウムを用いた。また、酸化剤として、オゾン（Ｏ３）と酸素（Ｏ２）を用いた。基板加熱の温度は、２００℃とした。Next, a 5-nm-thick indium oxide film was formed as the oxide semiconductor layer 230_1. The indium oxide film was formed by a thermal ALD method. Triethylindium was used as a precursor containing indium. Ozone (O3 ) and oxygen (O2 ) were used as oxidizing agents. The substrate was heated to 200° C.
次に、酸化物半導体層２３０＿２として、膜厚が５ｎｍのＩＧＺＯ膜を成膜した。ＩＧＺＯ膜は、ＲＦスパッタリング法を用いて成膜した。ＩＧＺＯ膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の酸化物ターゲットを用いた。成膜ガスには酸素とアルゴンを用い、酸素とアルゴンの流量の和に対する、酸素の流量の比は９０％とした。また、基板加熱の温度は、３５０℃とした。Next, a 5 nm thick IGZO film was deposited as oxide semiconductor layer 230_2. The IGZO film was deposited using RF sputtering. An oxide target with an atomic ratio of In:Ga:Zn = 1:1:1.2 was used to deposit the IGZO film. Oxygen and argon were used as deposition gases, with the ratio of the oxygen flow rate to the sum of the oxygen and argon flow rates being 90%. The substrate heating temperature was 350°C.
次に、絶縁層２５０を、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、第３の層上の第４の層と、の積層膜を用いて形成した。Next, insulating layer 250 was formed using a laminated film consisting of a first layer, a second layer on the first layer, a third layer on the second layer, and a fourth layer on the third layer.
絶縁層２５０において、第１の層として、熱ＡＬＤ法を用いて、膜厚が１ｎｍの酸化アルミニウム膜を成膜した。プリカーサとしてトリメチルアルミニウムを用いた。酸化剤として、オゾンを用いた。基板加熱の温度は、３００℃とした。また、第２の層として、ＰＥＡＬＤ法を用いて、膜厚が２ｎｍの酸化シリコン膜を成膜した。プリカーサとしてアミノシラン化合物を用いた。酸化剤として、酸素を用いた。基板加熱の温度は、３５０℃とした。また、第３の層として、熱ＡＬＤ法を用いて、膜厚が２ｎｍの酸化ハフニウム膜を成膜した。プリカーサとして四塩化ハフニウムを用いた。酸化剤として、オゾンを用いた。基板加熱の温度は、２５０℃とした。また、第４の層として、ＰＥＡＬＤ法を用いて、膜厚が１ｎｍの窒化シリコン膜を成膜した。基板加熱の温度は、４００℃とした。For the insulating layer 250, a 1-nm-thick aluminum oxide film was deposited as the first layer using the thermal ALD method. Trimethylaluminum was used as the precursor and ozone was used as the oxidizer. The substrate was heated to a temperature of 300°C. For the second layer, a 2-nm-thick silicon oxide film was deposited using the PEALD method. An aminosilane compound was used as the precursor and oxygen was used as the oxidizer. The substrate was heated to a temperature of 350°C. For the third layer, a 2-nm-thick hafnium oxide film was deposited using the thermal ALD method. Hafnium tetrachloride was used as the precursor and ozone was used as the oxidizer. The substrate was heated to a temperature of 250°C. For the fourth layer, a 1-nm-thick silicon nitride film was deposited using the PEALD method. The substrate was heated to a temperature of 400°C.
ここで、絶縁層２５０の第３の層の成膜後にマイクロ波プラズマ処理を行った。マイクロ波プラズマ処理では、処理ガスとしてアルゴンガス１５０ｓｃｃｍおよび酸素ガス５０ｓｃｃｍを用い、電力を４０００Ｗとし、圧力を４００Ｐａとし、処理温度を４００℃とし、処理時間を６００秒とした。Here, microwave plasma treatment was performed after the deposition of the third layer of insulating layer 250. The microwave plasma treatment used 150 sccm of argon gas and 50 sccm of oxygen gas as the treatment gas, with a power of 4000 W, a pressure of 400 Pa, a treatment temperature of 400°C, and a treatment time of 600 seconds.
次に、導電層２６０を、ＣＶＤ法により成膜した膜厚が５ｎｍの窒化チタン膜と、ＣＶＤ法により成膜した膜厚が２０ｎｍのタングステン膜と、の積層膜を用いて形成した。つまり、導電層２６０は、窒化チタン膜と、当該窒化チタン膜上のタングステン膜との積層構造を有する。ここで、窒化チタン膜は導電層２６０＿１に相当し、タングステン膜は導電層２６０＿２に相当する。Next, conductive layer 260 was formed using a stacked film of a 5 nm thick titanium nitride film deposited by CVD and a 20 nm thick tungsten film deposited by CVD. In other words, conductive layer 260 has a stacked structure of a titanium nitride film and a tungsten film on the titanium nitride film. Here, the titanium nitride film corresponds to conductive layer 260_1, and the tungsten film corresponds to conductive layer 260_2.
次に、ＰＥＡＬＤ法を用いて、膜厚が５ｎｍの窒化シリコン膜を成膜した。窒化シリコン膜は絶縁層２８３に相当する。Next, a silicon nitride film with a thickness of 5 nm was formed using the PEALD method. This silicon nitride film corresponds to the insulating layer 283.
以上のようにして、トランジスタを含む試料１Ａ乃至試料１Ｄを作製した。In this manner, Samples 1A to 1D, each including a transistor, were fabricated.
次に、試料１Ａ乃至試料１Ｄについて、電気特性の評価を行い、シフト電圧Ｖｓｈを算出した。電気特性の評価では、キーサイトテクノロジー製半導体パラメータアナライザーを用いて、試料１Ａ乃至試料１ＤのトランジスタのＩｄ−Ｖｇ特性（ドレイン電流−ゲート電圧特性）を測定した。Ｉｄ−Ｖｇ特性の測定は、ドレイン電位Ｖｄを１．２Ｖとし、ソース電位Ｖｓを０Ｖとし、トップゲート電位Ｖｇを−４．０Ｖから４．０Ｖまで０．１Ｖ刻みで掃引させた。なお、シフト電圧Ｖｓｈは、トランジスタのＩｄ−Ｖｇカーブが、Ｉｄ＝１ｐＡの直線と交差する点におけるＶｇで定義される。Next, the electrical characteristics of Samples 1A to 1D were evaluated, and the shift voltage Vsh was calculated. To evaluate the electrical characteristics, a Keysight Technologies semiconductor parameter analyzer was used to measure the Id-Vg characteristics (drain current-gate voltage characteristics) of the transistors of Samples 1A to 1D. The Id-Vg characteristics were measured by setting the drain potential Vd to 1.2 V, the source potential Vs to 0 V, and sweeping the top gate potential Vg from -4.0 V to 4.0 V in 0.1 V increments. The shift voltage Vsh is defined as the Vg at the point where the Id-Vg curve of the transistor intersects with the line Id = 1 pA.
試料１Ａ乃至試料１Ｄのシフト電圧Ｖｓｈを表１に示す。The shift voltages Vsh for Samples 1A to 1D are shown in Table 1.
表１に示すように、プラズマ処理時間が６０秒の試料１Ｃでは、シフト電圧Ｖｓｈが０Ｖ近傍となり、プラズマ処理時間が１２０秒の試料１Ｄでは、シフト電圧Ｖｓｈが０Ｖ以上となった。As shown in Table 1, for sample 1C, which had a plasma treatment time of 60 seconds, the shift voltage Vsh was close to 0 V, while for sample 1D, which had a plasma treatment time of 120 seconds, the shift voltage Vsh was above 0 V.
それから、試料１Ａ乃至試料１Ｄの絶縁層２８０と同様の構造のサンプルを作製し、当該サンプルについて、ＥＳＲ測定を行った。ＥＳＲ測定はブルカー社製Ｅ５００を用いて行い、測定条件は、測定温度を１０Ｋとし、マイクロ波周波数を９．５６ＧＨｚとし、マイクロ波電力を０．１ｍＷとした。ＥＳＲ測定で得られたスペクトルのｇ値が１．９４以上２．０５以下の範囲の吸収ピークからスピン密度を算出した。ここで、ｇ値が１．９４以上２．０５以下の範囲の吸収ピークには、ＮＯ２に起因する吸収ピークが含まれる。Then, samples with the same structure as the insulating layer 280 of Samples 1A to 1D were fabricated, and ESR measurements were performed on the samples. The ESR measurements were performed using a Bruker E500 under the following measurement conditions: measurement temperature: 10 K, microwave frequency: 9.56 GHz, and microwave power: 0.1 mW. The spin density was calculated from the absorption peaks in the g-value range of the spectrum obtained by the ESR measurement, which was between 1.94 and 2.05. Here, the absorption peaks in the g-value range of between 1.94 and 2.05 include absorption peaks due toNO2 .
試料１Ａ乃至試料１Ｄに対応するスピン密度を表１に示す。また、表１に示すシフト電圧Ｖｓｈと、スピン密度の相関図を図４７Ａに示す。図４７Ａは、横軸にシフト電圧Ｖｓｈ［Ｖ］をとり、縦軸にスピン密度［ｓｐｉｎｓ／ｎｍ３］をとる。また、図４７Ａ中の破線は、上記データの近似直線である。The spin densities corresponding to Samples 1A to 1D are shown in Table 1. A correlation diagram between the shift voltage Vsh shown in Table 1 and the spin density is shown in FIG. 47A. In FIG. 47A, the horizontal axis represents the shift voltage Vsh [V], and the vertical axis represents the spin density [spins/nm3 ]. The dashed line in FIG. 47A is an approximate straight line of the above data.
図４７Ａに示すように、試料１Ａ乃至試料１Ｄのシフト電圧Ｖｓｈとスピン密度の間には、正の相関がみられた。図４７Ａの近似直線から、シフト電圧Ｖｓｈ＝０Ｖとなるスピン密度は７．３８×１０−３ｓｐｉｎｓ／ｎｍ３と算出される。よって、絶縁層２８０のスピン密度は７．３８×１０−３ｓｐｉｎｓ／ｎｍ３以上にすることが好ましい。例えば、プラズマ処理時間を、試料１Ｃと試料１Ｄの間である１００秒以上にすることが好ましい。このように、絶縁層２８０にＮＯ２を添加することで、ノーマリーオフ特性を示すトランジスタを提供することができる。As shown in Figure 47A, a positive correlation was observed between the shift voltage Vsh and the spin density in Samples 1A to 1D. From the approximation line in Figure 47A, the spin density at which the shift voltage Vsh = 0 V is calculated to be 7.38 x10-3 spins/nm3 . Therefore, it is preferable that the spin density of the insulating layer 280 be 7.38 x10-3 spins/nm3 ormore . For example, it is preferable that the plasma treatment time be 100 seconds or more, which is between Sample 1C and Sample 1D. In this way, addingNO2 to the insulating layer 280 can provide a transistor that exhibits normally-off characteristics.
次に、上記のＮＯ２が添加された絶縁層２８０でしきい値電圧を制御するトランジスタと、バックゲートを用いてしきい値電圧を制御するトランジスタの比較を行った。Next, a comparison was made between a transistor in which the threshold voltage is controlled by the insulating layer 280 to which NO2 is added and a transistor in which the threshold voltage is controlled by using a back gate.
ここで、バックゲートを有するトランジスタとして、図１９Ｂに示すトランジスタ２００Ｃと同様の構造を有する比較例を作製し、シフト電圧Ｖｓｈを算出した。トランジスタ２００Ｃは、バックゲートとして機能する導電層２５５、及びバックゲート絶縁層として機能する絶縁層２２５（絶縁層２２５＿１と絶縁層２２５＿２の積層膜）を有する点で、トランジスタ２００と主に異なる。絶縁層２２５＿１は膜厚２ｎｍの窒化シリコン膜であり、絶縁層２２５＿２は膜厚２ｎｍの酸化シリコン膜である。また、導電層２５５は、膜厚１０ｎｍのタングステン膜である。なお、比較例では、試料１Ａ乃至試料１Ｄと異なり、絶縁層２８０に、ＮＯ２を添加するプラズマ処理を行っていない。Here, a comparative example having a back gate was fabricated, which had a structure similar to that of the transistor 200C shown in FIG. 19B , and the shift voltage Vsh was calculated. The transistor 200C differs from the transistor 200 mainly in that it includes a conductive layer 255 functioning as a back gate and an insulating layer 225 (a stack of insulating layers 225_1 and 225_2) functioning as a back gate insulating layer. The insulating layer 225_1 is a silicon nitride film with a thickness of 2 nm, and the insulating layer 225_2 is a silicon oxide film with a thickness of 2 nm. The conductive layer 255 is a tungsten film with a thickness of 10 nm. Note that, unlike Samples 1A to 1D, the comparative example did not undergo plasma treatment to addNO2 to the insulating layer 280.
バックゲートの電圧（以下ＢＧ電圧と呼ぶ場合がある。）が、０Ｖ、−０．５Ｖ、−１Ｖ、−１．５Ｖ、−２Ｖの条件で、比較例のシフト電圧Ｖｓｈを算出した結果を表２に示す。また、表２に各ＢＧ電圧における、バックゲート中の電子の個数（以下ＢＧ電子量と呼ぶ場合がある）を示す。ＢＧ電子量の算出にあたって、絶縁層２２５のＥＯＴを３．１１ｎｍとし、絶縁層２２５の静電容量を２．２０×１０−１６Ｆとした。Table 2 shows the results of calculating the shift voltage Vsh of the comparative example under conditions where the back gate voltage (hereinafter sometimes referred to as BG voltage) is 0 V, -0.5 V, -1 V, -1.5 V, and -2 V. Table 2 also shows the number of electrons in the back gate (hereinafter sometimes referred to as BG electron amount) at each BG voltage. In calculating the BG electron amount, the EOT of the insulating layer 225 was set to 3.11 nm, and the electrostatic capacitance of the insulating layer 225 was set to 2.20×10−16 F.
表２に示すシフト電圧Ｖｓｈと、ＢＧ電子量の相関図を図４７Ｂに示す。図４７Ｂは、横軸にシフト電圧Ｖｓｈ［Ｖ］をとり、縦軸にＢＧ電子量［個］をとる。また、図４７Ｂ中の破線は、上記データの近似直線である。Figure 47B shows a correlation diagram between the shift voltage Vsh shown in Table 2 and the amount of BG electrons. In Figure 47B, the horizontal axis represents the shift voltage Vsh [V], and the vertical axis represents the amount of BG electrons [number]. The dashed line in Figure 47B is an approximation straight line of the above data.
図４７Ｂより、バックゲートを有するトランジスタがＶｓｈ＝０Ｖとなる、ＢＧ電子量は、１．５７×１０３個と見積もられる。From FIG. 47B, the amount of BG electrons when a transistor having a back gate has Vsh=0 V is estimated to be 1.57×103 .
ここで、バックゲートを有するトランジスタと同様に、１．５７×１０３個のスピンの寄与によって、ＮＯ２が添加された絶縁層２８０を有するトランジスタがＶｓｈ＝０Ｖになるとする。この場合、酸化物半導体層２３０近傍の絶縁層２８０のスピン数が１．５７×１０３個になる。Here, similarly to the transistor having a back gate, it is assumed that the transistor having the insulating layer 280 to whichNO2 is added has Vsh = 0 V due to the contribution of 1.57 ×103 spins. In this case, the number of spins in the insulating layer 280 near the oxide semiconductor layer 230 is 1.57 ×103 .
そこで、図４６に示すように、絶縁層２８０の側面からの膜厚Ｔの円筒状の領域設定し、円筒状の領域の体積（以下、体積Ｖと呼ぶ。）と、体積Ｖに含まれるスピン数を算出した。絶縁層２８０中のスピン密度は、上述のＶｓｈ＝０Ｖとなる７．３８×１０−３ｓｐｉｎｓ／ｎｍ３とした。膜厚Ｔを０ｎｍ、２ｎｍ、４ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍの６条件にしたときの体積Ｖと、体積Ｖに含まれるスピン数を表３に示す。46, a cylindrical region of thickness T from the side of insulating layer 280 was set, and the volume of the cylindrical region (hereinafter referred to as volume V) and the number of spins contained in volume V were calculated. The spin density in insulating layer 280 was set to 7.38×10−3 spins/nm3 , which corresponds to the above-mentioned Vsh = 0 V. Table 3 shows the volume V and the number of spins contained in volume V when the film thickness T was set to six conditions: 0 nm, 2 nm, 4 nm, 6 nm, 8 nm, and 10 nm.
表３に示す体積Ｖと、スピン数の相関図を図４８に示す。図４８は、横軸に体積Ｖ［ｎｍ３］をとり、縦軸にスピン数［ｓｐｉｎｓ］をとる。また、図４８中の破線の傾きは、７．３８×１０−３ｓｐｉｎｓ／ｎｍ３である。A correlation diagram between the volume V shown in Table 3 and the number of spins is shown in Figure 48. In Figure 48, the horizontal axis represents the volume V [nm3 ] and the vertical axis represents the number of spins [spins]. The slope of the dashed line in Figure 48 is 7.38 x10-3 spins/nm3 .
図４８から、スピン数が１．５７×１０３個になる体積Ｖは２．１２×１０５ｎｍ３である。このとき、膜厚Ｔは１０．１５ｎｍとなる。膜厚Ｔが１０．１５ｎｍの円筒状の領域において、電荷が均等に分布しているモデルは、絶縁層２８０の側面から膜厚Ｔ／２＝５．０８ｎｍの部分に電荷が集中しているモデルと等価とみなすことができる。このモデルでは、１．５７×１０３個の電子がバックゲートとして機能し、絶縁層２８０の側面近傍の膜厚Ｔ／２の領域がバックゲート絶縁層として機能している。膜厚Ｔ／２＝５．０８ｎｍは、上記比較例の絶縁層の２２５の膜厚４ｎｍに近い値でとなっており、このモデルは適正と判断できる。From FIG. 48, the volume V at which the number of spins becomes 1.57×103 is 2.12×105 nm3 . In this case, the film thickness T is 10.15 nm. A model in which charge is evenly distributed in a cylindrical region with a film thickness T of 10.15 nm can be considered equivalent to a model in which charge is concentrated in a portion of the insulating layer 280 with a film thickness of T/2 = 5.08 nm from the side. In this model, 1.57×103 electrons function as a back gate, and the region with a film thickness of T/2 near the side of the insulating layer 280 functions as a back gate insulating layer. The film thickness T/2 = 5.08 nm is close to the film thickness of 4 nm of the insulating layer 225 in the comparative example, and this model can be determined to be appropriate.
本実施例は、実施の形態と適宜組み合わせることができる。This example can be combined with the embodiment modes as appropriate.
６１Ｂ：発光素子、６１Ｇ：発光素子、６１Ｒ：発光素子、６１Ｗ：発光素子、１００：容量素子、１００ａ：容量素子、１００ｂ：容量素子、１１０：導電層、１１５：導電層、１３０：絶縁層、１３０Ｂ：副画素、１３０Ｇ：副画素、１３０Ｒ：副画素、１４０：絶縁層、１５０：メモリセル、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１６０［２］：メモリ層、１６０［ｎ］：メモリ層、１６０：メモリ層、１７０：表示モジュール、１７１：導電層、１７２Ｂ：ＥＬ層、１７２Ｇ：ＥＬ層、１７２Ｒ：ＥＬ層、１７２Ｗ：ＥＬ層、１７３：導電層、１７５Ｂ：光、１７５Ｇ：光、１７５Ｒ：光、１８０：絶縁層、１９０：開口部、２００：トランジスタ、２００Ａ：トランジスタ、２００ａ：トランジスタ、２００Ｂ：トランジスタ、２００ｂ：トランジスタ、２００Ｃ：トランジスタ、２０５：不純物、２１０：絶縁層、２２０：導電層、２２０＿１：導電層、２２０＿１１：導電層、２２０＿１２：導電層、２２０＿２：導電層、２２０ａ：導電層、２２０ａ１：導電層、２２０ａ２：導電層、２２０ｂ：導電層、２２０ｂ１：導電層、２２０ｂ２：導電層、２２５：絶縁層、２２５＿１：絶縁層、２２５＿２：絶縁層、２２７：酸化物層、２２７ａ：酸化物層、２２７ｂ：酸化物層、２３０：酸化物半導体層、２３０＿１：酸化物半導体層、２３０＿２：酸化物半導体層、２３０ａ：酸化物半導体層、２３０ｂ：酸化物半導体層、２４０：導電層、２４０＿１：導電層、２４０＿２：導電層、２４０ａ：導電層、２４０ａ１：導電層、２４０ａ２：導電層、２４０ｂ：導電層、２４０ｂ１：導電層、２４０ｂ２：導電層、２４５：導電層、２４６：導電層、２４７：導電層、２５０：絶縁層、２５０ａ：絶縁層、２５０ｂ：絶縁層、２５５：導電層、２６０：導電層、２６０＿１：導電層、２６０＿２：導電層、２６０ｂ：導電層、２６０ｂ１：導電層、２６０ｂ２：導電層、２６４Ｂ：着色層、２６４Ｇ：着色層、２６４Ｒ：着色層、２６５：導電層、２７０：開口部、２７１：保護層、２７２：絶縁層、２８０：絶縁層、２８０＿１：絶縁層、２８０＿２：絶縁層、２８０＿３：絶縁層、２８０ａ：絶縁層、２８０ｂ：絶縁層、２８１：絶縁層、２８１＿１：絶縁層、２８１＿２：絶縁層、２８１＿３：絶縁層、２８３：絶縁層、２８４：絶縁層、２８５：絶縁層、２８６：絶縁層、２８７：導電層、２８８：絶縁層、２８８ａ：絶縁層、２８８ｂ：絶縁層、２８９：導電層、２９０：開口部、２９０ａ：開口部、２９０ｂ：開口部、２９１：基板、２９２：回路部、２９３：画素回路部、２９３ａ：画素回路、２９４：画素部、２９４ａ：画素、２９５：端子部、２９６：配線部、２９７：表示部、２９８：ＦＰＣ、２９９：基板、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、３６３：絶縁層、４００ｄ：トランジスタ、４１０：基板、４１２：素子分離層、４１３：半導体領域、４１４ａ：低抵抗領域、４１４ｂ：低抵抗領域、４１５：絶縁層、４１６：導電層、４１７：絶縁層、４２０：絶縁層、４２２：絶縁層、４２４：絶縁層、４２６：絶縁層、４２８：導電層、４３０：導電層、４５０：絶縁層、４５２：絶縁層、４５４：絶縁層、４５６：導電層、５１３：絶縁層、５１４：導電層、５４１：基板、５４３：接着層、５４５：絶縁層、５７４：絶縁層、５８１：絶縁層、５９２：絶縁層、５９４：絶縁層、５９６：導電層、５９８：絶縁層、５９９：絶縁層、６００Ａ：表示装置、６００Ｂ：表示装置、６０７：接着層、６１０：基板、６１１ａ：導電層、６１１ｂ：導電層、６１１ｃ：導電層、６１３ａ：層、６１３ｂ：層、６１３ｃ：層、６１４：共通層、６１５：共通電極、６１８ａ：犠牲層、６２０：素子層、６２５：絶縁層、６２７：絶縁層、６２８Ｂ：着色層、６２８Ｇ：着色層、６２８Ｒ：着色層、６３０：素子層、６３１：保護層、６３５：素子層、６４０：接続部、６４２：導電層、６４３：導電層、６４４：導電層、６４５：導電層、６４６：導電層、６４８：絶縁層、６５０：発光素子、６５０Ｂ：発光素子、６５０Ｇ：発光素子、６５０Ｒ：発光素子、６６０：素子層、６７０：配線層、７００Ａ：電子機器、７１０：半導体装置、７２１：筐体、７２３：装着部、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、７５０：イヤフォン、７５１：表示パネル、７５３：光学部材、７５６：表示領域、７５７：フレーム、７５８：鼻パッド、８００Ａ：電子機器、８００Ｂ：電子機器、８２０：表示部、８２１：筐体、８２２：通信部、８２３：装着部、８２４：制御部、８２５：撮像部、８２７：イヤフォン部、８３２：レンズ、８４０：表示装置、８４０＿Ｌ：表示装置、８４０＿Ｒ：表示装置、８４１：動き検出部、８４２：視線検出部、８４３：演算部、８４４：通信部、８４５：筐体、８４８：レンズ、８５０Ａ：電子機器、８５０Ｂ：電子機器、８５１：操作ボタン、８５４：装着具、８５５：センサ、８５６：ダイヤル、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：記憶装置、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９６０：演算装置、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８９：キャッシュインターフェース、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェース、９９９：キャッシュ、３１０２：トランジスタ、３１０４：トランジスタ、３１１０：電子部品、３１１１：モールド、３１１２：記憶装置、３１１３：ランド、３１１４：電極パッド、３１１５：ワイヤ、３１２１：層、３１２２：層、３２１０：実装基板、３２１２：プリント基板、３３０１：トランジスタ、３３０２：トランジスタ、３３１１：半導体層、３３１２：半導体層、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリ、６５１９：接続端子、６５２０：電子機器、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：表示部、７００１：ホスト、７００１ｓｂ：サーバ、７００２：ストレージ制御回路、７００３：ストレージ、７００３ｍｄ：記憶装置、７０１０：ストレージシステム、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型コンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７２１５：制御装置、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７４１１：情報端末機、９０００：筐体、９０００ａ：筐体、９０００ｂ：筐体、９００１：表示部、９００１ａ：表示パネル、９００１ｂ：表示パネル、９００１ｃ：表示パネル、９００１ｄ：表示パネル、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５５：ヒンジ、９０５６：操作ボタン、９２００：携帯情報端末、９２０１：携帯情報端末、９２０２：携帯情報端末61B: Light-emitting element, 61G: Light-emitting element, 61R: Light-emitting element, 61W: Light-emitting element, 100: Capacitive element, 100a: Capacitive element, 100b: Capacitive element, 110: Conductive layer, 115: Conductive layer, 130: Insulating layer, 130B: Sub-pixel, 130G: Sub-pixel, 130R: Sub-pixel, 140: Insulating layer, 150: Memory cell, 150a: Memory cell, 150b: Memory cell, 150c: Memory cell, 150d: Memory cell, 160[2]: Memory layer, 160[n]: Memory layer, 160: Memory layer, 170: Display module, 171: Conductive layer, 1 72B: EL layer, 172G: EL layer, 172R: EL layer, 172W: EL layer, 173: conductive layer, 175B: light, 175G: light, 175R: light, 180: insulating layer, 190: opening, 200: transistor, 200A: transistor, 200a: transistor, 200B: transistor, 200b: transistor, 200C: transistor, 205: impurity, 210: insulating layer, 220: conductive layer, 220_1: conductive layer, 220_11: conductive layer, 220_12: conductive layer, 220_2: conductive layer, 220a: conductive layer, 220a1: conductive layer 220a2: conductive layer, 220b: conductive layer, 220b1: conductive layer, 220b2: conductive layer, 225: insulating layer, 225_1: insulating layer, 225_2: insulating layer, 227: oxide layer, 227a: oxide layer, 227b: oxide layer, 230: oxide semiconductor layer, 230_1: oxide semiconductor layer, 230_2: oxide semiconductor layer, 230a: oxide semiconductor layer, 230b: oxide semiconductor layer, 240: conductive layer, 240_1: conductive layer, 240_2: conductive layer, 240a: conductive layer, 240a1: conductive layer, 240a2: conductive layer, 240b: conductive layer, 2 40b1: conductive layer, 240b2: conductive layer, 245: conductive layer, 246: conductive layer, 247: conductive layer, 250: insulating layer, 250a: insulating layer, 250b: insulating layer, 255: conductive layer, 260: conductive layer, 260_1: conductive layer, 260_2: conductive layer, 260b: conductive layer, 260b1: conductive layer, 260b2: conductive layer, 264B: colored layer, 264G: colored layer, 264R: colored layer, 265: conductive layer, 270: opening, 271: protective layer, 272: insulating layer, 280: insulating layer, 280_1: insulating layer, 280_2: insulating layer, 280_3: insulating layer, 28 0a: insulating layer, 280b: insulating layer, 281: insulating layer, 281_1: insulating layer, 281_2: insulating layer, 281_3: insulating layer, 283: insulating layer, 284: insulating layer, 285: insulating layer, 286: insulating layer, 287: conductive layer, 288: insulating layer, 288a: insulating layer, 288b: insulating layer, 289: conductive layer, 290: opening, 290a: opening, 290b: opening, 291: substrate, 292: circuit portion, 293: pixel circuit portion, 293a: pixel circuit, 294: pixel portion, 294a: pixel, 295: terminal portion, 296: wiring portion, 297: display portion, 298 : FPC, 299: substrate, 300: transistor, 311: substrate, 313: semiconductor region, 314a: low resistance region, 314b: low resistance region, 315: insulating layer, 316: conductive layer, 320: insulating layer, 322: insulating layer, 324: insulating layer, 326: insulating layer, 328: conductive layer, 330: conductive layer, 350: insulating layer, 352: insulating layer, 354: insulating layer, 356: conductive layer, 363: insulating layer, 400d: transistor, 410: substrate, 412: element isolation layer, 413: semiconductor region, 414a: low resistance region, 414b: low resistance region, 415: insulating layer, 416: conductive layer, 417: insulating layer, 420: insulating layer, 422: insulating layer, 424: insulating layer, 426: insulating layer, 428: conductive layer, 430: conductive layer, 450: insulating layer, 452: insulating layer, 454: insulating layer, 456: conductive layer, 513: insulating layer, 514: conductive layer, 541: substrate, 543: adhesive layer, 545: insulating layer, 574: insulating layer, 581: insulating layer, 592: insulating layer, 594: insulating layer, 596: conductive layer, 598: insulating layer, 599: insulating layer, 600A: display device, 600B: display device, 607: adhesive layer, 610: substrate, 611a: Conductive layer, 611b: conductive layer, 611c: conductive layer, 613a: layer, 613b: layer, 613c: layer, 614: common layer, 615: common electrode, 618a: sacrificial layer, 620: element layer, 625: insulating layer, 627: insulating layer, 628B: colored layer, 628G: colored layer, 628R: colored layer, 630: element layer, 631: protective layer, 635: element layer, 640: connection portion, 642: conductive layer, 643: conductive layer, 644: conductive layer, 645: conductive layer, 646: conductive layer, 648: insulating layer, 650: light-emitting element, 650B: light-emitting element, 650G: light-emitting element, 650R : Light-emitting element, 660: Element layer, 670: Wiring layer, 700A: Electronic device, 710: Semiconductor device, 721: Housing, 723: Mounting portion, 730: Electronic component, 731: Interposer, 732: Package substrate, 733: Electrode, 735: Semiconductor device, 750: Earphone, 751: Display panel, 753: Optical member, 756: Display area, 757: Frame, 758: Nose pad, 800A: Electronic device, 800B: Electronic device, 820: Display portion, 821: Housing, 822: Communication portion, 823: Mounting portion, 824: Control portion, 825: Imaging portion, 82 7: earphone unit, 832: lens, 840: display device, 840_L: display device, 840_R: display device, 841: motion detection unit, 842: gaze detection unit, 843: calculation unit, 844: communication unit, 845: housing, 848: lens, 850A: electronic device, 850B: electronic device, 851: operation button, 854: wearing device, 855: sensor, 856: dial, 900: semiconductor device, 910: drive circuit, 911: peripheral circuit, 912: control circuit, 915: peripheral circuit, 920: memory array, 923: row driver, 924: column driver 925: input circuit, 926: output circuit, 927: sense amplifier, 928: voltage generation circuit, 930: layer, 931: PSW, 932: PSW, 941: row decoder, 942: column decoder, 950: memory cell, 951: memory cell, 952: memory device, 953: memory cell, 954: memory cell, 955: memory cell, 956: memory cell, 957: memory cell, 960: arithmetic unit, 970A: semiconductor device, 970B: semiconductor device, 970C: semiconductor device, 989: cache interface, 990: substrate, 99 1: ALU, 992: ALU controller, 993: instruction decoder, 994: interrupt controller, 995: timing controller, 996: register, 997: register controller, 998: bus interface, 999: cache, 3102: transistor, 3104: transistor, 3110: electronic component, 3111: mold, 3112: memory device, 3113: land, 3114: electrode pad, 3115: wire, 3121: layer, 3122: layer, 3210: mounting board, 3212: plug Print substrate, 3301: transistor, 3302: transistor, 3311: semiconductor layer, 3312: semiconductor layer, 5600: mainframe computer, 5610: rack, 5620: computer, 5621: PC card, 5622: board, 5623: connection terminal, 5624: connection terminal, 5625: connection terminal, 5626: semiconductor device, 5627: semiconductor device, 5628: semiconductor device, 5629: connection terminal, 5630: motherboard, 5631: slot, 6500: electronic device, 6501: housing, 6502: display unit, 6503: power button, 6504: Button, 6505: Speaker, 6506: Microphone, 6507: Camera, 6508: Light source, 6509: Control device, 6510: Protective member, 6511: Display panel, 6512: Optical member, 6513: Touch sensor panel, 6515: FPC, 6516: IC, 6517: Printed circuit board, 6518: Battery, 6519: Connection terminal, 6520: Electronic device, 6800: Artificial satellite, 6801: Airframe, 6802: Solar panel, 6803: Antenna, 6804: Planet, 6805: Secondary battery, 6807: Control device, 7000 : display unit, 7001: host, 7001sb: server, 7002: storage control circuit, 7003: storage, 7003md: storage device, 7010: storage system, 7100: television device, 7101: housing, 7103: stand, 7111: remote control device, 7200: notebook computer, 7211: housing, 7212: keyboard, 7213: pointing device, 7214: external connection port, 7215: control device, 7300: digital signage, 7301: housing, 7303: speaker, 73 11: Information terminal, 7400: Digital signage, 7401: Pillar, 7411: Information terminal, 9000: Housing, 9000a: Housing, 9000b: Housing, 9001: Display unit, 9001a: Display panel, 9001b: Display panel, 9001c: Display panel, 9001d: Display panel, 9003: Speaker, 9005: Operation keys, 9006: Connection terminal, 9007: Sensor, 9008: Microphone, 9055: Hinge, 9056: Operation button, 9200: Mobile information terminal, 9201: Mobile information terminal, 9202: Mobile information terminal
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024035918 | 2024-03-08 | ||
| JP2024-035918 | 2024-03-08 |
| Publication Number | Publication Date |
|---|---|
| WO2025186689A1true WO2025186689A1 (en) | 2025-09-12 |
| WO2025186689A8 WO2025186689A8 (en) | 2025-10-02 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/IB2025/052258PendingWO2025186689A1 (en) | 2024-03-08 | 2025-03-03 | Semiconductor device and method for producing semiconductor device |
| Country | Link |
|---|---|
| WO (1) | WO2025186689A1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134472A (en)* | 2010-11-30 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method for the same |
| JP2016076599A (en)* | 2014-10-06 | 2016-05-12 | 株式会社Ｊｏｌｅｄ | Thin film transistor and method for manufacturing the same |
| JP2024019128A (en)* | 2022-07-29 | 2024-02-08 | 株式会社半導体エネルギー研究所 | display device |
| JP2024025721A (en)* | 2022-08-10 | 2024-02-26 | 株式会社半導体エネルギー研究所 | display device |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134472A (en)* | 2010-11-30 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | Semiconductor device and manufacturing method for the same |
| JP2016076599A (en)* | 2014-10-06 | 2016-05-12 | 株式会社Ｊｏｌｅｄ | Thin film transistor and method for manufacturing the same |
| JP2024019128A (en)* | 2022-07-29 | 2024-02-08 | 株式会社半導体エネルギー研究所 | display device |
| JP2024025721A (en)* | 2022-08-10 | 2024-02-26 | 株式会社半導体エネルギー研究所 | display device |
| Publication number | Publication date |
|---|---|
| WO2025186689A8 (en) | 2025-10-02 |
| Publication | Publication Date | Title |
|---|---|---|
| JP2024163896A (en) | Semiconductor Device | |
| JP2024169350A (en) | Semiconductor device, memory device, and method for manufacturing the semiconductor device | |
| WO2024241187A1 (en) | Semiconductor device | |
| WO2024201259A1 (en) | Semiconductor device, and semiconductor device manufacturing method | |
| WO2025186689A1 (en) | Semiconductor device and method for producing semiconductor device | |
| WO2025177132A1 (en) | Semiconductor device and method for producing semiconductor device | |
| WO2025114840A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| WO2025022294A1 (en) | Oxide semiconductor layer, method for manufacturing oxide semiconductor layer, semiconductor device, and method for manufacturing semiconductor device | |
| WO2025141446A1 (en) | Semiconductor device and method for producing semiconductor device | |
| US20250015193A1 (en) | Oxide semiconductor layer, method for forming the oxide semiconductor layer, semiconductor device, and method for manufacturing the semiconductor device | |
| WO2025017415A1 (en) | Manufacturing apparatus and method for manufacturing oxide semiconductor layer | |
| JP2025146796A (en) | Oxide semiconductor film and semiconductor device | |
| WO2025017441A1 (en) | Manufacturing device and method for producing semiconductor device | |
| WO2025177133A1 (en) | Semiconductor device and semiconductor device manufacturing method | |
| WO2025172810A1 (en) | Semiconductor device and storage device | |
| WO2024236396A1 (en) | Semiconductor device, storage device, and method for manufacturing semiconductor device | |
| WO2025062253A1 (en) | Semiconductor device | |
| JP2025126150A (en) | Semiconductor Devices | |
| WO2025215499A1 (en) | Semiconductor device | |
| WO2024201264A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP2025010064A (en) | Semiconductor Device | |
| JP2025133066A (en) | Semiconductor Devices | |
| WO2024241136A1 (en) | Semiconductor device | |
| WO2025186688A1 (en) | Semiconductor device | |
| WO2025215498A1 (en) | Semiconductor device and method for producing semiconductor device |