本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device. Furthermore, one embodiment of the present invention relates to a method for manufacturing a semiconductor device.
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。Note that one embodiment of the present invention is not limited to the above technical field. Examples of technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, memory devices, electronic devices, lighting devices, input devices (e.g., touch sensors), input/output devices (e.g., touch panels), driving methods thereof, and manufacturing methods thereof.
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。In this specification, a semiconductor device is a device that utilizes semiconductor characteristics, and refers to a circuit including a semiconductor element (transistor, diode, photodiode, etc.), a device having such a circuit, etc. It also refers to any device that can function by utilizing semiconductor characteristics. For example, integrated circuits, chips equipped with integrated circuits, and electronic components that house chips in packages are examples of semiconductor devices. Furthermore, memory devices, display devices, light-emitting devices, lighting devices, and electronic devices may themselves be semiconductor devices and each may have a semiconductor device.
近年、半導体装置の開発が進められ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ（記憶装置）等が主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された集積回路（トランジスタ及びメモリを含む）を有し、接続端子である電極が形成された半導体素子の集合体である。In recent years, the development of semiconductor devices has progressed, with LSIs (Large Scale Integration), CPUs (Central Processing Units), and memory (storage devices) being the main components used in semiconductor devices. A CPU is a collection of semiconductor elements processed from semiconductor wafers to form integrated circuits (including transistors and memory) into chips, with electrodes serving as connection terminals.
ＬＳＩ、ＣＰＵ、又はメモリ等の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。Integrated circuits (ICs) such as LSIs, CPUs, or memories are mounted on circuit boards, such as printed wiring boards, and are used as components in a variety of electronic devices.
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として金属酸化物が注目されている。In addition, technology that constructs transistors using semiconductor thin films formed on substrates with insulating surfaces is attracting attention. Such transistors are widely used in electronic devices such as integrated circuits (ICs) and display devices. While silicon-based semiconductor materials are widely known as semiconductor materials that can be used in transistors, metal oxides are also attracting attention as other materials.
また、金属酸化物を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。In addition, transistors using metal oxides are known to have extremely low leakage current in the off state. For example, Patent Document 1 discloses a low-power CPU that utilizes the low leakage current characteristic of transistors using metal oxides. Furthermore, for example, Patent Document 2 discloses a memory device that can retain stored content for a long period of time by utilizing the low leakage current characteristic of transistors using metal oxides.
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、金属酸化物膜を用いる第１のトランジスタと、金属酸化物膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、金属酸化物膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。Furthermore, in recent years, with the trend toward smaller and lighter electronic devices, there has been an increasing demand for even higher density integrated circuits. There is also a demand for improved productivity of semiconductor devices, including integrated circuits. For example, Patent Document 3 and Non-Patent Document 1 disclose technology for increasing the density of integrated circuits by stacking a first transistor using a metal oxide film and a second transistor using a metal oxide film, thereby providing multiple memory cells in a stacked manner. Furthermore, Patent Document 4 discloses technology for increasing the density of integrated circuits by vertically arranging the channels of transistors using metal oxide films.
本発明の一態様は、微細化又高集積化が可能な、トランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、低価格な半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、信頼性の高いトランジスタ、半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、消費電力の低い半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、動作速度が速い半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、寄生容量が小さいトランジスタを有する半導体装置、又は記憶装置を提供することを課題の一つとする。本発明の一態様は、上記トランジスタ、半導体装置、又は記憶装置の作製方法を提供することを課題の一つとする。An object of one embodiment of the present invention is to provide a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. An object of one embodiment of the present invention is to provide a low-cost semiconductor device or memory device. An object of one embodiment of the present invention is to provide a highly reliable transistor, semiconductor device, or memory device. An object of one embodiment of the present invention is to provide a semiconductor device or memory device with low power consumption. An object of one embodiment of the present invention is to provide a semiconductor device or memory device with high operating speed. An object of one embodiment of the present invention is to provide a semiconductor device or memory device including a transistor with favorable electrical characteristics. An object of one embodiment of the present invention is to provide a semiconductor device or memory device including a transistor with high on-state current. An object of one embodiment of the present invention is to provide a semiconductor device or memory device including a transistor with low parasitic capacitance. An object of one embodiment of the present invention is to provide a manufacturing method for the transistor, semiconductor device, or memory device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。Note that the description of these problems does not preclude the existence of other problems. One aspect of the present invention does not necessarily have to solve all of these problems. Problems other than these may be extracted from the description in the specification, drawings, and claims.
本発明の一態様は、容量と、トランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、容量は、第１の導電層と、第２の導電層と、第３の絶縁層と、を有し、トランジスタは、金属酸化物層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第４の絶縁層と、を有し、第３の絶縁層は、第１の導電層上に位置し、第２の導電層は、第３の絶縁層上に位置し、第１の絶縁層は、第２の導電層上に位置し、第３の導電層及び第４の導電層は、第１の絶縁層上に互いに離隔して設けられ、第１の絶縁層は、第３の導電層と第４の導電層の間に、第２の導電層に達する溝部を有し、金属酸化物層は、第３の導電層の上面に接する領域と、第４の導電層の上面に接する領域と、溝部内で第２の導電層に接する領域と、を有し、第２の絶縁層は、金属酸化物層上に位置し、第２の絶縁層は、溝部と重なる領域を有する第１の開口部を有し、第４の絶縁層は、溝部内に位置する領域を有するように、金属酸化物層上に設けられ、第５の導電層は、溝部内に位置する領域、及び第１の開口部内に位置する領域を有し、第５の導電層は、溝部内で第４の絶縁層を間に挟んで金属酸化物層と対向する領域を有し、金属酸化物層における、第２の絶縁層と重なる領域の電気抵抗率は、溝部内に位置する領域の電気抵抗率より高い半導体装置である。One aspect of the present invention is a semiconductor device comprising a capacitor, a transistor, a first insulating layer, and a second insulating layer, wherein the capacitor comprises a first conductive layer, a second conductive layer, and a third insulating layer, and the transistor comprises a metal oxide layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a fifth conductive layer, and a fourth insulating layer, wherein the third insulating layer is located on the first conductive layer, the second conductive layer is located on the third insulating layer, and the first insulating layer is located on the second conductive layer, and the third conductive layer and the fourth conductive layer are spaced apart from each other on the first insulating layer, and the first insulating layer has a groove between the third conductive layer and the fourth conductive layer that reaches the second conductive layer, and the metal oxide layer comprises a third insulating layer. A semiconductor device having a region in contact with the upper surface of the conductive layer, a region in contact with the upper surface of the fourth conductive layer, and a region in contact with the second conductive layer within the trench; a second insulating layer located on the metal oxide layer, the second insulating layer having a first opening with a region overlapping the trench; a fourth insulating layer provided on the metal oxide layer so as to have a region located within the trench; a fifth conductive layer having a region located within the trench and a region located within the first opening; the fifth conductive layer having a region facing the metal oxide layer within the trench with the fourth insulating layer sandwiched therebetween; and the electrical resistivity of the region of the metal oxide layer overlapping with the second insulating layer is higher than the electrical resistivity of the region located within the trench.
又は、上記態様において、金属酸化物層における、第２の絶縁層と重なる領域のアルミニウム及びハフニウムの一方の濃度は、溝部内に位置する領域のアルミニウム及びハフニウムの一方の濃度より高くてもよい。Alternatively, in the above aspect, the concentration of one of aluminum and hafnium in the region of the metal oxide layer that overlaps with the second insulating layer may be higher than the concentration of one of aluminum and hafnium in the region located within the trench.
又は、本発明の一態様は、容量と、トランジスタと、第１の絶縁層と、第２の絶縁層と、を有し、容量は、第１の導電層と、第２の導電層と、第３の絶縁層と、を有し、トランジスタは、金属酸化物層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第４の絶縁層と、を有し、第３の絶縁層は、第１の導電層上に位置し、第２の導電層は、第３の絶縁層上に位置し、第１の絶縁層は、第２の導電層上に位置し、第３の導電層及び第４の導電層は、第１の絶縁層上に互いに離隔して設けられ、第１の絶縁層は、第３の導電層と第４の導電層の間に、第２の導電層に達する溝部を有し、金属酸化物層は、第３の導電層の上面に接する領域と、第４の導電層の上面に接する領域と、溝部内で第２の導電層に接する領域と、を有し、第２の絶縁層は、金属酸化物層上に位置し、第２の絶縁層は、溝部と重なる領域を有する第１の開口部を有し、第４の絶縁層は、溝部内に位置する領域を有するように、金属酸化物層上に設けられ、第５の導電層は、溝部内に位置する領域、及び第１の開口部内に位置する領域を有し、第５の導電層は、溝部内で第４の絶縁層を間に挟んで金属酸化物層と対向する領域を有し、金属酸化物層における、第２の絶縁層と重なる領域のアルミニウム及びハフニウムの一方の濃度は、溝部内に位置する領域のアルミニウム及びハフニウムの一方の濃度より高い半導体装置である。Alternatively, one aspect of the present invention is a semiconductor device comprising a capacitor, a transistor, a first insulating layer, and a second insulating layer, wherein the capacitor comprises a first conductive layer, a second conductive layer, and a third insulating layer, and the transistor comprises a metal oxide layer, a second conductive layer, a third conductive layer, a fourth conductive layer, a fifth conductive layer, and a fourth insulating layer, wherein the third insulating layer is located on the first conductive layer, the second conductive layer is located on the third insulating layer, and the first insulating layer is located on the second conductive layer, and the third conductive layer and the fourth conductive layer are spaced apart from each other on the first insulating layer, and the first insulating layer has a groove portion between the third conductive layer and the fourth conductive layer that reaches the second conductive layer, and the metal oxide layer has a region that contacts the top surface of the third conductive layer. a region in contact with the top surface of the fourth conductive layer and a region in contact with the second conductive layer within the trench; the second insulating layer is located on the metal oxide layer, and the second insulating layer has a first opening with a region overlapping the trench; the fourth insulating layer is provided on the metal oxide layer so as to have a region located within the trench; the fifth conductive layer has a region located within the trench and a region located within the first opening, and the fifth conductive layer has a region facing the metal oxide layer within the trench with the fourth insulating layer sandwiched therebetween; and the concentration of one of aluminum and hafnium in the metal oxide layer in the region overlapping with the second insulating layer is higher than the concentration of one of aluminum and hafnium in the region located within the trench.
又は、上記態様において、第２の絶縁層は、酸化アルミニウム、酸化ハフニウム、又はハフニウムアルミネートを含んでもよい。Alternatively, in the above aspect, the second insulating layer may include aluminum oxide, hafnium oxide, or hafnium aluminate.
又は、上記態様において、第５の絶縁層を有し、第５の絶縁層は、第２の開口部を有し、第１の導電層、第３の絶縁層、及び第２の導電層は、第２の開口部内に位置する領域を有してもよい。Alternatively, in the above aspect, a fifth insulating layer may be provided, the fifth insulating layer having a second opening, and the first conductive layer, the third insulating layer, and the second conductive layer may have regions located within the second opening.
又は、上記態様において、第６の導電層を有し、第６の導電層は、第２の絶縁層上に配置され、第５の導電層と接する領域を有してもよい。Alternatively, the above aspect may have a sixth conductive layer, which is disposed on the second insulating layer and has a region in contact with the fifth conductive layer.
又は、上記態様において、溝部は、平面視において第１の方向に延在し、第６の導電層は、平面視において第２の方向に延在し、第２の方向は、第１の方向と垂直又は概略垂直であってもよい。Alternatively, in the above aspect, the groove portion may extend in a first direction in a planar view, and the sixth conductive layer may extend in a second direction in a planar view, the second direction being perpendicular or approximately perpendicular to the first direction.
本発明の一態様は、微細化又高集積化が可能な、トランジスタ、半導体装置、又は記憶装置を提供できる。本発明の一態様は、低価格な半導体装置、又は記憶装置を提供できる。本発明の一態様は、信頼性の高いトランジスタ、半導体装置、又は記憶装置を提供できる。本発明の一態様は、消費電力の低い半導体装置、又は記憶装置を提供できる。本発明の一態様は、動作速度が速い半導体装置、又は記憶装置を提供できる。本発明の一態様は、電気特性が良好なトランジスタを有する半導体装置、又は記憶装置を提供できる。本発明の一態様は、オン電流が大きいトランジスタを有する半導体装置、又は記憶装置を提供できる。本発明の一態様は、寄生容量が小さいトランジスタを有する半導体装置、又は記憶装置を提供できる。本発明の一態様は、上記トランジスタ、半導体装置、又は記憶装置の作製方法を提供できる。One embodiment of the present invention can provide a transistor, semiconductor device, or memory device that can be miniaturized or highly integrated. One embodiment of the present invention can provide a low-cost semiconductor device or memory device. One embodiment of the present invention can provide a highly reliable transistor, semiconductor device, or memory device. One embodiment of the present invention can provide a semiconductor device or memory device with low power consumption. One embodiment of the present invention can provide a semiconductor device or memory device with high operating speed. One embodiment of the present invention can provide a semiconductor device or memory device including a transistor with favorable electrical characteristics. One embodiment of the present invention can provide a semiconductor device or memory device including a transistor with large on-state current. One embodiment of the present invention can provide a semiconductor device or memory device including a transistor with low parasitic capacitance. One embodiment of the present invention can provide a manufacturing method of the transistor, semiconductor device, or memory device.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。Note that the description of these effects does not preclude the existence of other effects. One embodiment of the present invention does not necessarily have to have all of these effects. Effects other than these may be extracted from the description in the specification, drawings, and claims.
図１Ａは、半導体装置の一例を示す平面図である。図１Ｂは、メモリセルの一例を示す回路図である。
図２Ａ、及び図２Ｂは、半導体装置の一例を示す平面図である。
図３Ａ乃至図３Ｃは、半導体装置の一例を示す断面図である。
図４Ａ乃至図４Ｃは、半導体装置の一例を示す斜視図である。
図５Ａ、及び図５Ｂは、半導体装置の一例を示す断面図である。
図６Ａ、及び図６Ｂは、半導体装置の一例を示す断面図である。
図７Ａ、及び図７Ｂは、半導体装置の一例を示す断面図である。
図８Ａ乃至図８Ｃは、半導体装置の一例を示す断面図である。
図９Ａは、半導体装置の作製方法の一例を示す平面図である。図９Ｂ、及び図９Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１０Ａは、半導体装置の作製方法の一例を示す平面図である。図１０Ｂ、及び図１０Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１１Ａは、半導体装置の作製方法の一例を示す平面図である。図１１Ｂ、及び図１１Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１２Ａは、半導体装置の作製方法の一例を示す平面図である。図１２Ｂ、及び図１２Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１３Ａは、半導体装置の作製方法の一例を示す平面図である。図１３Ｂ、及び図１３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１４Ａは、半導体装置の作製方法の一例を示す平面図である。図１４Ｂ、及び図１４Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１５Ａは、半導体装置の作製方法の一例を示す平面図である。図１５Ｂ、及び図１５Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１６Ａは、半導体装置の作製方法の一例を示す平面図である。図１６Ｂ、及び図１６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１７Ａは、半導体装置の作製方法の一例を示す平面図である。図１７Ｂ、及び図１７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１８Ａは、半導体装置の作製方法の一例を示す平面図である。図１８Ｂ、及び図１８Ｃは、半導体装置の作製方法の一例を示す断面図である。
図１９Ａは、半導体装置の作製方法の一例を示す平面図である。図１９Ｂ、及び図１９Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２０Ａは、半導体装置の作製方法の一例を示す平面図である。図２０Ｂ、及び図２０Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２１Ａは、半導体装置の作製方法の一例を示す平面図である。図２１Ｂ、及び図２１Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２２Ａは、半導体装置の作製方法の一例を示す平面図である。図２２Ｂ、及び図２２Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２３Ａは、半導体装置の作製方法の一例を示す平面図である。図２３Ｂ、及び図２３Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２４Ａは、半導体装置の作製方法の一例を示す平面図である。図２４Ｂ、及び図２４Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２５Ａは、半導体装置の作製方法の一例を示す平面図である。図２５Ｂ、及び図２５Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２６Ａは、半導体装置の作製方法の一例を示す平面図である。図２６Ｂ、及び図２６Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２７Ａは、半導体装置の作製方法の一例を示す平面図である。図２７Ｂ、及び図２７Ｃは、半導体装置の作製方法の一例を示す断面図である。
図２８は、半導体装置の一例を示す断面図である。
図２９は、半導体装置の一例を示す断面図である。
図３０は、半導体装置の構成例を説明するブロック図である。
図３１Ａ乃至図３１Ｈは、メモリセルの回路構成例を説明する図である。
図３２Ａ及び図３２Ｂは、半導体装置の構成例を説明する斜視図である。
図３３は、ＣＰＵを説明するブロック図である。
図３４Ａ及び図３４Ｂは、半導体装置の斜視図である。
図３５Ａ及び図３５Ｂは、半導体装置の斜視図である。
図３６は、記憶装置の階層を説明する概念図である。
図３７Ａ及び図３７Ｂは、電子部品の構成例である。
図３８Ａ乃至図３８Ｃは、大型計算機の構成例である。
図３９Ａは、宇宙用機器の構成例である。図３９Ｂは、ストレージシステムの構成例である。1A is a plan view showing an example of a semiconductor device, and FIG. 1B is a circuit diagram showing an example of a memory cell.
2A and 2B are plan views showing an example of a semiconductor device.
3A to 3C are cross-sectional views showing an example of a semiconductor device.
4A to 4C are perspective views showing an example of a semiconductor device.
5A and 5B are cross-sectional views showing an example of a semiconductor device.
6A and 6B are cross-sectional views showing an example of a semiconductor device.
7A and 7B are cross-sectional views showing an example of a semiconductor device.
8A to 8C are cross-sectional views showing an example of a semiconductor device.
9A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 9B and 9C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
10A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 10B and 10C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
11A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 11B and 11C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
12A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 12B and 12C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
13A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 13B and 13C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
14A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 14B and 14C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
15A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 15B and 15C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
16A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 16B and 16C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
17A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 17B and 17C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
18A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 18B and 18C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
19A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 19B and 19C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
20A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 20B and 20C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
21A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 21B and 21C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
22A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 22B and 22C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
23A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 23B and 23C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
24A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 24B and 24C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
25A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 25B and 25C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
26A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 26B and 26C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
27A is a plan view illustrating an example of a method for manufacturing a semiconductor device, and FIGS. 27B and 27C are cross-sectional views illustrating an example of a method for manufacturing a semiconductor device.
FIG. 28 is a cross-sectional view showing an example of a semiconductor device.
FIG. 29 is a cross-sectional view showing an example of a semiconductor device.
FIG. 30 is a block diagram illustrating an example of the configuration of a semiconductor device.
31A to 31H are diagrams for explaining examples of the circuit configuration of a memory cell.
32A and 32B are perspective views illustrating a configuration example of a semiconductor device.
FIG. 33 is a block diagram illustrating the CPU.
34A and 34B are perspective views of the semiconductor device.
35A and 35B are perspective views of a semiconductor device.
FIG. 36 is a conceptual diagram illustrating the hierarchy of a storage device.
37A and 37B show examples of the configuration of electronic components.
38A to 38C show examples of the configuration of a mainframe computer.
Fig. 39A shows an example of the configuration of space equipment, and Fig. 39B shows an example of the configuration of a storage system.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。Embodiments will be described in detail using the drawings. However, the present invention is not limited to the following description, and those skilled in the art will readily understand that various changes in form and details can be made without departing from the spirit and scope of the present invention. Therefore, the present invention should not be interpreted as being limited to the description of the embodiments shown below.
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。In the configuration of the invention described below, the same parts or parts with similar functions will be denoted by the same reference numerals in different drawings, and repeated explanations will be omitted. Furthermore, when referring to similar functions, the same hatching pattern may be used and no particular reference numeral may be assigned.
また、図面において示す各構成の、位置、大きさ、及び、範囲等は、理解の簡単のため、実際の位置、大きさ、及び、範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び、範囲等に限定されない。Furthermore, for ease of understanding, the position, size, range, etc. of each component shown in the drawings may not represent the actual position, size, range, etc. Therefore, the disclosed invention is not necessarily limited to the position, size, range, etc. disclosed in the drawings.
なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は構成要素の順序（例えば、工程順もしくは積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。Note that in this specification, the ordinal numbers "first" and "second" are used for convenience and do not limit the number of components or the order of the components (e.g., the order of processes or stacking). Furthermore, the ordinal numbers used for components in one part of this specification may not match the ordinal numbers used for those components in other parts of this specification or in the claims.
また、トランジスタは半導体素子の一種であり、電流又は電圧を増幅する機能、及び、導通又は非導通を制御するスイッチング動作等を実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及び薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。A transistor is a type of semiconductor element that can perform functions such as amplifying current or voltage, and switching operations that control conduction or non-conduction. In this specification, the term "transistor" includes IGFETs (Insulated Gate Field Effect Transistors) and thin film transistors (TFTs).
本明細書等において、半導体層に金属酸化物を用いたトランジスタ、及び、チャネルが形成される領域（チャネル形成領域ともいう）に金属酸化物を有するトランジスタをＯＳトランジスタと記すことがある。また、チャネル形成領域にシリコンを有するトランジスタをＳｉトランジスタと記すことがある。In this specification, a transistor using metal oxide in a semiconductor layer and a transistor having metal oxide in a region where a channel is formed (also referred to as a channel formation region) may be referred to as an OS transistor. Furthermore, a transistor having silicon in a channel formation region may be referred to as a Si transistor.
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。In this specification, a transistor is an element having at least three terminals, including a gate, a drain, and a source. It has a channel-forming region between the drain (drain terminal, drain region, or drain electrode) and the source (source terminal, source region, or source electrode), and current can flow between the source and drain through the channel-forming region. In this specification, a channel-forming region refers to a region through which current primarily flows.
また、「ソース」と「ドレイン」の機能は、異なる極性のトランジスタを採用する場合、又は回路動作において電流の方向が変化する場合等には入れ替わることがある。このため、本明細書においては、「ソース」と「ドレイン」の用語は、入れ替えて用いることができるものとする。Furthermore, the functions of "source" and "drain" may be interchangeable when transistors of different polarities are used, or when the direction of current changes during circuit operation. For this reason, in this specification, the terms "source" and "drain" may be used interchangeably.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、又は結晶性が低下すること等が起こる場合がある。半導体が金属酸化物である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、及び金属酸化物の主成分以外の遷移金属等がある。具体的には、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、及び窒素等がある。なお、水も不純物として機能する場合がある。また、例えば不純物の混入によって、金属酸化物に酸素欠損（ＶＯとも記す）が形成される場合がある。Note that impurities in a semiconductor refer to, for example, elements other than the main component constituting the semiconductor. For example, an element with a concentration of less than 0.1 atomic % can be considered an impurity. The presence of impurities can, for example, increase the defect level density of the semiconductor or reduce the crystallinity. When the semiconductor is a metal oxide, impurities that change the characteristics of the semiconductor include, for example, Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and transition metals other than the main component of the metal oxide. Specific examples include hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen. Note that water can also function as an impurity. Furthermore, for example, the inclusion of impurities can cause oxygen vacancies (also referred to asVO ) in the metal oxide.
なお、本明細書等において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指す。窒化酸化物とは、その組成として酸素よりも窒素の含有量が多い材料を指す。In this specification, an oxynitride refers to a material whose composition contains more oxygen than nitrogen. An oxynitride refers to a material whose composition contains more nitrogen than oxygen.
膜に含まれる水素、酸素、炭素、又は窒素等の元素の含有量の分析には、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ ＳｐｅｃｔｒｏｓｃｏｐｙもしくはＥＳＣＡ：Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）を用いることができる。目的の元素の含有率が高い（例えば、０．５ａｔｏｍｉｃ％以上、又は１ａｔｏｍｉｃ％以上）場合は、ＸＰＳが適している。一方、目的の元素の含有率が低い（例えば０．５ａｔｏｍｉｃ％未満、又は１ａｔｏｍｉｃ％未満）場合には、ＳＩＭＳが適している。元素の含有量を比較する際には、ＳＩＭＳとＸＰＳの両方の分析手法を用いた複合解析を行うことがより好ましい。To analyze the content of elements such as hydrogen, oxygen, carbon, or nitrogen contained in a film, secondary ion mass spectrometry (SIMS) or X-ray photoelectron spectroscopy (XPS) or electron spectroscopy for chemical analysis (ESCA) can be used. XPS is suitable when the content of the target element is high (e.g., 0.5 atomic% or more, or 1 atomic% or more). On the other hand, SIMS is suitable when the content of the target element is low (e.g., less than 0.5 atomic% or less than 1 atomic%). When comparing element contents, it is more preferable to perform a combined analysis using both SIMS and XPS analytical methods.
なお、本明細書等において含有率とは、膜中に含まれる成分の割合を示す。例えば金属酸化物層が金属元素Ｘ、金属元素Ｙ、金属元素Ｚを含み、当該金属酸化物層に含まれる金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数をＡＸ、ＡＹ、ＡＺとしたとき、金属元素Ｘの含有率は、ＡＸ／（ＡＸ＋ＡＹ＋ＡＺ）で示すことができる。また、金属酸化物層中の金属元素Ｘ、金属元素Ｙ、金属元素Ｚのそれぞれの原子数の比（原子数比）が、ＢＸ：ＢＹ：ＢＺで示されるとき、金属元素Ｘの含有率は、ＢＸ／（ＢＸ＋ＢＹ＋ＢＺ）で示すことができる。In this specification, the term "content" refers to the proportion of a component contained in a film. For example, when a metal oxide layer contains metal element X, metal element Y, and metal element Z, and the atomic numbers of metal element X, metal element Y, and metal element Z contained in the metal oxide layer areAx ,Ay , andAz , respectively, the content of metal element X can be expressed asAx /(Ax +Ay +Az ). Furthermore, when the ratio of the atomic numbers of metal element X, metal element Y, and metal element Z in the metal oxide layer (atomic ratio) is expressed asBx :By:Bz , the content of metal element X can be expressed asBx /(Bx +By +Bz ).
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能である。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能である。Note that the terms "film" and "layer" can be interchangeable in some cases or depending on the situation. For example, the term "conductive layer" can be changed to the term "conductive film." Or, for example, the term "insulating film" can be changed to the term "insulating layer."
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−２０度以上２０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が７０度以上１１０度以下の角度で配置されている状態をいう。Furthermore, in this specification, "parallel" refers to a state in which two lines are arranged at an angle of between -10 degrees and 10 degrees, inclusive. Therefore, it also includes cases where the angle is between -5 degrees and 5 degrees, inclusive. Furthermore, "approximately parallel" refers to a state in which two lines are arranged at an angle of between -20 degrees and 20 degrees, inclusive. Furthermore, "perpendicular" refers to a state in which two lines are arranged at an angle of between 80 degrees and 100 degrees, inclusive. Therefore, it also includes cases where the angle is between 85 degrees and 95 degrees, inclusive. Furthermore, "approximately perpendicular" refers to a state in which two lines are arranged at an angle of between 70 degrees and 110 degrees, inclusive.
本明細書における「接続」は、一例としては、「電気的接続」を含む。なお、回路素子の接続関係を物として規定するために「電気的接続」と表現する場合がある。また、「電気的接続」は、「直接接続」と「間接接続」とを含む。「ＡとＢとが直接的に接続されている」とは、ＡとＢとが回路素子（例えば、トランジスタ、スイッチ等。なお、配線は回路素子ではない。）を介さずに接続されていることを言う。一方、「ＡとＢとが間接的に接続されている」とは、ＡとＢとが一つ以上の回路素子を介して接続されていることを言う。In this specification, "connection" includes, as an example, "electrical connection." Note that the term "electrical connection" is sometimes used to define the connection relationship between circuit elements as a physical entity. Furthermore, "electrical connection" includes "direct connection" and "indirect connection." "A and B are directly connected" means that A and B are connected without the intervention of a circuit element (e.g., a transistor, a switch, etc.; note that wiring is not a circuit element). On the other hand, "A and B are indirectly connected" means that A and B are connected via one or more circuit elements.
例えば、ＡとＢとを含む回路が動作していると仮定した場合において、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがある場合は、物として「ＡとＢとが間接的に接続されている」、と規定することが出来る。なお、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生しないタイミングがあっても、回路の動作期間中にＡとＢとの間に電気信号の授受又は電位の相互作用が発生するタイミングがあれば、「ＡとＢとが間接的に接続されている」と規定することが出来る。For example, assuming that a circuit including A and B is operating, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can be defined that "A and B are indirectly connected" as objects. Furthermore, even if there is a time during the operation of the circuit when no electrical signal is exchanged or an electrical potential interaction occurs between A and B, if there is a time during the operation of the circuit when an electrical signal is exchanged or an electrical potential interaction occurs between A and B, then it can still be defined that "A and B are indirectly connected."
「ＡとＢとが間接的に接続されている」場合の例としては、ＡとＢとが一つ以上のトランジスタのソース及びドレインを介して接続されている場合がある。一方で、「ＡとＢとが間接的に接続されている」とは言えない場合の例としては、ＡからＢまでの経路に絶縁物が介在する場合がある。具体的には、ＡとＢの間に容量が接続されている場合、ＡとＢの間にトランジスタのゲート絶縁膜等が介在している場合等がある。よって、「トランジスタのゲート（Ａ）と、トランジスタのソース又はドレイン（Ｂ）とは、間接的に接続されている」とは言えない。An example of a case where "A and B are indirectly connected" is when A and B are connected via the source and drain of one or more transistors. On the other hand, an example of a case where it cannot be said that "A and B are indirectly connected" is when an insulator is present in the path from A to B. Specifically, this would include a case where a capacitor is connected between A and B, or a case where a transistor gate insulating film or the like is present between A and B. Therefore, it cannot be said that "the transistor gate (A) and the transistor source or drain (B) are indirectly connected."
「ＡとＢとが間接的に接続されている」と言えない場合の別の例としては、ＡからＢまでの経路に、複数のトランジスタがソース及びドレインを介して接続されており、且つ、トランジスタと他のトランジスタの間のノードに、電源、ＧＮＤ等から一定の電位Ｖが供給されている場合がある。Another example of a case where it cannot be said that "A and B are indirectly connected" is when multiple transistors are connected via their sources and drains to the path from A to B, and a constant potential V is supplied to a node between one transistor and another from a power supply, GND, etc.
本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのソース−ドレイン間のリーク電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。Unless otherwise specified, in this specification and the like, the off-state current refers to a leakage current between the source and drain when a transistor is in an off state (also referred to as a non-conducting state or a cut-off state). Unless otherwise specified, the off-state refers to a state in which the voltageVgs between the gate and source of an n-channel transistor is lower than the threshold voltageVth (higher thanVth for a p-channel transistor).
本明細書等において、ノーマリーオン特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる状態のことをいう。また、ノーマリーオフ特性とは、ゲートに電位を印加しない、又はゲートに接地電位を与えたときに、トランジスタに電流が流れない状態のことをいう。In this specification, the term "normally-on" refers to a state in which a channel exists and current flows through a transistor even when no voltage is applied to the gate. The term "normally-off" refers to a state in which no current flows through a transistor when no potential is applied to the gate or when a ground potential is applied to the gate.
なお、本明細書等において、テーパ形状とは、構造の側面の少なくとも一部が、基板面又は被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面又は被形成面とがなす角（テーパ角ともいう）が０度より大きく９０度未満である領域を有すると好ましい。なお、構造の側面、基板面、及び被形成面は、必ずしも完全に平坦である必要はなく、微小な曲率を有する略平面状、又は微細な凹凸を有する略平面状であってもよい。In this specification and elsewhere, a tapered shape refers to a shape in which at least a portion of the side of a structure is inclined relative to the substrate surface or the surface on which the structure is to be formed. For example, it is preferable for the structure to have a region in which the angle (also called the taper angle) between the inclined side and the substrate surface or the surface on which the structure is to be formed is greater than 0 degrees and less than 90 degrees. The side of the structure, the substrate surface, and the surface on which the structure is to be formed do not necessarily have to be completely flat; they may be approximately planar with a slight curvature, or approximately planar with slight irregularities.
本明細書等において、ＡはＢ上に位置する、と記載されている場合、Ａの少なくとも一部がＢ上に位置する。そのため、例えば、ＡはＢ上に位置する領域を有する、と言い換えることができる。同様に、ＡはＢと接する、又は、ＡはＢと重なる、と記載されている場合、Ａの少なくとも一部が、Ｂと接する、又はＢと重なる。そのため、それぞれ、ＡはＢと接する領域を有する、又は、ＡはＢと重なる領域を有する、と言い換えることができる。同様に、本明細書等において、ＡはＢを覆う、と記載されている場合、Ａの少なくとも一部がＢを覆う。そのため、例えば、ＡはＢを覆う領域を有する、と言い換えることができる。In this specification, when it is stated that A is located on B, at least a portion of A is located on B. Therefore, for example, it can be rephrased as A has an area located on B. Similarly, when it is stated that A is in contact with B or A overlaps with B, at least a portion of A is in contact with B or overlaps with B. Therefore, it can be rephrased as A has an area in contact with B or A has an area overlapping with B, respectively. Similarly, when it is stated that A covers B, at least a portion of A covers B. Therefore, for example, it can be rephrased as A has an area covering B.
本明細書等において、段切れとは、層、膜、又は電極が、被形成面の形状（例えば段差等）に起因して分断される現象を示す。In this specification, "step discontinuity" refers to a phenomenon in which a layer, film, or electrode is separated due to the shape of the surface on which it is formed (e.g., a step, etc.).
本明細書等において、島状とは、同一工程で形成された同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。In this specification, the term "island-like" refers to a state in which two or more layers made of the same material and formed in the same process are physically separated.
なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向、すなわち垂直な方向である。Note that in the drawings and the like relating to this specification, arrows indicating the X direction, Y direction, and Z direction may be used. Note that in this specification, the "X direction" refers to the direction along the X axis, and there is no distinction between the forward direction and the reverse direction unless explicitly stated. The same applies to the "Y direction" and "Z direction." Furthermore, the X direction, Y direction, and Z direction are directions that intersect with each other. For example, the X direction, Y direction, and Z direction are directions that are perpendicular to each other, i.e., vertical directions.
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置とその作製方法について図面を用いて説明する。(Embodiment 1)
In this embodiment, a semiconductor device of one embodiment of the present invention and a manufacturing method thereof will be described with reference to drawings.
＜半導体装置の構成例１＞
図１Ａは、本発明の一態様の半導体装置の一例を示す平面図である。図１Ａに示す半導体装置は、容量１００と、トランジスタ２００と、を有する。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省略している。以降の平面図においても、一部の要素を省略することがある。<Configuration Example 1 of Semiconductor Device>
1A is a plan view illustrating an example of a semiconductor device of one embodiment of the present invention. The semiconductor device illustrated in FIG. 1A includes a capacitor 100 and a transistor 200. Note that some elements are omitted in the plan view of FIG. 1A for clarity. Some elements may also be omitted in the subsequent plan views.
図１Ｂは、図１Ａに示す容量１００、及びトランジスタ２００を有する半導体装置の構成例を示す回路図である。図１Ｂに示すように、本発明の一態様の半導体装置では、容量１００と、トランジスタ２００と、を有するメモリセル１５０がマトリクス状に配列される。よって、本発明の一態様の半導体装置は、記憶装置とすることができる。FIG. 1B is a circuit diagram illustrating a configuration example of a semiconductor device including the capacitor 100 and the transistor 200 shown in FIG. 1A. As shown in FIG. 1B, in the semiconductor device of one embodiment of the present invention, memory cells 150 including the capacitor 100 and the transistor 200 are arranged in a matrix. Therefore, the semiconductor device of one embodiment of the present invention can be used as a memory device.
図１Ａ、及び図１Ｂでは、３行３列のメモリセル１５０を示している。図１Ｂでは、１行１列目、１行２列目、１行３列目、２行１列目、２行２列目、２行３列目、３行１列目、３行２列目、及び３行３列目のメモリセル１５０を、それぞれメモリセル１５０［１，１］、メモリセル１５０［１，２］、メモリセル１５０［１，３］、メモリセル１５０［２，１］、メモリセル１５０［２，２］、メモリセル１５０［２，３］、メモリセル１５０［３，１］、メモリセル１５０［３，２］、及びメモリセル１５０［３，３］と記載して示している。Figures 1A and 1B show memory cells 150 arranged in three rows and three columns. In Figure 1B, the memory cells 150 in the first row and first column, the second row and second column, the third row and first column, the second row and second column, the third row and third column, are shown as memory cell 150[1,1], memory cell 150[1,2], memory cell 150[1,3], memory cell 150[2,1], memory cell 150[2,2], memory cell 150[2,3], memory cell 150[3,1], memory cell 150[3,2], and memory cell 150[3,3], respectively.
容量１００の一方の電極は、配線ＣＡＬと接続される。容量１００の他方の電極は、トランジスタ２００のソース及びドレインの一方と接続される。トランジスタ２００のソース及びドレインの他方は、配線ＢＩＬと接続される。トランジスタ２００のゲートは、配線ＷＯＬと接続される。One electrode of the capacitor 100 is connected to the wiring CAL. The other electrode of the capacitor 100 is connected to one of the source and drain of the transistor 200. The other of the source and drain of the transistor 200 is connected to the wiring BIL. The gate of the transistor 200 is connected to the wiring WOL.
配線ＢＩＬはビット線として機能し、配線ＷＯＬはワード線として機能し、配線ＣＡＬは電源線として機能する。ここで、同一列のメモリセル１５０は同一の配線ＢＩＬと接続される。図１Ｂでは、メモリセル１５０［１，１］、メモリセル１５０［２，１］、及びメモリセル１５０［３，１］と接続される配線ＢＩＬを、配線ＢＩＬ［１］とする。また、メモリセル１５０［１，２］、メモリセル１５０［２，２］、及びメモリセル１５０［３，２］と接続される配線ＢＩＬを、配線ＢＩＬ［２］とする。さらに、メモリセル１５０［１，３］、メモリセル１５０［２，３］、及びメモリセル１５０［３，３］と接続される配線ＢＩＬを、配線ＢＩＬ［３］とする。The wiring BIL functions as a bit line, the wiring WOL functions as a word line, and the wiring CAL functions as a power supply line. Here, memory cells 150 in the same column are connected to the same wiring BIL. In FIG. 1B, the wiring BIL connected to memory cell 150[1,1], memory cell 150[2,1], and memory cell 150[3,1] is referred to as wiring BIL[1]. The wiring BIL connected to memory cell 150[1,2], memory cell 150[2,2], and memory cell 150[3,2] is referred to as wiring BIL[2]. The wiring BIL connected to memory cell 150[1,3], memory cell 150[2,3], and memory cell 150[3,3] is referred to as wiring BIL[3].
同一行のメモリセル１５０は同一の配線ＷＯＬと接続される。ここで、メモリセル１５０［１，１］、メモリセル１５０［１，２］、及びメモリセル１５０［１，３］と接続される配線ＷＯＬを、配線ＷＯＬ［１］とする。また、メモリセル１５０［２，１］、メモリセル１５０［２，２］、及びメモリセル１５０［２，３］と接続される配線ＷＯＬを、配線ＷＯＬ［２］とする。さらに、メモリセル１５０［３，１］、メモリセル１５０［３，２］、及びメモリセル１５０［３，３］と接続される配線ＷＯＬを、配線ＷＯＬ［３］とする。Memory cells 150 in the same row are connected to the same wiring WOL. Here, the wiring WOL connected to memory cell 150[1,1], memory cell 150[1,2], and memory cell 150[1,3] is referred to as wiring WOL[1]. Furthermore, the wiring WOL connected to memory cell 150[2,1], memory cell 150[2,2], and memory cell 150[2,3] is referred to as wiring WOL[2]. Furthermore, the wiring WOL connected to memory cell 150[3,1], memory cell 150[3,2], and memory cell 150[3,3] is referred to as wiring WOL[3].
図２Ａは、３行３列の容量１００の一例を示す平面図である。図２Ｂは、３行３列のトランジスタ２００の一例を示す平面図である。図２Ａ、及び図２Ｂは、図１Ａから一部の要素を省略した平面図である。Figure 2A is a plan view showing an example of a 3-row, 3-column capacitor 100. Figure 2B is a plan view showing an example of a 3-row, 3-column transistor 200. Figures 2A and 2B are plan views in which some elements are omitted from Figure 1A.
図３Ａは、図１Ａ、図２Ａ、及び図２Ｂに示す一点鎖線Ａ１−Ａ２間の断面図である。図３Ｂは、図１Ａ、図２Ａ、及び図２Ｂに示す一点鎖線Ａ３−Ａ４間の断面図である。図３Ｃは、図１Ａ、図２Ａ、及び図２Ｂに示す一点鎖線Ｂ１−Ｂ２間の断面図である。Figure 3A is a cross-sectional view taken along dashed lines A1-A2 in Figures 1A, 2A, and 2B. Figure 3B is a cross-sectional view taken along dashed lines A3-A4 in Figures 1A, 2A, and 2B. Figure 3C is a cross-sectional view taken along dashed lines B1-B2 in Figures 1A, 2A, and 2B.
図４Ａ、図４Ｂ、及び図４Ｃは、本発明の一態様の半導体装置の一例を示す斜視図である。図４Ｂ、及び図４Ｃでは、図４Ａに示す構成の一部を抽出して示している。図４Ｂは、図１Ａ、図２Ａ、及び図２Ｂに示す一点鎖線Ａ１−Ａ２間の断面構成例を含む。図４Ｂは、図１Ａ、図２Ａ、及び図２Ｂに示す一点鎖線Ｂ１−Ｂ２間の断面構成例を含む。FIGS. 4A, 4B, and 4C are perspective views illustrating an example of a semiconductor device according to one embodiment of the present invention. Parts of the configuration illustrated in FIG. 4A are illustrated in FIGS. 4B and 4C. FIG. 4B includes an example cross-sectional configuration taken along dashed lines A1-A2 in FIGS. 1A, 2A, and 2B. FIG. 4B includes an example cross-sectional configuration taken along dashed lines B1-B2 in FIGS. 1A, 2A, and 2B.
図５Ａは、図３Ａに示すトランジスタ２００の拡大図である。図５Ｂは、図３Ａに示す容量１００の拡大図である。Figure 5A is an enlarged view of the transistor 200 shown in Figure 3A. Figure 5B is an enlarged view of the capacitor 100 shown in Figure 3A.
図１Ａ、及び図２Ａ乃至図４Ｃでは、Ｘ方向、Ｙ方向、及びＺ方向を矢印で示している。なお、図１Ａ、及び図２Ａ乃至図４Ｃでは、それぞれ同じＸ、Ｙ、及びＺの符号で示しているが、必ずしもこれらの間で方向が一致しなくてもよい。In Figure 1A and Figures 2A to 4C, the X direction, Y direction, and Z direction are indicated by arrows. Note that although the same X, Y, and Z symbols are used in Figure 1A and Figures 2A to 4C, the directions do not necessarily have to match between them.
図１Ａ乃至図４Ｃに示す半導体装置は、基板（図示しない）上の絶縁層１８０と、絶縁層１８０上の導電層１１０と、導電層１１０上の容量１００、及び絶縁層１６０と、絶縁層１６０上の絶縁層２８０と、容量１００上のトランジスタ２００と、絶縁層２８０上の絶縁層２８４と、絶縁層２８４上の絶縁層２８５と、トランジスタ２００上、絶縁層２８４上、及び絶縁層２８５上の導電層２６５と、を有する。The semiconductor device shown in Figures 1A to 4C includes an insulating layer 180 on a substrate (not shown), a conductive layer 110 on the insulating layer 180, a capacitor 100 and an insulating layer 160 on the conductive layer 110, an insulating layer 280 on the insulating layer 160, a transistor 200 on the capacitor 100, an insulating layer 284 on the insulating layer 280, an insulating layer 285 on the insulating layer 284, and a conductive layer 265 on the transistor 200, the insulating layer 284, and the insulating layer 285.
導電層１１０は、配線ＣＡＬとして機能する。導電層２６５はＸ方向に延在して設けられ、配線ＷＯＬとして機能する。絶縁層１８０、絶縁層１６０、絶縁層２８０、及び絶縁層２８５は、層間膜として機能する。The conductive layer 110 functions as wiring CAL. The conductive layer 265 extends in the X direction and functions as wiring WOL. The insulating layer 180, insulating layer 160, insulating layer 280, and insulating layer 285 function as interlayer films.
［容量１００］
容量１００は、導電層１１０上の導電層１１５と、導電層１１５上、及び絶縁層１６０上の絶縁層１２１と、絶縁層１２１上に位置し、導電層１１５と重なる領域を有する導電層１２０と、を有する。なお、絶縁層１２１上、及び導電層１２０上には絶縁層２８０が設けられる。[Capacity 100]
The capacitor 100 includes a conductive layer 115 over the conductive layer 110, an insulating layer 121 over the conductive layer 115 and over the insulating layer 160, and a conductive layer 120 located over the insulating layer 121 and having a region overlapping with the conductive layer 115. Note that an insulating layer 280 is provided over the insulating layer 121 and the conductive layer 120.
導電層１１５は、容量１００の一対の電極の一方として機能する。導電層１２０は、容量１００の一対の電極の他方として機能する。さらに、絶縁層１２１は、容量１００の誘電体として機能する。以上より、容量１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。なお、導電層１１５は下部電極とも言い、導電層１２０は上部電極ともいう。Conductive layer 115 functions as one of a pair of electrodes of capacitor 100. Conductive layer 120 functions as the other of the pair of electrodes of capacitor 100. Furthermore, insulating layer 121 functions as a dielectric of capacitor 100. As described above, capacitor 100 constitutes an MIM (Metal-Insulator-Metal) capacitor. Note that conductive layer 115 is also referred to as the lower electrode, and conductive layer 120 is also referred to as the upper electrode.
図１Ａ、図２Ａ、図３Ａ、及び図３Ｃに示すように、絶縁層１６０には、導電層１１０に達する開口部１９０が設けられている。導電層１１５の少なくとも一部は開口部１９０内に配置されている。なお、導電層１１５は、開口部１９０内において導電層１１０の上面に接する領域と、開口部１９０内において絶縁層１６０の側面に接する領域と、を有する。絶縁層１２１、及び導電層１２０は、少なくとも一部が開口部１９０内に位置するように配置されている。As shown in Figures 1A, 2A, 3A, and 3C, an opening 190 is provided in the insulating layer 160, reaching the conductive layer 110. At least a portion of the conductive layer 115 is disposed within the opening 190. The conductive layer 115 has a region within the opening 190 that contacts the top surface of the conductive layer 110, and a region within the opening 190 that contacts the side surface of the insulating layer 160. The insulating layer 121 and the conductive layer 120 are disposed so that at least a portion of them is located within the opening 190.
導電層１２０は、開口部１９０の内部で絶縁層１２１を間に挟んで導電層１１５と対向する領域を有する。このような導電層１１５、絶縁層１２１、及び導電層１２０を有する容量１００は、開口部１９０内において、開口部１９０の底部だけでなく、開口部１９０の側壁においても上部電極と下部電極とが誘電体を挟んで対向する構成となっている。よって、容量１００を例えばプレーナ型の容量とする場合より、単位面積当たりの静電容量を大きくすることができる。容量１００は、開口部１９０の深さを深くするほど静電容量を大きくすることができる。このように容量１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の読み出し動作を安定にすることができる。また、半導体装置の微細化又は高集積化を推し進めることができる。The conductive layer 120 has a region inside the opening 190 that faces the conductive layer 115 with the insulating layer 121 sandwiched therebetween. The capacitor 100, which has such conductive layer 115, insulating layer 121, and conductive layer 120, is configured such that the upper electrode and lower electrode face each other with the dielectric sandwiched between them not only at the bottom of the opening 190 but also on the sidewalls of the opening 190. This allows the capacitance per unit area to be greater than, for example, a planar capacitor. The capacitance of the capacitor 100 can be increased as the depth of the opening 190 is increased. Increasing the capacitance per unit area of the capacitor 100 in this way stabilizes the read operation of the semiconductor device. It also allows for the miniaturization and high integration of semiconductor devices to be promoted.
図３Ａ、及び図３Ｃでは、開口部１９０の側壁が、導電層１１０の絶縁層１６０と接する上面に対して垂直である例を示す。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、開口部１９０の占有面積を小さくしやすくできる。よって、半導体装置の微細化又は高集積化を図ることができる。Figures 3A and 3C show an example in which the sidewalls of the opening 190 are perpendicular to the upper surface of the conductive layer 110 that contacts the insulating layer 160. In this case, the opening 190 has a cylindrical shape. This configuration makes it easier to reduce the area occupied by the opening 190. This allows for miniaturization or high integration of semiconductor devices.
開口部１９０の側壁及び導電層１１０の上面（凹部の底面）に沿って導電層１１５、及び絶縁層１２１が積層して設けられている。また、開口部１９０を埋めるように導電層１２０が設けられる。このような構成を有する容量１００は、トレンチ型容量又はトレンチ容量と呼称してもよい。A conductive layer 115 and an insulating layer 121 are stacked along the sidewalls of the opening 190 and the upper surface of the conductive layer 110 (the bottom surface of the recess). A conductive layer 120 is also provided to fill the opening 190. A capacitor 100 having such a configuration may be referred to as a trench capacitor or trench capacitor.
［トランジスタ２００］
トランジスタ２００は、導電層１２０と、絶縁層２８０上の導電層２４０ａ、及び導電層２４０ｂと、導電層１２０上、導電層２４０ａ上、及び導電層２４０ｂ上の金属酸化物層２３０と、金属酸化物層２３０上の絶縁層２５０と、絶縁層２５０上の導電層２６０と、を有する。ここで、図２Ｂでは、導電層２４０ａ、及び導電層２４０ｂにハッチングパターンを付している。また、導電層１２０上には、絶縁層２８０が設けられる。なお、導電層２４０ａと導電層２４０ｂをまとめて導電層２４０という場合がある。[Transistor 200]
The transistor 200 includes a conductive layer 120, conductive layers 240a and 240b over an insulating layer 280, a metal oxide layer 230 over the conductive layer 120, the conductive layer 240a, and the conductive layer 240b, an insulating layer 250 over the metal oxide layer 230, and a conductive layer 260 over the insulating layer 250. In FIG. 2B , the conductive layer 240a and the conductive layer 240b are indicated by hatching. An insulating layer 280 is provided over the conductive layer 120. The conductive layers 240a and 240b may be collectively referred to as the conductive layer 240.
金属酸化物層２３０は、領域２３０Ｃと、領域２３０Ｉと、を有する。領域２３０Ｃは、トランジスタ２００の半導体層として機能する。導電層２６０は、トランジスタ２００のゲート電極として機能する。絶縁層２５０は、トランジスタ２００のゲート絶縁層として機能する。導電層１２０は、トランジスタ２００のソース電極及びドレイン電極の一方として機能する。導電層２４０ａ、及び導電層２４０ｂは、トランジスタ２００のソース電極及びドレイン電極の他方として機能する。導電層２４０ａと導電層２４０ｂは、例えば図１Ａに示さない領域で接続される。なお、導電層２４０ａと導電層２４０ｂは、互いに接していてもよいし、他の導電層を介して接続されていてもよい。ここで、導電層２４０ａ、及び導電層２４０ｂはＹ方向に延在して設けられる。導電層２４０ａ、及び導電層２４０ｂは、配線ＢＩＬとして機能する。The metal oxide layer 230 has a region 230C and a region 230I. The region 230C functions as a semiconductor layer of the transistor 200. The conductive layer 260 functions as a gate electrode of the transistor 200. The insulating layer 250 functions as a gate insulating layer of the transistor 200. The conductive layer 120 functions as one of the source and drain electrodes of the transistor 200. The conductive layer 240a and the conductive layer 240b function as the other of the source and drain electrodes of the transistor 200. The conductive layer 240a and the conductive layer 240b are connected, for example, in a region not shown in FIG. 1A. The conductive layer 240a and the conductive layer 240b may be in contact with each other or may be connected via another conductive layer. Here, the conductive layer 240a and the conductive layer 240b are provided extending in the Y direction. The conductive layer 240a and the conductive layer 240b function as wirings BIL.
図１Ａ、図２Ｂ、図３Ａ、及び図３Ｂに示すように、絶縁層２８０は、一部が導電層１２０に達する溝部２９０を有する。溝部２９０は、平面視において、導電層２４０ａと導電層２４０ｂの間に位置する。溝部２９０は、導電層２４０ａ及び導電層２４０ｂの延在方向と平行な方向に延在する。すなわち、溝部２９０は、導電層２４０ａ及び導電層２４０ｂと同様にＹ方向に延在する。As shown in Figures 1A, 2B, 3A, and 3B, insulating layer 280 has a groove 290, a portion of which reaches conductive layer 120. Groove 290 is located between conductive layers 240a and 240b in a plan view. Groove 290 extends in a direction parallel to the extension direction of conductive layers 240a and 240b. In other words, groove 290 extends in the Y direction, similar to conductive layers 240a and 240b.
本明細書等において、溝は、スリット、又はトレンチと言い換えることができる。また、溝部は、スリット部、又はトレンチ部と言い換えることができる。なお、溝部を、スリット、又はトレンチと言い換えてもよい。In this specification, the term "groove" can be alternatively referred to as a "slit" or "trench." Furthermore, the term "groove portion" can be alternatively referred to as a "slit portion" or "trench portion." Furthermore, the term "groove portion" can also be alternatively referred to as a "slit" or "trench."
トランジスタ２００の構成要素の少なくとも一部は、溝部２９０内に配置される。具体的には、金属酸化物層２３０の領域２３０Ｃ、絶縁層２５０、及び導電層２６０のそれぞれは、少なくとも一部が溝部２９０内に位置するように配置される。なお、Ｙ方向に並んで設けられる複数のトランジスタ２００は、互いに同一の溝部２９０内に位置する領域を有する。At least some of the components of the transistor 200 are arranged within the groove 290. Specifically, the region 230C of the metal oxide layer 230, the insulating layer 250, and the conductive layer 260 are each arranged so that at least a portion of each is located within the groove 290. Note that multiple transistors 200 arranged side by side in the Y direction have regions that are located within the same groove 290.
導電層２４０ａ及び導電層２４０ｂは、例えば図１Ａに示す領域において、互いに離隔して設けることができる。導電層２４０ａ及び導電層２４０ｂは、平面視において、溝部２９０を挟んで対向するように設けられる。Conductive layer 240a and conductive layer 240b can be provided spaced apart from each other, for example, in the region shown in FIG. 1A. Conductive layer 240a and conductive layer 240b are provided facing each other across groove portion 290 in a plan view.
金属酸化物層２３０の領域２３０Ｃは、導電層１２０の上面に接する領域と、導電層２４０ａの側面に接する領域と、導電層２４０ｂの側面に接する領域と、溝部２９０の側壁に接する領域と、溝部２９０の外側で導電層２４０ａの上面に接する領域と、導電層２４０ｂの上面に接する領域と、を有する。Region 230C of metal oxide layer 230 has a region in contact with the top surface of conductive layer 120, a region in contact with the side surface of conductive layer 240a, a region in contact with the side surface of conductive layer 240b, a region in contact with the side wall of groove 290, a region in contact with the top surface of conductive layer 240a outside groove 290, and a region in contact with the top surface of conductive layer 240b.
絶縁層２５０は、溝部２９０と重なる位置に凹部を有する。導電層２６０は、絶縁層２５０が有する凹部の少なくとも一部を埋め込むように設けられる。導電層２６０は、溝部２９０内で、絶縁層２５０を間に挟んで金属酸化物層２３０の領域２３０Ｃと対向する領域を有する。The insulating layer 250 has a recess at a position overlapping the groove portion 290. The conductive layer 260 is provided so as to fill at least a portion of the recess in the insulating layer 250. The conductive layer 260 has a region within the groove portion 290 that faces region 230C of the metal oxide layer 230, with the insulating layer 250 sandwiched therebetween.
上記のように、金属酸化物層２３０の領域２３０Ｃは、溝部２９０内に設けられる。また、トランジスタ２００は、ソース電極及びドレイン電極の一方（ここでは導電層１２０）が下方に位置し、ソース電極及びドレイン電極の他方（ここでは導電層２４０ａ及び導電層２４０ｂ）が上方に位置することから、電流が上下方向に流れる構成を有する。つまり、溝部２９０の側壁に沿って、チャネルが形成される。例えば、領域２３０Ｃにおける、溝部２９０に沿った領域を、チャネル形成領域とすることができる。また、領域２３０Ｃにおける、導電層１２０と接する領域、及びその近傍の領域を、ソース領域及びドレイン領域の一方とすることができる。さらに、領域２３０Ｃにおける、導電層２４０ａと接する領域及びその近傍の領域、並びに、導電層２４０ｂと接する領域及びその近傍の領域を、ソース領域及びドレイン領域の他方とすることができる。As described above, region 230C of metal oxide layer 230 is provided within groove 290. Furthermore, transistor 200 has a configuration in which one of the source and drain electrodes (conductive layer 120 in this case) is located below and the other of the source and drain electrodes (conductive layer 240a and conductive layer 240b in this case) is located above, allowing current to flow vertically. That is, a channel is formed along the sidewall of groove 290. For example, the region of region 230C along groove 290 can be defined as a channel formation region. Furthermore, the region of region 230C that contacts conductive layer 120 and its nearby region can be defined as one of the source and drain regions. Furthermore, the region of region 230C that contacts conductive layer 240a and its nearby region, and the region of region 230C that contacts conductive layer 240b and its nearby region can be defined as the other of the source and drain regions.
上記の構成にすることで、溝部２９０内に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられる、プレーナ型のトランジスタと比較して、トランジスタ２００は、占有面積を低減できる。したがって、半導体装置を微細化又は高集積化することができる。By using the above configuration, a channel formation region, a source region, and a drain region can be formed within the groove 290. This allows the transistor 200 to occupy a smaller area than a planar transistor in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. This allows for miniaturization or high integration of semiconductor devices.
図１Ａ、図３Ａ、及び図３Ｃに示すように、トランジスタ２００は容量１００と重なる領域を有するように設けられる。また、容量１００の構造の一部が設けられる開口部１９０は、トランジスタ２００の構造の一部が設けられる溝部２９０と重なる領域を有する。これにより、例えば開口部１９０が溝部２９０と重ならない場合より、メモリセル１５０の占有面積を低減できる。よって、半導体装置の微細化又は高集積化を図ることができる。As shown in Figures 1A, 3A, and 3C, the transistor 200 is provided so as to have an area that overlaps with the capacitor 100. Furthermore, the opening 190 in which part of the structure of the capacitor 100 is provided has an area that overlaps with the groove 290 in which part of the structure of the transistor 200 is provided. This allows the area occupied by the memory cell 150 to be reduced compared to, for example, a case in which the opening 190 does not overlap the groove 290. This allows for miniaturization or high integration of semiconductor devices.
絶縁層２８４は、溝部２９０と重なる位置に、絶縁層２５０に達する開口部２７０を有する。導電層２６０は、少なくとも一部が開口部２７０内に位置するように配置される。導電層２６０は、開口部２７０内で、絶縁層２５０と接する。The insulating layer 284 has an opening 270 that reaches the insulating layer 250 at a position overlapping the groove 290. The conductive layer 260 is arranged so that at least a portion of it is located within the opening 270. The conductive layer 260 contacts the insulating layer 250 within the opening 270.
導電層２６０は、溝部２９０及び開口部２７０を埋め込むように設けられる。導電層２６０は、溝部２９０内で絶縁層２５０を介して金属酸化物層２３０の領域２３０Ｃと対向する部分と、開口部２７０内に位置する部分と、を有する。The conductive layer 260 is provided so as to fill the groove 290 and the opening 270. The conductive layer 260 has a portion that faces the region 230C of the metal oxide layer 230 within the groove 290 via the insulating layer 250, and a portion that is located within the opening 270.
導電層２６５の溝部２９０と重ならない部分は、主に、絶縁層２８５上に位置する。導電層２６５は、絶縁層２８５上、絶縁層２８４上、及び導電層２６０上に設けられており、導電層２６０の上面と接する。これにより、導電層２６５は、トランジスタ２００のゲート電極として機能する導電層２６０と接続される。前述のように、導電層２６５はＸ方向に延在して設けられる。導電層２６５は、ゲート配線として機能する。The portion of the conductive layer 265 that does not overlap the groove portion 290 is mainly located on the insulating layer 285. The conductive layer 265 is provided on the insulating layer 285, the insulating layer 284, and the conductive layer 260, and is in contact with the top surface of the conductive layer 260. This connects the conductive layer 265 to the conductive layer 260, which functions as the gate electrode of the transistor 200. As described above, the conductive layer 265 is provided extending in the X direction. The conductive layer 265 functions as gate wiring.
導電層２６５は、主に、絶縁層２８４及び絶縁層２８５を介して、導電層２４０ａ及び導電層２４０ｂと重なる。これにより、例えば導電層２６５を設けず、導電層２６０をゲート配線としてＸ方向に延在させる場合と比較して、ゲート配線と導電層２４０ａとの物理的距離、及びゲート配線と導電層２４０ｂとの物理的距離を大きくすることができる。よって、ゲート配線と導電層２４０ａとの間に生じる寄生容量、及びゲート配線と導電層２４０ｂとの間に生じる寄生容量を小さくすることができる。よって、本発明の一態様の半導体装置は、高速に駆動する半導体装置とすることができる。なお、導電層２６０の上面の高さと、絶縁層２８５又は絶縁層２８４の上面の高さは揃っている、又は概略揃っていることが好ましい。The conductive layer 265 mainly overlaps with the conductive layer 240a and the conductive layer 240b via the insulating layer 284 and the insulating layer 285. This allows the physical distance between the gate wiring and the conductive layer 240a and the physical distance between the gate wiring and the conductive layer 240b to be increased compared to, for example, a case where the conductive layer 260 is not provided and the conductive layer 260 extends in the X direction as a gate wiring. Therefore, the parasitic capacitance generated between the gate wiring and the conductive layer 240a and the parasitic capacitance generated between the gate wiring and the conductive layer 240b can be reduced. Therefore, the semiconductor device of one embodiment of the present invention can be a semiconductor device that operates at high speed. Note that the height of the top surface of the conductive layer 260 is preferably the same as or approximately the same as the height of the top surface of the insulating layer 285 or the insulating layer 284.
絶縁層２８４には、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。このような構成にすることで、絶縁層２８４の上方から金属酸化物層２３０の領域２３０Ｃに水素が拡散することを抑制し、さらに領域２３０Ｃに含まれる水素を、捕獲させる又は固着させることができる。したがって、領域２３０Ｃの水素濃度を低減できる。絶縁層２８４としては、酸化アルミニウム膜、酸化ハフニウム膜、又はハフニウムシリケート膜等を用いることができる。The insulating layer 284 is preferably an insulating layer that has the function of capturing or fixing hydrogen. This configuration prevents hydrogen from diffusing from above the insulating layer 284 into the region 230C of the metal oxide layer 230, and further allows the hydrogen contained in the region 230C to be captured or fixed. This reduces the hydrogen concentration in the region 230C. The insulating layer 284 can be made of an aluminum oxide film, a hafnium oxide film, a hafnium silicate film, or the like.
なお、対応する物質を捕獲する又は固着する機能は、対応する物質が拡散し難い性質を有するともいえる。よって、対応する物質を捕獲する又は固着する機能を、バリア性と言い換えることができる。The ability to capture or fix the corresponding substance can also be said to have the property of making the corresponding substance difficult to diffuse. Therefore, the ability to capture or fix the corresponding substance can be rephrased as barrier properties.
ここで、領域２３０Ｉは、導電層２４０ａと絶縁層２８４の間、導電層２４０ｂと絶縁層２８４の間、及び絶縁層２８０と絶縁層２８４の間に設けられる。領域２３０Ｉは、具体的には、金属酸化物層２３０の絶縁層２８５と重なる領域に設けることができる。領域２３０Ｉは、領域２３０Ｃより電気抵抗率が高い領域である。領域２３０Ｉの電気抵抗率は、領域２３０Ｃの電気抵抗率の例えば１０倍以上とすることが好ましい。領域２３０Ｉは、例えば絶縁性を有する領域とすることができる。Here, region 230I is provided between conductive layer 240a and insulating layer 284, between conductive layer 240b and insulating layer 284, and between insulating layer 280 and insulating layer 284. Specifically, region 230I can be provided in a region of metal oxide layer 230 that overlaps with insulating layer 285. Region 230I is a region with a higher electrical resistivity than region 230C. The electrical resistivity of region 230I is preferably, for example, 10 times or more the electrical resistivity of region 230C. Region 230I can be, for example, an insulating region.
領域２３０Ｉは、詳細は後述するが、金属酸化物膜を成膜し、絶縁層２５０、及び絶縁層２８４を形成した後、金属酸化物膜に対して高抵抗化処理を行うことにより形成できる。領域２３０Ｉを形成することにより、トランジスタ２００の間の素子分離を行うことができる。以上により、領域２３０Ｉは、アイソレーション領域ということもできる。Region 230I, as will be described in detail later, can be formed by depositing a metal oxide film, forming insulating layer 250 and insulating layer 284, and then performing a high-resistance treatment on the metal oxide film. By forming region 230I, element isolation between transistors 200 can be achieved. For this reason, region 230I can also be called an isolation region.
金属酸化物膜の高抵抗化処理は、例えば所定の不純物を添加することにより行うことができる。例えば、金属酸化物膜にアルミニウム及びハフニウムの一方又は双方を添加することにより、領域２３０Ｉを形成できる。アルミニウムを添加する場合、領域２３０Ｉのアルミニウムの濃度は、領域２３０Ｃのアルミニウムの濃度より高くなる。また、ハフニウムを添加する場合、領域２３０Ｉのハフニウムの濃度は、領域２３０Ｃのハフニウムの濃度より高くなる。また、領域２３０Ｉには、酸化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートのいずれか一又は複数が形成される場合がある。また、領域２３０Ｉは、領域２３０Ｃより結晶性が低く、例えばアモルファス構造の領域を有することが好ましい。The resistance of the metal oxide film can be increased by, for example, adding a specific impurity. For example, region 230I can be formed by adding one or both of aluminum and hafnium to the metal oxide film. When aluminum is added, the aluminum concentration in region 230I will be higher than the aluminum concentration in region 230C. When hafnium is added, the hafnium concentration in region 230I will be higher than the hafnium concentration in region 230C. Furthermore, one or more of aluminum oxide, hafnium oxide, and hafnium aluminate may be formed in region 230I. Furthermore, region 230I preferably has lower crystallinity than region 230C, for example, a region with an amorphous structure.
また、領域２３０Ｉに含まれるアルミニウム及びハフニウムは、水素及び酸素を捕獲する又は固着する（ゲッタリングするということもできる）機能を有する場合がある。例えば、領域２３０Ｉの形成後に加熱処理を行うことで、領域２３０Ｃに含まれる水素及び過剰酸素を、領域２３０Ｉに捕獲する又は固着することができる。この場合、ＳＩＭＳで酸素又は水素のプロファイルを測定すると、領域２３０Ｉにおいて、領域２３０Ｃより酸素又は水素の濃度が高くなる。なお、本明細書等で過剰酸素とは、化学量論的組成を満たす量よりも多い酸素を指す。Furthermore, the aluminum and hafnium contained in region 230I may have the function of capturing or fixing (this can also be called gettering) hydrogen and oxygen. For example, by performing a heat treatment after forming region 230I, the hydrogen and excess oxygen contained in region 230C can be captured or fixed in region 230I. In this case, when measuring the oxygen or hydrogen profile using SIMS, the oxygen or hydrogen concentration is higher in region 230I than in region 230C. Note that in this specification, excess oxygen refers to oxygen in an amount greater than the amount that satisfies the stoichiometric composition.
領域２３０Ｃに含まれる水素を領域２３０Ｉでゲッタリングすることにより、チャネル形成領域として機能する領域を有する領域２３０Ｃの水素濃度を低減することができる。よって、トランジスタ２００の初期特性のマイナスシフトを抑制し、ノーマリーオフ特性にすることができる。また、＋ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験における、マイナスドリフト劣化を抑制することができる。By gettering the hydrogen contained in region 230C in region 230I, the hydrogen concentration in region 230C, which has a region that functions as a channel formation region, can be reduced. This suppresses a negative shift in the initial characteristics of transistor 200, resulting in normally-off characteristics. Furthermore, negative drift degradation during a +GBT (Gate Bias-Temperature) stress test can be suppressed.
また、領域２３０Ｃに含まれる過剰酸素を領域２３０Ｉでゲッタリングすることにより、領域２３０Ｃの過剰酸素を低減することができる。よって、領域２３０Ｃに、過剰酸素に起因する電子トラップが形成されることを抑制することができる。これにより、当該電子トラップに起因するトランジスタ２００の初期特性が、過剰にプラスシフトすることを抑制することができる。また、＋ＧＢＴストレス試験における、過剰なプラスドリフト劣化を抑制することができる。以上のように、領域２３０Ｃに含まれる水素及び過剰酸素を、領域２３０Ｉにゲッタリングすることで、トランジスタ２００の電気特性及び信頼性の向上を図ることができる。Furthermore, by gettering the excess oxygen contained in region 230C in region 230I, the excess oxygen in region 230C can be reduced. Therefore, the formation of electron traps due to the excess oxygen in region 230C can be suppressed. This can suppress an excessive positive shift in the initial characteristics of transistor 200 due to the electron traps. Furthermore, excessive positive drift degradation in a +GBT stress test can be suppressed. As described above, by gettering the hydrogen and excess oxygen contained in region 230C to region 230I, the electrical characteristics and reliability of transistor 200 can be improved.
なお、金属酸化物膜に添加する不純物と同種の不純物が絶縁層２８４に含まれると、領域２３０Ｉの高抵抗化を好適に行うことができ好ましい。例えば、金属酸化物膜にアルミニウム及びハフニウムの一方又は双方を添加する場合、絶縁層２８４はアルミニウム及びハフニウムの一方又は双方を含むことが好ましい。絶縁層２８４には、例えば酸化アルミニウム膜、酸化ハフニウム膜、又はハフニウムアルミネート膜を用いることが好ましい。なお、絶縁層２８４を設けなくてもよい。この場合であっても、金属酸化物膜に対する高抵抗化処理を行うことができる。なお、絶縁層２８４を設けない場合、又は絶縁層２８４にアルミニウム及びハフニウムの一方又は双方が含まれない場合は、絶縁層２５０はアルミニウム及びハフニウムの一方又は双方を含むことが好ましい。絶縁層２５０は、例えば酸化アルミニウム、酸化ハフニウム、又はハフニウムアルミネートを含むことが好ましい。ここで、絶縁層２５０が２層以上の積層構造である場合、少なくとも１層に酸化アルミニウム、酸化ハフニウム、又はハフニウムアルミネートを用いることが好ましい。Note that it is preferable for the insulating layer 284 to contain the same type of impurity as the impurity added to the metal oxide film, because this can effectively increase the resistance of the region 230I. For example, when one or both of aluminum and hafnium are added to the metal oxide film, the insulating layer 284 preferably contains one or both of aluminum and hafnium. For example, an aluminum oxide film, a hafnium oxide film, or a hafnium aluminate film is preferably used as the insulating layer 284. Note that the insulating layer 284 does not necessarily have to be provided. Even in this case, high-resistance treatment can be performed on the metal oxide film. Note that if the insulating layer 284 is not provided or if the insulating layer 284 does not contain one or both of aluminum and hafnium, the insulating layer 250 preferably contains one or both of aluminum and hafnium. The insulating layer 250 preferably contains, for example, aluminum oxide, hafnium oxide, or hafnium aluminate. Here, if the insulating layer 250 has a stacked structure of two or more layers, it is preferable to use aluminum oxide, hafnium oxide, or hafnium aluminate for at least one layer.
上記において、金属酸化物膜に添加する元素として、アルミニウム及びハフニウムを記載したが、本発明はこれに限られるものではない。金属酸化物膜に添加する元素は、少なくとも金属酸化物膜の電気抵抗率を高くして領域２３０Ｉを形成できる元素であれば、アルミニウム及びハフニウムに限らない。例えば、金属酸化物膜にシリコン、又はガリウムを添加する構成にすることもできる。この場合、領域２３０Ｉは、領域２３０Ｃより、シリコン又はガリウムの濃度が高くなる。In the above, aluminum and hafnium are described as elements to be added to the metal oxide film, but the present invention is not limited to this. The elements to be added to the metal oxide film are not limited to aluminum and hafnium, as long as they are elements that can at least increase the electrical resistivity of the metal oxide film and form region 230I. For example, it is also possible to configure the metal oxide film to include silicon or gallium. In this case, region 230I will have a higher concentration of silicon or gallium than region 230C.
金属酸化物膜を高抵抗化して、絶縁性を有する領域２３０Ｉを形成することにより、例えば金属酸化物膜をフォトリソグラフィ法で加工する場合と比較して、半導体装置の作製工程数を削減することができる。よって、低価格な半導体装置を提供できる。By increasing the resistance of the metal oxide film and forming the insulating region 230I, the number of manufacturing steps for a semiconductor device can be reduced compared to, for example, processing a metal oxide film using photolithography. This makes it possible to provide a low-cost semiconductor device.
また、絶縁層２８４として、水素に対するバリア絶縁層を用いることが可能である。これにより、絶縁層２８４の上方から領域２３０Ｃに水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁層２８４に好適に用いることができる。In addition, a barrier insulating layer against hydrogen can be used as insulating layer 284. This can prevent hydrogen from diffusing from above insulating layer 284 into region 230C. Silicon nitride films and silicon nitride oxide films each have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being less permeable to oxygen and hydrogen, making them suitable for use as insulating layer 284.
絶縁層２８４として窒化シリコン膜を用いる場合、当該窒化シリコン膜はスパッタリング法で成膜されることが好ましい。スパッタリング法は、成膜ガスに水素を含む分子を用いなくてよいため、絶縁層２８４の水素濃度を低減できる。また、絶縁層２８４をスパッタリング法で成膜することで、密度が高い窒化シリコン膜を形成することができる。When a silicon nitride film is used as the insulating layer 284, the silicon nitride film is preferably deposited by a sputtering method. Sputtering does not require the use of hydrogen-containing molecules in the deposition gas, and therefore the hydrogen concentration in the insulating layer 284 can be reduced. Furthermore, by depositing the insulating layer 284 by a sputtering method, a silicon nitride film with high density can be formed.
また、絶縁層２８４として、水素を捕獲する又は固着する機能を有する絶縁層と、水素に対するバリア絶縁層との積層構造としてもよい。例えば、絶縁層２８４として、酸化アルミニウム膜と、当該酸化アルミニウム膜上の窒化シリコン膜の積層膜を用いてもよい。The insulating layer 284 may also have a stacked structure of an insulating layer that has the function of capturing or fixing hydrogen and a barrier insulating layer against hydrogen. For example, the insulating layer 284 may be a stacked film of an aluminum oxide film and a silicon nitride film on the aluminum oxide film.
トランジスタ２００のチャネル長は、領域２３０Ｃにおけるソース領域とドレイン領域の間の距離となる。図５Ａでは、トランジスタ２００のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、領域２３０Ｃと導電層２４０ａ又は導電層２４０ｂが接する領域の端部と、領域２３０Ｃと導電層１２０が接する領域の端部との距離となる。The channel length of transistor 200 is the distance between the source region and the drain region in region 230C. In Figure 5A, the channel length L of transistor 200 is indicated by a dashed double-headed arrow. In a cross-sectional view, channel length L is the distance between the end of the region where region 230C meets conductive layer 240a or conductive layer 240b and the end of the region where region 230C meets conductive layer 120.
プレーナ型のトランジスタのチャネル長は、フォトリソグラフィの露光限界で制限されており、さらなる微細化は困難であったが、トランジスタ２００のチャネル長は、絶縁層２８０の膜厚等で設定することができる。よって、トランジスタ２００のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であって、０．１ｎｍ以上、１ｎｍ以上、又は５ｎｍ以上）にすることができる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。The channel length of a planar transistor is limited by the exposure limit of photolithography, making further miniaturization difficult. However, the channel length of transistor 200 can be set by the film thickness of insulating layer 280, etc. Therefore, the channel length of transistor 200 can be made into an extremely fine structure that is below the exposure limit of photolithography (e.g., 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 0.1 nm or more, 1 nm or more, or 5 nm or more). This increases the on-state current of transistor 200, enabling improved frequency characteristics.
なお、トランジスタ２００のチャネル長は、絶縁層２８０の膜厚等によって決定される。よって、当該チャネル長は、トランジスタ２００の占有面積、例えば平面視におけるトランジスタ２００の面積に影響しない。トランジスタ２００のチャネル長を例えば１μｍ以下、５００ｎｍ以下、又は３００ｎｍ以下とすることにより、溝部２９０の形成等において生産性、及び歩留まり等を高めることができる。Note that the channel length of the transistor 200 is determined by factors such as the film thickness of the insulating layer 280. Therefore, the channel length does not affect the area occupied by the transistor 200, for example, the area of the transistor 200 in a planar view. By setting the channel length of the transistor 200 to, for example, 1 μm or less, 500 nm or less, or 300 nm or less, productivity and yield can be improved in the formation of the groove 290, etc.
以上より、本発明の一態様の半導体装置が有するトランジスタのチャネル長は、０．１ｎｍ以上、１ｎｍ以上、又は５ｎｍ以上であって、１μｍ以下、５００ｎｍ以下、又は３００ｎｍ以下が好ましい。Based on the above, the channel length of a transistor included in a semiconductor device of one embodiment of the present invention is preferably 0.1 nm or more, 1 nm or more, or 5 nm or more, and is preferably 1 μm or less, 500 nm or less, or 300 nm or less.
例えば図５Ａでは、導電層２４０ａが、導電層２４０ａ１と、導電層２４０ａ１上の導電層２４０ａ２と、の２層構造である例を示す。同様に、導電層２４０ｂが、導電層２４０ｂ１と、導電層２４０ｂ１上の導電層２４０ｂ２と、の２層構造である例を示す。For example, Figure 5A shows an example in which conductive layer 240a has a two-layer structure consisting of conductive layer 240a1 and conductive layer 240a2 on conductive layer 240a1. Similarly, an example in which conductive layer 240b has a two-layer structure consisting of conductive layer 240b1 and conductive layer 240b2 on conductive layer 240b1 is shown.
例えば図５Ａでは、導電層１２０が、導電層１２０＿１と、導電層１２０＿１上の導電層１２０＿２と、の２層構造である例を示す。For example, Figure 5A shows an example in which the conductive layer 120 has a two-layer structure consisting of a conductive layer 120_1 and a conductive layer 120_2 on the conductive layer 120_1.
例えば図５Ａには、導電層１２０の上面が凹部を有する構成を示している。具体的には、導電層１２０＿２の上面が凹部を有する構成を示している。当該凹部の底面は導電層１２０＿２の凹部の底面に相当する。また、当該凹部の側面は導電層１２０＿２の凹部の側面に相当する。For example, Figure 5A shows a configuration in which the upper surface of conductive layer 120 has a recess. Specifically, it shows a configuration in which the upper surface of conductive layer 120_2 has a recess. The bottom surface of the recess corresponds to the bottom surface of the recess in conductive layer 120_2. Furthermore, the side surface of the recess corresponds to the side surface of the recess in conductive layer 120_2.
導電層１２０＿２の凹部は、溝部２９０と重なる位置に設けられる。ここで、溝部２９０の底部は、導電層１２０＿２の凹部の底面を含む。また、溝部２９０の側壁は、導電層１２０＿２の凹部の側面、絶縁層２８０の側面を含む。The recess in the conductive layer 120_2 is provided at a position overlapping the groove 290. Here, the bottom of the groove 290 includes the bottom surface of the recess in the conductive layer 120_2. Furthermore, the sidewall of the groove 290 includes the side surface of the recess in the conductive layer 120_2 and the side surface of the insulating layer 280.
導電層１２０＿２が溝部２９０と重なる位置に凹部を有することで、当該凹部を有さない場合に比べて、溝部２９０内における絶縁層２５０の底面の高さ及び導電層２６０の底面の高さのそれぞれを、導電層１２０＿２の絶縁層２８０と接する上面の高さよりも低くすることができる。ここで、それぞれの面の高さは、トランジスタの被形成面を基準として決定できる。なお、基準に用いる面は、トランジスタの被形成面に限られない。例えば、半導体装置が設けられる基板の上面を基準に用いてもよい。By forming a recess in the position where the conductive layer 120_2 overlaps the groove 290, the height of the bottom surface of the insulating layer 250 and the height of the bottom surface of the conductive layer 260 in the groove 290 can be made lower than the height of the top surface of the conductive layer 120_2 that contacts the insulating layer 280, compared to when the recess is not formed. Here, the height of each surface can be determined based on the surface on which the transistor is formed. Note that the surface used as the reference is not limited to the surface on which the transistor is formed. For example, the top surface of a substrate on which the semiconductor device is provided may be used as the reference.
導電層２６０の底面の高さを低くすることにより、領域２３０Ｃ中のチャネル形成領域にゲート電界がかかりやすくなる。これにより、トランジスタ２００の電気特性を良好にすることができる。また、領域２３０Ｃの導電層１２０＿２と接する領域にもゲート電界がかかりやすくなる。これにより、トランジスタ２００のオン電流を大きくすることができる。また、導電層１２０と、導電層２４０ａ及び導電層２４０ｂと、のどちらをドレイン電極に用いても、トランジスタ２００の電気特性を良好にすることができる。By lowering the height of the bottom surface of the conductive layer 260, a gate electric field can be more easily applied to the channel formation region in region 230C. This can improve the electrical characteristics of the transistor 200. Furthermore, a gate electric field can be more easily applied to the region of region 230C that is in contact with the conductive layer 120_2. This can increase the on-state current of the transistor 200. Furthermore, regardless of whether the conductive layer 120 or the conductive layer 240a and the conductive layer 240b is used as the drain electrode, the electrical characteristics of the transistor 200 can be improved.
図５Ｂでは、導電層１１０の上面が凹部を有する構成を例示している。当該凹部は、開口部１９０と重なる位置に設けられる。ここで、開口部１９０の底部は、導電層１１０の凹部の底面を含む。また、開口部１９０の側壁は、導電層１１０の凹部の側面、及び絶縁層１６０の側面を含む。Figure 5B illustrates a configuration in which the upper surface of the conductive layer 110 has a recess. The recess is provided at a position that overlaps with the opening 190. Here, the bottom of the opening 190 includes the bottom surface of the recess in the conductive layer 110. Furthermore, the sidewall of the opening 190 includes the side surface of the recess in the conductive layer 110 and the side surface of the insulating layer 160.
導電層１１０が開口部１９０と重なる位置に凹部を有することで、当該凹部を有さない場合に比べて、導電層１１０と導電層１１５の接触面積を大きくできる。よって、導電層１１０と導電層１１５の間のコンタクト抵抗を小さくできる。By having a recess in the conductive layer 110 at a position overlapping the opening 190, the contact area between the conductive layer 110 and the conductive layer 115 can be increased compared to when the recess is not present. This reduces the contact resistance between the conductive layer 110 and the conductive layer 115.
導電層１１５は、導電層１１０の凹部内において、隅が湾曲した領域１０１を有する。これにより、例えば領域１０１が角部を有する場合より、領域１０１近傍の絶縁層１２１への電界集中を抑制できる。また、導電層１１５の端部１０３は、絶縁層１６０の上面１０５より、基準面からの高さが低い位置に設けられる。これにより、端部１０３が絶縁層１６０上に位置する場合より、端部１０３近傍の絶縁層１２１への電界集中を抑制できる。以上のように、絶縁層１２１への電界集中を抑制することにより、絶縁層１２１の絶縁破壊を抑制し、信頼性の高い半導体装置を提供できる。なお、例えば図５Ｂでは、絶縁層１６０の上面１０５と、開口部１９０における側面と、間の領域である領域１０２が、湾曲部を有する例を示している。The conductive layer 115 has a region 101 with curved corners within the recess of the conductive layer 110. This reduces electric field concentration in the insulating layer 121 near the region 101, compared to when the region 101 has a corner. Furthermore, the end 103 of the conductive layer 115 is located at a lower height from the reference plane than the top surface 105 of the insulating layer 160. This reduces electric field concentration in the insulating layer 121 near the end 103, compared to when the end 103 is located on the insulating layer 160. As described above, reducing electric field concentration in the insulating layer 121 reduces dielectric breakdown of the insulating layer 121, providing a highly reliable semiconductor device. For example, Figure 5B shows an example in which the region 102 between the top surface 105 of the insulating layer 160 and the side surface of the opening 190 has a curved portion.
図６Ａは、図５Ｂに示す端部１０３が、絶縁層１６０上に位置する例を示す図である。図６Ａに示す例では、絶縁層１６０の上面１０５と、開口部１９０における側面と、の間の領域１０２が、湾曲部を有する。また、図６Ａに示す例では、端部１０３がテーパ形状を有する。領域１０２が湾曲部を有し、端部１０３がテーパ形状を有することにより、端部１０３が絶縁層１６０上に位置する場合であっても、領域１０２近傍、及び端部１０３近傍の絶縁層１２１への電界集中を抑制できる。これにより、絶縁層１２１の絶縁破壊を抑制し、信頼性の高い半導体装置を提供できる。Figure 6A is a diagram showing an example in which the end 103 shown in Figure 5B is located on the insulating layer 160. In the example shown in Figure 6A, the region 102 between the upper surface 105 of the insulating layer 160 and the side surface of the opening 190 has a curved portion. Also, in the example shown in Figure 6A, the end 103 has a tapered shape. By having the region 102 have a curved portion and the end 103 have a tapered shape, electric field concentration in the insulating layer 121 near the region 102 and the end 103 can be suppressed, even when the end 103 is located on the insulating layer 160. This suppresses dielectric breakdown of the insulating layer 121, making it possible to provide a highly reliable semiconductor device.
図６Ｂは、図６Ａに示す絶縁層１２１上、例えば絶縁層１２１の絶縁層１６０と重なる領域に、絶縁層２８７が設けられる例を示す図である。絶縁層２８７を設けることにより、絶縁層１２１への電界集中を好適に抑制できる場合がある。Figure 6B shows an example in which an insulating layer 287 is provided on the insulating layer 121 shown in Figure 6A, for example, in the region of the insulating layer 121 that overlaps with the insulating layer 160. By providing the insulating layer 287, it may be possible to effectively suppress electric field concentration on the insulating layer 121.
図７Ａは、図５Ｂに示す導電層１１０が、導電層１１０＿１と、導電層１１０＿１上の導電層１１０＿２と、の２層構造である例を示す。図７Ａでは、導電層１１０＿２の上面が凹部を有する構成を例示している。Figure 7A shows an example in which the conductive layer 110 shown in Figure 5B has a two-layer structure consisting of a conductive layer 110_1 and a conductive layer 110_2 on the conductive layer 110_1. Figure 7A illustrates a configuration in which the top surface of the conductive layer 110_2 has a recess.
導電層１１０＿１、及び導電層１１０＿２は、それぞれ後述する導電層１２０＿１、及び導電層１２０＿２に用いることができる材料を用いることができる。例えば、導電層１１０＿２として、酸素を含む導電性材料を用いることができる。また、導電層１１０＿１として、導電層１１０＿２よりも導電性が高い材料を用いることが好ましい。具体的には、導電層１１０＿２として、酸化物導電体（例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、又はインジウム亜鉛酸化物）を用い、導電層１１０＿１として、タングステンを用いることが好ましい。また、導電層１１０＿１として、ルテニウム、窒化チタン、又は窒化タンタル等を用いてもよい。The conductive layer 110_1 and the conductive layer 110_2 can be formed using the same materials as those used for the conductive layer 120_1 and the conductive layer 120_2, which will be described later. For example, a conductive material containing oxygen can be used for the conductive layer 110_2. It is preferable to use a material having higher conductivity than the conductive layer 110_1. Specifically, it is preferable to use an oxide conductor (e.g., indium tin oxide, indium tin oxide containing silicon, or indium zinc oxide) for the conductive layer 110_2 and tungsten for the conductive layer 110_1. Ruthenium, titanium nitride, tantalum nitride, or the like may also be used for the conductive layer 110_1.
導電層１１０＿２に酸素を含む導電性材料を用いることにより、領域１０１に湾曲部を形成しやすくなる場合がある。この場合、領域１０１近傍の絶縁層１２１への電界集中を抑制しやすくなる。Using a conductive material containing oxygen for the conductive layer 110_2 may make it easier to form a curved portion in the region 101. In this case, it is easier to suppress electric field concentration in the insulating layer 121 near the region 101.
図７Ｂは、絶縁層２８０等が絶縁層１２１と重ならない領域を有する例を示す図である。容量１００を図７Ｂに示す構成とする場合、例えば図３Ａ乃至図３Ｃに示す絶縁層２８０、領域２３０Ｉ、絶縁層２５０、絶縁層２８４、及び絶縁層２８５等は、絶縁層１２１と重ならない領域を有する。これにより、例えば導電層１１０を他の導電層と接続するために、導電層１１０に達する開口部を絶縁層に設ける場合、絶縁層１２１に開口部を設ける必要がなくなる。これにより、導電層１１０に達する開口部を容易に形成できる。Figure 7B is a diagram showing an example in which insulating layer 280 and the like have regions that do not overlap insulating layer 121. When capacitor 100 has the configuration shown in Figure 7B, for example, insulating layer 280, region 230I, insulating layer 250, insulating layer 284, and insulating layer 285 shown in Figures 3A to 3C have regions that do not overlap insulating layer 121. As a result, when an opening reaching conductive layer 110 is provided in the insulating layer to connect conductive layer 110 to another conductive layer, for example, there is no need to provide an opening in insulating layer 121. This makes it easy to form an opening reaching conductive layer 110.
図７Ｂでは、絶縁層１２１が、導電層１２０の側端部と一致又は概略一致する例を示している。例えば、絶縁層１２１と、導電層１２０と、を同一のマスクを用いて加工することにより、図７Ｂに示す絶縁層１２１、及び導電層１２０を形成できる。Figure 7B shows an example in which the insulating layer 121 coincides or roughly coincides with the side edge of the conductive layer 120. For example, the insulating layer 121 and conductive layer 120 shown in Figure 7B can be formed by processing the insulating layer 121 and the conductive layer 120 using the same mask.
図８Ａ、図８Ｂ、及び図８Ｃは、それぞれ図３Ａ、図３Ｂ、及び図３Ｃに示す絶縁層２５０が、開口部２７０における絶縁層２８４の側面と接する部分を有する例を示す図である。図８Ａ乃至図８Ｃに示す例において、絶縁層２５０は、開口部２７０内で、領域２３０Ｃ及び絶縁層２８４と接することができる。また、絶縁層２５０の、開口部２７０内に配置される部分は、開口部２７０の形状を反映して設けられる。具体的には、開口部２７０の側壁（絶縁層２８４の側面）を覆うように絶縁層２５０が設けられる。そして、開口部２７０の形状を反映した絶縁層２５０の凹部の少なくとも一部を埋め込むように、導電層２６０が設けられる。Figures 8A, 8B, and 8C are diagrams showing examples in which the insulating layer 250 shown in Figures 3A, 3B, and 3C, respectively, has a portion that contacts the side surface of the insulating layer 284 in the opening 270. In the examples shown in Figures 8A to 8C, the insulating layer 250 can contact region 230C and the insulating layer 284 within the opening 270. Furthermore, the portion of the insulating layer 250 that is disposed within the opening 270 is provided to reflect the shape of the opening 270. Specifically, the insulating layer 250 is provided to cover the sidewall of the opening 270 (the side surface of the insulating layer 284). Then, the conductive layer 260 is provided to fill at least a portion of the recess in the insulating layer 250 that reflects the shape of the opening 270.
＜半導体装置の構成材料＞
以下では、本実施の形態の半導体装置に用いることができる材料について説明する。なお、本実施の形態の半導体装置を構成する各層は、単層構造であってもよく、積層構造であってもよい。<Constituent materials of semiconductor device>
Materials that can be used in the semiconductor device of this embodiment will be described below. Note that each layer constituting the semiconductor device of this embodiment may have a single-layer structure or a stacked-layer structure.
［金属酸化物層］
前述の通り、金属酸化物層２３０の領域２３０Ｃは、チャネル形成領域を有する。金属酸化物層２３０の領域２３０Ｃは、さらに、ソース領域及びドレイン領域を有する。ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。金属酸化物層２３０は、単層構造としてもよいし、２層以上の積層構造としてもよい。[Metal oxide layer]
As described above, the region 230C of the metal oxide layer 230 has a channel formation region. The region 230C of the metal oxide layer 230 further has a source region and a drain region. The source region and the drain region are n-type regions (low-resistance regions) with a higher carrier concentration than the channel formation region. The metal oxide layer 230 may have a single-layer structure or a stacked structure of two or more layers.
金属酸化物層２３０に用いる半導体材料の結晶性は特に限定されず、非晶質半導体、単結晶半導体、又は単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、又は一部に結晶領域を有する半導体）のいずれを用いてもよい。単結晶半導体又は結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。The crystallinity of the semiconductor material used for the metal oxide layer 230 is not particularly limited, and any of an amorphous semiconductor, a single-crystal semiconductor, and a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part) may be used. The use of a single-crystal semiconductor or a crystalline semiconductor is preferable because it can suppress deterioration of the transistor characteristics.
トランジスタ２００は、チャネル形成領域を含む金属酸化物層２３０に、半導体として機能する金属酸化物（酸化物半導体ともいう）を有することが好ましい。金属酸化物層２３０に半導体として機能する金属酸化物を用いる場合、トランジスタ２００は、ＯＳトランジスタといえる。The transistor 200 preferably includes a metal oxide (also referred to as an oxide semiconductor) that functions as a semiconductor in the metal oxide layer 230 including the channel formation region. When a metal oxide that functions as a semiconductor is used for the metal oxide layer 230, the transistor 200 can be said to be an OS transistor.
ＯＳトランジスタは、金属酸化物中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）が形成され、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、ＯＳトランジスタはノーマリーオン特性となりやすい。したがって、金属酸化物中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）又は実質的にｉ型化されていることが好ましい。When oxygen vacancies (VO ) and impurities are present in the channel formation region of a metal oxide, the electrical characteristics of an OS transistor are likely to fluctuate, which may result in poor reliability. Furthermore, defects (hereinafter sometimes referred to asVOH ) caused by hydrogen entering the oxygen vacancies may be formed, generating electrons that serve as carriers. Therefore, when oxygen vacancies are present in the channel formation region of a metal oxide, the OS transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region of the metal oxide. In other words, it is preferable that the carrier concentration of the channel formation region of the metal oxide be reduced, and the channel formation region of the metal oxide be made i-type (intrinsic) or substantially i-type.
一方、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、又は水素、窒素、もしくは金属元素等の不純物濃度が高いことでキャリア濃度が増加し、低抵抗化した領域であることが好ましい。すなわち、ＯＳトランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域であることが好ましい。On the other hand, the source and drain regions of an OS transistor preferably have more oxygen vacancies, moreVOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, resulting in an increased carrier concentration and lower resistance. That is, the source and drain regions of an OS transistor are preferably n-type regions with a higher carrier concentration and lower resistance than the channel formation region.
半導体として機能する金属酸化物のバンドギャップは、２．０ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。バンドギャップの大きい金属酸化物を金属酸化物層２３０に用いることで、トランジスタ２００のオフ電流を低減できる。ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。The band gap of a metal oxide that functions as a semiconductor is preferably 2.0 eV or more, more preferably 2.5 eV or more. By using a metal oxide with a wide band gap for the metal oxide layer 230, the off-state current of the transistor 200 can be reduced. Because OS transistors have a small off-state current, the power consumption of a semiconductor device can be sufficiently reduced. Furthermore, because OS transistors have high frequency characteristics, the semiconductor device can operate at high speed.
本発明の一態様に係るトランジスタの半導体層として用いることができる金属酸化物層については、実施の形態２の記載を参照できる。ここでは、詳細な説明は省略する。For a metal oxide layer that can be used as a semiconductor layer of a transistor according to one embodiment of the present invention, the description in Embodiment 2 can be referred to. Detailed description thereof will be omitted here.
なお、本実施の形態の半導体装置には、チャネル形成領域に他の半導体材料を用いたトランジスタを適用してもよい。当該他の半導体材料としては、例えば、単体元素よりなる半導体、又は化合物半導体が挙げられる。Note that the semiconductor device of this embodiment may also be applied to transistors that use other semiconductor materials in the channel formation region. Examples of such other semiconductor materials include semiconductors made of elemental elements and compound semiconductors.
半導体材料に用いることができる、単体元素よりなる半導体として、例えば、シリコン、及びゲルマニウムが挙げられる。また、半導体材料に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）が挙げられる。Examples of semiconductors made of elemental elements that can be used as semiconductor materials include silicon and germanium. Examples of silicon that can be used as semiconductor materials include single-crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon. Examples of polycrystalline silicon include low-temperature polysilicon (LTPS).
半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、及びヒ化ホウ素等が挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。その他、化合物半導体として、例えば、有機半導体、及び、窒化物半導体が挙げられる。なお、前述の金属酸化物も、化合物半導体の一種である。なお、これらの半導体材料に、ドーパントとして不純物が含まれてもよい。Examples of compound semiconductors that can be used for the semiconductor material include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide. Boron nitride that can be used for the semiconductor layer preferably has an amorphous structure. Boron arsenide that can be used for the semiconductor layer preferably has a cubic crystal structure. Other examples of compound semiconductors include organic semiconductors and nitride semiconductors. The aforementioned metal oxides are also a type of compound semiconductor. These semiconductor materials may contain impurities as dopants.
また、本実施の形態の半導体装置には、半導体として機能する層状物質をチャネル形成領域に用いたトランジスタを適用してもよい。層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス結合のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。Furthermore, the semiconductor device of this embodiment may be applied to a transistor in which a layered material that functions as a semiconductor is used in the channel formation region. A layered material is a general term for a group of materials that have a layered crystal structure. A layered crystal structure is a structure in which layers formed by covalent or ionic bonds are stacked via bonds weaker than covalent or ionic bonds, such as van der Waals bonds. Layered materials have high electrical conductivity within each layer, that is, high two-dimensional electrical conductivity. By using a material that functions as a semiconductor and has high two-dimensional electrical conductivity in the channel formation region, a transistor with a large on-current can be provided.
上記層状物質として、例えば、グラフェン、シリセン、カルコゲン化物などが挙げられる。カルコゲン化物は、カルコゲン（第１６族に属する元素）を含む化合物である。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。トランジスタの半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。Examples of the layered material include graphene, silicene, and chalcogenides. Chalcogenides are compounds containing chalcogen (an element belonging to Group 16). Examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides. Specific examples of transition metal chalcogenides that can be used as the semiconductor layer of a transistor include molybdenum sulfide (typically MoS2 ), molybdenum selenide (typically MoSe2 ), molybdenum tellurium (typically MoTe 2 ), tungsten sulfide (typically WS2 ), tungsten selenide (typically WSe2 ), tungsten tellurium (typically WTe2) , hafnium sulfide (typically HfS2 ), hafnium selenide (typically HfSe2 ), zirconium sulfide (typically ZrS2 ), and zirconium selenide (typically ZrSe2 ).
［絶縁層］
半導体装置が有する絶縁層（絶縁層１８０、絶縁層１６０、絶縁層１２１、絶縁層２８０、絶縁層２５０、絶縁層２８４、絶縁層２８５、絶縁層２８７等）には、それぞれ、無機絶縁膜を用いることが好ましい。無機絶縁膜としては、例えば、酸化絶縁膜、窒化絶縁膜、酸化窒化絶縁膜、及び窒化酸化絶縁膜が挙げられる。酸化絶縁膜としては、例えば、酸化シリコン膜、酸化アルミニウム膜、酸化マグネシウム膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜、酸化タンタル膜、酸化セリウム膜、ガリウム亜鉛酸化物膜、及び、ハフニウムアルミネート膜が挙げられる。窒化絶縁膜としては、例えば、窒化シリコン膜、及び窒化アルミニウム膜が挙げられる。酸化窒化絶縁膜としては、例えば、酸化窒化シリコン膜、酸化窒化アルミニウム膜、酸化窒化ガリウム膜、酸化窒化イットリウム膜、及び、酸化窒化ハフニウム膜が挙げられる。窒化酸化絶縁膜としては、例えば、窒化酸化シリコン膜、及び窒化酸化アルミニウム膜が挙げられる。また、半導体装置が有する絶縁層には、有機絶縁膜を用いてもよい。[Insulating layer]
It is preferable to use an inorganic insulating film for each of the insulating layers (insulating layer 180, insulating layer 160, insulating layer 121, insulating layer 280, insulating layer 250, insulating layer 284, insulating layer 285, insulating layer 287, etc.) included in the semiconductor device. Examples of inorganic insulating films include an oxide insulating film, a nitride insulating film, an oxynitride insulating film, and a nitride oxide insulating film. Examples of oxide insulating films include a silicon oxide film, an aluminum oxide film, a magnesium oxide film, a gallium oxide film, a germanium oxide film, an yttrium oxide film, a zirconium oxide film, a lanthanum oxide film, a neodymium oxide film, a hafnium oxide film, a tantalum oxide film, a cerium oxide film, a gallium zinc oxide film, and a hafnium aluminate film. Examples of nitride insulating films include a silicon nitride film and an aluminum nitride film. Examples of oxynitride insulating films include a silicon oxynitride film, an aluminum oxynitride film, a gallium oxynitride film, an yttrium oxynitride film, and a hafnium oxynitride film. Examples of the nitride oxide insulating film include a silicon nitride oxide film and an aluminum nitride oxide film. An insulating layer included in a semiconductor device may be an organic insulating film.
例えば、トランジスタの微細化、及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁層に、比誘電率が高い（ｈｉｇｈ−ｋ）材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁層の等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）の薄膜化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択することが好ましい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。For example, as transistors become more miniaturized and highly integrated, thinner gate insulating layers can cause problems such as leakage current. Using a high-dielectric-constant (high-k) material for the gate insulating layer allows for lower voltage operation of the transistor while maintaining the physical film thickness. It also makes it possible to reduce the equivalent oxide thickness (EOT) of the gate insulating layer. Meanwhile, using a material with a low dielectric constant for the insulating layer that functions as an interlayer film can reduce the parasitic capacitance that occurs between wiring. Therefore, it is preferable to select materials based on the function of the insulating layer. Materials with a low dielectric constant also have high dielectric strength.
比誘電率が高い材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物等が挙げられる。Examples of materials with a high relative dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxynitrides containing silicon and hafnium, and nitrides containing silicon and hafnium.
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコン等の無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン及びアラミド等）、ポリイミド、ポリカーボネート、及びアクリル樹脂等の樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を含む酸化シリコン、炭素を含む酸化シリコン、並びに、炭素及び窒素を含む酸化シリコン等が挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含むことができる。Examples of materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, and resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic resin. Other inorganic insulating materials with a low relative dielectric constant include, for example, silicon oxide containing fluorine, silicon oxide containing carbon, and silicon oxide containing carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.
また、半導体装置が有する絶縁層に、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、及びハフニウムジルコニウム酸化物等の金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウム等から選ばれた一つ又は複数）を添加した材料が挙げられる。ここで、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１又はその近傍にすることができる。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウム等から選ばれた一つ又は複数）を添加した材料、等が挙げられる。また、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１又はその近傍にすることができる。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、又はチタン酸バリウム等のペロブスカイト構造を有する圧電性セラミックスを用いてもよい。Furthermore, a material capable of exhibiting ferroelectricity may be used for the insulating layer of a semiconductor device. Examples of materials capable of exhibiting ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and hafnium zirconium oxide. Examples of materials capable of exhibiting ferroelectricity include a material obtained by adding element J1 (here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to hafnium oxide. Here, the ratio of the number of hafnium atoms to the number of element J1 atoms can be appropriately set; for example, the ratio of the number of hafnium atoms to the number of element J1 atoms can be set to 1:1 or close to that. Examples of materials capable of exhibiting ferroelectricity include a material obtained by adding element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.) to zirconium oxide. The ratio of the number of zirconium atoms to the number of atoms of element J2 can be set as appropriate, for example, the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set to or near 1: 1. Furthermore, as a material that can have ferroelectricity, piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiOx ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), or barium titanate may be used.
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、及びインジウム等から選ばれた一つ又は複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、及びクロム等から選ばれた一つ又は複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、及びカドミウム等から選ばれた一つ又は複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。Furthermore, examples of materials that may exhibit ferroelectricity include metal nitrides containing the elements M1, M2, and nitrogen. Here, the element M1 is one or more elements selected from aluminum, gallium, indium, etc. Furthermore, the element M2 is one or more elements selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, etc. The ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set as appropriate. Furthermore, metal oxides containing the elements M1 and nitrogen may exhibit ferroelectricity even without the element M2. Furthermore, examples of materials that may exhibit ferroelectricity include materials in which the element M3 is added to the above metal nitrides. Furthermore, the element M3 is one or more elements selected from magnesium, calcium, strontium, zinc, cadmium, etc. Here, the ratio between the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ及びＢａＴａＯ２Ｎ等のペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３等が挙げられる。Furthermore, materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO2 N and BaTaO2 N, and GaFeO3 with a κ-alumina structure.
なお、上記の説明においては、金属酸化物及び金属窒化物について例示したがこれに限定されない。例えば、前述の金属酸化物に窒素が添加された金属酸窒化物、又は前述の金属窒化物に酸素が添加された金属窒酸化物等を用いてもよい。Note that, although metal oxides and metal nitrides have been exemplified in the above explanation, the present invention is not limited to these. For example, metal oxynitrides in which nitrogen has been added to the aforementioned metal oxides, or metal oxynitrides in which oxygen has been added to the aforementioned metal nitrides, may also be used.
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物又は化合物を用いることができる。例えば、絶縁層１２１を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料等は、成膜条件だけでなく、各種プロセス等によっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料を強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。Furthermore, as a material capable of exhibiting ferroelectricity, for example, a mixture or compound made up of multiple materials selected from the materials listed above can be used. For example, the insulating layer 121 can have a layered structure made up of multiple materials selected from the materials listed above. However, since the crystal structure (characteristics) of the materials listed above can change not only depending on the film formation conditions but also on various processes, etc., in this specification, a material that exhibits ferroelectricity is not only called a ferroelectric, but also called a material capable of exhibiting ferroelectricity.
ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜であっても強誘電性を有しうることができる。また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができる。したがって、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物を用いることで、半導体装置の微細化を図ることができる。ハフニウム及びジルコニウムを含む金属酸化物としては、代表的には、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）が挙げられる。また、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）にＹ（イットリウム）を添加した金属酸化物を用いることもできる。ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）にＹ（イットリウム）を添加することで、強誘電性を高めることができる。Metal oxides containing one or both of hafnium and zirconium can have ferroelectricity even in thin films of a few nanometers. Furthermore, metal oxides containing one or both of hafnium and zirconium can have ferroelectricity even in very small areas. Therefore, by using metal oxides containing one or both of hafnium and zirconium, miniaturization of semiconductor devices can be achieved. A representative example of a metal oxide containing hafnium and zirconium is HfZrOx (where X is a real number greater than 0). Furthermore, a metal oxide in which Y (yttrium) is added to HfZrOx (where X is a real number greater than 0) can also be used. Adding Y (yttrium) to HfZrOx (where X is a real number greater than 0) can enhance ferroelectricity.
なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、又は金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、又は金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。In this specification, a layer of a material that may have ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film. Furthermore, in this specification, a device having such a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device.
なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素又は窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁層が強誘電性を発現するには、絶縁層１２１は結晶を含む必要がある。特に絶縁層は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁層に含まれる結晶の結晶構造としては、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一又は複数であってもよい。また、絶縁層は、アモルファス構造を有していてもよい。このとき、絶縁層は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。Ferroelectricity is believed to be manifested when an external electric field displaces oxygen or nitrogen in the crystals contained in the ferroelectric layer. It is also believed that the manifestation of ferroelectricity depends on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, for the insulating layer to exhibit ferroelectricity, the insulating layer 121 must contain crystals. It is particularly preferable for the insulating layer to contain crystals with an orthorhombic crystal structure, as this will result in the manifestation of ferroelectricity. The crystal structure of the crystals contained in the insulating layer may be one or more selected from the group consisting of tetragonal, orthorhombic, monoclinic, and hexagonal. The insulating layer may also have an amorphous structure. In this case, the insulating layer may have a composite structure having both an amorphous structure and a crystalline structure.
また、ハフニウム及びジルコニウムの一方又は両方を有する酸化物に、元素周期表における第３族元素を添加することで、当該酸化物中の酸素欠損濃度が高まり、直方晶系の結晶構造を有する結晶が形成されやすくなる。これにより、直方晶系の結晶構造を有する結晶の存在割合が高くなり、残留分極量を大きくすることができるため、好ましい。一方で、第３族元素の添加量が多すぎると、当該酸化物の結晶性が低下し、強誘電性が発現しにくくなる恐れがある。したがって、ハフニウム及びジルコニウムの一方又は両方を有する酸化物における第３族元素の含有率は、０．１ａｔｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下が好ましく、０．１ａｔｏｍｉｃ％以上５ａｔｏｍｉｃ％以下がより好ましく、０．１ａｔｏｍｉｃ％以上３ａｔｏｍｉｃ％以下がさらに好ましい。ここで、第３族元素の含有率とは、層に含有される全ての金属元素の原子数の和における、第３族元素の原子数の割合を指す。第３族元素としては、スカンジウム、ランタン、及びイットリウムから選ばれる一又は複数であることが好ましく、ランタン及びイットリウムの一方又は両方であることがより好ましい。Furthermore, adding a Group 3 element in the periodic table to an oxide containing one or both of hafnium and zirconium increases the concentration of oxygen vacancies in the oxide, making it easier to form crystals with an orthorhombic crystal structure. This is preferable because it increases the proportion of crystals with an orthorhombic crystal structure and increases the remanent polarization. On the other hand, adding too much of the Group 3 element may reduce the crystallinity of the oxide, making it difficult to exhibit ferroelectricity. Therefore, the content of the Group 3 element in an oxide containing one or both of hafnium and zirconium is preferably 0.1 atomic% to 10 atomic%, more preferably 0.1 atomic% to 5 atomic%, and even more preferably 0.1 atomic% to 3 atomic%. Here, the content of the Group 3 element refers to the ratio of the number of atoms of the Group 3 element to the sum of the number of atoms of all metal elements contained in the layer. The Group 3 element is preferably one or more selected from scandium, lanthanum, and yttrium, and more preferably one or both of lanthanum and yttrium.
絶縁層１２１として、前述した比誘電率が高い材料を用いることが好ましい。絶縁層１２１として比誘電率が高い材料を用いることで、リーク電流を抑制できる程度に絶縁層１２１を厚くし、かつ容量１００の静電容量を十分確保することができる。It is preferable to use a material with a high dielectric constant as described above for the insulating layer 121. By using a material with a high dielectric constant for the insulating layer 121, the insulating layer 121 can be made thick enough to suppress leakage current while still ensuring a sufficient capacitance of the capacitor 100.
また、絶縁層１２１は、比誘電率が高い材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い材料と、当該比誘電率が高い材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁層１２１として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁層を積層して用いることで、絶縁耐力が向上し、容量１００の静電破壊を抑制できる。Furthermore, the insulating layer 121 is preferably formed by stacking insulating layers made of materials with a high dielectric constant, and preferably by using a layered structure of a material with a high dielectric constant and a material with a higher dielectric strength than the material with the high dielectric constant. For example, the insulating layer 121 can be formed by stacking zirconium oxide, aluminum oxide, and zirconium oxide in this order. Alternatively, the insulating layer 121 can be formed by stacking zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide in this order. Alternatively, the insulating layer 121 can be formed by stacking hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide in this order. By stacking insulating layers with a relatively high dielectric strength, such as aluminum oxide, the dielectric strength is improved, and electrostatic breakdown of the capacitor 100 can be suppressed.
さらに、絶縁層１２１として、前述した強誘電性を有しうる材料を用いてもよい。Furthermore, the insulating layer 121 may be made of the aforementioned ferroelectric material.
ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、前述のように数ｎｍといった薄膜であっても強誘電性を有しうることができるため、絶縁層１２１として好ましい。絶縁層１２１の膜厚は、１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましく、２０ｎｍ以下がさらに好ましく、１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）がさらに好ましい。また、例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる強誘電体層とすることで、容量１００を、微細化されたトランジスタ等の半導体素子に組み合わせて半導体装置を形成することができる。Metal oxides containing one or both of hafnium and zirconium are preferred for the insulating layer 121 because, as mentioned above, they can exhibit ferroelectricity even in thin films of only a few nanometers. The film thickness of the insulating layer 121 is preferably 100 nm or less, more preferably 50 nm or less, even more preferably 20 nm or less, and even more preferably 10 nm or less (typically, 2 nm to 9 nm). Furthermore, for example, the film thickness is preferably 8 nm to 12 nm. By using a ferroelectric layer that can be thinned, the capacitor 100 can be combined with semiconductor elements such as miniaturized transistors to form a semiconductor device.
また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、絶縁層１２１として好ましい。例えば、強誘電体層の平面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、又は０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、又は１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量１００の占有面積を小さくすることができる。Furthermore, metal oxides containing one or both of hafnium and zirconium can exhibit ferroelectricity even in a small area, making them preferable for the insulating layer 121. For example, the ferroelectric layer can exhibit ferroelectricity even when its area (occupied area) in a plan view is 100 μm2 or less, 10 μm2 or less, 1 μm2 or less, or 0.1 μm2 or less. Furthermore, the ferroelectric layer may exhibit ferroelectricity even when its area is 10,000 nm2 or less, or 1,000 nm2 or less. By using a ferroelectric layer with a small area, the occupied area of the capacitor 100 can be reduced.
強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ等と呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソース及びドレインの一方が、強誘電体キャパシタの一方の端子に接続された構成を有する。よって、容量１００として強誘電体キャパシタを用いる場合、本実施の形態で示す半導体装置は、強誘電体メモリとして機能する。Ferroelectrics are insulators that are polarized internally when an external electric field is applied, and the polarization remains even when the electric field is removed. Therefore, a nonvolatile memory element can be formed using a capacitor (hereinafter sometimes referred to as a ferroelectric capacitor) that uses this material as a dielectric. Nonvolatile memory elements that use ferroelectric capacitors are sometimes called FeRAMs (Ferroelectric Random Access Memory), ferroelectric memories, etc. For example, a ferroelectric memory has a transistor and a ferroelectric capacitor, with one of the source and drain of the transistor connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as capacitor 100, the semiconductor device described in this embodiment functions as a ferroelectric memory.
金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁層で囲むことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、及び、タンタルから選ばれた一以上を含む絶縁層を、単層又は積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁層の材料として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、又は酸化タンタル等の金属酸化物、窒化アルミニウム、又は窒化シリコン等の金属窒化物、窒化酸化シリコン等の金属窒化酸化物を用いることができる。Transistors using metal oxides can have stable electrical characteristics by being surrounded by an insulating layer that prevents impurities and oxygen from passing through. Examples of insulating layers that prevent impurities and oxygen from passing through include single-layer or stacked insulating layers containing one or more elements selected from the group consisting of boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, and tantalum. Specifically, examples of materials that can be used for the insulating layer that prevents impurities and oxygen from passing through include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide; metal nitrides such as aluminum nitride and silicon nitride; and metal nitride oxides such as silicon nitride oxide.
具体的には、水及び水素といった不純物と、酸素と、の透過を抑制する機能を有する絶縁層の材料としては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、並びに、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）といった金属酸化物が挙げられる。また、例えば、窒化アルミニウム、及び窒化シリコンといった窒化物が挙げられる。また、例えば、窒化酸化シリコンといった窒化酸化物が挙げられる。Specific examples of materials for insulating layers that function to suppress the permeation of impurities such as water and hydrogen, and oxygen include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, and oxides containing aluminum and hafnium (hafnium aluminate). Other examples include nitrides such as aluminum nitride and silicon nitride. Other examples include nitride oxides such as silicon nitride oxide.
また、ゲート絶縁層等の、金属酸化物層と接する絶縁層、又は金属酸化物層の近傍に設ける絶縁層は、加熱により脱離する酸素（以下、過剰酸素と呼ぶことがある）を含む領域を有する絶縁層であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁層が、金属酸化物層と接する、又は金属酸化物層の近傍に位置することで、金属酸化物層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁層の材料として、酸化シリコン、酸化窒化シリコン、又は空孔を有する酸化シリコン等が挙げられる。Furthermore, an insulating layer, such as a gate insulating layer, that is in contact with a metal oxide layer or that is provided near a metal oxide layer is preferably an insulating layer that has a region containing oxygen that is released by heating (hereinafter, sometimes referred to as excess oxygen). For example, by having an insulating layer that has a region containing excess oxygen in contact with a metal oxide layer or located near the metal oxide layer, oxygen vacancies in the metal oxide layer can be reduced. Examples of materials for insulating layers that are likely to form regions containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide with vacancies.
金属酸化物層と接する絶縁層、又は金属酸化物層の近傍に設ける絶縁層は、水素に対するバリア絶縁層を用いることが好ましい。当該絶縁層が水素に対するバリア性を有することで、金属酸化物層への水素の拡散を抑制することができる。It is preferable to use a hydrogen barrier insulating layer for the insulating layer in contact with the metal oxide layer or for the insulating layer provided near the metal oxide layer. The insulating layer's barrier properties against hydrogen can suppress the diffusion of hydrogen into the metal oxide layer.
水素を捕獲する又は固着する機能を有する絶縁層の材料としては、ハフニウムを含む酸化物、マグネシウムを含む酸化物、アルミニウムを含む酸化物、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）等の金属酸化物が挙げられる。また、これらの金属酸化物は、さらにジルコニウムを含んでいてもよく、例えば、ハフニウム及びジルコニウムを含む酸化物等が挙げられる。Insulating layer materials capable of capturing or fixing hydrogen include metal oxides such as oxides containing hafnium, oxides containing magnesium, oxides containing aluminum, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate). These metal oxides may also contain zirconium, such as oxides containing hafnium and zirconium.
水素を捕獲する又は固着する機能を有する絶縁層は、アモルファス構造を有することが好ましい。アモルファス構造を有する金属酸化物では、一部の酸素原子がダングリングボンドを有するため、水素を捕獲する又は固着する能力が高い。したがって、当該絶縁層がアモルファス構造を有することで、水素を捕獲する又は固着する機能を高めることができる。例えば、上記金属酸化物にシリコンを添加することで、アモルファス構造を実現してもよい。例えば、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）を用いることが好ましい。An insulating layer that has the function of capturing or fixing hydrogen preferably has an amorphous structure. In metal oxides with an amorphous structure, some oxygen atoms have dangling bonds, which increases the ability to capture or fix hydrogen. Therefore, by having the insulating layer have an amorphous structure, the ability to capture or fix hydrogen can be enhanced. For example, an amorphous structure can be achieved by adding silicon to the above metal oxides. For example, it is preferable to use an oxide containing hafnium and silicon (hafnium silicate).
上記絶縁層をアモルファス構造にすることで、結晶粒界の形成を抑制することができる。結晶粒界の形成が抑制されることで、当該絶縁層の平坦性を高めることができる。これにより絶縁層の膜厚分布が均一化されて、膜厚が極端に薄い部分を低減することができるため、絶縁層の耐圧を向上させることができる。また、絶縁層上に設ける膜の膜厚分布を均一化することができる。また、上記絶縁層の結晶粒界の形成を抑制することで、結晶粒界の欠陥準位に起因するリーク電流を低減することができる。よって、絶縁層をリーク電流の少ない絶縁膜として機能させることができる。By making the insulating layer an amorphous structure, it is possible to suppress the formation of grain boundaries. Suppressing the formation of grain boundaries can improve the flatness of the insulating layer. This makes the film thickness distribution of the insulating layer uniform, reducing areas with extremely thin film thickness, thereby improving the breakdown voltage of the insulating layer. It also makes it possible to uniform the film thickness distribution of the film provided on the insulating layer. Furthermore, by suppressing the formation of grain boundaries in the insulating layer, it is possible to reduce leakage current caused by defect levels at the grain boundaries. Therefore, the insulating layer can function as an insulating film with low leakage current.
なお、上記絶縁層は、一部に結晶領域、及び、結晶粒界の一方又は両方を有する場合がある。Note that the insulating layer may contain crystalline regions and/or grain boundaries in some areas.
なお、本明細書等において、バリア絶縁層とは、バリア性を有する絶縁層のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、又は、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−等の水素と結合した物質等の少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域又は半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、及びＮＯ２等）、及び銅原子等の少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子及び酸素分子等の少なくとも一を指す。In this specification and the like, a barrier insulating layer refers to an insulating layer having barrier properties. The term "barrier properties" refers to a property that makes it difficult for a corresponding substance to diffuse (also referred to as a property that makes it difficult for a corresponding substance to permeate, a property that the permeability of a corresponding substance is low, or a function that suppresses the diffusion of a corresponding substance). When hydrogen is described as a corresponding substance, it refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, a substance bonded to hydrogen, such as a water molecule or OH− . When impurities are described as corresponding substances, they refer to impurities in a channel formation region or a semiconductor layer, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (such as N2 O, NO, and NO2 ), a copper atom, and the like. When oxygen is described as a corresponding substance, it refers to at least one of, for example, an oxygen atom, an oxygen molecule, and the like.
水素に対するバリア絶縁層の材料としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、窒化シリコン、又は窒化酸化シリコン等が挙げられる。Materials for the barrier insulating layer against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, silicon nitride, and silicon nitride oxide.
酸素に対するバリア絶縁層の材料としては、例えば、アルミニウム及びハフニウムの一方又は両方を含む酸化物、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコン等が挙げられる。また、アルミニウム及びハフニウムの一方又は両方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）等が挙げられる。Examples of materials for the oxygen barrier insulating layer include oxides containing either or both of aluminum and hafnium, magnesium oxide, gallium oxide, gallium zinc oxide, silicon nitride, and silicon nitride oxide. Examples of oxides containing either or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
絶縁層１８０、絶縁層１６０、絶縁層２８０、及び絶縁層２８５は層間膜として機能するため、前述した比誘電率が低い材料を用いることが好ましい。比誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減できる。絶縁層１８０、絶縁層１６０、絶縁層２８０、及び絶縁層２８５として、例えば、酸化シリコン又は酸化窒化シリコンを用いることができる。Since the insulating layer 180, the insulating layer 160, the insulating layer 280, and the insulating layer 285 function as interlayer films, it is preferable to use the aforementioned materials with low dielectric constants. By using a material with a low dielectric constant for the interlayer films, the parasitic capacitance that occurs between wirings can be reduced. For example, silicon oxide or silicon oxynitride can be used for the insulating layer 180, the insulating layer 160, the insulating layer 280, and the insulating layer 285.
また、絶縁層２８０中の水素又は水等の不純物濃度は低減されていることが好ましい。これにより、金属酸化物層２３０中のチャネル形成領域への、水素又は水等の不純物の混入を抑制することができる。Furthermore, it is preferable that the concentration of impurities such as hydrogen or water in the insulating layer 280 is reduced. This makes it possible to prevent impurities such as hydrogen or water from entering the channel formation region in the metal oxide layer 230.
例えば、過剰酸素を含む領域を有する絶縁層は、酸素を含む雰囲気で、スパッタリング法で成膜することで形成することができる。また、成膜ガスに水素を含む分子を用いなくてもよいスパッタリング法を用いることで、絶縁層２８０中の水素濃度を低減できる。このように、絶縁層２８０を構成する少なくとも一部の層を、スパッタリング法を用いて成膜することで、絶縁層２８０から金属酸化物層２３０中のチャネル形成領域に酸素を供給し、酸素欠損及びＶＯＨの低減を図ることができる。For example, an insulating layer having a region containing excess oxygen can be formed by sputtering in an oxygen-containing atmosphere. Furthermore, by using a sputtering method that does not require the use of hydrogen-containing molecules in the deposition gas, the hydrogen concentration in the insulating layer 280 can be reduced. By depositing at least a portion of the layers constituting the insulating layer 280 by sputtering, oxygen can be supplied from the insulating layer 280 to the channel formation region in the metal oxide layer 230, thereby reducing oxygen vacancies andVOH .
なお、導電層１２０上の絶縁層２８０の膜厚はトランジスタ２００のチャネル長に影響するため、トランジスタ２００のチャネル長の設計値に合わせて、絶縁層２８０の膜厚を適宜設定する。Note that the thickness of the insulating layer 280 on the conductive layer 120 affects the channel length of the transistor 200, so the thickness of the insulating layer 280 is set appropriately to match the design value of the channel length of the transistor 200.
絶縁層２５０は、水素に対するバリア絶縁層を用いることが好ましい。金属酸化物層２３０上に設けられる絶縁層２５０が水素に対するバリア性を有することで、導電層２６０に含まれる水素が、金属酸化物層２３０の領域２３０Ｃへ拡散することを抑制できる。例えば、窒化シリコン膜は水素に対するバリア性が高いため、絶縁層２５０として好適である。The insulating layer 250 is preferably a barrier insulating layer against hydrogen. The insulating layer 250 provided on the metal oxide layer 230 has barrier properties against hydrogen, which can prevent hydrogen contained in the conductive layer 260 from diffusing into region 230C of the metal oxide layer 230. For example, a silicon nitride film has high barrier properties against hydrogen and is therefore suitable as the insulating layer 250.
また、絶縁層２５０は、領域２３０Ｃと接するため、水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。これにより、領域２３０Ｃに含まれる水素を、より効果的に捕獲させる又は固着させることができる。よって、領域２３０Ｃの水素濃度（特に、トランジスタのチャネル形成領域中の水素濃度）を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型又は実質的にｉ型とすることができる。Furthermore, since the insulating layer 250 is in contact with the region 230C, it is preferable to use an insulating layer that has a function of capturing or fixing hydrogen. This allows the hydrogen contained in the region 230C to be captured or fixed more effectively. Therefore, the hydrogen concentration in the region 230C (particularly, the hydrogen concentration in the channel formation region of the transistor) can be reduced. Therefore,VOH in the channel formation region can be reduced, and the channel formation region can be made i-type or substantially i-type.
また、絶縁層２５０は、過剰酸素を含む領域を有する絶縁層を用いることが好ましい。これにより、絶縁層２５０から領域２３０Ｃに酸素を供給し、領域２３０Ｃ中の酸素欠損を低減することができる。酸化シリコン膜又は酸化窒化シリコン膜等は、熱に対し安定な構造を有するため、絶縁層２５０として好適である。Furthermore, it is preferable to use an insulating layer having a region containing excess oxygen as insulating layer 250. This allows oxygen to be supplied from insulating layer 250 to region 230C, reducing oxygen vacancies in region 230C. Silicon oxide films, silicon oxynitride films, and the like are suitable as insulating layer 250 because they have a thermally stable structure.
例えば図３Ａでは、絶縁層２５０が単層構造である例を示す。なお、絶縁層２５０は２層以上の積層構造とすることが可能である。このとき、絶縁層２５０は、２種以上の膜によって形成されると好ましい。絶縁層２５０を２種以上の膜とすることで、複数の機能を絶縁層２５０に付与することができる。絶縁層２５０が有する機能としては、例えば、領域２３０Ｃから水素を引き抜く機能、及び領域２３０Ｃに水素が拡散することを抑制する機能等が挙げられる。For example, Figure 3A shows an example in which insulating layer 250 has a single-layer structure. However, insulating layer 250 can also have a stacked structure of two or more layers. In this case, insulating layer 250 is preferably formed from two or more types of films. By forming insulating layer 250 from two or more types of films, multiple functions can be imparted to insulating layer 250. Examples of functions that insulating layer 250 has include the function of extracting hydrogen from region 230C and the function of suppressing hydrogen diffusion into region 230C.
例えば、絶縁層２５０は、第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の２層構造とすることが可能である。このとき、第１の絶縁層が領域２３０Ｃと接する。例えば、第１の絶縁層として水素を捕獲する又は固着する機能を有する絶縁層を用い、第２の絶縁層として水素に対するバリア絶縁層を用いることが好ましい。このような構成にすることで、領域２３０Ｃ中の水素濃度を低減でき、及び領域２３０Ｃへの水素の拡散を抑制することができる。したがって、信頼性の高いトランジスタを実現できる。例えば、第１の絶縁層として酸化ハフニウム膜又はハフニウムシリケート膜を用い、第２の絶縁層として窒化シリコン膜を用いることができる。For example, insulating layer 250 can have a two-layer structure consisting of a first insulating layer and a second insulating layer on the first insulating layer. In this case, the first insulating layer contacts region 230C. For example, it is preferable to use an insulating layer that has the function of capturing or fixing hydrogen as the first insulating layer, and a barrier insulating layer against hydrogen as the second insulating layer. With this configuration, the hydrogen concentration in region 230C can be reduced and the diffusion of hydrogen into region 230C can be suppressed. Therefore, a highly reliable transistor can be realized. For example, a hafnium oxide film or hafnium silicate film can be used as the first insulating layer, and a silicon nitride film can be used as the second insulating layer.
又は、例えば、第１の絶縁層として過剰酸素を含む領域を有する絶縁層を用い、第２の絶縁層として水素に対するバリア絶縁層を用いることが好ましい。又は、例えば、第１の絶縁層として過剰酸素を含む領域を有する絶縁層を用い、第２の絶縁層として水素を捕獲する又は固着する機能を有する絶縁層を用いることが好ましい。このような構成にすることで、領域２３０Ｃ中の酸素欠損量及び水素濃度を低減でき、領域２３０Ｃへの水素の拡散を抑制することができる。したがって、信頼性の高いトランジスタを実現できる。Alternatively, for example, it is preferable to use an insulating layer having a region containing excess oxygen as the first insulating layer, and a barrier insulating layer against hydrogen as the second insulating layer. Alternatively, for example, it is preferable to use an insulating layer having a region containing excess oxygen as the first insulating layer, and an insulating layer having the function of capturing or fixing hydrogen as the second insulating layer. By using such a configuration, the amount of oxygen vacancies and hydrogen concentration in region 230C can be reduced, and diffusion of hydrogen into region 230C can be suppressed. Therefore, a highly reliable transistor can be realized.
また、例えば、絶縁層２５０は、金属酸化物層２３０と第１の絶縁層との間に第３の絶縁層を有することが可能である。別言すると、絶縁層２５０は、第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の３層構造とすることが可能である。Also, for example, the insulating layer 250 can have a third insulating layer between the metal oxide layer 230 and the first insulating layer. In other words, the insulating layer 250 can have a three-layer structure including a third insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer.
例えば、第３の絶縁層として、過剰酸素を含む領域を有する絶縁層又は比誘電率が低い材料を有する絶縁層を用い、第１の絶縁層として、水素を捕獲する又は固着する機能を有する絶縁層を用い、第２の絶縁層として、水素及び酸素に対するバリア性を有する絶縁層を用いることが好ましい。第３の絶縁層は、酸化シリコン膜又は酸化窒化シリコン膜を用いることが好ましい。金属酸化物層２３０の領域２３０Ｃと接する第３の絶縁層に酸化膜を用いることで、領域２３０Ｃに酸素を供給することができる。また、第２の絶縁層を設けることで、第３の絶縁層に含まれる酸素が導電層２６０に拡散することを抑制し、導電層２６０の酸化を抑制することができる。また、第３の絶縁層から領域２３０Ｃに供給される酸素量が減少することを抑制できる。For example, it is preferable to use an insulating layer having a region containing excess oxygen or an insulating layer made of a material with a low dielectric constant as the third insulating layer, an insulating layer having the function of capturing or fixing hydrogen as the first insulating layer, and an insulating layer having barrier properties against hydrogen and oxygen as the second insulating layer. The third insulating layer is preferably a silicon oxide film or a silicon oxynitride film. By using an oxide film for the third insulating layer in contact with region 230C of the metal oxide layer 230, oxygen can be supplied to region 230C. Furthermore, providing a second insulating layer can prevent oxygen contained in the third insulating layer from diffusing into the conductive layer 260, thereby preventing oxidation of the conductive layer 260. It is also possible to prevent a decrease in the amount of oxygen supplied from the third insulating layer to region 230C.
また、例えば、絶縁層２５０は、金属酸化物層２３０と第３の絶縁層との間に第４の絶縁層を有することが可能である。別言すると、絶縁層２５０は、第４の絶縁層と、第４の絶縁層上の第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の４層構造とすることが可能である。Also, for example, insulating layer 250 can have a fourth insulating layer between metal oxide layer 230 and the third insulating layer. In other words, insulating layer 250 can have a four-layer structure including a fourth insulating layer, a third insulating layer on the fourth insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer.
第４の絶縁層として、酸素に対するバリア性を有する絶縁層を用いることが好ましい。なお、第１乃至第３の絶縁層については、前述の３層構造に用いる層と同様の構成を適用できる。第４の絶縁層は、金属酸化物層２３０の領域２３０Ｃ及び導電層２４０と接する層である。第４の絶縁層が、酸素に対するバリア性を有することで、領域２３０Ｃから酸素が脱離することを抑制できる。また、導電層２４０の側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２００のオン電流の低下、又は電界効果移動度の低下を起こすことを抑制できる。It is preferable to use an insulating layer that has a barrier property against oxygen as the fourth insulating layer. Note that the same configuration as the layers used in the three-layer structure described above can be applied to the first to third insulating layers. The fourth insulating layer is a layer that contacts region 230C of the metal oxide layer 230 and the conductive layer 240. The fourth insulating layer's barrier property against oxygen can prevent oxygen from being released from region 230C. Furthermore, it can prevent the side surfaces of the conductive layer 240 from being oxidized and an oxide film from being formed on the side surfaces. This can prevent a decrease in the on-state current or field-effect mobility of the transistor 200.
第４の絶縁層として、例えば、酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜は、水素を捕獲する又は固着する機能を有するため、領域２３０Ｃと接する第４の絶縁層として好適である。具体的には、絶縁層２５０は、領域２３０Ｃ側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜の順で積層された４層構造を用いることが好ましい。For example, an aluminum oxide film may be used as the fourth insulating layer. Because an aluminum oxide film has the function of capturing or adhering hydrogen, it is suitable as the fourth insulating layer in contact with region 230C. Specifically, it is preferable that insulating layer 250 have a four-layer structure in which, from the region 230C side, an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film are stacked in this order.
絶縁層２５０は薄膜であることが好ましい。例えば、絶縁層２５０の膜厚を、１ｎｍ以上２０ｎｍ以下、好ましくは３ｎｍ以上１０ｎｍ以下とすることで、トランジスタ特性の一つである、サブスレッショルドスイング値（Ｓ値ともいう）を小さくすることができる。なお、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。The insulating layer 250 is preferably a thin film. For example, by setting the thickness of the insulating layer 250 to 1 nm or more and 20 nm or less, preferably 3 nm or more and 10 nm or less, the subthreshold swing value (also known as the S value), which is one of the transistor characteristics, can be reduced. Note that the S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude while the drain voltage is constant in the subthreshold region.
また、絶縁層２５０を構成する各層の膜厚は、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５ｎｍ以下がより好ましく、０．５ｎｍ以上５ｎｍ以下がより好ましく、１ｎｍ以上５ｎｍ未満がより好ましく、１ｎｍ以上３ｎｍ以下がさらに好ましい。なお、絶縁層２５０を構成する各層は、少なくとも一部において、上記のような膜厚の領域を有していることが好ましい。Furthermore, the film thickness of each layer constituting the insulating layer 250 is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5 nm or less, more preferably 0.5 nm or more and 5 nm or less, more preferably 1 nm or more and less than 5 nm, and even more preferably 1 nm or more and 3 nm or less. It is preferable that each layer constituting the insulating layer 250 has a region with the above-mentioned film thickness in at least a portion thereof.
代表的には、第４の絶縁層、第３の絶縁層、第１の絶縁層、及び第２の絶縁層の膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタを微細化又は高集積化しても良好な電気特性を有することができる。Typically, the film thicknesses of the fourth insulating layer, third insulating layer, first insulating layer, and second insulating layer are 1 nm, 2 nm, 2 nm, and 1 nm, respectively. This configuration allows the transistor to have good electrical characteristics even when miniaturized or highly integrated.
なお、４層構造の絶縁層２５０において、第２の絶縁層を設けない構成としてもよい。例えば、第４の絶縁層として、酸素に対するバリア性を有する絶縁層を用い、第３の絶縁層として、比誘電率が低い材料を有する絶縁層を用い、第１の絶縁層として、水素を捕獲する又は固着する機能を有する絶縁層を用いることが可能である。具体的には、領域２３０Ｃ側から、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜の順で積層された３層構造を用いることが可能である。Note that the four-layer insulating layer 250 may not necessarily have a second insulating layer. For example, an insulating layer with oxygen barrier properties may be used as the fourth insulating layer, an insulating layer made of a material with a low dielectric constant may be used as the third insulating layer, and an insulating layer with the function of capturing or fixing hydrogen may be used as the first insulating layer. Specifically, a three-layer structure may be used in which, from the region 230C side, an aluminum oxide film, a silicon oxide film, and a hafnium oxide film are stacked in this order.
なお、複数の絶縁膜の積層構造を有する絶縁層２５０の形成において、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスを２回以上、用いることが好ましい。例えば、絶縁層２５０が有する複数の絶縁膜のうち、２種以上がＡＬＤプロセスを用いて形成されることが好ましい。少なくとも２種以上の絶縁膜をＡＬＤプロセスにより形成することにより、絶縁層２５０の被覆性及び膜厚の均一性を高めることができる。また、２種以上の膜、例えば２種以上の絶縁膜を、ＡＬＤプロセスを用いて連続して形成することで生産性を高めることが可能となる。In addition, when forming the insulating layer 250, which has a stacked structure of multiple insulating films, it is preferable to use the atomic layer deposition (ALD) process two or more times. For example, it is preferable that two or more of the multiple insulating films in the insulating layer 250 be formed using the ALD process. By forming at least two or more insulating films using the ALD process, the coverage and film thickness uniformity of the insulating layer 250 can be improved. Furthermore, by continuously forming two or more films, for example, two or more insulating films, using the ALD process, it is possible to increase productivity.
［導電層］
半導体装置が有する導電層（導電層１１０、導電層１１５、導電層１２０、導電層２４０ａ、導電層２４０ｂ、導電層２６０、導電層２６５等）には、それぞれ、アルミニウム、クロム、銅、銀、金、白金、亜鉛、タンタル、ニッケル、チタン、鉄、コバルト、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、及びランタン等から選ばれた金属元素、又は前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、又は当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイド等のシリサイドを用いてもよい。[Conductive layer]
The conductive layers (conductive layer 110, conductive layer 115, conductive layer 120, conductive layer 240a, conductive layer 240b, conductive layer 260, conductive layer 265, etc.) included in the semiconductor device preferably contain a metal element selected from aluminum, chromium, copper, silver, gold, platinum, zinc, tantalum, nickel, titanium, iron, cobalt, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing any of the above metal elements or an alloy combining the above metal elements. The alloy containing any of the above metal elements may be a nitride of the alloy or an oxide of the alloy. For example, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. are preferably used. Furthermore, semiconductors with high electrical conductivity, such as polycrystalline silicon containing impurity elements such as phosphorus, and silicides such as nickel silicide may also be used.
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、又はチタン及びアルミニウムを含む窒化物等の窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、又はランタン及びニッケルを含む酸化物等の酸素を含む導電性材料、チタン、タンタル、又はルテニウム等の金属元素を含む材料は、酸化されにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）ともいう）、及び、酸化タングステンを含むインジウム亜鉛酸化物等が挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。In addition, conductive materials containing nitrogen, such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum; conductive materials containing oxygen, such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel; and materials containing metal elements such as titanium, tantalum, or ruthenium, are preferred because they are conductive materials that are resistant to oxidation, have the function of suppressing oxygen diffusion, or maintain conductivity even after absorbing oxygen. Examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide (In-Sn oxide, also known as ITO), indium tin oxide containing titanium oxide, indium tin oxide containing silicon oxide (also known as ITSO), indium zinc oxide (In-Zn oxide, also known as IZO (registered trademark)), and indium zinc oxide containing tungsten oxide. In this specification, a conductive film formed using a conductive material containing oxygen may be referred to as an oxide conductive film.
タングステン、銅、又はアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。Conductive materials primarily composed of tungsten, copper, or aluminum are preferred due to their high conductivity.
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。Moreover, multiple conductive layers formed from the above materials may be stacked. For example, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen. Moreover, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing nitrogen. Moreover, a layered structure may be formed by combining the above-mentioned material containing a metal element with a conductive material containing oxygen and a conductive material containing nitrogen.
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から脱離した酸素がチャネル形成領域に供給されやすくなる。When a metal oxide is used for the channel formation region of a transistor, the conductive layer that functions as the gate electrode preferably has a stacked structure that combines a material containing the above-mentioned metal element and a conductive material containing oxygen. In this case, the conductive material containing oxygen is preferably provided on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen desorbed from the conductive material is more easily supplied to the channel formation region.
導電層１１０として、タングステン等の導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電層１１０の導電性を向上させ、配線ＣＡＬとして十分に機能させることができる。A highly conductive material such as tungsten can be used for the conductive layer 110. By using such a highly conductive material, the conductivity of the conductive layer 110 can be improved, allowing it to function sufficiently as a wiring CAL.
また、導電層１１５は、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料等を、単層又は積層で用いることが好ましい。例えば、窒化チタン、又はＩＴＳＯ等を用いてもよい。又は、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。又は、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁層１２１に酸化物を用いる場合、絶縁層１２１によって導電層１１５が酸化されることを抑制できる。また、絶縁層１６０に酸化物を用いる場合、絶縁層１６０によって導電層１１５が酸化されることを抑制できる。Furthermore, the conductive layer 115 is preferably made of a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing oxygen diffusion, and is used in a single layer or a stacked layer. For example, titanium nitride or ITSO may be used. Alternatively, for example, a structure in which titanium nitride is stacked on tungsten may be used. Alternatively, for example, a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used. With such a structure, when an oxide is used for the insulating layer 121, the insulating layer 121 can suppress oxidation of the conductive layer 115. Furthermore, when an oxide is used for the insulating layer 160, the insulating layer 160 can suppress oxidation of the conductive layer 115.
導電層１２０及び導電層２４０は、それぞれ、金属酸化物層２３０の領域２３０Ｃと接する導電層である。よって、導電層１２０及び導電層２４０には、それぞれ、酸化されにくい導電性材料、酸化されても電気抵抗が低く保たれる導電性材料、導電性を有する金属酸化物（酸化物導電体ともいう）、又は、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電層１２０及び導電層２４０の導電率が低下することを抑制できる。The conductive layer 120 and the conductive layer 240 are each conductive layers in contact with region 230C of the metal oxide layer 230. Therefore, for the conductive layer 120 and the conductive layer 240, it is preferable to use a conductive material that is resistant to oxidation, a conductive material that maintains low electrical resistance even when oxidized, a metal oxide that has conductivity (also called an oxide conductor), or a conductive material that has the function of suppressing oxygen diffusion. Examples of such conductive materials include conductive materials containing nitrogen and conductive materials containing oxygen. This can suppress a decrease in the conductivity of the conductive layer 120 and the conductive layer 240.
導電層１２０として酸素を含む導電性材料を用いることで、導電層１２０が酸素を吸収しても導電性を維持することができる。同様に、導電層２４０として酸素を含む導電性材料を用いることで、導電層２４０が酸素を吸収しても導電性を維持することができる。また、導電層１２０及び導電層２４０のそれぞれとして、例えば、ＩＴＯ、ＩＴＳＯ、Ｉｎ−Ｚｎ酸化物等を用いることが好ましい。By using a conductive material containing oxygen for the conductive layer 120, the conductive layer 120 can maintain its conductivity even if it absorbs oxygen. Similarly, by using a conductive material containing oxygen for the conductive layer 240, the conductive layer 240 can maintain its conductivity even if it absorbs oxygen. Furthermore, it is preferable to use, for example, ITO, ITSO, In-Zn oxide, etc. for each of the conductive layer 120 and the conductive layer 240.
導電層１２０及び導電層２４０がそれぞれ積層構造である場合、当該積層構造のうち、領域２３０Ｃとの接触面積が最も大きい層に酸素を含む導電性材料を用いることで、導電層１２０と領域２３０Ｃとの間、及び導電層２４０と領域２３０Ｃとの間それぞれのコンタクト抵抗を低くすることができる。When conductive layer 120 and conductive layer 240 each have a laminated structure, the contact resistance between conductive layer 120 and region 230C and between conductive layer 240 and region 230C can be reduced by using a conductive material containing oxygen in the layer of the laminated structure that has the largest contact area with region 230C.
例えば図５Ａに示す導電層１２０は、導電層１２０＿１と、導電層１２０＿１上の導電層１２０＿２と、の２層構造である。このとき、例えば、導電層１２０＿２として、酸素を含む導電性材料を用いることが好ましい。また、導電層１２０＿１として、導電層１２０＿２よりも導電性が高い材料を用いることが好ましい。具体的には、導電層１２０＿２として、酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、又はＩｎ−Ｚｎ酸化物）を用い、導電層１２０＿１として、タングステンを用いることが好ましい。また、導電層１２０＿１として、ルテニウム、窒化チタン、又は窒化タンタル等を用いてもよい。領域２３０Ｃと主に接する導電層１２０＿２として酸化物導電体を用いることで、領域２３０Ｃとの間のコンタクト抵抗を低くすることができる。また、導電層１２０を構成する層に、酸化物導電体よりも導電性が高い材料を用いることで、導電層１２０の導電性を高めることができる。5A has a two-layer structure including a conductive layer 120_1 and a conductive layer 120_2 on the conductive layer 120_1. In this case, for example, a conductive material containing oxygen is preferably used for the conductive layer 120_2. Furthermore, a material having higher conductivity than the conductive layer 120_2 is preferably used for the conductive layer 120_1. Specifically, an oxide conductor (e.g., ITO, ITSO, or In-Zn oxide) is preferably used for the conductive layer 120_2, and tungsten is preferably used for the conductive layer 120_1. Ruthenium, titanium nitride, tantalum nitride, or the like may also be used for the conductive layer 120_1. By using an oxide conductor for the conductive layer 120_2, which is mainly in contact with the region 230C, the contact resistance with the region 230C can be reduced. Furthermore, by using a material having higher conductivity than an oxide conductor for the layers constituting the conductive layer 120, the conductivity of the conductive layer 120 can be increased.
なお、導電層１２０＿１として、酸素を含む導電性材料を用い、導電層１２０＿２として、導電層１２０＿１よりも導電性が高い材料を用いることもできる。この場合、導電層１２０のうち、領域２３０Ｃ中のチャネル形成領域に最も近い層に、当該導電性が高い材料が用いられる。したがって、ソースとドレインの間の電流経路を短くでき、トランジスタ２００のオン電流を大きくすることができる。Note that a conductive material containing oxygen can be used for the conductive layer 120_1, and a material having higher conductivity than the conductive layer 120_1 can be used for the conductive layer 120_2. In this case, the highly conductive material is used for the layer of the conductive layer 120 closest to the channel formation region in region 230C. Therefore, the current path between the source and drain can be shortened, and the on-state current of the transistor 200 can be increased.
例えば図５Ａに示す導電層２４０ａは、導電層２４０ａ１と、導電層２４０ａ１上の導電層２４０ａ２と、の２層構造である。同様に、例えば図５Ａに示す導電層２４０ｂは、導電層２４０ｂ１と、導電層２４０ｂ１上の導電層２４０ｂ２と、の２層構造である。このとき、例えば、導電層２４０ａ２及び導電層２４０ｂ２として、酸素を含む導電性材料を用いることが好ましい。また、導電層２４０ａ１及び導電層２４０ｂ１として、それぞれ導電層２４０ａ２及び導電層２４０ｂ２よりも導電性が高い材料を用いることが好ましい。具体的には、導電層２４０ａ２及び導電層２４０ｂ２として、酸化物導電体（例えば、ＩＴＯ、ＩＴＳＯ、又はＩｎ−Ｚｎ酸化物）を用い、導電層２４０ａ１及び導電層２４０ｂ１として、タングステンを用いることが好ましい。また、導電層２４０ａ１及び導電層２４０ｂ１として、ルテニウム、窒化チタン、又は窒化タンタル等を用いてもよい。領域２３０Ｃと主に接する導電層２４０ａ２及び導電層２４０ｂ２として酸化物導電体を用いることで、領域２３０Ｃとの間のコンタクト抵抗を低くすることができる。また、導電層２４０ａを構成する層、及び導電層２４０ｂを構成する層に、酸化物導電体よりも導電性が高い材料を用いることで、それぞれ導電層２４０ａ、及び導電層２４０ｂの導電性を高めることができる。For example, the conductive layer 240a shown in FIG. 5A has a two-layer structure consisting of a conductive layer 240a1 and a conductive layer 240a2 on the conductive layer 240a1. Similarly, the conductive layer 240b shown in FIG. 5A has a two-layer structure consisting of a conductive layer 240b1 and a conductive layer 240b2 on the conductive layer 240b1. In this case, for example, it is preferable to use a conductive material containing oxygen for the conductive layer 240a2 and the conductive layer 240b2. It is also preferable to use a material having higher conductivity than the conductive layer 240a2 and the conductive layer 240b2 for the conductive layer 240a1 and the conductive layer 240b1. Specifically, it is preferable to use an oxide conductor (e.g., ITO, ITSO, or In-Zn oxide) for the conductive layer 240a2 and the conductive layer 240b2, and to use tungsten for the conductive layer 240a1 and the conductive layer 240b1. Conductive layer 240a1 and conductive layer 240b1 may also be made of ruthenium, titanium nitride, tantalum nitride, or the like. By using an oxide conductor for conductive layer 240a2 and conductive layer 240b2, which are primarily in contact with region 230C, the contact resistance with region 230C can be reduced. Furthermore, by using a material with higher conductivity than an oxide conductor for the layers that make up conductive layer 240a and conductive layer 240b, the conductivity of conductive layer 240a and conductive layer 240b, respectively, can be increased.
なお、導電層２４０ａ１及び導電層２４０ｂ１として、酸素を含む導電性材料を用い、導電層２４０ａ２及び導電層２４０ｂ２として、それぞれ導電層２４０ａ１及び導電層２４０ｂ１よりも導電性が高い材料を用いることもできる。この場合、導電層２４０ａ及び導電層２４０ｂのうち、それぞれ領域２３０Ｃ中のチャネル形成領域に最も近い層に酸化物導電体が用いられる。したがって、ソースとドレインの間の電流経路を短くでき、トランジスタ２００のオン電流を大きくすることができる。Note that conductive layers 240a1 and 240b1 may be made of a conductive material containing oxygen, and conductive layers 240a2 and 240b2 may be made of a material having higher conductivity than conductive layers 240a1 and 240b1. In this case, oxide conductors are used for conductive layers 240a and 240b, respectively, which are closest to the channel formation region in region 230C. This allows the current path between the source and drain to be shortened, thereby increasing the on-state current of transistor 200.
導電層２６０は、タングステン等の導電性が高い材料を用いることが好ましい。また、導電層２６０として、酸化されにくい導電性材料、又は、酸素の拡散を抑制する機能を有する導電性材料等を用いることが好ましい。当該導電性材料としては、前述の通り、窒素を含む導電性材料（例えば、窒化チタン又は窒化タンタル等）、及び酸素を含む導電性材料（例えば、酸化ルテニウム等）等が挙げられる。これにより、導電層２６０の導電率が低下することを抑制できる。The conductive layer 260 is preferably made of a highly conductive material such as tungsten. It is also preferable to use a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing the diffusion of oxygen. As mentioned above, such conductive materials include conductive materials containing nitrogen (e.g., titanium nitride or tantalum nitride) and conductive materials containing oxygen (e.g., ruthenium oxide). This can prevent the conductivity of the conductive layer 260 from decreasing.
また、導電層２６０には、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料（例えば、窒化チタン、窒化タンタル等）を用いてもよい。また、ＩＴＯ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、Ｉｎ−Ｚｎ酸化物、及び、ＩＴＳＯから選ばれる一つ又は複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。又は、外方の絶縁層等から混入する水素を捕獲することができる場合がある。Furthermore, the conductive layer 260 preferably uses a conductive material containing oxygen and the metal element contained in the metal oxide in which the channel is formed. Alternatively, the conductive material containing the aforementioned metal element and nitrogen (e.g., titanium nitride, tantalum nitride, etc.) may also be used. Alternatively, one or more selected from ITO, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, In-Zn oxide, and ITSO may also be used. Alternatively, indium gallium zinc oxide containing nitrogen may also be used. Using such a material may make it possible to capture hydrogen contained in the metal oxide in which the channel is formed. Alternatively, it may make it possible to capture hydrogen introduced from an outer insulating layer, etc.
例えば図５Ａでは、導電層２６０が単層構造である例を示す。なお、導電層２６０は、２層以上の積層構造とすることが可能である。例えば、導電層２６０は、窒化チタン膜と、窒化チタン膜上のタングステン膜と、の２層構造とすることができる。また、導電層２６０は、窒化タンタル膜と、窒化タンタル膜上の銅膜と、の２層構造とすることができる。このような構成とすることで、導電層２６０の導電率を高めることができる。For example, Figure 5A shows an example in which the conductive layer 260 has a single-layer structure. Note that the conductive layer 260 can also have a stacked structure of two or more layers. For example, the conductive layer 260 can have a two-layer structure of a titanium nitride film and a tungsten film on the titanium nitride film. Alternatively, the conductive layer 260 can have a two-layer structure of a tantalum nitride film and a copper film on the tantalum nitride film. Such a structure can increase the conductivity of the conductive layer 260.
また、導電層２６０は、３層以上の積層構造であってもよい。導電層２６０は、例えば、窒化タンタル膜と、窒化タンタル膜上の窒化チタン膜と、窒化チタン膜上のタングステン膜と、の３層構造としてもよい。The conductive layer 260 may also have a stacked structure of three or more layers. For example, the conductive layer 260 may have a three-layer structure of a tantalum nitride film, a titanium nitride film on the tantalum nitride film, and a tungsten film on the titanium nitride film.
導電層２６５には、導電層２６０に適用可能な材料を用いることができる。導電層２６５として、例えば、耐熱性と導電性を両立するタングステン又はモリブデン等の高融点材料を用いることができる。又は、アルミニウム又は銅等の低抵抗導電性材料を用いることができる。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。The conductive layer 265 can be made of a material that can be used for the conductive layer 260. For example, a high-melting-point material that has both heat resistance and conductivity, such as tungsten or molybdenum, can be used for the conductive layer 265. Alternatively, a low-resistance conductive material, such as aluminum or copper, can be used. Using a low-resistance conductive material can reduce wiring resistance.
［基板］
トランジスタを形成する基板としては、例えば、絶縁体基板、半導体基板、又は導電体基板を用いることができる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板等）、樹脂基板等がある。また、半導体基板としては、例えば、シリコンもしくはゲルマニウムを材料とした半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、もしくは酸化ガリウムからなる化合物半導体基板等がある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等がある。導電体基板としては、黒鉛基板、金属基板、合金基板、又は導電性樹脂基板等がある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板等がある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板等がある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、又は記憶素子等がある。[substrate]
Substrates on which transistors are formed can include, for example, insulating substrates, semiconductor substrates, or conductive substrates. Examples of insulating substrates include glass substrates, quartz substrates, sapphire substrates, stabilized zirconia substrates (e.g., yttria-stabilized zirconia substrates), and resin substrates. Examples of semiconductor substrates include semiconductor substrates made of silicon or germanium, or compound semiconductor substrates made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide. Examples of semiconductor substrates include those having an insulating region within the semiconductor substrate, such as an SOI (Silicon-On-Insulator) substrate. Examples of conductive substrates include graphite substrates, metal substrates, alloy substrates, and conductive resin substrates. Other examples include substrates having a metal nitride or a metal oxide. Examples of other substrates include a substrate in which a conductor or semiconductor is provided on an insulating substrate, a substrate in which a conductor or insulator is provided on a semiconductor substrate, and a substrate in which a semiconductor or insulator is provided on a conductive substrate. Alternatively, a substrate provided with elements may be used, such as a capacitor element, a resistor element, a switch element, a light-emitting element, or a memory element.
＜半導体装置の作製方法例＞
次に、本発明の一態様の半導体装置の作製方法について、図面を用いて説明する。なお、各要素の材料及び形成方法について、先に説明した部分と同様の部分については説明を省略することがある。<Example of Manufacturing Method of Semiconductor Device>
Next, a method for manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to the drawings. Note that with regard to materials and formation methods of elements, descriptions of parts that are similar to those described above may be omitted.
各図の（Ａ）は、平面図を示す。また、各図の（Ｂ）はそれぞれ、各図の（Ａ）にＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）はそれぞれ、各図の（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。(A) in each figure shows a plan view. (B) in each figure shows a cross-sectional view corresponding to the portion indicated by the dashed line A1-A2 in (A) of each figure. (C) in each figure shows a cross-sectional view corresponding to the portion indicated by the dashed line A3-A4 in (A) of each figure.
半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ法等を用いて形成することができる。The thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed using methods such as sputtering, chemical vapor deposition (CVD), vacuum evaporation, molecular beam epitaxy (MBE), pulsed laser deposition (PLD), and ALD.
なお、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法、さらにパルス的に電極に印加する電圧を変化させるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属導電膜を成膜する場合に用いられる。また、パルスＤＣスパッタリング法は、主に、酸化物、窒化物、及び炭化物等の化合物をリアクティブスパッタリング法で成膜する際に用いられる。Sputtering methods include RF sputtering, which uses a high-frequency power supply as the sputtering power source; DC sputtering, which uses a direct-current power supply; and pulsed DC sputtering, which changes the voltage applied to the electrode in pulses. RF sputtering is primarily used to deposit insulating films, while DC sputtering is primarily used to deposit metal conductive films. Pulsed DC sputtering is primarily used to deposit films of compounds such as oxides, nitrides, and carbides using reactive sputtering.
また、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法等に分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。CVD methods can also be classified into plasma-enhanced CVD (PECVD), which uses plasma; thermal CVD (TCVD: Thermal CVD), which uses heat; and photo-CVD (Photo-CVD), which uses light. They can also be further divided into metal CVD (MCVD: Metal CVD) and metal-organic CVD (MOCVD: Metal Organic CVD), depending on the source gas used.
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量等）等は、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子等が破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。Plasma CVD can produce high-quality films at relatively low temperatures. Furthermore, because thermal CVD does not use plasma, it is a film formation method that can minimize plasma damage to the workpiece. For example, wiring, electrodes, elements (transistors, capacitors, etc.) included in semiconductor devices can become charged up by receiving electrical charge from the plasma. When this happens, the accumulated electrical charge can destroy the wiring, electrodes, elements, etc. included in the semiconductor device. On the other hand, thermal CVD, which does not use plasma, does not cause such plasma damage, and can therefore increase the yield of semiconductor devices. Furthermore, because thermal CVD does not cause plasma damage during film formation, films with fewer defects can be produced.
また、ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ法等を用いることができる。Also available ALD methods include thermal ALD, in which the reaction between the precursor and reactant is carried out using only thermal energy, and PEALD, which uses plasma-excited reactants.
なお、ＡＬＤ法で用いるプリカーサには炭素又は塩素等の元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜方法により設けられた膜と比較して、炭素又は塩素等の元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳ又はＳＩＭＳを用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、及び、不純物除去処理の実施の一方又は双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量が少ないことがある。Note that some precursors used in the ALD method contain elements such as carbon or chlorine. Therefore, films formed by the ALD method may contain larger amounts of elements such as carbon or chlorine than films formed by other film formation methods. The amounts of these elements can be quantified using XPS or SIMS. Note that, although the metal oxide film formation method of one embodiment of the present invention uses the ALD method, it employs a high substrate temperature during film formation and/or performs an impurity removal treatment. Therefore, the amount of carbon and chlorine contained in the film may be smaller than when the ALD method is used without these conditions.
ＡＬＤ法は、ターゲット等から放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。The ALD method differs from film formation methods in which particles emitted from a target or the like are deposited, in that a film is formed by a reaction on the surface of the workpiece. Therefore, it is a film formation method that is less affected by the shape of the workpiece and has good step coverage. In particular, the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios.
ＣＶＤ法及びＡＬＤ法は、ターゲット等から放出される粒子が堆積するスパッタリング法とは異なる。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性と、を有するため、アスペクト比の高い開口部の表面を被覆する場合等に好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法等の他の成膜方法と組み合わせて用いることが好ましい場合もある。CVD and ALD are different from sputtering, in which particles emitted from a target or the like are deposited. Therefore, they are film formation methods that are less affected by the shape of the workpiece and have good step coverage. ALD, in particular, has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surfaces of openings with high aspect ratios. However, because ALD has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods, such as CVD, which have a faster film formation rate.
また、ＣＶＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。例えば、ＣＶＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送又は圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。In addition, CVD methods can deposit films of any composition by adjusting the flow rate ratio of the source gases. For example, CVD methods can deposit films with continuously changing compositions by changing the flow rate ratio of the source gases while depositing the film. When depositing a film while changing the flow rate ratio of the source gases, the time required for film deposition can be shortened compared to when depositing films using multiple deposition chambers, as no time is required for transport or pressure adjustment. This can potentially increase the productivity of semiconductor devices.
また、ＡＬＤ法では、異なる複数種のプリカーサを同時に導入することで任意の組成の膜を成膜することができる。又は、異なる複数種のプリカーサを導入する場合、各プリカーサのサイクル数を制御することで任意の組成の膜を成膜することができる。Also, with the ALD method, films of any composition can be formed by simultaneously introducing multiple different precursors. Alternatively, when multiple different precursors are introduced, films of any composition can be formed by controlling the number of cycles for each precursor.
また、半導体装置を構成する薄膜（絶縁膜、半導体膜、及び、導電膜等）は、スピンコート法、ディップコート法、スプレーコート法、インクジェット法、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ法、スリットコート、ロールコート、カーテンコート、又はナイフコート等の湿式の成膜方法により形成することができる。Furthermore, the thin films (insulating films, semiconductor films, conductive films, etc.) that make up semiconductor devices can be formed by wet film formation methods such as spin coating, dip coating, spray coating, inkjet printing, dispensing, screen printing, offset printing, doctor knife printing, slit coating, roll coating, curtain coating, or knife coating.
また、半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いることができる。又は、ナノインプリント法、サンドブラスト法、又はリフトオフ法等により薄膜を加工してもよい。また、メタルマスク等の遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。Furthermore, when processing the thin films that make up the semiconductor device, methods such as photolithography can be used. Alternatively, the thin films can be processed using methods such as nanoimprinting, sandblasting, or lift-off. Furthermore, island-shaped thin films can also be directly formed using a film-forming method that uses a shielding mask such as a metal mask.
フォトリソグラフィ法としては、代表的には以下の２つの方法がある。１つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行なって、当該薄膜を所望の形状に加工する方法である。There are two typical photolithography methods. One is to form a resist mask on the thin film to be processed, process the thin film by etching or other methods, and then remove the resist mask. The other is to form a photosensitive thin film, then expose and develop it to process it into the desired shape.
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、又はこれらを混合させた光を用いることができる。そのほか、紫外線、ＫｒＦレーザ光、又はＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行なってもよい。また、露光に用いる光として、極端紫外（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）光、又はＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線又は電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム等のビームを走査することにより露光を行う場合には、フォトマスクは不要である。In photolithography, the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture of these. Other light sources that can be used include ultraviolet light, KrF laser light, and ArF laser light. Exposure can also be performed using immersion exposure technology. Extreme ultraviolet (EUV) light or X-rays can also be used as the light used for exposure. Electron beams can also be used instead of light used for exposure. Extreme ultraviolet light, X-rays, or electron beams are preferred because they enable extremely fine processing. When exposure is performed by scanning a beam such as an electron beam, a photomask is not required.
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法等を用いることができる。Dry etching, wet etching, sandblasting, etc. can be used to etch thin films.
［作製方法例１］
以下では、図１Ａ、図３Ａ、及び図３Ｂに示す半導体装置の作製方法例について説明する。[Production Method Example 1]
An example of a method for manufacturing the semiconductor device shown in FIGS. 1A, 3A, and 3B will be described below.
まず、図９Ａ、図９Ｂ、及び図９Ｃに示すように、基板（図示しない）上に絶縁層１８０を形成し、絶縁層１８０上に導電層１１０を形成する。続いて、図１０Ａ、図１０Ｂ、及び図１０Ｃに示すように、導電層１１０上に絶縁層１６０を成膜する。その後、絶縁層１６０を加工し、導電層１１０に達する開口部１９０を形成する。ここで、異方性エッチングを用いて、絶縁層１６０を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。なお、導電層１１０には、開口部１９０と重なる位置に、湾曲部を有する凹部が形成される場合がある。First, as shown in Figures 9A, 9B, and 9C, an insulating layer 180 is formed on a substrate (not shown), and a conductive layer 110 is formed on the insulating layer 180. Next, as shown in Figures 10A, 10B, and 10C, an insulating layer 160 is formed on the conductive layer 110. The insulating layer 160 is then processed to form an opening 190 that reaches the conductive layer 110. Here, it is preferable to process the insulating layer 160 using anisotropic etching. In particular, processing by dry etching is preferable because it is suitable for microfabrication. Note that a curved recess may be formed in the conductive layer 110 at a position overlapping the opening 190.
続いて、図１１Ａ、図１１Ｂ、及び図１１Ｃに示すように、開口部１９０を覆うように導電膜１１５ｆを成膜する。導電膜１１５ｆは、開口部１９０の側壁、導電層１１０の上面、及び絶縁層１６０の上面に沿って成膜される。Next, as shown in Figures 11A, 11B, and 11C, a conductive film 115f is formed to cover the opening 190. The conductive film 115f is formed along the sidewall of the opening 190, the top surface of the conductive layer 110, and the top surface of the insulating layer 160.
導電膜１１５ｆは、開口部１９０内に設ける層であるため、ＣＶＤ法又はＡＬＤ法を用いて成膜することが好ましく、ＡＬＤ法を用いて成膜することがより好ましい。これにより、被覆性よく導電膜１１５ｆを成膜することができる。Because the conductive film 115f is a layer provided inside the opening 190, it is preferably formed using the CVD method or the ALD method, and more preferably the ALD method. This allows the conductive film 115f to be formed with good coverage.
続いて、図１２Ａ、図１２Ｂ、及び図１２Ｃに示すように、導電膜１１５ｆ上にマスク層１６５を塗布する。その後、塗布したマスク層１６５の全面に対して、異方性エッチングを行う。これにより、開口部１９０の外部において、マスク層１６５が除去される。例えば、ドライエッチング法により、マスク層１６５を除去することが好ましい。マスク層１６５として、例えばレジストマスク、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜、又はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いることができる。Next, as shown in Figures 12A, 12B, and 12C, a mask layer 165 is applied to the conductive film 115f. Then, anisotropic etching is performed on the entire surface of the applied mask layer 165. As a result, the mask layer 165 is removed outside the opening 190. For example, it is preferable to remove the mask layer 165 by dry etching. For example, a resist mask, an SOC (Spin On Carbon) film, or an SOG (Spin On Glass) film can be used as the mask layer 165.
続いて、図１３Ａ、図１３Ｂ、及び図１３Ｃに示すように、導電膜１１５ｆに対してエッチング処理を行う。これにより、開口部１９０内に導電層１１５が形成される。エッチング処理は、ドライエッチング法又はウェットエッチング法を用いて行うことができる。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。Subsequently, as shown in Figures 13A, 13B, and 13C, the conductive film 115f is subjected to an etching process. As a result, a conductive layer 115 is formed in the opening 190. The etching process can be performed using a dry etching method or a wet etching method. In particular, processing using a dry etching method is preferable because it is suitable for fine processing.
続いて、マスク層１６５を除去する。マスク層１６５は、例えば薬液を用いて除去できる。また、エッチング法を用いてマスク層１６５を除去してもよい。Next, the mask layer 165 is removed. The mask layer 165 can be removed using, for example, a chemical solution. Alternatively, the mask layer 165 may be removed using an etching method.
続いて、図１４Ａ、図１４Ｂ、及び図１４Ｃに示すように、導電層１１５を覆うように絶縁層１２１を形成する。絶縁層１２１は、開口部１９０内に設ける層であるため、ＣＶＤ法又はＡＬＤ法を用いて成膜することが好ましく、ＡＬＤ法を用いて成膜することがより好ましい。これにより、被覆性よく絶縁層１２１を成膜することができる。Subsequently, as shown in Figures 14A, 14B, and 14C, an insulating layer 121 is formed to cover the conductive layer 115. Because the insulating layer 121 is provided inside the opening 190, it is preferably formed using a CVD method or an ALD method, and more preferably formed using an ALD method. This allows the insulating layer 121 to be formed with good coverage.
続いて、絶縁層１２１上に導電層１２０を形成する。例えば、導電層１２０＿１となる第１の導電膜を形成し、第１の導電膜上に、導電層１２０＿２となる第２の導電膜を形成し、第１の導電膜と第２の導電膜を加工することで、導電層１２０＿１及び導電層１２０＿２を有する導電層１２０を形成することができる。導電層１２０は、開口部１９０の内部に位置する領域を有するように形成される。以上により、容量１００を形成できる。Subsequently, the conductive layer 120 is formed on the insulating layer 121. For example, a first conductive film that will become the conductive layer 120_1 is formed, a second conductive film that will become the conductive layer 120_2 is formed on the first conductive film, and the first conductive film and the second conductive film are processed to form the conductive layer 120 having the conductive layer 120_1 and the conductive layer 120_2. The conductive layer 120 is formed to have a region located inside the opening 190. In this manner, the capacitor 100 can be formed.
続いて、図１５Ａ、図１５Ｂ、及び図１５Ｃに示すように、導電層１２０上、及び絶縁層１２１上に絶縁層２８０を形成し、絶縁層２８０上に導電膜２４０ｆを形成する。導電膜２４０ｆとして、例えば絶縁層２８０上の導電膜２４０ｆ１と、導電膜２４０ｆ１上の導電膜２４０ｆ２と、を形成する。Next, as shown in Figures 15A, 15B, and 15C, an insulating layer 280 is formed on the conductive layer 120 and the insulating layer 121, and a conductive film 240f is formed on the insulating layer 280. As the conductive film 240f, for example, a conductive film 240f1 is formed on the insulating layer 280, and a conductive film 240f2 is formed on the conductive film 240f1.
続いて、図１６Ａ、図１６Ｂ、及び図１６Ｃに示すように、導電膜２４０ｆを加工して導電層２４０ａ（導電層２４０ａ１及び導電層２４０ａ２）及び導電層２４０ｂ（導電層２４０ｂ１及び導電層２４０ｂ２）を形成する。具体的には、導電膜２４０ｆ２から導電層２４０ａ２及び導電層２４０ｂ２が形成され、導電膜２４０ｆ１から導電層２４０ａ１及び導電層２４０ｂ１が形成される。Subsequently, as shown in Figures 16A, 16B, and 16C, conductive film 240f is processed to form conductive layer 240a (conductive layer 240a1 and conductive layer 240a2) and conductive layer 240b (conductive layer 240b1 and conductive layer 240b2). Specifically, conductive layer 240a2 and conductive layer 240b2 are formed from conductive film 240f2, and conductive layer 240a1 and conductive layer 240b1 are formed from conductive film 240f1.
続いて、図１７Ａ、図１７Ｂ、及び図１７Ｃに示すように、絶縁層２８０を加工し、導電層１２０に達する溝部２９０を形成する。溝部２９０は、平面視において、導電層２４０ａと導電層２４０ｂの間に位置するように形成される。Next, as shown in Figures 17A, 17B, and 17C, the insulating layer 280 is processed to form a groove 290 that reaches the conductive layer 120. The groove 290 is formed so as to be located between the conductive layers 240a and 240b in a plan view.
溝部２９０は、導電層１２０＿２の一部の上面が露出するように形成される。このとき、導電層１２０＿２には、溝部２９０と重なる位置に凹部が設けられることが好ましい。溝部２９０を形成することで、導電層１２０＿２の凹部の底面及び側面が露出することが好ましい。The groove 290 is formed so that part of the upper surface of the conductive layer 120_2 is exposed. In this case, it is preferable that a recess be provided in the conductive layer 120_2 at a position that overlaps with the groove 290. By forming the groove 290, it is preferable that the bottom and side surfaces of the recess in the conductive layer 120_2 are exposed.
微細加工及びトランジスタのサイズを小さくするため、溝部２９０を形成する際には、異方性エッチングを用いて、絶縁層２８０の一部を加工することが好ましい。特に、ドライエッチング法による加工は、微細加工に適しているため好ましい。In order to facilitate microfabrication and reduce the size of the transistors, it is preferable to use anisotropic etching to process a portion of the insulating layer 280 when forming the groove 290. Dry etching is particularly preferable because it is suitable for microfabrication.
続いて、加熱処理を行うことが好ましい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行う。Next, it is preferable to perform a heat treatment. The heat treatment is performed, for example, at a temperature of 250°C or higher and 650°C or lower, preferably 300°C or higher and 500°C or lower, and more preferably 320°C or higher and 450°C or lower.
加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、窒素ガスと酸素ガスの混合雰囲気で加熱処理をする場合、酸素ガスを２０％程度にすることが好ましい。また、加熱処理は減圧状態で行なってもよい。又は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理を行なってもよい。以上のような加熱処理を行うことで、金属酸化物膜の成膜前に、絶縁層２８０等に含まれる、水素又は水等の不純物を低減できる。The heat treatment is performed in a nitrogen gas or inert gas atmosphere, or in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas. For example, when the heat treatment is performed in a mixed atmosphere of nitrogen gas and oxygen gas, the oxygen gas content is preferably about 20%. The heat treatment may also be performed under reduced pressure. Alternatively, after the heat treatment in the nitrogen gas or inert gas atmosphere, the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas to replenish the desorbed oxygen. By performing the above-described heat treatment, impurities such as hydrogen or water contained in the insulating layer 280, etc., can be reduced before the metal oxide film is formed.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下が好ましく、０．１ｐｐｂ以下がより好ましく、０．０５ｐｐｂ以下がさらに好ましい。高純度化されたガスを用いて加熱処理を行うことで、絶縁層２８０等に水分等が取り込まれることを可能な限り防ぐことができる。Furthermore, it is preferable that the gas used in the heat treatment be highly purified. For example, the amount of moisture contained in the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less. By performing the heat treatment using a highly purified gas, it is possible to prevent moisture and other substances from being absorbed into the insulating layer 280, etc., as much as possible.
続いて、図１８Ａ、図１８Ｂ、及び図１８Ｃに示すように、溝部２９０を覆うように、後に金属酸化物層２３０となる金属酸化物膜２３０ｆを形成する。金属酸化物膜２３０ｆは、導電層１２０＿２の凹部の底面及び側面、導電層２４０ａ１、導電層２４０ａ２、導電層２４０ｂ１、及び導電層２４０ｂ２の側面、並びに、導電層２４０ａ２及び導電層２４０ｂ２の上面に接して設けられる。Next, as shown in Figures 18A, 18B, and 18C, a metal oxide film 230f, which will later become the metal oxide layer 230, is formed to cover the groove portion 290. The metal oxide film 230f is provided in contact with the bottom and side surfaces of the recess of the conductive layer 120_2, the side surfaces of the conductive layers 240a1, 240a2, 240b1, and 240b2, and the top surfaces of the conductive layers 240a2 and 240b2.
金属酸化物膜２３０ｆの作製方法については、実施の形態２の記載を参照できる。For the manufacturing method of the metal oxide film 230f, refer to the description in Embodiment 2.
本実施の形態では、金属酸化物膜２３０ｆとして、第１の金属酸化物膜、第２の金属酸化物膜、第３の金属酸化物膜をこの順に成膜する。例えば、上記第１の金属酸化物膜として熱ＡＬＤ法を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜し、上記第２の金属酸化物膜として熱ＡＬＤ法を用いて酸化インジウム膜を成膜し、上記第３の金属酸化物膜としてスパッタリング法を用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜する。In this embodiment, the metal oxide film 230f is formed by depositing a first metal oxide film, a second metal oxide film, and a third metal oxide film in this order. For example, an In-Ga-Zn oxide film is deposited as the first metal oxide film using a thermal ALD method, an indium oxide film is deposited as the second metal oxide film using a thermal ALD method, and an In-Ga-Zn oxide film is deposited as the third metal oxide film using a sputtering method.
なお、上記第１の金属酸化物膜及び上記第２の金属酸化物膜は大気開放せずに連続して成膜することが好ましい。上記第１の金属酸化物膜及び上記第２の金属酸化物膜を大気開放せずに連続して成膜することで、生産性を高めることが可能となる。また、上記第１の金属酸化物膜と上記第２の金属酸化物膜との界面及びその近傍に取り込まれる不純物（代表的には水分等）を低減することができる。It is preferable to form the first metal oxide film and the second metal oxide film consecutively without exposing them to the atmosphere. By forming the first metal oxide film and the second metal oxide film consecutively without exposing them to the atmosphere, it is possible to increase productivity. Furthermore, it is possible to reduce impurities (typically moisture, etc.) that are trapped at the interface between the first metal oxide film and the second metal oxide film and in the vicinity thereof.
上記第２の金属酸化物膜の成膜後に、上記第２の金属酸化物膜に酸素を供給する処理を行なってもよい。これにより、当該処理以降に加わる熱等により、金属酸化物膜２３０ｆに酸素を供給することができる。なお、酸素を供給する処理の詳細は前述の記載を参照できる。After forming the second metal oxide film, a process for supplying oxygen to the second metal oxide film may be performed. This allows oxygen to be supplied to the metal oxide film 230f due to heat or other factors applied after this process. For details about the process for supplying oxygen, please refer to the above description.
次に、加熱処理を行うことが好ましい。加熱処理の温度は、１００℃以上６５０℃以下が好ましく、２５０℃以上６００℃以下がより好ましく、３５０℃以上５５０℃以下がさらに好ましい。加熱処理の詳細は前述の記載を参照できる。Next, it is preferable to perform a heat treatment. The temperature for the heat treatment is preferably 100°C or higher and 650°C or lower, more preferably 250°C or higher and 600°C or lower, and even more preferably 350°C or higher and 550°C or lower. For details of the heat treatment, please refer to the above description.
また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。高純度化されたガスを用いて加熱処理を行うことで、金属酸化物膜２３０ｆに水分等が取り込まれることを可能な限り防ぐことができる。Furthermore, it is preferable that the gas used in the above heat treatment is highly purified. By performing the heat treatment using a highly purified gas, it is possible to prevent moisture and the like from being absorbed into the metal oxide film 230f as much as possible.
上記加熱処理によって、金属酸化物膜２３０ｆ中の炭素、水素又は水等の不純物を低減できる。このように膜中の不純物を低減することで、金属酸化物膜２３０ｆの結晶性を向上させ、より密度の高い、緻密な構造にすることができる。これにより、金属酸化物膜２３０ｆ中の結晶領域を増大させ、金属酸化物膜２３０ｆ中における、結晶領域の面内ばらつきを低減できる。よって、トランジスタの電気特性の面内ばらつきを低減できる。The above-described heat treatment can reduce impurities such as carbon, hydrogen, and water in the metal oxide film 230f. Reducing the impurities in the film in this way improves the crystallinity of the metal oxide film 230f, resulting in a denser, more compact structure. This increases the crystalline regions in the metal oxide film 230f, reducing the in-plane variation of the crystalline regions in the metal oxide film 230f. This reduces the in-plane variation in the electrical characteristics of the transistor.
また、上記加熱処理により、当該酸素を含む絶縁膜から金属酸化物膜２３０ｆ中のチャネル形成領域に酸素を供給することが好ましい。これにより、酸素欠損及びＶＯＨの低減を図ることができる。Furthermore, oxygen is preferably supplied from the insulating film containing oxygen to a channel formation region in the metal oxide film 230f by the heat treatment, which can reduce oxygen vacancies andVOH .
このように、金属酸化物膜２３０ｆと接する絶縁層から、過剰酸素が金属酸化物膜２３０ｆに供給されることがある。過剰酸素は電子をトラップする機能を有するため、負電荷が形成されやすくなる。したがって、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリーオフ特性のトランジスタの実現が可能となる。In this way, excess oxygen may be supplied to the metal oxide film 230f from the insulating layer in contact with the metal oxide film 230f. Because excess oxygen has the ability to trap electrons, negative charges are more likely to form. This shifts the threshold voltage of the transistor in the positive direction, making it possible to realize a transistor with normally-off characteristics.
なお、上記第２の金属酸化物膜又は上記第３の金属酸化物膜の成膜後に、マイクロ波プラズマ処理を行なってもよい。当該マイクロ波プラズマ処理を行うことで、金属酸化物膜２３０ｆに含まれる、水素又は水等の不純物濃度を低減することができる。また、金属酸化物膜２３０ｆの結晶領域が成長する場合がある。なお、マイクロ波プラズマ処理の詳細は、実施の形態２で説明する。Note that microwave plasma treatment may be performed after the formation of the second metal oxide film or the third metal oxide film. By performing the microwave plasma treatment, the concentration of impurities such as hydrogen or water contained in the metal oxide film 230f can be reduced. Furthermore, crystalline regions of the metal oxide film 230f may grow. Note that details of the microwave plasma treatment will be described in Embodiment 2.
続いて、図１９Ａ、図１９Ｂ、及び図１９Ｃに示すように、金属酸化物膜２３０ｆ上に絶縁層２５０を形成する。絶縁層２５０は、アスペクト比の大きい溝部２９０内に形成される。よって、絶縁層２５０は、被覆性が良好な成膜方法を用いて成膜することが好ましく、ＣＶＤ法又はＡＬＤ法等を用いて成膜することがより好ましい。Next, as shown in Figures 19A, 19B, and 19C, an insulating layer 250 is formed on the metal oxide film 230f. The insulating layer 250 is formed in a groove 290 with a large aspect ratio. Therefore, it is preferable to form the insulating layer 250 using a film formation method with good coverage, and it is more preferable to form the insulating layer 250 using a method such as CVD or ALD.
絶縁層２５０の成膜後に、マイクロ波プラズマ処理を行うことが好ましい。当該マイクロ波プラズマ処理を行うことで、金属酸化物膜２３０ｆに含まれる、水素又は水等の不純物濃度を低減することができる。また、金属酸化物膜２３０ｆの結晶領域が成長する場合がある。なお、マイクロ波プラズマ処理の詳細は、実施の形態２で説明する。It is preferable to perform microwave plasma treatment after the formation of the insulating layer 250. By performing the microwave plasma treatment, the concentration of impurities such as hydrogen or water contained in the metal oxide film 230f can be reduced. Furthermore, crystalline regions of the metal oxide film 230f may grow. Details of the microwave plasma treatment will be described in Embodiment 2.
なお、絶縁層２５０を、第４の絶縁層と、第４の絶縁層上の第３の絶縁層と、第３の絶縁層上の第１の絶縁層と、第１の絶縁層上の第２の絶縁層と、の４層構造にする場合、第３の絶縁層の成膜後にマイクロ波プラズマ処理を行なってもよい。さらに、第１の絶縁層の成膜後にもう一度マイクロ波プラズマ処理を行なってもよい。このように、酸素を含む雰囲気でのマイクロ波プラズマ処理は、複数回（少なくとも２回以上）の処理としてもよい。Note that when insulating layer 250 has a four-layer structure consisting of a fourth insulating layer, a third insulating layer on the fourth insulating layer, a first insulating layer on the third insulating layer, and a second insulating layer on the first insulating layer, microwave plasma treatment may be performed after the third insulating layer is formed. Furthermore, microwave plasma treatment may be performed again after the first insulating layer is formed. In this way, microwave plasma treatment in an oxygen-containing atmosphere may be performed multiple times (at least two times or more).
また、第３の絶縁層の成膜後に、第３の絶縁層に酸素を供給する処理を行なってもよい。これにより、金属酸化物膜２３０ｆに酸素を供給することができる。なお、酸素を供給する処理の詳細は前述の記載を参照できる。Furthermore, after the third insulating layer is formed, a process for supplying oxygen to the third insulating layer may be performed. This allows oxygen to be supplied to the metal oxide film 230f. For details of the process for supplying oxygen, please refer to the above description.
本実施の形態では、絶縁層２５０として、ＡＬＤ法を用いて、酸化アルミニウム膜、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜をこの順に成膜する。In this embodiment, the insulating layer 250 is formed by depositing an aluminum oxide film, a silicon oxide film, a hafnium oxide film, and a silicon nitride film in this order using the ALD method.
続いて、図２０Ａ、図２０Ｂ、及び図２０Ｃに示すように、溝部２９０の内部に位置する領域を有するように、犠牲層２８３を形成する。具体的には、後の工程でゲート電極（導電層２６０）が形成される領域に、犠牲層２８３を形成する。Next, as shown in Figures 20A, 20B, and 20C, a sacrificial layer 283 is formed so as to have a region located inside the groove 290. Specifically, the sacrificial layer 283 is formed in the region where the gate electrode (conductive layer 260) will be formed in a later process.
犠牲層２８３には、塗布法により形成される有機材料又は無機材料を用いることができる。より具体的な例としては、ＳＯＣ膜、ＳＯＧ膜等の塗布型の絶縁膜を用いることができる。犠牲層２８３は、例えば、ＳＯＣ膜と、ＳＯＣ膜上のＳＯＧ膜と、の２層構造とすることが好ましい。そのほか、犠牲層２８３としては、スパッタリング法、ＣＶＤ法等の成膜方法により形成することができる。犠牲層２８３に用いる材料としては、厚く形成できること、垂直に形成又は加工できること、除去しやすい（残渣が生じない、被形成面へのダメージが小さい）こと、等の条件を満たすことが好ましい。The sacrificial layer 283 can be made of an organic or inorganic material formed by a coating method. More specifically, a coating-type insulating film such as an SOC film or an SOG film can be used. The sacrificial layer 283 preferably has a two-layer structure, for example, an SOC film and an SOG film on the SOC film. Alternatively, the sacrificial layer 283 can be formed by a film formation method such as sputtering or CVD. The material used for the sacrificial layer 283 preferably satisfies the following conditions: it can be formed thick, it can be formed or processed vertically, and it is easy to remove (leaving no residue and causing minimal damage to the surface on which it is formed).
続いて、犠牲層２８３を覆うように、絶縁層２８４を形成する。絶縁層２８４は、ＡＬＤ法を用いて成膜すると、犠牲層２８３が意図せず加工されることを抑制でき好ましい。Next, an insulating layer 284 is formed to cover the sacrificial layer 283. It is preferable to form the insulating layer 284 using the ALD method, as this prevents the sacrificial layer 283 from being unintentionally processed.
続いて、プラズマ処理を行って、例えば絶縁層２８４、又は絶縁層２５０に含まれる金属元素を金属酸化物膜２３０ｆに添加して、領域２３０Ｃと、領域２３０Ｉと、を有する金属酸化物層２３０を形成する。絶縁層２８４、又は絶縁層２５０にプラズマ処理を行うことで、絶縁層２８４、又は絶縁層２５０に含まれる金属元素に衝撃を与えて、当該金属元素を金属酸化物膜２３０ｆに添加することができる。金属酸化物膜２３０ｆの犠牲層２８３と重ならない領域は、上記金属元素が添加されて領域２３０Ｉとなる。金属酸化物膜２３０ｆの犠牲層２８３と重なる領域は、上記金属元素が添加されずに領域２３０Ｃとなる。領域２３０Ｉは、例えばアルミニウム及びハフニウムのいずれか一方又は両方を含む。また、領域２３０Ｉは、領域２３０Ｃより、例えばアルミニウム及びハフニウムのいずれか一方又は両方の濃度が高い。この場合、領域２３０Ｉ中に、酸化アルミニウム、酸化ハフニウム、及びハフニウムアルミネートのいずれか一又は複数が形成される場合がある。Subsequently, plasma treatment is performed to add, for example, metal elements contained in insulating layer 284 or insulating layer 250 to metal oxide film 230f, forming metal oxide layer 230 having region 230C and region 230I. By performing plasma treatment on insulating layer 284 or insulating layer 250, the metal elements contained in insulating layer 284 or insulating layer 250 are bombarded, allowing the metal elements to be added to metal oxide film 230f. The region of metal oxide film 230f that does not overlap with sacrificial layer 283 is doped with the metal elements and becomes region 230I. The region of metal oxide film 230f that overlaps with sacrificial layer 283 is not doped with the metal elements and becomes region 230C. Region 230I contains, for example, either aluminum and/or hafnium. Furthermore, region 230I has a higher concentration of, for example, either aluminum and/or hafnium than region 230C. In this case, one or more of aluminum oxide, hafnium oxide, and hafnium aluminate may be formed in region 230I.
また、領域２３０Ｉは、上記のように金属元素が添加されることで、酸素欠損が形成されて、結晶性が低下することになる。このようにして、領域２３０Ｉはアモルファス構造を有することになる。よって、領域２３０Ｉは、領域２３０Ｃより、酸素欠損量が多く、結晶性が低くなる。このような領域２３０Ｉは、領域２３０Ｃより電気抵抗率が大きくなる。好ましくは、領域２３０Ｉの電気抵抗率が、領域２３０Ｃの電気抵抗率の１０倍以上になる。以上のようにして、素子分離領域として機能する領域２３０Ｉを形成することができる。Furthermore, by adding metal elements as described above, oxygen vacancies are formed in region 230I, resulting in a decrease in crystallinity. In this way, region 230I has an amorphous structure. Therefore, region 230I has a larger amount of oxygen vacancies and lower crystallinity than region 230C. Such region 230I has a higher electrical resistivity than region 230C. Preferably, the electrical resistivity of region 230I is 10 times or more the electrical resistivity of region 230C. In this way, region 230I, which functions as an element isolation region, can be formed.
上記プラズマ処理としては、例えば、逆スパッタリング処理を行うことが好ましい。ここで、逆スパッタリングとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法等がある。逆スパッタリング処理を用いた場合、領域２３０Ｉに上記金属元素に加えてアルゴンが添加されることになる。この場合、領域２３０Ｉにおけるアルゴン濃度が、領域２３０Ｃにおけるアルゴン濃度より高くなる。なお、アルゴンガスだけでなく、ヘリウムガス、一酸化二窒素（Ｎ２Ｏ）ガス、窒素ガス、又は酸素ガス等を用いることもできる。As the plasma treatment, for example, reverse sputtering is preferably performed. Here, reverse sputtering refers to a method of modifying a surface by bombarding ions onto a surface to be treated, as opposed to the conventional sputtering method of bombarding a sputter target with ions. A method of bombarding ions onto a surface to be treated includes applying a high-frequency voltage to the surface to be treated in an argon atmosphere to generate plasma near the substrate. When reverse sputtering is used, argon is added to region 230I in addition to the metal elements. In this case, the argon concentration in region 230I is higher than that in region 230C. In addition to argon gas, helium gas, nitrous oxide (N2 O) gas, nitrogen gas, oxygen gas, or the like can also be used.
また、上記プラズマ処理は、逆スパッタリング処理に限られるものではない。例えば、上述のマイクロ波プラズマ処理を行ってもよい。また、例えば、処理表面側にバイアス電圧を印加せずにプラズマ処理を行ってもよい。上記の処理においては、スパッタリング装置、ＣＶＤ装置、ドライエッチング装置、高密度プラズマ源を用いたＣＶＤ装置、又は、高密度プラズマ源を用いたドライエッチング装置等を用いることができる。Furthermore, the above-mentioned plasma treatment is not limited to reverse sputtering treatment. For example, the above-mentioned microwave plasma treatment may be performed. Furthermore, for example, plasma treatment may be performed without applying a bias voltage to the treatment surface. For the above treatment, a sputtering device, a CVD device, a dry etching device, a CVD device using a high-density plasma source, or a dry etching device using a high-density plasma source may be used.
また、上記プラズマ処理の代わりに加熱処理を行う、上記プラズマ処理中に加熱処理を行う、上記プラズマ処理の前に加熱処理を行う、又は上記プラズマ処理のあとに加熱処理を行ってもよい。加熱処理の条件は、後述するゲッタリングのための加熱処理を参照することができる。Alternatively, heat treatment may be performed instead of the plasma treatment, during the plasma treatment, before the plasma treatment, or after the plasma treatment. For the conditions of the heat treatment, please refer to the heat treatment for gettering described below.
また、金属酸化物膜２３０ｆに対する金属元素の添加は上記に限られるものではない。例えば、イオン注入法、又はイオンドーピング法を用いて、上記金属元素の添加を行ってもよい。この場合、絶縁層２８４、及び絶縁層２５０のいずれにも、アルミニウム及びハフニウムが含まれなくてもよい。Furthermore, the addition of metal elements to the metal oxide film 230f is not limited to the above. For example, the metal elements may be added using ion implantation or ion doping. In this case, neither the insulating layer 284 nor the insulating layer 250 need contain aluminum or hafnium.
続いて、加熱処理を行って、領域２３０Ｃに含まれる水素及び過剰酸素を、領域２３０Ｉに捕獲又は固着する（ゲッタリングするということもできる）。上述の通り、領域２３０Ｉは、領域２３０Ｃより酸素欠損を多く含む。このため、加熱処理を行うことで、隣接する領域２３０Ｃに含まれる水素、及び過剰酸素を捕獲又は固着することができる。Next, a heat treatment is performed to capture or fix (this can also be called gettering) the hydrogen and excess oxygen contained in region 230C to region 230I. As described above, region 230I contains more oxygen vacancies than region 230C. Therefore, by performing the heat treatment, the hydrogen and excess oxygen contained in the adjacent region 230C can be captured or fixed.
これにより、トランジスタ２００において、チャネル形成領域として機能する領域を有する領域２３０Ｃの水素濃度を低減することができる。よって、トランジスタ２００の初期特性のマイナスシフトを抑制し、ノーマリーオフ特性にすることができる。また、＋ＧＢＴストレス試験における、マイナスドリフト劣化を抑制することができる。This reduces the hydrogen concentration in region 230C of transistor 200, which has a region that functions as a channel formation region. This suppresses a negative shift in the initial characteristics of transistor 200, enabling it to have normally-off characteristics. Furthermore, negative drift degradation during a +GBT stress test can be suppressed.
また、トランジスタ２００において、チャネル形成領域として機能する領域を有する領域２３０Ｃの過剰酸素を低減し、過剰酸素に起因する電子トラップの形成を抑制することができる。これにより、当該電子トラップに起因するトランジスタ２００の初期特性の過剰なプラスシフトを抑制することができる。また、＋ＧＢＴストレス試験における、過剰なプラスドリフト劣化を抑制することができる。以上のように、領域２３０Ｃに含まれる水素及び過剰酸素を、領域２３０Ｉに捕獲又は固着することで、トランジスタ２００の電気特性及び信頼性の向上を図ることができる。Furthermore, in the transistor 200, excess oxygen in the region 230C, which has a region that functions as a channel formation region, can be reduced, thereby suppressing the formation of electron traps due to the excess oxygen. This can suppress an excessive positive shift in the initial characteristics of the transistor 200 due to the electron traps. Furthermore, excessive positive drift degradation in a +GBT stress test can be suppressed. As described above, by capturing or fixing the hydrogen and excess oxygen contained in the region 230C in the region 230I, the electrical characteristics and reliability of the transistor 200 can be improved.
当該加熱処理は、基板温度を２００℃以上５００℃以下、好ましくは４００℃以上４５０℃以下で行うことが好ましい。また、当該加熱処理は、処理時間を１時間以上８時間以下で行うことが好ましい。また、酸素ガスを含まない雰囲気、又は酸素ガスが少ない雰囲気で行うことが好ましい。例えば、窒素ガス又は不活性ガスの雰囲気で加熱処理を行うことが好ましい。また、上記加熱処理で用いるガスは、高純度化されていることが好ましい。例えば、上記加熱処理で用いるガスに含まれる水分量は、１ｐｐｂ以下とすることが好ましく、０．１ｐｐｂ以下とすることがより好ましく、０．０５ｐｐｂ以下とすることがさらに好ましい。The heat treatment is preferably performed at a substrate temperature of 200°C to 500°C, preferably 400°C to 450°C. The heat treatment is preferably performed for a treatment time of 1 hour to 8 hours. The heat treatment is preferably performed in an atmosphere that does not contain oxygen gas or has a low oxygen gas content. For example, the heat treatment is preferably performed in a nitrogen gas or inert gas atmosphere. The gas used in the heat treatment is preferably highly purified. For example, the moisture content of the gas used in the heat treatment is preferably 1 ppb or less, more preferably 0.1 ppb or less, and even more preferably 0.05 ppb or less.
続いて、図２１Ａ、図２１Ｂ、及び図２１Ｃに示すように、絶縁層２８４上に絶縁層２８５を形成する。例えば、絶縁層２８５として、スパッタリング法を用いて酸化シリコン膜を形成することが好ましい。Subsequently, as shown in Figures 21A, 21B, and 21C, an insulating layer 285 is formed on the insulating layer 284. For example, it is preferable to form a silicon oxide film as the insulating layer 285 using a sputtering method.
ここで、絶縁層２８４を設けない場合、絶縁層２８５として、スパッタリング法を用いて酸化シリコン膜を形成する際に、犠牲層２８３が酸素を含むプラズマに曝される。よって、犠牲層２８３の一部又は全てがエッチングされることがある。このように、絶縁層２８５の形成方法によっては、犠牲層２８３の形状が縮小する、又は犠牲層２８３が消失する恐れがある。このような理由から、犠牲層２８３上に形成する絶縁層は、絶縁層２８５単層ではなく、絶縁層２８４と絶縁層２８５との積層構造とすることが好ましい。これにより、犠牲層２８３及び絶縁層２８５の材料の選択の幅が広がる、半導体装置の作製の難易度を下げる、等の効果を奏する。Here, if the insulating layer 284 is not provided, the sacrificial layer 283 is exposed to oxygen-containing plasma when a silicon oxide film is formed as the insulating layer 285 by sputtering. Therefore, part or all of the sacrificial layer 283 may be etched. As such, depending on the method for forming the insulating layer 285, the shape of the sacrificial layer 283 may shrink or the sacrificial layer 283 may disappear. For this reason, it is preferable that the insulating layer formed on the sacrificial layer 283 has a stacked structure of the insulating layer 284 and the insulating layer 285, rather than a single layer of the insulating layer 285. This provides advantages such as a wider range of materials to choose from for the sacrificial layer 283 and the insulating layer 285, and a reduced difficulty in manufacturing the semiconductor device.
続いて、絶縁層２８５、絶縁層２８４、及び犠牲層２８３に対して平坦化処理を行う。これにより、犠牲層２８３の上面を露出させ、犠牲層２８３、絶縁層２８４、及び絶縁層２８５の上面を平坦化させる。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理が好適である。平坦化処理では、少なくとも、絶縁層２８４及び絶縁層２８５の一部を除去する。さらに、犠牲層２８３の一部を除去してもよい。Next, a planarization process is performed on insulating layer 285, insulating layer 284, and sacrificial layer 283. This exposes the upper surface of sacrificial layer 283, and planarizes the upper surfaces of sacrificial layer 283, insulating layer 284, and insulating layer 285. Chemical mechanical polishing (CMP) is a suitable planarization process. In the planarization process, at least a portion of insulating layer 284 and insulating layer 285 is removed. In addition, a portion of sacrificial layer 283 may also be removed.
続いて、図２２Ａ、図２２Ｂ、及び図２２Ｃに示すように、犠牲層２８３を除去する。犠牲層２８３の除去方法は特に問わない。ここで、図２２Ａ、及び図２２Ｂに示すように、絶縁層２８４に、溝部２９０と重なる領域を有する開口部２７０が形成されるということができる。Next, as shown in Figures 22A, 22B, and 22C, the sacrificial layer 283 is removed. There is no particular restriction on the method for removing the sacrificial layer 283. At this point, as shown in Figures 22A and 22B, an opening 270 having an area overlapping with the groove portion 290 is formed in the insulating layer 284.
続いて、図２３Ａ、図２３Ｂ、及び図２３Ｃに示すように、溝部２９０及び開口部２７０を埋め込むように導電層２６０を形成する。具体的には、溝部２９０内に位置する領域、及び開口部２７０内に位置する領域を有するように、導電層２６０となる導電膜を成膜する。その後、導電膜に対して平坦化処理を行うことで、絶縁層２８４及び絶縁層２８５の上面を露出させ、導電層２６０を形成する。平坦化処理としては、ＣＭＰ処理が好適である。平坦化処理では、少なくとも、導電膜における、絶縁層２８５の上面と重なる領域を除去する。ＣＭＰ処理を用いて、導電層２６０を形成することで、例えばエッチングを用いて導電層２６０を形成する場合に比べて、マスク枚数を少なくできる。23A, 23B, and 23C, a conductive layer 260 is formed to fill the groove 290 and the opening 270. Specifically, a conductive film to become the conductive layer 260 is formed so as to have a region located in the groove 290 and a region located in the opening 270. Then, planarization treatment is performed on the conductive film to expose the top surfaces of the insulating layer 284 and the insulating layer 285, thereby forming the conductive layer 260. CMP treatment is suitable as the planarization treatment. In the planarization treatment, at least the region of the conductive film that overlaps with the top surface of the insulating layer 285 is removed. Forming the conductive layer 260 using CMP treatment can reduce the number of masks compared to, for example, forming the conductive layer 260 using etching.
以上により、トランジスタ２００が形成される。This completes the formation of transistor 200.
続いて、図２４Ａ、図２４Ｂ、及び図２４Ｃに示すように、絶縁層２８５上、絶縁層２８４上、及び導電層２６０上に、導電層２６５を形成する。導電層２６５は、導電層２６０の上面と接するように形成する。また、導電層２６５は、絶縁層２８５の上面、及び絶縁層２８４の上面と接するように形成できる。Subsequently, as shown in Figures 24A, 24B, and 24C, a conductive layer 265 is formed on the insulating layer 285, the insulating layer 284, and the conductive layer 260. The conductive layer 265 is formed so as to be in contact with the upper surface of the conductive layer 260. The conductive layer 265 can also be formed so as to be in contact with the upper surfaces of the insulating layer 285 and the insulating layer 284.
以上により、図１Ａ、図３Ａ、及び図３Ｂに示す半導体装置を作製できる。By the above steps, the semiconductor device shown in Figures 1A, 3A, and 3B can be manufactured.
［作製方法例２］
図８Ａ、図８Ｂ、及び図８Ｃに示す半導体装置の作製方法例について、図面を用いて説明する。[Production Method Example 2]
An example of a method for manufacturing the semiconductor device shown in FIGS. 8A, 8B, and 8C will be described with reference to the drawings.
まず、図９Ａ乃至図１８Ｃに示す工程を行う。続いて、図２５Ａ、図２５Ｂ、及び図２５Ｃに示すように、溝部２９０の内部に位置する領域を有するように、犠牲層２８３を形成する。続いて、犠牲層２８３を覆うように、絶縁層２８４を形成する。その後、金属酸化物膜２３０ｆに対して高抵抗化処理を行う。すなわち、絶縁層２５０を形成せずに、図２０Ａ乃至図２０Ｃに示す工程を行う。First, the processes shown in Figures 9A to 18C are performed. Next, as shown in Figures 25A, 25B, and 25C, a sacrificial layer 283 is formed so as to have a region located inside the groove 290. Next, an insulating layer 284 is formed so as to cover the sacrificial layer 283. After that, a high-resistance process is performed on the metal oxide film 230f. In other words, the processes shown in Figures 20A to 20C are performed without forming the insulating layer 250.
続いて、図２６Ａ、図２６Ｂ、及び図２６Ｃに示すように、図２１Ａ、図２１Ｂ、及び図２１Ｃに示す方法により、絶縁層２８５の形成、絶縁層２８５、絶縁層２８４、及び犠牲層２８３に対する平坦化処理、並びに、犠牲層２８３の除去を行う。その後、溝部２９０の内部に位置する領域、及び開口部２７０の内部に位置する領域を有するように、絶縁層２５０、及び導電層２６０を形成する。具体的には、溝部２９０の側壁、及び開口部２７０の側壁に沿って絶縁層２５０を形成し、溝部２９０、及び開口部２７０を埋め込むように導電層２６０を形成する。Next, as shown in Figures 26A, 26B, and 26C, an insulating layer 285 is formed, the insulating layer 285, the insulating layer 284, and the sacrificial layer 283 are planarized, and the sacrificial layer 283 is removed, using the method shown in Figures 21A, 21B, and 21C. Thereafter, an insulating layer 250 and a conductive layer 260 are formed so as to have a region located inside the groove 290 and a region located inside the opening 270. Specifically, the insulating layer 250 is formed along the sidewalls of the groove 290 and the sidewalls of the opening 270, and the conductive layer 260 is formed so as to fill the groove 290 and the opening 270.
上述のような絶縁層２５０、及び導電層２６０を形成するには、まず、溝部２９０内に位置する領域、及び開口部２７０内に位置する領域を有するように絶縁層２５０となる絶縁膜を成膜し、絶縁膜上に導電層２６０となる導電膜を成膜する。その後、導電膜、及び絶縁膜に対して平坦化処理を行うことで、絶縁層２８４及び絶縁層２８５の上面を露出させ、導電層２６０を形成する。平坦化処理としては、ＣＭＰ処理が好適である。To form the insulating layer 250 and conductive layer 260 as described above, first, an insulating film that will become the insulating layer 250 is formed so that it has a region located within the groove 290 and a region located within the opening 270, and then a conductive film that will become the conductive layer 260 is formed on the insulating film. Then, planarization treatment is performed on the conductive film and insulating film to expose the top surfaces of the insulating layer 284 and the insulating layer 285, thereby forming the conductive layer 260. CMP treatment is suitable as the planarization treatment.
続いて、図２７Ａ、図２７Ｂ、及び図２７Ｃに示すように、絶縁層２８５上、絶縁層２５０上、絶縁層２８４上、及び導電層２６０上に、導電層２６５を形成する。導電層２６５は、導電層２６０の上面と接するように形成する。また、導電層２６５は、絶縁層２８５の上面、及び絶縁層２８４の上面と接するように形成できる。Subsequently, as shown in Figures 27A, 27B, and 27C, a conductive layer 265 is formed on the insulating layer 285, the insulating layer 250, the insulating layer 284, and the conductive layer 260. The conductive layer 265 is formed so as to be in contact with the upper surface of the conductive layer 260. The conductive layer 265 can also be formed so as to be in contact with the upper surfaces of the insulating layer 285 and the insulating layer 284.
以上により、図８Ａ、図８Ｂ、及び図８Ｃに示す半導体装置を作製できる。By the above steps, the semiconductor device shown in Figures 8A, 8B, and 8C can be manufactured.
＜半導体装置の構成例２＞
本発明の一態様の半導体装置では、例えば複数のトランジスタを互いに積層して設けることができる。図２８は、図３Ａに示す容量１００、及びトランジスタ２００がＺ方向にｎ層（ｎは３以上の整数）積層されている例を示す図である。<Configuration Example 2 of Semiconductor Device>
In a semiconductor device according to one embodiment of the present invention, for example, a plurality of transistors can be stacked on top of each other. Fig. 28 illustrates an example in which the capacitor 100 and the transistor 200 shown in Fig. 3A are stacked in n layers (n is an integer of 3 or greater) in the Z direction.
図２８に示す半導体装置は、ｎ層のメモリ層１７０を有する。図２８では、ｎ層のメモリ層１７０を、それぞれメモリ層１７０［１］乃至メモリ層１７０［ｎ］と記載して区別する。The semiconductor device shown in Figure 28 has n memory layers 170. In Figure 28, the n memory layers 170 are distinguished by being referred to as memory layer 170[1] to memory layer 170[n], respectively.
具体的には、メモリ層１７０［１］上にメモリ層１７０［２］が設けられ、メモリ層１７０［２］上に、さらに、（ｎ−２）層のメモリ層が設けられており、最上段にメモリ層１７０［ｎ］が設けられている。メモリ層１７０には、容量１００と、トランジスタ２００と、を含むメモリセル１５０が設けられる。層１７０［１］下乃至メモリ層１７０［ｎ］下には、それぞれ絶縁層１８０が設けられる。Specifically, memory layer 170[2] is provided on memory layer 170[1], and (n-2) memory layers are further provided on memory layer 170[2], with memory layer 170[n] provided on the topmost layer. Memory layer 170 is provided with memory cell 150 including capacitor 100 and transistor 200. Insulating layers 180 are provided below layers 170[1] to 170[n], respectively.
１層のメモリ層１７０が有するメモリセル１５０の数は特に限定されず、２以上のメモリセル１５０を有することができる。導電層２５４、導電層２５５、導電層２５６、導電層２５７等によって、ｎ層のメモリ層１７０が有するメモリセル１５０が、ｎ層のメモリ層１７０の下に設けられるセンスアンプ（図示しない）と接続される。この場合、導電層２５４、導電層２５５、導電層２５６、導電層２５７等は、図１Ｂに示す配線ＢＩＬの一部として機能する。このように、複数のメモリセル１５０を積層して設けることで、単位面積当たりの記憶容量を大きくすることができる。The number of memory cells 150 included in one memory layer 170 is not particularly limited, and two or more memory cells 150 can be included. The memory cells 150 included in the n-th memory layer 170 are connected to a sense amplifier (not shown) provided below the n-th memory layer 170 by conductive layers 254, 255, 256, 257, etc. In this case, conductive layers 254, 255, 256, 257, etc. function as part of the wiring BIL shown in FIG. 1B. Stacking multiple memory cells 150 in this way can increase the storage capacity per unit area.
図２８では、メモリ層１７０［１］乃至メモリ層１７０［ｎ］に設けられる導電層２４０を、それぞれ導電層２４０［１］乃至導電層２４０［ｎ］と記載して区別する。なお、図２８では、導電層２４０が、第１の導電層と、第１の導電層上の第２の導電層と、の２層積層構造である例を示している。In Figure 28, the conductive layers 240 provided in the memory layers 170[1] to 170[n] are distinguished by being referred to as conductive layers 240[1] to 240[n], respectively. Note that Figure 28 shows an example in which the conductive layer 240 has a two-layer stacked structure of a first conductive layer and a second conductive layer over the first conductive layer.
また、メモリ層１７０［１］乃至メモリ層１７０［ｎ］に設けられる導電層２５５を、それぞれ導電層２５５［１］乃至導電層２５５［ｎ］と記載して区別する。さらに、メモリ層１７０［１］及びメモリ層１７０［２］に設けられる導電層２５７を、それぞれ導電層２５７［１］及び導電層２５７［２］と記載して区別する。Furthermore, the conductive layers 255 provided in the memory layers 170[1] to 170[n] are respectively referred to as conductive layers 255[1] to 255[n] to be distinguished. Furthermore, the conductive layers 257 provided in the memory layers 170[1] and 170[2] are respectively referred to as conductive layers 257[1] and 257[2] to be distinguished.
なお、導電層２５４、導電層２５５、導電層２５６、導電層２５７等は、スイッチ、トランジスタ、容量、インダクタ、抵抗、及びダイオード等の回路素子、配線、電極、又は端子と、メモリセル１５０を接続するためのプラグ又は配線として機能してもよい。Note that conductive layers 254, 255, 256, 257, etc. may function as plugs or wirings for connecting circuit elements, wirings, electrodes, or terminals such as switches, transistors, capacitors, inductors, resistors, and diodes to the memory cell 150.
図２８では、導電層２５７が導電層２５４上、及び絶縁層１８０上に設けられる例を示している。導電層２５７は、導電層１１０と同一の工程で形成でき、同一の材料を有することができる。Figure 28 shows an example in which the conductive layer 257 is provided over the conductive layer 254 and the insulating layer 180. The conductive layer 257 can be formed in the same process as the conductive layer 110 and can have the same material.
また、図２８では、メモリ層１７０［１］下の絶縁層１８０が有する開口部内に導電層２５４が配置される例を示している。また、絶縁層１６０、絶縁層１２１、及び絶縁層２８０が有する開口部内に導電層２５５が配置される例を示している。さらに、導電層２４０の第２の導電層、金属酸化物層２３０の領域２３０Ｉ、絶縁層２８４、絶縁層２８５、及び絶縁層１８０が有する開口部内に導電層２５６が配置される例を示している。導電層２５４は、導電層２５７［１］の下面に接することができる。導電層２５５は、導電層２５７の上面、及び導電層２４０の第１の導電層の下面に接することができる。導電層２５６は、導電層２４０の第１の導電層の上面、及び導電層２５７の下面に接することができる。以上により、導電層２４０［１］乃至導電層２４０［ｎ］を互いに接続できる。ここで、導電層２４０の第１の導電層と導電層２５６とのコンタクト抵抗が、導電層２４０の第２の導電層と導電層２５６とのコンタクト抵抗より低い場合は、図２８に示すように、導電層２５６が配置される開口部を導電層２５７の第２の導電層にも設けることが好ましい。なお、導電層２５５、導電層２５６等には、導電層２４０に適用可能な導電性材料等を用いることができる。Figure 28 also shows an example in which a conductive layer 254 is arranged in an opening in the insulating layer 180 under the memory layer 170[1]. Also shown is an example in which a conductive layer 255 is arranged in openings in the insulating layer 160, the insulating layer 121, and the insulating layer 280. Furthermore, an example in which a conductive layer 256 is arranged in openings in the second conductive layer of the conductive layer 240, the region 230I of the metal oxide layer 230, the insulating layer 284, the insulating layer 285, and the insulating layer 180 is shown. The conductive layer 254 can be in contact with the bottom surface of the conductive layer 257[1]. The conductive layer 255 can be in contact with the top surface of the conductive layer 257 and the bottom surface of the first conductive layer of the conductive layer 240. The conductive layer 256 can be in contact with the top surface of the first conductive layer of the conductive layer 240 and the bottom surface of the conductive layer 257. As described above, the conductive layers 240[1] to 240[n] can be connected to each other. Here, if the contact resistance between the first conductive layer of the conductive layer 240 and the conductive layer 256 is lower than the contact resistance between the second conductive layer of the conductive layer 240 and the conductive layer 256, it is preferable to also provide an opening in which the conductive layer 256 is disposed in the second conductive layer of the conductive layer 257, as shown in FIG. 28. Note that the conductive layers 255, 256, and the like can be made of a conductive material or the like that can be used for the conductive layer 240.
図２８に示すように、複数のメモリセル１５０を積層することにより、メモリセルアレイの占有面積を増やすことなく、メモリセル１５０を集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。これにより、単位面積当たりの記憶容量を大きくすることができる。As shown in Figure 28, by stacking multiple memory cells 150, the memory cells 150 can be integrated and arranged without increasing the area occupied by the memory cell array. In other words, a 3D memory cell array can be constructed. This allows for a larger storage capacity per unit area.
図２９に、センスアンプを含む駆動回路が設けられる層上に、メモリセル１５０を有する層が積層して設けられた半導体装置の断面構成例を示す。Figure 29 shows an example cross-sectional configuration of a semiconductor device in which a layer having memory cells 150 is stacked on a layer in which a driver circuit including a sense amplifier is provided.
図２９では、トランジスタ３００の上方にメモリセル１５０（トランジスタ２００及び容量１００）が設けられている。In Figure 29, memory cell 150 (transistor 200 and capacitor 100) is provided above transistor 300.
トランジスタ３００は、センスアンプが有するトランジスタの一つである。Transistor 300 is one of the transistors included in the sense amplifier.
図２９に示すように、メモリセル１５０と重なるように、センスアンプを設ける構成にすることで、ビット線を短くすることができる。これにより、ビット線容量を小さくでき、半導体装置の高速駆動が可能となる。As shown in Figure 29, the bit lines can be shortened by configuring the sense amplifier so that it overlaps with the memory cell 150. This reduces the bit line capacitance, enabling the semiconductor device to operate at high speed.
図２９に示す半導体装置は、実施の形態３で説明する半導体装置９００と対応させることができる。具体的には、トランジスタ３００は、半導体装置９００におけるセンスアンプ９２７が有するトランジスタに相当する。また、メモリセル１５０は、メモリセル９５０と対応する。The semiconductor device shown in FIG. 29 can correspond to the semiconductor device 900 described in embodiment 3. Specifically, the transistor 300 corresponds to the transistor included in the sense amplifier 927 in the semiconductor device 900. Furthermore, the memory cell 150 corresponds to the memory cell 950.
トランジスタ３００は、基板３１１上に設けられ、ゲートとして機能する導電層３１６と、ゲート絶縁層として機能する絶縁層３１５と、基板３１１の一部からなる半導体領域３１３と、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ及び低抵抗領域３１４ｂと、を有する。トランジスタ３００は、ｐチャネル型又はｎチャネル型のいずれとしてよい。基板３１１は、シリコン系半導体を含むことが好ましく、具体的には、単結晶シリコンを含むことが好ましい。The transistor 300 is provided over a substrate 311 and includes a conductive layer 316 that functions as a gate, an insulating layer 315 that functions as a gate insulating layer, a semiconductor region 313 that is part of the substrate 311, and low-resistance regions 314a and 314b that function as source and drain regions. The transistor 300 may be either a p-channel or n-channel type. The substrate 311 preferably contains a silicon-based semiconductor, and more specifically, preferably contains single-crystal silicon.
ここで、図２９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面及び上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。Here, in the transistor 300 shown in Figure 29, the semiconductor region 313 (part of the substrate 311) where the channel is formed has a convex shape. A conductive layer 316 is provided to cover the side and top surfaces of the semiconductor region 313 with an insulating layer 315 interposed therebetween. Note that the conductive layer 316 may be made of a material that adjusts the work function. Such a transistor 300 is also called a FIN transistor because it utilizes the convex portion of the semiconductor substrate. Note that an insulating layer that contacts the top of the convex portion and functions as a mask for forming the convex portion may be provided. Here, the case where the convex portion is formed by processing a part of the semiconductor substrate is shown, but a semiconductor film having a convex shape may also be formed by processing an SOI substrate.
なお、図２９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成又は駆動方法に応じて適切なトランジスタを用いることができる。Note that the transistor 300 shown in Figure 29 is just an example, and the structure is not limited to this, and an appropriate transistor can be used depending on the circuit configuration or driving method.
各構造体の間には、層間膜、配線、及びプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグ又は配線として機能する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、及び導電層の一部がプラグとして機能する場合もある。A wiring layer containing interlayer films, wiring, plugs, etc. may be provided between each structure. Multiple wiring layers may be provided depending on the design. Here, the same reference numeral may be used to refer to multiple structures of a conductive layer functioning as a plug or wiring. In this specification, the wiring and the plug connecting to the wiring may be integrated. In other words, there are cases where a portion of the conductive layer functions as the wiring, and cases where a portion of the conductive layer functions as the plug.
例えば、トランジスタ３００上には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４、及び絶縁層３２６が順に積層して設けられている。また、絶縁層３２０及び絶縁層３２２には導電層３２８が埋め込まれ、絶縁層３２４及び絶縁層３２６には導電層３３０が埋め込まれている。なお、導電層３２８及び導電層３３０はプラグ又は配線として機能する。For example, an insulating layer 320, an insulating layer 322, an insulating layer 324, and an insulating layer 326 are stacked in this order on the transistor 300 as an interlayer film. A conductive layer 328 is embedded in the insulating layer 320 and the insulating layer 322, and a conductive layer 330 is embedded in the insulating layer 324 and the insulating layer 326. The conductive layer 328 and the conductive layer 330 function as plugs or wiring.
また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるためにＣＭＰ法等を用いた平坦化処理により平坦化されていてもよい。Furthermore, the insulating layer functioning as an interlayer film may also function as a planarizing film that covers the underlying unevenness. For example, the upper surface of the insulating layer 322 may be planarized by a planarization process using a CMP method or the like to enhance flatness.
絶縁層３２６及び導電層３３０上に、配線層を設けてもよい。例えば、図２９において、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられている。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が形成されている。導電層３５６は、プラグ又は配線として機能する。A wiring layer may be provided on the insulating layer 326 and the conductive layer 330. For example, in FIG. 29, insulating layer 350, insulating layer 352, and insulating layer 354 are stacked in this order. In addition, conductive layer 356 is formed on insulating layer 350, insulating layer 352, and insulating layer 354. Conductive layer 356 functions as a plug or wiring.
層間膜として機能する、絶縁層３５２、及び絶縁層３５４等は、前述の、半導体装置又は半導体装置に用いることができる絶縁層を用いることができる。The insulating layer 352, insulating layer 354, etc., which function as interlayer films, can be the semiconductor device or insulating layers that can be used in the semiconductor device described above.
プラグ、又は配線として機能する導電層、例えば、導電層３２８、導電層３３０、及び導電層３５６等としては、導電層２４０に適用可能な導電性材料を用いることができる。耐熱性と導電性を両立するタングステン又はモリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム又は銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。Conductive layers that function as plugs or wiring, such as conductive layer 328, conductive layer 330, and conductive layer 356, can be made of conductive materials that can be used for the conductive layer 240. High-melting-point materials that are both heat-resistant and conductive, such as tungsten or molybdenum, are preferably used, and tungsten is preferred. Alternatively, they are preferably formed from low-resistance conductive materials such as aluminum or copper. Wiring resistance can be reduced by using low-resistance conductive materials.
導電層２４０は、導電層２５５、導電層２５７、導電層２５４、導電層３５６、導電層３３０、及び導電層３２８を介して、トランジスタ３００のソース領域又はドレイン領域として機能する低抵抗領域３１４ｂと接続されている。導電層２５４、導電層２５５、及び導電層２５７については、図２８の説明を参照できる。The conductive layer 240 is connected to the low-resistance region 314b, which functions as the source or drain region of the transistor 300, through the conductive layer 255, the conductive layer 257, the conductive layer 254, the conductive layer 356, the conductive layer 330, and the conductive layer 328. For the conductive layer 254, the conductive layer 255, and the conductive layer 257, refer to the description in Figure 28.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態２）
本実施の形態では、トランジスタの半導体層として用いることができる金属酸化物層について説明する。本発明の一態様の金属酸化物層としては、金属酸化物を含む層を、単層又は積層で用いることができる。なお、積層構造である金属酸化物層においては、後述するように、積層される膜同士の境界の確認が困難な場合がある。(Embodiment 2)
In this embodiment, a metal oxide layer that can be used as a semiconductor layer of a transistor will be described. As the metal oxide layer of one embodiment of the present invention, a layer containing metal oxide can be used as a single layer or a stacked layer. Note that in a metal oxide layer with a stacked structure, it may be difficult to identify the boundaries between stacked films, as described later.
［金属酸化物］
本発明の一態様に係る金属酸化物は、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましく、インジウムを主成分として含むことが特に好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二又は三を有することが好ましく、インジウム及び亜鉛を主成分として含むことが特に好ましい。ここで、金属酸化物はインジウム及び亜鉛を主成分として含み、さらに、元素Ｍを有することができる。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、錫、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモン等が挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種又は複数種であることが好ましく、アルミニウム、ガリウム、錫、及びイットリウムから選ばれた一種又は複数種であることがより好ましく、ガリウム及び錫から選ばれる一以上であることがさらに好ましい。金属酸化物が有する元素Ｍがガリウムである場合、本発明の一態様に係る金属酸化物は、インジウム、ガリウム、及び亜鉛の中から選ばれるいずれか一又は複数を有することが好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。[Metal oxides]
The metal oxide according to one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn), and particularly preferably contains indium as a main component. The metal oxide preferably contains two or three elements selected from indium, element M, and zinc, and particularly preferably contains indium and zinc as main components. Here, the metal oxide may contain indium and zinc as main components and may further contain element M. The element M is a metal element or a metalloid element having a high bond energy with oxygen, for example, a metal element or a metalloid element having a bond energy with oxygen higher than that of indium. Specific examples of element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony. The element M contained in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably one or more selected from gallium and tin. When the element M contained in the metal oxide is gallium, the metal oxide according to one embodiment of the present invention preferably contains one or more selected from indium, gallium, and zinc. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal element" described in this specification and the like may also include metalloid elements.
本発明の一態様に係る金属酸化物として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物、ＩＺＯ（登録商標）ともいう）、インジウム錫酸化物（Ｉｎ−Ｓｎ酸化物、ＩＴＯともいう）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウム錫酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物、ＩＧＴＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウム錫亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物とも記す）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、インジウムガリウム錫亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯ又はＩＡＧＺＯとも記す）等を用いることができる。又は、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、ガリウム錫酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウム錫酸化物（Ａｌ−Ｓｎ酸化物）等を用いることができる。また、本発明の一態様に係る金属酸化物として、酸化インジウムを用いることができる。また、本発明の一態様に係る金属酸化物として、酸化ガリウム、酸化亜鉛等を用いることができる。Metal oxides according to one embodiment of the present invention include, for example, indium zinc oxide (In-Zn oxide, also referred to as IZO (registered trademark)), indium tin oxide (In-Sn oxide, also referred to as ITO), indium titanium oxide (In-Ti oxide), indium gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide, also referred to as IGTO), and indium aluminum zinc oxide (In-Al-Zn oxide, IAZ). Examples of usable metal oxides include indium tin zinc oxide (In-Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, IGZO), indium tin oxide containing silicon oxide (ITSO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide, IGZTO), and indium gallium aluminum zinc oxide (In-Ga-Al-Zn oxide, IGAZO or IAGZO). Alternatively, examples of usable metal oxides include gallium zinc oxide (Ga-Zn oxide, GZO), aluminum zinc oxide (Al-Zn oxide, AZO), gallium tin oxide (Ga-Sn oxide), and aluminum tin oxide (Al-Sn oxide). Indium oxide can be used as a metal oxide according to one embodiment of the present invention. Gallium oxide, zinc oxide, and the like can be used as a metal oxide according to one embodiment of the present invention.
金属酸化物におけるインジウムの含有率を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。By increasing the indium content in the metal oxide, the transistor can achieve a large on-state current and high frequency characteristics.
なお、金属酸化物は、インジウムに代えて、元素周期表における周期番号が大きい金属元素の一種又は複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、元素周期表における周期番号が大きい金属元素の一種又は複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、元素周期表における周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。元素周期表における周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素等が挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、錫、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウム等が挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。Instead of indium, the metal oxide may contain one or more metal elements with higher periodic numbers in the periodic table. Alternatively, the metal oxide may contain, in addition to indium, one or more metal elements with higher periodic numbers in the periodic table. The greater the overlap between the orbitals of metal elements, the greater the carrier conduction in the metal oxide. Therefore, including a metal element with a higher periodic number in the periodic table may improve the field-effect mobility of a transistor. Examples of metal elements with higher periodic numbers in the periodic table include metal elements belonging to the fifth period and the sixth period. Specific examples of such metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
また、金属酸化物は、非金属元素の一種又は複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素等が挙げられる。Furthermore, the metal oxide may contain one or more non-metallic elements. The presence of non-metallic elements in the metal oxide may increase the field-effect mobility of the transistor. Examples of non-metallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
また、金属酸化物における亜鉛の含有率を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。Furthermore, by increasing the zinc content in the metal oxide, the metal oxide becomes highly crystalline, which can suppress the diffusion of impurities in the metal oxide. This therefore suppresses fluctuations in the electrical characteristics of the transistor and improves reliability.
また、金属酸化物における元素Ｍの含有率を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。Furthermore, by increasing the content of element M in the metal oxide, the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies is suppressed, resulting in a transistor with a small off-state current. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, improving reliability.
トランジスタの電界効果移動度を高くすることができる金属酸化物層の構成例を説明する。例えば、酸化インジウムとＩＧＺＯとの積層構造を用いることが好ましい。具体的には、金属酸化物層は、酸化インジウムと、酸化インジウム上のＩＧＺＯと、を有することが好ましい。また、金属酸化物層として、窒素を含むＩＧＺＯを用いることが好ましい。例えば、成膜中又は成膜後にＮ２Ｏプラズマ処理を行うことで、窒素を含むＩＧＺＯを形成することができる。また、金属酸化物層として、酸化インジウム、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、及びＩＧＺＴＯのうち少なくとも一種を用いることが好ましい。A structural example of a metal oxide layer that can increase the field-effect mobility of a transistor will be described. For example, it is preferable to use a stacked structure of indium oxide and IGZO. Specifically, it is preferable that the metal oxide layer has indium oxide and IGZO on the indium oxide. It is also preferable to use IGZO containing nitrogen as the metal oxide layer. For example, IGZO containing nitrogen can be formed by performing N2 O plasma treatment during or after film formation. It is also preferable to use at least one of indium oxide, In—Ga oxide, In—Zn oxide, and IGZTO as the metal oxide layer.
本実施の形態では、金属酸化物として、Ｉｎ−Ｍ−Ｚｎ酸化物を例に挙げて説明する場合がある。In this embodiment, In-M-Zn oxide may be used as an example of a metal oxide.
本発明の一態様の金属酸化物層は、結晶性を有する金属酸化物を有することが好ましい。結晶性を有する金属酸化物の構造としては、例えば、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）構造、多結晶（Ｐｏｌｙ−ｃｒｙｓｔａｌ）構造、及び、微結晶（ｎｃ：ｎａｎｏ−ｃｒｙｓｔａｌ）構造が挙げられる。結晶性を有する金属酸化物を金属酸化物層に用いることにより、金属酸化物層中の欠陥準位密度を低減できる。よって、本発明の一態様の金属酸化物層を用いたトランジスタの信頼性を高めることができ、トランジスタが搭載された半導体装置の信頼性を高めることができる。The metal oxide layer of one embodiment of the present invention preferably contains a crystalline metal oxide. Examples of crystalline metal oxide structures include a c-axis aligned crystal (CAAC) structure, a polycrystalline (poly-crystal) structure, and a nanocrystalline (nc: nano-crystal) structure. By using a crystalline metal oxide for the metal oxide layer, the density of defect states in the metal oxide layer can be reduced. Therefore, the reliability of a transistor using the metal oxide layer of one embodiment of the present invention can be improved, and the reliability of a semiconductor device including the transistor can be improved.
なお、金属酸化物層が有する金属酸化物の結晶性は特に限定されない。例えば、金属酸化物層は、非晶質（アモルファス）半導体（非晶質構造を有する半導体）、単結晶半導体（単結晶構造を有する半導体）、又は単結晶以外の結晶性を有する半導体（微結晶半導体、多結晶半導体、又は一部に結晶領域を有する半導体）の一以上を含む場合がある。金属酸化物層が結晶性を有することにより、トランジスタ特性の劣化を抑制できる場合がある。Note that the crystallinity of the metal oxide contained in the metal oxide layer is not particularly limited. For example, the metal oxide layer may contain one or more of an amorphous semiconductor (a semiconductor having an amorphous structure), a single-crystal semiconductor (a semiconductor having a single-crystal structure), or a semiconductor having crystallinity other than single crystal (a microcrystalline semiconductor, a polycrystalline semiconductor, or a semiconductor having a crystalline region in part). When the metal oxide layer has crystallinity, it may be possible to suppress deterioration of the transistor characteristics.
金属酸化物層の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、又は電子回折（ＥＤ：Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。又は、これらの手法を複数組み合わせて分析を行なってもよい。The crystallinity of the metal oxide layer can be analyzed, for example, by X-ray diffraction (XRD), transmission electron microscopy (TEM), or electron diffraction (ED). Alternatively, analysis may be performed by combining multiple of these techniques.
本発明の一態様の金属酸化物層は、ＣＡＡＣ構造を有する金属酸化物を有することが好ましい。ＣＡＡＣ構造とは、複数の微結晶（代表的には、複数の、六方晶系の結晶構造を有する微結晶）がｃ軸配向を有し、かつａ−ｂ面においては、上記複数の微結晶が配向せずに連結した結晶構造である。また、高分解能ＴＥＭ像（多波干渉像ともいう）を用いて、ＣＡＡＣ構造を有する金属酸化物層の断面を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。よって、ＣＡＡＣ構造を有する金属酸化物層は、層状の結晶部を有する構造ともいえる。The metal oxide layer of one embodiment of the present invention preferably has a metal oxide having a CAAC structure. The CAAC structure is a crystal structure in which multiple microcrystals (typically, multiple microcrystals having a hexagonal crystal structure) have c-axis orientation and are connected without being oriented in the a-b plane. Furthermore, when a cross section of a metal oxide layer having a CAAC structure is observed using a high-resolution TEM image (also called a multi-beam interference image), it can be confirmed that metal atoms are arranged in a layered manner in the crystalline portions. Therefore, a metal oxide layer having a CAAC structure can also be said to have a structure having layered crystalline portions.
ＣＡＡＣ構造は例えば、ｃ軸が金属酸化物層の被形成面又は表面に垂直、又は概略垂直となるように形成される。ＣＡＡＣ構造では、被形成面に平行、又は概略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造である領域において、ｃ軸は、被形成面に対して好ましくは９０°±２０°以内（７０°以上１１０°以下）、より好ましくは９０°±１５°以内（７５°以上１０５°以下）、より好ましくは９０°±１０°以内（８０°以上１００°以下）、さらに好ましくは９０°±５°以内（８５°以上９５°以下）である。The CAAC structure is formed, for example, so that the c-axis is perpendicular or approximately perpendicular to the surface or surface on which the metal oxide layer is formed. In the CAAC structure, metal atoms are arranged in layers parallel or approximately parallel to the surface on which the layer is formed. In the region having the CAAC structure, the c-axis is preferably within 90°±20° (70° or more and 110° or less) relative to the surface on which the layer is formed, more preferably within 90°±15° (75° or more and 105° or less), more preferably within 90°±10° (80° or more and 100° or less), and even more preferably within 90°±5° (85° or more and 95° or less).
金属酸化物層がＣＡＡＣ構造を有する場合、ＴＥＭ像を用いて観察された金属酸化物層の断面において、金属原子の層状配列が反映された輝点群（具体的には、層状に並んだ輝点）が観察される。具体的には、被形成面に平行、又は概略平行な方向に輝点が層状に並ぶ様子が観察される。When a metal oxide layer has a CAAC structure, a group of bright spots (specifically, bright spots arranged in layers) that reflect the layered arrangement of metal atoms are observed in a cross section of the metal oxide layer observed using a TEM image. Specifically, bright spots are observed to be arranged in layers parallel to or approximately parallel to the surface on which they are formed.
ＣＡＡＣ構造を有する金属酸化物層に対して電子回折を行うと、電子回折パターンにおいて、ｃ軸配向性を示すスポット（輝点）が観測される。When electron diffraction is performed on a metal oxide layer having a CAAC structure, spots (bright spots) indicating c-axis orientation are observed in the electron diffraction pattern.
また、ＴＥＭ像を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理を行うことで得られるＦＦＴパターンは、電子回折パターンと同様の逆格子空間情報を反映する。Furthermore, the FFT pattern obtained by performing fast Fourier transform (FFT) processing on the TEM image reflects reciprocal lattice spatial information similar to that of an electron diffraction pattern.
ＣＡＡＣ構造を有する金属酸化物層の断面ＴＥＭ像を取得し、断面ＴＥＭ像内を領域ごとにＦＦＴ処理を行うことでＦＦＴパターンを作成し、作成したＦＦＴパターンから、各領域の結晶軸の方向を算出することができる。具体的には、作成したＦＦＴパターンで観察されるスポットのうち、輝度が高く、かつ、中心から略等しい距離にある２つのスポットを結ぶ線分の方向を結晶軸の方向とする。ＦＦＴパターンから算出した各領域の結晶軸の方向が、被形成面に対して好ましくは７０°以上１１０°以下（９０°±２０°以内）である領域、より好ましくは７５°以上１０５°以下（９０°±１５°以内）である領域、より好ましくは８０°以上１００°以下（９０°±１０°以内）である領域、さらに８５°以上９５°以下（９０°±５°以内）である領域をＣＡＡＣ構造とみなすことができる。A cross-sectional TEM image of a metal oxide layer having a CAAC structure is acquired, and an FFT pattern is created by performing FFT processing on each region within the cross-sectional TEM image. The crystal axis direction of each region can then be calculated from the created FFT pattern. Specifically, the direction of the line segment connecting two spots observed in the created FFT pattern that are high in brightness and approximately equidistant from the center is defined as the crystal axis direction. Regions where the crystal axis direction of each region calculated from the FFT pattern is preferably 70° to 110° (within 90° ± 20°) relative to the surface to be formed, more preferably 75° to 105° (within 90° ± 15°), more preferably 80° to 100° (within 90° ± 10°), and even more preferably 85° to 95° (within 90° ± 5°) can be considered to have a CAAC structure.
ＴＥＭ像を用いて、ＣＡＡＣ構造を有する金属酸化物層を、被形成面に対して垂直な方向から見ると、ａ−ｂ面において、三角形状又は六角形状の原子配列が観測され、かつ結晶性を有する。When a metal oxide layer having a CAAC structure is viewed perpendicularly to the surface on which it is formed using a TEM image, a triangular or hexagonal atomic arrangement is observed in the a-b plane, and the layer is crystalline.
［金属酸化物の組成］
本発明の一態様に係る金属酸化物は、インジウム（Ｉｎ）を含むことが好ましく、Ｉｎの含有率が高いことがより好ましい。金属酸化物層としてＩｎの含有率が高い金属酸化物を用いることにより、トランジスタのオン電流を大きくし、周波数特性を高くすることができる。例えば、金属酸化物層には、酸化インジウムを用いることが好ましい。[Metal oxide composition]
The metal oxide according to one embodiment of the present invention preferably contains indium (In), and more preferably has a high In content. By using a metal oxide having a high In content for the metal oxide layer, the on-state current of the transistor can be increased, and the frequency characteristics can be improved. For example, indium oxide is preferably used for the metal oxide layer.
また、本発明の一態様に係る金属酸化物は、亜鉛を含むことができる。金属酸化物が亜鉛を含むことで、結晶性の高い金属酸化物、例えば、ＣＡＡＣ構造を有する金属酸化物となる。例えば、金属酸化物層には、Ｉｎ−Ｚｎ酸化物を用いることができる。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。Furthermore, the metal oxide according to one embodiment of the present invention may contain zinc. When the metal oxide contains zinc, it becomes a highly crystalline metal oxide, for example, a metal oxide having a CAAC structure. For example, In-Zn oxide can be used for the metal oxide layer. Specifically, metal oxides having a composition of In:Zn = 1:1 [atomic ratio] or a composition close to that, In:Zn = 2:1 [atomic ratio] or a composition close to that, or In:Zn = 4:1 [atomic ratio] or a composition close to that can be used. Note that a composition close to that includes a range of ±30% of the desired atomic ratio.
また、本発明の一態様に係る金属酸化物は、元素Ｍを含むことができる。金属酸化物が元素Ｍを含むことで、金属酸化物に酸素欠損が形成されることを抑制できる。よって、金属酸化物層を適用するトランジスタの信頼性を高めることができる。Furthermore, the metal oxide according to one embodiment of the present invention may contain element M. When the metal oxide contains element M, the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, the reliability of a transistor using a metal oxide layer can be improved.
例えば、金属酸化物層には、元素Ｍを微量に含むＩｎ−Ｚｎ酸化物を用いることができる。具体的には、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。また、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｓｎ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。For example, the metal oxide layer can be made of In-Zn oxide containing a trace amount of element M. Specifically, metal oxides can be used that have a composition of In:Ga:Zn = 4:0.1:1 (atomic ratio) or a similar composition, In:Ga:Zn = 2:0.1:1 (atomic ratio) or a similar composition, or In:Ga:Zn = 1:0.1:1 (atomic ratio) or a similar composition. Also, metal oxides can be used that have a composition of In:Sn:Zn = 4:0.1:1 (atomic ratio) or a similar composition, In:Sn:Zn = 2:0.1:1 (atomic ratio) or a similar composition, or In:Sn:Zn = 1:0.1:1 (atomic ratio) or a similar composition.
また、金属酸化物層には、元素Ｍを含むＩｎ−Ｚｎ酸化物を用いることができる。具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。Furthermore, the metal oxide layer can use an In-Zn oxide containing element M. Specifically, metal oxides having a composition of In:M:Zn = 1:1:1 (atomic ratio) or a composition close thereto, In:M:Zn = 1:1:1.2 (atomic ratio) or a composition close thereto, In:M:Zn = 1:1:0.5 (atomic ratio) or a composition close thereto, In:M:Zn = 1:1:2 (atomic ratio) or a composition close thereto, In:M:Zn = 4:2:3 (atomic ratio) or a composition close thereto, In:M:Zn = 1:3:2 (atomic ratio) or a composition close thereto, or In:M:Zn = 1:3:4 (atomic ratio) or a composition close thereto can be used.
なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。When metal oxides are formed by sputtering, the composition of the formed metal oxide may differ from the composition of the sputtering target. In particular, the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
また、Ｉｎ−Ｇａ−Ｚｎ酸化物等の、複数種の金属元素を有する金属酸化物を原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する場合、狙いの組成に合わせて、各金属元素を含むプリカーサのサイクル数の比を設定することができる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を成膜する場合、Ｉｎを含むプリカーサの成膜と酸化剤による処理のサイクルを１回行い、Ｇａを含むプリカーサの成膜と酸化剤による処理のサイクルを３回行い、Ｚｎを含むプリカーサの成膜と酸化剤による処理のサイクルを２回行うことができる。ただし、各金属元素を含むプリカーサのサイクル数の比と、成膜された金属酸化物における各金属元素の原子数比が一致しない場合もある。Furthermore, when depositing a metal oxide containing multiple metal elements, such as In-Ga-Zn oxide, using atomic layer deposition (ALD), the ratio of the number of cycles of precursors containing each metal element can be set to match the target composition. For example, when depositing an In-Ga-Zn oxide with an atomic ratio of In:Ga:Zn = 1:3:2, one cycle of depositing an In-containing precursor and treating it with an oxidizing agent can be performed, three cycles of depositing a Ga-containing precursor and treating it with an oxidizing agent can be performed, and two cycles of depositing a Zn-containing precursor and treating it with an oxidizing agent can be performed. However, the ratio of the number of cycles of precursors containing each metal element and the atomic ratio of each metal element in the deposited metal oxide film may not match.
金属酸化物層に用いる金属酸化物の組成の分析には、例えば、ＥＤＸ、ＸＰＳ、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、又は誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ａｔｏｍｉｃ Ｅｍｉｓｓｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。又は、これらの手法を複数組み合わせて分析を行なってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。To analyze the composition of the metal oxide used in the metal oxide layer, for example, EDX, XPS, inductively coupled plasma mass spectrometry (ICP-MS), or inductively coupled plasma atomic emission spectrometry (ICP-AES) can be used. Alternatively, a combination of these techniques may be used for analysis. Note that for elements with low content, the actual content may differ from the content obtained by analysis due to analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
本発明の一態様の金属酸化物層は、２層以上の積層構造としてもよい。金属酸化物層が、第１の層と、第１の層上の第２の層と、の２層構造である場合、第２の層は、第１の層と組成が異なることが好ましい。また、金属酸化物層が、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、の３層構造である場合、第２の層は、第１の層及び第３の層と組成が異なることが好ましい。なお、第１の層には、第３の層と同じ組成を用いることができる。又は、第１の層と第３の層は、異なる組成とすることもできる。The metal oxide layer of one embodiment of the present invention may have a stacked structure of two or more layers. When the metal oxide layer has a two-layer structure of a first layer and a second layer on the first layer, the second layer preferably has a different composition from the first layer. Furthermore, when the metal oxide layer has a three-layer structure of a first layer, a second layer on the first layer, and a third layer on the second layer, the second layer preferably has a different composition from the first layer and the third layer. The first layer can have the same composition as the third layer. Alternatively, the first layer and the third layer can have different compositions.
第１乃至第３の層のそれぞれには、前述した金属酸化物を用いることができる。The first to third layers can each be made of the metal oxides mentioned above.
第２の層は、例えば、酸化インジウム、Ｉｎ−Ｚｎ酸化物、又は元素Ｍを微量に含むＩｎ−Ｚｎ酸化物等を用いることができる。具体的には、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｚｎ＝２：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。また、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝４：０．１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｓｎ：Ｚｎ＝２：０．１：１［原子数比］もしくはその近傍の組成、又はＩｎ：Ｓｎ：Ｚｎ＝１：０．１：１［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。第２の層におけるＩｎの含有率を高めることで、オン電流を大きくし、周波数特性を高くすることができる。The second layer can be made of, for example, indium oxide, In-Zn oxide, or In-Zn oxide containing a trace amount of element M. Specifically, metal oxides having a composition of In:Zn = 1:1 (atomic ratio) or a similar composition, In:Zn = 2:1 (atomic ratio) or a similar composition, or In:Zn = 4:1 (atomic ratio) or a similar composition can be used. For example, metal oxides having a composition of In:Ga:Zn = 4:0.1:1 (atomic ratio) or a similar composition, In:Ga:Zn = 2:0.1:1 (atomic ratio) or a similar composition, or In:Ga:Zn = 1:0.1:1 (atomic ratio) or a similar composition can be used. Alternatively, for example, a metal oxide having an atomic ratio of In:Sn:Zn=4:0.1:1 or a similar composition, an atomic ratio of In:Sn:Zn=2:0.1:1 or a similar composition, or an atomic ratio of In:Sn:Zn=1:0.1:1 or a similar composition can be used. Increasing the In content in the second layer can increase the on-state current and improve the frequency characteristics.
第１の層及び第３の層それぞれの伝導帯下端は、第２の層の伝導帯下端よりも真空準位側に位置することが好ましい。別言すると、第１の層及び第３の層それぞれの伝導帯下端のエネルギーは、第２の層の伝導帯下端のエネルギーよりも小さいことが好ましい。このとき、第２の層は、伝導帯下端がより真空準位側に位置する第１の層及び第３の層に挟持され、主に電流経路（チャネル）として機能することができる。The conduction band minimum of each of the first layer and the third layer is preferably located closer to the vacuum level than the conduction band minimum of the second layer. In other words, the energy of the conduction band minimum of each of the first layer and the third layer is preferably lower than the energy of the conduction band minimum of the second layer. In this case, the second layer is sandwiched between the first layer and the third layer, whose conduction band minimums are located closer to the vacuum level, and can function mainly as a current path (channel).
第２の層が第１の層及び第３の層により挟持されることで、第２の層の界面及びその近傍においてトラップされるキャリアを少なくすることができる。また、チャネルをゲート絶縁層の表面から遠ざけることができ、表面散乱の影響を低減することができる。これにより、チャネルが絶縁層界面から遠ざけられた埋め込みチャネル型のトランジスタを実現でき、電界効果移動度を高くすることができる。また、バックチャネル側（ゲート電極とは反対側）に形成されうる界面準位の影響が低減され、トランジスタの光劣化（例えば、光負バイアス劣化）を抑制でき、トランジスタの信頼性を高めることができる。By sandwiching the second layer between the first and third layers, it is possible to reduce carriers trapped at the interface of the second layer and its vicinity. Furthermore, the channel can be moved away from the surface of the gate insulating layer, reducing the effects of surface scattering. This allows for the realization of a buried channel transistor in which the channel is moved away from the insulating layer interface, thereby increasing field-effect mobility. Furthermore, the effects of interface states that may form on the back channel side (the side opposite the gate electrode) are reduced, suppressing light degradation of the transistor (e.g., negative bias light degradation) and improving transistor reliability.
第１の層乃至第３の層で埋め込みチャネルを形成する場合、例えば、第１の層及び第３の層として、第２の層と比較してＧａの含有率が高い金属酸化物を用いることができる。具体的には、第１の層及び第３の層のそれぞれには、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成である金属酸化物、又はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることができる。又は、Ｇａ−Ｚｎ酸化物又は酸化ガリウムを用いることができる。第１の層及び第３の層のＧａの含有率を高めることにより、第１の層及び第３の層それぞれの伝導帯下端が、第２の層の伝導帯下端よりも真空準位側に位置する場合がある。When forming a buried channel using the first to third layers, for example, the first and third layers can be made of a metal oxide with a higher Ga content than the second layer. Specifically, the first and third layers can each be made of a metal oxide with an atomic ratio of In:Ga:Zn = 1:1:1 or a similar composition, a metal oxide with an atomic ratio of In:Ga:Zn = 1:3:2 or a similar composition, or a metal oxide with an atomic ratio of In:Ga:Zn = 1:3:4 or a similar composition. Alternatively, Ga-Zn oxide or gallium oxide can be used. Increasing the Ga content of the first and third layers can position the conduction band minimum of each of the first and third layers closer to the vacuum level than the conduction band minimum of the second layer.
また、第１の層及び第３の層におけるＧａの含有率を高めることで、第１の層及び第３の層の水素に対するバリア性を高めることができる。よって、第１の層の下方又は第３の層の上方から、第２の層に水素が拡散することを抑制できる。また、第１の層及び第３の層のＧａの含有率を高めることで、金属酸化物層の形成以降に加わる熱等により、金属酸化物層に含まれる、水素又は水等の不純物を低減することができる。なお、第１の層及び第３の層に、第２の層と比較してＩｎの含有率が低い金属酸化物を用いることで、同様の効果を奏する場合がある。Furthermore, by increasing the Ga content in the first layer and the third layer, the barrier properties of the first layer and the third layer against hydrogen can be improved. This makes it possible to suppress the diffusion of hydrogen from below the first layer or above the third layer into the second layer. Furthermore, by increasing the Ga content in the first layer and the third layer, it is possible to reduce impurities such as hydrogen or water contained in the metal oxide layer due to heat or the like applied after the metal oxide layer is formed. Note that a similar effect may be achieved by using a metal oxide with a lower In content for the first layer and the third layer compared to the second layer.
例えば、第３の層には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、又はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成である金属酸化物を用いることが好ましい。このとき、第３の層は、インジウムと、ガリウムと、を有する。For example, it is preferable to use a metal oxide having a composition of In:Ga:Zn = 1:1:1 [atomic ratio] or a similar composition, In:Ga:Zn = 1:3:2 [atomic ratio] or a similar composition, or In:Ga:Zn = 1:3:4 [atomic ratio] or a similar composition for the third layer. In this case, the third layer contains indium and gallium.
また、第１の層及び第３の層におけるＧａの含有率を高めることで、第１の層及び第３の層の酸素に対するバリア性を高めることができる。よって、チャネルが形成される第２の層から酸素が放出されるのを抑制し、第２の層での酸素欠損の形成、又は、第２の層中の酸素欠損量の増加を抑制することができる。これにより、トランジスタの電気特性を良好にすることができる。Furthermore, by increasing the Ga content in the first and third layers, the oxygen barrier properties of the first and third layers can be improved. This prevents oxygen from being released from the second layer where the channel is formed, and prevents the formation of oxygen vacancies in the second layer or an increase in the amount of oxygen vacancies in the second layer. This improves the electrical characteristics of the transistor.
また、第１の層におけるＧａの含有率を高めることで、第１の層の電気抵抗率を、第２の層の電気抵抗率よりも高くすることができる場合がある。第１の層をバックチャネル側に設ける場合、第１の層として電気抵抗率の高い層を設けることで、しきい値電圧のマイナスシフト又はオン電流の低下を抑制することができる。したがって、トランジスタのしきい値電圧がプラスシフトし、トランジスタのノーマリーオフ化を図ることができる。以上より、トランジスタの電気特性を良好にし、トランジスタの信頼性を向上させることができる。Furthermore, by increasing the Ga content in the first layer, it may be possible to make the electrical resistivity of the first layer higher than that of the second layer. When the first layer is provided on the back channel side, providing a layer with high electrical resistivity as the first layer can suppress a negative shift in threshold voltage or a decrease in on-current. Therefore, the threshold voltage of the transistor is shifted positively, making it possible to make the transistor normally off. As a result, the electrical characteristics of the transistor can be improved, and the reliability of the transistor can be improved.
金属酸化物のバンドギャップの評価には、分光光度計による光学評価、分光エリプソメトリ、フォトルミネッセンス法、Ｘ線光電子分光法、又はＸ線吸収微細構造（ＸＡＦＳ：Ｘ−ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ）を用いることができる。また、これらの手法を複数組み合わせて分析を行うことができる。電子親和力又は伝導帯下端は、真空準位と価電子帯上端のエネルギーとの差であるイオン化ポテンシャルと、バンドギャップから求めることができる。イオン化ポテンシャルの評価には、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いることができる。To evaluate the band gap of metal oxides, optical evaluation using a spectrophotometer, spectroscopic ellipsometry, photoluminescence, X-ray photoelectron spectroscopy, or X-ray absorption fine structure (XAFS) can be used. Analysis can also be performed by combining multiple of these techniques. The electron affinity or conduction band minimum can be determined from the ionization potential, which is the energy difference between the vacuum level and the top of the valence band, and the band gap. To evaluate the ionization potential, for example, ultraviolet photoelectron spectroscopy (UPS) can be used.
なお、第１の層及び第３の層は、第２の層と比較してＩｎの含有率が高い金属酸化物を用いてもよい。また、第１の層及び第３の層の一方は、第２の層と比較してＩｎの含有率が高い金属酸化物を用い、他方は、第２の層と比較してＧａの含有率が高い金属酸化物を用いてもよい。The first layer and the third layer may be made of a metal oxide having a higher In content than the second layer. Alternatively, one of the first layer and the third layer may be made of a metal oxide having a higher In content than the second layer, and the other may be made of a metal oxide having a higher Ga content than the second layer.
また、第１の層、第２の層、及び第３の層は、それぞれ、上記に記載の組成を有する層を複数、積層して有してもよい。例えば、第１の層は、Ｇａの含有率が高い金属酸化物上に、Ｉｎの含有率が高い金属酸化物を積層した構成としてもよい。また、例えば、第３の層は、Ｉｎの含有率が高い金属酸化物上に、Ｇａの含有率が高い金属酸化物を積層した構成としてもよい。Furthermore, the first layer, second layer, and third layer may each have a stack of multiple layers having the compositions described above. For example, the first layer may have a configuration in which a metal oxide with a high In content is stacked on a metal oxide with a high Ga content. Furthermore, for example, the third layer may have a configuration in which a metal oxide with a high Ga content is stacked on a metal oxide with a high In content.
［金属酸化物層の作製方法］
本発明の一態様の金属酸化物層は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＡＬＤ法等を用いて形成することができる。[Method for producing metal oxide layer]
The metal oxide layer of one embodiment of the present invention can be formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum evaporation method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, an ALD method, or the like.
また、本発明の一態様の金属酸化物層は、２種の成膜方法を用いて金属酸化物を形成することにより作製することができる。例えば、本発明の一態様の金属酸化物層は、第１の成膜方法と、第２の成膜方法と、を用いて金属酸化物を形成することにより作製することができる。Furthermore, the metal oxide layer of one embodiment of the present invention can be produced by forming a metal oxide using two different film formation methods. For example, the metal oxide layer of one embodiment of the present invention can be produced by forming a metal oxide using a first film formation method and a second film formation method.
本発明の一態様の金属酸化物層は、第１の層と、第１の層上の第２の層と、の２層構造とすることができる。金属酸化物層が２層構造である場合、当該金属酸化物層は、被形成面上に第１の成膜方法を用いて第１の層を形成した後、その上方に、第２の成膜方法を用いて第２の層を形成することにより、作製することができる。The metal oxide layer of one embodiment of the present invention can have a two-layer structure consisting of a first layer and a second layer on the first layer. When the metal oxide layer has a two-layer structure, the metal oxide layer can be produced by forming the first layer on the surface to be formed using a first film formation method, and then forming the second layer on top of the first layer using a second film formation method.
第１の成膜方法は、第２の成膜方法と比較して、被形成面へのダメージが小さい成膜方法を用いることが好ましい。これにより、金属酸化物層と、当該金属酸化物層の被形成面である層との界面における混合層の形成を抑制することができる。また、第１の層上に形成する第２の層に、シリコン等の不純物が混入することを抑制できるため、金属酸化物層の結晶性をより高くできる場合がある。The first film formation method preferably uses a film formation method that causes less damage to the surface on which the metal oxide layer is formed than the second film formation method. This makes it possible to suppress the formation of a mixed layer at the interface between the metal oxide layer and the layer on which the metal oxide layer is formed. Furthermore, since it is possible to suppress the incorporation of impurities such as silicon into the second layer formed on the first layer, it may be possible to further increase the crystallinity of the metal oxide layer.
第１の成膜方法として、例えば、ＡＬＤ法、ＣＶＤ法、及びＭＢＥ法等が挙げられる。また、ＣＶＤ法として、プラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱ＣＶＤ法、光ＣＶＤ法、及びＭＯＣＶＤ法等が挙げられる。ＭＢＥ法は、基板の結晶系を反映した結晶構造の薄膜を成長させる成膜方法であり、被形成面へのダメージが少ない成膜方法の１つと言える。また、第１の成膜方法として、湿式法を用いることが可能である。湿式法は、被形成面へのダメージが少ない成膜方法の１つである。湿式法として、例えば、スプレーコート法等が挙げられる。Examples of the first film formation method include ALD, CVD, and MBE. Examples of CVD methods include plasma-enhanced CVD (PECVD), thermal CVD, photo-assisted CVD, and MOCVD. The MBE method is a film formation method that grows a thin film with a crystalline structure that reflects the crystalline system of the substrate, and is one of the film formation methods that causes minimal damage to the surface on which the film is formed. A wet method can also be used as the first film formation method. The wet method is one of the film formation methods that causes minimal damage to the surface on which the film is formed. Examples of wet methods include spray coating.
第２の成膜方法は、結晶性を有する金属酸化物を成膜可能な方法を用いることが好ましい。このとき成膜される金属酸化物は、ＣＡＡＣ構造を有することが特に好ましい。第２の成膜方法として、例えば、スパッタリング法及びＰＬＤ法等が挙げられる。スパッタリング法を用いて成膜された金属酸化物は結晶性を有しやすいため、スパッタリング法は、第２の成膜方法として好適である。The second film formation method is preferably a method capable of forming a crystalline metal oxide film. It is particularly preferable that the metal oxide film formed in this case has a CAAC structure. Examples of the second film formation method include sputtering and PLD. Because metal oxide films formed using sputtering tend to be crystalline, sputtering is preferred as the second film formation method.
なお、被形成面上に第２の成膜方法を用いて金属酸化物を形成する場合、被形成面へのダメージにより、金属酸化物に含まれる成分と、被形成面である層に含まれる成分とのアロイ化が生じる場合がある。アロイ化が生じることで、当該金属酸化物と被形成面である層との界面において混合層が形成される場合がある。当該混合層は、アロイ化した領域とも言える。また、混合層の形成は、アロイ化とも言える。When a metal oxide is formed on a surface using the second film formation method, damage to the surface may cause alloying between components contained in the metal oxide and components contained in the layer on the surface. This alloying may result in the formation of a mixed layer at the interface between the metal oxide and the layer on the surface. This mixed layer may also be referred to as an alloyed region. The formation of a mixed layer may also be referred to as alloying.
例えば、第２の成膜方法としてスパッタリング法を用いる場合、ターゲット等から放出される粒子（スパッタリング粒子ともいう）、又はスパッタリング粒子等により基板側に与えられるエネルギー等によって、混合層が形成される場合がある。具体的には、シリコンを有する絶縁層、一例として酸化シリコン膜を被形成面として、第２の成膜方法を用いて金属酸化物を成膜する場合、金属酸化物中にシリコンが混入する恐れがある。シリコン等の不純物の金属酸化物への混入により、金属酸化物の結晶化が阻害される懸念がある。また、不純物が混入した金属酸化物層をトランジスタに用いることで、トランジスタの初期特性又は信頼性に悪影響を与える懸念がある。また、後述する熱処理を行った場合においても、アロイ化した領域の結晶性を高めることは困難である。For example, when sputtering is used as the second deposition method, a mixed layer may be formed by particles (also called sputtering particles) emitted from a target or the like, or by energy imparted to the substrate by the sputtering particles. Specifically, when a metal oxide film is formed using the second deposition method on a silicon-containing insulating layer, such as a silicon oxide film, as the deposition surface, silicon may be mixed into the metal oxide. There is a concern that the inclusion of impurities such as silicon in the metal oxide may inhibit the crystallization of the metal oxide. Furthermore, there is a concern that using a metal oxide layer containing impurities in a transistor may adversely affect the initial characteristics or reliability of the transistor. Furthermore, even when the heat treatment described below is performed, it is difficult to improve the crystallinity of the alloyed region.
そこで、前述したように、第２の成膜方法を用いて金属酸化物を形成する前に、第１の成膜方法を用いて金属酸化物を形成することで、金属酸化物層への不純物の混入を抑制することができる。また、被形成面である層とのアロイ化を抑制することができる。したがって、トランジスタの初期特性及び信頼性を向上させることができる。また、金属酸化物層の結晶性をより高くすることができる。As described above, by forming a metal oxide using the first film formation method before forming a metal oxide using the second film formation method, it is possible to prevent impurities from being mixed into the metal oxide layer. Furthermore, it is possible to prevent alloying with the layer on which the metal oxide is to be formed. This improves the initial characteristics and reliability of the transistor. Furthermore, it is possible to further increase the crystallinity of the metal oxide layer.
なお、第１の層と第２の層との界面において混合層が形成されることがある。混合層は、第１の層に含まれる成分と、第２の層に含まれる成分と、を有する。例えば、第１の層に酸化ガリウムを用い、第２の層にインジウムを含む金属酸化物を用いる場合、混合層は、ガリウムと、インジウムと、を有する。また、例えば、第２の層におけるインジウムの含有率が、第１の層におけるインジウムの含有率よりも高い場合、混合層におけるインジウムの含有率は、第１の層におけるインジウムの含有率以上であって、第２の層におけるインジウムの含有率以下となる。Note that a mixed layer may be formed at the interface between the first layer and the second layer. The mixed layer contains the components contained in the first layer and the components contained in the second layer. For example, if gallium oxide is used for the first layer and a metal oxide containing indium is used for the second layer, the mixed layer contains gallium and indium. Furthermore, for example, if the indium content in the second layer is higher than the indium content in the first layer, the indium content in the mixed layer will be equal to or greater than the indium content in the first layer and equal to or less than the indium content in the second layer.
ＡＬＤ法は、スパッタリング法と比較して、被形成面へのダメージを抑制することができるため、第１の成膜方法として好適である。また、ＡＬＤ法はスパッタリング法と比較して被覆性の優れた成膜方法であり、第１の層の成膜方法としてＡＬＤ法を用いることにより、金属酸化物層の被覆性を高めることができる。よって、アスペクト比の高い段差、開口部、等の上に金属酸化物層を良好に被覆することができる。The ALD method is suitable as the first film formation method because it can reduce damage to the surface to be formed compared to the sputtering method. Furthermore, the ALD method is a film formation method with superior coverage compared to the sputtering method, and using the ALD method as the film formation method for the first layer can improve the coverage of the metal oxide layer. Therefore, the metal oxide layer can be well coated on steps, openings, and the like with high aspect ratios.
第１の層としては、例えば、ＣＡＡＣ構造よりも結晶性の低い、微結晶構造又は非晶質構造の金属酸化物が形成される場合がある。結晶性の低い第１の層上に結晶性の高い第２の層を形成することにより、又は第２の層を形成した後に熱処理を加えることにより、第２の層を核として、第１の層の結晶性が高まる場合がある。これにより、被形成面との界面の近傍を含めた金属酸化物層の全体において、結晶性を高めることができる場合がある。The first layer may be formed, for example, as a metal oxide with a microcrystalline or amorphous structure, which has lower crystallinity than a CAAC structure. By forming a highly crystalline second layer on the low-crystallinity first layer, or by applying heat treatment after forming the second layer, the crystallinity of the first layer may be increased, with the second layer acting as a nucleus. This may increase the crystallinity of the entire metal oxide layer, including the area near the interface with the surface on which it is formed.
被形成面である層は、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜等の絶縁膜である。なお、トランジスタ構造によっては、窒化チタン膜、タングステン膜、ＩＴＳＯ膜等の導電膜である場合がある。また、被形成面である層は結晶性を有さなくてもよい。なお、当該層が結晶性を有する場合においては、金属酸化物層が有する金属酸化物と、格子整合性が低い結晶構造であってもよい。The layer on which the film is formed is, for example, an insulating film such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, a silicon nitride oxide film, an aluminum oxide film, or a hafnium oxide film. Depending on the transistor structure, the film may be a conductive film such as a titanium nitride film, a tungsten film, or an ITSO film. The layer on which the film is formed does not need to be crystalline. If the layer is crystalline, it may have a crystal structure that is low in lattice matching with the metal oxide in the metal oxide layer.
第１の層は、ＡＬＤ法を用いて形成することが好ましい。ここで、第１の層として、ＡＬＤ法を用いてＩｎ−Ｍ−Ｚｎ酸化物を形成する方法について説明する。The first layer is preferably formed using the ALD method. Here, we will explain a method for forming In-M-Zn oxide as the first layer using the ALD method.
まず、インジウムを有するプリカーサを含む原料ガスを反応室（チャンバーともいう）に導入し、被形成面に当該プリカーサを吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、インジウムを基板に吸着させたままインジウム以外の成分を脱離させることで、インジウムと酸素とが結合した層を形成する。First, a source gas containing an indium-containing precursor is introduced into a reaction chamber, and the precursor is adsorbed onto the surface to be formed. Next, an oxidizing agent is introduced into the reaction chamber as a reactant, and reacts with the adsorbed precursor, desorbing components other than indium while leaving indium adsorbed to the substrate, forming a layer in which indium and oxygen are combined.
次に、元素Ｍを有するプリカーサを含む原料ガスを反応室に導入し、インジウムと酸素とが結合した層上に吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、元素Ｍを基板に吸着させたまま元素Ｍ以外の成分を脱離させることで、元素Ｍと酸素とが結合した層を形成する。Next, a source gas containing a precursor containing element M is introduced into the reaction chamber and adsorbed onto the layer of indium and oxygen. Next, an oxidizing agent is introduced into the reaction chamber as a reactant and reacted with the adsorbed precursor, desorbing components other than element M while leaving element M adsorbed on the substrate, thereby forming a layer of element M and oxygen.
次に、亜鉛を有するプリカーサを含む原料ガスを反応室に導入し、元素Ｍと酸素とが結合した層上に吸着させる。次に、リアクタントとして、酸化剤を反応室に導入し、吸着したプリカーサと反応させて、亜鉛を基板に吸着させたまま亜鉛以外の成分を脱離させることで、亜鉛と酸素とが結合した層を形成する。Next, a source gas containing a zinc-containing precursor is introduced into the reaction chamber and adsorbed onto the layer of combined element M and oxygen. Next, an oxidizing agent is introduced into the reaction chamber as a reactant and reacts with the adsorbed precursor, desorbing components other than zinc while leaving zinc adsorbed on the substrate, thereby forming a layer of combined zinc and oxygen.
前述した方法を繰り返すことで、被形成面である層上に金属酸化物層として、ＡＬＤ法を用いてＩｎ−Ｍ−Ｚｎ酸化物を形成することができる。By repeating the above-described method, an In-M-Zn oxide can be formed as a metal oxide layer on the surface to be formed using the ALD method.
ＡＬＤ法を用いて金属酸化物層を形成する場合、酸化剤として、オゾン（Ｏ３）、酸素（Ｏ２）、水（Ｈ２Ｏ）等を用いることができる。水素を含まない、オゾン（Ｏ３）、酸素（Ｏ２）等を酸化剤として用いることで、金属酸化物層に混入する水素量を低減できる。When a metal oxide layer is formed using the ALD method, ozone (O3 ), oxygen (O2 ), water (H2O ), etc. can be used as an oxidizing agent. By using ozone (O3 ), oxygen (O2 ), etc. that do not contain hydrogen as an oxidizing agent, the amount of hydrogen mixed into the metal oxide layer can be reduced.
上記において、プリカーサを吸着させた後、プリカーサを含む原料ガスの導入を止め、反応室内をパージ後、余分なプリカーサ及び反応生成物等を反応室から排出することが好ましい。また上記において、吸着したプリカーサと酸化剤を反応させた後、酸化剤の導入を止め、反応室内をパージ後、余分なリアクタント及び反応生成物等を反応室から排出することが好ましい。In the above, after the precursor is adsorbed, it is preferable to stop the introduction of the precursor-containing source gas, purge the reaction chamber, and then discharge excess precursor and reaction products, etc. from the reaction chamber. In the above, it is also preferable to stop the introduction of the oxidant, after the adsorbed precursor is reacted with the oxidant, purge the reaction chamber, and then discharge excess reactant and reaction products, etc. from the reaction chamber.
また、本明細書等の記載において、特段の記載がない限り、リアクタント、又は酸化剤としてオゾン、酸素、水を用いる場合、これらは、ガス又は分子の状態に限らず、プラズマ状態、ラジカル状態、及びイオン状態のものも含むものとする。Furthermore, unless otherwise specified, in this specification and elsewhere, when ozone, oxygen, or water is used as a reactant or oxidant, this is not limited to the gas or molecular state, but also includes the plasma state, radical state, and ion state.
第２の層は、スパッタリング法を用いて形成することが好ましい。The second layer is preferably formed using a sputtering method.
スパッタリング法のターゲットとして、Ｉｎ−Ｍ−Ｚｎ酸化物を用いることができる。金属酸化物をスパッタリング法で形成する場合、スパッタリングガスとして、酸素、又は、酸素と貴ガスの混合ガスを用いることができる。また、スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。In-M-Zn oxide can be used as a target for sputtering. When forming metal oxide by sputtering, oxygen or a mixture of oxygen and a noble gas can be used as the sputtering gas. Furthermore, by increasing the proportion of oxygen contained in the sputtering gas, the amount of excess oxygen in the oxide film formed can be increased.
また、形成時に用いる成膜ガス全体に対する酸素ガスの流量の割合（以下、酸素流量比ともいう）が高いほど、結晶性の高い金属酸化物を形成できる場合がある。Furthermore, the higher the ratio of the flow rate of oxygen gas to the total film-forming gas used during formation (hereinafter also referred to as the oxygen flow rate ratio), the more crystalline the metal oxide may be formed.
金属酸化物をスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の金属酸化物が形成される場合がある。酸素過剰型の金属酸化物層をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。ただし、本発明の一態様はこれに限定されない。スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の金属酸化物が形成される。酸素欠乏型の金属酸化物をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。When a metal oxide is formed by a sputtering method, an oxygen-excess metal oxide may be formed if the percentage of oxygen contained in the sputtering gas is greater than 30% and less than 100%, preferably greater than 70% and less than 100%. A transistor using an oxygen-excess metal oxide layer in its channel formation region can achieve relatively high reliability. However, one embodiment of the present invention is not limited to this. An oxygen-deficient metal oxide is formed if the percentage of oxygen contained in the sputtering gas is greater than 1% and less than 30%, preferably greater than 5% and less than 20%. A transistor using an oxygen-deficient metal oxide in its channel formation region can achieve relatively high field-effect mobility.
スパッタリング法を用いた金属酸化物の形成において、基板の加熱を行うことが好ましい。金属酸化物の形成時の基板温度を高めることにより、結晶性の高い金属酸化物を形成できる場合がある。スパッタリング法を用いた金属酸化物の形成において、基板加熱の温度は、例えば、１００℃以上４００℃以下であることが好ましく、２００℃以上３００℃以下であることがより好ましい。When forming metal oxide using a sputtering method, it is preferable to heat the substrate. Increasing the substrate temperature during metal oxide formation may result in the formation of metal oxide with high crystallinity. When forming metal oxide using a sputtering method, the substrate heating temperature is preferably, for example, 100°C or higher and 400°C or lower, and more preferably 200°C or higher and 300°C or lower.
以上の作製方法とすることで、被形成面である層と金属酸化物との界面に形成される混合層の厚さを薄くする、又は被形成面である層と金属酸化物との界面に形成されるアロイ化した領域が観察できない程度に薄くすることができる。例えば、アロイ化した領域の厚さを、０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満とすることができる。By using the above manufacturing method, the thickness of the mixed layer formed at the interface between the layer on which the layer is formed and the metal oxide can be reduced, or the alloyed region formed at the interface between the layer on which the layer is formed and the metal oxide can be made so thin that it is not visible. For example, the thickness of the alloyed region can be set to 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.
なお、アロイ化した領域の厚さは、当該領域及びその周辺に対して、ＳＩＭＳ、又はエネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）による組成のライン分析を行うことで、算出することができる場合がある。In some cases, the thickness of the alloyed region can be calculated by performing a line analysis of the composition of the region and its surroundings using SIMS or energy dispersive X-ray spectroscopy (EDX).
例えば、第１の層の被形成面に対して垂直な方向を深さ方向として、アロイ化した領域及びその周辺に対してＥＤＸのライン分析を行う。次に、当該分析で得られる、深さ方向に対する各元素の定量値のプロファイルにおいて、第１の層の主成分であり、かつ、被形成面となる層の主成分ではない金属（第１の層がＩｎを含む場合はＩｎ）の定量値が半値になる深さを、上記領域と第１の層との界面の深さ（位置）と定義する。また、被形成面となる層の主成分であり、かつ、第１の層の主成分ではない元素（例えばＳｉ）の定量値が半値になる深さを、上記領域と被形成面となる層との界面の深さ（位置）と定義する。以上により、アロイ化した領域の厚さを算出することができる。For example, EDX line analysis is performed on the alloyed region and its surroundings, with the direction perpendicular to the surface on which the first layer is to be formed as the depth direction. Next, in the profile of quantitative values of each element in the depth direction obtained by this analysis, the depth at which the quantitative value of a metal that is the main component of the first layer but is not the main component of the layer that will become the surface on which the layer is to be formed (In if the first layer contains In) reaches half its maximum is defined as the depth (position) of the interface between the region and the first layer. Furthermore, the depth at which the quantitative value of an element that is the main component of the layer that will become the surface on which the layer is to be formed but is not the main component of the first layer (e.g., Si) reaches half its maximum is defined as the depth (position) of the interface between the region and the layer that will become the surface on which the layer is to be formed. From the above, the thickness of the alloyed region can be calculated.
本発明の一態様の金属酸化物層において、アロイ化した領域の厚さをＥＤＸ分析により観察する場合には、例えば、厚さは０ｎｍ以上３ｎｍ以下、好ましくは０ｎｍ以上２ｎｍ以下、より好ましくは０ｎｍ以上１ｎｍ以下、さらに好ましくは０ｎｍ以上０．３ｎｍ未満である。In one embodiment of the metal oxide layer of the present invention, when the thickness of the alloyed region is observed by EDX analysis, the thickness is, for example, 0 nm or more and 3 nm or less, preferably 0 nm or more and 2 nm or less, more preferably 0 nm or more and 1 nm or less, and even more preferably 0 nm or more and less than 0.3 nm.
また、例えば、被形成面である酸化シリコン膜上に形成された金属酸化物層のＳＩＭＳ分析を行う場合において、シリコンの濃度が酸化シリコン膜の濃度の最大値から５０％の強度となる深さを界面とし、シリコンの濃度が１．０×１０２１ａｔｏｍｓ／ｃｍ３、好ましくは５．０×１０２０ａｔｏｍｓ／ｃｍ３、より好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３まで減少する深さと界面との距離を厚さｔとする。厚さｔは、３ｎｍ以下が好ましく、２ｎｍ以下がより好ましい。Furthermore, for example, in the case of performing SIMS analysis of a metal oxide layer formed on a silicon oxide film that is a surface to be formed, the depth at which the silicon concentration is 50% of the maximum concentration of the silicon oxide film is defined as the interface, and the distance between the interface and the depth at which the silicon concentration decreases to 1.0×10 atoms/cm, preferably 5.0×10 atoms/cm , more preferably 1.0×10 atoms/cm, is defined as the thickness t. The thickness t is preferably 3 nm or less, more preferably 2 nm or less.
アロイ化した領域の厚さを薄くすることで、厚さｔを上記の範囲の値とすることができる。By reducing the thickness of the alloyed region, the thickness t can be set within the above range.
なお、アロイ化した領域を低減することで、ＣＡＡＣ構造を被形成面近傍に形成することが可能となる。ここで、被形成面近傍とは、例えば、金属酸化物層の被形成面から概略垂直に０ｎｍを超えて３ｎｍ以下、好ましくは０ｎｍを超えて２ｎｍ以下、より好ましくは１ｎｍ以上２ｎｍ以下の領域を指す。Furthermore, by reducing the alloyed region, it becomes possible to form a CAAC structure near the surface on which the metal oxide layer is to be formed. Here, "near the surface on which the metal oxide layer is to be formed" refers to, for example, a region that is more than 0 nm and less than 3 nm, preferably more than 0 nm and less than 2 nm, and more preferably 1 nm or more and less than 2 nm, approximately perpendicular to the surface on which the metal oxide layer is to be formed.
なお、被形成面近傍のＣＡＡＣ構造は、ＴＥＭを用いた観察において確認することができる場合がある。例えば、金属酸化物層の高分解能ＴＥＭを用いた断面観察において、被形成面と平行な方向に層状に並んだ輝点が被形成面近傍に確認される。In addition, the CAAC structure near the surface to be formed can sometimes be confirmed by observation using a TEM. For example, when observing the cross section of a metal oxide layer using a high-resolution TEM, bright spots arranged in layers parallel to the surface to be formed can be confirmed near the surface to be formed.
また、本発明の一態様の金属酸化物層は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、の３層構造とすることができる。Furthermore, the metal oxide layer of one embodiment of the present invention can have a three-layer structure consisting of a first layer, a second layer on the first layer, and a third layer on the second layer.
金属酸化物層が３層構造である場合、当該金属酸化物層は、被形成面上に第１の成膜方法を用いて第１の層を形成した後、第２の成膜方法を用いて第２の層を形成し、第１の成膜方法を用いて第３の層を形成することにより、作製することができる。When the metal oxide layer has a three-layer structure, the metal oxide layer can be produced by forming a first layer on the surface to be formed using a first film formation method, then forming a second layer using a second film formation method, and finally forming a third layer using the first film formation method.
上記金属酸化物層は、第１の層及び第３の層として、単層の形成ではＣＡＡＣ構造を形成しづらい組成を用いた場合においても、第２の層を核として結晶成長が生じることにより、第１の層及び第３の層を含めた金属酸化物層全体において、ＣＡＡＣ構造を有する構成とすることができる。又は、第１の層及び第３の層のそれぞれの少なくとも一部を含めた領域と、第２の層とにわたる領域において、ＣＡＡＣ構造を有する構成とすることができる。Even if the first and third layers of the metal oxide layer use compositions that make it difficult to form a CAAC structure when formed as a single layer, crystal growth occurs using the second layer as a nucleus, allowing the entire metal oxide layer, including the first and third layers, to have a CAAC structure. Alternatively, the region spanning the second layer and regions including at least a portion of each of the first and third layers can have a CAAC structure.
特に、第１の層及び第３の層のＩｎの含有率が高い組成においても、トランジスタの半導体層として好適な結晶性とすることができる。本発明の一態様の金属酸化物層においては、Ｉｎの含有率を高くすることによるトランジスタのオン特性の向上と、結晶性の高いＣＡＡＣ構造とすることによる信頼性の向上と、を両立することができる。In particular, even when the first layer and the third layer have a high In content, the metal oxide layer can have suitable crystallinity for use as a semiconductor layer of a transistor. In the metal oxide layer of one embodiment of the present invention, the increased In content can improve the on-state characteristics of the transistor, while the highly crystalline CAAC structure can improve reliability.
また、第１の層及び第３の層は、第２の層と同じ組成の金属酸化物を用いてもよい。同じ組成を用いることにより、熱処理を行った後のＣＡＡＣ化が生じやすくなる場合がある。Furthermore, the first and third layers may be made of metal oxides with the same composition as the second layer. Using the same composition may make it easier for CAAC to form after heat treatment.
第２の層は高い結晶性を有することから、第３の層は、第２の層の結晶を核又は種として、結晶成長することができる。よって、第３の層の成膜方法として、結晶性を有しやすい成膜方法を用いなかった場合においても、第３の層を結晶化させることができる。ここで、例えば、第３の層として、第２の層と比較して被覆性の高い成膜方法を用いて形成することにより、金属酸化物層は、層全体において、高い結晶性と、高い被覆性との両方を備えることができる。Because the second layer has high crystallinity, the third layer can grow using the crystals of the second layer as nuclei or seeds. Therefore, even if a film formation method that is likely to result in crystallinity is not used to form the third layer, the third layer can be crystallized. Here, for example, by forming the third layer using a film formation method that has higher coverage than the second layer, the metal oxide layer can have both high crystallinity and high coverage throughout the entire layer.
また、第２の層は、第１の層を設けることによって被形成面の影響を小さくすることにより、その結晶性が高まり、極めて優れた結晶性を有する。よって、第２の層を核又は種として結晶化する第３の層においても、極めて優れた結晶性を有する層が形成されると期待できる。Furthermore, by providing the first layer, the influence of the surface on which the second layer is formed is reduced, thereby increasing the crystallinity of the second layer and resulting in extremely excellent crystallinity. Therefore, it is expected that the third layer, which crystallizes using the second layer as a nucleus or seed, will also have extremely excellent crystallinity.
なお、金属酸化物層をトランジスタの半導体層として用いる場合、金属酸化物層の最上層である第３の層は、ゲート絶縁層と接する場合がある。ゲート絶縁層と接する層の結晶性を高めることにより、トランジスタがオン状態において、キャリア移動度を高めることができる。When a metal oxide layer is used as the semiconductor layer of a transistor, the third layer, which is the uppermost layer of the metal oxide layer, may be in contact with the gate insulating layer. By increasing the crystallinity of the layer in contact with the gate insulating layer, it is possible to increase carrier mobility when the transistor is in the on state.
第１の層及び第３の層は、それぞれ結晶性の高い第２の層を核又は種として、結晶性が高くなる。具体的には、第１の層の結晶性は、第２の層の成膜時又は第３の層成膜後の熱処理により、高くなる場合がある。また、第３の層の結晶性は、第３の層の成膜時又は第３の層成膜後の熱処理により、高くなる場合がある。なお、上記熱処理は、結晶性を高めるアシスト作用の機能を有する。The first layer and the third layer each have high crystallinity, using the highly crystalline second layer as a nucleus or seed. Specifically, the crystallinity of the first layer may be increased by heat treatment during the deposition of the second layer or after the deposition of the third layer. The crystallinity of the third layer may be increased by heat treatment during the deposition of the third layer or after the deposition of the third layer. The heat treatment described above has the function of assisting in increasing crystallinity.
このように、本発明の一態様の金属酸化物層の作製方法においては、結晶性の高い金属酸化物（すなわち、ＣＡＡＣ）を有する第２の層を核又は種として、上下の金属酸化物（ここでは第１の層及び第３の層）の結晶性を高くすることができる。これにより、金属酸化物全体の結晶性を高くすることができる。別言すると、第２の層を核又は種として、上下の金属酸化物を固相成長させ、結晶性の高い金属酸化物層を形成することができる。このような成膜方法を用いて形成された金属酸化物層、ここではＣＡＡＣ膜を、Ａｘｉａｌ Ｇｒｏｗｔｈ ＣＡＡＣ（ＡＧ ＣＡＡＣ）と呼称することができる。In this way, in the method for forming a metal oxide layer according to one embodiment of the present invention, the second layer having a highly crystalline metal oxide (i.e., CAAC) can be used as a nucleus or seed to increase the crystallinity of the upper and lower metal oxides (here, the first and third layers). This increases the crystallinity of the entire metal oxide. In other words, the second layer can be used as a nucleus or seed to cause solid-phase growth of the upper and lower metal oxides, forming a highly crystalline metal oxide layer. A metal oxide layer formed using such a film formation method, here a CAAC film, can be referred to as an axial growth CAAC (AG CAAC).
金属酸化物層において、ＣＡＡＣ構造を有する領域が層全体にわたって広く存在することが好ましい。第１の層においてＣＡＡＣ構造を有する領域は、第２の層においてＣＡＡＣ構造を有する領域と、結晶が連結している。第３の層においてＣＡＡＣ構造を有する領域は、第２の層においてＣＡＡＣ構造を有する領域と、結晶が連結している。これにより、第１の層と第２の層の境界は観察されない場合がある。また、第２の層と第３の層の境界は観察されない場合がある。金属酸化物層は、界面が明確に観測されない１つの層である、と表現できる場合がある。金属酸化物層は、単一の層と表現できる場合がある。In the metal oxide layer, it is preferable that regions having a CAAC structure are widely present throughout the layer. The regions having a CAAC structure in the first layer are crystallinely connected to regions having a CAAC structure in the second layer. The regions having a CAAC structure in the third layer are crystallinely connected to regions having a CAAC structure in the second layer. As a result, the boundary between the first layer and the second layer may not be observed. Also, the boundary between the second layer and the third layer may not be observed. The metal oxide layer may be described as a single layer with no clearly observable interface. The metal oxide layer may be described as a single layer.
第１乃至第３の層のそれぞれにおいて、ＣＡＡＣ構造を有する領域では例えば、高分解能ＴＥＭを用いた断面観察において、被形成面と平行又は概略平行に並んだ輝点が確認される。また、第１乃至第３の層のそれぞれが有するＣＡＡＣ構造のｃ軸は、金属酸化物層の被形成面又は表面の法線方向と平行、又は概略平行であることが好ましい。In each of the first to third layers, in the region having the CAAC structure, for example, cross-sectional observation using a high-resolution TEM reveals bright spots aligned parallel or approximately parallel to the surface on which the metal oxide layer is formed. Furthermore, it is preferable that the c-axis of the CAAC structure in each of the first to third layers is parallel or approximately parallel to the normal direction of the surface on which the metal oxide layer is formed.
また、第１の層又は第３の層の一部が結晶化されない場合がある。In addition, parts of the first layer or third layer may not crystallize.
また、金属酸化物層が３層構造である場合、当該金属酸化物層は、被形成面上に第１の成膜方法を用いて第１の層を形成した後、第１の成膜方法を用いて第２の層を形成し、第２の成膜方法を用いて第３の層を形成することにより、作製することもできる。Furthermore, when the metal oxide layer has a three-layer structure, the metal oxide layer can also be produced by forming a first layer on the surface to be formed using a first film formation method, then forming a second layer using the first film formation method, and then forming a third layer using a second film formation method.
前述したように、Ｉｎの含有率が高い金属酸化物をトランジスタに用いることで、トランジスタの電界効果移動度を高めることができる。一方、Ｉｎの含有率が高い金属酸化物は、立方晶系の結晶構造となる傾向がある。そこで、Ｉｎの含有率が高い金属酸化物を、第３の層に接する第２の層に用いることで、第３の層が有する結晶の配向が反映された結晶を形成することができる。As mentioned above, using a metal oxide with a high In content in a transistor can increase the field-effect mobility of the transistor. On the other hand, metal oxides with a high In content tend to have a cubic crystal structure. Therefore, by using a metal oxide with a high In content in the second layer that contacts the third layer, it is possible to form crystals that reflect the crystal orientation of the third layer.
また、第３の層が有する結晶と、第２の層が有する結晶の格子不整合度は小さいことが好ましい。これにより、第２の層は、第３の層が有する結晶の配向が反映された結晶を形成することができる。このとき、例えば、金属酸化物層の高分解能ＴＥＭを用いた断面観察において、被形成面と平行な方向に層状に並んだ輝点が、第２の層で確認される。Furthermore, it is preferable that the lattice mismatch between the crystals of the third layer and the crystals of the second layer is small. This allows the second layer to form crystals that reflect the orientation of the crystals of the third layer. In this case, for example, when observing a cross section of the metal oxide layer using a high-resolution TEM, bright spots arranged in layers parallel to the surface on which they are formed are confirmed in the second layer.
第３の層が有する結晶と、第２の層が有する結晶の格子不整合度が小さければ、第２の層の結晶構造は特に限定されない。第２の層の結晶構造は、立方晶系、正方晶系、直方晶系、六方晶系、単斜晶系、三方晶系のいずれであってもよい。There are no particular restrictions on the crystal structure of the second layer, as long as the lattice mismatch between the crystals of the third layer and the crystals of the second layer is small. The crystal structure of the second layer may be any of cubic, tetragonal, orthorhombic, hexagonal, monoclinic, and trigonal.
上記構成において、代表的には、第１の層をＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成の金属酸化物、又は酸化ガリウムを含む層とし、第２の層を前述した元素Ｍを微量に含む金属酸化物、又は酸化インジウムを含む層とし、第３の層をＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］又はその近傍の組成である金属酸化物を含む層とすることができる。このとき、第１の層は、ガリウムを有する。また、第１の層がＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成の金属酸化物を含む場合、第１の層において、インジウムの含有率は、ガリウムの含有率よりも低い。また、第２の層におけるインジウムの含有率は、第３の層におけるインジウムの含有率よりも高い。In the above structure, typically, the first layer is a layer containing gallium oxide or a metal oxide having an atomic ratio of In:Ga:Zn=1:3:2 or a similar composition; the second layer is a layer containing indium oxide or a metal oxide containing a trace amount of the aforementioned element M; and the third layer is a layer containing a metal oxide having an atomic ratio of In:Ga:Zn=1:1:1 or a similar composition. In this case, the first layer contains gallium. Furthermore, when the first layer contains a metal oxide having an atomic ratio of In:Ga:Zn=1:3:2 or a similar composition, the indium content in the first layer is lower than the gallium content. Furthermore, the indium content in the second layer is higher than the indium content in the third layer.
第１の層及び第２の層を第１の成膜方法を用いて形成する場合、第１の層及び第２の層は大気開放せずに連続して成膜することが好ましい。第１の層及び第２の層を大気開放せずに連続して成膜することで、生産性を高めることが可能となる。また、第１の層と第２の層との界面及びその近傍に取り込まれる不純物（代表的には水分等）を低減することができる。When the first layer and the second layer are formed using the first film formation method, it is preferable to form the first layer and the second layer successively without exposing them to the atmosphere. By forming the first layer and the second layer successively without exposing them to the atmosphere, productivity can be increased. Furthermore, impurities (typically moisture, etc.) that are introduced into the interface between the first layer and the second layer and its vicinity can be reduced.
また、第１の層乃至第３の層の一又は複数は、組成の異なる層を複数積層して有してもよい。例えば、第１の層は、Ｇａの含有率が高い金属酸化物を含む層を第１の成膜方法を用いて形成した後、当該層と比較してＩｎの含有率が高い金属酸化物を含む層を第１の成膜方法を用いて形成することにより、作製してもよい。Furthermore, one or more of the first to third layers may have a stack of layers with different compositions. For example, the first layer may be formed by forming a layer containing a metal oxide with a high Ga content using the first film formation method, and then forming a layer containing a metal oxide with a higher In content than the first layer using the first film formation method.
第１の成膜方法を用いて層を形成した後に、マイクロ波プラズマ処理を行うことが好ましい。After forming a layer using the first film formation method, it is preferable to perform microwave plasma treatment.
本明細書等において、マイクロ波とは、３００ＭＨｚ以上３００ＧＨｚ以下の周波数を有する電磁波を指すものとする。また、マイクロ波プラズマ処理とは、例えばマイクロ波を用いて高密度プラズマを発生させる電源を有する装置を用いた処理のことを指す。また、マイクロ波プラズマ処理は、マイクロ波励起高密度プラズマ処理ということもできる。In this specification, microwaves refer to electromagnetic waves having a frequency of 300 MHz or more and 300 GHz or less. Furthermore, microwave plasma processing refers to processing using, for example, a device with a power source that generates high-density plasma using microwaves. Microwave plasma processing can also be referred to as microwave-excited high-density plasma processing.
酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、金属酸化物層２３０の領域２３０Ｃ中の不純物濃度を低減することができる。なお、不純物としては、特に、水素、及び炭素が挙げられる。なお、上記においては、金属酸化物に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行う構成について例示したが、これに限定されない。例えば、金属酸化物近傍に設けられる、絶縁膜、より具体的には酸化シリコン膜に対して、酸素を含む雰囲気でマイクロ波プラズマ処理を行なってもよい。また、マイクロ波プラズマ処理における熱により、金属酸化物層の結晶性が高まる場合がある。By performing microwave plasma treatment in an oxygen-containing atmosphere, the impurity concentration in region 230C of metal oxide layer 230 can be reduced. Impurities include, in particular, hydrogen and carbon. While the above example illustrates a configuration in which microwave plasma treatment is performed on a metal oxide in an oxygen-containing atmosphere, this is not limiting. For example, microwave plasma treatment may be performed on an insulating film, more specifically, a silicon oxide film, provided near the metal oxide in an oxygen-containing atmosphere. Furthermore, the heat from the microwave plasma treatment may enhance the crystallinity of the metal oxide layer.
マイクロ波プラズマ処理は、減圧下で行うことが好ましく、圧力は、１０Ｐａ以上１０００Ｐａ以下が好ましく、５０Ｐａ以上７００Ｐａ以下がより好ましく、１００Ｐａ以上４００Ｐａ以下がさらに好ましい。また、処理温度は、室温（２５℃）以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下とすることができる。Microwave plasma treatment is preferably carried out under reduced pressure, with the pressure preferably being 10 Pa or higher and 1000 Pa or lower, more preferably 50 Pa or higher and 700 Pa or lower, and even more preferably 100 Pa or higher and 400 Pa or lower. The treatment temperature is preferably room temperature (25°C) or higher and 750°C or lower, more preferably 300°C or higher and 500°C or lower, and can be 400°C or higher and 450°C or lower.
マイクロ波プラズマ処理を行う際は、基板の加熱を行なってもよい。基板の加熱温度を、室温（例えば２５℃）以上、１００℃以上、２００℃以上、３００℃以上、又は、４００℃以上とし、かつ、５００℃以下、又は４５０℃以下とすることが好ましい。例えば、基板の加熱温度を、室温以上５００℃以下とすることが好ましく、１００℃以上４５０℃以下とすることがより好ましく、２００℃以上４５０℃以下とすることがより好ましく、３００℃以上４５０℃以下とすることがより好ましく、４００℃以上４５０℃以下とすることがさらに好ましい。When microwave plasma processing is performed, the substrate may be heated. The substrate heating temperature is preferably room temperature (e.g., 25°C) or higher, 100°C or higher, 200°C or higher, 300°C or higher, or 400°C or higher, and 500°C or lower, or 450°C or lower. For example, the substrate heating temperature is preferably room temperature or higher and 500°C or lower, more preferably 100°C or higher and 450°C or lower, more preferably 200°C or higher and 450°C or lower, more preferably 300°C or higher and 450°C or lower, and even more preferably 400°C or higher and 450°C or lower.
マイクロ波プラズマ処理は、例えば、酸素ガスとアルゴンガスを用いて行うことができる。酸素ガスとアルゴンガスを用いたマイクロ波プラズマ処理では、主な酸素ラジカルは、三重項酸素（Ｏ（３Ｐｊ））、一重項酸素（Ｏ（１Ｄ２））、及び酸素イオン（Ｏ２＋）の３つの状態を取り得る。なお、マイクロ波プラズマ処理による酸化物膜中の水素濃度低減では、酸素イオンが効果的に作用している。また、各状態の酸素ラジカルの量は、マイクロ波プラズマ処理での酸素流量比又は圧力によって変化する。例えば、酸素流量比が低く、かつ、圧力が低い条件では、酸素イオンの量が増加する傾向にある。一方で酸素流量比又は圧力を過剰に低くした場合、酸素流量の制御が不安定となり放電が安定しにくくなる、酸化物膜がエッチングされてしまう等の懸念がある。そのため例えば、マイクロ波プラズマ処理における酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））は、０％よりも大きく１０％以下とすることが好ましく、０．５％以上５％以下とすることが好ましく、０．５％以上３％以下とすることがより好ましく、代表的には１％がより好ましい。Microwave plasma treatment can be performed using, for example, oxygen gas and argon gas. In microwave plasma treatment using oxygen gas and argon gas, the main oxygen radicals can take three states: triplet oxygen (O (3Pj )), singlet oxygen (O(1D2 )), and oxygen ions (O2+ ). Note that oxygen ions effectively act to reduce the hydrogen concentration inan oxide film by microwave plasma treatment. Furthermore, the amount of oxygen radicals in each state varies depending on the oxygen flow rate ratio or pressure in the microwave plasma treatment. For example, under conditions of a low oxygen flow rate ratio and a low pressure, the amount of oxygen ions tends to increase. On the other hand, if the oxygen flow rate ratio or pressure is excessively low, there is a concern that the control of the oxygen flow rate becomes unstable, making it difficult to stabilize discharge, or that the oxide film may be etched. Therefore, for example, the oxygen flow rate ratio (O2 /(O2 +Ar)) in microwave plasma processing is preferably greater than 0% and less than 10%, more preferably 0.5% to 5%, more preferably 0.5% to 3%, and typically more preferably 1%.
マイクロ波プラズマ処理の処理時間が短いほど、導電層１２０又は導電層２４０等の酸化を抑制することができる。また、生産性が高くなる。そこで例えば、マイクロ波プラズマ処理の処理時間は、１分以上６０分以下であることが好ましく、１分以上３０分以下であることがより好ましく、１分以上１０分以下であることがさらに好ましい。The shorter the microwave plasma treatment time, the more oxidation of the conductive layer 120 or the conductive layer 240, etc. can be suppressed. Furthermore, productivity is also increased. Therefore, for example, the microwave plasma treatment time is preferably 1 minute or more and 60 minutes or less, more preferably 1 minute or more and 30 minutes or less, and even more preferably 1 minute or more and 10 minutes or less.
酸素を含む雰囲気でマイクロ波プラズマ処理を行うことで、マイクロ波、又はＲＦ等の高周波を用いて酸素ガスをプラズマ化し、酸素ガスをプラズマ化することで発生した酸素ラジカルを金属酸化物層に作用させることができる。プラズマ、マイクロ波、又は酸素ラジカル等の作用により、金属酸化物層における酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を酸素欠損と水素とに分断し、不純物である水素を金属酸化物層から除去することができる。このようにして、金属酸化物層に含まれるＶＯＨを低減できる。また、このとき、酸素、又は水素等に結合していた炭素も除去できる場合がある。このように、マイクロ波プラズマ処理を行うことで、炭素又は水素等の不純物を低減することができる。また、金属酸化物層で形成された酸素欠損に、上記酸素ラジカルを供給することで、さらに、金属酸化物層中の酸素欠損を低減させることができる。By performing microwave plasma treatment in an oxygen-containing atmosphere, oxygen gas can be converted into plasma using microwaves or high-frequency waves such as RF, and the oxygen radicals generated by converting the oxygen gas into plasma can act on the metal oxide layer. The action of plasma, microwaves, oxygen radicals, or the like can separate defects in the metal oxide layer, in which hydrogen has entered oxygen vacancies (hereinafter sometimes referred to asVOH ), into oxygen vacancies and hydrogen, thereby removing the impurity hydrogen from the metal oxide layer. In this way, theVOH contained in the metal oxide layer can be reduced. Furthermore, carbon bonded to oxygen, hydrogen, or the like can also be removed in some cases. Thus, microwave plasma treatment can reduce impurities such as carbon or hydrogen. Furthermore, by supplying the oxygen radicals to the oxygen vacancies formed in the metal oxide layer, the oxygen vacancies in the metal oxide layer can be further reduced.
また、マイクロ波プラズマ処理を行うことで、第１の成膜方法を用いて層を形成した層の結晶性を高めることができる。ここで、マイクロ波プラズマ処理により金属酸化物の結晶性が向上する原理について説明する。まず、マイクロ波で励起された、酸素ラジカル等の活性種が金属酸化物表面に到着して、当該活性種と金属酸化物層中の酸素との置換反応が起きる。このとき、核又は種が形成される。また、核又は種の横成長が引き起こされる。なお、マイクロ波で励起された活性種に、核又は種の側面に吸着しやすい酸素（代表的には酸素イオン）が含まれると、上記横成長が助長されるため好ましい。マイクロ波プラズマ処理を行うことで、核又は種の形成、及び、核又は種の横成長が生じ、金属酸化物の結晶性が向上する。Furthermore, microwave plasma treatment can improve the crystallinity of a layer formed using the first film formation method. Here, the principle by which microwave plasma treatment improves the crystallinity of a metal oxide will be explained. First, active species such as oxygen radicals excited by microwaves arrive at the metal oxide surface, and a substitution reaction occurs between the active species and oxygen in the metal oxide layer. At this time, nuclei or seeds are formed. Furthermore, lateral growth of the nuclei or seeds is induced. Note that it is preferable for the active species excited by microwaves to contain oxygen (typically oxygen ions), which is easily adsorbed to the sides of the nuclei or seeds, as this promotes the lateral growth. Microwave plasma treatment causes the formation of nuclei or seeds and the lateral growth of the nuclei or seeds, improving the crystallinity of the metal oxide.
一方、マイクロ波プラズマ処理前に存在した金属酸化物層中の酸素の一部と、金属酸化物層中の水素との反応が起きる、別言すると「２Ｈ＋Ｏ→Ｈ２Ｏ↑」という反応が起きることにより、当該水素をＨ２Ｏとして除去する（脱水化する、又は脱水素化するともいう）ことができる。Ｈ２Ｏは結晶性向上の阻害要因の一つであるため、金属酸化物層中より除去することが好ましい。金属酸化物層中の水素をＨ２Ｏとして除去し、金属酸化物層中の水素濃度を低減することで、結晶性向上を促進させることもできる。なお、マイクロ波プラズマ処理時の温度を高くすることで、金属酸化物層中の水素濃度をより低減することが可能である。On the other hand, a reaction occurs between some of the oxygen present in the metal oxide layer before the microwave plasma treatment and hydrogen in the metal oxide layer, in other words, the reaction "2H + O → H2 O↑" occurs, and the hydrogen can be removed as H2 O (also referred to as dehydration or dehydrogenation). Since H2 O is one of the factors that inhibit improvement of crystallinity, it is preferable to remove it from the metal oxide layer. By removing hydrogen from the metal oxide layer as H2 O and reducing the hydrogen concentration in the metal oxide layer, improvement of crystallinity can also be promoted. Note that the hydrogen concentration in the metal oxide layer can be further reduced by increasing the temperature during microwave plasma treatment.
なお、マイクロ波プラズマ処理を行った後に、外気に曝すことなく、連続して加熱処理を行なってもよい。加熱処理の温度は、例えば、１００℃以上７５０℃以下が好ましく、３００℃以上５００℃以下がより好ましく、４００℃以上４５０℃以下がさらに好ましい。Furthermore, after microwave plasma treatment, a heat treatment may be performed consecutively without exposure to the outside air. The temperature of the heat treatment is, for example, preferably 100°C or higher and 750°C or lower, more preferably 300°C or higher and 500°C or lower, and even more preferably 400°C or higher and 450°C or lower.
なおマイクロ波プラズマ処理でなくても、酸素ガスを含んだプラズマ処理によっても結晶性向上を図ることができる。In addition to microwave plasma treatment, crystallinity can also be improved by plasma treatment containing oxygen gas.
第１の成膜方法を用いて形成した層の結晶性が高まることで、当該層上に形成する層の結晶性をより高めることができる。したがって、金属酸化物層全体の結晶性を高くすることができる。By increasing the crystallinity of the layer formed using the first film formation method, the crystallinity of the layer formed on top of that layer can be further increased. Therefore, the crystallinity of the entire metal oxide layer can be increased.
金属酸化物層中に供給される酸素は、酸素原子、酸素分子、酸素イオン（電荷を帯びた、酸素原子又は酸素分子）、及び酸素ラジカル（不対電子をもつ、酸素原子、酸素分子、又は酸素イオン）等様々な形態がある。なお、金属酸化物層中に添加される酸素は、前述の形態のいずれか一又は複数であることが好ましく、特に酸素ラジカルであると好適である。Oxygen supplied to the metal oxide layer can take various forms, including oxygen atoms, oxygen molecules, oxygen ions (charged oxygen atoms or oxygen molecules), and oxygen radicals (oxygen atoms, oxygen molecules, or oxygen ions with an unpaired electron). It is preferable that the oxygen added to the metal oxide layer be in one or more of the above forms, with oxygen radicals being particularly preferred.
また、金属酸化物層を形成した後、熱処理を行うことが好ましい。熱処理を行うことで、金属酸化物層の結晶性を高めることができる。ここでいう熱処理は、加熱処理に限定されない。例えば、作製工程中に加わる熱等であってもよい。Furthermore, after forming the metal oxide layer, it is preferable to perform heat treatment. By performing heat treatment, the crystallinity of the metal oxide layer can be improved. The heat treatment here is not limited to heat treatment. For example, it may be heat applied during the manufacturing process.
熱処理の温度は、例えば、１００℃以上８００℃以下、好ましくは２５０℃以上６５０℃以下、さらに好ましくは３５０℃以上５５０℃以下とすることができる。代表的には４００℃±２５℃（３７５℃以上４２５℃以下）とすることができる。また処理時間は、１０時間以下とすることができ、例えば、１分以上５時間以下、又は１分以上２時間以下とすることができる。また、ＲＴＡ装置を用いる場合には処理時間は、例えば、１秒以上５分以下とすることができる。当該熱処理により、第２の成膜方法を用いて形成した第２の層のＣＡＡＣ構造が有する原子レベルの結晶部の隙間を、第１の成膜方法を用いて形成した第３の層（別言すると、ＡＬＤ法を用いて形成した各結晶分子）により修復することが期待される。The heat treatment temperature can be, for example, 100°C to 800°C, preferably 250°C to 650°C, and more preferably 350°C to 550°C. A typical temperature is 400°C ± 25°C (375°C to 425°C). The treatment time can be 10 hours or less, for example, 1 minute to 5 hours, or 1 minute to 2 hours. When an RTA apparatus is used, the treatment time can be, for example, 1 second to 5 minutes. It is expected that this heat treatment will repair the atomic-level crystalline gaps in the CAAC structure of the second layer formed using the second film formation method with the third layer formed using the first film formation method (in other words, the crystalline molecules formed using the ALD method).
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体等の発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置であってもよい。例えば、電気炉、又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプ等のランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。There are no particular limitations on the heating device used for heat treatment, and it may be a device that heats the workpiece by thermal conduction or thermal radiation from a heating element such as a resistance heating element. For example, an electric furnace or an RTA (Rapid Thermal Anneal) device such as an LRTA (Lamp Rapid Thermal Anneal) device or a GRTA (Gas Rapid Thermal Anneal) device can be used. An LRTA device is a device that heats the workpiece by radiating light (electromagnetic waves) emitted from a lamp such as a halogen lamp, metal halide lamp, xenon arc lamp, carbon arc lamp, high-pressure sodium lamp, or high-pressure mercury lamp. A GRTA device is a device that performs heat treatment using high-temperature gas.
当該熱処理工程により、第１の成膜方法を用いて形成した第３の層において、ＣＡＡＣ構造を有する当該領域の結晶性が高まる場合がある。また、ＡＬＤ法による成膜後に、当該領域が上記第３の層の下方のみに形成されている場合には、当該熱処理工程により、当該領域が上方に広がる場合がある。すなわち、当該熱処理を行うことで、上記第３の層において、ＣＡＡＣ構造を有する領域が層全体にわたって形成される場合がある。This heat treatment process may increase the crystallinity of the region having the CAAC structure in the third layer formed using the first film formation method. Furthermore, if this region is formed only below the third layer after film formation using the ALD method, this heat treatment process may cause this region to expand upward. In other words, this heat treatment may result in the formation of a region having the CAAC structure throughout the entire third layer.
また当該熱処理工程により、第１の成膜方法を用いて形成した第１の層又は第２の層の少なくとも一部がＣＡＡＣ化することが好ましい。ＣＡＡＣ化は、第２の成膜方法を用いて形成した層の形成において上記第１の層又は第２の層の中に形成された混合層が核又は種となり、生じやすくなると期待される。上記第１の層又は第２の層においてＣＡＡＣ化する領域は広いことが好ましく、被形成面近傍までＣＡＡＣ化することが好ましい。Furthermore, it is preferable that the heat treatment step converts at least a portion of the first layer or second layer formed using the first film formation method into CAAC. It is expected that the CAAC conversion is more likely to occur when the mixed layer formed in the first layer or second layer during the formation of the layer formed using the second film formation method acts as a nucleus or seed. It is preferable that the region in the first layer or second layer that converts into CAAC is wide, and it is preferable that the CAAC conversion extend to the vicinity of the surface on which it is formed.
また、上記第１の層又は第２の層の上部から下部に向かってＣＡＡＣ化するため、被形成面である層の材料又は結晶性に限られることなく、当該層近傍までＣＡＡＣ化することができる。例えば、当該層が非晶質構造を有していても、上記第１の層又は第２の層の結晶性を高めることができる。よって、本発明の一態様の金属酸化物層の作製方法は、被形成面である層が非晶質構造を有する場合に、特に好適である。Furthermore, because the CAAC conversion occurs from the top to the bottom of the first or second layer, it is possible to convert the CAAC conversion to the vicinity of the layer, regardless of the material or crystallinity of the layer on which it is formed. For example, even if the layer has an amorphous structure, the crystallinity of the first or second layer can be increased. Therefore, the method for forming a metal oxide layer according to one embodiment of the present invention is particularly suitable when the layer on which it is formed has an amorphous structure.
以上のように、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、金属酸化物層全体の結晶性を高くすることができる。また、金属酸化物層中の不純物を低減することができる。金属酸化物層中の不純物濃度が低減した状態で、結晶成長を行うことにより、さらなる結晶性の向上を図ることができる。As described above, by performing microwave plasma treatment and/or heat treatment, the crystallinity of the entire metal oxide layer can be increased. Furthermore, impurities in the metal oxide layer can be reduced. By performing crystal growth in a state where the impurity concentration in the metal oxide layer has been reduced, further improvement in crystallinity can be achieved.
金属酸化物層の結晶性を高めることにより、金属酸化物層を用いたトランジスタの半導体層の電気抵抗の増加抑制、又はトランジスタの初期特性（特にオン電流）が向上し、高速駆動に適したトランジスタとすることが期待できる。また、トランジスタの信頼性を高め、オン電流を大きくすることができる。By increasing the crystallinity of the metal oxide layer, it is possible to suppress an increase in the electrical resistance of the semiconductor layer of a transistor using the metal oxide layer, or to improve the initial characteristics of the transistor (particularly the on-state current), making it suitable for high-speed operation. Furthermore, it is possible to improve the reliability of the transistor and increase the on-state current.
なお、マイクロ波プラズマ処理及び加熱処理の一方又は両方は、金属酸化物層上に直接行なってもよいし、金属酸化物層上に絶縁膜等を形成したのちに行なってもよい。Note that either or both of the microwave plasma treatment and the heat treatment may be performed directly on the metal oxide layer, or may be performed after forming an insulating film or the like on the metal oxide layer.
第１の層の成膜前に、又は、第１の成膜方法を用いて第１の層又は第２の層を形成した後に、当該第１の層又は第２の層に酸素を供給する処理を行なってもよい。これにより、当該処理以降に加わる熱等により、金属酸化物層に酸素を供給することができる。Before forming the first layer, or after forming the first layer or the second layer using the first film formation method, a process for supplying oxygen to the first layer or the second layer may be performed. This allows oxygen to be supplied to the metal oxide layer by heat or the like applied after this process.
酸素を供給する処理としては、例えば、酸素を含む雰囲気下での加熱処理、又は酸素を含む雰囲気下でのプラズマ処理（マイクロ波プラズマ処理を含む）等が挙げられる、又は、スパッタリング法により酸素を含む雰囲気下にて、酸化物膜（好適には金属酸化物膜）を成膜することで、第１の成膜方法を用いて形成した第１の層又は第２の層に酸素を供給してもよい。成膜した酸化物膜は、直後に除去してもよいし、そのまま残してもよい。成膜した酸化物膜をそのまま残す場合、当該酸化物膜を上記第１の層又は第２の層上に設ける層（第２の層又は第３の層）として用いることができる。なお、酸素を含む雰囲気としては、酸素ガス（Ｏ２）だけでなく、オゾン（Ｏ３）又は一酸化二窒素（Ｎ２Ｏ）等の酸素を含む化合物のガスを含む雰囲気を含む。また、プラズマ処理時の基板温度は、室温（２５℃）以上４５０℃以下とする。Examples of treatments for supplying oxygen include heat treatment in an oxygen-containing atmosphere or plasma treatment (including microwave plasma treatment) in an oxygen-containing atmosphere. Alternatively, oxygen may be supplied to the first or second layer formed using the first film formation method by depositing an oxide film (preferably a metal oxide film) in an oxygen-containing atmosphere by sputtering. The deposited oxide film may be removed immediately or left as is. When the deposited oxide film is left as is, the oxide film can be used as a layer (second or third layer) provided on the first or second layer. Note that the oxygen-containing atmosphere includes not only oxygen gas (O2 ) but also an atmosphere containing a gas of an oxygen-containing compound such as ozone (O 3) or dinitrogen monoxide (N2 O). The substrate temperature during the plasma treatment is set to be from room temperature (25° C.) to 450° C.
本発明の一態様の金属酸化物層は、層全体にわたって高い結晶性を有する。そのため、金属酸化物層において、第１乃至第３の層は、積層される膜同士の境界が確認されない場合がある。特に、熱処理を行った後には、積層される膜同士の境界の確認が困難な場合がある。積層される膜同士の境界の有無の確認は、例えば、断面ＴＥＭ、断面ＳＴＥＭ（走査透過電子顕微鏡）、等を用いて行うことができる。The metal oxide layer of one embodiment of the present invention has high crystallinity throughout the entire layer. Therefore, in the metal oxide layer, the boundaries between the stacked films of the first to third layers may not be visible. In particular, after heat treatment, it may be difficult to identify the boundaries between the stacked films. The presence or absence of boundaries between the stacked films can be confirmed using, for example, cross-sectional TEM, cross-sectional STEM (scanning transmission electron microscope), or the like.
また、前述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する金属酸化物層は、１種の成膜方法を用いて形成されたＣＡＡＣ構造の金属酸化物層と比較して、膜の比誘電率、膜密度、及び膜の硬度のいずれか一又は複数が高くなる場合がある。Furthermore, a metal oxide layer having a CAAC structure formed using the two aforementioned film formation methods may have a higher dielectric constant, film density, and/or film hardness than a metal oxide layer having a CAAC structure formed using a single film formation method.
前述の２種の成膜方法を用いて形成されたＣＡＡＣ構造を有する金属酸化物層を、トランジスタのチャネル形成領域に用いることで、優れた特性を有するトランジスタ（例えば、オン電流が大きいトランジスタ、電界効果移動度が高いトランジスタ、Ｓ値が小さいトランジスタ、周波数特性（ｆ特とも呼称する）が高いトランジスタ、信頼性の高いトランジスタ等）を実現することができる。By using a metal oxide layer having a CAAC structure formed using the two film formation methods described above in the channel formation region of a transistor, it is possible to realize a transistor with excellent characteristics (e.g., a transistor with a large on-state current, a transistor with high field-effect mobility, a transistor with a small S value, a transistor with high frequency characteristics (also called f characteristics), a highly reliable transistor, etc.).
また、本発明の一態様の金属酸化物層は、第１の成膜方法と、マイクロ波プラズマ処理及び加熱処理の一方又は両方と、を用いることにより作製することができる場合がある。別言すると、第２の成膜方法を用いることなく、本発明の一態様の金属酸化物層を作製することができる場合がある。例えば、第１の成膜方法を用いて第１の層を形成した後に、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、当該第１の層の結晶性を高めることができる。よって、当該第１の層を核又は種として、第１の成膜方法を用いて第１の層上に形成した第２の層の結晶性を高くすることができる。また、当該第２の層を形成した後、マイクロ波プラズマ処理及び加熱処理の一方又は両方を行うことで、金属酸化物層の結晶性を高めることができる。したがって、金属酸化物層にＣＡＡＣ構造を形成することができる。Furthermore, the metal oxide layer of one embodiment of the present invention can be formed by using the first film formation method and one or both of microwave plasma treatment and heat treatment. In other words, the metal oxide layer of one embodiment of the present invention can be formed without using the second film formation method. For example, after forming a first layer using the first film formation method, one or both of microwave plasma treatment and heat treatment can be performed to increase the crystallinity of the first layer. Therefore, the crystallinity of a second layer formed on the first layer using the first film formation method can be increased using the first layer as a nucleus or seed. Furthermore, after forming the second layer, one or both of microwave plasma treatment and heat treatment can be performed to increase the crystallinity of the metal oxide layer. Therefore, a CAAC structure can be formed in the metal oxide layer.
以上のように、第２の成膜方法を用いない作製方法においても、第１の成膜方法を用いて形成した第１の層を核又は種として、上方の金属酸化物を固相成長させ、結晶性の高い金属酸化物を形成することができる。このような成膜方法を用いて形成された金属酸化物も、ＡＧ ＣＡＡＣと呼称することができる。As described above, even in a manufacturing method that does not use the second film formation method, the first layer formed using the first film formation method can be used as a nucleus or seed to cause solid-phase growth of the upper metal oxide, forming a highly crystalline metal oxide. Metal oxides formed using such film formation methods can also be referred to as AG CAAC.
なお、金属酸化物層が２層以上の積層構造である場合、１種の成膜方法を用いて金属酸化物を形成することにより作製することもできる。金属酸化物層が、第１の層と、第１の層上の第２の層と、の２層構造である場合、当該金属酸化物層は、例えば、スパッタリング法を用いて、第１の層、第２の層をこの順に形成することにより、作製することができる。スパッタリング法は、ＡＬＤ法よりも成膜速度が高いため、生産性を向上することができる。また、例えば、金属酸化物層が、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、の３層構造である場合、スパッタリング法を用いて第１の層乃至第３の層を作製することもできる。さらに、第１の層乃至第３の層の一部をＡＬＤ法で成膜することもできる。例えば、第２の層及び第３の層の一方又は両方をＡＬＤ法で成膜してもよい。Note that when the metal oxide layer has a stacked structure of two or more layers, it can be produced by forming the metal oxide using a single film formation method. When the metal oxide layer has a two-layer structure consisting of a first layer and a second layer on the first layer, the metal oxide layer can be produced, for example, by forming the first layer and the second layer in this order using a sputtering method. Sputtering has a higher film formation rate than ALD, and therefore can improve productivity. Furthermore, when the metal oxide layer has a three-layer structure consisting of a first layer, a second layer on the first layer, and a third layer on the second layer, the first layer to the third layer can also be produced using a sputtering method. Furthermore, portions of the first layer to the third layer can also be deposited using ALD. For example, one or both of the second layer and the third layer can be deposited using ALD.
［トランジスタの金属酸化物層］
本実施の形態の金属酸化物層は、トランジスタの半導体層として用いることができる。[Metal oxide layer of transistor]
The metal oxide layer of this embodiment can be used as a semiconductor layer of a transistor.
本実施の形態の金属酸化物層は、実施の形態１で説明した各トランジスタが有する金属酸化物層２３０等に用いることができる。また、被形成面である層は、実施の形態１で説明した絶縁層２８０等に相当する。The metal oxide layer of this embodiment can be used as the metal oxide layer 230 or the like included in each transistor described in Embodiment 1. The layer on which the metal oxide layer is formed corresponds to the insulating layer 280 or the like described in Embodiment 1.
本実施の形態の金属酸化物層は、ＣＡＡＣ構造を有することが好ましい。ＣＡＡＣ構造を有する金属酸化物層では、結晶部において金属原子が被形成面に平行、又は概略平行な方向に層状に配列する。The metal oxide layer of this embodiment preferably has a CAAC structure. In a metal oxide layer having a CAAC structure, metal atoms in the crystalline portion are arranged in layers parallel or approximately parallel to the surface on which they are formed.
ＣＡＡＣ構造を有する金属酸化物層では、電流異方性が発現すると推定される。例えば、ＩＧＺＯ結晶において、電流はｃ軸方向と比較してａ軸方向に流れ易い。つまり、ＣＡＡＣ構造を有する金属酸化物層において、電流は縦方向よりも横方向に流れ易いと推定される。It is believed that current anisotropy occurs in metal oxide layers with a CAAC structure. For example, in IGZO crystals, current flows more easily in the a-axis direction than in the c-axis direction. In other words, it is believed that current flows more easily in the horizontal direction than in the vertical direction in metal oxide layers with a CAAC structure.
先の実施の形態で説明した半導体装置において、金属酸化物層２３０は、被形成面に平行、又は概略平行な方向に金属原子が層状に配列する。ＣＡＡＣ構造のａ−ｂ面が、被形成面に平行、又は概略平行な方向に設けられる、と表現することもできる。このような構成にすることで、トランジスタのチャネルにおいて、電流が流れる向きに沿って、ＣＡＡＣ構造のａ−ｂ面を設けることができる。これにより、トランジスタのオン電流を大きくすることができる。In the semiconductor device described in the previous embodiment, the metal oxide layer 230 has metal atoms arranged in a layered manner parallel or approximately parallel to the surface on which it is formed. It can also be expressed as the a-b plane of the CAAC structure being provided parallel or approximately parallel to the surface on which it is formed. With this configuration, the a-b plane of the CAAC structure can be provided along the direction of current flow in the channel of the transistor. This allows the on-state current of the transistor to be increased.
本実施の形態の金属酸化物層をトランジスタの半導体層として用いる場合には、金属酸化物層の厚さは、例えば、３ｎｍ以上２００ｎｍ以下であることが好ましく、３ｎｍ以上１００ｎｍ以下であることが好ましく、さらには５ｎｍ以上１００ｎｍ以下であることが好ましく、さらには１０ｎｍ以上１００ｎｍ以下であることが好ましく、さらには１０ｎｍ以上７０ｎｍ以下であることが好ましく、さらには１５ｎｍ以上７０ｎｍ以下であることが好ましく、さらには１５ｎｍ以上５０ｎｍ以下であることが好ましく、さらには２０ｎｍ以上５０ｎｍ以下であることが好ましい。また、より微細な半導体装置に用いるトランジスタにおいては、金属酸化物層２３０の膜厚は、１ｎｍ以上２０ｎｍ以下であることが好ましく、３ｎｍ以上１５ｎｍ以下であることが好ましく、５ｎｍ以上１２ｎｍ以下であることが好ましく、５ｎｍ以上１０ｎｍ以下であることが好ましい。また、トランジスタのチャネル形成領域における金属酸化物層の平均の膜厚は例えば、２ｎｍ以上１５ｎｍ以下であることが特に好ましい。When the metal oxide layer of this embodiment is used as a semiconductor layer of a transistor, the thickness of the metal oxide layer is, for example, preferably 3 nm to 200 nm, more preferably 3 nm to 100 nm, even more preferably 5 nm to 100 nm, still more preferably 10 nm to 100 nm, even more preferably 10 nm to 70 nm, even more preferably 15 nm to 70 nm, even more preferably 15 nm to 50 nm, and even more preferably 20 nm to 50 nm. Furthermore, in transistors used in smaller semiconductor devices, the film thickness of the metal oxide layer 230 is preferably 1 nm to 20 nm, more preferably 3 nm to 15 nm, even more preferably 5 nm to 12 nm, and even more preferably 5 nm to 10 nm. Furthermore, the average film thickness of the metal oxide layer in the channel formation region of the transistor is particularly preferably, for example, 2 nm to 15 nm.
第１の層は、例えば、０．５ｎｍ以上５０ｎｍ以下であることが好ましく、０．５ｎｍ以上３０ｎｍ以下であることがより好ましく、０．５ｎｍ以上２０ｎｍ以下であることがより好ましく、１ｎｍ以上５０ｎｍ以下であることがより好ましく、１ｎｍ以上３０ｎｍ以下であることがより好ましく、１ｎｍ以上２０ｎｍ以下であることがより好ましく、２ｎｍ以上２０ｎｍ以下であることがより好ましい。また、第１の層は、０．５ｎｍ以上３ｎｍ以下であることがさらに好ましい。The first layer preferably has a thickness of, for example, 0.5 nm or more and 50 nm or less, more preferably 0.5 nm or more and 30 nm or less, even more preferably 0.5 nm or more and 20 nm or less, even more preferably 1 nm or more and 50 nm or less, even more preferably 1 nm or more and 30 nm or less, even more preferably 1 nm or more and 20 nm or less, and even more preferably 2 nm or more and 20 nm or less. Furthermore, the first layer preferably has a thickness of 0.5 nm or more and 3 nm or less.
また、第１の層は、膜厚が０．１ｎｍ以上３ｎｍ以下である領域を有することが好ましく、膜厚が０．１ｎｍ以上２ｎｍ以下である領域を有することがより好ましい。又は、膜厚が０．５ｎｍ以上３ｎｍ以下である領域を有することがより好ましく、膜厚が０．５ｎｍ以上２ｎｍ以下である領域を有することがさらに好ましい。Furthermore, the first layer preferably has a region with a film thickness of 0.1 nm or more and 3 nm or less, and more preferably has a region with a film thickness of 0.1 nm or more and 2 nm or less. Alternatively, it is more preferable that the first layer has a region with a film thickness of 0.5 nm or more and 3 nm or less, and even more preferable that the first layer has a region with a film thickness of 0.5 nm or more and 2 nm or less.
第２の層は、例えば、２００ｎｍ以下であることが好ましい。また、第２の層が層状である場合には、例えば、１ｎｍ以上２００ｎｍ以下であることが好ましく、１ｎｍ以上１００ｎｍ以下であることがより好ましく、２ｎｍ以上１００ｎｍ以下であることが好ましい。The second layer preferably has a thickness of, for example, 200 nm or less. Furthermore, if the second layer is layer-like, it preferably has a thickness of, for example, 1 nm or more and 200 nm or less, more preferably 1 nm or more and 100 nm or less, and more preferably 2 nm or more and 100 nm or less.
又は、第２の層が結晶核として機能し得るのであれば、第２の層が層状に存在せず、島状の領域の集合体となる場合もある。このような場合には例えば、第２の層が有する島状の領域は、離散的に存在する。Alternatively, if the second layer can function as a crystal nucleus, the second layer may not exist in a layered structure, but may be a collection of island-like regions. In such cases, for example, the island-like regions of the second layer exist discretely.
第３の層の膜厚の好ましい範囲は、第１の層の膜厚についての説明を参照できる。For the preferred range of film thickness for the third layer, please refer to the explanation for the film thickness of the first layer.
［金属酸化物層中の不純物］
ここで、金属酸化物層中における各不純物の影響について説明する。[Impurities in metal oxide layer]
Here, the influence of each impurity in the metal oxide layer will be described.
先の実施の形態で説明したように、半導体層に金属酸化物を用いるトランジスタにおいて、金属酸化物層中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。したがって、ＯＳトランジスタの電気特性を安定にするためには、金属酸化物層中の不純物濃度を低減することが有効である。また、金属酸化物層中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素等が挙げられる。なお、金属酸化物層中の不純物とは、例えば、金属酸化物を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。As described in the above embodiment, in a transistor using a metal oxide for a semiconductor layer, the presence of oxygen vacancies (VO ) and impurities in the channel formation region of the metal oxide layer can easily cause fluctuations in electrical characteristics and reduce reliability. Therefore, reducing the impurity concentration in the metal oxide layer is effective for stabilizing the electrical characteristics of an OS transistor. Furthermore, in order to reduce the impurity concentration in the metal oxide layer, it is preferable to also reduce the impurity concentration in a nearby film. Examples of impurities include hydrogen, carbon, and nitrogen. Note that the impurities in the metal oxide layer refer to, for example, elements other than the main component constituting the metal oxide. For example, an element with a concentration of less than 0.1 atomic % can be considered an impurity.
金属酸化物において、第１４族元素の一つであるシリコン又は炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、ＳＩＭＳにより得られる金属酸化物中のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる金属酸化物中のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。When a metal oxide contains silicon or carbon, which is one of the Group 14 elements, defect levels are formed in the metal oxide. Therefore, the carbon concentration in the channel formation region in the metal oxide obtained by SIMS is set to 1×10 atoms/cmor less, preferably 5×10 atoms/cmor less, more preferably 3×10 atoms/cmor less, more preferably 1×10 atoms/cmor less, more preferably 3×10 atoms/cm or less, and even more preferably 1×10 atoms/cm orless . The silicon concentration in the channel formation region in the metal oxide obtained by SIMS is 1×1020 atoms/cm3 or less, preferably 5×1019 atoms/cm3 or less, more preferably 3×1019 atoms/cm3 or less, more preferably 1×1019 atoms/cm3 or less, more preferably 3×1018 atoms/cm3 or less, and even more preferably 1×1018 atoms/cm3 or less.
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。又は、金属酸化物において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる金属酸化物中のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。Furthermore, when nitrogen is contained in a metal oxide, electrons serving as carriers are generated, the carrier concentration increases, and the metal oxide is likely to become n-type. As a result, a transistor using a nitrogen-containing metal oxide as a semiconductor is likely to have normally-on characteristics. Alternatively, when nitrogen is contained in a metal oxide, trap levels may be formed. As a result, the electrical characteristics of the transistor may become unstable. Therefore, the nitrogen concentration in the channel formation region of the metal oxide obtained by SIMS is set to 1×1020 atoms/cm3 or less, preferably 5×1019 atoms/cm3 or less, more preferably 1×1019 atoms/cm3 or less, more preferably 5×1018 atoms/cm3 or less, more preferably 1×1018 atoms/cm3 or less, and even more preferably 5×1017 atoms/cm3 or less.
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のチャネル形成領域における水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３未満とする。Furthermore, hydrogen contained in the metal oxide may react with oxygen bonded to metal atoms to form water, thereby forming oxygen vacancies. Hydrogen entering the oxygen vacancies may generate electrons as carriers. Furthermore, some of the hydrogen may bond with oxygen bonded to metal atoms to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to exhibit normally-on characteristics. Therefore, it is preferable to reduce hydrogen as much as possible in the channel formation region of the metal oxide. Specifically, the hydrogen concentration in the channel formation region of the metal oxide obtained by SIMS is less than 1×1020 atoms/cm3 , preferably less than 5×1019 atoms/cm3 , more preferably less than 1×1019 atoms/cm3 , more preferably less than 5×1018 atoms/cm3 , more preferably less than 1×1018 atoms/cm3 , and even more preferably less than 1×1017 atoms/cm3 .
また、金属酸化物にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる金属酸化物中のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。Furthermore, when a metal oxide contains an alkali metal or alkaline earth metal, defect levels may be formed and carriers may be generated. Therefore, a transistor using a metal oxide containing an alkali metal or alkaline earth metal is likely to have normally-on characteristics. Therefore, the concentration of the alkali metal or alkaline earth metal in the channel formation region of the metal oxide obtained by SIMS is set to 1×1018 atoms/cm3 or less, preferably 2×1016 atoms/cm3 or less.
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。By using metal oxides with sufficiently reduced impurities in the channel formation region of a transistor, stable electrical characteristics can be achieved.
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態３）
本実施の形態では、上記実施の形態とは異なる本発明の一態様に係る半導体装置９００について説明する。半導体装置９００は記憶装置として機能できる。(Embodiment 3)
In this embodiment, a semiconductor device 900 according to one embodiment of the present invention, which is different from the above embodiment, will be described. The semiconductor device 900 can function as a memory device.
図３０に、半導体装置９００の構成例を示すブロック図を示す。図３０に示す半導体装置９００は、駆動回路９１０と、メモリアレイ９２０と、を有する。メモリアレイ９２０は、１以上のメモリセル９５０を有する。図３０では、メモリアレイ９２０がマトリクス状に配置された複数のメモリセル９５０を有する例を示している。Figure 30 shows a block diagram illustrating an example configuration of a semiconductor device 900. The semiconductor device 900 shown in Figure 30 has a driver circuit 910 and a memory array 920. The memory array 920 has one or more memory cells 950. Figure 30 shows an example in which the memory array 920 has a plurality of memory cells 950 arranged in a matrix.
メモリセル９５０に、上記実施の形態で例示したメモリセル１５０等を適用することができる。The memory cell 150 and the like exemplified in the above embodiment can be applied to the memory cell 950.
駆動回路９１０は、ＰＳＷ９３１（パワースイッチ）、ＰＳＷ９３２、及び周辺回路９１５を有する。周辺回路９１５は、周辺回路９１１、コントロール回路９１２（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、及び電圧生成回路９２８を有する。The drive circuit 910 includes a PSW 931 (power switch), a PSW 932, and a peripheral circuit 915. The peripheral circuit 915 includes a peripheral circuit 911, a control circuit 912, and a voltage generation circuit 928.
半導体装置９００において、各回路、各信号及び各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路又は他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。In the semiconductor device 900, each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or signals may be added. Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside. Signal CLK is a clock signal.
また、信号ＢＷ、信号ＣＥ、及び信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路９１２で生成してもよい。Furthermore, signals BW, CE, and GW are control signals. Signal CE is a chip enable signal, signal GW is a global write enable signal, and signal BW is a byte write enable signal. Signal ADDR is an address signal. Signal WDA is write data, and signal RDA is read data. Signals PON1 and PON2 are power gating control signals. Note that signals PON1 and PON2 may be generated by the control circuit 912.
コントロール回路９１２は、半導体装置９００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路９１２は、信号ＣＥ、信号ＧＷ及び信号ＢＷを論理演算して、半導体装置９００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。又は、コントロール回路９１２は、この動作モードが実行されるように、周辺回路９１１の制御信号を生成する。The control circuit 912 is a logic circuit that has the function of controlling the overall operation of the semiconductor device 900. For example, the control circuit 912 performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the semiconductor device 900. Alternatively, the control circuit 912 generates a control signal for the peripheral circuit 911 so that this operation mode is executed.
電圧生成回路９２８は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路９２８への入力を制御する機能を有する。例えば、信号ＷＡＫＥとしてＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路９２８へ入力され、電圧生成回路９２８は負電圧を生成する。The voltage generation circuit 928 has the function of generating a negative voltage. The signal WAKE has the function of controlling the input of the signal CLK to the voltage generation circuit 928. For example, when an H-level signal is given as the signal WAKE, the signal CLK is input to the voltage generation circuit 928, and the voltage generation circuit 928 generates a negative voltage.
周辺回路９１１は、メモリセル９５０に対するデータの書き込み及び読み出しをするための回路である。周辺回路９１１は、行デコーダ９４１、列デコーダ９４２、行ドライバ９２３、列ドライバ９２４、入力回路９２５、出力回路９２６、及びセンスアンプ９２７を有する。The peripheral circuit 911 is a circuit for writing and reading data to and from the memory cells 950. The peripheral circuit 911 includes a row decoder 941, a column decoder 942, a row driver 923, a column driver 924, an input circuit 925, an output circuit 926, and a sense amplifier 927.
行デコーダ９４１及び列デコーダ９４２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ９４１は、アクセスする行を指定するための回路であり、列デコーダ９４２は、アクセスする列を指定するための回路である。行ドライバ９２３は、行デコーダ９４１が指定する行を選択する機能を有する。列ドライバ９２４は、データをメモリセル９５０に書き込む機能、メモリセル９５０からデータを読み出す機能、読み出したデータを保持する機能等を有する。The row decoder 941 and column decoder 942 have the function of decoding the signal ADDR. The row decoder 941 is a circuit for specifying the row to be accessed, and the column decoder 942 is a circuit for specifying the column to be accessed. The row driver 923 has the function of selecting the row specified by the row decoder 941. The column driver 924 has the function of writing data to the memory cell 950, reading data from the memory cell 950, and retaining the read data.
入力回路９２５は、信号ＷＤＡを保持する機能を有する。入力回路９２５が保持するデータは、列ドライバ９２４に出力される。入力回路９２５の出力データが、メモリセル９５０に書き込むデータ（Ｄｉｎ）である。列ドライバ９２４がメモリセル９５０から読み出したデータ（Ｄｏｕｔ）は、出力回路９２６に出力される。出力回路９２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路９２６は、Ｄｏｕｔを半導体装置９００の外部に出力する機能を有する。出力回路９２６から出力されるデータが信号ＲＤＡである。The input circuit 925 has the function of holding the signal WDA. The data held by the input circuit 925 is output to the column driver 924. The output data of the input circuit 925 is the data (Din) to be written to the memory cell 950. The data (Dout) read from the memory cell 950 by the column driver 924 is output to the output circuit 926. The output circuit 926 has the function of holding Dout. The output circuit 926 also has the function of outputting Dout externally from the semiconductor device 900. The data output from the output circuit 926 is the signal RDA.
ＰＳＷ９３１は周辺回路９１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ９３２は、行ドライバ９２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置９００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ９３１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ９３２のオン・オフが制御される。図３０では、周辺回路９１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設けることができる。PSW931 has the function of controlling the supply of VDD to the peripheral circuit 915. PSW932 has the function of controlling the supply of VHM to the row driver 923. Here, the high power supply voltage of the semiconductor device 900 is VDD, and the low power supply voltage is GND (ground potential). VHM is a high power supply voltage used to set the word line to a high level and is higher than VDD. The on/off of PSW931 is controlled by signal PON1, and the on/off of PSW932 is controlled by signal PON2. In Figure 30, the number of power domains to which VDD is supplied in the peripheral circuit 915 is one, but there can also be multiple. In this case, a power switch can be provided for each power domain.
図３１Ａ乃至図３１Ｈを用いて、メモリセル９５０に適用できる他のメモリセルの構成例について説明する。Other memory cell configuration examples that can be applied to memory cell 950 are described using Figures 31A to 31H.
［ＤＯＳＲＡＭ］
図３１Ａに、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル９５１は、トランジスタＭ１と、容量ＣＡと、を有する。[DOSRAM]
31A shows an example of a circuit configuration of a memory cell of a dynamic random access memory (DRAM). In this specification, a DRAM using an OS transistor is referred to as a dynamic oxide semiconductor random access memory (DOSRAM). The memory cell 951 includes a transistor M1 and a capacitor CA.
なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有していてもよい。このとき、バックゲートは定電位又は信号が与えられる配線に接続されていてもよいし、フロントゲートとバックゲートとが接続されていてもよい。Note that transistor M1 may have a front gate (sometimes simply referred to as the gate) and a back gate. In this case, the back gate may be connected to a wiring that supplies a constant potential or a signal, or the front gate and back gate may be connected.
トランジスタＭ１の第１端子は、容量ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続されている。容量ＣＡの第２端子は、配線ＣＡＬと接続されている。The first terminal of transistor M1 is connected to the first terminal of capacitor CA, the second terminal of transistor M1 is connected to wiring BIL, and the gate of transistor M1 is connected to wiring WOL. The second terminal of capacitor CA is connected to wiring CAL.
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。The wiring BIL functions as a bit line, and the wiring WOL functions as a word line. The wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. When writing and reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to the wiring CAL.
データの書き込み及び読み出しは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ１をオン状態にし、配線ＢＩＬと容量ＣＡの第１端子を導通状態（電流を流すことが可能な状態）にすることによって行われる。Data is written and read by applying a high-level potential to the wiring WOL, turning on the transistor M1, and bringing the wiring BIL and the first terminal of the capacitor CA into a conductive state (a state in which current can flow).
また、メモリセル９５０に用いることができるメモリセルは、メモリセル９５１に限定されず、回路構成の変更を行うことができる。例えば、図３１Ｂに示すようなメモリセル９５２の構成とすることができる。メモリセル９５２は、容量ＣＡ、及び配線ＣＡＬを有さない場合の例である。トランジスタＭ１の第１端子は、電気的にフローティングの状態である。Furthermore, the memory cell that can be used for memory cell 950 is not limited to memory cell 951, and the circuit configuration can be changed. For example, the configuration of memory cell 952 shown in Figure 31B can be used. Memory cell 952 is an example in which memory cell 952 does not have a capacitance CA or a wiring CAL. The first terminal of transistor M1 is electrically floating.
メモリセル９５２において、トランジスタＭ１を介して書き込まれた電位は、破線で示す第１端子とゲートとの間の容量（寄生容量ともいう）に保持される。このような構成とすることで、メモリセルの構成を大幅に簡略化することができる。In memory cell 952, the potential written via transistor M1 is held in the capacitance (also called parasitic capacitance) between the first terminal and gate, indicated by the dashed line. This configuration significantly simplifies the memory cell configuration.
なお、トランジスタＭ１としてＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。又は、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル９５１、及びメモリセル９５２に対して多値データ、又はアナログデータを保持することができる。Note that it is preferable to use an OS transistor as transistor M1. OS transistors have the characteristic of having an extremely low off-state current. By using an OS transistor as transistor M1, the leakage current of transistor M1 can be made extremely low. That is, written data can be held by transistor M1 for a long time, reducing the frequency of refreshing the memory cell. Alternatively, refreshing the memory cell can be made unnecessary. Furthermore, because the leakage current is extremely low, multilevel data or analog data can be held in memory cell 951 and memory cell 952.
［ＮＯＳＲＡＭ］
図３１Ｃに、２トランジスタ１容量のゲインセル型のメモリセルの回路構成例を示す。メモリセル９５３は、トランジスタＭ２と、トランジスタＭ３と、容量ＣＢと、を有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ）と呼ぶ。[NOSRAM]
31C shows an example circuit configuration of a two-transistor, one-capacitor gain cell memory cell. The memory cell 953 includes a transistor M2, a transistor M3, and a capacitor CB. In this specification and the like, a storage device having a gain cell memory cell in which the transistor M2 is an OS transistor is referred to as a nonvolatile oxide semiconductor RAM (NOSRAM).
トランジスタＭ２の第１端子は、容量ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続されている。容量ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量ＣＢの第１端子と接続されている。The first terminal of transistor M2 is connected to the first terminal of capacitor CB, the second terminal of transistor M2 is connected to wiring WBL, and the gate of transistor M2 is connected to wiring WOL. The second terminal of capacitor CB is connected to wiring CAL. The first terminal of transistor M3 is connected to wiring RBL, the second terminal of transistor M3 is connected to wiring SL, and the gate of transistor M3 is connected to the first terminal of capacitor CB.
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある）を印加するのが好ましい。Wiring WBL functions as a write bit line, wiring RBL functions as a read bit line, and wiring WOL functions as a word line. Wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of capacitance CB. When writing data, while retaining data, and when reading data, it is preferable to apply a low-level potential (sometimes called a reference potential) to wiring CAL.
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ２をオン状態にし、配線ＷＢＬと容量ＣＢの第１端子を導通状態にすることによって行われる。具体的には、トランジスタＭ２がオン状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量ＣＢの第１端子、及びトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ２をオフ状態にすることによって、容量ＣＢの第１端子の電位、及びトランジスタＭ３のゲートの電位を保持する。Data is written by applying a high-level potential to the wiring WOL, turning on transistor M2, and establishing electrical continuity between the wiring WBL and the first terminal of the capacitor CB. Specifically, when transistor M2 is on, a potential corresponding to the information to be recorded is applied to the wiring WBL, and this potential is written to the first terminal of the capacitor CB and the gate of transistor M3. Then, a low-level potential is applied to the wiring WOL, turning off transistor M2, thereby maintaining the potential of the first terminal of the capacitor CB and the potential of the gate of transistor M3.
データの読み出しは、配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース−ドレイン間に流れる電流、及びトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、及びトランジスタＭ３の第２端子の電位によって決まるため、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量ＣＢの第１端子（又はトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。Data is read by applying a predetermined potential to the wiring SL. The current flowing between the source and drain of transistor M3 and the potential of the first terminal of transistor M3 are determined by the potential of the gate of transistor M3 and the potential of the second terminal of transistor M3. Therefore, by reading the potential of the wiring RBL connected to the first terminal of transistor M3, the potential held in the first terminal of capacitor CB (or the gate of transistor M3) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of capacitor CB (or the gate of transistor M3).
また、例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図３１Ｄに示す。メモリセル９５４は、メモリセル９５３の配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ２の第２端子、及びトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル９５４は、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。Furthermore, for example, the wiring WBL and the wiring RBL may be combined into a single wiring BIL. An example circuit configuration of such a memory cell is shown in Figure 31D. Memory cell 954 is configured such that the wiring WBL and the wiring RBL of memory cell 953 are combined into a single wiring BIL, and the second terminal of transistor M2 and the first terminal of transistor M3 are connected to the wiring BIL. In other words, memory cell 954 is configured such that the write bit line and the read bit line operate as a single wiring BIL.
図３１Ｅに示すメモリセル９５５は、メモリセル９５３における容量ＣＢ及び配線ＣＡＬを省略した場合の例である。また、図３１Ｆに示すメモリセル９５６は、メモリセル９５４における容量ＣＢ及び配線ＣＡＬを省略した場合の例である。このような構成とすることで、メモリセルの集積度を高めることができる。Memory cell 955 shown in Figure 31E is an example in which the capacitance CB and wiring CAL in memory cell 953 have been omitted. Furthermore, memory cell 956 shown in Figure 31F is an example in which the capacitance CB and wiring CAL in memory cell 954 have been omitted. This configuration allows for increased integration of the memory cells.
なお、少なくともトランジスタＭ２にはＯＳトランジスタを用いることが好ましい。特に、トランジスタＭ２、及びトランジスタＭ３にＯＳトランジスタを用いることが好ましい。Note that it is preferable to use an OS transistor for at least transistor M2. In particular, it is preferable to use OS transistors for transistors M2 and M3.
ＯＳトランジスタは、オフ電流が極めて小さいという特性を有しているため、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。又は、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル９５３、メモリセル９５４、メモリセル９５５、メモリセル９５６に対して多値データ、又はアナログデータを保持することができる。OS transistors have an extremely low off-state current, allowing written data to be retained by transistor M2 for a long time, reducing the frequency of refreshing the memory cell. Alternatively, refreshing the memory cell can be eliminated. Furthermore, because the leakage current is extremely low, multilevel data or analog data can be retained in memory cells 953, 954, 955, and 956.
トランジスタＭ２としてＯＳトランジスタを適用したメモリセル９５３、メモリセル９５４、メモリセル９５５、及びメモリセル９５６は、ＮＯＳＲＡＭの一態様である。Memory cell 953, memory cell 954, memory cell 955, and memory cell 956, in which an OS transistor is used as transistor M2, are one embodiment of NOSRAM.
なお、トランジスタＭ３としてＳｉトランジスタを用いてもよい。Ｓｉトランジスタは電界効果移動度を高めることができるほか、ｐチャネル型トランジスタとすることもできるため、回路設計の自由度を高めることができる。It should be noted that a Si transistor may also be used as transistor M3. Si transistors can increase field-effect mobility and can also be used as p-channel transistors, allowing for greater freedom in circuit design.
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルをｎ型のトランジスタのみで構成することができる。Furthermore, when an OS transistor is used as transistor M3, the memory cell can be composed of only n-type transistors.
また、図３１Ｇに、３トランジスタ１容量のゲインセル型のメモリセル９５７を示す。メモリセル９５７は、トランジスタＭ４乃至トランジスタＭ６と、容量ＣＣと、を有する。Figure 31G also shows a three-transistor, one-capacitor gain cell type memory cell 957. Memory cell 957 has transistors M4 to M6 and a capacitor CC.
トランジスタＭ４の第１端子は、容量ＣＣの第１端子と接続され、トランジスタＭ４の第２端子は、配線ＢＩＬと接続され、トランジスタＭ４のゲートは、配線ＷＯＬと接続されている。容量ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＷＬと接続されている。The first terminal of transistor M4 is connected to the first terminal of capacitor CC, the second terminal of transistor M4 is connected to wiring BIL, and the gate of transistor M4 is connected to wiring WOL. The second terminal of capacitor CC is connected to the first terminal of transistor M5 and wiring GNDL. The second terminal of transistor M5 is connected to the first terminal of transistor M6, and the gate of transistor M5 is connected to the first terminal of capacitor CC. The second terminal of transistor M6 is connected to wiring BIL, and the gate of transistor M6 is connected to wiring RWL.
配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、書き込みワード線として機能し、配線ＲＷＬは、読み出しワード線として機能する。配線ＧＮＤＬは、低レベル電位を与える配線である。The wiring BIL functions as a bit line, the wiring WOL functions as a write word line, and the wiring RWL functions as a read word line. The wiring GNDL is a wiring that applies a low-level potential.
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、トランジスタＭ４をオン状態にし、配線ＢＩＬと容量ＣＣの第１端子を導通状態にすることによって行われる。具体的には、トランジスタＭ４がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量ＣＣの第１端子、及びトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＯＬに低レベル電位を印加し、トランジスタＭ４をオフ状態にすることによって、容量ＣＣの第１端子の電位、及びトランジスタＭ５のゲートの電位を保持する。Data is written by applying a high-level potential to the wiring WOL, turning on transistor M4, and establishing electrical continuity between the wiring BIL and the first terminal of the capacitor CC. Specifically, when transistor M4 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and this potential is written to the first terminal of the capacitor CC and the gate of transistor M5. Then, a low-level potential is applied to the wiring WOL, turning off transistor M4, thereby maintaining the potential of the first terminal of the capacitor CC and the potential of the gate of transistor M5.
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＷＬに高レベル電位を印加することによって行われる。配線ＲＷＬが高レベル電位となるため、トランジスタＭ６はオン状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が導通状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、及び配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量ＣＣの第１端子（又はトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。Data is read by precharging the wiring BIL to a predetermined potential, then electrically floating the wiring BIL and applying a high-level potential to the wiring RWL. Because the wiring RWL is at a high-level potential, the transistor M6 is turned on, and the wiring BIL and the second terminal of the transistor M5 are electrically connected. At this time, the potential of the wiring BIL is applied to the second terminal of the transistor M5. The potential of the second terminal of the transistor M5 and the potential of the wiring BIL change depending on the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5). By reading the potential of the wiring BIL, the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5) can be read. In other words, the information written in this memory cell can be read from the potential held in the first terminal of the capacitor CC (or the gate of the transistor M5).
なお、少なくともトランジスタＭ４にＯＳトランジスタを用いることが好ましい。Note that it is preferable to use an OS transistor for at least transistor M4.
なお、トランジスタＭ５及びＭ６としてＳｉトランジスタを用いてもよい。前述した通り、Ｓｉトランジスタは、半導体層に用いるシリコンの結晶状態等によっては、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。Note that Si transistors may be used as transistors M5 and M6. As mentioned above, Si transistors may have higher field-effect mobility than OS transistors depending on the crystalline state of the silicon used in the semiconductor layer.
また、トランジスタＭ５及びＭ６としてＯＳトランジスタを用いた場合、メモリセルをｎ型のトランジスタのみで構成することができる。Furthermore, when OS transistors are used as transistors M5 and M6, the memory cell can be composed of only n-type transistors.
［ＯＳ−ＳＲＡＭ］
図３１Ｈに、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の一例を示す。本明細書等において、ＯＳトランジスタを用いたＳＲＡＭを、ＯＳ−ＳＲＡＭ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ＳＲＡＭ）と呼ぶ。なお、図３１Ｈに示すメモリセル９５８は、バックアップ可能なＳＲＡＭのメモリセルである。[OS-SRAM]
31H shows an example of a static random access memory (SRAM) using an OS transistor. In this specification and the like, an SRAM using an OS transistor is referred to as an oxide semiconductor SRAM (OS-SRAM). Note that a memory cell 958 shown in FIG. 31H is a memory cell of an SRAM capable of backing up data.
メモリセル９５８は、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量ＣＤ１と、容量ＣＤ２と、を有する。なお、トランジスタＭＳ１、及びトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、及びトランジスタＭＳ４は、ｎチャネル型トランジスタである。Memory cell 958 includes transistors M7 to M10, transistors MS1 to MS4, and capacitors CD1 and CD2. Note that transistors MS1 and MS2 are p-channel transistors, and transistors MS3 and MS4 are n-channel transistors.
トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＯＬと接続されている。トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＯＬと接続されている。The first terminal of transistor M7 is connected to wiring BIL, and the second terminal of transistor M7 is connected to the first terminal of transistor MS1, the first terminal of transistor MS3, the gate of transistor MS2, the gate of transistor MS4, and the first terminal of transistor M10. The gate of transistor M7 is connected to wiring WOL. The first terminal of transistor M8 is connected to wiring BILB, and the second terminal of transistor M8 is connected to the first terminal of transistor MS2, the first terminal of transistor MS4, the gate of transistor MS1, the gate of transistor MS3, and the first terminal of transistor M9. The gate of transistor M8 is connected to wiring WOL.
トランジスタＭＳ１の第２端子は、配線ＶＤＬと接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと接続されている。The second terminal of transistor MS1 is connected to the wiring VDL. The second terminal of transistor MS2 is connected to the wiring VDL. The second terminal of transistor MS3 is connected to the wiring GNDL. The second terminal of transistor MS4 is connected to the wiring GNDL.
トランジスタＭ９の第２端子は、容量ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続されている。トランジスタＭ１０の第２端子は、容量ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続されている。The second terminal of transistor M9 is connected to the first terminal of capacitor CD1, and the gate of transistor M9 is connected to wiring BRL. The second terminal of transistor M10 is connected to the first terminal of capacitor CD2, and the gate of transistor M10 is connected to wiring BRL.
容量ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。The second terminal of capacitor CD1 is connected to wiring GNDL, and the second terminal of capacitor CD2 is connected to wiring GNDL.
配線ＢＩＬ及び配線ＢＩＬＢは、ビット線として機能し、配線ＷＯＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、及びトランジスタＭ１０のオン状態、オフ状態を制御する配線である。Wirings BIL and BILB function as bit lines, wiring WOL functions as a word line, and wiring BRL is a wiring that controls the on/off states of transistors M9 and M10.
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。The wiring VDL is a wiring that supplies a high-level potential, and the wiring GNDL is a wiring that supplies a low-level potential.
データの書き込みは、配線ＷＯＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０がオン状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。Data is written by applying a high-level potential to the wiring WOL and a high-level potential to the wiring BRL. Specifically, when the transistor M10 is on, a potential corresponding to the information to be recorded is applied to the wiring BIL, and the potential is written to the second terminal of the transistor M10.
ところで、メモリセル９５８は、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているため、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８がオン状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、及びトランジスタＭ１０がオン状態であるため、トランジスタＭ７の第２端子の電位、及びトランジスタＭ８の第２端子の電位は、それぞれ容量ＣＤ２の第１端子、及び容量ＣＤ１の第１端子に保持される。その後、配線ＷＯＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０をオフ状態にすることによって、容量ＣＤ１の第１端子、及び容量ＣＤ２の第１端子の電位を保持する。Meanwhile, since memory cell 958 forms an inverter loop using transistors MS1 and MS2, an inverted signal of the data signal corresponding to the potential is input to the second terminal of transistor M8. Because transistor M8 is on, the potential applied to wiring BIL, i.e., the inverted signal of the signal input to wiring BIL, is output to wiring BILB. Because transistors M9 and M10 are on, the potentials of the second terminals of transistors M7 and M8 are held in the first terminals of capacitors CD2 and CD1, respectively. Subsequently, a low-level potential is applied to wiring WOL and a low-level potential is applied to wiring BRL, turning off transistors M7 to M10, thereby holding the potentials of the first terminals of capacitors CD1 and CD2.
データの読み出しは、あらかじめ配線ＢＩＬ及び配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＯＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量ＣＤ１の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量ＣＤ２の第１端子の電位が、メモリセル９５８のインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬ及び配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量ＣＤ２の第１端子の電位、及び容量ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬ又は配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。Data is read by precharging the wiring BIL and wiring BILB to a predetermined potential, then applying a high-level potential to the wiring WOL and a high-level potential to the wiring BRL. This causes the potential of the first terminal of the capacitor CD1 to be refreshed by the inverter loop of the memory cell 958 and output to the wiring BILB. The potential of the first terminal of the capacitor CD2 is also refreshed by the inverter loop of the memory cell 958 and output to the wiring BIL. The potentials of the wiring BIL and wiring BILB change from their precharged potentials to the potentials of the first terminal of the capacitor CD2 and the first terminal of the capacitor CD1, respectively, so the potential held in the memory cell can be read from the potential of the wiring BIL or wiring BILB.
なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを適用することが好ましい。これにより書き込んだデータをトランジスタＭ７乃至トランジスタＭ１０によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。又は、メモリセルのリフレッシュ動作を不要にすることができる。Note that it is preferable to use OS transistors as transistors M7 to M10. This allows written data to be held for a long time by transistors M7 to M10, thereby reducing the frequency of refreshing the memory cells. Alternatively, refreshing the memory cells can be eliminated.
なお、トランジスタＭＳ１乃至トランジスタＭＳ４としてＳｉトランジスタを用いてもよい。In addition, Si transistors may be used as transistors MS1 to MS4.
半導体装置９００が有する駆動回路９１０とメモリアレイ９２０は同一平面上に設けてもよい。また、図３２Ａに示すように、駆動回路９１０とメモリアレイ９２０を重ねて設けてもよい。駆動回路９１０とメモリアレイ９２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図３２Ｂに示すように、駆動回路９１０上にメモリアレイ９２０を複数層重ねて設けてもよい。The driver circuit 910 and memory array 920 of the semiconductor device 900 may be provided on the same plane. Alternatively, as shown in Figure 32A, the driver circuit 910 and memory array 920 may be provided overlapping each other. By providing the driver circuit 910 and memory array 920 overlapping each other, the signal propagation distance can be shortened. Alternatively, as shown in Figure 32B, the memory array 920 may be provided in multiple layers on top of the driver circuit 910.
続いて、上記記憶装置等の半導体装置を備えることができる演算処理装置の一例について説明する。Next, we will explain an example of a processing device that can be equipped with a semiconductor device such as the above-mentioned memory device.
図３３に、演算装置９６０のブロック図を示す。図３３に示す演算装置９６０は、例えばＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に適用することができる。また、演算装置９６０は、ＣＰＵよりも並列処理可能なプロセッサコアを多数（数１０~数１００個）有するＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＴＰＵ（Ｔｅｎｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のプロセッサにも適用することができる。Figure 33 shows a block diagram of the arithmetic unit 960. The arithmetic unit 960 shown in Figure 33 can be applied to, for example, a CPU (Central Processing Unit). The arithmetic unit 960 can also be applied to processors such as a GPU (Graphics Processing Unit), TPU (Tensor Processing Unit), or NPU (Neural Processing Unit), which have a larger number (tens to hundreds) of processor cores capable of parallel processing than a CPU.
図３３に示す演算装置９６０は、基板９９０上に、ＡＬＵ９９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、タイミングコントローラ９９５、レジスタ９９６、レジスタコントローラ９９７、バスインターフェイス９９８、キャッシュ９９９、及びキャッシュインターフェイス９８９を有している。基板９９０は、半導体基板、ＳＯＩ基板、ガラス基板等を用いる。書き換え可能なＲＯＭ及びＲＯＭインターフェイスを有してもよい。また、キャッシュ９９９及びキャッシュインターフェイス９８９は、別チップに設けてもよい。The arithmetic device 960 shown in Figure 33 has an ALU 991 (ALU: Arithmetic logic unit, arithmetic circuit), an ALU controller 992, an instruction decoder 993, an interrupt controller 994, a timing controller 995, a register 996, a register controller 997, a bus interface 998, a cache 999, and a cache interface 989 on a substrate 990. The substrate 990 may be a semiconductor substrate, an SOI substrate, a glass substrate, or the like. It may also have a rewritable ROM and a ROM interface. The cache 999 and cache interface 989 may also be provided on separate chips.
キャッシュ９９９は、別チップに設けられたメインメモリとキャッシュインターフェイス９８９を介して接続される。キャッシュインターフェイス９８９は、メインメモリに保持されているデータの一部をキャッシュ９９９に供給する機能を有する。またキャッシュインターフェイス９８９は、キャッシュ９９９に保持されているデータの一部を、バスインターフェイス９９８を介してＡＬＵ９９１又はレジスタ９９６等に出力する機能を有する。The cache 999 is connected to the main memory provided on a separate chip via a cache interface 989. The cache interface 989 has the function of supplying a portion of the data held in the main memory to the cache 999. The cache interface 989 also has the function of outputting a portion of the data held in the cache 999 to the ALU 991 or register 996, etc. via the bus interface 998.
後述するように、演算装置９６０上に積層して、メモリアレイ９２０を設けることができる。メモリアレイ９２０はキャッシュとして用いることができる。このとき、キャッシュインターフェイス９８９はメモリアレイ９２０に保持されているデータをキャッシュ９９９に供給する機能を有していてよい。またこのとき、キャッシュインターフェイス９８９の一部に、駆動回路９１０を有することが好ましい。As will be described later, a memory array 920 can be provided stacked on the arithmetic unit 960. The memory array 920 can be used as a cache. In this case, the cache interface 989 may have the function of supplying data held in the memory array 920 to the cache 999. In this case, it is also preferable that a drive circuit 910 be included as part of the cache interface 989.
なお、キャッシュ９９９を設けず、メモリアレイ９２０のみをキャッシュとして用いることもできる。It is also possible to use only the memory array 920 as a cache without providing the cache 999.
図３３に示す演算装置９６０は、その構成を簡略化して示した一例にすぎず、実際の演算装置９６０はその用途によって多種多様な構成を有している。例えば、図３３に示す演算装置９６０を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作する、いわゆるマルチコアの構成とすることが好ましい。コアの数が多いほど、演算性能を高めることができる。コアの数は多いほど好ましいが、例えば２個、好ましくは４個、より好ましくは８個、さらに好ましくは１２個、さらに好ましくは１６個又はそれ以上とすることが好ましい。また、サーバー用途等非常に高い演算性能が求められる場合には、１６個以上、好ましくは３２個以上、さらに好ましくは６４個以上のコアを有するマルチコアの構成とすることが好ましい。また、演算装置９６０が内部演算回路、データバス等で扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビット等とすることができる。The arithmetic device 960 shown in FIG. 33 is merely one example of a simplified configuration, and actual arithmetic devices 960 have a wide variety of configurations depending on their applications. For example, it is preferable that a configuration including the arithmetic device 960 shown in FIG. 33 be one core, and that a configuration including multiple such cores operate in parallel, a so-called multi-core configuration. The greater the number of cores, the higher the computational performance. The greater the number of cores, for example, two, preferably four, more preferably eight, even more preferably twelve, and even more preferably sixteen or more. Furthermore, when extremely high computational performance is required, such as for server applications, a multi-core configuration having 16 or more, preferably 32 or more, and even more preferably 64 or more cores is preferable. Furthermore, the number of bits that the arithmetic device 960 can handle in its internal computation circuit, data bus, etc. can be, for example, 8 bits, 16 bits, 32 bits, 64 bits, etc.
バスインターフェイス９９８を介して演算装置９６０に入力された命令は、インストラクションデコーダ９９３に入力され、デコードされた後、ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５に入力される。Instructions input to the arithmetic unit 960 via the bus interface 998 are input to the instruction decoder 993, decoded, and then input to the ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995.
ＡＬＵコントローラ９９２、インタラプトコントローラ９９４、レジスタコントローラ９９７、タイミングコントローラ９９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ９９２は、ＡＬＵ９９１の動作を制御するための信号を生成する。また、インタラプトコントローラ９９４は、演算装置９６０のプログラム実行中に、外部の入出力装置、周辺回路等からの割り込み要求を、その優先度、マスク状態等から判断し、処理する。レジスタコントローラ９９７は、レジスタ９９６のアドレスを生成し、演算装置９６０の状態に応じてレジスタ９９６の読み出し、書き込み等を行う。The ALU controller 992, interrupt controller 994, register controller 997, and timing controller 995 perform various controls based on the decoded instructions. Specifically, the ALU controller 992 generates signals to control the operation of the ALU 991. Furthermore, while the arithmetic unit 960 is executing a program, the interrupt controller 994 determines and processes interrupt requests from external input/output devices, peripheral circuits, etc. based on their priority, mask status, etc. The register controller 997 generates the address of the register 996 and performs read and write operations on the register 996 depending on the state of the arithmetic unit 960.
また、タイミングコントローラ９９５は、ＡＬＵ９９１、ＡＬＵコントローラ９９２、インストラクションデコーダ９９３、インタラプトコントローラ９９４、及びレジスタコントローラ９９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ９９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。The timing controller 995 also generates signals that control the timing of the operations of the ALU 991, ALU controller 992, instruction decoder 993, interrupt controller 994, and register controller 997. For example, the timing controller 995 includes an internal clock generation unit that generates an internal clock signal based on a reference clock signal, and supplies the internal clock signal to the various circuits mentioned above.
図３３に示す演算装置９６０において、レジスタコントローラ９９７は、ＡＬＵ９９１からの指示に従い、レジスタ９９６における保持動作の選択を行う。すなわち、レジスタ９９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ９９６内のメモリセルへの、電源電圧の供給が行われる。容量におけるデータの保持が選択されている場合、容量へのデータの書き換えが行われ、レジスタ９９６内のメモリセルへの電源電圧の供給を停止することができる。In the arithmetic unit 960 shown in FIG. 33, the register controller 997 selects the holding operation in the register 996 in accordance with instructions from the ALU 991. That is, it selects whether the memory cells in the register 996 will hold data using flip-flops or capacitance. If holding data using flip-flops is selected, power supply voltage is supplied to the memory cells in the register 996. If holding data using capacitance is selected, the data is rewritten to the capacitance, and the supply of power supply voltage to the memory cells in the register 996 can be stopped.
メモリアレイ９２０と演算装置９６０は、重ねて設けることができる。図３４Ａ及び図３４Ｂに半導体装置９７０Ａの斜視図を示す。半導体装置９７０Ａは、演算装置９６０上に、メモリアレイが設けられた層９３０を有する。層９３０には、メモリアレイ９２０Ｌ１、メモリアレイ９２０Ｌ２、及びメモリアレイ９２０Ｌ３が設けられている。演算装置９６０と各メモリアレイは、互いに重なる領域を有する。半導体装置９７０Ａの構成を分かりやすくするため、図３４Ｂでは演算装置９６０及び層９３０を分離して示している。The memory array 920 and the computing device 960 can be provided overlapping each other. Figures 34A and 34B show perspective views of a semiconductor device 970A. The semiconductor device 970A has a layer 930 on which a memory array is provided above the computing device 960. The layer 930 is provided with memory arrays 920L1, 920L2, and 920L3. The computing device 960 and each memory array have overlapping areas. To make the configuration of the semiconductor device 970A easier to understand, Figure 34B shows the computing device 960 and layer 930 separated.
メモリアレイを有する層９３０と演算装置９６０を重ねて設けることで、両者の接続距離を短くすることができる。よって、両者間の通信速度を高めることができる。また、接続距離が短いため消費電力を低減できる。By stacking the layer 930 having the memory array and the computing device 960, the connection distance between them can be shortened, thereby increasing the communication speed between them. In addition, the short connection distance reduces power consumption.
メモリアレイを有する層９３０と演算装置９６０とを積層する方法としては、演算装置９６０上に直接メモリアレイを有する層９３０を積層する方法（モノリシック積層ともいう）を用いてもよいし、演算装置９６０と層９３０とをそれぞれ異なる基板上に形成し、２つの基板を貼り合せ、貫通ビア又は導電膜の接合技術（Ｃｕ−Ｃｕ接合等）を用いて接続する方法を用いてもよい。前者は貼合わせにおける位置ずれを考慮する必要がないため、チップサイズを小さくできるだけでなく、作製コストを削減できる。As a method for stacking the layer 930 having a memory array and the computing device 960, a method of stacking the layer 930 having a memory array directly on the computing device 960 (also called monolithic stacking) may be used, or a method of forming the computing device 960 and the layer 930 on different substrates, bonding the two substrates together, and connecting them using through-vias or conductive film bonding technology (such as Cu-Cu bonding) may be used. The former method does not require consideration of misalignment during bonding, and therefore not only can it reduce the chip size but also manufacturing costs.
ここで、演算装置９６０にキャッシュ９９９を有さず、層９３０に設けられるメモリアレイ９２０Ｌ１、９２０Ｌ２、及び９２０Ｌ３は、それぞれキャッシュとして用いることができる。このとき、例えばメモリアレイ９２０Ｌ１をＬ１キャッシュ（レベル１キャッシュともいう）として用い、メモリアレイ９２０Ｌ２をＬ２キャッシュ（レベル２キャッシュともいう）として用い、メモリアレイ９２０Ｌ３をＬ３キャッシュ（レベル３キャッシュともいう）として用いることができる。３つのメモリアレイのうち、メモリアレイ９２０Ｌ３が最も容量が大きく、且つ、最もアクセス頻度が低い。また、メモリアレイ９２０Ｌ１が最も容量が小さく、且つ最もアクセス頻度が高い。Here, the arithmetic device 960 does not have a cache 999, and the memory arrays 920L1, 920L2, and 920L3 provided in the layer 930 can each be used as a cache. In this case, for example, memory array 920L1 can be used as an L1 cache (also called a level 1 cache), memory array 920L2 can be used as an L2 cache (also called a level 2 cache), and memory array 920L3 can be used as an L3 cache (also called a level 3 cache). Of the three memory arrays, memory array 920L3 has the largest capacity and is accessed least frequently. Furthermore, memory array 920L1 has the smallest capacity and is accessed most frequently.
なお、演算装置９６０に設けられるキャッシュ９９９をＬ１キャッシュとして用いる場合は、層９３０に設けられる各メモリアレイを、それぞれ下位のキャッシュ、又はメインメモリとして用いることができる。メインメモリはキャッシュよりも容量が大きく、アクセス頻度の低いメモリである。Note that when the cache 999 provided in the arithmetic unit 960 is used as an L1 cache, each memory array provided in layer 930 can be used as a lower-level cache or main memory. Main memory has a larger capacity than the cache and is accessed less frequently.
また、図３４Ｂに示すように、駆動回路９１０Ｌ１、駆動回路９１０Ｌ２、及び駆動回路９１０Ｌ３が設けられている。駆動回路９１０Ｌ１は接続電極９４０Ｌ１を介してメモリアレイ９２０Ｌ１と接続されている。同様に駆動回路９１０Ｌ２は接続電極９４０Ｌ２を介してメモリアレイ９２０Ｌ２と、駆動回路９１０Ｌ３は接続電極９４０Ｌ３を介してメモリアレイ９２０Ｌ３と接続されている。Also, as shown in FIG. 34B, drive circuits 910L1, 910L2, and 910L3 are provided. Drive circuit 910L1 is connected to memory array 920L1 via connection electrode 940L1. Similarly, drive circuit 910L2 is connected to memory array 920L2 via connection electrode 940L2, and drive circuit 910L3 is connected to memory array 920L3 via connection electrode 940L3.
なお、ここではキャッシュとして機能するメモリアレイを３つとした場合を示したが、１つ又は２つとしてもよいし、４つ以上としてもよい。Note that while three memory arrays functioning as caches are shown here, the number may be one, two, or four or more.
メモリアレイ９２０Ｌ１をキャッシュとして用いる場合、駆動回路９１０Ｌ１はキャッシュインターフェイス９８９の一部として機能してもよいし、駆動回路９１０Ｌ１がキャッシュインターフェイス９８９と接続される構成としてもよい。同様に、駆動回路９１０Ｌ２、駆動回路９１０Ｌ３も、キャッシュインターフェイス９８９の一部として機能する、又はこれと接続される構成としてもよい。When the memory array 920L1 is used as a cache, the drive circuit 910L1 may function as part of the cache interface 989, or the drive circuit 910L1 may be configured to be connected to the cache interface 989. Similarly, the drive circuit 910L2 and the drive circuit 910L3 may also function as part of the cache interface 989, or may be configured to be connected to it.
メモリアレイ９２０をキャッシュとして機能させるか、メインメモリとして機能させるかは、各駆動回路９１０が有するコントロール回路９１２によって決定される。コントロール回路９１２は、演算装置９６０から供給された信号に基づいて、半導体装置９００が有する複数のメモリセル９５０の一部をＲＡＭとして機能させることができる。Whether the memory array 920 functions as a cache or as main memory is determined by the control circuit 912 of each drive circuit 910. Based on a signal supplied from the arithmetic device 960, the control circuit 912 can cause some of the multiple memory cells 950 in the semiconductor device 900 to function as RAM.
半導体装置９００は、複数のメモリセル９５０の一部をキャッシュとして機能させ、他の一部をメインメモリとして機能させることができる。すなわち半導体装置９００はキャッシュとしての機能と、メインメモリとしての機能を併せ持つことができる。本発明の一態様に係る半導体装置９００は、例えば、ユニバーサルメモリとして機能できる。The semiconductor device 900 can cause some of the multiple memory cells 950 to function as cache, and the other part to function as main memory. In other words, the semiconductor device 900 can function as both a cache and a main memory. The semiconductor device 900 according to one aspect of the present invention can function as, for example, a universal memory.
また、一つのメモリアレイ９２０を有する層９３０を演算装置９６０に重ねて設けてもよい。図３５Ａに半導体装置９７０Ｂの斜視図を示す。Alternatively, a layer 930 having one memory array 920 may be provided over the computing device 960. Figure 35A shows a perspective view of the semiconductor device 970B.
半導体装置９７０Ｂでは、一つのメモリアレイ９２０を複数のエリアに分けて、それぞれ異なる機能で使用することができる。図３５Ａでは、領域Ｌ１をＬ１キャッシュとして、領域Ｌ２をＬ２キャッシュとして、領域Ｌ３をＬ３キャッシュとして用いる場合の例を示している。In semiconductor device 970B, one memory array 920 can be divided into multiple areas, each of which can be used for different functions. Figure 35A shows an example in which area L1 is used as an L1 cache, area L2 as an L2 cache, and area L3 as an L3 cache.
また半導体装置９７０Ｂでは、領域Ｌ１乃至領域Ｌ３のそれぞれの容量を状況に応じて変えることができる。例えばＬ１キャッシュの容量を増やしたい場合には、領域Ｌ１の面積を大きくすることにより実現する。このような構成とすることで、演算処理の効率化を図ることができ、処理速度を向上させることができる。Furthermore, in semiconductor device 970B, the capacity of each of areas L1 to L3 can be changed depending on the situation. For example, if you want to increase the capacity of the L1 cache, you can achieve this by increasing the area of area L1. With this configuration, it is possible to improve the efficiency of calculation processing and increase processing speed.
また、複数のメモリアレイを積層してもよい。図３５Ｂに半導体装置９７０Ｃの斜視図を示している。Alternatively, multiple memory arrays may be stacked. Figure 35B shows a perspective view of semiconductor device 970C.
半導体装置９７０Ｃは、メモリアレイ９２０Ｌ１を有する層９３０Ｌ１と、その上にメモリアレイ９２０Ｌ２を有する層９３０Ｌ２と、その上にメモリアレイ９２０Ｌ３を有する層９３０Ｌ３とが積層されている。最も演算装置９６０に物理的に近いメモリアレイ９２０Ｌ１を上位のキャッシュに用い、最も遠いメモリアレイ９２０Ｌ３を下位のキャッシュ又はメインメモリに用いることができる。このような構成とすることで、各メモリアレイの容量を増大させることができるため、より処理能力を向上させることができる。Semiconductor device 970C has a layer 930L1 having memory array 920L1 stacked on top of which is a layer 930L2 having memory array 920L2, and a layer 930L3 having memory array 920L3 stacked on top of that. Memory array 920L1, which is physically closest to the computing device 960, can be used as a higher-level cache, and memory array 920L3, which is farthest, can be used as a lower-level cache or main memory. With this configuration, the capacity of each memory array can be increased, thereby further improving processing power.
本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、又は図面等と適宜組み合わせることができる。At least a portion of the configuration examples illustrated in this embodiment and the corresponding drawings, etc. can be combined as appropriate with other configuration examples or drawings, etc.
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置の適用可能な範囲の一例について、図３６を用いて説明する。(Embodiment 4)
In this embodiment, an example of the applicability of a semiconductor device of one embodiment of the present invention will be described with reference to FIGS.
コンピュータ等の半導体装置では、用途に応じて様々な記憶装置が用いられる。図３６に、半導体装置に用いられる記憶装置の階層を説明する概念図を示す。図３６において、記憶装置の階層を説明する概念図は、三角形で示しており、三角形の上層に位置する記憶装置ほど速い動作速度が求められ、三角形の下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。Semiconductor devices such as computers use a variety of memory devices depending on the application. Figure 36 shows a conceptual diagram explaining the hierarchy of memory devices used in semiconductor devices. In Figure 36, the conceptual diagram explaining the hierarchy of memory devices is represented by triangles, with memory devices located higher in the triangle requiring faster operating speeds, and memory devices located lower in the triangle requiring larger memory capacities and higher recording densities.
図３６では、三角形の最上層から順に、ＣＰＵ、ＧＰＵ、ＮＰＵの演算処理装置にレジスタとして混載されるメモリ、キャッシュメモリ（単にｃａｃｈｅと表す場合もある。また、代表的には、Ｌ１、Ｌ２、Ｌ３キャッシュ）、ＤＲＡＭに代表されるメインメモリ、３Ｄ ＮＡＮＤ及びＨａｒｄ Ｄｉｓｋ（ＨＤＤ：Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅともいう）に代表されるストレージメモリを示している。In Figure 36, from the top layer of the triangle, there are shown memory integrated as registers in the CPU, GPU, and NPU processing units, cache memory (sometimes simply referred to as cache, and typically L1, L2, and L3 caches), main memory such as DRAM, and storage memory such as 3D NAND and hard disks (also known as HDDs: hard disk drives).
ＣＰＵ、ＧＰＵ、ＮＰＵ等の演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存等に用いられるため、演算処理装置からのアクセス頻度が高い。よって、大きな記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報等を保持する機能も有する。Memory integrated as registers into arithmetic processing units such as CPUs, GPUs, and NPUs is used for temporary storage of calculation results, and is therefore frequently accessed by the arithmetic processing unit. Therefore, fast operating speeds are required rather than large storage capacities. Registers also have the function of storing setting information for the arithmetic processing unit.
キャッシュメモリは、ＤＲＡＭに保持されているデータの一部を複製して保持する機能を有する。使用頻繁が高いデータを複製してキャッシュメモリに保持しておくことで、データへのアクセス速度を高めることができる。キャッシュメモリに求められる記憶容量はＤＲＡＭより少ないが、ＤＲＡＭよりも速い動作速度が求められる。また、キャッシュメモリで書き換えられたデータは複製されてＤＲＡＭに供給される。なお、図３６において、キャッシュメモリは、Ｌ３キャッシュまでしか図示していないが、これに限定されない。例えば、キャッシュのうち、最も下位に位置するＬＬＣ（Ｌａｓｔ Ｌｅｖｅｌ ｃａｃｈｅ）、又はＦＬＣ（Ｆｉｎａｌ Ｌｅｖｅｌ ｃａｃｈｅ）にも本発明の一態様の金属酸化物を用いた記憶装置を好適に用いることができる。Cache memory has the function of duplicating and storing a portion of the data stored in DRAM. By duplicating frequently used data and storing it in cache memory, the speed of accessing the data can be increased. Cache memory requires a smaller storage capacity than DRAM, but a faster operating speed than DRAM. Data rewritten in cache memory is duplicated and supplied to DRAM. Note that while only the L3 cache is shown in Figure 36, the cache memory is not limited to this. For example, a memory device using a metal oxide of one embodiment of the present invention can also be suitably used in the LLC (Last Level cache) or FLC (Final Level cache), which are the lowest level caches.
ＤＲＡＭは、３Ｄ ＮＡＮＤから読み出されたプログラム、データ等を保持する機能を有する。DRAM has the function of storing programs, data, etc. read from 3D NAND.
３Ｄ ＮＡＮＤは、長期保存が必要なデータ、演算装置で使用する各種のプログラム（例えば、人工ニューラルネットワークのモデル）等を保持する機能を有する。よって、３Ｄ ＮＡＮＤには速い動作速度よりも大きな記憶容量と高い記録密度が求められる。3D NAND has the ability to store data that requires long-term storage, various programs used in computing devices (for example, artificial neural network models), etc. Therefore, 3D NAND requires large storage capacity and high recording density rather than fast operating speeds.
Ｈａｒｄ Ｄｉｓｋは、大容量、且つ不揮発性の機能を有する。また、Ｈａｒｄ Ｄｉｓｋの代わりとして、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等を用いることができる。Hard disks have large storage capacity and are non-volatile. Alternatively, solid-state drives (SSDs) can be used instead of hard disks.
本発明の一態様に係る、金属酸化物を用いた記憶装置（ＯＳメモリ（ＯＳ ｍｅｍｏｒｙ））は、長期間のデータ保持が可能である。そのため、図３６に示すＴａｒｇｅｔ１の領域に好適に用いることができる。なお、図３６の斜線のハッチングで示すように、Ｔａｒｇｅｔ１は、ｃａｃｈｅ（Ｌ１、Ｌ２、Ｌ３）の一部、及び３Ｄ ＮＡＮＤの一部も含む。別言すると、Ｔａｒｇｅｔ１は、ＤＲＡＭ及び３Ｄ ＮＡＮＤの境界領域と、ＤＲＡＭ及びｃａｃｈｅ（Ｌ１、Ｌ２、Ｌ３）の境界領域と、を含む。また、本発明の一態様に係る、金属酸化物を用いた記憶装置は、動作速度が速いため、優れた書き込み動作及び読み出し動作を実現することができる。そのため、図３６に示すＴａｒｇｅｔ２の領域に好適に用いることができる。A storage device (OS memory) using a metal oxide according to one embodiment of the present invention is capable of long-term data retention. Therefore, it is suitable for use in the Target 1 region shown in FIG. 36 . Note that, as indicated by the diagonal hatching in FIG. 36 , Target 1 also includes a portion of the cache (L1, L2, L3) and a portion of the 3D NAND. In other words, Target 1 includes the boundary region between the DRAM and the 3D NAND, and the boundary region between the DRAM and the cache (L1, L2, L3). Furthermore, a storage device using a metal oxide according to one embodiment of the present invention has a high operating speed, enabling it to achieve excellent write and read operations. Therefore, it is suitable for use in the Target 2 region shown in FIG. 36 .
例えば、図３６に示すＤＲＡＭを、本発明の一態様に係る、金属酸化物を用いた記憶装置に置き換えると好適である。ここで、ＤＲＡＭは、リフレッシュ動作が不可欠であり、かつ破壊読出しの記憶装置であるため、他の記憶装置に比べて消費電力が高い。そのためＤＲＡＭを用いない構成とすることで、消費電力の削減を図ることができる。当該構成とすることで、ＤＲＡＭを用いた構成と比較して、１００分の１、又は１０００分の１以下まで消費電力を低減することができる。そのため、このような構成が適用されたスーパーコンピュータ（ＨＰＣ（Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｏｍｐｕｔｅｒ）ともいう）、コンピュータ、サーバ等を含む情報処理装置を全世界に展開することにより、地球温暖化の抑制を図ることができる。For example, it is preferable to replace the DRAM shown in FIG. 36 with a memory device using metal oxide according to one embodiment of the present invention. Here, DRAM requires refresh operations and is a destructive readout memory device, so it consumes more power than other memory devices. Therefore, a configuration that does not use DRAM can reduce power consumption. This configuration can reduce power consumption to one-hundredth or even one-thousandth of that of a configuration that uses DRAM. Therefore, by deploying information processing devices, including supercomputers (also called high performance computers (HPCs)), computers, servers, etc., that use such a configuration worldwide, global warming can be mitigated.
このように、本発明の一態様に係る、金属酸化物を用いた記憶装置は、ＣＰＵ、ＧＰＵ、ＮＰＵ等の演算処理装置にレジスタとして混載されるメモリから、ＤＲＡＭと３Ｄ ＮＡＮＤとの境界領域のメモリまで、幅広い範囲のメモリに適用することができる。In this way, a memory device using metal oxide according to one embodiment of the present invention can be applied to a wide range of memories, from memories integrated as registers in arithmetic processing units such as CPUs, GPUs, and NPUs, to memories in the boundary area between DRAM and 3D NAND.
本実施の形態は、他の実施の形態、又は実施例と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。This embodiment can be combined with other embodiments or examples as appropriate. Furthermore, in this specification, when multiple configuration examples are shown in one embodiment, the configuration examples can be combined as appropriate.
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置の応用例について説明する。本発明の一態様の半導体装置は、例えば、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンター（Ｄａｔａ Ｃｅｎｔｅｒ：ＤＣとも呼称する）に用いることができる。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターは、低消費電力化といった高性能化に有効である。Fifth Embodiment
In this embodiment, an application example of a semiconductor device of one embodiment of the present invention will be described. The semiconductor device of one embodiment of the present invention can be used for, for example, electronic components, electronic devices, mainframes, space equipment, and data centers (also referred to as data centers (DCs)). The electronic components, electronic devices, mainframes, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
［電子部品］
電子部品７００が実装された基板（実装基板７０４）の斜視図を、図３７Ａに示す。図３７Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図３７Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。[Electronic Components]
FIG. 37A shows a perspective view of a substrate (mounting substrate 704) on which electronic component 700 is mounted. Electronic component 700 shown in FIG. 37A has a semiconductor device 710 inside a mold 711. FIG. 37A omits some parts to show the interior of electronic component 700. Electronic component 700 has lands 712 on the outside of mold 711. Lands 712 are electrically connected to electrode pads 713, and electrode pads 713 are electrically connected to semiconductor device 710 via wires 714. Electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on printed circuit board 702 to complete mounting substrate 704.
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）等の貫通電極技術、及び、Ｃｕ−Ｃｕ直接接合等の接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。The semiconductor device 710 also includes a drive circuit layer 715 and a memory layer 716. The memory layer 716 is configured with multiple memory cell arrays stacked on top of each other. The stacked configuration of the drive circuit layer 715 and the memory layer 716 can be a monolithic stacked configuration. In a monolithic stacked configuration, the layers can be connected without using through-electrode technology such as TSV (Through Silicon Via) or bonding technology such as Cu-Cu direct bonding. By configuring the drive circuit layer 715 and the memory layer 716 as a monolithic stack, it is possible to achieve a so-called on-chip memory configuration, in which the memory is formed directly on the processor. The on-chip memory configuration enables faster operation of the interface between the processor and the memory.
また、オンチップメモリの構成とすることで、ＴＳＶ等の貫通電極を用いる技術と比較し、接続配線等のサイズを小さくできるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。Furthermore, by using an on-chip memory configuration, the size of connection wiring can be reduced compared to technologies that use through electrodes such as TSVs, making it possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also known as memory bandwidth).
また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシの一方又は双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。Furthermore, it is preferable that the multiple memory cell arrays included in the memory layer 716 are formed using OS transistors and that the multiple memory cell arrays are monolithically stacked. By configuring the multiple memory cell arrays as a monolithic stack, it is possible to improve either or both of the memory bandwidth and the memory access latency. Note that the bandwidth is the amount of data transferred per unit time, and the access latency is the time from access to the start of data exchange. Note that when Si transistors are used for the memory layer 716, it is more difficult to achieve a monolithic stack configuration than OS transistors. Therefore, it can be said that OS transistors have a superior structure to Si transistors in a monolithic stack configuration.
また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）等に回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、又は窒化ガリウム（ＧａＮ）等が挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。The semiconductor device 710 may also be referred to as a die. In this specification, a die refers to a chip piece obtained during the semiconductor chip manufacturing process by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and dicing it into cubes. Semiconductor materials that can be used for the die include, for example, silicon (Si), silicon carbide (SiC), or gallium nitride (GaN). For example, a die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
次に、電子部品７３０の斜視図を図３７Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。Next, Figure 37B shows a perspective view of electronic component 730. Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi-Chip Module). Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.
電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等の集積回路に用いることができる。Electronic component 730 shows an example in which semiconductor device 710 is used as a high bandwidth memory (HBM). Semiconductor device 735 can also be used in integrated circuits such as a CPU (Central Processing Unit), GPU (Graphics Processing Unit), NPU (Neural Processing Unit), or FPGA (Field Programmable Gate Array).
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。The package substrate 732 can be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate. The interposer 731 can be, for example, a silicon interposer or a resin interposer.
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。The interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches. The multiple wirings are provided in a single layer or multiple layers. The interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732. For these reasons, the interposer is sometimes called a "rewiring substrate" or "intermediate substrate." In some cases, through electrodes are provided in the interposer 731, and the integrated circuits and package substrate 732 are electrically connected using these through electrodes. In addition, with silicon interposers, TSVs can also be used as through electrodes.
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。HBM requires the connection of many wires to achieve a wide memory bandwidth. For this reason, the interposer on which the HBM is mounted must have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer for the interposer on which the HBM is mounted.
また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。Furthermore, in SiPs and MCMs that use silicon interposers, a decrease in reliability due to differences in the coefficient of expansion between the integrated circuit and the interposer is less likely. Furthermore, because the surface of a silicon interposer is highly flat, poor connections between the integrated circuit mounted on the silicon interposer and the silicon interposer are less likely to occur. It is particularly preferable to use silicon interposers in 2.5D packages (2.5-dimensional packaging), in which multiple integrated circuits are arranged horizontally on an interposer.
一方で、シリコンインターポーザ、及びＴＳＶ等を用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅等のスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、前述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。On the other hand, when electrically connecting multiple integrated circuits with different terminal pitches using a silicon interposer, TSVs, or the like, space is required to accommodate the width of the terminal pitch. Therefore, when attempting to reduce the size of the electronic component 730, the terminal pitch becomes an issue, and it may be difficult to provide the large number of wirings required to achieve a wide memory bandwidth. Therefore, as mentioned above, a monolithic stacked structure using OS transistors is preferable. A composite structure may also be used that combines a memory cell array stacked using TSVs with a monolithic stacked memory cell array.
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。Furthermore, a heat sink (heat dissipation plate) may be provided overlapping the electronic component 730. When a heat sink is provided, it is preferable to align the height of the integrated circuit provided on the interposer 731. For example, in the electronic component 730 shown in this embodiment, it is preferable to align the height of the semiconductor device 710 and the semiconductor device 735.
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図３７Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。Electrodes 733 may be provided on the bottom of package substrate 732 in order to mount electronic component 730 on another substrate. Figure 37B shows an example in which electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of package substrate 732, BGA (Ball Grid Array) mounting can be achieved. Electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ ｐａｃｋａｇｅ）が挙げられる。Electronic component 730 can be mounted on other substrates using various mounting methods, not limited to BGA and PGA. Examples of mounting methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), and QFN (Quad Flat Non-leaded package).
［大型計算機］
大型計算機５６００の斜視図を図３８Ａに示す。大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。[Large computer]
38A shows a perspective view of a mainframe computer 5600. The mainframe computer 5600 has a rack 5610 housing a plurality of rack-mounted computers 5620. The mainframe computer 5600 may also be called a supercomputer.
図３８Ｂに計算機５６２０の一例の斜視図を示す。計算機５６２０は、マザーボード５６３０する。マザーボード５６３０には複数のスロット５６３１、及び複数の接続端子が設けられる。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。Figure 38B shows a perspective view of an example of a computer 5620. The computer 5620 is mounted on a motherboard 5630. The motherboard 5630 has multiple slots 5631 and multiple connection terminals. A PC card 5621 is inserted into the slot 5631. In addition, the PC card 5621 has connection terminals 5623, 5624, and 5625, each of which is connected to the motherboard 5630.
図３８ＣにＰＣカード５６２１の一例を示す。ＰＣカード５６２１は、例えばＣＰＵ、ＧＰＵ、記憶装置等を備えた処理ボードである。ＰＣカード５６２１は、ボード５６２２と、ボード５６２２に実装される、接続端子５６２３、接続端子５６２４、接続端子５６２５、電子部品５６２６、電子部品５６２７、電子部品５６２８、接続端子５６２９等を有する。なお、図３８Ｃには、電子部品５６２６、電子部品５６２７、及び電子部品５６２８以外の部品を図示している。Figure 38C shows an example of a PC card 5621. PC card 5621 is a processing board equipped with, for example, a CPU, GPU, storage device, etc. PC card 5621 has board 5622 and connection terminals 5623, 5624, 5625, electronic components 5626, 5627, 5628, and 5629 mounted on board 5622. Note that Figure 38C also shows components other than electronic components 5626, 5627, and 5628.
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ等が挙げられる。The connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and functions as an interface for connecting the PC card 5621 and the motherboard 5630. The connection terminal 5629 may conform to, for example, PCIe.
接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力等を行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力等を行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）等が挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）等が挙げられる。Connection terminals 5623, 5624, and 5625 can be, for example, interfaces for supplying power to PC card 5621, inputting signals, etc. They can also be, for example, interfaces for outputting signals calculated by PC card 5621. Examples of standards for connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Also, when outputting video signals from connection terminals 5623, 5624, and 5625, examples of standards for each include HDMI (registered trademark).
電子部品５６２６は、信号の入出力を行う端子（図示しない）を有しており、当該端子をボード５６２２が備えるソケット（図示しない）に対して差し込むことで、電子部品５６２６とボード５６２２を電気的に接続することができる。The electronic component 5626 has terminals (not shown) for inputting and outputting signals, and the electronic component 5626 and the board 5622 can be electrically connected by inserting these terminals into sockets (not shown) provided on the board 5622.
電子部品５６２７及び電子部品５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、実装することができる。電子部品５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵ等が挙げられる。電子部品５６２７として、例えば、電子部品７３０を用いることができる。電子部品５６２８としては、例えば、記憶装置等が挙げられる。電子部品５６２８として、例えば、電子部品７００を用いることができる。Electronic component 5627 and electronic component 5628 have multiple terminals, and can be mounted to wiring on board 5622 by, for example, reflow soldering. Examples of electronic component 5627 include FPGAs, GPUs, and CPUs. Electronic component 5627 can be, for example, electronic component 730. Electronic component 5628 can be, for example, a memory device. Electronic component 5628 can be, for example, electronic component 700.
大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、及び推論に必要な大規模の計算を行うことができる。The mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations required for, for example, artificial intelligence learning and inference.
［宇宙用機器］
本発明の一態様の半導体装置は、宇宙用機器に好適に用いることができる。[Space equipment]
The semiconductor device of one embodiment of the present invention can be suitably used in space equipment.
本発明の一態様の半導体装置は、ＯＳトランジスタを含む。ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。具体的には、ＯＳトランジスタを、スペースシャトル、人工衛星、又は、宇宙探査機に設けられる半導体装置を構成するトランジスタに用いることができる。放射線として、例えば、Ｘ線、及び中性子線が挙げられる。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏のうち一つ又は複数を含むことができる。A semiconductor device according to one embodiment of the present invention includes an OS transistor. The change in electrical characteristics of an OS transistor due to radiation exposure is small. That is, the OS transistor has high radiation resistance and can be suitably used in an environment where radiation may be incident. For example, an OS transistor can be suitably used in outer space. Specifically, an OS transistor can be used as a transistor for a semiconductor device provided in a space shuttle, an artificial satellite, or a space probe. Examples of radiation include X-rays and neutron rays. Note that outer space refers to an altitude of 100 km or higher, and the outer space described in this specification can include one or more of the thermosphere, mesosphere, and stratosphere.
図３９Ａには、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図３９Ａにおいては、宇宙空間に惑星６８０４を例示している。Figure 39A shows an artificial satellite 6800 as an example of space equipment. The artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807. Note that Figure 39A also shows a planet 6804 in space.
また、図３９Ａには、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、又はバッテリ制御回路を設けてもよい。前述のバッテリマネジメントシステム、又はバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。Although not shown in Figure 39A, the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. Using an OS transistor in the battery management system or battery control circuit described above is preferable because it consumes low power and has high reliability even in space.
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線等に代表される粒子放射線が挙げられる。In addition, outer space is an environment with radiation levels more than 100 times higher than on Earth. Examples of radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、又はソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。When sunlight is irradiated onto the solar panel 6802, the power required for the satellite 6800 to operate is generated. However, for example, in situations where sunlight is not irradiated onto the solar panel, or where the amount of sunlight irradiating the solar panel is low, the amount of power generated is small. Therefore, there is a possibility that the power required for the satellite 6800 to operate will not be generated. In order to operate the satellite 6800 even in situations where the amount of power generated is low, it is recommended to provide a secondary battery 6805 on the satellite 6800. Note that the solar panel is sometimes called a solar cell module.
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、例えば地上に設けられた受信機、又は他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。Satellite 6800 can generate a signal. The signal is transmitted via antenna 6803, and can be received, for example, by a receiver located on the ground or by another satellite. By receiving the signal transmitted by satellite 6800, the position of the receiver that received the signal can be determined. As described above, satellite 6800 can constitute a satellite positioning system.
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一又は複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。The control device 6807 also has a function of controlling the satellite 6800. The control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device. Note that a semiconductor device including an OS transistor, which is one embodiment of the present invention, is preferably used for the control device 6807. The electrical characteristics of an OS transistor change less when exposed to radiation than those of a Si transistor. That is, the OS transistor has high reliability even in an environment where radiation may be incident, and can be preferably used.
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。又は、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば地球観測衛星としての機能を有することができる。Furthermore, the artificial satellite 6800 can be configured to include a sensor. For example, by configuring the artificial satellite 6800 with a visible light sensor, the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground. Or, by configuring the artificial satellite 6800 with a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. As described above, the artificial satellite 6800 can function as, for example, an Earth observation satellite.
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機等の宇宙用機器に好適に用いることができる。Note that although an artificial satellite is used as an example of space equipment in this embodiment, the present invention is not limited thereto. For example, a semiconductor device of one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。As explained above, OS transistors have the advantages of being able to achieve a wider memory bandwidth and having higher radiation resistance compared to Si transistors.
［データセンター］
本発明の一態様の半導体装置は、例えば、データセンター等に適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障する等、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージ及びサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、等建屋の大型化が必要となる。[Data Center]
The semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to, for example, a data center. The data center is required to perform long-term data management, such as ensuring data immutability. Long-term data management requires the construction of a large-scale building, such as the installation of storage and servers for storing a huge amount of data, the provision of a stable power source for data retention, or the provision of cooling equipment required for data retention.
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、等を図ることができる。そのため、データセンターの省スペース化を図ることができる。By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, the power required to store data can be reduced and the semiconductor device that stores data can be made smaller. This allows for the storage system to be made smaller, the power supply for storing data to be made smaller, and the cooling equipment to be made smaller. This allows for space savings in the data center.
また、本発明の一態様の半導体装置は、消費電力が低いため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、及びモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。Furthermore, the semiconductor device of one embodiment of the present invention has low power consumption, which allows for reduced heat generation from the circuit. Therefore, adverse effects of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
図３９Ｂにデータセンターに適用可能なストレージシステムを示す。図３９Ｂに示すストレージシステム６０００は、ホスト６００１として複数のサーバ６００１ｓｂを有する。また、ストレージ６００３として複数の記憶装置６００３ｍｄを有する。ホスト６００１とストレージ６００３とは、ストレージエリアネットワーク６００４及びストレージ制御回路６００２を介して接続されている形態を図示している。Figure 39B shows a storage system that can be used in a data center. The storage system 6000 shown in Figure 39B has multiple servers 6001sb as hosts 6001. It also has multiple storage devices 6003md as storage 6003. The host 6001 and storage 6003 are shown connected via a storage area network 6004 and a storage control circuit 6002.
ホスト６００１は、ストレージ６００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト６００１同士は、ネットワークで互いに接続されていてもよい。The host 6001 corresponds to a computer that accesses data stored in the storage 6003. The hosts 6001 may be connected to each other via a network.
ストレージ６００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ６００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力に要する時間を短くしている。Storage 6003 uses flash memory to reduce data access speed, i.e., the time required to store and output data, but this time is significantly longer than the time required for DRAM, which can be used as cache memory within the storage. In order to solve the problem of the slow access speed of storage 6003, storage systems typically provide cache memory within the storage to reduce the time required to store and output data.
前述のキャッシュメモリは、ストレージ制御回路６００２及びストレージ６００３内に用いられる。ホスト６００１とストレージ６００３との間でやり取りされるデータは、ストレージ制御回路６００２及びストレージ６００３内の当該キャッシュメモリに記憶されたのち、ホスト６００１又はストレージ６００３に出力される。The aforementioned cache memory is used within the storage control circuit 6002 and storage 6003. Data exchanged between the host 6001 and storage 6003 is stored in the cache memory within the storage control circuit 6002 and storage 6003, and then output to the host 6001 or storage 6003.
前述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。By using OS transistors as transistors for storing data in the cache memory and maintaining a potential corresponding to the data, the frequency of refreshes can be reduced, and power consumption can be reduced. Furthermore, by stacking the memory cell array, miniaturization is possible.
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、及びデータセンターの中から選ばれるいずれか一又は複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、又は高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。Note that the application of a semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, mainframes, space equipment, and data centers is expected to have an effect of reducing power consumption. Therefore, while energy demand is expected to increase with the improvement in performance or high integration of semiconductor devices, the use of a semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases, typified by carbon dioxide (CO2 ). Furthermore, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming due to its low power consumption.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。This embodiment can be implemented by appropriately combining at least a portion of it with other embodiments described in this specification.
１００：容量、１０１：領域、１０２：領域、１０３：端部、１０５：上面、１１０：導電層、１１０＿１：導電層、１１０＿２：導電層、１１５：導電層、１１５ｆ：導電膜、１２０：導電層、１２０＿１：導電層、１２０＿２：導電層、１２１：絶縁層、１５０［１，１］：メモリセル、１５０［１，２］：メモリセル、１５０［１，３］：メモリセル、１５０［２，１］：メモリセル、１５０［２，２］：メモリセル、１５０［２，３］：メモリセル、１５０［３，１］：メモリセル、１５０［３，２］：メモリセル、１５０［３，３］：メモリセル、１５０：メモリセル、１６０：絶縁層、１６５：マスク層、１７０［１］：メモリ層、１７０［２］：メモリ層、１７０［ｎ］：メモリ層、１７０：メモリ層、１８０：絶縁層、１９０：開口部、２００：トランジスタ、２３０：金属酸化物層、２３０Ｃ：領域、２３０ｆ：金属酸化物膜、２３０Ｉ：領域、２４０［１］：導電層、２４０［ｎ］：導電層、２４０：導電層、２４０ａ：導電層、２４０ｂ：導電層、２４０ｆ：導電膜、２５０：絶縁層、２５４：導電層、２５５［１］：導電層、２５５［ｎ］：導電層、２５５：導電層、２５６：導電層、２５７［１］：導電層、２５７［２］：導電層、２５７：導電層、２６０：導電層、２６５：導電層、２７０：開口部、２８０：絶縁層、２８３：犠牲層、２８４：絶縁層、２８５：絶縁層、２８７：絶縁層、２９０：溝部、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁層、３１６：導電層、３２０：絶縁層、３２２：絶縁層、３２４：絶縁層、３２６：絶縁層、３２８：導電層、３３０：導電層、３５０：絶縁層、３５２：絶縁層、３５４：絶縁層、３５６：導電層、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、９００：半導体装置、９１０：駆動回路、９１１：周辺回路、９１２：コントロール回路、９１５：周辺回路、９２０：メモリアレイ、９２３：行ドライバ、９２４：列ドライバ、９２５：入力回路、９２６：出力回路、９２７：センスアンプ、９２８：電圧生成回路、９３０：層、９３１：ＰＳＷ、９３２：ＰＳＷ、９４１：行デコーダ、９４２：列デコーダ、９５０：メモリセル、９５１：メモリセル、９５２：メモリセル、９５３：メモリセル、９５４：メモリセル、９５５：メモリセル、９５６：メモリセル、９５７：メモリセル、９５８：メモリセル、９６０：演算装置、９７０Ａ：半導体装置、９７０Ｂ：半導体装置、９７０Ｃ：半導体装置、９８９：キャッシュインターフェイス、９９０：基板、９９１：ＡＬＵ、９９２：ＡＬＵコントローラ、９９３：インストラクションデコーダ、９９４：インタラプトコントローラ、９９５：タイミングコントローラ、９９６：レジスタ、９９７：レジスタコントローラ、９９８：バスインターフェイス、９９９：キャッシュ、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：電子部品、５６２７：電子部品、５６２８：電子部品、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６０００：ストレージシステム、６００１：ホスト、６００１ｓｂ：サーバ、６００２：ストレージ制御回路、６００３：ストレージ、６００３ｍｄ：記憶装置、６００４：ストレージエリアネットワーク、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置100: Capacitor, 101: Region, 102: Region, 103: End, 105: Top surface, 110: Conductive layer, 110_1: Conductive layer, 110_2: Conductive layer, 115: Conductive layer, 115f: Conductive film, 120: Conductive layer, 120_1: Conductive layer, 120_2: Conductive layer, 121: Insulating layer, 150[1,1]: Memory cell, 150[1,2]: Memory cell, 150[1,3]: Memory cell, 150[2,1]: Memory cell, 150[2,2]: Memory cell, 150[2,3]: Memory cell 150[3,1]: memory cell, 150[3,2]: memory cell, 150[3,3]: memory cell, 150: memory cell, 160: insulating layer, 165: mask layer, 170[1]: memory layer, 170[2]: memory layer, 170[n]: memory layer, 170: memory layer, 180: insulating layer, 190: opening, 200: transistor, 230: metal oxide layer, 230C: region, 230f: metal oxide film, 230I: region, 240[1]: conductive layer, 240[n]: conductive conductive layer, 240: conductive layer, 240a: conductive layer, 240b: conductive layer, 240f: conductive film, 250: insulating layer, 254: conductive layer, 255[1]: conductive layer, 255[n]: conductive layer, 255: conductive layer, 256: conductive layer, 257[1]: conductive layer, 257[2]: conductive layer, 257: conductive layer, 260: conductive layer, 265: conductive layer, 270: opening, 280: insulating layer, 283: sacrificial layer, 284: insulating layer, 285: insulating layer, 287: insulating layer, 290: groove portion, 300: transistor, 311: substrate, 313: semiconductor region, 314a: low resistance region, 314b: low resistance region, 315: insulating layer, 316: conductive layer, 320: insulating layer, 322: insulating layer, 324: insulating layer, 326: insulating layer, 328: conductive layer, 330: conductive layer, 350: insulating layer, 352: insulating layer, 354: insulating layer, 356: conductive layer, 700: electronic component, 702: printed circuit board, 704: mounting board, 710: semiconductor device, 711: mold, 712: land, 713: electrode pad, 714: Wire, 715: drive circuit layer, 716: memory layer, 730: electronic component, 731: interposer, 732: package substrate, 733: electrode, 735: semiconductor device, 900: semiconductor device, 910: drive circuit, 911: peripheral circuit, 912: control circuit, 915: peripheral circuit, 920: memory array, 923: row driver, 924: column driver, 925: input circuit, 926: output circuit, 927: sense amplifier, 928: voltage generation circuit, 930: layer, 931: P SW, 932: PSW, 941: row decoder, 942: column decoder, 950: memory cell, 951: memory cell, 952: memory cell, 953: memory cell, 954: memory cell, 955: memory cell, 956: memory cell, 957: memory cell, 958: memory cell, 960: arithmetic unit, 970A: semiconductor device, 970B: semiconductor device, 970C: semiconductor device, 989: cache interface, 990: substrate, 991: ALU, 992: ALU controller controller, 993: instruction decoder, 994: interrupt controller, 995: timing controller, 996: register, 997: register controller, 998: bus interface, 999: cache, 5600: mainframe computer, 5610: rack, 5620: computer, 5621: PC card, 5622: board, 5623: connection terminal, 5624: connection terminal, 5625: connection terminal, 5626: electronic component, 5627: electronic component , 5628: Electronic component, 5629: Connection terminal, 5630: Motherboard, 5631: Slot, 6000: Storage system, 6001: Host, 6001sb: Server, 6002: Storage control circuit, 6003: Storage, 6003md: Storage device, 6004: Storage area network, 6800: Satellite, 6801: Airframe, 6802: Solar panel, 6803: Antenna, 6804: Planet, 6805: Secondary battery, 6807: Control device
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