WO2025159078A1 - Semiconductor element, display device, and electronic apparatus - Google Patents

Abstract

Provided is a semiconductor element that can be miniaturized.　This semiconductor element comprises: an oxide semiconductor layer having an outer-circumferential lateral surface; a first conductive part that is connected to the outer-circumferential lateral surface and that is disposed extending from the outer-circumferential lateral surface in a first thickness direction of the oxide semiconductor layer; and a first electrode that is connected to the first conductive part.

Description

Translated fromJapanese

半導体素子、表示装置および電子機器Semiconductor elements, display devices and electronic devices

　本開示は、半導体素子、それを備える表示装置および電子機器に関する。This disclosure relates to semiconductor elements, and display devices and electronic devices that include the same.

　近年、トランジスタ等の半導体素子として、酸化物半導体層を有する半導体素子が注目されている。この種の半導体素子では、特性向上を目的として、様々な構成を有するものが提案されている。例えば、特許文献１には、島状の酸化物半導体層の外縁がソース電極またはドレイン電極で覆われた構造を有する半導体素子が開示されている。In recent years, semiconductor elements having an oxide semiconductor layer have been attracting attention as semiconductor elements such as transistors. Various configurations have been proposed for this type of semiconductor element in order to improve its characteristics. For example, Patent Document 1 discloses a semiconductor element having a structure in which the outer edges of an island-shaped oxide semiconductor layer are covered with a source electrode or a drain electrode.

特開２０１３－１７９２９５号公報JP 2013-179295 A

　近年では、半導体素子を小型化することが望まれている。しかしながら、特許文献１に記載された半導体素子においては、ソース電極およびドレイン電極が酸化物半導体層の主面上に形成されるため、酸化物半導体層の主面上におけるソース電極およびドレイン電極のフットプリントを縮小することは困難である。したがって、半導体素子を小型化することが困難となる虞がある。In recent years, there has been a demand for miniaturizing semiconductor elements. However, in the semiconductor element described in Patent Document 1, the source electrode and drain electrode are formed on the main surface of the oxide semiconductor layer, making it difficult to reduce the footprint of the source electrode and drain electrode on the main surface of the oxide semiconductor layer. This may make it difficult to miniaturize the semiconductor element.

　本開示の目的は、小型化が可能な半導体素子、それを備える表示装置および電子機器を提供することにある。The purpose of this disclosure is to provide a semiconductor element that can be miniaturized, as well as a display device and electronic device that include the same.

　上述の課題を解決するために、本開示に係る第１半導体素子は、
　外周側面を有する酸化物半導体層と、
　外周側面に接続され、外周側面から酸化物半導体層の第１厚さ方向に延設された第１導電部と、
　第１導電部に接続された第１電極と、
　を備える。In order to solve the above-mentioned problems, the first semiconductor element according to the present disclosure comprises:
an oxide semiconductor layer having an outer peripheral side surface;
a first conductive portion connected to the outer peripheral side surface and extending from the outer peripheral side surface in a first thickness direction of the oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with.

　本開示に係る第２半導体素子は、
　第１外周側面を有する第１酸化物半導体層と、
　第２外周側面を有する第２酸化物半導体層と、
　第１外周側面および第２外周側面に接続され、第１外周側面から第１酸化物半導体層の一方の厚さ方向に延設された第１導電部と、
　第１導電部に接続された第１電極と、
　を備える。The second semiconductor element according to the present disclosure comprises:
a first oxide semiconductor layer having a first outer peripheral side surface;
a second oxide semiconductor layer having a second outer peripheral side surface;
a first conductive portion connected to the first outer peripheral side surface and the second outer peripheral side surface and extending from the first outer peripheral side surface in one thickness direction of the first oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with.

図１は、本開示の一実施形態に係る表示装置の概略図である。FIG. 1 is a schematic diagram of a display device according to an embodiment of the present disclosure.図２は、画素回路の図である。FIG. 2 is a diagram of a pixel circuit.図３は、本開示の一実施形態に係る表示装置の断面図である。FIG. 3 is a cross-sectional view of a display device according to an embodiment of the present disclosure.図４は、回路基板の断面図である。FIG. 4 is a cross-sectional view of the circuit board.図５Ａは、トランジスタ層の断面図である。図５Ｂは、トランジスタ層の平面図である。5A and 5B are cross-sectional and plan views of the transistor layer, respectively.図６Ａは、単層の発光ユニットを有するＯＬＥＤ層の断面図である。図６Ｂは、２層の発光ユニットを有するＯＬＥＤ層の断面図である。6A and 6B are cross-sectional views of an OLED layer having a single light-emitting unit and two light-emitting units, respectively.図７Ａ、図７Ｂ、図７Ｃ、図７Ｄはそれぞれ、トランジスタ層の形成工程の一例を説明するための断面図である。7A, 7B, 7C, and 7D are cross-sectional views for explaining an example of a process for forming a transistor layer.図８Ａ、図８Ｂ、図８Ｃはそれぞれ、トランジスタ層の形成工程の一例を説明するための断面図である。8A, 8B, and 8C are cross-sectional views illustrating an example of a process for forming a transistor layer.図９Ａは、比較例に係る表示装置のトランジスタ層の断面図である。図９Ｂは、比較例に係る表示装置のトランジスタ層の平面図である。9A and 9B are cross-sectional and plan views of a transistor layer of a display device according to a comparative example;図１０は、変形例に係るトランジスタ層の断面図である。FIG. 10 is a cross-sectional view of a transistor layer according to a modified example.図１１は、変形例に係るトランジスタ層の断面図である。FIG. 11 is a cross-sectional view of a transistor layer according to a modification.図１２は、変形例に係るトランジスタ層の断面図である。FIG. 12 is a cross-sectional view of a transistor layer according to a modified example.図１３は、変形例に係るトランジスタ層の断面図である。FIG. 13 is a cross-sectional view of a transistor layer according to a modified example.図１４は、変形例に係るトランジスタ層の断面図である。FIG. 14 is a cross-sectional view of a transistor layer according to a modification.図１５は、変形例に係るトランジスタ層の断面図である。FIG. 15 is a cross-sectional view of a transistor layer according to a modification.図１６は、変形例に係るトランジスタ層の断面図である。FIG. 16 is a cross-sectional view of a transistor layer according to a modification.図１７Ａ、図１７Ｂはそれぞれ、図１６に示される積層構造により構成される回路の結線図である。17A and 17B are wiring diagrams of a circuit configured using the laminated structure shown in FIG. 16. FIG.図１８は、変形例に係るトランジスタ層の平面図である。FIG. 18 is a plan view of a transistor layer according to a modification.図１９は、リーク抑制構造の第１例の断面図である。FIG. 19 is a cross-sectional view of a first example of a leakage suppression structure.図２０は、リーク抑制構造の第２例の断面図である。FIG. 20 is a cross-sectional view of a second example of the leakage suppression structure.図２１は、リーク抑制構造の第３例の断面図である。FIG. 21 is a cross-sectional view of a third example of the leakage suppression structure.図２２は、リーク抑制構造の第４例の断面図である。FIG. 22 is a cross-sectional view of a fourth example of the leakage suppression structure.図２３は、リーク抑制構造の第５例の断面図である。FIG. 23 is a cross-sectional view of a fifth example of the leakage suppression structure.図２４は、リーク抑制構造の第６例の断面図である。FIG. 24 is a cross-sectional view of a sixth example of the leakage suppression structure.図２５は、リーク抑制構造の第７例の断面図である。FIG. 25 is a cross-sectional view of a seventh example of the leakage suppression structure.図２６は、図２５に示される溝の拡大断面図である。FIG. 26 is an enlarged cross-sectional view of the groove shown in FIG.図２７は、リーク抑制構造の第８例の断面図である。FIG. 27 is a cross-sectional view of an eighth example of the leakage suppression structure.図２８は、リーク抑制構造の第９例の断面図である。FIG. 28 is a cross-sectional view of a ninth example of the leakage suppression structure.図２９は、第１電極および第３電極の配置を説明するための平面図である。FIG. 29 is a plan view for explaining the arrangement of the first electrodes and the third electrodes.図３０Ａ、図３０Ｂ、図３０Ｃはそれぞれ、発光部の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明するための概念図である。30A, 30B, and 30C are conceptual diagrams for explaining the relationship between a normal line LN passing through the center of the light-emitting portion, a normal line LN′ passing through the center of the lens member, and a normal line LN″ passing through the center of the wavelength selecting portion, respectively.図３１は、発光部の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明するための概念図である。FIG. 31 is a conceptual diagram for explaining the relationship between a normal line LN passing through the center of the light-emitting portion, a normal line LN′ passing through the center of the lens member, and a normal line LN″ passing through the center of the wavelength selecting portion.図３２Ａ、図３２Ｂはそれぞれ、発光部の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明するための概念図である。32A and 32B are conceptual diagrams for explaining the relationship between a normal line LN passing through the center of the light-emitting unit, a normal line LN′ passing through the center of the lens member, and a normal line LN″ passing through the center of the wavelength selecting unit, respectively.図３３は、発光部の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明するための概念図である。FIG. 33 is a conceptual diagram for explaining the relationship between a normal line LN passing through the center of the light-emitting portion, a normal line LN′ passing through the center of the lens member, and a normal line LN″ passing through the center of the wavelength selecting portion.図３４Ａは、共振器構造の第１例を説明するための模式的な断面図である。図３４Ｂは、共振器構造の第２例を説明するための模式的な断面図である。34A and 34B are schematic cross-sectional views illustrating a first and a second example of a resonator structure, respectively.図３５Ａは、共振器構造の第３例を説明するための模式的な断面図である。図３５Ｂは、共振器構造の第４例を説明するための模式的な断面図である。35A and 35B are schematic cross-sectional views illustrating a third and fourth example of the resonator structure, respectively.図３６Ａは、共振器構造の第５例を説明するための模式的な断面図である。図３６Ｂは、共振器構造の第６例を説明するための模式的な断面図である。36A and 36B are schematic cross-sectional views illustrating a fifth example of a resonator structure and a sixth example of a resonator structure, respectively.図３７は、共振器構造の第７例を説明するための模式的な断面図である。FIG. 37 is a schematic cross-sectional view for explaining a seventh example of the resonator structure.図３８Ａは、デジタルスチルカメラの正面図である。図３８Ｂは、デジタルスチルカメラの背面図である。38A and 38B are front and rear views of the digital still camera.図３９は、ヘッドマウントディスプレイの斜視図である。FIG. 39 is a perspective view of a head-mounted display.図４０は、テレビジョン装置の斜視図である。FIG. 40 is a perspective view of a television device.図４１は、シースルーヘッドマウントディスプレイの斜視図である。FIG. 41 is a perspective view of a see-through head-mounted display.図４２は、スマートフォンの斜視図である。FIG. 42 is a perspective view of a smartphone.図４３Ａは、乗物の後方から前方にかけての乗物の内部の様子を示す図である。図４３Ｂは、乗物の斜め後方から斜め前方にかけての乗物の内部の様子を示す図である。Fig. 43A is a view showing the interior of the vehicle from the rear to the front, and Fig. 43B is a view showing the interior of the vehicle from diagonally rear to diagonally front.

　本開示の実施形態等について以下の順序で説明する。
　１　本開示に係る発光素子、表示装置および電子機器の全般に関する説明
　２　一実施形態（表示装置の例）
　３　変形例
　４　リーク抑制構造の例
　５　発光部、レンズ部材、波長選択部のそれぞれの中心を通る法線の関係
　６　共振器構造の例
　７　応用例（電子機器の例）The embodiments of the present disclosure will be described in the following order.
1. General Description of Light-Emitting Device, Display Device, and Electronic Device According to the Present Disclosure 2. One Embodiment (Example of Display Device)
3. Modifications 4. Examples of leakage suppression structures 5. Relationship between normals passing through the centers of the light-emitting section, lens member, and wavelength selection section 6. Examples of resonator structures 7. Application examples (examples of electronic devices)

　以下に説明する実施形態等は本開示の好適な具体例であり、本開示の内容がこれらの実施形態等に限定されるものではない。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。また、図示が煩雑になることを防止するために、一部の構成のみに参照符号を付す場合や、図示を簡略化したり、拡大または縮小する場合もある。The embodiments and the like described below are preferred specific examples of the present disclosure, and the contents of the present disclosure are not limited to these embodiments and the like. In all of the drawings of the following embodiments, the same or corresponding parts are given the same reference numerals. Furthermore, to prevent the illustrations from becoming too complicated, reference numerals may be given to only some of the components, or the illustrations may be simplified, enlarged, or reduced in size.

＜１　本開示に係る発光素子、表示装置および電子機器の全般に関する説明＞
　本開示に係る第１半導体素子では、第１電極と酸化物半導体層の外周側面が、酸化物半導体層の第１厚さ方向に延設された第１導電部を介して接続されるため、第１導電部のフットプリントを縮小化し、第１半導体素子を小型化することができる。また、第１電極と酸化物半導体層のアクティブ領域との距離を離すことができるため、第１電極の形成工程において、酸素および水素の拡散等に起因する、酸化物半導体層の表面の抵抗ばらつきを抑制することができる。したがって、第１半導体素子の特性変動を抑制することができる。<1. General Description of Light-Emitting Device, Display Device, and Electronic Device According to the Present Disclosure>
In the first semiconductor element according to the present disclosure, the first electrode and the outer peripheral side surface of the oxide semiconductor layer are connected via a first conductive portion extending in the first thickness direction of the oxide semiconductor layer, thereby reducing the footprint of the first conductive portion and enabling the first semiconductor element to be miniaturized. Furthermore, since the distance between the first electrode and the active region of the oxide semiconductor layer can be increased, variations in the resistance of the surface of the oxide semiconductor layer due to the diffusion of oxygen and hydrogen, etc., can be suppressed during the process of forming the first electrode. Therefore, variations in the characteristics of the first semiconductor element can be suppressed.

　本開示に係る第１半導体素子は、酸化物半導体層の中央部に接続され、中央部から第１厚さ方向または第１厚さ方向とは反対方向の第２厚さ方向に延設された第２導電部と、第２導電部に接続された第２電極と、平面視において外周側面と中央部の間に設けられた第１ゲート電極と、を備えることが好ましい。これにより、第２電極と酸化物半導体層の中央部が、酸化物半導体層の第１厚さ方向または第２厚さ方向に延設された第２導電部を介して接続されるため、第２電極と酸化物半導体層のアクティブ領域との距離を離すことができる。したがって、第２電極の形成工程において、酸素および水素の拡散等に起因する、酸化物半導体層の表面の抵抗ばらつきを抑制することができる。よって、第１半導体素子の特性変動を抑制することができる。The first semiconductor element according to the present disclosure preferably includes a second conductive portion connected to a central portion of the oxide semiconductor layer and extending from the central portion in a first thickness direction or a second thickness direction opposite to the first thickness direction, a second electrode connected to the second conductive portion, and a first gate electrode provided between the outer peripheral side surface and the central portion in a plan view. This allows the second electrode and the central portion of the oxide semiconductor layer to be connected via the second conductive portion extending in the first thickness direction or the second thickness direction of the oxide semiconductor layer, thereby increasing the distance between the second electrode and the active region of the oxide semiconductor layer. Therefore, in the process of forming the second electrode, variations in the resistance of the surface of the oxide semiconductor layer due to the diffusion of oxygen and hydrogen, etc., can be suppressed. This, in turn, suppresses variations in the characteristics of the first semiconductor element.

　本開示に係る第１半導体素子において、第１ゲート電極および酸化物半導体層は、平面視において環状を有し、上記の酸化物半導体層の中央部は、酸化物半導体層の内周側面であることが好ましい。酸化物半導体層が平面視において環状を有しているため、酸化物半導体層のソース領域側の側面と酸化物半導体層のドレイン領域側の側面とを独立させることができる。これにより、エッチングガス、酸素および水素等に由来するリークパスの発生を抑制することができる。したがって、酸化物半導体層に対する寄生チャネルの発生を抑制しつつ、第１半導体素子を小型化することができる。平面視において第１ゲート電極および酸化物半導体層が有する環状は、例えば、円環状、楕円環状または多角形環状である。In the first semiconductor element according to the present disclosure, the first gate electrode and the oxide semiconductor layer preferably have a ring shape in a planar view, and the central portion of the oxide semiconductor layer is the inner peripheral side surface of the oxide semiconductor layer. Because the oxide semiconductor layer has a ring shape in a planar view, the side surface of the oxide semiconductor layer on the source region side can be separated from the side surface of the oxide semiconductor layer on the drain region side. This makes it possible to suppress the generation of leak paths resulting from etching gas, oxygen, hydrogen, and the like. Therefore, the first semiconductor element can be miniaturized while suppressing the generation of parasitic channels in the oxide semiconductor layer. The ring shapes of the first gate electrode and the oxide semiconductor layer in a planar view are, for example, circular, elliptical, or polygonal rings.

　本開示に係る第１半導体素子において、第１ゲート電極、第１導電部および記第２導電部は、平面視において同心状を有していることが好ましい。In the first semiconductor element according to the present disclosure, the first gate electrode, the first conductive portion, and the second conductive portion are preferably concentric in plan view.

　本開示に係る第１半導体素子において、第１導電部および第２導電部は、筒状を有することが好ましい。In the first semiconductor element according to the present disclosure, the first conductive portion and the second conductive portion preferably have a cylindrical shape.

　本開示に係る第１半導体素子において、第１ゲート電極は、平面視において環状を有し、上記の酸化物半導体層の中央部は、第１ゲート電極の開口から露出する、酸化物半導体層の第１面の中央部であることが好ましい。平面視において第１ゲート電極が有する環状は、例えば、円環状、楕円環状または多角形環状であり、酸化物半導体層は、例えば、平面視において円形状、楕円形状または多角形状である。In the first semiconductor element according to the present disclosure, the first gate electrode preferably has a ring shape in a planar view, and the central portion of the oxide semiconductor layer is preferably the central portion of the first surface of the oxide semiconductor layer exposed through the opening in the first gate electrode. The ring shape of the first gate electrode in a planar view is, for example, a circular ring, an elliptical ring, or a polygonal ring, and the oxide semiconductor layer is, for example, a circular, elliptical, or polygonal shape in a planar view.

　本開示に係る第１半導体素子において、第１ゲート電極および第１導電部は、平面視において第２導電部を中心とする同心状を有していることが好ましい。In the first semiconductor element according to the present disclosure, the first gate electrode and the first conductive portion preferably have a concentric shape centered on the second conductive portion in a plan view.

　本開示に係る第１半導体素子において、第１導電部は、筒状を有し、第２導電部は、柱状を有することが好ましい。第２導電部の柱状は、中実の柱状であってもよいし、中空の柱状（すなわち筒状）であってもよい。In the first semiconductor element according to the present disclosure, it is preferable that the first conductive portion has a cylindrical shape and the second conductive portion has a columnar shape. The columnar shape of the second conductive portion may be a solid columnar shape or a hollow columnar shape (i.e., a cylindrical shape).

　本開示に係る第１半導体素子は、酸化物半導体層の中央部に設けられた第２電極と、平面視において外周側面と第２電極の間に設けられた第１ゲート電極と、を備えることが好ましい。この場合、第１ゲート電極は、酸化物半導体層の第１面側に設けられ、第２電極は、酸化物半導体層の第２面側に設けられていてもよい。The first semiconductor element according to the present disclosure preferably includes a second electrode provided in the center of the oxide semiconductor layer, and a first gate electrode provided between the outer peripheral side surface and the second electrode in a plan view. In this case, the first gate electrode may be provided on the first surface side of the oxide semiconductor layer, and the second electrode may be provided on the second surface side of the oxide semiconductor layer.

　本開示に係る第１半導体素子において、酸化物半導体層は、インジウム、ガリウムおよび亜鉛からなる群より選ばれた少なくとも１種の金属を含むことが好ましい。In the first semiconductor element according to the present disclosure, the oxide semiconductor layer preferably contains at least one metal selected from the group consisting of indium, gallium, and zinc.

　本開示に係る第１半導体素子において、第１導電部と酸化物半導体層は、同種の金属を含むことが好ましい。これにより、酸化物半導体層の加工時における堆積物（副生成物）の成長を利用し、第１導電部をセルフアラインで形成することができる。In the first semiconductor element according to the present disclosure, the first conductive portion and the oxide semiconductor layer preferably contain the same type of metal. This allows the first conductive portion to be formed in a self-aligned manner by utilizing the growth of deposits (by-products) that occur during processing of the oxide semiconductor layer.

　本開示に係る第１半導体素子において、第２導電部と酸化物半導体層は、同種の金属を含むことが好ましい。これにより、酸化物半導体層の加工時における堆積物（副生成物）の成長を利用し、第２導電部をセルフアラインで形成することができる。In the first semiconductor element according to the present disclosure, the second conductive portion and the oxide semiconductor layer preferably contain the same type of metal. This allows the second conductive portion to be formed in a self-aligned manner by utilizing the growth of deposits (by-products) that occur during processing of the oxide semiconductor layer.

　本開示に係る第１半導体素子において、第１導電部は、透明導電材料を含む第１部分と、金属を含む第２部分とを有し、酸化物半導体層と第１部分は、同種の金属を含むことが好ましい。これにより、酸化物半導体層の加工時における堆積物（副生成物）の成長を利用し、第１部分をセルフアラインで形成することができる。また、第１導電部が金属を含む第２部分を有することで、第１導電部の導電性を補うことができる。In the first semiconductor element according to the present disclosure, the first conductive portion preferably has a first portion containing a transparent conductive material and a second portion containing a metal, and the oxide semiconductor layer and the first portion preferably contain the same type of metal. This allows the first portion to be formed in a self-aligned manner by utilizing the growth of deposits (by-products) that occur during processing of the oxide semiconductor layer. Furthermore, the conductivity of the first conductive portion can be supplemented by the first conductive portion having a second portion containing a metal.

　本開示に係る第１半導体素子において、第２導電部は、透明導電材料を含む第１部分と、金属を含む第２部分とを有し、酸化物半導体層と第１部分は、同種の金属を含むことが好ましい。これにより、酸化物半導体層の加工時における堆積物（副生成物）の成長を利用し、第１部分をセルフアラインで形成することができる。また、第２導電部が金属を含む第２部分を有することで、第２導電部の導電性を補うことができる。In the first semiconductor element according to the present disclosure, the second conductive portion preferably has a first portion containing a transparent conductive material and a second portion containing a metal, and the oxide semiconductor layer and the first portion preferably contain the same type of metal. This allows the first portion to be formed in a self-aligned manner by utilizing the growth of deposits (by-products) that occur during processing of the oxide semiconductor layer. Furthermore, the conductivity of the second conductive portion can be supplemented by the second conductive portion having a second portion containing a metal.

　本開示に係る第１半導体素子は、第１ゲート電極の側面を覆うように、第１ゲート電極上に設けられた第１絶縁層と、第１絶縁層上に設けられた第２絶縁層と、をさらに備え、第２絶縁層のエッチングレートは、第１絶縁層のエッチングレートに比べて小さいことが好ましい。これにより、第１絶縁層および酸化物半導体層をエッチング加工する際に、第２絶縁層をハードマスクとして使用することができる。The first semiconductor element according to the present disclosure further comprises a first insulating layer provided on the first gate electrode so as to cover the side surfaces of the first gate electrode, and a second insulating layer provided on the first insulating layer, and it is preferable that the etching rate of the second insulating layer is smaller than the etching rate of the first insulating layer. This allows the second insulating layer to be used as a hard mask when etching the first insulating layer and the oxide semiconductor layer.

　本開示に係る第１半導体素子において、平面視において外周側面と中央部の間に設けられた第２ゲート電極をさらに備え、酸化物半導体層は、第１ゲート電極と第２ゲート電極の間に設けられていることが好ましい。The first semiconductor element according to the present disclosure preferably further comprises a second gate electrode provided between the outer peripheral side surface and the central portion in a plan view, and the oxide semiconductor layer is provided between the first gate electrode and the second gate electrode.

　本開示に係る第２半導体素子では、第１電極と第１酸化物半導体層の第１外周側面、および第１電極と第２酸化物半導体層の第２外周側面が、第１酸化物半導体層の第１厚さ方向に延設された第１導電部を介して接続されるため、第１導電部のフットプリントを縮小化し、第２半導体素子を小型化することができる。また、第１電極と第１酸化物半導体層のアクティブ領域との距離、および第２電極と第２酸化物半導体層のアクティブ領域との距離を離すことができるため、第１電極の形成工程において、酸素および水素の拡散等に起因する、第１酸化物半導体層の表面の抵抗ばらつきおよび第２酸化物半導体層の表面の抵抗ばらつきを抑制することができる。したがって、第２半導体素子の特性変動を抑制することができる。In the second semiconductor element according to the present disclosure, the first electrode and the first outer peripheral side surface of the first oxide semiconductor layer, and the first electrode and the second outer peripheral side surface of the second oxide semiconductor layer, are connected via a first conductive portion extending in the first thickness direction of the first oxide semiconductor layer, thereby reducing the footprint of the first conductive portion and enabling the miniaturization of the second semiconductor element. Furthermore, because the distance between the first electrode and the active region of the first oxide semiconductor layer and the distance between the second electrode and the active region of the second oxide semiconductor layer can be increased, variations in the resistance of the surface of the first oxide semiconductor layer and the surface of the second oxide semiconductor layer, which are caused by the diffusion of oxygen and hydrogen, can be suppressed during the first electrode formation process. Therefore, variations in the characteristics of the second semiconductor element can be suppressed.

　本開示に係る第２半導体素子において、第１酸化物半導体層の第１中央部および第２酸化物半導体層の第２中央部に接続され、第１中央部から一方の第１厚さ方向に延設された第２導電部と、第２導電部に接続された第２電極と、平面視において第１外周側面と第１中央部の間に設けられた第１ゲート電極と、平面視において第２外周側面と第２中央部の間に設けられた第２ゲート電極と、を備えることが好ましい。これにより、第２電極と第１酸化物半導体層の第１中央部、および第２電極と第２酸化物半導体層の第２中央部が、第１酸化物半導体層の一方の厚さ方向に延設された第２導電部を介して接続される。このため、第２電極と第１酸化物半導体層のアクティブ領域との距離を離すことができ、かつ、第２電極と第２酸化物半導体層のアクティブ領域との距離を離すことができる。したがって、第２電極の形成工程において、酸素および水素の拡散等に起因する、第１酸化物半導体層の表面および第２酸化物半導体層の表面の抵抗ばらつきを抑制することができる。したがって、第２半導体素子の特性変動を抑制することができる。The second semiconductor element according to the present disclosure preferably includes a second conductive portion connected to a first central portion of the first oxide semiconductor layer and a second central portion of the second oxide semiconductor layer and extending from the first central portion in one of the first thickness directions; a second electrode connected to the second conductive portion; a first gate electrode provided between the first outer peripheral side surface and the first central portion in a plan view; and a second gate electrode provided between the second outer peripheral side surface and the second central portion in a plan view. This allows the second electrode and the first central portion of the first oxide semiconductor layer, and the second electrode and the second central portion of the second oxide semiconductor layer, to be connected via the second conductive portion extending in one of the thickness directions of the first oxide semiconductor layer. This allows the second electrode to be spaced apart from the active region of the first oxide semiconductor layer, and the second electrode to be spaced apart from the active region of the second oxide semiconductor layer. Therefore, during the second electrode formation process, variations in resistance between the surfaces of the first oxide semiconductor layer and the second oxide semiconductor layer due to the diffusion of oxygen and hydrogen, etc., can be suppressed. This, in turn, allows for suppression of variations in the characteristics of the second semiconductor element.

　本開示に係る第１半導体素子および第２半導体素子においては、第１電極および第２電極のうちの一方はソース電極であり、第１電極および第２電極のうちの他方はドレイン電極であってもよい。In the first semiconductor element and the second semiconductor element according to the present disclosure, one of the first electrode and the second electrode may be a source electrode, and the other of the first electrode and the second electrode may be a drain electrode.

　本開示に係る表示装置は、本開示に係る第１半導体素子および本開示に係る第２半導体素子のうちの少なくとも一方を含む回路基板と、発光素子と、を備える。The display device according to the present disclosure includes a circuit board including at least one of a first semiconductor element according to the present disclosure and a second semiconductor element according to the present disclosure, and a light-emitting element.

　本開示に係る表示装置において、半導体素子は、第１半導体素子であり、回路基板は、第２半導体素子をさらに含み、第１半導体素子は、第２半導体素子の上方に設けられていることが好ましい。In the display device according to the present disclosure, it is preferable that the semiconductor element is a first semiconductor element, the circuit board further includes a second semiconductor element, and the first semiconductor element is provided above the second semiconductor element.

　本開示に係る表示装置において、発光素子は、有機発光ダイオード素子、発光ダイオード素子または液晶表示素子であることが好ましい。In the display device according to the present disclosure, the light-emitting element is preferably an organic light-emitting diode element, a light-emitting diode element, or a liquid crystal display element.

　本開示に係る電子機器は、本開示に係る第１半導体素子および本開示に係る第２半導体素子を備える。より具体的には例えば、本開示に係る電子機器は、本開示に係る表示装置を備えてもよい。電子機器は、ＶＲ（Virtual Reality）装置、ＭＲ（Mixed Reality）装置またはＡＲ（Augmented Reality）装置等のアイウェアデバイスを含んでもよいし、ＥＶＦ（Electronic View Finder）または小型プロジェクタ等を含んでもよい。アイウェアデバイスには、ヘッドセットも含まれるものとする。The electronic device according to the present disclosure includes a first semiconductor element according to the present disclosure and a second semiconductor element according to the present disclosure. More specifically, for example, the electronic device according to the present disclosure may include a display device according to the present disclosure. The electronic device may include an eyewear device such as a VR (Virtual Reality) device, an MR (Mixed Reality) device, or an AR (Augmented Reality) device, or may include an EVF (Electronic View Finder) or a small projector. Eyewear devices are also considered to include headsets.

　本開示において、「部材Ｂが部材Ａ上に設けられている」等の記載にて「部材Ａ上」とは、部材Ａと部材Ｂとの相対的な位置関係を示すものであり、部材Ｂが他の部材を間に挟まずに直接部材Ａの上に位置している状態のみならず、部材Ｂが少なくとも１つの他の部材を間に挟んで部材Ａの上に位置している状態も含む。In this disclosure, "on component A" in statements such as "component B is provided on component A" indicates the relative positional relationship between components A and B, and includes not only a state in which component B is located directly on component A without any other components in between, but also a state in which component B is located on component A with at least one other component in between.

＜２　一実施形態＞
［表示装置１の全体構成］
　図１を参照して、本開示の一実施形態に係る表示装置１の全体構成の一例を説明する。表示装置１は、画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動回路部とを備える。<2. One embodiment>
[Overall configuration of display device 1]
An example of the overall configuration of a display device 1 according to an embodiment of the present disclosure will be described with reference to Fig. 1. The display device 1 includes a pixel array unit 30 and a drive circuit unit arranged around the pixel array unit 30.

　画素アレイ部３０は、複数の副画素２Ｒ、２Ｇ、２Ｂを含む。副画素２Ｒは、赤色光（第１光）を発光可能に構成されている。副画素２Ｇは、緑色光（第２光）を発光可能に構成されている。副画素２Ｂは、青色光（第３光）を発光可能に構成されている。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂを特に区別せず総称する場合には、副画素２Ｒ、２Ｇ、２Ｂを単に副画素２ということがある。複数の副画素２は、規定の配置パターンで回路基板１０上に２次元配置されている。一実施形態では、規定の配置パターンがストライプ配列である例について説明するが、規定の配置パターンはこれに限定されず、正方配列、モザイク配列、デルタ配列またはこれら以外の配列であってもよい。The pixel array section 30 includes a plurality of sub-pixels 2R, 2G, and 2B. Sub-pixel 2R is configured to be capable of emitting red light (first light). Sub-pixel 2G is configured to be capable of emitting green light (second light). Sub-pixel 2B is configured to be capable of emitting blue light (third light). In the following description, when sub-pixels 2R, 2G, and 2B are referred to collectively without any particular distinction, they may be simply referred to as sub-pixels 2. The plurality of sub-pixels 2 are two-dimensionally arranged on the circuit substrate 10 in a specified arrangement pattern. In one embodiment, an example is described in which the specified arrangement pattern is a stripe arrangement, but the specified arrangement pattern is not limited to this and may be a square arrangement, a mosaic arrangement, a delta arrangement, or any other arrangement.

　本明細書において、表示装置１の表示面内において直行する第１方向および第２方向をそれぞれ、Ｘ軸方向およびＹ軸方向といい、表示装置１の表示面に対して垂直な第３方向をＺ軸方向という。一実施形態においては、Ｘ軸方向が表示面の水平方向（行方向）であり、Ｙ軸方向が表示面の垂直方向（列方向）である例について説明する。In this specification, the first and second directions that are perpendicular to each other within the display surface of the display device 1 are referred to as the X-axis direction and the Y-axis direction, respectively, and the third direction that is perpendicular to the display surface of the display device 1 is referred to as the Z-axis direction. In one embodiment, an example will be described in which the X-axis direction is the horizontal direction (row direction) of the display surface, and the Y-axis direction is the vertical direction (column direction) of the display surface.

　一実施形態においては、表示装置１がトップエミッション方式の表示装置である例について説明するが、表示装置１の方式はこの例に限定されるものではない。表示装置１は、マイクロディスプレイであってもよい。In one embodiment, an example will be described in which the display device 1 is a top-emission display device, but the type of the display device 1 is not limited to this example. The display device 1 may also be a microdisplay.

　一実施形態においては、表示装置１がカラー表示可能に構成されている例について説明する。より具体的には、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は、隣接する３原色の副画素（サブピクセル）２Ｒ、２Ｇ、２Ｂから構成されている例について説明する。但し、１つの画素の構成はこの例に限定されるものではなく、１つの画素が、３原色の副画素２Ｒ、２Ｇ、２Ｂと、さらに１色または複数色の副画素との組み合わせにより構成されてもよい。In one embodiment, an example will be described in which the display device 1 is configured to be capable of color display. More specifically, an example will be described in which one pixel (unit pixel/pixel), which is the unit that forms a color image, is composed of adjacent sub-pixels (sub-pixels) 2R, 2G, and 2B of three primary colors. However, the configuration of one pixel is not limited to this example, and one pixel may be composed of a combination of sub-pixels 2R, 2G, and 2B of the three primary colors and further sub-pixels of one or more colors.

　駆動回路部は、画素アレイ部３０の各副画素２を駆動する。駆動回路部は、書き込み走査部３１、第１駆動走査部３２、第２駆動走査部３３および信号出力部３４を含む。書き込み走査部３１、第１駆動走査部３２および信号出力部３４は、画素アレイ部３０と同じ回路基板１０上に搭載されている。The drive circuit unit drives each sub-pixel 2 of the pixel array unit 30. The drive circuit unit includes a write scan unit 31, a first drive scan unit 32, a second drive scan unit 33, and a signal output unit 34. The write scan unit 31, the first drive scan unit 32, and the signal output unit 34 are mounted on the same circuit board 10 as the pixel array unit 30.

　画素アレイ部３０には、ｍ行ｎ列の副画素２の配列に対して、行方向（Ｘ軸方向）に沿って走査線３１ａ（３１ａ_１～３１ａ_ｍ）、第１駆動線３２ａ（３２ａ_１～３２ａ_ｍ）および第２駆動線３３ａ（３３ａ_１～３３ａ_ｍ）が画素行毎に配線されている。さらに、ｍ行ｎ列の副画素２の配列に対して、列方向（Ｙ軸方向）に沿って信号線３４ａ（３４ａ_１～３４ａ_ｎ）が画素列毎に配線されている。In the pixel array section 30, scanning lines 31a (31a_{1 to 31a m ), first drive lines 32a (32a 1} to 32a_m ), and second drive lines 33a (33a₁ to 33a_m ) are wired for each pixel row along the row direction (X-axis direction) for the arrangement of m rows and n columns of sub-pixels 2. Furthermore, signal lines 34a (34a_1to 34a_n ) are wired for each pixel column along the column direction (Y-axis_direction ) for the arrangement of m rows and n columns of sub-pixels 2.

　走査線３１ａ_１～３１ａ_ｍは、書き込み走査部３１の対応する行の出力端にそれぞれ電気的に接続されている。第１駆動線３２ａ_１～３２ａ_ｍは、第１駆動走査部３２の対応する行の出力端にそれぞれ電気的に接続されている。第２駆動線３３ａ（３３ａ_１～３３ａ_ｍ）は、第２駆動走査部３３の対応する行の出力端にそれぞれ接続されている。信号線３４ａ_１～３４ａ_ｎは、信号出力部３４の対応する列の出力端にそれぞれ電気的に接続されている。The scanning lines 31a₁ to 31a_m are each electrically connected to the output terminal of the corresponding row of the write scanning unit 31. The first driving lines 32a₁ to 32a_m are each electrically connected to the output terminal of the corresponding row of the first driving scanning unit 32. The second driving lines 33a (33a₁ to 33a_m ) are each connected to the output terminal of the corresponding row of the second driving scanning unit 33. The signal lines 34a₁ to 34a_n are each electrically connected to the output terminal of the corresponding column of the signal output unit 34.

　書き込み走査部３１は、シフトレジスタ回路等によって構成される。この書き込み走査部３１は、画素アレイ部３０の各副画素２への映像信号の信号電圧の書き込みに際して、走査線３１ａ（３１ａ_１～３１ａ_ｍ）に対して書き込み走査信号ＷＳ（ＷＳ_１～ＷＳ_ｍ）を順次供給することによって画素アレイ部３０の各副画素２を行単位で順番に走査することができる。The write scanning unit 31 is configured with a shift register circuit, etc. When writing a signal voltage of a video signal to each sub-pixel 2 of the pixel array unit 30, the write scanning unit 31 sequentially supplies write scanning signals WS (WS₁ to WS_m ) to scanning lines 31 a (31_{a 1} to 31_{a m} ), thereby scanning each sub-pixel 2 of the pixel array unit 30 in sequence, row by row.

　第１駆動走査部３２は、書き込み走査部３１と同様に、シフトレジスタ回路等によって構成さる。この第１駆動走査部３２は、書き込み走査部３１による線順次走査に同期して、第１駆動線３２ａ（３２ａ_１～３２ａ_ｍ）に対して発光制御信号ＤＳ（ＤＳ_１～ＤＳ_ｍ）を供給することによって副画素２の発光／非発光（消光）の制御を行うことができる。なお、一実施形態においては、表示装置１は、副画素２の発光／非発光（消光）の制御を行うことができる第１駆動走査部３２を設けていなくてもよい。The first drive scanning unit 32 is configured with a shift register circuit or the like, similar to the write scanning unit 31. This first drive scanning unit 32 can control the emission/non-emission (extinction) of the sub-pixels 2 by supplying light-emitting control signals DS (DS₁ to DS_m ) to the first drive lines 32 a (32_{a 1} to 32_{a m} ) in synchronization with the line-sequential scanning by the write scanning unit 31. Note that in one embodiment, the display device 1 does not need to be provided with the first drive scanning unit 32 that can control the emission/non-emission (extinction) of the sub-pixels 2.

　第２駆動走査部３３は、書き込み走査部３１と同様に、シフトレジスタ回路等によって構成されている。この第２駆動走査部３３は、書き込み走査部３１による線順次走査に同期して、第２駆動線３３ａ（３３ａ_１～３３ａ_ｍ）に対して駆動信号ＡＺ（ＡＺ_１～ＡＺ_ｍ）を供給することによって非発光期間において副画素２を発光しないようにする制御を行うことができる。The second drive scanning section 33 is configured with a shift register circuit and the like, similar to the write scanning section 31. This second drive scanning section 33 supplies drive signals AZ (AZ₁ to AZ_m ) to the second drive lines 33 a (33 a₁ to 33_{a m} ) in synchronization with the line-sequential scanning by the write scanning section 31, thereby performing control so that the sub-pixels 2 do not emit light during the non-light-emitting period.

　信号出力部３４は、信号供給源（図示省略）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と称する）Ｖｓｉｇと基準電圧Ｖｏｆｓとを選択的に出力する。ここで、基準電圧Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる電圧に相当する電圧、あるいは、その近傍の電圧である。The signal output unit 34 selectively outputs a signal voltage (hereinafter simply referred to as "signal voltage") Vsig of a video signal corresponding to brightness information supplied from a signal supply source (not shown) or a reference voltage Vofs. Here, the reference voltage Vofs is a voltage equivalent to the reference voltage for the signal voltage Vsig of the video signal, or a voltage close to that.

　信号出力部３４から択一的に出力される信号電圧Ｖｓｉｇ／基準電圧Ｖｏｆｓは、信号線３４ａ（３４ａ_１～３４ａ_ｎ）を介して画素アレイ部３０の各副画素２に対して、書き込み走査部３１による線順次走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力部３４は、信号電圧Ｖｓｉｇを画素行（ライン）単位で書き込むことができる。The signal voltage Vsig/reference voltage Vofs alternatively output from the signal output unit 34 is written to each sub-pixel 2 of the pixel array unit 30 via the signal lines 34a (34a₁ to 34a_n ) in units of pixel rows selected by line-sequential scanning by the write scanning unit 31. In other words, the signal output unit 34 can write the signal voltage Vsig in units of pixel rows (lines).

［画素回路２ａの構成］
　次に、図２を参照して、本開示の一実施形態に係る表示装置１の画素回路２ａの回路構成の一例について説明する。複数の画素回路２ａは、複数の副画素２それぞれに対応して設けられている。すなわち、１つの画素回路２ａが、１つの副画素２に対して設けられている。[Configuration of pixel circuit 2a]
Next, an example of the circuit configuration of the pixel circuit 2a of the display device 1 according to an embodiment of the present disclosure will be described with reference to Fig. 2. A plurality of pixel circuits 2a are provided corresponding to each of a plurality of sub-pixels 2. That is, one pixel circuit 2a is provided for one sub-pixel 2.

　一実施形態においては、図２に示すように、画素回路２ａは、発光素子１４とこれを駆動する駆動回路とから構成される。発光素子１４は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である。発光素子１４のカソード電極は、例えば電流を輩出するためのノードＶｓｓに電気的に接続されている。In one embodiment, as shown in FIG. 2, the pixel circuit 2a is composed of a light-emitting element 14 and a drive circuit that drives it. The light-emitting element 14 is a current-driven electro-optical element whose light emission brightness changes depending on the value of the current flowing through the device. The cathode electrode of the light-emitting element 14 is electrically connected to, for example, node Vss for outputting current.

　また、駆動回路は、駆動トランジスタＴｒ１、発光制御トランジスタＴｒ２、書込みトランジスタＴｒ３、スイッチングトランジスタＴｒ４および容量素子Ｃ１、Ｃ２から構成される。発光素子１４のアノード電極は、駆動トランジスタＴｒ１に電気的に接続され、駆動トランジスタＴｒ１を介して電流が流れると、発光することができる。また、駆動トランジスタＴｒ１、発光制御トランジスタＴｒ２、および書込みトランジスタＴｒ３、スイッチングトランジスタＴｒ４は、例えば、電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）である。さらに詳細には、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２は、Ｐチャネル型のトランジスタであり、書込みトランジスタＴｒ３およびスイッチングトランジスタＴｒ４は、Ｎチャネル型のトランジスタである。但し、各トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４のチャネルはこの例に限定されるものではない。The drive circuit is composed of a drive transistor Tr1, a light-emitting control transistor Tr2, a write transistor Tr3, a switching transistor Tr4, and capacitance elements C1 and C2. The anode electrode of the light-emitting element 14 is electrically connected to the drive transistor Tr1, and when a current flows through the drive transistor Tr1, the element can emit light. The drive transistor Tr1, light-emitting control transistor Tr2, write transistor Tr3, and switching transistor Tr4 are, for example, field-effect transistors (FETs). More specifically, the drive transistor Tr1 and light-emitting control transistor Tr2 are P-channel transistors, and the write transistor Tr3 and switching transistor Tr4 are N-channel transistors. However, the channels of the transistors Tr1, Tr2, Tr3, and Tr4 are not limited to this example.

　具体的には、図２に示すように、発光素子１４のカソード電極は、例えば、電流を輩出するためのノードＶｓｓに電気的に接続されている。書込みトランジスタＴｒ３のソースおよびドレインは、信号線（Ｖｓｉｇ）と駆動トランジスタＴｒ１のゲート（制御端子）とにそれぞれ電気的に接続され、書込みトランジスタＴｒ３のゲートは、走査線（ＷＳ）に電気的に接続される。書込みトランジスタＴｒ３は、信号出力部３４から供給される信号電圧Ｖｓｉｇをサンプリングすることによって駆動トランジスタＴｒ１のゲートノード（ゲート電極）に書き込むことができる。なお、ここでの「書き込む」という表現は、ゲートノードに対して信号電圧を印加し、当該ゲートノードの電位が、当該信号電圧に基づく電位に保持されることを意味するものとする。発光制御トランジスタＴｒ２は、電源電圧Ｖ_ＤＤの電源ノードと駆動トランジスタＴｒ１のソースノード（ソース電極）との間に接続され、発光制御信号ＤＳによる駆動の下で、発光素子１４の発光／非発光を制御する。Specifically, as shown in FIG. 2 , the cathode electrode of the light-emitting element 14 is electrically connected to, for example, a node Vss for outputting a current. The source and drain of the write transistor Tr3 are electrically connected to a signal line (Vsig) and the gate (control terminal) of the drive transistor Tr1, respectively, and the gate of the write transistor Tr3 is electrically connected to a scanning line (WS). The write transistor Tr3 can write a signal voltage Vsig supplied from the signal output unit 34 to the gate node (gate electrode) of the drive transistor Tr1 by sampling the signal voltage Vsig. Note that the term “write” here means applying a signal voltage to the gate node and maintaining the potential of the gate node at a potential based on the signal voltage. The light-emission control transistor Tr2 is connected between a power supply node of the power supply voltage_VDD and the source node (source electrode) of the drive transistor Tr1, and controls the light-emission/non-emission of the light-emitting element 14 when driven by a light-emission control signal DS.

　スイッチングトランジスタＴｒ４は、駆動トランジスタＴｒ１のドレインノード（ドレイン電極）と電流排出先ノードＶｓｓとの間に接続され、駆動信号ＡＺによる駆動の下で、発光素子１４の非発光期間に発光素子１４が発光しないように制御する。すなわち、スイッチングトランジスタＴｒ４は、導通状態となることで、発光素子１４に電流が供給されないように、発光素子１４を迂回する経路を形成する（即ち、バイパスする）役目を果たす。このようにすることで、駆動トランジスタＴｒ１をオフ状態に切り替えた際に、当該駆動トランジスタＴｒ１のソース－ドレイン間において電流がリークした場合であっても、スイッチングトランジスタＴｒ４が導通状態となることで、発光素子１４に電流が供給されないようにすることができる。その結果、黒階調表示時のコントラストの低下を抑制することができる。The switching transistor Tr4 is connected between the drain node (drain electrode) of the drive transistor Tr1 and the current drain node Vss, and, when driven by the drive signal AZ, controls the light-emitting element 14 so that it does not emit light during its non-light-emitting period. In other words, when the switching transistor Tr4 becomes conductive, it serves to form a path that bypasses (i.e., bypasses) the light-emitting element 14 so that current is not supplied to the light-emitting element 14. In this way, even if current leaks between the source and drain of the drive transistor Tr1 when the drive transistor Tr1 is switched off, the switching transistor Tr4 becomes conductive, preventing current from being supplied to the light-emitting element 14. As a result, a decrease in contrast during black gradation display can be suppressed.

　容量素子Ｃ１は、駆動トランジスタＴｒ１のゲートノードとソースノードとの間に接続されており、書込みトランジスタＴｒ３によるサンプリングによって書き込まれた信号電圧Ｖｓｉｇを保持する。駆動トランジスタＴｒ１のソースおよびドレインは、発光制御トランジスタＴｒ２のドレインノード（ドレイン電極）と発光素子１４のアノード電極とにそれぞれ電気的に接続されている。駆動トランジスタＴｒ１は、容量素子Ｃ１の保持電圧に応じた駆動電流を発光素子１４に流すことによって発光素子１４を駆動する。The capacitive element C1 is connected between the gate node and source node of the drive transistor Tr1, and holds the signal voltage Vsig written by sampling using the write transistor Tr3. The source and drain of the drive transistor Tr1 are electrically connected to the drain node (drain electrode) of the light-emitting control transistor Tr2 and the anode electrode of the light-emitting element 14, respectively. The drive transistor Tr1 drives the light-emitting element 14 by passing a drive current corresponding to the voltage held by the capacitive element C1 through the light-emitting element 14.

　容量素子Ｃ２は、駆動トランジスタＴｒ１のソースノードと、固定電位のノード（例えば、電源電圧Ｖ_ＤＤの電源ノード）との間に接続されている。当該容量素子Ｃ２は、信号電圧Ｖｓｉｇを書き込んだときに駆動トランジスタＴｒ１のソース電圧が変動するのを抑制するとともに、駆動トランジスタＴｒ１のゲート－ソース間電圧Ｖｇｓを駆動トランジスタＴｒ１の閾値電圧Ｖｔｈにする作用を持つ。The capacitance element C2 is connected between the source node of the driving transistor Tr1 and a node of a fixed potential (for example, a power supply node of the power supply voltage V_DD ). The capacitance element C2 suppresses fluctuations in the source voltage of the driving transistor Tr1 when the signal voltage Vsig is written, and also serves to set the gate-source voltage Vgs of the driving transistor Tr1 to the threshold voltage Vth of the driving transistor Tr1.

［表示装置１の層構成］
　次に、図３および図４を参照して、本開示の一実施形態に係る表示装置１の層構成の一例について説明する。表示装置１は、図３に示されるように、回路基板１０と、複数の発光素子１４と、絶縁層１５と、保護層１６と、平坦化層１７と、カラーフィルタ１８と、平坦化層１９と、レンズアレイ２０と、封止樹脂層２１とを順に備える。一実施形態においては、保護層１６、平坦化層１７、カラーフィルタ１８、平坦化層１９、レンズアレイ２０および封止樹脂層２１が備えられている例について説明するが、これらの層は、必須の構成要件ではなく、これらの層の少なくとも１層は、備えられていてもよいし、備えられていなくてもよい。[Layer structure of display device 1]
Next, an example of a layer configuration of a display device 1 according to an embodiment of the present disclosure will be described with reference to Figures 3 and 4. As shown in Figure 3, the display device 1 includes, in order, a circuit board 10, a plurality of light-emitting elements 14, an insulating layer 15, a protective layer 16, a planarization layer 17, a color filter 18, a planarization layer 19, a lens array 20, and a sealing resin layer 21. In one embodiment, an example in which the protective layer 16, the planarization layer 17, the color filter 18, the planarization layer 19, the lens array 20, and the sealing resin layer 21 are provided will be described. However, these layers are not essential components, and at least one of these layers may or may not be provided.

　本明細書において、表示装置１を構成する各層の両面のうち、表示装置１の表示面側（トップ側）となる面を第１面（上面）といい、表示装置１の表示面とは反対側（ボトム側）となる面を第２面（下面）ということがある。本明細書において、第１面の周縁部とは、第１面の周縁から内側に向かって、所定の幅を有する領域を表し、第２面の周縁部とは、第２面の周縁から内側に向かって、所定の幅を有する領域を表す。本明細書において、平面視とは、第１面または第２面に垂直な方向から対象物が見られたときの平面視を表す。In this specification, of the two surfaces of each layer constituting display device 1, the surface facing the display surface (top side) of display device 1 is referred to as the first surface (upper surface), and the surface facing the opposite side of the display surface of display device 1 (bottom side) is referred to as the second surface (lower surface). In this specification, the peripheral edge of the first surface refers to an area having a predetermined width extending inward from the peripheral edge of the first surface, and the peripheral edge of the second surface refers to an area having a predetermined width extending inward from the peripheral edge of the second surface. In this specification, a planar view refers to a planar view when an object is viewed from a direction perpendicular to the first surface or second surface.

（回路基板１０）
　回路基板１０は、いわゆるバックプレーンであり、複数の発光素子１４を駆動することができる。回路基板１０は、トランジスタ層１１と、配線層１２と、トランジスタ層１３とを順に有する。(Circuit board 10)
The circuit board 10 is a so-called backplane, and is capable of driving a plurality of light-emitting elements 14. The circuit board 10 has a transistor layer 11, a wiring layer 12, and a transistor layer 13 in this order.

（トランジスタ層１１）
　トランジスタ層１１は、複数の駆動トランジスタＴｒ１および複数の発光制御トランジスタＴｒ２を含む。トランジスタ層１１は、半導体基板１１１と、層間絶縁層１１２とにより構成されている。半導体基板１１１は、複数のソース領域（第１拡散領域）１１３Ｓと、複数のドレイン領域（第２拡散領域）１１３Ｄと、素子分離領域１１４とを第１面側（層間絶縁層１１２側）に有している。ソース領域１１３Ｓとドレイン領域１１３Ｄとは、離隔して設けられている。素子分離領域１１４は、ソース領域１１３Ｓに隣接して設けられている。(Transistor layer 11)
The transistor layer 11 includes a plurality of drive transistors Tr1 and a plurality of light-emitting control transistors Tr2. The transistor layer 11 is composed of a semiconductor substrate 111 and an interlayer insulating layer 112. The semiconductor substrate 111 has a plurality of source regions (first diffusion regions) 113S, a plurality of drain regions (second diffusion regions) 113D, and an element isolation region 114 on the first surface side (the interlayer insulating layer 112 side). The source regions 113S and the drain regions 113D are provided separately from each other. The element isolation region 114 is provided adjacent to the source regions 113S.

　半導体基板１１１は、シリコン基板であることが好ましい。当該シリコン基板は、例えば、単結晶シリコンまたはポリシリコン（多結晶シリコン）により構成されている。１つの駆動トランジスタＴｒ１と１つの発光制御トランジスタＴｒ２のペアが、１つの副画素２に対して設けられている。一実施形態においては、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２のチャネル領域がＮ型半導体領域であり、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２のソース領域１１３Ｓおよびドレイン領域１１３ＤがＰ型半導体領域である。駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２は、第２半導体素子の一例である。The semiconductor substrate 111 is preferably a silicon substrate. The silicon substrate is made of, for example, single crystal silicon or polysilicon (polycrystalline silicon). A pair of one drive transistor Tr1 and one emission control transistor Tr2 is provided for one sub-pixel 2. In one embodiment, the channel regions of the drive transistor Tr1 and the emission control transistor Tr2 are N-type semiconductor regions, and the source region 113S and the drain region 113D of the drive transistor Tr1 and the emission control transistor Tr2 are P-type semiconductor regions. The drive transistor Tr1 and the emission control transistor Tr2 are an example of a second semiconductor element.

　複数のゲート絶縁層１１５および複数のゲート電極１１３Ｇが、半導体基板１１１の第１面上に順に設けられている。より具体的には、ゲート絶縁層１１５は、離隔して設けられたソース領域１１３Ｓとドレイン領域１１３Ｄの間のチャネル領域の上に設けられている。ゲート電極１１３Ｇは、ゲート絶縁層１１５の第１面上に設けられている。A plurality of gate insulating layers 115 and a plurality of gate electrodes 113G are provided in sequence on the first surface of the semiconductor substrate 111. More specifically, the gate insulating layer 115 is provided on a channel region between a source region 113S and a drain region 113D that are spaced apart. The gate electrode 113G is provided on the first surface of the gate insulating layer 115.

　ゲート絶縁層１１５は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。ゲート絶縁層１１５は、単層構造を有していてもよいし、積層構造を有していてもよい。The gate insulating layer 115 contains at least one selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), silicon oxynitride (SiO_x N_y ), etc. The gate insulating layer 115 may have a single-layer structure or a multilayer structure.

　ゲート電極１１３Ｇは、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジウム（Ｎｄ）および銅（Ｃｕ）からなる群より選ばれた少なくとも１種の金属を含む。ゲート電極１１３Ｇは、上記少なくとも１種の金属を合金の構成元素として含んでいてもよいし、上記少なくとも１種の金属を窒化物等の化合物の構成元素として含んでいてもよい。窒化物の具体例としては、窒化チタン（ＴｉＮ_ｘ）が挙げられる。ゲート電極１１３Ｇは、単層構造を有していてもよいし、積層構造を有していてもよい。積層構造のゲート電極１１３Ｇの具体例としては、チタン膜と窒化チタン膜との積層膜が挙げられる。この場合、チタン膜がゲート絶縁層１１５側に設けられてもよい。The gate electrode 113G includes, for example, at least one metal selected from the group consisting of titanium (Ti), tungsten (W), tantalum (Ta), aluminum (Al), molybdenum (Mo), silver (Ag), neodymium (Nd), and copper (Cu). The gate electrode 113G may include the at least one metal as a constituent element of an alloy, or may include the at least one metal as a constituent element of a compound such as a nitride. A specific example of the nitride is titanium nitride (TiN_x ). The gate electrode 113G may have a single-layer structure or a stacked structure. A specific example of the stacked gate electrode 113G is a stacked film of a titanium film and a titanium nitride film. In this case, the titanium film may be provided on the gate insulating layer 115 side.

　層間絶縁層１１２は、複数のゲート電極１１３Ｇおよび複数のゲート絶縁層１１５を覆うように、半導体基板１１１の第１面上に設けられている。層間絶縁層１１２は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。The interlayer insulating layer 112 is provided on the first surface of the semiconductor substrate 111 so as to cover the plurality of gate electrodes 113G and the plurality of gate insulating layers 115. The interlayer insulating layer 112 includes at least one material selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), and silicon oxynitride (SiO_x N_y ).

　層間絶縁層１１２は、複数のビア１１ａ_１、１１ａ_２、１１ａ_３、１１ａ_４、１１ａ_５を含む。ビア１１ａ_１は、駆動トランジスタＴｒ１のソース領域１１３Ｓと配線層１２の配線１２ａ_１とを接続する。ビア１１ａ_２は、駆動トランジスタＴｒ１のゲート電極１１３Ｇと配線層１２の配線１２ａ_２とを接続する。ビア１１ａ_３は、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２に共通のドレイン領域１１３Ｄと配線層１２の配線１２ａ_３とを接続する。ビア１１ａ_４は、発光制御トランジスタＴｒ２のゲート電極１１３Ｇと配線層１２の配線１２ａ_４とを接続する。ビア１１ａ_５は、発光制御トランジスタＴｒ２のソース領域１１３Ｓと配線層１２の配線１２ａ_５とを接続する。ビア１１ａ_１、１１ａ_２、１１ａ_３、１１ａ_４、１１ａ_５はそれぞれ独立して、例えば、タングステン（Ｗ）、銅（Ｃｕ）およびチタン（Ｔｉ）等からなる群より選ばれた少なくとも１種の金属を含む。The interlayer insulating layer 112 includes a plurality of vias_11a1 ,_11a2 ,_11a3 ,_11a4 , and_11a5 . The via_11a1 connects the source region 113S of the drive transistor Tr1 to the wiring_12a1 of the wiring layer 12. The via_11a2 connects the gate electrode 113G of the drive transistor Tr1 to the wiring_12a2 of the wiring layer 12. The via_11a3 connects the drain region 113D common to the drive transistor Tr1 and the light-emission control transistor Tr2 to the wiring_12a3 of the wiring layer 12. The via_11a4 connects the gate electrode 113G of the light-emission control transistor Tr2 to the wiring_12a4 of the wiring layer 12. The via_11a5 connects the source region 113S of the light-emission control transistor Tr2 to the wiring_12a5 of the wiring layer 12. The vias 11a₁ , 11a₂ , 11a₃ , 11a₄ , and 11a₅ each independently contain at least one metal selected from the group consisting of, for example, tungsten (W), copper (Cu), and titanium (Ti).

（駆動トランジスタＴｒ１、発光制御トランジスタＴｒ２）
　駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２は、一実施形態においては、Ｐチャネル型トランジスタである。駆動トランジスタＴｒ１は、電界効果型トランジスタ、より具体的には、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ、Metal-Oxide-Semiconductor Field-Effect Transistor）である。なお、一実施形態においては、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２がＰチャネル型トランジスタである例について説明するが、駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２はこの例に限定されず、Ｎチャネル型トランジスタであってもよい。駆動トランジスタＴｒ１および発光制御トランジスタＴｒ２は、ゲート電極１１３Ｇと、ゲート絶縁層１１５と、ソース領域１１３Ｓと、ドレイン領域１１３Ｄとを含む。(Drive transistor Tr1, light emission control transistor Tr2)
In one embodiment, the driving transistor Tr1 and the light-emission control transistor Tr2 are P-channel transistors. The driving transistor Tr1 is a field-effect transistor, more specifically, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). In one embodiment, an example will be described in which the driving transistor Tr1 and the light-emission control transistor Tr2 are P-channel transistors, but the driving transistor Tr1 and the light-emission control transistor Tr2 are not limited to this example and may be N-channel transistors. The driving transistor Tr1 and the light-emission control transistor Tr2 include a gate electrode 113G, a gate insulating layer 115, a source region 113S, and a drain region 113D.

（配線層１２）
　配線層１２は、複数の配線１２ａ_１、１２ａ_２、１２ａ_３、１２ａ_４、１２ａ_５と、複数の配線１２ｂ_１、１２ｂ_２、１２ｂ_３、１２ｂ_５と、複数の配線１２ｃ_１、１２ｃ_２と、複数のビア１２ｄ_１、１２ｄ_２、１２ｄ_３、１２ｄ_５と、複数のビア１２ｅ_１、１２ｅ_２と、絶縁層１２０とを有する。(wiring layer 12)
The wiring layer 12 has a plurality of wires_12a1 ,_12a2 ,_12a3 ,_12a4 ,_12a5 , a plurality of wires_12b1 ,_12b2 ,_12b3 ,_12b5 , a plurality of wires_12c1 ,_12c2 , a plurality of vias_12d1 ,_12d2 ,_12d3 ,_12d5 , a plurality of vias_12e1 ,_12e2 , and an insulating layer 120.

　絶縁層１２０は、積層された複数の層間絶縁層（図示せず）を有している。絶縁層１２０は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。複数の層間絶縁層は、異なる絶縁材料により構成されていてもよいし、同一の絶縁材料により構成されていてもよい。The insulating layer 120 has a plurality of stacked interlayer insulating layers (not shown). The insulating layer 120 contains at least one material selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), and silicon oxynitride (SiO_x N_y ). The plurality of interlayer insulating layers may be made of different insulating materials or may be made of the same insulating material.

　複数の配線１２ａ_１、１２ａ_２、１２ａ_３、１２ａ_４、１２ａ_５は、層間絶縁層１１２の第１面上に設けられている。層間絶縁層が、複数の配線１２ａ_１、１２ａ_２、１２ａ_３、１２ａ_４、１２ａ_５と、複数の配線１２ｂ_１、１２ｂ_２、１２ｂ_３、１２ｂ_５との間に設けられている。層間絶縁層が、複数の配線１２ｂ_１、１２ｂ_２、１２ｂ_３、１２ｂ_５と、複数の配線１２ｃ_１、１２ｃ_２の間に設けられている。The plurality of wirings_12a1 ,_12a2 ,_12a3 ,_12a4 , and_12a5 are provided on a first surface of the interlayer insulating layer 112. The interlayer insulating layer is provided between the plurality of wirings_12a1 ,_12a2 ,_{12a3, 12a4, and 12a5andthe} plurality of wirings_12b1 ,_12b2 ,_12b3 , and_12b5 . The interlayer insulating layer is provided between the plurality of wirings_12b1 ,_12b2 ,_12b3 , and_12b5 and the plurality of wirings_12c1 and_12c2 .

　ビア１２ｄ_１は、配線１２ａ_１と配線１２ｂ_１を接続する。ビア１２ｄ_２は、配線１２ａ_２と配線１２ｂ_２を接続する。ビア１２ｄ_３は、配線１２ａ_３と配線１２ｂ_３を接続する。ビア１２ｄ_５は、配線１２ａ_５と配線１２ｂ_５を接続する。ビア１２ｅ_１は、配線１２ｂ_１と配線１２ｃ_１を接続する。ビア１２ｅ_２は、配線１２ｂ_２と配線１２ｃ_２を接続する。Via_12d1 connects wiring_12a1 and wiring_12b1 . Via_12d2 connects wiring 12a2 and wiring 12b2. Via_12d3 connects wiring_12a3 and wiring_12b3 . Via_12d5 connects wiring_12a5 and wiring_12b5 . Via_12e1 connects_wiring12b1 and_wiring12c1 . Via_12e2 connects wiring_12b2 and wiring_12c2 .

　配線１２ａ_１、１２ａ_２、１２ａ_３、１２ａ_４、１２ａ_５、１２ｂ_１、１２ｂ_２、１２ｂ_３、１２ｂ_５、配線１２ｃ_１、１２ｃ_２はそれぞれ独立して、例えば、タングステン（Ｗ）および同（Ｃｕ）等からなる群より選ばれた少なくとも１種の金属を含む。ビア１２ｄ_１、１２ｄ_２、１２ｄ_３、１２ｄ_５、１２ｅ_１、１２ｅ_２はそれぞれ独立して、例えば、タングステン（Ｗ）、銅（Ｃｕ）およびチタン（Ｔｉ）等からなる群より選ばれた少なくとも１種の金属を含む。The wirings_12a1 , 12a2,_12a3 ,_12a4 ,_12a5 ,_12b1 ,_12b2 ,_12b3 ,_12b5 and the wirings_12c1 ,_12c2 each independently contain at least one metal selected from the group consisting of, for example, tungsten (W) and copper (Cu). The vias_12d1 ,_12d2 ,_12d3 ,_12d5 ,_12e1 ,_12e2 each independently contain at least one metal selected from the group consisting_of , for example, tungsten (W), copper (Cu), titanium (Ti), etc.

（トランジスタ層１３）
　図５Ａは、トランジスタ層１３の断面図である。図５Ｂは、トランジスタ層１３の平面図である。トランジスタ層１３は、複数の書込みトランジスタＴｒ３と、複数のスイッチングトランジスタＴｒ４と、層間絶縁層１３０ａ_１と、層間絶縁層１３０ａ_２と、中央絶縁層１３０ａ_３と、素子分離用絶縁層１３０ａ_４とを有する。書込みトランジスタＴｒ３およびスイッチングトランジスタＴｒ４は、半導体素子（または第１半導体素子）の一例である。書込みトランジスタＴｒ３は、発光制御トランジスタＴｒ２の上方に設けられ、スイッチングトランジスタＴｒ４は、駆動トランジスタＴｒ１の上方に設けられている。(Transistor layer 13)
5A is a cross-sectional view of the transistor layer 13. FIG. 5B is a plan view of the transistor layer 13. The transistor layer 13 includes a plurality of write transistors Tr3, a plurality of switching transistors Tr4, an interlayer insulating layer_130a1 , an interlayer insulating layer_130a2 , a central insulating layer_130a3 , and an element isolation insulating layer_130a4 . The write transistor Tr3 and the switching transistor Tr4 are examples of semiconductor elements (or first semiconductor elements). The write transistor Tr3 is provided above the light-emitting control transistor Tr2, and the switching transistor Tr4 is provided above the drive transistor Tr1.

（書込みトランジスタＴｒ３）
　書込みトランジスタＴｒ３は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）である。一実施形態においては、書込みトランジスタＴｒ３がＮチャネル型トランジスタである例について説明するが、書込みトランジスタＴｒ３はこの例に限定されず、Ｐチャネル型トランジスタであってもよい。書込みトランジスタＴｒ３は、積層体１３０と、ドレイン電極１３１Ｄと、ゲート電極１３１Ｇと、導電部１３２Ｓと、導電部１３２Ｄとを有する。(Write transistor Tr3)
The write transistor Tr3 is a thin film transistor (TFT). In one embodiment, an example in which the write transistor Tr3 is an N-channel transistor will be described, but the write transistor Tr3 is not limited to this example and may be a P-channel transistor. The write transistor Tr3 has a stacked body 130, a drain electrode 131D, a gate electrode 131G, a conductive portion 132S, and a conductive portion 132D.

　積層体１３０は、平面視において正方形環状を有している。すなわち、積層体１３０は、内周側面１３０Ｓ_１と外周側面１３０Ｓ_２とを有している。積層体１３０は、酸化物半導体層１３３と、ゲート絶縁層１３４と、ゲート電極１３１Ｇと、層間絶縁層１３５とを層間絶縁層１３０ａ_１の第１面上に順に有する。The stacked body 130 has a square ring shape in a plan view. That is, the stacked body 130 has an inner peripheral side surface_130S1 and an outer peripheral side surface_130S2 . The stacked body 130 has an oxide semiconductor layer 133, a gate insulating layer 134, a gate electrode 131G, and an interlayer insulating layer 135, which are arranged in this order on a first surface of the interlayer insulating layer_130a1 .

　酸化物半導体層１３３は、層間絶縁層１３０ａ_１の第１面上に設けられている。酸化物半導体層１３３は、ゲート電極１３１Ｇと対向する領域にチャネル領域（活性層）を有している。一実施形態においては、酸化物半導体層１３３のチャネル領域がＰ型半導体領域であり、酸化物半導体層１３３のソース領域およびドレイン領域がＮ型半導体領域である。但し、酸化物半導体層１３３はこの例に限定されず、酸化物半導体層１３３のチャネル領域がＮ型半導体領域であり、酸化物半導体層１３３のソース領域およびドレイン領域がＰ型半導体領域であってもよい。The oxide semiconductor layer 133 is provided on the first surface of the interlayer insulating layer 130a-₁ . The oxide semiconductor layer 133 has a channel region (active layer) in a region facing the gate electrode 131G. In one embodiment, the channel region of the oxide semiconductor layer 133 is a P-type semiconductor region, and the source region and drain region of the oxide semiconductor layer 133 are N-type semiconductor regions. However, the oxide semiconductor layer 133 is not limited to this example, and the channel region of the oxide semiconductor layer 133 may be an N-type semiconductor region, and the source region and drain region of the oxide semiconductor layer 133 may be P-type semiconductor regions.

　酸化物半導体層１３３は、平面視において正方形環状を有している。酸化物半導体層１３３は、酸化物半導体を含む。酸化物半導体は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）、チタン（Ｔｉ）およびニオブ（Ｎｂ）等からなる群より選ばれた少なくとも１種の金属を含む。酸化物半導体が、上記金属の群のうち、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）からなる群より選ばれた少なくとも１種の金属を含んでもよい。酸化物半導体は、より具体的には例えば、酸化インジウム錫亜鉛（ＩＴＺＯ）、酸化インジウムガリウム亜鉛（ＩＧＺＯ:ＩｎＧａＺｎＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウム錫（ＩＴＯ）および酸化インジウム（ＩｎＯ）等からなる群より選ばれた少なくとも１種の酸化物を含む。書込みトランジスタＴｒ３が、酸化物半導体層１３３に代えて、低温多結晶シリコン（ＬＴＰＳ）または非結晶シリコン（ａ－Ｓｉ）等を含む半導体層を有していてもよい。The oxide semiconductor layer 133 has a square ring shape in a planar view. The oxide semiconductor layer 133 includes an oxide semiconductor. The oxide semiconductor includes at least one metal selected from the group consisting of indium (In), gallium (Ga), zinc (Zn), tin (Sn), titanium (Ti), and niobium (Nb). The oxide semiconductor may include at least one metal selected from the group consisting of indium (In), gallium (Ga), and zinc (Zn) from the above group of metals. More specifically, the oxide semiconductor includes at least one oxide selected from the group consisting of indium tin zinc oxide (ITZO), indium gallium zinc oxide (IGZO: InGaZnO), zinc oxide (ZnO), indium zinc oxide (IZO), indium gallium oxide (IGO), indium tin oxide (ITO), and indium oxide (InO). Instead of the oxide semiconductor layer 133, the write transistor Tr3 may have a semiconductor layer containing low-temperature polycrystalline silicon (LTPS) or amorphous silicon (a-Si), etc.

　ゲート絶縁層１３４は、酸化物半導体層１３３とゲート電極１３１Ｇの間に設けられている。ゲート絶縁層１３４は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。ゲート絶縁層１３４は、単層構造を有していてもよいし、積層構造を有していてもよい。The gate insulating layer 134 is provided between the oxide semiconductor layer 133 and the gate electrode 131G. The gate insulating layer 134 contains at least one selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), silicon oxynitride (SiO_x N_y ), etc. The gate insulating layer 134 may have a single-layer structure or a multilayer structure.

　ゲート電極１３１Ｇは、ゲート絶縁層１３４の第１面上に設けられている。ゲート電極１３１Ｇは、平面視において酸化物半導体層１３３の外周側面と酸化物半導体層１３３の中央部の間に設けられている。ゲート電極１３１Ｇは、平面視においてゲート絶縁層１３４および酸化物半導体層１３３よりも小さく、ゲート電極１３１Ｇの周縁は、ゲート絶縁層１３４の内側に位置している。これにより、平面視においてゲート絶縁層１３４の第１面の周縁部が、ゲート電極１３１Ｇに覆われず露出している。ゲート電極１３１Ｇは、図示を省略した配線に接続されている。ゲート電極１３１Ｇは、平面視において正方形環状を有している。The gate electrode 131G is provided on the first surface of the gate insulating layer 134. In a plan view, the gate electrode 131G is provided between the outer peripheral side surface of the oxide semiconductor layer 133 and the center of the oxide semiconductor layer 133. In a plan view, the gate electrode 131G is smaller than the gate insulating layer 134 and the oxide semiconductor layer 133, and the periphery of the gate electrode 131G is located inside the gate insulating layer 134. As a result, in a plan view, the periphery of the first surface of the gate insulating layer 134 is exposed and not covered by the gate electrode 131G. The gate electrode 131G is connected to wiring (not shown). In a plan view, the gate electrode 131G has a square ring shape.

　ゲート電極１３１Ｇは、例えば、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、銀（Ａｇ）、ネオジウム（Ｎｄ）および銅（Ｃｕ）からなる群より選ばれた少なくとも１種の金属を含む。ゲート電極１３１Ｇは、上記少なくとも１種の金属を合金の構成元素として含んでいてもよいし、上記少なくとも１種の金属を窒化物等の化合物の構成元素として含んでいてもよい。窒化物の具体例としては、窒化チタン（ＴｉＮ_ｘ）が挙げられる。ゲート電極１３１Ｇは、単層構造を有していてもよいし、積層構造を有していてもよい。積層構造のゲート電極１３１Ｇの具体例としては、チタン膜と窒化チタン膜との積層膜が挙げられる。この場合、チタン膜がゲート絶縁層１３４側に設けられてもよい。The gate electrode 131G includes, for example, at least one metal selected from the group consisting of titanium (Ti), tungsten (W), tantalum (Ta), aluminum (Al), molybdenum (Mo), silver (Ag), neodymium (Nd), and copper (Cu). The gate electrode 131G may include the at least one metal as a constituent element of an alloy, or may include the at least one metal as a constituent element of a compound such as a nitride. A specific example of the nitride is titanium nitride (TiN_x ). The gate electrode 131G may have a single-layer structure or a stacked structure. A specific example of the stacked gate electrode 131G is a stacked film of a titanium film and a titanium nitride film. In this case, the titanium film may be provided on the gate insulating layer 134 side.

　層間絶縁層１３５は、ゲート電極１３１Ｇの第１面上に設けられ、ゲート電極１３１Ｇの側面を覆っている。層間絶縁層１３５の側面、ゲート絶縁層１３４の側面および酸化物半導体層１３３の側面は、面一になっている。層間絶縁層１３５は、ゲート電極１３１Ｇとソース電極１３１Ｓの間、およびゲート電極１３１Ｇとドレイン電極１３１Ｄの間を絶縁する。層間絶縁層１３５は、平面視において正方形環状を有している。The interlayer insulating layer 135 is provided on the first surface of the gate electrode 131G and covers the side surfaces of the gate electrode 131G. The side surfaces of the interlayer insulating layer 135, the side surfaces of the gate insulating layer 134, and the side surfaces of the oxide semiconductor layer 133 are flush with each other. The interlayer insulating layer 135 insulates between the gate electrode 131G and the source electrode 131S, and between the gate electrode 131G and the drain electrode 131D. The interlayer insulating layer 135 has a square ring shape in a plan view.

　層間絶縁層１３５は、第１絶縁層１３５ａ_１と、第２絶縁層１３５ａ_２とを有する。第１絶縁層１３５ａ_１は、ゲート電極１３１Ｇの第１面上に設けられ、ゲート電極１３１Ｇの側面を覆っている。第２絶縁層１３５ａ_２は、第１絶縁層１３５ａ_１の第１面上に設けられている。第２絶縁層１３５ａ_２は、保護層としての機能を有していてもよいし、保護層およびハードマスクとしての機能を有していてもよい。第２絶縁層１３５ａ_２をハードマスクとして使用するためには、第２絶縁層１３５ａ_２のエッチングレートは、第１絶縁層１３５ａ_１のエッチングレートに比べて小さいことが好ましい。The interlayer insulating layer 135 includes a first insulating layer_135a1 and a second insulating layer_135a2 . The first insulating layer_135a1 is provided on a first surface of the gate electrode 131G and covers the side surfaces of the gate electrode 131G. The second insulating layer_135a2 is provided on the first surface of the first insulating layer_135a1 . The second insulating layer_135a2 may function as a protective layer, or may function as both a protective layer and a hard mask. In order to use the second insulating layer_135a2 as a hard mask, the etching rate of the second insulating layer_135a2 is preferably smaller than the etching rate of the first insulating layer_135a1 .

　第１絶縁層１３５ａ_１は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。第２絶縁層１３５ａ_２は、例えば、シリコン炭窒化物（ＳｉＣＮ）を含む。The first insulating layer_135a1 includes at least one selected from the group consisting of, for example, silicon oxide (_SiOx ), silicon nitride (_SiNx ), silicon_oxynitride (_SiOxNy ), etc. The second insulating layer_135a2 includes, for example, silicon carbonitride (SiCN).

　ソース電極１３１Ｓは、第１電極の一例であり、平面視において積層体１３０の外周側面上に設けられている。より具体的には、ソース電極１３１Ｓは、素子分離用絶縁層１３０ａ_４の第１面と層間絶縁層１３５の第１面の境界部上に設けられており、導電部１３２Ｓの上端に接続されている。ソース電極１３１Ｓは、平面視において正方形環状を有している。ソース電極１３１Ｓに含まれる材料としては、例えば、ゲート電極１３１Ｇと同様の材料を例示することができる。The source electrode 131S is an example of a first electrode, and is provided on the outer peripheral side surface of the stacked body 130 in a plan view. More specifically, the source electrode 131S is provided on the boundary between the_first surface of the element isolation insulating layer 130a4 and the first surface of the interlayer insulating layer 135, and is connected to the upper end of the conductive portion 132S. The source electrode 131S has a square ring shape in a plan view. Examples of materials contained in the source electrode 131S include the same materials as those of the gate electrode 131G.

　ドレイン電極１３１Ｄは、第２電極の一例であり、平面視において積層体１３０の中央部の貫通孔上に設けられている。より具体的には、ドレイン電極１３１Ｄは、中央絶縁層１３０ａ_３の第１面と層間絶縁層１３５の第１面上の境界部上に設けられており、導電部１３２Ｄの上端に接続されている。ドレイン電極１３１Ｄは、平面視において正方形状を有している。ゲート電極１３１Ｇおよびソース電極１３１Ｓは、平面視においてドレイン電極１３１Ｄを中心とする同心状を有している。ドレイン電極１３１Ｄに含まれる材料としては、例えば、ゲート電極１３１Ｇと同様の材料を例示することができる。ソース電極１３１Ｓとドレイン電極１３１Ｄが同一の材料により構成されていてもよい。The drain electrode 131D is an example of a second electrode and is provided on a through-hole in the center of the laminate 130 in a plan view. More specifically, the drain electrode 131D is provided on the boundary between the first surface of the central insulating layer_130a3 and the first surface of the interlayer insulating layer 135, and is connected to the upper end of the conductive portion 132D. The drain electrode 131D has a square shape in a plan view. The gate electrode 131G and the source electrode 131S are concentric with the drain electrode 131D as the center in a plan view. Examples of the material contained in the drain electrode 131D include the same material as that of the gate electrode 131G. The source electrode 131S and the drain electrode 131D may be made of the same material.

　導電部１３２Ｓは、第１導電部の一例であり、酸化物半導体層１３３の外周側面に接続され、当該外周側面から酸化物半導体層１３３の第１厚さ方向（＋Ｚ方向）に延設されている。より具体的には、導電部１３２Ｓは、積層体１３０の外周側面１３０Ｓ_２上に設けられ、酸化物半導体層１３３の外周側面から層間絶縁層１３５の外周側面にわたって形成されている。導電部１３２Ｓは、酸化物半導体層１３３とソース電極１３１Ｓとを接続する。導電部１３２Ｓは、平面視において正方形環状を有している。より具体的には、導電部１３２Ｓは、回路基板１０の厚さ方向に貫通する孔部を持つ正方形筒状を有している。積層体１３０は、当該孔部内に形成されている。The conductive portion 132S is an example of a first conductive portion, and is connected to the outer peripheral side surface of the oxide semiconductor layer 133 and extends from the outer peripheral side surface in the first thickness direction (+Z direction) of the oxide semiconductor layer 133. More specifically, the conductive portion 132S is provided on the outer peripheral side surface_130S2 of the laminate 130, and is formed from the outer peripheral side surface of the oxide semiconductor layer 133 to the outer peripheral side surface of the interlayer insulating layer 135. The conductive portion 132S connects the oxide semiconductor layer 133 and the source electrode 131S. The conductive portion 132S has a square ring shape in a plan view. More specifically, the conductive portion 132S has a square cylindrical shape with a hole penetrating in the thickness direction of the circuit board 10. The laminate 130 is formed within the hole.

　導電部１３２Ｄは、第２導電部の一例であり、酸化物半導体層１３３の内周側面に接続され、当該内周側面から酸化物半導体層１３３の第１厚さ方向（＋Ｚ方向）に延設されている。より具体的には、導電部１３２Ｄは、積層体１３０の内周側面１３０Ｓ_１上に設けられ、酸化物半導体層１３３の内周側面から層間絶縁層１３５の内周側面にわたって形成されている。導電部１３２Ｄは、酸化物半導体層１３３とドレイン電極１３１Ｄとを接続する。導電部１３２Ｓは、平面視において正方形環状を有している。より具体的には、導電部１３２Ｄは、回路基板１０の厚さ方向に貫通する孔部を持つ正方形筒状を有している。中央絶縁層１３０ａ３は、当該孔部内に形成されている。導電部１３２Ｓと導電部１３２Ｄとゲート電極１３１Ｇは、平面視において同心状を有している。The conductive portion 132D is an example of a second conductive portion. It is connected to the inner peripheral side surface of the oxide semiconductor layer 133 and extends from the inner peripheral side surface in the first thickness direction (+Z direction) of the oxide semiconductor layer 133. More specifically, the conductive portion 132D is provided on the inner peripheral side surface_130S1 of the stacked body 130 and is formed from the inner peripheral side surface of the oxide semiconductor layer 133 to the inner peripheral side surface of the interlayer insulating layer 135. The conductive portion 132D connects the oxide semiconductor layer 133 and the drain electrode 131D. The conductive portion 132S has a square ring shape in a plan view. More specifically, the conductive portion 132D has a square cylindrical shape with a hole penetrating in the thickness direction of the circuit board 10. The central insulating layer 130a3 is formed within the hole. The conductive portion 132S, the conductive portion 132D, and the gate electrode 131G are concentric in a plan view.

　導電部１３２Ｓ、１３２Ｄと酸化物半導体層１３３は、同種の金属を含むことが好ましい。導電部１３２Ｓ、１３２Ｄは、例えば、透明導電材料を含む。透明導電材料は、例えば、酸化物半導体層１３３をドライエッチングすることにより堆積される堆積物を含む。透明導電材料は、例えば、透明導電性酸化物である。It is preferable that the conductive portions 132S and 132D and the oxide semiconductor layer 133 contain the same type of metal. The conductive portions 132S and 132D contain, for example, a transparent conductive material. The transparent conductive material includes, for example, a deposit deposited by dry etching the oxide semiconductor layer 133. The transparent conductive material is, for example, a transparent conductive oxide.

（スイッチングトランジスタＴｒ４）
　スイッチングトランジスタＴｒ４は、薄膜トランジスタ（ＴＦＴ）である。スイッチングトランジスタＴｒ４は、書込みトランジスタＴｒ３と同様の構成を有するため、スイッチングトランジスタＴｒ４の構成の説明は省略される。(Switching transistor Tr4)
The switching transistor Tr4 is a thin film transistor (TFT) and has the same configuration as the writing transistor Tr3, so a description of the configuration of the switching transistor Tr4 will be omitted.

（層間絶縁層１３０ａ_１）
　層間絶縁層１３０ａ_１は、配線層１２の第１面上に設けられている。層間絶縁層１３０ａ_１は、配線層１２の配線１２ｃ_１、１２ｃ_２とスイッチングトランジスタＴｒ４の酸化物半導体層１３３の間、および配線層１２の配線１２ｃ_２と書込みトランジスタＴｒ３の酸化物半導体層１３３の間を絶縁する。層間絶縁層１３０ａ_１は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。(Interlayer insulating layer 130a₁ )
The interlayer insulating layer_130a1 is provided on a first surface of the wiring layer 12. The interlayer insulating layer_130a1 insulates between the wirings_12c1 and_12c2 of the wiring layer 12 and the oxide semiconductor layer 133 of the switching transistor Tr4, and between the wiring_12c2 of the wiring layer 12 and the oxide semiconductor layer 133 of the write transistor Tr3. The interlayer insulating layer_130a1 includes at least one material selected from the group consisting of, for example, silicon oxide (_SiOx ), silicon nitride (_SiNx ), and silicon_oxynitride (_SiOxNy ).

　ビア１３ａ_１、１３ａ_２が、層間絶縁層１３０ａ_１および素子分離用絶縁層１３０ａ_４内にわたって設けられている。ビア１３ａ_１は、スイッチングトランジスタＴｒ４のソース電極１３１Ｓと配線層１２の配線１２ｃ_１とを接続する。ビア１３ａ_２は、書込みトランジスタＴｒ３のソース電極１３１Ｓと配線層１２の配線１２ｃ_２とを接続する。ビア１３ａ_１、１３ａ_２はそれぞれ独立して、例えば、タングステン（Ｗ）、銅（Ｃｕ）およびチタン（Ｔｉ）等からなる群より選ばれた少なくとも１種の金属を含む。Vias_13a1 and_13a2 are provided across the interlayer insulating layer_130a1 and the element isolation insulating layer_130a4 . The via_13a1 connects the source electrode 131S of the switching transistor Tr4 to the wiring_12c1 of the wiring layer 12. The via_13a2 connects the source electrode 131S of the write transistor Tr3 to the wiring_12c2 of the wiring layer 12. The vias_13a1 and_13a2 each independently contain at least one metal selected from the group consisting of, for example, tungsten (W), copper (Cu), titanium (Ti), and the like.

（層間絶縁層１３０ａ_２）
　層間絶縁層１３０ａ_２は、複数のソース電極１３１Ｓおよび複数のドレイン電極１３１Ｄを覆うように、層間絶縁層１３５の第１面上に設けられている。層間絶縁層１３０ａ_２は、発光素子１４の第１電極１４１とソース電極１３１Ｓの間、および発光素子１４の第１電極１４１とドレイン電極１３１Ｄの間を絶縁する。層間絶縁層１３０ａ_２は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。(Interlayer insulating layer 130a₂ )
The interlayer insulating layer_130a2 is provided on the first surface of the interlayer insulating layer 135 so as to cover the plurality of source electrodes 131S and the plurality of drain electrodes 131D. The interlayer insulating layer_130a2 insulates between the first electrode 141 of the light-emitting element 14 and the source electrode 131S, and between the first electrode 141 of the light-emitting element 14 and the drain electrode 131D. The interlayer insulating layer_130a2 includes at least one material selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), and silicon oxynitride (SiO_x N_y ).

　ビア１３ｂ_１が、層間絶縁層１３０ａ_２内に設けられている。ビア１３ｂ_１は、スイッチングトランジスタＴｒ４のソース電極１３１Ｓと発光素子１４の第１電極１４１とを接続する。ビア１３ｂ_１は、例えば、タングステン（Ｗ）、銅（Ｃｕ）およびチタン（Ｔｉ）等からなる群より選ばれた少なくとも１種の金属を含む。A via_13b1 is provided in the interlayer insulating layer_130a2 . The via_13b1 connects the source electrode 131S of the switching transistor Tr4 and the first electrode 141 of the light-emitting element 14. The via_13b1 contains at least one metal selected from the group consisting of, for example, tungsten (W), copper (Cu), titanium (Ti), and the like.

（中央絶縁層１３０ａ_３）
　中央絶縁層１３０ａ_３は、層間絶縁層１３０ａ_１の第１面上に設けられている。中央絶縁層１３０ａ_３は、積層体１３０が中央部に有する貫通孔を埋める。中央絶縁層１３０ａ_３は、正四角柱状を有している。中央絶縁層１３０ａ_３は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。(Central insulating layer 130a₃ )
The central insulating layer_130a3 is provided on the first surface of the interlayer insulating layer_130a1 . The central insulating layer_130a3 fills a through hole in the center of the stack 130. The central insulating layer_130a3 has a square prism shape. The central insulating layer_130a3 includes at least one material selected from the group consisting of silicon oxide (SiO_x ), silicon nitride (SiN_x ), silicon oxynitride (SiO_x N_y ), and the like.

（素子分離用絶縁層１３０ａ_４）
　素子分離用絶縁層１３０ａ_４は、層間絶縁層１３０ａ_１の第１面上に設けられている。素子分離用絶縁層１３０ａ_４は、隣接する書込みトランジスタＴｒ３とスイッチングトランジスタＴｒ４の間を分離する。素子分離用絶縁層１３０ａ_４は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。(Element isolation insulating layer 130a₄ )
The element isolation insulating layer 130_a4 is provided on the first surface of the interlayer insulating layer 130_a1 . The element isolation insulating layer 130_a4 separates the adjacent write transistor Tr3 and switching transistor Tr4. The element isolation insulating layer 130_a4 includes at least one material selected from the group consisting of, for example, silicon oxide (SiO_x ), silicon nitride (SiN_x ), and silicon oxynitride (SiO_x N_y ).

（発光素子１４）
　発光素子１４は、駆動回路等の制御に基づき、白色光を発光することができる。発光素子１４は、一実施形態においては、有機発光ダイオード素子（ＯＬＥＤ素子）である。発光素子１４は、各色の副画素２Ｒ、２Ｇ、２Ｂに含まれる。(Light-emitting element 14)
The light-emitting elements 14 can emit white light under the control of a drive circuit, etc. In one embodiment, the light-emitting elements 14 are organic light-emitting diode elements (OLED elements). The light-emitting elements 14 are included in the sub-pixels 2R, 2G, and 2B of each color.

　複数の発光素子１４は、規定の配置パターンで回路基板１０の第１面上に２次元配置されている。規定の配置パターンは、複数の副画素２の規定の配置パターンとして説明したとおりである。発光素子１４は、第１電極１４１と、ＯＬＥＤ層１４２と、第２電極１４３とを回路基板１０の第１面上に順に含む。The plurality of light-emitting elements 14 are two-dimensionally arranged on the first surface of the circuit board 10 in a specified arrangement pattern. The specified arrangement pattern is as described above as the specified arrangement pattern of the plurality of sub-pixels 2. The light-emitting element 14 includes a first electrode 141, an OLED layer 142, and a second electrode 143, in that order, on the first surface of the circuit board 10.

（第１電極１４１）
　第１電極１４１は、ＯＬＥＤ層１４２の第２面側に設けられている。第１電極１４１は、複数の発光素子１４で個別に設けられている個別電極である。すなわち、第１電極１４１は、回路基板１０の第１面の面内方向に隣接する発光素子１４の間で分断されている。(First electrode 141)
The first electrodes 141 are provided on the second surface side of the OLED layer 142. The first electrodes 141 are individual electrodes provided individually for the plurality of light-emitting elements 14. That is, the first electrodes 141 are separated between the light-emitting elements 14 adjacent to each other in the in-plane direction of the first surface of the circuit board 10.

　第１電極１４１は、アノードである。第１電極１４１と第２電極１４３の間に電圧が加えられると、第１電極１４１からＯＬＥＤ層１４２にホールが注入される。The first electrode 141 is an anode. When a voltage is applied between the first electrode 141 and the second electrode 143, holes are injected from the first electrode 141 into the OLED layer 142.

　第１電極１４１は、例えば、金属層により構成されてもよいし、金属層と透明導電性酸化物層により構成されてもよい。第１電極１４１が金属層と透明導電性酸化物層により構成されている場合には、高い仕事関数を有する層をＯＬＥＤ層１４２に隣接させる観点からすると、透明導電性酸化物層がＯＬＥＤ層１４２側に設けられることが好ましい。The first electrode 141 may be composed of, for example, a metal layer, or a metal layer and a transparent conductive oxide layer. If the first electrode 141 is composed of a metal layer and a transparent conductive oxide layer, it is preferable that the transparent conductive oxide layer be provided on the OLED layer 142 side, from the perspective of having a layer with a high work function adjacent to the OLED layer 142.

　金属層は、ＯＬＥＤ層１４２で発光された光Ｌを反射する反射層としての機能を有していてもよい。金属層は、例えば、クロム（Ｃｒ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、タングステン（Ｗ）および銀（Ａｇ）からなる群より選ばれた少なくとも１種の金属元素を含む。金属層は、上記少なくとも１種の金属元素を合金の構成元素として含んでいてもよい。合金の具体例としては、アルミニウム合金または銀合金が挙げられる。アルミニウム合金の具体例としては、例えば、ＡｌＮｄまたはＡｌＣｕが挙げられる。The metal layer may function as a reflective layer that reflects light L emitted by the OLED layer 142. The metal layer contains at least one metal element selected from the group consisting of chromium (Cr), gold (Au), platinum (Pt), nickel (Ni), copper (Cu), molybdenum (Mo), titanium (Ti), tantalum (Ta), aluminum (Al), magnesium (Mg), iron (Fe), tungsten (W), and silver (Ag). The metal layer may contain at least one of the above metal elements as a constituent element of an alloy. Specific examples of alloys include aluminum alloys and silver alloys. Specific examples of aluminum alloys include AlNd and AlCu.

　下地層（図示せず）が、金属層の第２面側に隣接して設けられていてもよい。下地層は、金属層の成膜時に、金属層の結晶配向性を向上できてもよい。下地層は、例えば、チタン（Ｔｉ）およびタンタル（Ｔａ）からなる群より選ばれた少なくとも１種の金属元素を含む。下地層は、上記少なくとも１種の金属元素を合金の構成元素として含んでいてもよい。A base layer (not shown) may be provided adjacent to the second surface side of the metal layer. The base layer may be capable of improving the crystal orientation of the metal layer when the metal layer is formed. The base layer may contain, for example, at least one metal element selected from the group consisting of titanium (Ti) and tantalum (Ta). The base layer may contain the at least one metal element as a constituent element of an alloy.

　透明導電性酸化物層は、透明導電性酸化物を含む。透明導電性酸化物は、例えば、インジウムを含む透明導電性酸化物（以下「インジウム系透明導電性酸化物」という。）、錫を含む透明導電性酸化物（以下「錫系透明導電性酸化物」という。）および亜鉛を含む透明導電性酸化物（以下「亜鉛系透明導電性酸化物」という。）からなる群より選ばれた少なくとも１種を含む。The transparent conductive oxide layer contains a transparent conductive oxide. The transparent conductive oxide includes, for example, at least one selected from the group consisting of transparent conductive oxides containing indium (hereinafter referred to as "indium-based transparent conductive oxides"), transparent conductive oxides containing tin (hereinafter referred to as "tin-based transparent conductive oxides"), and transparent conductive oxides containing zinc (hereinafter referred to as "zinc-based transparent conductive oxides").

　インジウム系透明導電性酸化物は、例えば、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムガリウム亜鉛（ＩＧＺＯ）またはフッ素ドープ酸化インジウム（ＩＦＯ）を含む。これらの透明導電性酸化物のうちでも酸化インジウム錫（ＩＴＯ）が特に好ましい。酸化インジウム錫（ＩＴＯ）は、仕事関数的にＯＬＥＤ層１４２へのホール注入障壁が特に低いため、表示装置１の駆動電圧を特に低電圧化することができる。錫系透明導電性酸化物は、例えば、酸化錫、アンチモンドープ酸化錫（ＡＴＯ）またはフッ素ドープ酸化錫（ＦＴＯ）を含む。亜鉛系透明導電性酸化物は、例えば、酸化亜鉛、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ホウ素ドープ酸化亜鉛またはガリウムドープ酸化亜鉛（ＧＺＯ）を含む。Indium-based transparent conductive oxides include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium gallium oxide (IGO), indium gallium zinc oxide (IGZO), and fluorine-doped indium oxide (IFO). Of these transparent conductive oxides, indium tin oxide (ITO) is particularly preferred. Indium tin oxide (ITO) has a particularly low work function barrier for hole injection into the OLED layer 142, allowing for particularly low driving voltages for the display device 1. Tin-based transparent conductive oxides include, for example, tin oxide, antimony-doped tin oxide (ATO), and fluorine-doped tin oxide (FTO). Zinc-based transparent conductive oxides include, for example, zinc oxide, aluminum-doped zinc oxide (AZO), boron-doped zinc oxide, and gallium-doped zinc oxide (GZO).

（ＯＬＥＤ層１４２）
　ＯＬＥＤ層１４２は、白色光を発光することができる。ＯＬＥＤ層１４２は、有機発光層を含む有機物含有層の一例である。ＯＬＥＤ層１４２は、複数の第１電極１４１と１つの第２電極１４３の間に挟まれている。ＯＬＥＤ層１４２は、有効画素領域ＲＥ１から周辺領域ＲＥ２に亘って設けられている。ＯＬＥＤ層１４２は、有効画素領域ＲＥ１に含まれる複数の発光素子１４で共通の層である。(OLED layer 142)
The OLED layer 142 can emit white light. The OLED layer 142 is an example of an organic-material-containing layer including an organic light-emitting layer. The OLED layer 142 is sandwiched between a plurality of first electrodes 141 and one second electrode 143. The OLED layer 142 is provided across the effective pixel region RE1 and the peripheral region RE2. The OLED layer 142 is a layer common to a plurality of light-emitting elements 14 included in the effective pixel region RE1.

　ＯＬＥＤ層１４２は、有機発光層を含む積層体により構成されてもよく、その場合、積層体のうちの一部の層（例えば電子注入層）は無機層であってもよい。ＯＬＥＤ層１４２は、図６Ａに示されるように、単層の発光ユニットＵを有するＯＬＥＤ層であってもよいし、図６Ｂに示されるように、２層の発光ユニットＵ１、Ｕ２を有するＯＬＥＤ層（タンデム構造）であってもよいし、これら以外の構造のＯＬＥＤ層であってもよい。単層の発光ユニットＵを有するＯＬＥＤ層１４２は、例えば、第１電極１４１から第２電極１４３に向かって、正孔注入層１４２１、正孔輸送層１４２２、赤色発光層１４２０Ｒ、発光分離層１４２３、青色発光層１４２０Ｂ、緑色発光層１４２０Ｇ、電子輸送層１４２４および電子注入層１４２５がこの順序で積層された構成を有する。２層の発光ユニットＵ１、Ｕ２を有するＯＬＥＤ層は、例えば、第１電極１４１から第２電極１４３に向かって、正孔注入層１４２１、正孔輸送層１４２２、青色発光層１４２０Ｂ、電子輸送層１４２６、電荷発生層１４２７、正孔輸送層１４２８、黄色発光層１４２０Ｙ、電子輸送層１４２４および電子注入層１４２５がこの順序で積層された構成を有する。The OLED layer 142 may be composed of a laminate including an organic light-emitting layer. In this case, some layers of the laminate (e.g., the electron injection layer) may be inorganic. The OLED layer 142 may be an OLED layer having a single light-emitting unit U as shown in FIG. 6A, an OLED layer having two light-emitting units U1 and U2 (tandem structure) as shown in FIG. 6B, or an OLED layer with a different structure. The OLED layer 142 having a single light-emitting unit U has a configuration in which, for example, from the first electrode 141 to the second electrode 143, a hole injection layer 1421, a hole transport layer 1422, a red light-emitting layer 1420R, an emission separation layer 1423, a blue light-emitting layer 1420B, a green light-emitting layer 1420G, an electron transport layer 1424, and an electron injection layer 1425 are stacked in this order. The OLED layer having two light-emitting units U1 and U2 has a configuration in which, for example, from the first electrode 141 toward the second electrode 143, a hole injection layer 1421, a hole transport layer 1422, a blue light-emitting layer 1420B, an electron transport layer 1426, a charge generation layer 1427, a hole transport layer 1428, a yellow light-emitting layer 1420Y, an electron transport layer 1424, and an electron injection layer 1425 are stacked in this order.

　正孔注入層１４２１は、発光層１４２０Ｒ、１４２０Ｇ、１４２０Ｂへの正孔注入効率を高めると共に、リークを抑制することができる。正孔輸送層１４２２、１２２８は、発光層１４２０Ｒ、１４２０Ｂ、１４２０Ｙへの正孔輸送効率を高めることができる。電子注入層１４２５は、発光層１４２０Ｇ、１４２０Ｙへの電子注入効率を高めることができる。電子輸送層１４２４、１４２６は、発光層１４２０Ｇ、１４２０Ｂ、１４２０Ｙへの電子輸送効率を高めることができる。発光分離層１４２３は、発光層１４２０Ｒ、１４２０Ｇ、１４２０Ｂへのキャリアの注入を調整するための層であり、発光分離層１４２３を介して発光層１４２０Ｒ、１４２０Ｇ、１４２０Ｂに電子やホールが注入されることにより各色の発光バランスが調整される。電荷発生層１４２７は、当該電荷発生層１４２７を挟むように設けられた青色発光層１４２０Ｂと黄色発光層１４２０Ｙに電子と正孔をそれぞれ供給することができる。The hole injection layer 1421 increases the efficiency of hole injection into the light-emitting layers 1420R, 1420G, and 1420B, while suppressing leakage. The hole transport layers 1422 and 1428 increase the efficiency of hole transport into the light-emitting layers 1420R, 1420B, and 1420Y. The electron injection layer 1425 increases the efficiency of electron injection into the light-emitting layers 1420G and 1420Y. The electron transport layers 1424 and 1426 increase the efficiency of electron transport into the light-emitting layers 1420G, 1420B, and 1420Y. The emission separation layer 1423 is a layer for adjusting the injection of carriers into the light-emitting layers 1420R, 1420G, and 1420B. The emission balance of each color is adjusted by injecting electrons and holes into the light-emitting layers 1420R, 1420G, and 1420B via the emission separation layer 1423. The charge generation layer 1427 can supply electrons and holes to the blue light-emitting layer 1420B and the yellow light-emitting layer 1420Y, which are arranged to sandwich the charge generation layer 1427.

　赤色発光層１４２０Ｒ、緑色発光層１４２０Ｇ、青色発光層１４２０Ｂ、黄色発光層１４２０Ｙはそれぞれ、電界をかけることにより、第１電極１４１または電荷発生層１４２７から注入された正孔と第２電極１４３または電荷発生層１４２７から注入された電子との再結合が起こり、赤色光、緑色光、青色光、黄色光を発光することができる。When an electric field is applied to the red light-emitting layer 1420R, green light-emitting layer 1420G, blue light-emitting layer 1420B, and yellow light-emitting layer 1420Y, recombination occurs between holes injected from the first electrode 141 or charge generation layer 1427 and electrons injected from the second electrode 143 or charge generation layer 1427, allowing the red light, green light, blue light, and yellow light to be emitted, respectively.

（第２電極１４３）
　第２電極１４３は、ＯＬＥＤ層１４２の第１面側に設けられている。第２電極１４３は、回路基板１０の第１面の面内方向に隣接する発光素子１４間で繋がり、複数の発光素子１４で共通の電極である。(Second electrode 143)
The second electrode 143 is provided on the first surface side of the OLED layer 142. The second electrode 143 is connected between adjacent light emitting elements 14 in the in-plane direction of the first surface of the circuit board 10, and is an electrode common to the plurality of light emitting elements 14.

　第２電極１４３は、カソード電極である。第１電極１４１と第２電極１４３の間に電圧が加えられると、第２電極１４３からＯＬＥＤ層１４２に電子が注入される。第２電極１４３は、ＯＬＥＤ層１４２から出射される白色光に対して透光性を有している。第２電極１４３は、可視光に対して透明性を有する透明電極であることが好ましい。本明細書において、可視光とは、３６０ｎｍ以上７８０ｎｍ以下の波長域の光をいう。The second electrode 143 is a cathode electrode. When a voltage is applied between the first electrode 141 and the second electrode 143, electrons are injected from the second electrode 143 into the OLED layer 142. The second electrode 143 is translucent to the white light emitted from the OLED layer 142. The second electrode 143 is preferably a transparent electrode that is transparent to visible light. In this specification, visible light refers to light in the wavelength range of 360 nm or more and 780 nm or less.

　第２電極１４３は、できるだけ透光性が高く、かつ仕事関数が小さい材料によって構成されることが、発光効率を高める上で好ましい。第２電極１４３は、例えば、金属層および透明導電性酸化物層のうちの少なくとも一層により構成されている。より具体的には、第２電極１４３は、金属層もしくは透明導電性酸化物層の単層膜、または金属層と透明導電性酸化物層の積層膜により構成されている。第２電極１４３が積層膜により構成されている場合、金属層がＯＬＥＤ層１４２側に設けられてもよいし、透明導電性酸化物層がＯＬＥＤ層１４２側に設けられてもよいが、低い仕事関数を有する層をＯＬＥＤ層１４２に隣接させる観点からすると、金属層がＯＬＥＤ層１４２側に設けられていることが好ましい。In order to increase luminous efficiency, it is preferable that the second electrode 143 be made of a material that is as transparent as possible and has a low work function. The second electrode 143 is made of, for example, at least one layer of a metal layer and a transparent conductive oxide layer. More specifically, the second electrode 143 is made of a single layer of a metal layer or a transparent conductive oxide layer, or a laminated film of a metal layer and a transparent conductive oxide layer. When the second electrode 143 is made of a laminated film, the metal layer may be provided on the OLED layer 142 side, or the transparent conductive oxide layer may be provided on the OLED layer 142 side. However, from the perspective of having a layer with a low work function adjacent to the OLED layer 142, it is preferable that the metal layer be provided on the OLED layer 142 side.

　金属層は、例えば、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、銀（Ａｇ）、カルシウム（Ｃａ）およびナトリウム（Ｎａ）からなる群より選ばれた少なくとも１種の金属元素を含む。金属層は、上記少なくとも１種の金属元素を合金の構成元素として含んでいてもよい。合金の具体例としては、ＭｇＡｇ合金、ＭｇＡｌ合金またはＡｌＬｉ合金等が挙げられる。透明導電性酸化物層は、透明導電性酸化物を含む。当該透明導電性酸化物としては、上記の第１電極１４１の透明導電性酸化物と同様の材料を例示することができる。The metal layer contains at least one metal element selected from the group consisting of, for example, magnesium (Mg), aluminum (Al), silver (Ag), calcium (Ca), and sodium (Na). The metal layer may contain at least one of the above metal elements as a constituent element of an alloy. Specific examples of alloys include MgAg alloys, MgAl alloys, and AlLi alloys. The transparent conductive oxide layer contains a transparent conductive oxide. Examples of the transparent conductive oxide include materials similar to the transparent conductive oxide of the first electrode 141 described above.

（絶縁層１５）
　絶縁層１５は、回路基板１０の第１面のうち、離隔された第１電極１４１の間の部分に設けられている。絶縁層１５は、素子間分離用の絶縁層であり、回路基板１０の第１面の面内方向に隣接する第１電極１４１の間を絶縁することができる。絶縁層１５は、複数の開口１５ａを有する。複数の開口１５ａはそれぞれ、各発光素子１４に対応して設けられている。複数の開口１５ａがそれぞれ、各第１電極１４１の第１面（ＯＬＥＤ層１４２側の面）上に設けられていてもよい。すなわち、各第１電極１４１の第１の面の周縁部が、絶縁層１５により覆われていてもよい。開口１５ａを介して、第１電極１４１とＯＬＥＤ層１４２とが接触する。平面視における開口１５ａの形状は、特に限定されないが、例えば略長方形状、略円形状または略楕円形状等である。(Insulating layer 15)
The insulating layer 15 is provided on the first surface of the circuit board 10 in a portion between the separated first electrodes 141. The insulating layer 15 is an insulating layer for element isolation and can insulate adjacent first electrodes 141 in the in-plane direction of the first surface of the circuit board 10. The insulating layer 15 has a plurality of openings 15a. Each of the plurality of openings 15a is provided corresponding to each light-emitting element 14. Each of the plurality of openings 15a may be provided on the first surface (the surface facing the OLED layer 142) of each first electrode 141. That is, the peripheral portion of the first surface of each first electrode 141 may be covered by the insulating layer 15. The first electrode 141 and the OLED layer 142 come into contact with each other through the openings 15a. The shape of the openings 15a in a plan view is not particularly limited, and may be, for example, a substantially rectangular, circular, or elliptical shape.

　絶縁層１５は、例えば、有機絶縁層、無機絶縁層、またはこれらの積層体である。有機絶縁層は、例えば、ポリイミド系樹脂、アクリル系樹脂およびノボラック系樹脂等からなる群より選ばれた少なくとも１種を含む。無機絶縁層は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。The insulating layer 15 is, for example, an organic insulating layer, an inorganic insulating layer, or a laminate thereof. The organic insulating layer contains at least one material selected from the group consisting of polyimide resin, acrylic resin, novolac resin, etc. The inorganic insulating layer contains at least one material selected from the group consisting of silicon oxide (SiO_x ), silicon nitride (SiN_x ), silicon oxynitride (SiO_x N_y ), etc.

（保護層１６）
　保護層１６は、第２電極１４３の第１面上に設けられ、複数の発光素子１４を覆っている。保護層１６は、発光素子１４から出射される白色光に対して透光性を有している。保護層１６は、複数の発光素子１４等を保護することができる。例えば、保護層１６は、外部環境から複数の発光素子１４等への水分浸入を抑制することができる。また、第２電極１４３が金属層により構成されている場合には、保護層１６は、この金属層の酸化を抑制する機能を有していてもよい。(Protective layer 16)
The protective layer 16 is provided on the first surface of the second electrode 143 and covers the plurality of light-emitting elements 14. The protective layer 16 is translucent to white light emitted from the light-emitting elements 14. The protective layer 16 can protect the plurality of light-emitting elements 14 and the like. For example, the protective layer 16 can prevent moisture from entering the plurality of light-emitting elements 14 and the like from the external environment. Furthermore, when the second electrode 143 is formed of a metal layer, the protective layer 16 may have a function of preventing oxidation of this metal layer.

　保護層１６は、例えば、吸湿性が低い無機材料および有機材料の少なくとも一方を含む。保護層１６は、単層構造であってもよいし、多層構造であってもよい。保護層１６の厚さを厚くする場合には、多層構造とすることが好ましい。保護層１６における内部応力を緩和するためである。無機材料は、例えば、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）、酸化チタン（ＴｉＯ_ｘ）および酸化アルミニウム（ＡｌＯ_ｘ）等からなる群より選ばれた少なくとも１種を含む。有機材料は、例えば、熱硬化性樹脂組成物および感光性樹脂組成物等からなる群より選ばれた少なくとも１種の樹脂の硬化物を含む。感光性樹脂組成物は、例えば、紫外線硬化性樹脂組成物を含む。有機材料は、具体的には例えば、アクリル系樹脂、ポリイミド系樹脂、ノボラック系樹脂、エポキシ系樹脂、ノルボルネン系樹脂およびパリレン系樹脂等からなる群より選ばれた少なくとも１種を含む。The protective layer 16 includes, for example, at least one of an inorganic material and an organic material with low moisture absorption. The protective layer 16 may have a single-layer structure or a multilayer structure. When increasing the thickness of the protective layer 16, a multilayer structure is preferable. This is to alleviate internal stress in the protective layer 16. The inorganic material includes, for example, at least one selected from the group consisting of silicon oxide (SiO_x ), silicon nitride (SiN_x ), silicon oxynitride (SiO_x N_y ), titanium oxide (TiO_x ), and aluminum oxide (AlO_x ). The organic material includes, for example, a cured product of at least one resin selected from the group consisting of a thermosetting resin composition and a photosensitive resin composition. The photosensitive resin composition includes, for example, an ultraviolet-curable resin composition. Specific examples of the organic material include at least one selected from the group consisting of an acrylic resin, a polyimide resin, a novolac resin, an epoxy resin, a norbornene resin, and a parylene resin.

　保護層１６は、原子層が堆積された堆積層を含むことが好ましい。堆積層は、ＡＬＤ（Atomic Layer Deposition）層であってもよい。保護層１６が堆積層を含むことにより、保護層１６による水分浸入の抑制効果を向上させることができる。保護層１６は、例えば、金属酸化物または金属窒化物を含む。金属酸化物は、例えば、酸化アルミニウム（ＡｌＯ_ｘ）または酸化チタン（ＴｉＯ_ｘ）を含む。金属窒化物は、例えば、窒化チタン（ＴｉＮ_ｘ）を含む。The protective layer 16 preferably includes a deposition layer formed by depositing atomic layers. The deposition layer may be an ALD (Atomic Layer Deposition) layer. When the protective layer 16 includes a deposition layer, the effect of the protective layer 16 in suppressing moisture penetration can be improved. The protective layer 16 includes, for example, a metal oxide or a metal nitride. The metal oxide includes, for example, aluminum oxide (AlO_x ) or titanium oxide (TiO_x ). The metal nitride includes, for example, titanium nitride (TiN_x ).

（平坦化層１７）
　平坦化層１７は、保護層１６の第１面上に設けられている。平坦化層１７は、保護層１６の第１面の凹凸を埋め、平坦な第１面を保護層１６の上側に形成することができる。平坦化層１７は、発光素子１４から出射される白色光に対して透光性を有している。平坦化層１７は、例えば、有機材料および無機材料の少なくとも一方を含む。(Planarization layer 17)
The planarization layer 17 is provided on the first surface of the protective layer 16. The planarization layer 17 fills in the irregularities on the first surface of the protective layer 16, and a flat first surface can be formed on the upper side of the protective layer 16. The planarization layer 17 is translucent to the white light emitted from the light-emitting element 14. The planarization layer 17 includes, for example, at least one of an organic material and an inorganic material.

　有機材料は、例えば、感光性樹脂組成物の硬化物を含む。感光性樹脂組成物は、ポジ型の感光性樹脂組成物およびネガ型の感光性樹脂組成物のいずれを含んでもよい。感光性樹脂組成物は、具体的には例えば、ポリイミド、ポリイミド前駆体、ポリベンゾオキサゾール、ポリベンゾオキサゾール前駆体、アクリル系樹脂、フェノール系樹脂およびシロキサン系樹脂等からなる群より選ばれた少なくとも１種を含む。無機材料としては、保護層１６の無機材料と同様の材料を例示することができる。The organic material includes, for example, a cured product of a photosensitive resin composition. The photosensitive resin composition may include either a positive-type photosensitive resin composition or a negative-type photosensitive resin composition. Specific examples of the photosensitive resin composition include at least one selected from the group consisting of polyimide, polyimide precursor, polybenzoxazole, polybenzoxazole precursor, acrylic resin, phenolic resin, and siloxane resin. Examples of the inorganic material include the same materials as those of the protective layer 16.

（カラーフィルタ１８）
　カラーフィルタ１８は、いわゆるオンチップカラーフィルタ（On Chip Color Filter：ＯＣＣＦ）である。カラーフィルタ１８は、複数の発光素子１４の上方に設けられている。より具体的には、カラーフィルタ１８は、平坦化層１７の第１面上に設けられている。カラーフィルタ１８は、例えば、複数の着色層１８１Ｒと、複数の着色層１８１Ｇと、複数の着色層１８１Ｂとを含む。なお、以下の説明において、着色層１８１Ｒ、着色層１８１Ｇ、着色層１８１Ｂを特に区別せず総称する場合には、着色層１８１Ｒ、着色層１８１Ｇ、着色層１８１Ｂを単に着色層１８１ということがある。(Color filter 18)
The color filter 18 is a so-called on-chip color filter (OCCF). The color filter 18 is provided above the plurality of light-emitting elements 14. More specifically, the color filter 18 is provided on a first surface of the planarization layer 17. The color filter 18 includes, for example, a plurality of colored layers 181R, a plurality of colored layers 181G, and a plurality of colored layers 181B. In the following description, when the colored layers 181R, 181G, and 181B are referred to collectively without any particular distinction, the colored layers 181R, 181G, and 181B may be simply referred to as colored layers 181.

　複数の着色層１８１は、規定の配置パターンで平坦化層１７の第１面上に２次元配置されている。規定の配置パターンは、複数の副画素２の規定の配置パターンとして説明したとおりである。各着色層１８１は、発光素子１４の上方に設けられている。副画素２Ｒは、発光素子１４と、当該発光素子１４の上方に設けられた着色層１８１Ｒとを含む。副画素２Ｇは、発光素子１４と、当該発光素子１４の上方に設けられた着色層１８１Ｇとを含む。副画素２Ｂは、発光素子１４と、当該発光素子１４の上方に設けられた着色層１８１Ｂとを含む。The multiple colored layers 181 are two-dimensionally arranged on the first surface of the planarization layer 17 in a specified arrangement pattern. The specified arrangement pattern is as described above for the multiple sub-pixels 2. Each colored layer 181 is provided above a light-emitting element 14. Sub-pixel 2R includes a light-emitting element 14 and a colored layer 181R provided above the light-emitting element 14. Sub-pixel 2G includes a light-emitting element 14 and a colored layer 181G provided above the light-emitting element 14. Sub-pixel 2B includes a light-emitting element 14 and a colored layer 181B provided above the light-emitting element 14.

　着色層１８１Ｒは、赤色を有する。着色層１８１Ｒは、発光素子１４から出射される白色光のうち赤色光の成分を透過するのに対して、赤色光以外の成分を吸収することができる。着色層１８１Ｇは、緑色を有する。着色層１８１Ｇは、発光素子１４から出射される白色光のうち緑色光の成分を透過するのに対して、緑色光以外の成分を吸収することができる。着色層１８１Ｂは、青色を有する。着色層１８１Ｂは、発光素子１４から出射される白色光のうち青色光の成分を透過するのに対して、青色光以外の成分を吸収することができる。Coloring layer 181R has a red color. Coloring layer 181R transmits the red light component of the white light emitted from light-emitting element 14, but can absorb components other than red light. Coloring layer 181G has a green color. Coloring layer 181G transmits the green light component of the white light emitted from light-emitting element 14, but can absorb components other than green light. Coloring layer 181B has a blue color. Coloring layer 181B transmits the blue light component of the white light emitted from light-emitting element 14, but can absorb components other than blue light.

　着色層１８１Ｒは、例えば、赤色のカラーレジストを含む。着色層１８１Ｇは、例えば、緑色のカラーレジストを含む。着色層１８１Ｂは、例えば、青色のカラーレジストを含む。Colored layer 181R includes, for example, a red color resist. Colored layer 181G includes, for example, a green color resist. Colored layer 181B includes, for example, a blue color resist.

（平坦化層１９）
　平坦化層１９は、カラーフィルタ１８の第１面上に設けられている。平坦化層１９は、カラーフィルタ１８の第１面の凹凸を埋め、平坦な第１面をカラーフィルタ１８の上側に形成することができる。平坦化層１９は、カラーフィルタ１８から出射される赤色光、緑色光および青色光に対して透光性を有している。平坦化層１９の材料としては、平坦化層１７と同様の材料を例示することができる。(Planarization layer 19)
The planarization layer 19 is provided on the first surface of the color filter 18. The planarization layer 19 fills in the irregularities on the first surface of the color filter 18, and a flat first surface can be formed on the upper side of the color filter 18. The planarization layer 19 is translucent to the red light, green light, and blue light emitted from the color filter 18. Examples of materials for the planarization layer 19 include the same materials as those for the planarization layer 17.

（レンズアレイ２０）
　レンズアレイ２０は、平坦化層１９の第１面上に設けられている。レンズアレイ２０は、複数のレンズ２０１を含む。レンズ２０１は、発光素子１４から上方に出射され、着色層１８１を介して入射される光を正面方向に集光することができる。レンズ２０１は、発光素子１４側とは反対側に凸状の集光面を有する凸状レンズである。複数のレンズ２０１は、いわゆるオンチップマイクロレンズ（On Chip Microlens：ＯＣＬ）であり、規定の配置パターンで平坦化層１９の第１面上に２次元配置されている。規定の配置パターンは、複数の副画素２の規定の配置パターンとして説明したとおりである。レンズ２０１の中心は、平面視において発光素子１４の発光領域の中心と略一致している。(Lens array 20)
The lens array 20 is provided on the first surface of the planarization layer 19. The lens array 20 includes a plurality of lenses 201. The lenses 201 can collect light emitted upward from the light-emitting elements 14 and incident through the colored layer 181 in a forward direction. The lenses 201 are convex lenses having a convex collecting surface on the side opposite to the light-emitting elements 14. The plurality of lenses 201 are so-called on-chip microlenses (OCLs), and are two-dimensionally arranged on the first surface of the planarization layer 19 in a specified arrangement pattern. The specified arrangement pattern is as described above as the specified arrangement pattern of the plurality of sub-pixels 2. The center of the lens 201 substantially coincides with the center of the light-emitting region of the light-emitting element 14 in a planar view.

　レンズ２０１の集光面は、凸湾曲面状を有することが好ましい。凸湾曲面状としては、例えば、略放物面状または略半球面状等が挙げられるが、これらの形状に限定されるものではない。ここで、略放物面状または略半球面状は、厳密な意味での放物面状または半球面状に限られず、放物面状または半球面状に近いと視認される程度の形状も含む。例えば、公差や誤差等の範囲内で歪んだり変形したりした放物面状または半球面状を含む。The focusing surface of lens 201 preferably has a convex curved surface shape. Examples of convex curved surfaces include, but are not limited to, an approximately parabolic or approximately hemispherical shape. Here, an approximately parabolic or approximately hemispherical shape is not limited to a parabolic or hemispherical shape in the strict sense, but also includes shapes that are visually perceived as being close to a parabolic or hemispherical shape. For example, it includes a parabolic or hemispherical shape that is distorted or deformed within the range of tolerance, error, etc.

　レンズ２０１の屈折率ｎ_１は、封止樹脂層２１の屈折率ｎ_２に比べて高い。レンズ２０１の屈折率ｎ_１が封止樹脂層２１の屈折率ｎ_２に比べて高いことで、レンズ２０１と封止樹脂層２１の界面にて光を屈折させ、集光させることができる。したがって、光取り出し機能を向上させることができる。The refractive index_n1 of the lens 201 is higher than the refractive index_n2 of the sealing resin layer 21. Because the refractive index_n1 of the lens 201 is higher than the refractive index_n2 of the sealing resin layer 21, light can be refracted and focused at the interface between the lens 201 and the sealing resin layer 21. This makes it possible to improve the light extraction function.

　レンズ２０１は、例えば、可視光に対して透明な有機材料または無機材料を含む。有機材料は、例えば、紫外線硬化性樹脂組成物等の感光性樹脂組成物の硬化物を含む。無機材料は、例えば、窒化シリコン（ＳｉＮ_ｘ）および酸窒化シリコン（ＳｉＯ_ｘＮ_ｙ）等からなる群より選ばれた少なくとも１種を含む。レンズ２０１は、フィラーを含んでもいてもよい。レンズ２０１に含まれるフィラーの含有量を調整することにより、レンズ２０１の屈折率ｎ_１を調整することができる。フィラーは、中空フィラーであってもよい。フィラーは、無機フィラーであってもよい。無機フィラーは、例えば、酸化アルミニウム（ＡｌＯ_ｘ）、酸化チタン（ＴｉＯ_ｘ）および酸化ジルコニウム（ＺｒＯ_ｘ）等からなる群より選ばれた少なくとも１種を含む。The lens 201 includes, for example, an organic material or an inorganic material that is transparent to visible light. The organic material includes, for example, a cured product of a photosensitive resin composition such as an ultraviolet-curable resin composition. The inorganic material includes, for example, at least one material selected from the group consisting of silicon nitride (SiN_x ) and silicon oxynitride (SiO_x N_y ). The lens 201 may include a filler. The refractive index n₁ of the lens 201 can be adjusted by adjusting the content of the filler contained in the lens 201. The filler may be a hollow filler. The filler may be an inorganic filler. The inorganic filler includes, for example, at least one material selected from the group consisting of aluminum oxide (AlO_x ), titanium oxide (TiO_x ), zirconium oxide (ZrO_x ), and the like.

（封止樹脂層２１）
　封止樹脂層２１は、レンズアレイ２０を覆っている。封止樹脂層２１は、複数の発光素子１４等の各部材を湿気や衝撃等から保護することができる。封止樹脂層２１は、封止樹脂組成物の硬化物を含む。封止樹脂組成物は、例えば、熱硬化性樹脂組成物および感光性樹脂組成物等からなる群より選ばれた少なくとも１種を含む。感光性樹脂組成物は、例えば、紫外線硬化性樹脂組成物を含む。封止樹脂層２１は、ハードコート層により構成されていてもよい。この場合、表示装置１の耐擦傷性や耐候性等の特性を向上させることができる。(Sealing resin layer 21)
The encapsulating resin layer 21 covers the lens array 20. The encapsulating resin layer 21 can protect each component, such as the plurality of light-emitting elements 14, from moisture, impact, and the like. The encapsulating resin layer 21 includes a cured product of an encapsulating resin composition. The encapsulating resin composition includes, for example, at least one selected from the group consisting of a thermosetting resin composition and a photosensitive resin composition. The photosensitive resin composition includes, for example, an ultraviolet-curable resin composition. The encapsulating resin layer 21 may be configured with a hard coat layer. In this case, the scratch resistance, weather resistance, and other properties of the display device 1 can be improved.

［表示装置１の製造方法］
　以下、図７Ａから図８Ｃを参照して、一実施形態に係る表示装置１の製造方法の一例について説明する。[Manufacturing Method of Display Device 1]
Hereinafter, an example of a method for manufacturing the display device 1 according to an embodiment will be described with reference to FIGS. 7A to 8C.

（回路基板１０の形成工程）
　まず、複数の駆動トランジスタＴｒ１および複数の発光制御トランジスタＴｒ２が半導体基板１１１の第１面側に形成される。次に、複数の駆動トランジスタＴｒ１および複数の発光制御トランジスタＴｒ２を覆うように、層間絶縁層１１２が半導体基板１１１の第１面上に形成される。これにより、トランジスタ層１１が形成される。次に、トランジスタ層１１の第１面上に配線層１２が形成される。(Process for forming the circuit board 10)
First, a plurality of drive transistors Tr1 and a plurality of light-emission control transistors Tr2 are formed on the first surface side of the semiconductor substrate 111. Next, an interlayer insulating layer 112 is formed on the first surface of the semiconductor substrate 111 so as to cover the plurality of drive transistors Tr1 and the plurality of light-emission control transistors Tr2. This forms the transistor layer 11. Next, a wiring layer 12 is formed on the first surface of the transistor layer 11.

　次に、例えばＣＶＤ（Chemical Vapor Deposition）法およびスパッタリング法により、図７Ａに示されるように、層間絶縁層１３０ａ_１、酸化物半導体層１３３、ゲート絶縁層１３４、金属層１３１Ｍが順に配線層１２の第１面上に順に形成される。次に、例えばフォトリソグラフィ技術により、金属層１３１Ｍが平面視において正方形環状となるようにパターニングされる。これにより、図７Ｂに示されるように、複数のゲート電極１３１Ｇがゲート絶縁層１３４の第１面上に形成される。Next, as shown in FIG. 7A , for example, by CVD (Chemical Vapor Deposition) and sputtering, an interlayer insulating layer_130a1 , an oxide semiconductor layer 133, a gate insulating layer 134, and a metal layer 131M are formed in this order on the first surface of the wiring layer 12. Next, for example, by photolithography, the metal layer 131M is patterned into a square ring shape in a plan view. As a result, as shown in FIG. 7B , multiple gate electrodes 131G are formed on the first surface of the gate insulating layer 134.

　次に、例えばＣＶＤ法により、図７Ｃに示されるように、複数のゲート電極１３１Ｇを覆うように、第１絶縁層１３５ａ_１および第２絶縁層１３５ａ_２がゲート絶縁層１３４の第１面上に順に形成される。次に、例えばＣＭＰ（Chemical Mechanical Polishing）により、第２絶縁層１３５ａ_２の第１面を研磨し、平坦化する。次に、フォトレジスト層（図示せず）を第２絶縁層１３５ａ_２の第１面上に形成し、フォトレジスト層を露光および現像し、所定パターンを有するフォトレジスト層を形成する。次に、フォトレジスト層をマスクとして、図７Ｄに示されるように、第２絶縁層１３５ａ_２、第１絶縁層１３５ａ_１、ゲート絶縁層１３４および酸化物半導体層１３３が順にドライエッチングされる。これにより、これらの各層が平面視において正方形環状となるようにパターニングされ、複数の積層体１３０が層間絶縁層１３０ａ_１の第１面上に形成される。Next, as shown in FIG. 7C , a first insulating layer_135a1 and a second insulating layer_135a2 are sequentially formed on the first surface of the gate insulating layer 134 by, for example, a CVD method so as to cover the multiple gate electrodes 131G. Next, the first surface of the second insulating layer_135a2 is polished and planarized by, for example, CMP (Chemical Mechanical Polishing). Next, a photoresist layer (not shown) is formed on the first surface of the_second insulating layer 135a2, and the photoresist layer is exposed and developed to form a photoresist layer having a predetermined pattern. Next, using the photoresist layer as a mask, the second insulating layer_135a2 , the first insulating layer_135a1 , the gate insulating layer 134, and the oxide semiconductor layer 133 are sequentially dry-etched as shown in FIG. 7D . As a result, each of these layers is patterned to have a square ring shape in a plan view, and multiple stacked bodies 130 are formed on the first surface of the interlayer insulating layer_130a1 .

　上記ドライエッチングの際に、パターニングされた第２絶縁層１３５ａ_２は、第１絶縁層１３５ａ_１、ゲート絶縁層１３４および酸化物半導体層１３３をエッチングする際にハードマスクとして使用される。また、上記ドライエッチングの際に、イオンにより弾き飛ばされた酸化物半導体層１３３の構成材料が、積層体１３０の内周側面１３０Ｓ_１および外周側面１３０Ｓ_２に堆積される。これにより、図８Ａに示されるように、導電部１３２Ｄおよび導電部１３２Ｓがそれぞれ、積層体１３０の内周側面１３０Ｓ_１および外周側面１３０Ｓ_２に形成される。During the dry etching, the patterned second insulating layer_135a2 is used as a hard mask when etching the first insulating layer_135a1 , the gate insulating layer 134, and the oxide semiconductor layer 133. During the dry etching, the constituent material of the oxide semiconductor layer 133 that is repelled by ions is deposited on the inner peripheral side surface_130S1 and the outer peripheral side surface_130S2 of the stacked body 130. As a result, as shown in FIG. 8A , the conductive portion 132D and the conductive portion 132S are formed on the inner peripheral side surface_130S1 and the outer peripheral side surface_130S2 of the stacked body 130, respectively.

　次に、例えばＣＶＤ法により、積層体１３０を覆い、かつ、積層体１３０の中央の孔部と、隣接する積層体１３０間の凹部とを埋めるように、絶縁層を層間絶縁層１３０ａ１の第１面上に形成する。次に、例えばＣＭＰにより、絶縁層の第１面を研磨し、平坦化する。これにより、図８Ｂに示されるように、中央絶縁層１３０ａ_３が、積層体１３０の中央の孔部に形成され、かつ、素子分離用絶縁層１３０ａ_４が、隣接する積層体１３０間の凹部に形成される。Next, an insulating layer is formed on the first surface of the interlayer insulating layer 130a1 by, for example, CVD so as to cover the stacked body 130 and fill the central hole of the stacked body 130 and the recesses between adjacent stacked bodies 130. Next, the first surface of the insulating layer is polished and planarized by, for example, CMP. As a result, as shown in FIG. 8B , a central insulating layer_130a3 is formed in the central hole of the stacked body 130, and an element isolation insulating layer_130a4 is formed in the recesses between adjacent stacked bodies 130.

　次に、例えばフォトリソグラフィ技術により、素子分離用絶縁層１３０ａ_４の第１面から配線１２ｃ_１の第１面まで到達する複数の孔部、および素子分離用絶縁層１３０ａ_４の第１面から配線１２ｃ_２の第１面まで到達する複数の孔部を、素子分離用絶縁層１３０ａ_４および層間絶縁層１３０ａ_１にわたって形成する。次に、それらの複数の孔部にビア１３ａ_１、１３ａ_２を形成する。Next, for example, by photolithography, a plurality of holes reaching from the first surface of the element isolation insulating layer_130a4 to the first surface of the wiring_12c1 and a plurality of holes reaching from the first surface of the element isolation insulating layer_130a4 to the first surface of the wiring_12c2 are formed through the element isolation insulating layer_130a4 and the interlayer insulating layer_130a1 . Next, vias_13a1 and_13a2 are formed in these plurality of holes.

　次に、積層体１３０の第１面、中央絶縁層１３０ａ_３の第１面および素子分離用絶縁層１３０ａ_４の第１面に亘って金属層を形成した後、例えばフォトリソグラフィ技術により、当該金属層をパターニングする。これにより、図８Ｃに示されるように、複数のソース電極１３１Ｓが素子分離用絶縁層１３０ａ_４の第１面と層間絶縁層１３５の第１面の境界部上に形成され、かつ、複数のドレイン電極１３１Ｄが中央絶縁層１３０ａ_３の第１面と層間絶縁層１３５の第１面上の境界部上に形成される。Next, a metal layer is formed over the first surface of the stacked body 130, the first surface of the central insulating layer_130a3 , and the first surface of the element isolation insulating layer_130a4 , and then the metal layer is patterned by, for example, photolithography. As a result, as shown in FIG. 8C , a plurality of source electrodes 131S are formed on the boundary between the first surface of the element isolation insulating layer_130a4 and the first surface of the interlayer insulating layer 135, and a plurality of drain electrodes 131D are formed on the boundary between the first surface of the central insulating layer_130a3 and the first surface of the interlayer insulating layer 135.

　次に、例えばＣＶＤ法により、複数のソース電極１３１Ｓおよび複数のドレイン電極１３１Ｄを覆うように、層間絶縁層１３０ａ_２が形成される。次に、例えばフォトリソグラフィ技術により、層間絶縁層１３０ａ_２の第１面からスイッチングトランジスタＴｒ４のソース電極１３１Ｓの第１面まで到達する複数の孔部を層間絶縁層１３０ａ_２に形成する。次に、それらの複数の孔部にビア１３ｂ_１を形成する。以上の工程により、回路基板１０が得られる。Next, an interlayer insulating layer_130a2 is formed by, for example, CVD so as to cover the plurality of source electrodes 131S and the plurality of drain electrodes 131D. Next, by, for example, photolithography, a plurality of holes are formed in the interlayer insulating layer_130a2 , extending from the first surface of the interlayer insulating layer_130a2 to the first surface of the source electrode 131S of the switching transistor Tr4. Next, vias_13b1 are formed in the plurality of holes. Through the above steps, the circuit board 10 is obtained.

（回路基板１０上の各層の形成工程）
　回路基板１０の第１面上に複数の第１電極１４１、絶縁層１５、ＯＬＥＤ層１４２、第２電極１４３、保護層１６、平坦化層１７、カラーフィルタ１８、平坦化層１９、レンズアレイ２０および封止樹脂層２１を順に形成する。これにより、一実施形態に係る表示装置１が得られる。(Process for forming each layer on the circuit board 10)
A plurality of first electrodes 141, an insulating layer 15, an OLED layer 142, a second electrode 143, a protective layer 16, a planarizing layer 17, a color filter 18, a planarizing layer 19, a lens array 20, and a sealing resin layer 21 are formed in this order on the first surface of the circuit board 10. In this way, a display device 1 according to one embodiment is obtained.

［作用効果］
　一実施形態に係る表示装置１の作用効果の理解を容易にするために、一実施形態に係る表示装置１と比較例に係る表示装置とを比較して説明する。[Action and effect]
To facilitate understanding of the effects of the display device 1 according to the embodiment, the display device 1 according to the embodiment will be described in comparison with a display device according to a comparative example.

　図９Ａは、比較例に係る表示装置のトランジスタ層２３０の断面図である。図９Ｂは、比較例に係る表示装置のトランジスタ層２３０の平面図である。トランジスタ層２３０は、複数のトランジスタＴｒと、保護層２３５と、層間絶縁層２３０ａ_１、２３０ａ_２、２３０ａ_３とを備える。トランジスタＴｒは、酸化物半導体層２３３と、ゲート絶縁層２３４と、ゲート電極２３１Ｇと、ソース電極２３１Ｓと、ドレイン電極２３１Ｄとを有する。保護層２３５および層間絶縁層２３０ａ_２は、複数のコンタクトホール２３１ＳＨ、２３１ＤＳを有している。ソース電極２３１Ｓは、コンタクトホール２３１ＳＨを介して酸化物半導体層２３３のソース領域２３３Ｓに接続されている。ドレイン電極２３１Ｄは、コンタクトホール２３１ＤＨを介して酸化物半導体層２３３のドレイン領域２３３Ｄに接続されている。9A is a cross-sectional view of a transistor layer 230 of a display device according to a comparative example. FIG. 9B is a plan view of the transistor layer 230 of the display device according to the comparative example. The transistor layer 230 includes a plurality of transistors Tr, a protective layer 235, and interlayer insulating layers_230a1 ,_230a2 , and_230a3 . The transistor Tr includes an oxide semiconductor layer 233, a gate insulating layer 234, a gate electrode 231G, a source electrode 231S, and a drain electrode 231D. The protective layer 235 and the interlayer insulating layer_230a2 include a plurality of contact holes 231SH and 231DS. The source electrode 231S is connected to a source region 233S of the oxide semiconductor layer 233 via the contact hole 231SH. The drain electrode 231D is connected to a drain region 233D of the oxide semiconductor layer 233 via a contact hole 231DH.

　トランジスタ層２３０の形成工程において、酸化物半導体層２３３を平面視において矩形状となるように加工する際に、酸化物半導体層２３３の側面（加工端）にダメージ層が形成され、エッチングガス、酸素、水素に起因するドナーが生成されることがある。このようなドナーが長辺側の側面（加工端）に生成されると、長辺側の側面を介してソース領域２３３Ｓ－ドレイン領域２３３Ｄ間にリーク電流が発生する虞がある。すなわち、寄生チャネルが長辺側の側面に形成されるため、チャネルがオフしない状態となる虞がある。During the process of forming the transistor layer 230, when the oxide semiconductor layer 233 is processed to have a rectangular shape in a plan view, a damaged layer may form on the side surface (processed edge) of the oxide semiconductor layer 233, and donors due to etching gas, oxygen, and hydrogen may be generated. If such donors are generated on the side surface (processed edge) of the long side, there is a risk that a leakage current will occur between the source region 233S and the drain region 233D via the side surface of the long side. In other words, a parasitic channel will be formed on the side surface of the long side, and there is a risk that the channel will not turn off.

　また、コンタクトホール２３１ＳＨ、２３１ＤＨの形成位置によっては、コンタクトホール２３１ＳＨ、２３１ＤＨの形成時に、水素の拡散や、酸素の引き抜きによるドナー生成の影響がアクティブ領域まで及ぶ虞がある。このような影響を抑制しようとすると、コンタクトホール２３１ＳＨ、２３１ＤＨの開口面積、コンタクトホール２３１ＳＨ、２３１ＤＨの数量およびコンタクトホール２３１ＳＨ、２３１ＤＨから酸化物半導体層２３３のアクティブ領域までの距離に制約が生じ、ソース領域２３３Ｓおよびドレイン領域２３３Ｄを縮小化することが困難となる虞がある。したがって、トランジスタ（半導体素子）Ｔｒを小型化することが困難となる虞がある。Furthermore, depending on the formation positions of the contact holes 231SH, 231DH, there is a risk that the effects of hydrogen diffusion and donor generation due to oxygen extraction during the formation of the contact holes 231SH, 231DH may extend to the active region. Attempting to suppress such effects would impose restrictions on the opening area of the contact holes 231SH, 231DH, the number of contact holes 231SH, 231DH, and the distance from the contact holes 231SH, 231DH to the active region of the oxide semiconductor layer 233, which could make it difficult to reduce the size of the source region 233S and the drain region 233D. This could make it difficult to miniaturize the transistor (semiconductor element) Tr.

　一実施形態に係る表示装置１のトランジスタ層１３では、酸化物半導体層１３３が平面視において環状を有するため、ソース電極１３１Ｓの導電部１３２Ｓが接続される外周側面（外周側の加工端）と、ドレイン電極１３１Ｄの導電部１３２Ｄが接続される内周側面（内周側の加工端）は独立し繋がっていない。このため、比較例に係る表示装置のトランジスタ層２３０におけるような、長辺側の側面を介してのリーク電流の発生がない。すなわち、酸化物半導体層１３３に対する寄生チャネルの形成を抑制することができる。In the transistor layer 13 of the display device 1 according to one embodiment, the oxide semiconductor layer 133 has a ring shape in a plan view, so the outer peripheral side surface (the processed end on the outer peripheral side) to which the conductive portion 132S of the source electrode 131S is connected and the inner peripheral side surface (the processed end on the inner peripheral side) to which the conductive portion 132D of the drain electrode 131D is connected are independent and not connected. As a result, no leakage current occurs through the side surface on the long side, as occurs in the transistor layer 230 of the display device according to the comparative example. In other words, the formation of a parasitic channel in the oxide semiconductor layer 133 can be suppressed.

　導電部１３２Ｓが酸化物半導体層１３３の外周側面に接続され、かつ、導電部１３２Ｄが酸化物半導体層１３３の内周側面に接続されている。これにより、導電部１３２Ｓ、１３２Ｄのフットプリントを縮小化し、書込みトランジスタＴｒ３およびスイッチングトランジスタＴｒ４を小型化することができる。The conductive portion 132S is connected to the outer peripheral side surface of the oxide semiconductor layer 133, and the conductive portion 132D is connected to the inner peripheral side surface of the oxide semiconductor layer 133. This reduces the footprint of the conductive portions 132S and 132D, allowing the write transistor Tr3 and the switching transistor Tr4 to be made smaller.

　上記のように、導電部１３２Ｓが酸化物半導体層１３３の外周側面に接続され、かつ、導電部１３２Ｄが酸化物半導体層１３３の内周側面に接続されていることで、導電部１３２Ｓの接続箇所（酸化物半導体層１３３の外周側面）と酸化物半導体層１３３のアクティブ領域との距離、および導電部１３２Ｄの接続箇所（酸化物半導体層１３３の内周側面）と酸化物半導体層１３３のアクティブ領域との距離が保たれる。したがって、積層体１３０の形成時における水素の拡散や、酸素の引き抜きによるドナー生成の影響が酸化物半導体層１３３のアクティブ領域まで及ぶのを抑制することができる。よって、書込みトランジスタＴｒ３およびスイッチングトランジスタＴｒ４の特性を安定化させることができる。
　また、導電部１３２Ｓおよび導電部１３２Ｄが上記のような接続形態を有することで、チャネル幅を拡大することもできる。As described above, the conductive portion 132S is connected to the outer peripheral side surface of the oxide semiconductor layer 133, and the conductive portion 132D is connected to the inner peripheral side surface of the oxide semiconductor layer 133. This maintains the distance between the connection point of the conductive portion 132S (the outer peripheral side surface of the oxide semiconductor layer 133) and the active region of the oxide semiconductor layer 133, and the distance between the connection point of the conductive portion 132D (the inner peripheral side surface of the oxide semiconductor layer 133) and the active region of the oxide semiconductor layer 133. This prevents the effects of hydrogen diffusion and donor generation due to oxygen extraction during the formation of the stacked body 130 from reaching the active region of the oxide semiconductor layer 133. This stabilizes the characteristics of the write transistor Tr3 and the switching transistor Tr4.
Furthermore, by having the conductive portion 132S and the conductive portion 132D connected in the above manner, the channel width can also be increased.

　ソース電極１３１Ｓは平面視において環状を有するため、ソース電極１３１Ｓから配線を様々な方向に引き出すことが可能である。したがって、ソース電極１３１Ｓに対する配線のレイアウトの自由度を向上させることができる。これにより、例えば、ソース電極１３１Ｓに対して最短経路の結線が可能となる。Because the source electrode 131S has a ring shape in a plan view, it is possible to extend wiring from the source electrode 131S in various directions. This improves the degree of freedom in the layout of wiring for the source electrode 131S. This makes it possible, for example, to connect wiring to the source electrode 131S via the shortest possible route.

　一実施形態に係る表示装置１の製造方法では、酸化物半導体層１３３のエッチング加工時の堆積物（副生成物）を利用して導電部１３２Ｓ、１３２Ｄを形成することができる。したがって、表示装置１の製造工程を簡略化することができる。In one embodiment of the manufacturing method for the display device 1, the conductive portions 132S and 132D can be formed by utilizing deposits (by-products) generated during the etching process of the oxide semiconductor layer 133. This simplifies the manufacturing process for the display device 1.

　一実施形態に係る表示装置１の製造方法では、第２絶縁層１３５ａ_２をハードマスクとして使用して、酸化物半導体層１３３をドライエッチングすることができる。このため、ドライエッチングによる加工ダメージを酸化物半導体層１３３の内周側面および外周側面に制限することができる。したがって、ドライエッチングによる加工ダメージがチャネル領域に及ぼす影響を抑制することができる。In the manufacturing method of the display device 1 according to the embodiment, the second insulating layer_135a2 can be used as a hard mask to dry-etch the oxide semiconductor layer 133. This makes it possible to limit processing damage caused by dry etching to the inner and outer peripheral side surfaces of the oxide semiconductor layer 133. This makes it possible to suppress the influence of processing damage caused by dry etching on the channel region.

＜３　変形例＞
［変形例１］
　上記一実施形態では、書込みトランジスタＴｒ３が、酸化物半導体層１３３をドライエッチングすることにより堆積される堆積物を含む導電部１３２Ｓおよび導電部１３２Ｄを有する例について説明した（図５Ａ参照）。しかしながら、書込みトランジスタＴｒ３の構成はこの例に限定されるものではない。<3. Modified Examples>
[Modification 1]
In the above embodiment, an example has been described in which the write transistor Tr3 includes the conductive portion 132S and the conductive portion 132D that include deposits deposited by dry etching the oxide semiconductor layer 133 (see FIG. 5A ). However, the configuration of the write transistor Tr3 is not limited to this example.

　例えば、図１０に示されるように、書込みトランジスタＴｒ３が、導電部１３２Ｄに代えて、金属を含む導電部１３６Ｄを有してもよい。導電部１３６Ｄは、平面視において正方形状を有している。より具体的には、導電部１３６Ｄは、中実の正四角柱状を有している。導電部１３６Ｄは、ドレイン電極１３１Ｄと同様の金属により構成され、ドレイン電極１３１Ｄと一体となっていてもよい。導電部１３６Ｄに含まれる金属としては、例えば、ゲート電極１３１Ｇと同様の金属を例示することができる。ゲート電極１３１Ｇおよび導電部１３２Ｓは、平面視において１３６Ｄを中心とする同心状を有している。For example, as shown in FIG. 10, the write transistor Tr3 may have a conductive portion 136D containing a metal instead of the conductive portion 132D. The conductive portion 136D has a square shape in a plan view. More specifically, the conductive portion 136D has a solid regular square prism shape. The conductive portion 136D may be made of the same metal as the drain electrode 131D and may be integrated with the drain electrode 131D. An example of the metal contained in the conductive portion 136D is the same metal as the gate electrode 131G. The gate electrode 131G and the conductive portion 132S are concentric with 136D as the center in a plan view.

　上記のように書込みトランジスタＴｒ３が導電部１３２Ｄに代えて導電部１３６Ｄを有する場合、図１０に示されるように、酸化物半導体層１３３が中央部に孔部を有さず、酸化物半導体層１３３の第１面の中央部が、ゲート電極１３１Ｇの孔部（開口）から露出していてもよい。そして、導電部１３６Ｄの底面が、酸化物半導体層１３３の第１面に接続されていてもよい。When the write transistor Tr3 has a conductive portion 136D instead of the conductive portion 132D as described above, the oxide semiconductor layer 133 may not have a hole in the center, and the center of the first surface of the oxide semiconductor layer 133 may be exposed through the hole (opening) in the gate electrode 131G, as shown in FIG. 10. The bottom surface of the conductive portion 136D may be connected to the first surface of the oxide semiconductor layer 133.

　スイッチングトランジスタＴｒ４が、上記の書込みトランジスタＴｒ３と同様に、上記堆積物を含む導電部１３２Ｄに代えて、金属を含む導電部１３６Ｄを有していてもよい。Similar to the write transistor Tr3 described above, the switching transistor Tr4 may have a conductive portion 136D containing metal instead of the conductive portion 132D containing the deposits described above.

　書込みトランジスタＴｒ３が、上記堆積物を含む導電部１３２Ｓに代えて、金属を含む導電部（図示せず）を有してもよい。当該導電部は、ソース電極１３１Ｓと同様の金属により構成され、ソース電極１３１Ｓと一体となっていてもよい。また、スイッチングトランジスタＴｒ４が、上記堆積物を含む導電部１３２Ｄに代えて、金属を含む導電部を有していてもよい。The write transistor Tr3 may have a conductive portion (not shown) containing metal instead of the conductive portion 132S containing the deposits. This conductive portion may be made of the same metal as the source electrode 131S and may be integrated with the source electrode 131S. Furthermore, the switching transistor Tr4 may have a conductive portion containing metal instead of the conductive portion 132D containing the deposits.

　図１１に示されるように、導電部１３２Ｓが、第１部分１３２Ｓ_１と第２部分１３２Ｓ_２とを有していてもよい。導電部１３２Ｄが、第１部分１３２Ｄ_１と第２部分１３２Ｄ_２とを有していてもよい。第１部分１３２Ｓ_１および第２部分１３２Ｓ_２は、層間絶縁層１３０ａ_１からソース電極１３１Ｓに向かって第１部分１３２Ｓ_１および第２部分１３２Ｓ_２の順序で積層されている。第１部分１３２Ｄ_１および第２部分１３２Ｄ_２は、層間絶縁層１３０ａ１からドレイン電極１３１Ｄに向かって第１部分１３２Ｄ_１および第２部分１３２Ｄ_２の順序で積層されている。11 , the conductive portion 132S may have a first portion_132S1 and a second portion_132S2 . The conductive portion 132D may have a first portion_132D1 and a second portion_132D2 . The first portion_132S1 and the second portion_132S2 are stacked in this order from the interlayer insulating layer_130a1 toward the source electrode_131S ._The first portion_132D1and the second portion_132D2 are stacked_in this order from the interlayer insulating layer 130a1 toward the drain electrode 131D.

　第１部分１３２Ｓ_１、１３２Ｄ_１と酸化物半導体層１３３は、同種の金属を含むことが好ましい。第１部分１３２Ｓ_１、１３２Ｄ_１は、例えば、透明導電材料を含む。透明導電材料は、例えば、酸化物半導体層１３３をドライエッチングすることにより堆積される堆積物を含む。透明導電材料は、例えば、透明導電性酸化物である。The first portions 132S₁ and 132D₁ and the oxide semiconductor layer 133 preferably contain the same type of metal. The first portions 132S₁ and 132D₁ include, for example, a transparent conductive material. The transparent conductive material includes, for example, a deposit deposited by dry etching the oxide semiconductor layer 133. The transparent conductive material is, for example, a transparent conductive oxide.

　第２部分１３２Ｓ_２、１３２Ｄ_２は、例えば、金属を含む。第２部分１３２Ｓ_２は、ソース電極１３１Ｓと同様の金属により構成され、ソース電極１３１Ｓと一体となっていてもよい。第２部分１３２Ｄ_２は、ドレイン電極１３１Ｄと同様の金属により構成され、ドレイン電極１３１Ｄと一体となっていてもよい。第２部分１３２Ｓ_２、１３２Ｄ_２に含まれる金属としては、例えば、ゲート電極１３１Ｇと同様の金属を例示することができる。第２部分１３２Ｓ_２に含まれる金属と第２部分１３２Ｄ_２に含まれる金属の種類が同一であってもよいし、異なっていてもよい。The second portions_132S2 and_132D2 include, for example, a metal. The second portion_132S2 may be made of the same metal as the source electrode 131S and may be integrated with the source electrode 131S. The_second portion 132D2 may be made of the same metal as the drain electrode 131D and may be integrated with the drain electrode 131D. An example of the metal included in the second portions_132S2 and_132D2 is the same metal as the gate electrode 131G. The type of metal included in the second portion_132S2 and the type of metal included in the second portion_132D2 may be the same or different.

　図１２に示されるように、第１部分１３２Ｓ_１および第２部分１３２Ｓ_２が積層体１３０の外周側面１３０Ｓ_２上に順に積層され、第２部分１３２Ｓ_２が第１部分１３２Ｓ_１を覆っていてもよい。第１部分１３２Ｄ_１および第２部分１３２Ｄ_２が積層体１３０の内周側面１３０Ｓ_１上に順に積層され、第２部分１３２Ｄ_２が第１部分１３２Ｄ_１を覆っていてもよい。12, the first portion_132S1 and the second portion_132S2 may be stacked in order on the outer peripheral side surface 130S2 of the laminate₁₃₀ , with the second portion_132S2 covering the first portion_132S1 . The first portion_132D1 and the second portion_132D2 may be stacked in order on the inner peripheral side surface 130S1 of the laminate₁₃₀ , with the second portion_132D2 covering the first portion_132D1 .

［変形例２］
　上記一実施形態では、書込みトランジスタＴｒ３が、ゲート絶縁層１３４およびゲート電極１３１Ｇを酸化物半導体層１３３の第１面上に順に有する例について説明した（図５Ａ参照）。しかしながら、書込みトランジスタＴｒ３の構成はこの例に限定されるものではなく、図１３に示されるように、書込みトランジスタＴｒ３が、ゲート絶縁層１３４およびゲート電極１３１Ｇを酸化物半導体層１３３の第２面上に順に有していてもよい。
ゲート絶縁層１３４は、積層体１３０の中央部に孔部を有さず、積層体１３０の中央の孔部を塞いでいてもよい。この場合、導電部１３２Ｄの下端は、ゲート絶縁層１３４の第１面上に位置していてもよい。また、ゲート絶縁層１３４は、隣接する積層体１３０の間で繋がっていてもよい。スイッチングトランジスタＴｒ４も、上記の書込みトランジスタＴｒ３と同様の層構成を有していてもよい。[Modification 2]
In the above embodiment, an example has been described in which the write transistor Tr3 has the gate insulating layer 134 and the gate electrode 131G, in that order, on the first surface of the oxide semiconductor layer 133 (see FIG. 5A ). However, the configuration of the write transistor Tr3 is not limited to this example, and the write transistor Tr3 may have the gate insulating layer 134 and the gate electrode 131G, in that order, on the second surface of the oxide semiconductor layer 133, as shown in FIG.
The gate insulating layer 134 may not have a hole in the center of the stack 130, but may close the hole in the center of the stack 130. In this case, the lower end of the conductive portion 132D may be located on the first surface of the gate insulating layer 134. Also, the gate insulating layer 134 may be connected between adjacent stacks 130. The switching transistor Tr4 may also have a layer structure similar to that of the above-mentioned write transistor Tr3.

［変形例３］
　上記一実施形態では、ドレイン電極１３１Ｄが、中央絶縁層１３０ａ_３の第１面と層間絶縁層１３５の第１面上の境界部上に設けられており、導電部１３２Ｄの上端に接続されている例について説明した（図５Ａ参照）。しかしながら、書込みトランジスタＴｒ３の構成はこの例に限定されるものではなく、図１４に示されるように、積層体１３０が中央部に孔部を有さず、ドレイン電極１３１Ｄが酸化物半導体層１３３の第２面（発光素子１４側とは反対側の面）の中央部に直接形成されていてもよい。この場合、ゲート電極１３１Ｇは、平面視において酸化物半導体層１３３の外周側面とドレイン電極１３１Ｄの間に設けられていてもよい。スイッチングトランジスタＴｒ４も、上記の書込みトランジスタＴｒ３と同様の構成を有していてもよい。[Modification 3]
In the above embodiment, an example has been described in which the drain electrode 131D is provided on the boundary between the first surface of the central insulating layer_130a3 and the first surface of the interlayer insulating layer 135 and is connected to the upper end of the conductive portion 132D (see FIG. 5A ). However, the configuration of the write transistor Tr3 is not limited to this example. As shown in FIG. 14 , the stacked body 130 may not have a hole in the center, and the drain electrode 131D may be formed directly in the center of the second surface (the surface opposite to the light-emitting element 14) of the oxide semiconductor layer 133. In this case, the gate electrode 131G may be provided between the outer peripheral side surface of the oxide semiconductor layer 133 and the drain electrode 131D in a plan view. The switching transistor Tr4 may also have a configuration similar to that of the write transistor Tr3.

［変形例４］
　上記一実施形態では、書込みトランジスタＴｒ３がゲート絶縁層１３４およびゲート電極１３１Ｇを酸化物半導体層１３３の第１面上に順に有する例について説明した。しかしながら、書込みトランジスタＴｒ３の構成はこの例に限定されるものではなく、図１５に示されるように、書込みトランジスタＴｒ３が、ゲート絶縁層１３４Ｉ_１およびゲート電極１３１Ｇ_１を酸化物半導体層１３３の第１面上に順に有し、かつ、ゲート絶縁層１３４Ｉ_２およびゲート電極１３１Ｇ_２を酸化物半導体層１３３の第２面上に順に有していてもよい。すなわち、酸化物半導体層１３３は、ゲート電極１３１Ｇ_１とゲート電極１３１Ｇ_２の間に設けられていてもよい。ゲート電極１３１Ｇ_２は、ゲート電極１３１Ｇ_１と同様に、平面視において酸化物半導体層１３３の外周側面と中央部の間に設けられている。ゲート電極１３１Ｇ_１およびゲート電極１３１Ｇ_２はそれぞれ、第１ゲートおよび第２ゲートの一例である。ゲート絶縁層１３４Ｉ_２は、積層体１３０の中央部に孔部を有さず、積層体１３０の中央の孔部を塞いでいてもよい。この場合、導電部１３２Ｄの下端は、ゲート絶縁層１３４Ｉ_２の第１面上に位置していてもよい。ゲート絶縁層１３４Ｉ_２は、隣接する積層体１３０の間で繋がっていてもよい。スイッチングトランジスタＴｒ４も、上記の書込みトランジスタＴｒ３と同様の層構成を有していてもよい。[Modification 4]
In the above embodiment, an example has been described in which the write transistor Tr3 has the gate insulating layer 134 and the gate electrode 131G, in that order, on the first surface of the oxide semiconductor layer 133. However, the configuration of the write transistor Tr3 is not limited to this example. As shown in FIG. 15 , the write transistor_Tr3 may have the gate insulating layer_134I1 and the gate electrode 131G1, in that order, on the first surface of the oxide semiconductor layer 133, and the gate insulating layer_134I2 and the gate electrode_131G2 , in that order, on the second surface_of the oxide semiconductor layer 133. That is, the oxide semiconductor layer₁₃₃ may be provided between the gate electrodes 131G1 and_131G2 . Like the gate electrode_131G1 , the gate electrode 131G2 is provided between the outer peripheral side surface and the center of the oxide semiconductor layer 133 in a planar view. The gate electrodes_131G1 and_131G2 are examples of a first gate and a second gate, respectively. The gate insulating layer_134I2 may not have a hole in the center of the stack 130, but may close the hole in the center of the stack 130. In this case, the lower end of the conductive portion 132D may be located on the first surface of the gate insulating layer_134I2 . The gate insulating layer_134I2 may be connected between adjacent stacks 130. The switching transistor Tr4 may also have a layer structure similar to that of the write transistor Tr3.

［変形例５］
　上記一実施形態では、１つの積層体１３０の内周側面および外周側面がそれぞれ、導電部１３２Ｓおよび導電部１３２Ｄに接続されている例について説明した。しかしながら、導電部１３２Ｓおよび導電部１３２Ｄに接続される積層体１３０の数は１つに限定されず、複数であってもよい。具体的には例えば、図１６に示されるように、２つの積層体１３０Ａ、１３０Ｂの内周側面および外周側面がそれぞれ、導電部１３２Ｓおよび導電部１３２Ｄに接続されていてもよい。積層体１３０Ａ、１３０Ｂは、この順序で層間絶縁層１３０ａ１の第１面上に積層されている。積層体１３０Ｂは、上記一実施形態における積層体１３０と同様の構成を有している。積層体１３０Ａは、層間絶縁層１３５が第１絶縁層１３５ａ_１からなる単層構造の層間絶縁層であること以外は、積層体１３０Ｂと同様である。導電部１３２Ｓは、積層体１３０Ａ、１３０Ｂそれぞれの酸化物半導体層１３３の外周側面に接続され、導電部１３２Ｄは、積層体１３０Ａ、１３０Ｂそれぞれの酸化物半導体層１３３の内周側面に接続される。[Modification 5]
In the above embodiment, an example was described in which the inner peripheral side surface and the outer peripheral side surface of one laminate 130 are connected to the conductive portion 132S and the conductive portion 132D, respectively. However, the number of laminates 130 connected to the conductive portion 132S and the conductive portion 132D is not limited to one, and may be multiple. Specifically, for example, as shown in FIG. 16 , the inner peripheral side surface and the outer peripheral side surface of two laminates 130A and 130B may be connected to the conductive portion 132S and the conductive portion 132D, respectively. The laminates 130A and 130B are stacked in this order on the first surface of the interlayer insulating layer 130a1. The laminate 130B has the same configuration as the laminate 130 in the above embodiment. The laminate 130A is similar to the laminate 130B except that the interlayer insulating layer 135 is a single-layer interlayer insulating layer made of a first insulating layer_135a1 . The conductive portion 132S is connected to the outer peripheral side surface of the oxide semiconductor layer 133 of each of the stacked bodies 130A and 130B, and the conductive portion 132D is connected to the inner peripheral side surface of the oxide semiconductor layer 133 of each of the stacked bodies 130A and 130B.

　図１７Ａは、図１６に示される積層構造により構成される回路の結線図である。図１７Ｂは、図１７Ａの結線図を見易く表記したものである。図１７Ａおよび図１７Ｂに示されるように、図１６に示される積層構造では、トランジスタＴｒ３１、Ｔｒ３２が構成される。なお、上記一実施形態において書込みトランジスタＴｒ３に代えて、上記のトランジスタＴｒ３１、Ｔｒ３２が設けられてもよいし、上記一実施形態においてスイッチングトランジスタＴｒ４に代えて、上記のトランジスタＴｒ３１、Ｔｒ３２が設けられてもよい。FIG. 17A is a wiring diagram of a circuit configured with the stacked structure shown in FIG. 16. FIG. 17B is an easier-to-read version of the wiring diagram of FIG. 17A. As shown in FIGS. 17A and 17B, the stacked structure shown in FIG. 16 is configured with transistors Tr31 and Tr32. Note that in the above embodiment, the write transistor Tr3 may be replaced by the transistors Tr31 and Tr32, and in the above embodiment, the switching transistor Tr4 may be replaced by the transistors Tr31 and Tr32.

［変形例６］
　上記一実施形態では、積層体１３０は、平面視において正方形環状を有している例について説明した。しかしながら、積層体１３０の形状はこの例に限定されるものではない。例えば、図１８に示されるように、積層体１３０は、平面視において円環状を有していてもよい。すなわち、酸化物半導体層１３３、ゲート絶縁層１３４、ゲート電極１３１Ｇ、ソース電極１３１Ｓ、ドレイン電極１３１Ｄ、導電部１３２Ｓおよび導電部１３２Ｄは、平面視において円環状を有していてもよい。また、積層体１３０は、平面視において、正方形環状以外の多角形環状、または楕円環状を有していてもよい。すなわち、酸化物半導体層１３３、ゲート絶縁層１３４、ゲート電極１３１Ｇ、ソース電極１３１Ｓ、ドレイン電極１３１Ｄ、導電部１３２Ｓおよび導電部１３２Ｄは、平面視において、正方形環状以外の多角形環状、または楕円環状を有していてもよい。[Modification 6]
In the above embodiment, an example has been described in which the stacked body 130 has a square ring shape in a plan view. However, the shape of the stacked body 130 is not limited to this example. For example, as shown in FIG. 18 , the stacked body 130 may have a circular ring shape in a plan view. That is, the oxide semiconductor layer 133, the gate insulating layer 134, the gate electrode 131G, the source electrode 131S, the drain electrode 131D, the conductive portion 132S, and the conductive portion 132D may have a circular ring shape in a plan view. Furthermore, the stacked body 130 may have a polygonal ring shape other than a square ring, or an elliptical ring shape in a plan view. That is, the oxide semiconductor layer 133, the gate insulating layer 134, the gate electrode 131G, the source electrode 131S, the drain electrode 131D, the conductive portion 132S, and the conductive portion 132D may have a polygonal ring shape other than a square ring, or an elliptical ring shape in a plan view.

　ここで、正方形環状以外の多角形環状は、正方形環状以外の正多角形環状であってもよいし、正多角形環状以外の多角形環状であってもよい。正方形環状以外の正多角形環状としては、例えば、正三角形環状、正六角形環状または正八角形環状等が挙げられるが、これらの形状に限定されるものではない。正多角形環状以外の多角形環状としては、例えば、正三角形環状以外の三角形環状、正方形環状以外の四角形環状、正六角形環状以外の六角形環状または正八角形環状以外の八角形環状等が挙げられるが、これらの形状に限定されるものではない。Here, the polygonal ring other than a square ring may be a regular polygonal ring other than a square ring, or a polygonal ring other than a regular polygonal ring. Examples of regular polygonal rings other than a square ring include, but are not limited to, equilateral triangular rings, regular hexagonal rings, and regular octagonal rings. Examples of polygonal rings other than a regular polygonal ring include, but are not limited to, triangular rings other than equilateral triangular rings, quadrangular rings other than square rings, hexagonal rings other than regular hexagonal rings, and octagonal rings other than regular octagonal rings.

　本開示においては、正多角形環状（例えば正方形環状、正三角形環状、正六角形環状または正八角形環状等）は、厳密な意味での正多角形環状に限られず、正多角形環状に近いと視認される程度の形状を含む。例えば、正多角形環状には、公差や誤差等の範囲内で正多角形環状が歪んだり変形したりした形状、および、正多角形環状の角が丸くなった形状が含まれる。多角形環状（例えば三角形環状、四角形環状、六角形環状または八角形環状等）は、厳密な意味での多角形環状に限られず、多角形環状に近いと視認される程度の形状を含む。例えば、多角形環状には、公差や誤差等の範囲内で多角形環状が歪んだり変形したりした形状、および、多角形環状の角が丸くなった形状が含まれる。In this disclosure, a regular polygonal ring (e.g., a square ring, a regular triangular ring, a regular hexagonal ring, or a regular octagonal ring) is not limited to a regular polygonal ring in the strict sense, but also includes shapes that are visually approximating a regular polygonal ring. For example, a regular polygonal ring includes shapes that are distorted or deformed from a regular polygonal ring within the range of tolerances, errors, etc., and shapes with rounded corners of a regular polygonal ring. A polygonal ring (e.g., a triangular ring, a square ring, a hexagonal ring, or an octagonal ring) is not limited to a polygonal ring in the strict sense, but also includes shapes that are visually approximating a polygonal ring. For example, a polygonal ring includes shapes that are distorted or deformed from a polygonal ring within the range of tolerances, errors, etc., and shapes with rounded corners of a polygonal ring.

［変形例７］
　変形例１においては、積層体１３０が、平面視において正方形環状を有し、かつ、導電部１３６Ｄは、平面視において正方形状を有している例について説明した。しかしながら、積層体１３０および導電部１３６Ｄの形状はこの例に限定されるものではない。積層体１３０が、平面視において円環状を有し、かつ、導電部１３６Ｄは、平面視において円形状を有していてもよい。積層体１３０が、平面視において正方形環状以外の多角形環状、または楕円環状を有し、かつ、導電部１３６Ｄは、平面視において正方形状以外の多角形状、または楕円状を有していてもよい。[Modification 7]
In Modification 1, an example has been described in which the laminate 130 has a square ring shape in a plan view, and the conductive portion 136D has a square shape in a plan view. However, the shapes of the laminate 130 and the conductive portion 136D are not limited to this example. The laminate 130 may have a circular ring shape in a plan view, and the conductive portion 136D may have a circular shape in a plan view. The laminate 130 may have a polygonal ring shape other than a square ring or an elliptical ring shape in a plan view, and the conductive portion 136D may have a polygonal shape other than a square ring or an elliptical shape in a plan view.

　ここで、正方形状以外の多角形状は、正方形状以外の正多角形状であってもよいし、正多角形状以外の多角形状であってもよい。正方形状以外の正多角形状としては、例えば、正三角形状、正六角形状または正八角形状等が挙げられるが、これらの形状に限定されるものではない。正多角形状以外の多角形状としては、例えば、正三角形状以外の三角形状、正方形状以外の四角形状、正六角形状以外の六角形状または正八角形状以外の八角形状等が挙げられるが、これらの形状に限定されるものではない。Here, the polygonal shape other than a square may be a regular polygonal shape other than a square, or may be a polygonal shape other than a regular polygonal shape. Examples of regular polygonal shapes other than a square include, but are not limited to, an equilateral triangle, a regular hexagon, or a regular octagon. Examples of polygonal shapes other than a regular polygon include, but are not limited to, a triangle other than an equilateral triangle, a quadrilateral other than a square, a hexagon other than a regular hexagon, or an octagon other than a regular octagon.

　本開示においては、正多角形状（例えば正方形状、正三角形状、正六角形状または正八角形状等）は、厳密な意味での正多角形状に限られず、正多角形状に近いと視認される程度の形状を含む。例えば、正多角形状には、公差や誤差等の範囲内で正多角形状が歪んだり変形したりした形状、および、正多角形状の角が丸くなった形状が含まれる。多角形状（例えば三角形状、四角形状、六角形状または八角形状等）は、厳密な意味での多角形状に限られず、多角形状に近いと視認される程度の形状を含む。例えば、多角形状には、公差や誤差等の範囲内で多角形状が歪んだり変形したりした形状、および、多角形状の角が丸くなった形状が含まれる。In this disclosure, regular polygonal shapes (e.g., squares, equilateral triangles, regular hexagons, regular octagons, etc.) are not limited to regular polygonal shapes in the strict sense, but also include shapes that are visually approximating regular polygonal shapes. For example, regular polygonal shapes include shapes that are distorted or deformed from regular polygonal shapes within tolerances, errors, etc., and shapes with rounded corners of regular polygonal shapes. Polygonal shapes (e.g., triangles, quadrilaterals, hexagons, octagons, etc.) are not limited to polygonal shapes in the strict sense, but also include shapes that are visually approximating polygonal shapes. For example, polygonal shapes include shapes that are distorted or deformed from polygonal shapes within tolerances, errors, etc., and shapes with rounded corners of polygonal shapes.

［変形例８］
　上記一実施形態では、ソース電極１３１Ｓが、平面視において積層体１３０の外周側面上に設けられ、かつ、ドレイン電極１３１Ｄが、平面視において積層体１３０の中央部の貫通孔上に設けられている例について説明した。しかしながら、ソース電極１３１Ｓおよびドレイン電極１３１Ｄの配置形態はこの例に限定されるものではない。例えば、ドレイン電極１３１Ｄが、平面視において積層体１３０の外周側面上に設けられ、かつ、ソース電極１３１Ｓが、平面視において積層体１３０の中央部の貫通孔上に設けられていてもよい。[Modification 8]
In the above embodiment, an example has been described in which the source electrode 131S is provided on the outer peripheral side surface of the laminate 130 in a plan view, and the drain electrode 131D is provided above the through-hole in the center of the laminate 130 in a plan view. However, the arrangement of the source electrode 131S and the drain electrode 131D is not limited to this example. For example, the drain electrode 131D may be provided on the outer peripheral side surface of the laminate 130 in a plan view, and the source electrode 131S may be provided above the through-hole in the center of the laminate 130 in a plan view.

［変形例９］
　光取出し効率の向上および／または色純度の向上の観点から、発光素子１４が共振器構造を有していてもよい。[Modification 9]
From the viewpoint of improving light extraction efficiency and/or improving color purity, the light emitting element 14 may have a resonator structure.

　第１電極１４１が反射層としての機能を有する反射電極である場合、第１電極１４１と第２電極１４３とにより共振器構造が構成されてもよい。この場合、第１電極１４１と第２電極１４３との間の光学的距離は、ＯＬＥＤ層１４２の厚さにより設定されていてもよいし、第１電極１４１の材料の選択により設定されてもよいし、これらの組み合わせにより設定されてもよい。If the first electrode 141 is a reflective electrode that functions as a reflective layer, the first electrode 141 and the second electrode 143 may form a resonator structure. In this case, the optical distance between the first electrode 141 and the second electrode 143 may be set by the thickness of the OLED layer 142, by the selection of the material for the first electrode 141, or by a combination of these.

　第１電極１４１が透明電極である場合、当該透明電極の下方に反射層を備え、当該反射層と第２電極１４３とにより共振器構造が構成されてもよい。この場合、反射層と第２電極１４３との間の光学的距離は、ＯＬＥＤ層１４２の厚さにより設定されていてもよいし、反射層の材料の選択により設定されてもよいし、第１電極１４１（透明電極）と反射層との間に設けられた絶縁層の厚さにより設定されてもよいし、これらの２以上の組み合わせにより設定されてもよい。If the first electrode 141 is a transparent electrode, a reflective layer may be provided below the transparent electrode, and a resonator structure may be formed by the reflective layer and the second electrode 143. In this case, the optical distance between the reflective layer and the second electrode 143 may be set by the thickness of the OLED layer 142, by selecting the material of the reflective layer, by the thickness of an insulating layer provided between the first electrode 141 (transparent electrode) and the reflective layer, or by a combination of two or more of these.

［変形例１０］
　上記一実施形態では、表示装置１が、白色光を発光することができる複数の発光素子１４とカラーフィルタ１８とを備え、これらの組み合わせによりカラー画像を表示することができる例について説明したが、表示装置１のカラー化の方式はこれに限定されるものではない。例えば、表示装置１が、白色光を発光することができる複数の発光素子１４に代えて、赤色光を発光することができる複数の発光素子と、緑色光を発光することができる複数の発光素子と、青色光を発光することができる複数の発光素子を備えてもよい。この場合、カラーフィルタは、必須の構成要件ではなく、備えられていてもよいし、備えられていなくてもよい。[Modification 10]
In the above embodiment, an example has been described in which the display device 1 includes a plurality of light-emitting elements 14 capable of emitting white light and a color filter 18, and a combination of these elements is capable of displaying a color image, but the colorization method of the display device 1 is not limited to this. For example, instead of the plurality of light-emitting elements 14 capable of emitting white light, the display device 1 may include a plurality of light-emitting elements capable of emitting red light, a plurality of light-emitting elements capable of emitting green light, and a plurality of light-emitting elements capable of emitting blue light. In this case, the color filter is not an essential component and may or may not be included.

　所定色の光（赤色光、緑色光または青色光）を発光することができる発光素子は、例えば、（１）所定色の光（赤色光、緑色光または青色光）を発光することができる発光層を含む発光素子、（２）白色光を発光することができる発光層を含み、当該発光層で発光された白色光に含まれる所定波長の光（赤色光、緑色光または青色光）を共振器構造により共振させ強調することができる発光素子、または（３）所定色の光（赤色光、緑色光または青色光）を発光することができる発光層を含み、当該発光層で発光された所定色の光に含まれる所定波長の光を共振器構造により共振させ強調することができる発光素子である。A light-emitting element capable of emitting light of a predetermined color (red light, green light, or blue light) is, for example, (1) a light-emitting element including a light-emitting layer capable of emitting light of a predetermined color (red light, green light, or blue light); (2) a light-emitting element including a light-emitting layer capable of emitting white light, and capable of resonating and emphasizing light of a predetermined wavelength (red light, green light, or blue light) contained in the white light emitted by the light-emitting layer using a resonator structure; or (3) a light-emitting element including a light-emitting layer capable of emitting light of a predetermined color (red light, green light, or blue light), and capable of resonating and emphasizing light of a predetermined wavelength contained in the light of a predetermined color emitted by the light-emitting layer using a resonator structure.

［変形例１１］
　上記一実施形態では、カラーフィルタ１８が備えられる例について説明したが、カラーフィルタ１８に代えて量子ドット層が備えられてもよいし、カラーフィルタ１８と共に量子ドット層が備えられてもよい。量子ドット層は、量子ドット（半導体粒子）を含み、複数の発光素子から出射された光の色を変換することができる色変換層である。この場合、複数の発光素子１４は、青色光を発光することができるように構成されていてもよい。[Modification 11]
In the above embodiment, an example in which the color filter 18 is provided has been described, but a quantum dot layer may be provided instead of the color filter 18, or a quantum dot layer may be provided together with the color filter 18. The quantum dot layer is a color conversion layer that contains quantum dots (semiconductor particles) and can convert the color of light emitted from the plurality of light-emitting elements 14. In this case, the plurality of light-emitting elements 14 may be configured to emit blue light.

［変形例１２］
　上記一実施形態では、発光素子１４がＯＬＥＤ素子である例について説明した。しなしながら、発光素子１４はこの例に限定されず、例えば、ＬＥＤ（Light Emitting Diode（発光ダイオード））素子、無機エレクトロルミネッセンス（Inorganic Electro-Luminescence：ＩＥＬ）素子、量子ドット発光ダイオード（Quantum Dot Light Emitting Diode：ＱＬＥＤ）素子または半導体レーザー素子等の自発光型の発光素子等であってもよい。２種以上の発光素子が表示装置１に備えられてもよい。[Modification 12]
In the above embodiment, an example has been described in which the light-emitting elements 14 are OLED elements. However, the light-emitting elements 14 are not limited to this example and may be, for example, self-luminous light-emitting elements such as LED (Light Emitting Diode) elements, inorganic electroluminescence (IEL) elements, quantum dot light-emitting diode (QLED) elements, or semiconductor laser elements. Two or more types of light-emitting elements may be provided in the display device 1.

［変形例１３］
　上記一実施形態では、第１電極１４１がアノード電極であり、第２電極１４３がカソード電極である例について説明したが、第１電極１４１および第２電極１４３はこの例に限定されず、第１電極１４１がカソード電極であり、第２電極１４３がアノード電極であってもよい。[Modification 13]
In the above embodiment, an example was described in which the first electrode 141 is an anode electrode and the second electrode 143 is a cathode electrode, but the first electrode 141 and the second electrode 143 are not limited to this example, and the first electrode 141 may be a cathode electrode and the second electrode 143 may be an anode electrode.

［その他の変形例］
　以上、本開示の一実施形態およびそれらの変形例（以下「一実施形態等」という。）について具体的に説明したが、本開示は、一実施形態等に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。[Other Modifications]
The above provides a specific description of one embodiment of the present disclosure and its modified examples (hereinafter referred to as "one embodiment, etc."). However, the present disclosure is not limited to one embodiment, etc., and various modifications based on the technical concept of the present disclosure are possible.

　例えば、一実施形態等において挙げた構成、方法、工程、形状、材料および数値等はあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値等を用いてもよい。For example, the configurations, methods, processes, shapes, materials, and numerical values given in one embodiment are merely examples, and different configurations, methods, processes, shapes, materials, and numerical values may be used as needed.

　一実施形態等の構成、方法、工程、形状、材料および数値等は、本開示の主旨を逸脱しない限り、互いに組み合わせることが可能である。The configurations, methods, processes, shapes, materials, and numerical values of the embodiments may be combined with one another without departing from the spirit of this disclosure.

　一実施形態等に例示した材料は、特に断らない限り、１種を単独でまたは２種以上を組み合わせて用いることができる。Unless otherwise specified, the materials exemplified in the embodiments can be used alone or in combination of two or more.

　また、本開示は以下の構成を採用することもできる。
（１）
　外周側面を有する酸化物半導体層と、
　前記外周側面に接続され、前記外周側面から前記酸化物半導体層の第１厚さ方向に延設された第１導電部と、
　前記第１導電部に接続された第１電極と、
　を備える、
　半導体素子。
（２）
　前記酸化物半導体層の中央部に接続され、前記中央部から前記第１厚さ方向または前記第１厚さ方向とは反対方向の第２厚さ方向に延設された第２導電部と、
　前記第２導電部に接続された第２電極と、
　平面視において前記外周側面と前記中央部の間に設けられた第１ゲート電極と、
　を備える、
　（１）に記載の半導体素子。
（３）
　前記第１ゲート電極および前記酸化物半導体層は、平面視において環状を有し、
　前記中央部は、前記酸化物半導体層の内周側面である、
　（２）に記載の半導体素子。
（４）
　前記第１ゲート電極、前記第１導電部および記第２導電部は、平面視において同心状を有している、
　（２）に記載の半導体素子。
（５）
　前記第１導電部および前記第２導電部は、筒状を有する、
　（２）から（４）のいずれか１項に記載の半導体素子。
（６）
　前記第１ゲート電極は、平面視において環状を有し、
　前記中央部は、前記第１ゲート電極の開口から露出する、前記酸化物半導体層の第１面の中央部である、
　（２）に記載の半導体素子。
（７）
　前記第１ゲート電極および前記第１導電部は、平面視において前記第２導電部を中心とする同心状を有している、
　（２）に記載の半導体素子。
（８）
　前記第１導電部は、筒状を有し、
　前記第２導電部は、柱状を有する、
　（２）、（６）および（７）のいずれか１項に記載の半導体素子。
（９）
　前記酸化物半導体層の中央部に設けられた第２電極と、
　平面視において前記外周側面と前記第２電極の間に設けられた第１ゲート電極と、
　を備える、
　（１）に記載の半導体素子。
（１０）
　前記酸化物半導体層は、インジウム、ガリウムおよび亜鉛からなる群より選ばれた少なくとも１種の金属を含む、
　（１）から（９）のいずれか１項に記載の半導体素子。
（１１）
　前記第１導電部と前記酸化物半導体層は、同種の金属を含む、
　（１）から（１０）のいずれか１項に記載の半導体素子。
（１２）
　前記第１導電部は、透明導電材料を含む第１部分と、金属を含む第２部分とを有し、
　前記酸化物半導体層と前記第１部分は、同種の金属を含む、
　（１）から（１０）のいずれか１項に記載の半導体素子。
（１３）
　前記第１ゲート電極の側面を覆うように、前記第１ゲート電極上に設けられた第１絶縁層と、
　前記第１絶縁層上に設けられた第２絶縁層と、
　をさらに備え、
　前記第２絶縁層のエッチングレートは、前記第１絶縁層のエッチングレートに比べて小さい、
　（２）から（９）のいずれか１項に記載の半導体素子。
（１４）
　平面視において前記外周側面と前記中央部の間に設けられた第２ゲート電極をさらに備え、
　前記酸化物半導体層は、前記第１ゲート電極と前記第２ゲート電極の間に設けられている、
　（２）から（９）および（１３）のいずれか１項に記載の半導体素子。
（１５）
　第１外周側面を有する第１酸化物半導体層と、
　第２外周側面を有する第２酸化物半導体層と、
　前記第１外周側面および前記第２外周側面に接続され、前記第１外周側面から前記第１酸化物半導体層の一方の厚さ方向に延設された第１導電部と、
　前記第１導電部に接続された第１電極と、
　を備える、
　半導体素子。
（１６）
　前記第１酸化物半導体層の第１中央部および前記第２酸化物半導体層の第２中央部に接続され、前記第１中央部から前記一方の第１厚さ方向に延設された第２導電部と、
　前記第２導電部に接続された第２電極と、
　平面視において前記第１外周側面と前記第１中央部の間に設けられた第１ゲート電極と、
　平面視において前記第２外周側面と前記第２中央部の間に設けられた第２ゲート電極と、
　を備える、
　（１５）に記載の半導体素子。
（１７）
　（１）から（１６）のいずれか１項に記載の半導体素子を含む回路基板と、
　発光素子と、
　を備える表示装置。
（１８）
　前記半導体素子は、第１半導体素子であり、
　前記回路基板は、第２半導体素子をさらに含み、
　前記第１半導体素子は、前記第２半導体素子の上方に設けられている、
　（１７）に記載の表示装置。
（１９）
　前記発光素子は、有機発光ダイオード素子、発光ダイオード素子または液晶表示素子である、
　（１７）または（１８）に記載の表示装置。
（２０）
　（１）から（１６）のいずれか１項に記載の半導体素子を備える電子機器。The present disclosure may also employ the following configuration.
(1)
an oxide semiconductor layer having an outer peripheral side surface;
a first conductive portion connected to the outer peripheral side surface and extending from the outer peripheral side surface in a first thickness direction of the oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with
Semiconductor element.
(2)
a second conductive portion connected to a central portion of the oxide semiconductor layer and extending from the central portion in the first thickness direction or in a second thickness direction opposite to the first thickness direction;
a second electrode connected to the second conductive portion;
a first gate electrode provided between the outer peripheral side surface and the central portion in a plan view;
Equipped with
A semiconductor element according to (1).
(3)
the first gate electrode and the oxide semiconductor layer have a ring shape in a plan view,
the central portion is an inner peripheral side surface of the oxide semiconductor layer;
(2) A semiconductor element according to (2).
(4)
the first gate electrode, the first conductive portion, and the second conductive portion are concentric in plan view;
(2) A semiconductor element according to (2).
(5)
the first conductive portion and the second conductive portion have a cylindrical shape;
A semiconductor element according to any one of (2) to (4).
(6)
the first gate electrode has a ring shape in a plan view,
the central portion is a central portion of the first surface of the oxide semiconductor layer exposed through an opening in the first gate electrode.
(2) A semiconductor element according to (2).
(7)
the first gate electrode and the first conductive portion are concentric with the second conductive portion in a plan view;
(2) A semiconductor element according to (2).
(8)
the first conductive portion has a cylindrical shape,
The second conductive portion has a columnar shape.
A semiconductor element according to any one of (2), (6) and (7).
(9)
a second electrode provided in a central portion of the oxide semiconductor layer;
a first gate electrode provided between the outer peripheral side surface and the second electrode in a plan view;
Equipped with
A semiconductor element according to (1).
(10)
the oxide semiconductor layer contains at least one metal selected from the group consisting of indium, gallium, and zinc;
A semiconductor element according to any one of (1) to (9).
(11)
the first conductive portion and the oxide semiconductor layer contain the same type of metal;
A semiconductor element according to any one of (1) to (10).
(12)
the first conductive portion has a first portion including a transparent conductive material and a second portion including a metal;
the oxide semiconductor layer and the first portion contain the same type of metal;
A semiconductor element according to any one of (1) to (10).
(13)
a first insulating layer provided on the first gate electrode so as to cover a side surface of the first gate electrode;
a second insulating layer provided on the first insulating layer;
Furthermore,
an etching rate of the second insulating layer being lower than an etching rate of the first insulating layer;
A semiconductor element according to any one of (2) to (9).
(14)
a second gate electrode provided between the outer peripheral side surface and the central portion in a plan view;
the oxide semiconductor layer is provided between the first gate electrode and the second gate electrode.
A semiconductor element according to any one of (2) to (9) and (13).
(15)
a first oxide semiconductor layer having a first outer peripheral side surface;
a second oxide semiconductor layer having a second outer peripheral side surface;
a first conductive portion connected to the first outer peripheral side surface and the second outer peripheral side surface and extending from the first outer peripheral side surface in one thickness direction of the first oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with
Semiconductor element.
(16)
a second conductive portion connected to a first central portion of the first oxide semiconductor layer and a second central portion of the second oxide semiconductor layer and extending from the first central portion in one of the first thickness directions;
a second electrode connected to the second conductive portion;
a first gate electrode provided between the first outer peripheral side surface and the first central portion in a plan view;
a second gate electrode provided between the second outer peripheral side surface and the second central portion in a plan view;
Equipped with
(15) A semiconductor element according to (15).
(17)
A circuit board including the semiconductor element according to any one of (1) to (16),
A light-emitting element;
A display device comprising:
(18)
the semiconductor element is a first semiconductor element,
the circuit board further includes a second semiconductor element;
The first semiconductor element is provided above the second semiconductor element.
(17) A display device according to (17).
(19)
The light-emitting element is an organic light-emitting diode element, a light-emitting diode element, or a liquid crystal display element.
The display device according to (17) or (18).
(20)
An electronic device comprising the semiconductor element according to any one of (1) to (16).

＜４　リーク抑制構造の例＞
　一実施形態に係る表示装置１およびその変形例に係る表示装置１（以下「一実施形態に係る表示装置１等」という。）のＯＬＥＤ層１４２は、回路基板１０の第１面の面内方向に隣接する発光素子１４間で繋がり、複数の発光素子１４で共通の層となっている。このため、一実施形態に係る表示装置１等では、隣接する発光素子１４間において電流リークが発生する虞がある。以下では、このような発光素子１４間における電流リークを抑制するためのリーク抑制構造の例について説明する。なお、以下の第１例から第７例では、ＯＬＥＤ層１４２が２層の発光ユニットＵ１、Ｕ２を有する例について説明する。<4. Examples of leak suppression structures>
The OLED layer 142 of the display device 1 according to one embodiment and the display device 1 according to one modification thereof (hereinafter referred to as the "display device 1 according to one embodiment, etc.") is connected between adjacent light-emitting elements 14 in the in-plane direction of the first surface of the circuit board 10, and is a layer common to the plurality of light-emitting elements 14. For this reason, in the display device 1 according to one embodiment, etc., there is a risk of current leakage occurring between adjacent light-emitting elements 14. Below, examples of leakage suppression structures for suppressing such current leakage between light-emitting elements 14 will be described. Note that in the following first to seventh examples, examples will be described in which the OLED layer 142 has two light-emitting units U1 and U2.

（リーク抑制構造：第１例）
　図１９は、リーク抑制構造の第１例の断面図である。なお、図１９では、第２電極１４３よりも上側の層の図示は省略されている。第２例から第９例のリーク抑制構造を説明するための断面図においても同様に、第２電極１４３よりも上側の層の図示は省略される。(Leak suppression structure: 1st example)
19 is a cross-sectional view of a first example of the leakage suppression structure. Note that layers above the second electrode 143 are omitted from the illustration in Fig. 19. Similarly, in the cross-sectional views for explaining the leakage suppression structures of the second to ninth examples, layers above the second electrode 143 are omitted from the illustration.

　絶縁層１５は、各第１電極１４１上に開口１５ａを有しており、第１電極１４１の第１面の周縁部から第１電極１４１の側面（端面）にかけて覆っている。具体的には、絶縁層１５は、側壁部１５ｂと、延設部１５ｃとを有する。側壁部１５ｂは、回路基板１０の第１面に垂直に立てられ、第１電極１４１の側面を覆う。延設部１５ｃは、側壁部１５ｂの内周面の上端から第１電極１４１の第１面の中心に向かって延設され、第１電極１４１の第１面の周縁部を覆っている。The insulating layer 15 has an opening 15a above each first electrode 141, and covers the periphery of the first surface of the first electrode 141 and the side surface (end surface) of the first electrode 141. Specifically, the insulating layer 15 has a side wall portion 15b and an extension portion 15c. The side wall portion 15b stands perpendicular to the first surface of the circuit board 10 and covers the side surface of the first electrode 141. The extension portion 15c extends from the upper end of the inner surface of the side wall portion 15b toward the center of the first surface of the first electrode 141 and covers the periphery of the first surface of the first electrode 141.

　絶縁層１５の開口１５ａの内周部は、開口１５ａの中心に向かって張り出した庇状の張出部１５２ｂを有する。張出部１５２ｂは、第１電極１４１の第１面から離隔している。張出部１５２ｂは、開口１５ａの周縁部の全周に亘って設けられていることが好ましいが、開口１５ａの周縁部の全周のうちの一部に設けられていてもよい。The inner periphery of the opening 15a in the insulating layer 15 has a canopy-like protrusion 152b that protrudes toward the center of the opening 15a. The protrusion 152b is spaced apart from the first surface of the first electrode 141. The protrusion 152b is preferably provided around the entire periphery of the opening 15a, but may also be provided on a portion of the entire periphery of the opening 15a.

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂにより切断または高抵抗化されている（図１９中に示した領域Ａ）。これにより、隣接する発光素子１４間における電流リークを抑制することができる。ここで、高抵抗化とは、発光ユニットＵ１および電荷発生層１４２７が張出部１５２ｂにて極薄い膜厚となることにより高抵抗化することを表す。張出部１５２ｂによる発光ユニットＵ１および電荷発生層１４２７の切断または高抵抗化は、ＯＬＥＤ層１４２の成膜時における張出部１５２ｂのシャドーイング効果により起こりうる。空隙１５２ｃが、張出部１５２ｂと第１電極１４１の間に形成されていてもよい。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are disconnected or made highly resistant by the overhanging portion 152b (area A shown in Figure 19). This makes it possible to suppress current leakage between adjacent light-emitting elements 14. Here, "high resistance" refers to the light-emitting unit U1 and charge generation layer 1427 becoming highly resistant due to their extremely thin film thickness at the overhanging portion 152b. The disconnection or high resistance of the light-emitting unit U1 and charge generation layer 1427 due to the overhanging portion 152b can occur due to the shadowing effect of the overhanging portion 152b when the OLED layer 142 is formed. A gap 152c may be formed between the overhanging portion 152b and the first electrode 141.

　絶縁層１５は、第１絶縁層１５１および第２絶縁層１５２を回路基板１０の第１面上および第１電極１４１の第１面上に順に有する。第１絶縁層１５１は、複数の第１開口１５１ａを有する。第２絶縁層１５２は、複数の第２開口１５２ａを有する。開口１５ａは、重なり合った第１開口１５１ａおよび第２開口１５２ａにより構成されている。第２絶縁層１５２の第２開口１５２ａの内周部が、第１絶縁層１５１の第１開口１５１ａの内周部よりも開口１５ａの内側に向かって張り出し、張出部１５２ｂを構成している。The insulating layer 15 has a first insulating layer 151 and a second insulating layer 152, in that order, on the first surface of the circuit board 10 and the first surface of the first electrode 141. The first insulating layer 151 has a plurality of first openings 151a. The second insulating layer 152 has a plurality of second openings 152a. The opening 15a is composed of overlapping first openings 151a and second openings 152a. The inner periphery of the second opening 152a in the second insulating layer 152 protrudes further inward into the opening 15a than the inner periphery of the first opening 151a in the first insulating layer 151, forming a protruding portion 152b.

（リーク抑制構造：第２例）
　図２０は、リーク抑制構造の第２例の断面図である。第２例は、絶縁層１５が第１絶縁層１５１および第２絶縁層１５２に加えて第３絶縁層１５３を有する点において、第１例とは異なっている。(Leak suppression structure: second example)
20 is a cross-sectional view of a second example of the leakage suppression structure. The second example differs from the first example in that the insulating layer 15 includes a third insulating layer 153 in addition to a first insulating layer 151 and a second insulating layer 152.

　第３絶縁層１５３は、回路基板１０と第１絶縁層１５１の間、および第１電極１４１と第１絶縁層１５１の間に設けられている。第３絶縁層１５３は、第１電極１４１の第１面上に第３開口１５３ａを有する。第２例では、開口１５ａは、重なり合った第１開口１５１ａ、第２開口１５２ａおよび第３開口１５３ａにより構成されている。第３開口１５３ａの内周部は、第１開口１５１ａの内周部よりも開口１５ａの内側に向かって張り出している。空隙１５２ｃが、張出部１５２ｂと第３絶縁層１５３の間に形成されていてもよい。The third insulating layer 153 is provided between the circuit board 10 and the first insulating layer 151, and between the first electrode 141 and the first insulating layer 151. The third insulating layer 153 has a third opening 153a on the first surface of the first electrode 141. In the second example, the opening 15a is composed of the overlapping first opening 151a, second opening 152a, and third opening 153a. The inner periphery of the third opening 153a protrudes further toward the inside of the opening 15a than the inner periphery of the first opening 151a. A gap 152c may be formed between the protruding portion 152b and the third insulating layer 153.

（リーク抑制構造：第３例、第４例）
　第１例および第２例では、絶縁層１５の開口１５ａの内周部が１つの張出部１５２ｂを有する例について説明した。しかしながら、絶縁層１５の開口１５ａの内周部が有する張出部の数はこれらの例に限定されず、絶縁層１５の開口１５ａの内周部が２以上の張出部を有していてもよい。以下では、絶縁層１５の開口１５ａの内周部が２つの張出部を有する例（第３例）、および絶縁層１５の開口１５ａの内周部が３つの張出部を有する例（第４例）について説明する。(Leak suppression structure: 3rd example, 4th example)
In the first and second examples, the inner periphery of opening 15a in insulating layer 15 has one protruding portion 152b. However, the number of protruding portions that the inner periphery of opening 15a in insulating layer 15 has is not limited to these examples, and the inner periphery of opening 15a in insulating layer 15 may have two or more protruding portions. Below, an example (third example) in which the inner periphery of opening 15a in insulating layer 15 has two protruding portions and an example (fourth example) in which the inner periphery of opening 15a in insulating layer 15 has three protruding portions will be described.

　図２１は、リーク抑制構造の第３例の断面図である。第３例は、絶縁層１５が第２絶縁層１５２の第１面上に第４絶縁層１５４および第５絶縁層１５５を順に有し、かつ、絶縁層１５の開口１５ａの内周部が２つの庇状の張出部１５２ｂ、１５５ｂを有する点において、第２例とは異なっている。Figure 21 is a cross-sectional view of a third example of a leak suppression structure. The third example differs from the second example in that the insulating layer 15 has a fourth insulating layer 154 and a fifth insulating layer 155, in that order, on the first surface of the second insulating layer 152, and the inner periphery of the opening 15a in the insulating layer 15 has two eave-shaped protrusions 152b, 155b.

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂおよび張出部１５５ｂにより切断または高抵抗化されている。張出部１５５ｂは、第１電極１４１の第１面を基準にして張出部１５２ｂよりも高い位置に設けられ、第２絶縁層１５２の第１面から離隔している。張出部１５５ｂは、張出部１５２ｂよりも開口１５ａの中心から離れる方向に後退している。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut or made highly resistant by the overhanging portion 152b and overhanging portion 155b. The overhanging portion 155b is located higher than the overhanging portion 152b relative to the first surface of the first electrode 141, and is spaced apart from the first surface of the second insulating layer 152. The overhanging portion 155b is recessed further away from the center of the opening 15a than the overhanging portion 152b.

　第４絶縁層１５４は、第４開口１５４ａを有する。第５絶縁層１５５は、第５開口１５５ａを有する。第３例では、開口１５ａは、重なり合った第１開口１５１ａ、第２開口１５２ａ、第３開口１５３ａ、第４開口１５４ａおよび第５開口１５５ａにより構成されている。第４開口１５４ａの内周部は、第２開口１５２ａの内周部および第５開口１５５ａの内周部よりも開口１５ａの中心から離れる方向に後退している。第５開口１５５ａの内周部は、第４開口１５４ａよりも開口１５ａの内側に向かって張り出し、張出部１５５ｂを構成している。The fourth insulating layer 154 has a fourth opening 154a. The fifth insulating layer 155 has a fifth opening 155a. In the third example, the opening 15a is composed of a first opening 151a, a second opening 152a, a third opening 153a, a fourth opening 154a, and a fifth opening 155a, which are all overlapping one another. The inner periphery of the fourth opening 154a is recessed further away from the center of the opening 15a than the inner periphery of the second opening 152a and the inner periphery of the fifth opening 155a. The inner periphery of the fifth opening 155a protrudes more inward into the opening 15a than the fourth opening 154a, forming a protruding portion 155b.

　図２２は、リーク抑制構造の第４例の断面図である。第４例は、絶縁層１５が第５絶縁層１５５の第１面上に第６絶縁層１５６および第７絶縁層１５７を順に有し、かつ、絶縁層１５の開口１５ａの内周部が３つの庇状の張出部１５２ｂ、１５５ｂ、１５７ｂを有する点において、第３例とは異なっている。Figure 22 is a cross-sectional view of a fourth example of a leak suppression structure. The fourth example differs from the third example in that the insulating layer 15 has a sixth insulating layer 156 and a seventh insulating layer 157, in that order, on the first surface of the fifth insulating layer 155, and the inner periphery of the opening 15a in the insulating layer 15 has three eave-shaped protrusions 152b, 155b, and 157b.

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂ、張出部１５５ｂおよび張出部１５７ｂにより切断または高抵抗化されている。張出部１５７ｂは、第１電極１４１の第１面を基準にして張出部１５５ｂよりも高い位置に設けられ、第５絶縁層１５５の第１面から離隔している。張出部１５７ｂは、張出部１５５ｂよりも開口１５ａの中心から離れる方向に後退している。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut or made highly resistant by the overhanging portion 152b, the overhanging portion 155b, and the overhanging portion 157b. The overhanging portion 157b is located higher than the overhanging portion 155b relative to the first surface of the first electrode 141, and is spaced apart from the first surface of the fifth insulating layer 155. The overhanging portion 157b is recessed further away from the center of the opening 15a than the overhanging portion 155b.

　第６絶縁層１５６は、第６開口１５６ａを有する。第７絶縁層１５７は、第７開口１５７ａを有する。第４例では、開口１５ａは、重なり合った第１開口１５１ａ、第２開口１５２ａ、第３開口１５３ａ、第４開口１５４ａ、第５開口１５５ａ、第６開口１５６ａおよび第７開口１５７ａにより構成されている。第６開口１５６ａの内周部は、第５開口１５５ａの内周部および第７開口１５７ａの内周部よりも開口１５ａの中心から離れる方向に後退している。第７開口１５７ａの内周部は、第６開口１５６ａより開口１５ａの内側に向かって張り出し、張出部１５７ｂを構成している。The sixth insulating layer 156 has a sixth opening 156a. The seventh insulating layer 157 has a seventh opening 157a. In the fourth example, the opening 15a is composed of a first opening 151a, a second opening 152a, a third opening 153a, a fourth opening 154a, a fifth opening 155a, a sixth opening 156a, and a seventh opening 157a, which are all overlapping one another. The inner periphery of the sixth opening 156a is recessed further away from the center of the opening 15a than the inner peripheries of the fifth opening 155a and the seventh opening 157a. The inner periphery of the seventh opening 157a protrudes further inward than the sixth opening 156a, forming a protruding portion 157b.

（リーク抑制構造：第５例）
　図２３は、リーク抑制構造の第５例の断面図である。第５例は、絶縁層１５が第１絶縁層１５１、第２絶縁層１５２および第３絶縁層１５３に加えて第８絶縁層１５８を有し、かつ、絶縁層１５の開口１５ａの内周部が２つの庇状の張出部１５２ｂ、１５３ｂ有する点において、第２例とは異なっている。(Leak suppression structure: 5th example)
23 is a cross-sectional view of a fifth example of the leakage suppression structure. The fifth example differs from the second example in that insulating layer 15 includes first insulating layer 151, second insulating layer 152, and third insulating layer 153, as well as eighth insulating layer 158, and that opening 15a in insulating layer 15 has two eave-shaped protrusions 152b and 153b at the inner periphery.

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂおよび張出部１５３ｂにより切断または高抵抗化されている。張出部１５３ｂは、張出部１５２ｂよりも開口１５ａの内側に向かって張り出している。張出部１５３ｂは、第１電極１４１の第１面を基準にして張出部１５２ｂよりも低い位置に設けられている。張出部１５３ｂは、第１電極１４１の第１面から離隔している。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut or made highly resistant by the protruding portion 152b and the protruding portion 153b. The protruding portion 153b protrudes further inward into the opening 15a than the protruding portion 152b. The protruding portion 153b is located at a lower position than the protruding portion 152b relative to the first surface of the first electrode 141. The protruding portion 153b is spaced apart from the first surface of the first electrode 141.

　第８絶縁層１５８は、回路基板１０と第３絶縁層１５３の間、および第１電極１４１と第３絶縁層１５３の間に設けられている。第８絶縁層１５８は、第８開口１５８ａを有する。第５例では、開口１５ａは、重なり合った第１開口１５１ａ、第２開口１５２ａ、第３開口１５３ａおよび第８開口１５８ａにより構成されている。第３絶縁層１５３の第３開口１５３ａの内周部が、第８絶縁層１５８の第８開口１５８ａの内周部よりも開口１５ａの内側に向かって張り出し、張出部１５３ｂを構成している。The eighth insulating layer 158 is provided between the circuit board 10 and the third insulating layer 153, and between the first electrode 141 and the third insulating layer 153. The eighth insulating layer 158 has an eighth opening 158a. In the fifth example, the opening 15a is composed of the overlapping first opening 151a, second opening 152a, third opening 153a, and eighth opening 158a. The inner periphery of the third opening 153a in the third insulating layer 153 protrudes further inward from the opening 15a than the inner periphery of the eighth opening 158a in the eighth insulating layer 158, forming a protruding portion 153b.

（リーク抑制構造：第６例）
　図２４は、リーク抑制構造の第６例の断面図である。第６例は、絶縁層１５が開口１５ａの内周部に張出部１５２ｂを有する代わりに、側壁部１５ｂの外周部に張出部１５ｂ１を有する点において、第１例とは異なっている。図２４では、絶縁層１５が単層構造を有する例が示されているが、２層以上の積層構造を有していてもよい。(Leak suppression structure: 6th example)
24 is a cross-sectional view of a sixth example of a leakage suppression structure. The sixth example differs from the first example in that insulating layer 15 has protrusion 15b1 on the outer periphery of sidewall 15b instead of protrusion 152b on the inner periphery of opening 15a. While FIG. 24 shows an example in which insulating layer 15 has a single-layer structure, it may also have a laminated structure of two or more layers.

　張出部１５ｂ１は、側壁部１５ｂの外周部から外側に向かって張り出している。側壁部１５ｂの外周部の上端から下方に所定距離離れた位置に凹部１５ｂ２が設けられている。このように側壁部１５ｂの外周部に凹部１５ｂ２が設けられることで、張出部１５ｂ１が側壁部１５ｂの外周部の上端部に構成されている。張出部１５ｂ１および凹部１５ｂ２は、側壁部１５ｂの外周部の全周に亘って設けられていることが好ましいが、側壁部１５ｂの外周部の全周のうちの一部に設けられていてもよい。Protrusion 15b1 protrudes outward from the outer periphery of side wall 15b. Recess 15b2 is provided at a position a predetermined distance below the upper end of the outer periphery of side wall 15b. By providing recess 15b2 on the outer periphery of side wall 15b in this manner, protrusion 15b1 is configured at the upper end of the outer periphery of side wall 15b. Protrusion 15b1 and recess 15b2 are preferably provided around the entire periphery of side wall 15b, but may also be provided on a portion of the entire periphery of side wall 15b.

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂにより切断または高抵抗化されている（図２４中に示した領域Ａ）。これにより、隣接する発光素子１４間における電流リークを抑制することができる。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut off or made highly resistant by the protruding portion 152b (area A shown in Figure 24). This makes it possible to suppress current leakage between adjacent light-emitting elements 14.

　第６例では、側壁部１５ｂの外周部が１つの張出部１５ｂ１および１つの凹部１５ｂ２を有する例について説明した。しかしながら、側壁部１５ｂの外周部が有する張出部１５ｂ１および凹部１５ｂ２の個数はこの例に限定されず、側壁部１５ｂの外周部が２以上の張出部１５ｂ１および２以上の凹部１５ｂ２を有していてもよい。この場合、２以上の凹部１５ｂ２は、側壁部１５ｂの外周部の上端から下端に向かって所定間隔離して順に設けられていてもよい。In the sixth example, an example was described in which the outer periphery of the side wall portion 15b has one protrusion 15b1 and one recess 15b2. However, the number of protrusions 15b1 and recesses 15b2 on the outer periphery of the side wall portion 15b is not limited to this example, and the outer periphery of the side wall portion 15b may have two or more protrusions 15b1 and two or more recesses 15b2. In this case, the two or more recesses 15b2 may be arranged sequentially at a predetermined distance from the top end to the bottom end of the outer periphery of the side wall portion 15b.

（リーク抑制構造：第７例）
　図２５は、リーク抑制構造の第７例の断面図である。溝１５Ｇｖが、隣り合う発光素子１４の間に設けられている。溝１５Ｇｖは、所定方向（例えばＹ軸方向）に隣接する発光素子１４の間に設けられていてもよいし、発光素子１４を囲むように設けられていてもよい。溝１５Ｇｖは、絶縁層１５およびトランジスタ層１３（具体的には層間絶縁層１３０ａ_１）に亘って形成されている。(Leak suppression structure: 7th example)
25 is a cross-sectional view of a seventh example of the leakage suppression structure. A groove 15Gv is provided between adjacent light-emitting elements 14. The groove 15Gv may be provided between light-emitting elements 14 adjacent in a predetermined direction (e.g., the Y-axis direction), or may be provided so as to surround the light-emitting element 14. The groove 15Gv is formed across the insulating layer 15 and the transistor layer 13 (specifically, the interlayer insulating layer_130a1 ).

　ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、溝１５Ｇｖにより切断または高抵抗化されている。これにより、隣接する発光素子１４間における電流リークを抑制することができる。ここで、高抵抗化とは、図２６に示されように、発光ユニットＵ１および電荷発生層１４２７が溝１５Ｇｖ内にて極薄い膜厚となることにより高抵抗化されることを表す。ＯＬＥＤ層１４２に含まれる層のうち、電荷発生層１４２７よりも上側に位置する発光ユニットＵ２は、溝１５Ｇｖを跨いでいる。The light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut or made highly resistive by the groove 15Gv. This makes it possible to suppress current leakage between adjacent light-emitting elements 14. Here, "high resistance" means that the light-emitting unit U1 and charge generation layer 1427 have an extremely thin film thickness within the groove 15Gv, as shown in Figure 26. Of the layers included in the OLED layer 142, the light-emitting unit U2 located above the charge generation layer 1427 straddles the groove 15Gv.

（リーク抑制構造：第８例）
　図２７は、リーク抑制構造の第８例の断面図である。複数のソース電極１３１Ｓ、複数のビア１３ｂ_１および複数のコンタクト電極１３ｃが、トランジスタ層１３（具体的には層間絶縁層１３０ａ_１）内に設けられている。各ビア１３ｂ_１は、第１電極１４１とソース電極１３１Ｓとを電気的に接続する。溝１５Ｇｖが、隣り合う発光素子１４の間に設けられている。溝１５Ｇｖの底面は、コンタクト電極１３ｃの第１面により構成されている。補助電極１３ｄが、各溝１５Ｇｖの側面に設けられている。補助電極１３ｄは、コンタクト電極１３ｃの第１面に接触している。(Leak suppression structure: Example 8)
27 is a cross-sectional view of an eighth example of the leakage suppression structure. A plurality of source electrodes 131S, a plurality of vias_13b1 , and a plurality of contact electrodes 13c are provided in the transistor layer 13 (specifically, the interlayer insulating layer_130a1 ). Each via_13b1 electrically connects the first electrode 141 to the source electrode 131S. A groove 15Gv is provided between adjacent light-emitting elements 14. The bottom surface of the groove 15Gv is formed by the first surface of the contact electrode 13c. An auxiliary electrode 13d is provided on the side surface of each groove 15Gv. The auxiliary electrode 13d is in contact with the first surface of the contact electrode 13c.

　ＯＬＥＤ層１４２が、溝１５Ｇｖにより切断されている。図２７では、第２電極１４３も溝１５Ｇｖにより切断されている例が示されているが、第２電極１４３が溝１５Ｇｖにより切断されず、隣接する発光素子１４間において繋がっていてもよい。第２電極１４３は、溝１５Ｇｖの側面において補助電極１３ｄに接触している。また、第２電極１４３は、溝１５Ｇｖの底面においてコンタクト電極１３ｃに接触している。保護層１６が、第２電極１４３に倣うように第２電極１４３の第１面上に設けられていてもよい。The OLED layer 142 is cut by the grooves 15Gv. While Figure 27 shows an example in which the second electrode 143 is also cut by the grooves 15Gv, the second electrode 143 may not be cut by the grooves 15Gv and may be connected between adjacent light-emitting elements 14. The second electrode 143 contacts the auxiliary electrode 13d on the side surface of the groove 15Gv. The second electrode 143 also contacts the contact electrode 13c on the bottom surface of the groove 15Gv. A protective layer 16 may be provided on the first surface of the second electrode 143 so as to follow the shape of the second electrode 143.

　第８例では、隣接する発光素子１４間において、リーク電流を補助電極１３ｄおよびコンタクト電極１３ｃへ引き込むことができる。したがって、隣接する発光素子１４間における電流リークを抑制することができる。In the eighth example, leakage current between adjacent light-emitting elements 14 can be drawn into the auxiliary electrode 13d and contact electrode 13c. Therefore, current leakage between adjacent light-emitting elements 14 can be suppressed.

（リーク抑制構造：第９例）
　図２８は、リーク抑制構造の第９例の断面図である。第９例では、表示装置１は、複数の第３電極１４５を備えている。複数の第３電極１４５は、複数の第１電極１４１と同様に、ＯＬＥＤ層１４２の第２面側に設けられている。各第３電極１４５は、隣接する第１電極１４１の間に配置されている。(Leak suppression structure: 9th example)
28 is a cross-sectional view of a ninth example of the leakage suppression structure. In the ninth example, the display device 1 includes a plurality of third electrodes 145. The plurality of third electrodes 145 are provided on the second surface side of the OLED layer 142, similar to the plurality of first electrodes 141. Each third electrode 145 is disposed between adjacent first electrodes 141.

　図２９は、第１電極１４１および第３電極１４５の配置を説明するための平面図である。複数の第３電極１４５は、第１電極１４１と比較して小さな面積を有する、島状の電極群である。複数の第３電極１４５は、平面視において、互いに隣接する第１電極１４１から等間隔となるように、規則的に配置されている。別の観点からは、複数の第３電極１４５は、平面視において、各第１電極１４１から所定の距離離れると共に、これを囲むようにして配置されている。Figure 29 is a plan view illustrating the arrangement of the first electrodes 141 and third electrodes 145. The multiple third electrodes 145 are a group of island-shaped electrodes with a smaller area than the first electrodes 141. The multiple third electrodes 145 are regularly arranged so as to be equally spaced from adjacent first electrodes 141 in a plan view. From another perspective, the multiple third electrodes 145 are arranged a predetermined distance from each first electrode 141 and so as to surround it in a plan view.

　複数のソース電極１３１Ｓ、複数の配線１３ｅ、複数のビア１３ｂ_１および複数のビア１３ｆが、トランジスタ層１３（具体的には層間絶縁層１３０ａ_１）内に設けられている。各ビア１３ｂ_１は、第１電極１４１とソース電極１３１Ｓとを電気的に接続する。各ビア１３ｆは、第３電極１４５と配線１３ｅとを電気的に接続する。A plurality of source electrodes 131S, a plurality of wirings 13e, a plurality of vias_13b1 , and a plurality of vias 13f are provided in the transistor layer 13 (specifically, the interlayer insulating layer_130a1 ). Each via_13b1 electrically connects the first electrode 141 to the source electrode 131S. Each via 13f electrically connects the third electrode 145 to the wirings 13e.

　複数の第３電極１４５は、ビア１３ｆおよび配線１３ｅ等を介して表示装置１の内部回路と接続されており、共通して一定の電位に設定されている。具体的には、ＯＬＥＤ層１４２に対し電圧が印加される際に、第３電極１４５の電位は、第２電極１４３の電位にＯＬＥＤ層１４２についての閾値電圧を加えた値よりも小さくなるように、設定されている。これにより、第１電極１４１と第２電極１４３とによりＯＬＥＤ層１４２に対し電圧を印加し、これに起因して第１電極１４１からリーク電流が発生した場合であっても、第３電極１４５にリーク電流が優先的に流れる。このため、第１電極１４１から隣接する第１電極１４１へリーク電流が流れることが抑制される。The multiple third electrodes 145 are connected to the internal circuitry of the display device 1 via vias 13f, wiring 13e, etc., and are commonly set to a constant potential. Specifically, when a voltage is applied to the OLED layer 142, the potential of the third electrodes 145 is set to be smaller than the potential of the second electrodes 143 plus the threshold voltage for the OLED layer 142. As a result, even if a voltage is applied to the OLED layer 142 by the first electrodes 141 and the second electrodes 143, causing a leakage current from the first electrodes 141, the leakage current will preferentially flow to the third electrodes 145. This prevents leakage current from flowing from the first electrodes 141 to adjacent first electrodes 141.

（リーク抑制構造：その他の例）
　第１例から第７例では、ＯＬＥＤ層１４２が２層の発光ユニットＵ１、Ｕ２を有する例について説明した。しかしながら、ＯＬＥＤ層１４２の構成はこの例に限定されるものではなく、ＯＬＥＤ層１４２が単層の発光ユニットＵを有していてもよいし、３層以上の発光ユニットＵを有していてもよい。(Leak suppression structure: other examples)
In the first to seventh examples, the OLED layer 142 has two light-emitting units U1 and U2. However, the configuration of the OLED layer 142 is not limited to these examples, and the OLED layer 142 may have a single light-emitting unit U, or may have three or more light-emitting units U.

　第１例から第７例では、ＯＬＥＤ層１４２に含まれる発光ユニットＵ１および電荷発生層１４２７が、張出部１５２ｂ、１５３ｂ、１５５ｂ、１５７ｂ、１５ｂ１および溝１５Ｇｖ（以下、「張出部１５２ｂおよび溝１５Ｇｖ等」という。）により切断または高抵抗化される例について説明した。しかしながら、張出部１５２ｂおよび溝１５Ｇｖ等により切断または高抵抗化される層はこの例に限定されない。例えば、ＯＬＥＤ層１４２に含まれる正孔注入層１４２１または正孔輸送層１４２２が張出部１５２ｂおよび溝１５Ｇｖ等により切断または高抵抗化されてもよし、ＯＬＥＤ層１４２に含まれる正孔注入層１４２１および正孔輸送層１４２２の両方が張出部１５２ｂおよび溝１５Ｇｖ等により切断または高抵抗化されてもよい。ＯＬＥＤ層１４２が３層以上の発光ユニットＵを備える場合には、ＯＬＥＤ層１４２に含まれる２層以上の発光ユニットＵおよび２層以上の電荷発生層１４２７が、張出部１５２ｂおよび溝１５Ｇｖ等により切断または高抵抗化されてもよい。In the first to seventh examples, examples have been described in which the light-emitting unit U1 and charge generation layer 1427 included in the OLED layer 142 are cut or made highly resistant by the protruding portions 152b, 153b, 155b, 157b, 15b1 and grooves 15Gv (hereinafter referred to as "protruding portions 152b and grooves 15Gv, etc."). However, the layers that are cut or made highly resistant by the protruding portions 152b and grooves 15Gv, etc. are not limited to these examples. For example, the hole injection layer 1421 or the hole transport layer 1422 included in the OLED layer 142 may be cut or made highly resistant by the protruding portions 152b and grooves 15Gv, etc., or both the hole injection layer 1421 and the hole transport layer 1422 included in the OLED layer 142 may be cut or made highly resistant by the protruding portions 152b and grooves 15Gv, etc. If the OLED layer 142 has three or more light-emitting units U, two or more light-emitting units U and two or more charge generation layers 1427 included in the OLED layer 142 may be cut or made highly resistant by the protruding portion 152b and the groove 15Gv, etc.

＜５　発光部、レンズ部材、波長選択部のそれぞれの中心を通る法線の関係＞
　以下、発光部の中心を通る法線ＬＮと、レンズ部材の中心を通る法線ＬＮ’と、波長選択部の中心を通る法線ＬＮ”との関係を説明する。ここで、発光部は、例えば、一実施形態に係る表示装置１等における発光素子１４である。レンズ部材は、例えば、変形例１０に係る表示装置１におけるレンズ２０１である。波長選択部は、例えば、一実施形態に係る表示装置１等における着色層１８１である。<5. Relationship between normals passing through the centers of the light-emitting unit, lens member, and wavelength selecting unit>
Below, the relationship between the normal line LN passing through the center of the light-emitting portion, the normal line LN' passing through the center of the lens member, and the normal line LN" passing through the center of the wavelength selection portion will be described. Here, the light-emitting portion is, for example, the light-emitting element 14 in the display device 1 according to one embodiment. The lens member is, for example, the lens 201 in the display device 1 according to variant example 10. The wavelength selection portion is, for example, the colored layer 181 in the display device 1 according to one embodiment.

　なお、発光部が出射する光に対応して、波長選択部の大きさを、適宜、変えてもよいし、隣接する発光部の波長選択部の間に光吸収部（例えば、ブラックマトリクス部）が設けられている場合、発光部が出射する光に対応して、光吸収部の大きさを、適宜、変えてもよい。また、波長選択部の大きさを、発光部の中心を通る法線と波長選択部の中心を通る法線との間の距離（オフセット量）ｄ_０に応じて、適宜、変えてもよい。波長選択部の平面形状は、レンズ部材の平面形状と同じであってもよいし、相似であってもよいし、異なっていてもよい。The size of the wavelength selecting section may be changed appropriately depending on the light emitted by the light emitting section. When a light absorbing section (e.g., a black matrix section) is provided between the wavelength selecting sections of adjacent light emitting sections, the size of the light absorbing section may be changed appropriately depending on the distance (offset amount)_d0 between the normal line passing through the center of the light emitting section and the normal line passing through the center of the wavelength selecting section. The planar shape of the wavelength selecting section may be the same as, similar to, or different from the planar shape of the lens member.

　以下、図３０Ａ、図３０Ｂ、図３０Ｃ、図３１を参照して、発光部５１と、波長選択部５２、レンズ部材５３が、この順序で配置されている場合の各部の中心を通る法線の関係について説明する。Below, with reference to Figures 30A, 30B, 30C, and 31, we will explain the relationship between the normals passing through the centers of the light-emitting unit 51, wavelength selection unit 52, and lens member 53 when they are arranged in this order.

　図３０Ａに示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とは、一致していてもよい。すなわち、Ｄ_０＝０、ｄ_０＝０であってもよい。但し、Ｄ_０は、発光部５１の中心を通る法線ＬＮとレンズ部材５３の中心を通る法線ＬＮ’との間の距離（オフセット量）を表し、ｄ_０は、発光部５１の中心を通る法線ＬＮと波長選択部５２の中心を通る法線ＬＮ”との間の距離（オフセット量）を表す。As shown in Figure 30A, the normal line LN passing through the center of the light-emitting unit 51, the normal line LN" passing through the center of the wavelength selection unit 52, and the normal line LN' passing through the center of the lens member 53 may be coincident. That is, D₀ = 0 and d₀ = 0. However, D₀ represents the distance (offset amount) between the normal line LN passing through the center of the light-emitting unit 51 and the normal line LN' passing through the center of the lens member 53, and d₀ represents the distance (offset amount) between the normal line LN passing through the center of the light-emitting unit 51 and the normal line LN" passing through the center of the wavelength selection unit 52.

　図３０Ｂに示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”とは、一致しているが、発光部５１の中心を通る法線ＬＮおよび波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とは、一致していない構成としてもよい。すなわち、Ｄ_０＞０、ｄ_０＝０であってもよい。As shown in FIG. 30B, the normal line LN passing through the center of the light-emitting section 51 and the normal line LN" passing through the center of the wavelength selection section 52 are aligned, but the normal line LN passing through the center of the light-emitting section 51 and the normal line LN" passing through the center of the wavelength selection section 52 may not be aligned with the normal line LN' passing through the center of the lens member 53. In other words, D₀ >0 and d₀ =0 may be satisfied.

　図３０Ｃに示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”およびレンズ部材５３の中心を通る法線ＬＮ’とは、一致しておらず、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とは、一致している構成としてもよい。すなわち、Ｄ_０＞０、ｄ_０＞０、Ｄ_０＝ｄ_０であってもよい。As shown in FIG. 30C , the normal line LN passing through the center of the light-emitting unit 51, the normal line LN" passing through the center of the wavelength selection unit 52, and the normal line LN' passing through the center of the lens member 53 may not coincide with each other, and the normal line LN" passing through the center of the wavelength selection unit 52 and the normal line LN' passing through the center of the lens member 53 may coincide with each other. That is, D₀ > 0, d₀ > 0, and D₀ = d₀ may be satisfied.

　図３１に示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とがいずれも、一致していない構成としてもよい。すなわち、Ｄ_０＞０、ｄ_０＞０、Ｄ_０≠ｄ_０であってもよい。ここで、発光部５１の中心とレンズ部材５３の中心（図３１において黒丸で示される位置）とを結ぶ直線ＬＬ上に、波長選択部５２の中心（図３１において黒四角で示される位置）が位置することが好ましい。具体的には、発光部５１の中心と波長選択部５２の中心との間の、厚さ方向（図３１中、垂直方向）における距離をＬＬ_１、波長選択部５２の中心とレンズ部材５３の中心との間の、厚さ方向における距離をＬＬ_２としたとき、
　　Ｄ_０＞ｄ_０＞０
であり、製造上のバラツキを考慮した上で、
　　ｄ_０：Ｄ_０＝ＬＬ_１：（ＬＬ_１＋ＬＬ_２）
を満足することが好ましい。
　ここで、厚さ方向とは、発光部５１、波長選択部５２、レンズ部材５３の厚さ方向を表す。As shown in FIG. 31 , a configuration may be adopted in which none of the normal line LN passing through the center of the light-emitting section 51, the normal line LN″ passing through the center of the wavelength selecting section 52, and the normal line LN′ passing through the center of the lens member 53 coincides. That is, D₀ > 0, d₀ > 0, and D₀ ≠ d₀ may be satisfied. Here, it is preferable that the center of the wavelength selecting section 52 (the position indicated by the black square in FIG. 31 ) is located on a straight line LL connecting the center of the light-emitting section 51 and the center of the lens member 53 (the position indicated by the black circle in FIG. 31 ). Specifically, when the distance in the thickness direction (the vertical direction in FIG. 31 ) between the center of the light-emitting section 51 and the center of the wavelength selecting section 52 is LL₁ , and the distance in the thickness direction between the center of the wavelength selecting section 52 and the center of the lens member 53 is LL₂ ,
D₀ > d₀ > 0
Taking into account manufacturing variations,
d₀ :D₀ =LL₁ :(LL₁ +LL₂ )
It is preferable to satisfy the following.
Here, the thickness direction refers to the thickness direction of the light emitting section 51 , the wavelength selecting section 52 , and the lens member 53 .

　以下、図３２Ａ、図３２Ｂ、図３３を参照して、発光部５１と、レンズ部材５３、波長選択部５２が、この順序で配置されている場合の各部の中心を通る法線の関係について説明する。Below, with reference to Figures 32A, 32B, and 33, we will explain the relationship between the normals passing through the centers of the light-emitting unit 51, lens member 53, and wavelength selection unit 52 when they are arranged in this order.

　図３２Ａに示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とは、一致している構成としてもよい。すなわち、Ｄ_０＞０、ｄ_０＝０であってもよい。As shown in FIG. 32A , a normal line LN passing through the center of the light-emitting unit 51, a normal line LN″ passing through the center of the wavelength selecting unit 52, and a normal line LN′ passing through the center of the lens member 53 may be configured to coincide with each other. That is, D₀ >0 and d₀ =0 may be satisfied.

　図３２Ｂに示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”およびレンズ部材５３の中心を通る法線ＬＮ’とは、一致しておらず、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とは、一致している構成としてもよい。すなわち、Ｄ_０＞０、ｄ_０＞０、Ｄ_０＝ｄ_０であってもよい。As shown in FIG. 32B , the normal line LN passing through the center of the light-emitting unit 51, the normal line LN" passing through the center of the wavelength selection unit 52, and the normal line LN' passing through the center of the lens member 53 may not coincide with each other, and the normal line LN" passing through the center of the wavelength selection unit 52 and the normal line LN' passing through the center of the lens member 53 may coincide with each other. That is, D₀ > 0, d₀ > 0, and D₀ = d₀ may be satisfied.

　図３３に示されるように、発光部５１の中心を通る法線ＬＮと、波長選択部５２の中心を通る法線ＬＮ”と、レンズ部材５３の中心を通る法線ＬＮ’とがいずれも、一致していない構成としてもよい。ここで、発光部５１の中心と波長選択部５２の中心（図３３において黒四角で示される位置）とを結ぶ直線ＬＬ上に、レンズ部材５３の中心（図３３において黒丸で示される位置）が位置することが好ましい。具体的には、発光部５１の中心とレンズ部材５３の中心との間の、厚さ方向（図３３中、垂直方向）における距離をＬＬ_２、レンズ部材５３の中心と波長選択部５２の中心との間の、厚さ方向における距離をＬＬ_１としたとき、
　　ｄ_０＞Ｄ_０＞０
であり、製造上のバラツキを考慮した上で、
　　Ｄ_０：ｄ_０＝ＬＬ_２：（ＬＬ_１＋ＬＬ_２）
を満足することが好ましい。
　ここで、厚さ方向とは、発光部５１、波長選択部５２、レンズ部材５３の厚さ方向を表す。As shown in FIG. 33 , a configuration may be adopted in which the normal line LN passing through the center of the light-emitting section 51, the normal line LN″ passing through the center of the wavelength selecting section 52, and the normal line LN′ passing through the center of the lens member 53 do not all coincide. Here, it is preferable that the center of the lens member 53 (the position indicated by the black circle in FIG. 33 ) is located on a straight line LL connecting the center of the light-emitting section 51 and the center of the wavelength selecting section 52 (the position indicated by the black square in FIG. 33 ). Specifically, when the distance in the thickness direction (the vertical direction in FIG. 33 ) between the center of the light-emitting section 51 and the center of the lens member 53 is LL₂ and the distance in the thickness direction between the center of the lens member 53 and the center of the wavelength selecting section 52 is LL₁ ,
d₀ >D₀ >0
Taking into account manufacturing variations,
D₀ :d₀ =LL₂ :(LL₁ +LL₂ )
It is preferable to satisfy the following.
Here, the thickness direction refers to the thickness direction of the light emitting section 51 , the wavelength selecting section 52 , and the lens member 53 .

＜６　共振器構造の例＞
　一実施形態に係る表示装置１等に含まれる副画素２は、発光素子１４で発生した光を共振させる共振器構造を備えている構成とすることができる。以下、図面を参照しながら、共振器構造について説明する。また、以下の説明において、各層の第１面を上面ということがある。<6. Examples of resonator structures>
The sub-pixel 2 included in the display device 1 according to an embodiment may be configured to have a resonator structure that resonates light generated by the light-emitting element 14. The resonator structure will be described below with reference to the drawings. In the following description, the first surface of each layer may be referred to as the upper surface.

（共振器構造：第１例）
　図３４Ａは、共振器構造の第１例を説明するための模式的な断面図である。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた発光素子を特に区別せず総称する場合には、それらの発光素子を発光素子１４ということがある。副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた発光素子を区別する場合には、それらの発光素子を発光素子１４_Ｒ、１４_Ｇ、１４_Ｂということがある。ＯＬＥＤ層１４２のうち副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応する部分を、ＯＬＥＤ層１４２_Ｒ、ＯＬＥＤ層１４２_Ｇ、ＯＬＥＤ層１４２_Ｂということがある。(Resonator structure: 1st example)
34A is a schematic cross-sectional view for explaining a first example of a resonator structure. In the following description, when the light-emitting elements provided corresponding to the sub-pixels 2R, 2G, and 2B are referred to collectively without any particular distinction, these light-emitting elements may be referred to as light-emitting element 14. When the light-emitting elements provided corresponding to the sub-pixels 2R, 2G, and 2B are distinguished from one another, these light-emitting elements may be referred to as light-emitting element_14R ,_14G , and_14B . The portions of the OLED layer 142 corresponding to the sub-pixels 2R, 2G, and 2B, respectively, may be referred to as OLED layer_142R , OLED layer_142G , and OLED layer_142B .

　第１例において、第１電極１４１は各発光素子１４において共通の膜厚で形成されている。第２電極１４３においても同様である。In the first example, the first electrode 141 is formed with a common film thickness in each light-emitting element 14. The same is true for the second electrode 143.

　発光素子１４の第１電極１４１の下に、光学調整層７２を挟んだ状態で、反射板７１が配されている。反射板７１と第２電極１４３との間にＯＬＥＤ層１４２が発生する光を共振させる共振器構造が形成される。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた光学調整層７２を、光学調整層７２_Ｒ、７２_Ｇ、７２_Ｂということがある。A reflector 71 is disposed below the first electrode 141 of the light-emitting element 14, with an optical adjustment layer 72 sandwiched therebetween. A resonator structure that resonates light generated by the OLED layer 142 is formed between the reflector 71 and the second electrode 143. In the following description, the optical adjustment layers 72 provided corresponding to the sub-pixels 2R, 2G, and 2B, respectively, may be referred to as optical adjustment layers_72R ,_72G , and_72B .

　反射板７１は各発光素子１４において共通の膜厚で形成されている。光学調整層７２の膜厚は、副画素が表示すべき色に応じて異なっている。光学調整層７２_Ｒ、７２_Ｇ、７２_Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。The reflector 71 is formed to have the same film thickness for each light-emitting element 14. The film thickness of the optical adjustment layer 72 varies depending on the color to be displayed by the sub-pixel. By having the optical adjustment layers_72R ,_72G , and_72B have different film thicknesses, it is possible to set the optical distance that produces optimal resonance for the wavelength of light corresponding to the color to be displayed.

　図３４Ａに示す例では、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂにおける反射板７１の上面は揃うように配置されている。上述したように、光学調整層７２の膜厚は、副画素が表示すべき色に応じて異なっているので、第２電極１４３の上面の位置は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて相違する。34A , the reflectors 71 of the light-emitting elements 14_R , 14_G , and 14_B are arranged so that their upper surfaces are aligned. As described above, the film thickness of the optical adjustment layer 72 differs depending on the color to be displayed by the subpixel, and therefore the position of the upper surface of the second electrode 143 differs depending on the type of the light-emitting elements 14_R , 14_G , and 14_B.

　反射板７１は、例えば、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）等の金属、あるいは、これらを主成分とする合金を用いて形成することができる。The reflector 71 can be formed using metals such as aluminum (Al), silver (Ag), copper (Cu), etc., or alloys containing these as their main components.

　光学調整層７２は、シリコン窒化物（ＳｉＮ_ｘ）、シリコン酸化物（ＳｉＯ_ｘ）、シリコン酸窒化物（ＳｉＯ_ｘＮ_ｙ）等の無機絶縁材料や、アクリル系樹脂やポリイミド系樹脂等といった有機樹脂材料を用いて構成することができる。光学調整層７２は単層でも良いし、これら複数の材料の積層膜であってもよい。また、発光素子１４の種類に応じて積層数が異なっても良い。The optical adjustment layer 72 can be made of inorganic insulating materials such as silicon nitride (SiN_x ), silicon oxide (SiO_x ), silicon oxynitride (SiO_x N_y ), or organic resin materials such as acrylic resins and polyimide resins. The optical adjustment layer 72 may be a single layer or a laminated film made of a plurality of these materials. Furthermore, the number of layers may vary depending on the type of light-emitting element 14.

　第１電極１４１は、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）、亜鉛酸化物（ＺｎＯ）等の透明導電材料を用いて形成することができる。The first electrode 141 can be formed using a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or zinc oxide (ZnO).

　第２電極１４３は、半透過反射膜として機能する必要がある。第２電極１４３は、マグネシウム（Ｍｇ）や銀（Ａｇ）、またはこれらを主成分とするマグネシウム銀合金（ＭｇＡｇ）、さらには、アルカリ金属やアルカリ土類金属を含んだ合金等を用いて形成することができる。The second electrode 143 must function as a semi-transmissive reflective film. The second electrode 143 can be formed using magnesium (Mg) or silver (Ag), a magnesium-silver alloy (MgAg) containing these as its main components, or an alloy containing an alkali metal or alkaline earth metal.

（共振器構造：第２例）
　図３４Ｂは、共振器構造の第２例を説明するための模式的な断面図である。(Resonator structure: second example)
FIG. 34B is a schematic cross-sectional view for explaining a second example of the resonator structure.

　第２例においても、第１電極１４１や第２電極１４３は各発光素子１４において共通の膜厚で形成されている。In the second example, the first electrode 141 and the second electrode 143 are also formed with the same film thickness in each light-emitting element 14.

　そして、第２例においても、発光素子１４の第１電極１４１の下に、光学調整層７２を挟んだ状態で、反射板７１が配される。反射板７１と第２電極１４３との間にＯＬＥＤ層１４２が発生する光を共振させる共振器構造が形成される。第１例と同様に、反射板７１は各発光素子１４において共通の膜厚で形成されており、光学調整層７２の膜厚は、副画素が表示すべき色に応じて異なっている。In the second example, a reflector 71 is also disposed below the first electrode 141 of the light-emitting element 14, with an optical adjustment layer 72 sandwiched between them. A resonator structure that resonates the light generated by the OLED layer 142 is formed between the reflector 71 and the second electrode 143. As in the first example, the reflector 71 is formed with the same film thickness for each light-emitting element 14, and the film thickness of the optical adjustment layer 72 differs depending on the color to be displayed by the sub-pixel.

　図３４Ａに示す第１例においては、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂにおける反射板７１の上面は揃うように配置され、第２電極１４３の上面の位置は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて相違していた。In the first example shown in FIG. 34A, the upper surfaces of the reflectors 71 of the light-emitting elements_14R ,_14G , and_14B are aligned, and the position of the upper surface of the second electrode 143 differs depending on the type of the light-emitting element_14R ,_14G , and_14B .

　これに対し、図３４Ｂに示す第２例において、第２電極１４３の上面は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂで揃うように配置されている。第２電極１４３の上面を揃えるために、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂにおいて反射板７１の上面は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて異なるように配置されている。このため、反射板７１の下面（換言すれば、下地層（絶縁層）７３の上面）は、発光素子１４の種類に応じた階段形状となる。34B , the upper surfaces of the second electrodes 143 are aligned for the light-emitting elements_14R ,_14G , and_14B . To align the upper surfaces of the second electrodes 143, the upper surfaces of the reflectors 71 for the light-emitting elements_14R ,_14G , and_14B are arranged differently depending on the type of the light-emitting element_14R ,_14G , and_14B . Therefore, the lower surface of the reflector 71 (in other words, the upper surface of the base layer (insulating layer) 73) has a stepped shape depending on the type of light-emitting element 14.

　反射板７１、光学調整層７２、第１電極１４１および第２電極１４３を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the reflector 71, optical adjustment layer 72, first electrode 141, and second electrode 143 are the same as those described in the first example, so further description will be omitted.

（共振器構造：第３例）
　図３５Ａは、共振器構造の第３例を説明するための模式的な断面図である。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた反射板７１を、反射板７１_Ｒ、７１_Ｇ、７１_Ｂということがある。(Resonator structure: 3rd example)
35A is a schematic cross-sectional view illustrating a third example of the resonator structure. In the following description, the reflectors 71 provided corresponding to the sub-pixels 2R, 2G, and 2B, respectively, may be referred to as reflectors_71R ,_71G , and_71B .

　第３例においても、第１電極１４１や第２電極１４３は各発光素子１４において共通の膜厚で形成されている。In the third example, the first electrode 141 and the second electrode 143 are also formed with the same film thickness in each light-emitting element 14.

　そして、第３例においても、発光素子１４の第１電極１４１の下に、光学調整層７２を挟んだ状態で、反射板７１が配される。反射板７１と第２電極１４３との間に、ＯＬＥＤ層１４２が発生する光を共振させる共振器構造が形成される。第１例や第２例と同様に、光学調整層７２の膜厚は、副画素が表示すべき色に応じて異なっている。そして、第２例と同様に、第２電極１４３の上面の位置は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂで揃うように配置されている。Also in the third example, a reflector 71 is disposed below the first electrode 141 of the light-emitting element 14, with an optical adjustment layer 72 sandwiched therebetween. A resonator structure that resonates the light generated by the OLED layer 142 is formed between the reflector 71 and the second electrode 143. As in the first and second examples, the film thickness of the optical adjustment layer 72 varies depending on the color to be displayed by the sub-pixel. As in the second example, the upper surface of the second electrode 143 is disposed so as to be aligned with the light-emitting elements_14R ,_14G , and_14B .

　図３５Ｂに示す第２例にあっては、第２電極１４３の上面を揃えるために、反射板７１の下面は、発光素子１４の種類に応じた階段形状であった。In the second example shown in Figure 35B, the lower surface of the reflector 71 has a stepped shape that corresponds to the type of light-emitting element 14 in order to align the upper surface of the second electrode 143.

　これに対し、図３５Ａに示す第３例において、反射板７１の膜厚は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて異なるように設定されている。より具体的には、反射板７１_Ｒ、７１_Ｇ、７１_Ｂの下面が揃うように膜厚が設定されている。35A, the film thickness of the reflector 71 is set to differ depending on the type of the light-emitting elements_14R ,_14G , and_14B . More specifically, the film thickness is set so that the bottom surfaces of the reflectors_71R ,_71G , and_71B are aligned.

　反射板７１、光学調整層７２、第１電極１４１および第２電極１４３を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the reflector 71, optical adjustment layer 72, first electrode 141, and second electrode 143 are the same as those described in the first example, so further description will be omitted.

（共振器構造：第４例）
　図３５Ｂは、共振器構造の第４例を説明するための模式的な断面図である。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた第１電極１４１を、第１電極１４１_Ｒ、１４１_Ｇ、１４１_Ｂということがある。(Resonator structure: 4th example)
35B is a schematic cross-sectional view illustrating a fourth example of the resonator structure. In the following description, the first electrodes 141 provided corresponding to the sub-pixels 2R, 2G, and 2B, respectively, may be referred to as first electrodes_141R ,_141G , and_141B .

　図３５Ａに示す第１例において、各発光素子１４の第１電極１４１や第２電極１４３は、共通の膜厚で形成されている。そして、発光素子１４の第１電極１４１の下に、光学調整層７２を挟んだ状態で、反射板７１が配されている。In the first example shown in Figure 35A, the first electrode 141 and second electrode 143 of each light-emitting element 14 are formed to the same film thickness. A reflector 71 is disposed below the first electrode 141 of the light-emitting element 14, with an optical adjustment layer 72 sandwiched between them.

　これに対し、図３５Ｂに示す第４例では、光学調整層７２を省略し、第１電極１４１の膜厚を、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて異なるように設定した。In contrast, in a fourth example shown in FIG. 35B, the optical adjustment layer 72 is omitted, and the film thickness of the first electrode 141 is set to differ depending on the type of the light emitting elements 14_R , 14_G , and 14_B.

　反射板７１は各発光素子１４において共通の膜厚で形成されている。第１電極１４１の膜厚は、副画素が表示すべき色に応じて異なっている。第１電極１４１_Ｒ、１４１_Ｇ、１４１_Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。The reflector 71 is formed to have the same thickness for each light-emitting element 14. The thickness of the first electrode 141 varies depending on the color to be displayed by the sub-pixel. By having the first electrodes_141R ,_141G , and_141B have different thicknesses, it is possible to set an optical distance that generates optimal resonance for the wavelength of light corresponding to the color to be displayed.

　反射板７１、光学調整層７２、第１電極１４１および第２電極１４３を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the reflector 71, optical adjustment layer 72, first electrode 141, and second electrode 143 are the same as those described in the first example, so further description will be omitted.

（共振器構造：第５例）
　図３６Ａは、共振器構造の第５例を説明するための模式的な断面図である。(Resonator structure: 5th example)
FIG. 36A is a schematic cross-sectional view for explaining a fifth example of the resonator structure.

　図３４Ａに示す第１例において、第１電極１４１や第２電極１４３は各発光素子１４において共通の膜厚で形成されている。そして、発光素子１４の第１電極１４１の下に、光学調整層７２を挟んだ状態で、反射板７１が配されている。In the first example shown in Figure 34A, the first electrode 141 and the second electrode 143 are formed with the same film thickness in each light-emitting element 14. A reflector 71 is then disposed below the first electrode 141 of the light-emitting element 14, with an optical adjustment layer 72 sandwiched between them.

　これに対し、図３６Ａに示す第５例にあっては、光学調整層７２を省略し、代わりに、反射板７１の表面に酸化膜７４を形成した。酸化膜７４の膜厚は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて異なるように設定した。以下の説明において、副画素２Ｒ、２Ｇ、２Ｂにそれぞれに対応して設けられた酸化膜７４を、酸化膜７４_Ｒ、７４_Ｇ、７４_Ｂということがある。36A , the optical adjustment layer 72 is omitted, and instead, an oxide film 74 is formed on the surface of the reflector 71. The film thickness of the oxide film 74 is set to vary depending on the type of the light-emitting elements 14_R , 14_G , and 14_B. In the following description, the oxide films 74 provided corresponding to the sub-pixels 2R, 2G, and 2B, respectively, may be referred to as oxide films 74_R , 74_G , and 74_B.

　酸化膜７４の膜厚は、副画素が表示すべき色に応じて異なっている。酸化膜７４_Ｒ、７４_Ｇ、７４_Ｂが異なる膜厚を有することにより、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。The thickness of the oxide film 74 varies depending on the color to be displayed by the sub-pixel. By having the oxide films_74R ,_74G , and_74B have different thicknesses, it is possible to set an optical distance that produces optimal resonance for the wavelength of light corresponding to the color to be displayed.

　酸化膜７４は、反射板７１の表面を酸化した膜であって、例えば、アルミニウム酸化物、タンタル酸化物、チタン酸化物、マグネシウム酸化物、ジルコニウム酸化物等から構成される。酸化膜７４は、反射板７１と第２電極１４３との間の光路長（光学的距離）を調整するための絶縁膜として機能する。The oxide film 74 is a film formed by oxidizing the surface of the reflector 71, and is made of, for example, aluminum oxide, tantalum oxide, titanium oxide, magnesium oxide, zirconium oxide, etc. The oxide film 74 functions as an insulating film for adjusting the optical path length (optical distance) between the reflector 71 and the second electrode 143.

　発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて膜厚が異なる酸化膜７４は、例えば、以下のようにして形成することができる。The oxide film 74, whose thickness varies depending on the type of the light-emitting elements_14R ,_14G , and_14B , can be formed, for example, as follows.

　先ず、容器の中に電解液を充填し、反射板７１が形成された基板を電解液の中に浸漬する。また、反射板７１と対向するように電極を配置する。First, fill the container with electrolyte and immerse the substrate on which the reflector 71 is formed into the electrolyte. An electrode is then placed facing the reflector 71.

　そして、電極を基準として正電圧を反射板７１に印加して、反射板７１を陽極酸化する。陽極酸化による酸化膜の膜厚は、電極に対する電圧値に比例する。そこで、反射板７１_Ｒ、７１_Ｇ、７１_Ｂのそれぞれに発光素子１４の種類に応じた電圧を印加した状態で陽極酸化を行う。これによって、膜厚の異なる酸化膜７４を一括して形成することができる。Then, a positive voltage is applied to the reflector 71 with the electrode as the reference, and the reflector 71 is anodized. The thickness of the oxide film formed by anodization is proportional to the voltage value applied to the electrode. Therefore, anodization is performed while applying a voltage to each of the reflectors_71R ,_71G , and_71B according to the type of light-emitting element 14. This allows oxide films 74 of different thicknesses to be formed all at once.

　反射板７１、第１電極１４１および第２電極１４３を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the reflector 71, first electrode 141, and second electrode 143 are the same as those described in the first example, so further description will be omitted.

（共振器構造：第６例）
　図３６Ｂは、共振器構造の第６例を説明するための模式的な断面図である。(Resonator structure: 6th example)
FIG. 36B is a schematic cross-sectional view for explaining the sixth example of the resonator structure.

　第６例において、発光素子１４は、第１電極１４１とＯＬＥＤ層１４２と第２電極１４３とが積層されて構成されている。但し、第６例において、第１電極１４１は、電極と反射板の機能を兼ねるように形成されている。第１電極（兼反射板）１４１は、発光素子１４_Ｒ、１４_Ｇ、１４_Ｂの種類に応じて選択された光学定数を有する材料によって形成されている。第１電極（兼反射板）１４１による位相シフトが異なることによって、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。In the sixth example, the light-emitting element 14 is configured by laminating a first electrode 141, an OLED layer 142, and a second electrode 143. However, in the sixth example, the first electrode 141 is formed to function as both an electrode and a reflector. The first electrode (also known as reflector) 141 is formed of a material having an optical constant selected according to the type of light-emitting element_14R ,_14G ,_14B . By varying the phase shift caused by the first electrode (also known as reflector) 141, it is possible to set an optical distance that generates optimal resonance for the wavelength of light corresponding to the color to be displayed.

　第１電極（兼反射板）１４１は、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の単体金属や、これらを主成分とする合金から構成することができる。例えば、発光素子１４_Ｒの第１電極（兼反射板）１４１_Ｒを銅（Ｃｕ）で形成し、発光素子１４_Ｇの第１電極（兼反射板）１４１_Ｇと発光素子１４_Ｂの第１電極（兼反射板）１４１_Ｂとをアルミニウムで形成するといった構成とすることができる。The first electrode (also serving as a reflector) 141 can be made of a single metal such as aluminum (Al), silver (Ag), gold (Au), copper (Cu), or an alloy containing any of these as a main component. For example, the first electrode (also serving as a reflector)_141R of the light-emitting element_14R can be made of copper (Cu), and the first electrode (also serving as a reflector)_141G of the light-emitting element_14G and the first electrode (also serving as a reflector)_141B of the light-emitting element_14B can be made of aluminum.

　第２電極１４３を構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the second electrode 143 are the same as those described in the first example, so further explanation will be omitted.

（共振器構造：第７例）
　図３７は、共振器構造の第７例を説明するための模式的な断面図である。(Resonator structure: 7th example)
FIG. 37 is a schematic cross-sectional view for explaining a seventh example of the resonator structure.

　第７例は、基本的には、発光素子１４_Ｒ、１４_Ｇについては第６例を適用し、発光素子１４_Ｂについては第１例を適用したといった構成である。この構成においても、表示すべき色に応じた光の波長に最適な共振を生ずる光学的距離を設定することができる。The seventh example is basically a configuration in which the sixth example is applied to the light-emitting elements 14_R and 14_G , and the first example is applied to the light-emitting element 14_B. Even in this configuration, it is possible to set an optical distance that generates optimal resonance for the wavelength of light corresponding to the color to be displayed.

　発光素子１４_Ｒ、１４_Ｇに用いられる第１電極（兼反射板）１４１_Ｒ、１４１_Ｇは、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）等の単体金属や、これらを主成分とする合金から構成することができる。The first electrodes (which also serve as reflectors)_141R ,_141G used in the light-emitting elements_14R ,_14G can be made of a single metal such as aluminum (Al), silver (Ag), gold (Au), copper (Cu), or an alloy containing these as the main component.

　発光素子１４_Ｂに用いられる、反射板７１_Ｂ、光学調整層７２_Ｂおよび第１電極１４１_Ｂを構成する材料等については、第１例において説明した内容と同様であるので、説明を省略する。The materials constituting the reflector_71B , the optical adjustment layer_72B and the first electrode_141B used in the light emitting element_14B are the same as those described in the first example, and therefore description thereof will be omitted.

＜７　応用例＞
（電子機器）
　一実施形態に係る表示装置１等は、各種の電子機器に備えられてもよい。一実施形態に係る表示装置１等は、特にヘッドマウント型ディスプレイ等のアイウェアデバイス、またはビデオカメラもしくは一眼レフカメラの電子ビューファインダ等の高解像度が要求され、目の近くで拡大して使用されるものに適する。<7 Application Examples>
(electronic equipment)
The display device 1 according to an embodiment may be provided in various electronic devices, and is particularly suitable for eyewear devices such as head-mounted displays, or electronic viewfinders for video cameras or single-lens reflex cameras that require high resolution and are used in close proximity to the eyes with magnification.

（具体例１）
　図３８Ａ、図３８Ｂは、デジタルスチルカメラ３１０の外観の一例を示す。このデジタルスチルカメラ３１０は、レンズ交換式一眼レフレックスタイプのものであり、カメラ本体部（カメラボディ）３１１の正面略中央に交換式の撮影レンズユニット（交換レンズ）３１２を有し、正面左側に撮影者が把持するためのグリップ部３１３を有している。(Specific Example 1)
38A and 38B show an example of the appearance of a digital still camera 310. This digital still camera 310 is an interchangeable lens single-lens reflex type, and has an interchangeable taking lens unit (interchangeable lens) 312 located approximately in the center of the front of a camera main body 311, and a grip part 313 for the photographer to hold on the left side of the front.

　カメラ本体部３１１の背面中央から左側にずれた位置には、モニタ３１４が設けられている。モニタ３１４の上部には、電子ビューファインダ（接眼窓）３１５が設けられている。撮影者は、電子ビューファインダ３１５を覗くことによって、撮影レンズユニット３１２から導かれた被写体の光像を視認して構図決定を行うことが可能である。電子ビューファインダ３１５は、一実施形態に係る表示装置１等のうちいずれかを備える。A monitor 314 is provided at a position shifted to the left from the center of the back of the camera body 311. An electronic viewfinder (eyepiece window) 315 is provided above the monitor 314. By looking through the electronic viewfinder 315, the photographer can visually confirm the optical image of the subject guided by the photographing lens unit 312 and determine the composition. The electronic viewfinder 315 is equipped with any of the display devices 1 according to one embodiment.

（具体例２）
　図３９は、ヘッドマウントディスプレイ３２０の外観の一例を示す。ヘッドマウントディスプレイ３２０は、アイウェアデバイスの一例である。ヘッドマウントディスプレイ３２０は、例えば、眼鏡形の表示部３２１の両側に、使用者の頭部に装着するための耳掛け部３２２を有している。表示部３２１は、一実施形態に係る表示装置１等のうちいずれかを備える。(Specific Example 2)
39 shows an example of the appearance of a head-mounted display 320. The head-mounted display 320 is an example of an eyewear device. The head-mounted display 320 has, for example, ear hooks 322 on both sides of a glasses-shaped display unit 321 for wearing on the user's head. The display unit 321 includes any one of the display devices 1 according to an embodiment.

（具体例３）
　図４０は、テレビジョン装置３３０の外観の一例を示す。このテレビジョン装置３３０は、例えば、フロントパネル３３２およびフィルターガラス３３３を含む映像表示画面部３３１を有しており、この映像表示画面部３３１は、一実施形態に係る表示装置１等のうちいずれかを備える。(Specific Example 3)
40 shows an example of the appearance of a television device 330. This television device 330 has, for example, an image display screen unit 331 including a front panel 332 and a filter glass 333, and this image display screen unit 331 is equipped with any one of the display devices 1 according to an embodiment.

（具体例４）
　図４１は、シースルーヘッドマウントディスプレイ３４０の外観の一例を示す。シースルーヘッドマウントディスプレイ３４０は、アイウェアデバイスの一例である。シースルーヘッドマウントディスプレイ３４０は、本体部３４１と、アーム３４２と、鏡筒３４３とを備える。(Specific Example 4)
41 shows an example of the appearance of a see-through head mounted display 340. The see-through head mounted display 340 is an example of an eyewear device. The see-through head mounted display 340 includes a main body 341, an arm 342, and a lens barrel 343.

　本体部３４１は、アーム３４２および眼鏡３５０と接続される。具体的には、本体部３４１の長辺方向の端部はアーム３４２と結合され、本体部３４１の側面の一側は接続部材を介して眼鏡３５０と連結される。なお、本体部３４１は、直接的に人体の頭部に装着されてもよい。Main body 341 is connected to arm 342 and eyeglasses 350. Specifically, the long side end of main body 341 is connected to arm 342, and one side of main body 341 is connected to eyeglasses 350 via a connecting member. Note that main body 341 may also be worn directly on the head of a human body.

　本体部３４１は、シースルーヘッドマウントディスプレイ３４０の動作を制御するための制御基板や、表示部を内蔵する。アーム３４２は、本体部３４１と鏡筒３４３とを接続させ、鏡筒３４３を支える。具体的には、アーム３４２は、本体部３４１の端部および鏡筒３４３の端部とそれぞれ結合され、鏡筒３４３を固定する。また、アーム３４２は、本体部３４１から鏡筒３４３に提供される画像に係るデータを通信するための信号線を内蔵する。Main body 341 incorporates a control board for controlling the operation of see-through head-mounted display 340 and a display unit. Arm 342 connects main body 341 to lens barrel 343 and supports lens barrel 343. Specifically, arm 342 is coupled to the end of main body 341 and the end of lens barrel 343, respectively, and fixes lens barrel 343. Arm 342 also incorporates a signal line for communicating image-related data provided from main body 341 to lens barrel 343.

　鏡筒３４３は、本体部３４１からアーム３４２を経由して提供される画像光を、接眼レンズ３５１を通じて、シースルーヘッドマウントディスプレイ３４０を装着するユーザの目に向かって投射する。このシースルーヘッドマウントディスプレイ３４０において、本体部３４１の表示部は、一実施形態に係る表示装置１等のうちいずれかを備える。The lens barrel 343 projects image light provided from the main body 341 via the arm 342 through the eyepiece 351 toward the eyes of the user wearing the see-through head-mounted display 340. In this see-through head-mounted display 340, the display unit of the main body 341 includes any one of the display devices 1 according to one embodiment.

（具体例５）
　図４２は、スマートフォン３６０の外観の一例を示す。スマートフォン３６０は、各種情報を表示する表示部３６１、およびユーザによる操作入力を受け付けるボタン等から構成される操作部３６２等を備える。表示部３６１は、一実施形態に係る表示装置１等のうちいずれかを備える。(Specific Example 5)
42 shows an example of the appearance of a smartphone 360. The smartphone 360 includes a display unit 361 that displays various information, an operation unit 362 that includes buttons and the like that accept operation inputs from a user, and the like. The display unit 361 includes any one of the display devices 1 and the like according to an embodiment.

（具体例６）
　一実施形態に係る表示装置１等は、乗物に備えられる各種のディスプレイに備えられてもよい。(Specific Example 6)
The display device 1 according to an embodiment may be provided in various displays provided in vehicles.

　図４３Ａおよび図４３Ｂは、各種のディスプレイが備えられた乗物５００の内部の構成の一例を示す図である。具体的には、図４３Ａは、乗物５００の後方から前方にかけての乗物５００の内部の様子の一例を示す図、図４３Ｂは、乗物５００の斜め後方から斜め前方にかけての乗物５００の内部の様子の一例を示す図である。Figures 43A and 43B are diagrams showing an example of the internal configuration of a vehicle 500 equipped with various displays. Specifically, Figure 43A is a diagram showing an example of the internal appearance of the vehicle 500 from the rear to the front, and Figure 43B is a diagram showing an example of the internal appearance of the vehicle 500 from diagonally rear to diagonally front.

　乗物５００は、センターディスプレイ５０１と、コンソールディスプレイ５０２と、ヘッドアップディスプレイ５０３と、デジタルリアミラー５０４と、ステアリングホイールディスプレイ５０５と、リアエンタテイメントディスプレイ５０６とを備える。これらのディスプレイの少なくとも１つが、一実施形態に係る表示装置１等のうちいずれかを備える。例えば、これらのディスプレイのすべてが、一実施形態に係る表示装置１等のうちいずれかを備えてもよい。Vehicle 500 includes a center display 501, a console display 502, a head-up display 503, a digital rearview mirror 504, a steering wheel display 505, and a rear entertainment display 506. At least one of these displays includes one of the display devices 1, etc., according to an embodiment. For example, all of these displays may include one of the display devices 1, etc., according to an embodiment.

　センターディスプレイ５０１は、運転席５０８および助手席５０９に対向するダッシュボードの部分に配置されている。図４３Ａおよび図４３Ｂでは、運転席５０８側から助手席５０９側まで延びる横長形状のセンターディスプレイ５０１の例を示すが、センターディスプレイ５０１の画面サイズや配置場所は任意である。センターディスプレイ５０１には、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ５０１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された乗物５００の前方や側方の障害物までの距離画像、赤外線センサで検出された乗客の体温等を表示可能である。センターディスプレイ５０１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、およびエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。The center display 501 is located on the dashboard facing the driver's seat 508 and passenger seat 509. Figures 43A and 43B show an example of a horizontally elongated center display 501 extending from the driver's seat 508 to the passenger seat 509, but the screen size and placement of the center display 501 are arbitrary. The center display 501 can display information detected by various sensors. As a specific example, the center display 501 can display images captured by an image sensor, distance images to obstacles in front of and to the sides of the vehicle 500 measured by a ToF sensor, and the body temperature of passengers detected by an infrared sensor. The center display 501 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information.

　安全関連情報は、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知等の情報であり、例えばセンターディスプレイ５０１の裏面側に重ねて配置されたセンサにて検知される情報である。操作関連情報は、センサを用いて乗員の操作に関するジェスチャを検知する。検知されるジェスチャは、乗物５００内の種々の設備の操作を含んでもよい。例えば、空調設備、ナビゲーション装置、ＡＶ装置、照明装置等の操作を検知する。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、乗車中の各乗員の行動記録を含む。ライフログを取得および保存することで、事故時に乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサ等のセンサを用いて乗員の体温を検知し、検知した体温に基づいて乗員の健康状態を推測する。あるいは、イメージセンサを用いて乗員の顔を撮像し、撮像した顔の表情から乗員の健康状態を推測してもよい。さらに、乗員に対して自動音声で会話を行って、乗員の回答内容に基づいて乗員の健康状態を推測してもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能等を含む。エンタテイメント関連情報は、センサを用いて乗員によるＡＶ装置の操作情報を検出する機能や、センサで乗員の顔を認識して、乗員に適したコンテンツをＡＶ装置にて提供する機能等を含む。Safety-related information includes information such as detection of drowsiness, distraction, mischief by children in the vehicle, whether seat belts are fastened, and whether occupants have been abandoned. This information is detected, for example, by a sensor placed on top of the back side of the center display 501. Operation-related information is obtained by detecting gestures related to occupant operations using a sensor. The detected gestures may include operations of various equipment within the vehicle 500. For example, operations of air conditioning equipment, navigation equipment, AV equipment, lighting equipment, etc. are detected. Life logs include life logs of all occupants. For example, life logs include records of the actions of each occupant while on board. By acquiring and saving life logs, it is possible to determine the condition of the occupants at the time of an accident. Health-related information is obtained by detecting the body temperature of the occupants using a sensor such as a temperature sensor, and inferring the occupant's health condition based on the detected body temperature. Alternatively, an image sensor may be used to capture an image of the occupant's face, and the occupant's health condition may be inferred from the facial expression in the image. Furthermore, the occupant may be spoken to using an automated voice and their health status may be inferred based on their responses. Authentication/identification-related information includes functions such as a keyless entry function that uses a sensor to perform facial recognition, and a function that automatically adjusts seat height and position using facial recognition. Entertainment-related information includes functions such as a function that uses a sensor to detect operation information of an AV device by an occupant, and a function that uses a sensor to recognize the occupant's face and provides content appropriate for the occupant via the AV device.

　コンソールディスプレイ５０２は、例えば、ライフログ情報の表示に用いることができる。コンソールディスプレイ５０２は、運転席５０８と助手席５０９の間のセンターコンソール５１０のシフトレバー５１１の近くに配置されている。コンソールディスプレイ５０２にも、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ５０２には、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。The console display 502 can be used, for example, to display life log information. The console display 502 is located near the shift lever 511 on the center console 510 between the driver's seat 508 and the passenger seat 509. The console display 502 can also display information detected by various sensors. The console display 502 may also display an image of the area around the vehicle captured by an image sensor, or an image showing the distance to obstacles around the vehicle.

　ヘッドアップディスプレイ５０３は、運転席５０８の前方のフロントガラス５１２の奥に仮想的に表示される。ヘッドアップディスプレイ５０３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、およびエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ５０３は、運転席５０８の正面に仮想的に配置されることが多いため、乗物５００の速度や燃料（バッテリ）残量等の乗物５００の操作に直接関連する情報を表示するのに適している。The head-up display 503 is virtually displayed behind the windshield 512 in front of the driver's seat 508. The head-up display 503 can be used to display, for example, at least one of safety-related information, operation-related information, a life log, health-related information, authentication/identification-related information, and entertainment-related information. Because the head-up display 503 is often virtually positioned in front of the driver's seat 508, it is suitable for displaying information directly related to the operation of the vehicle 500, such as the speed of the vehicle 500 and the remaining fuel (battery) level.

　デジタルリアミラー５０４は、乗物５００の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、デジタルリアミラー５０４の裏面側に重ねてセンサを配置することで、例えばライフログ情報の表示に用いることができる。The digital rearview mirror 504 can not only display the view behind the vehicle 500, but also the status of passengers in the rear seats. Therefore, by placing a sensor on the back side of the digital rearview mirror 504, it can be used to display life log information, for example.

　ステアリングホイールディスプレイ５０５は、乗物５００のハンドル５１３の中心付近に配置されている。ステアリングホイールディスプレイ５０５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、およびエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ５０５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報を表示したり、ＡＶ装置や空調設備等の操作に関する情報等を表示するのに適している。The steering wheel display 505 is located near the center of the steering wheel 513 of the vehicle 500. The steering wheel display 505 can be used to display, for example, at least one of safety-related information, operation-related information, life log information, health-related information, authentication/identification-related information, and entertainment-related information. In particular, because the steering wheel display 505 is located close to the driver's hands, it is suitable for displaying life log information such as the driver's body temperature, and for displaying information regarding the operation of AV equipment, air conditioning equipment, etc.

　リアエンタテイメントディスプレイ５０６は、運転席５０８や助手席５０９の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ５０６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、およびエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ５０６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。例えば、ＡＶ装置や空調設備の操作に関する情報を表示したり、後部座席の乗員の体温等を温度センサで計測した結果を表示してもよい。The rear entertainment display 506 is attached to the back of the driver's seat 508 and passenger seat 509, and is intended for viewing by rear seat passengers. The rear entertainment display 506 can be used to display, for example, at least one of safety-related information, operation-related information, life logs, health-related information, authentication/identification-related information, and entertainment-related information. In particular, since the rear entertainment display 506 is located directly in front of the rear seat passengers, information relevant to the rear seat passengers is displayed on the rear entertainment display 506. For example, the rear entertainment display 506 may display information related to the operation of AV equipment or air conditioning equipment, or the results of measuring the body temperature of the rear seat passengers using a temperature sensor.

　表示装置１等の裏面側に重ねてセンサを配置し、周囲に存在する物体までの距離を計測することができる構成としてもよい。光学的な距離計測の手法には、大きく分けて、受動型と能動型がある。受動型は、センサから物体に光を投光せずに、物体からの光を受光して距離計測を行うものである。受動型には、レンズ焦点法、ステレオ法、および単眼視法等がある。能動型は、物体に光を投光して、物体からの反射光をセンサで受光して距離計測を行うものである。能動型には、光レーダ方式、アクティブステレオ方式、照度差ステレオ法、モアレトポグラフィ法、干渉法等がある。一実施形態に係る表示装置１等は、これらのどの方式の距離計測にも適用可能である。一実施形態に係る表示装置１等の裏面側に重ねて配置されるセンサを用いることで、上述した受動型または能動型の距離計測を行うことができる。A sensor may be placed on the back side of the display device 1, etc., to measure the distance to surrounding objects. Optical distance measurement methods are broadly divided into passive and active. Passive methods measure distance by receiving light from an object without projecting light from the sensor onto the object. Passive methods include lens focusing, stereo, and monocular vision. Active methods measure distance by projecting light onto an object and receiving the light reflected from the object with a sensor. Active methods include optical radar, active stereo, photometric stereo, moire topography, and interferometry. The display device 1, etc. of one embodiment can be used to measure distance using any of these methods. By using a sensor placed on the back side of the display device 1, etc. of one embodiment, the above-mentioned passive or active distance measurements can be performed.

　１　　表示装置
　２Ｒ、２Ｇ、２Ｂ　　副画素
　１０　　回路基板
　１１　　トランジスタ層
　１１ａ_１、１１ａ_２、１１ａ_３、１１ａ_４、１１ａ_５　　ビア
　１１１　　半導体基板
　１１２　　層間絶縁層
　１１３Ｓ　　ソース領域
　１１３Ｄ　　ドレイン領域
　１１３Ｇ　　ゲート電極
　１１４　　素子分離領域
　１１５　　ゲート絶縁層
　１２　　配線層
　１２ａ_１、１２ａ_２、１２ａ_３、１２ａ_４、１２ａ_５　　配線
　１２ｂ_１、１２ｂ_２、１２ｂ_３、１２ａ_５　　配線
　１２ｃ_１、１２ｃ_２　　配線
　１２ｄ_１、１２ｄ_２、１２ｄ_３、１２ｄ_５　　ビア
　１２e_１、１２e_２　　ビア
　１３　　トランジスタ層
　１３ａ_１、１３ａ_２　　ビア
　１３ｂ_１　　ビア
　１３０、１３０Ａ、１３０Ｂ　　積層体
　１３０ａ_１、１３０ａ_２層間絶縁層
　１３０ａ_３　　中央絶縁層
　１３０ａ_４　　素子分離用絶縁層
　１３０Ｓ_１　　内周側側面
　１３０Ｓ_２　　外周側側面
　１３１Ｓ　　ソース電極（第１電極）
　１３１Ｄ　　ドレイン電極（第２電極）
　１３１Ｇ　　ゲート電極
　１３１Ｇ_１、１３１Ｇ_２　　ゲート電極（第１ゲート電極、第２ゲート電極）
　１３２Ｓ、１３２Ｄ　　導電部（第１導電部、第２導電部）
　１３２Ｓ_１、１３２Ｄ_１　　第１部分
　１３２Ｓ_２、１３２Ｄ_２　　第２部分
　１３３　　酸化物半導体層
　１３４　　ゲート絶縁層
　１３４Ｉ_１、１３４Ｉ_２　　ゲート絶縁層
　１３５　　層間絶縁層
　１３５ａ_１　　第１絶縁層
　１３５ａ_２　　第２絶縁層
　１３６Ｄ　　導電部
　１４　　発光素子
　１４１　　第１電極
　１４２　　ＯＬＥＤ層
　１４３　　第２電極
　１５　　絶縁層
　１６　　保護層
　１７　　平坦化層
　１８　　カラーフィルタ
　１８１Ｒ、１８１Ｇ、１８１Ｂ　　着色層
　１９　　平坦化層
　２０　　レンズアレイ
　２０１　　レンズ
　３０　　画素アレイ部
　３１　　書き込み走査部
　３１ａ　　走査線
　３２　　第１駆動走査部
　３２ａ　　第１駆動線
　３３　　第２駆動走査部
　３３ａ　　第２駆動線
　３４　　信号出力部
　３４ａ　　信号線
　３１０　　デジタルスチルカメラ
　３２０　　ヘッドマウントディスプレイ
　３３０　　テレビジョン装置
　３４０　　シースルーヘッドマウントディスプレイ
　３６０　　スマートフォン
　５００　　乗物
　Ｔｒ１　　駆動トランジスタ（第２半導体素子）
　Ｔｒ２　　発光制御トランジスタ（第２半導体素子）
　Ｔｒ３　　書込みトランジスタ（第１半導体素子）
　Ｔｒ４　　スイッチングトランジスタ（第１半導体素子）
　ＲＥ１　　中央領域（第１領域）
　ＲＥ２　　周縁領域（第２領域）1 Display device 2R, 2G, 2B Sub-pixel 10 Circuit board 11 Transistor layer_11a1 ,_11a2 ,_11a3 ,_11a4 ,_11a5 via 111 Semiconductor substrate 112 Interlayer insulating layer 113S Source region 113D Drain region 113G Gate electrode 114 Element isolation region 115 Gate insulating layer 12 Wiring layer_12a1 ,_12a2 ,_12a3 ,_12a4 ,_12a5 wiring_12b1 ,_12b2 ,_12b3 ,_12a5 wiring_12c1 ,_12c2 wiring_12d1 ,_12d2 , 12d3,_12d5 via_12e1 ,_12e2 via₁₃ Transistor layer 13a₁ , 13a₂ Via 13b₁ Via 130, 130A, 130B Stacked body 130a₁ , 130a₂ Interlayer insulating layer 130a₃ Central insulating layer 130a₄ Element isolation insulating layer 130S₁ Inner peripheral side surface 130S₂ Outer peripheral side surface 131S Source electrode (first electrode)
131D Drain electrode (second electrode)
131G Gate electrode 131G₁ , 131G₂ gate electrodes (first gate electrode, second gate electrode)
132S, 132D Conductive portion (first conductive portion, second conductive portion)
132S₁ , 132D₁ first portion 132S₂ , 132D₂ second portion 133 oxide semiconductor layer 134 gate insulating layer 134I₁ , 134I₂ gate insulating layer 135 interlayer insulating layer 135a₁ first insulating layer 135a₂ second insulating layer 136D conductive portion 14 light emitting element 141 first electrode 142 OLED layer 143 second electrode 15 insulating layer 16 protective layer 17 planarization layer 18 color filter 181R, 181G, 181B colored layer 19 planarization layer 20 lens array 201 lens 30 pixel array section 31 write scanning section 31a scanning line 32 first driving scanning section 32a first driving line 33 second driving scanning section 33a Second drive line 34 Signal output unit 34a Signal line 310 Digital still camera 320 Head mounted display 330 Television device 340 See-through head mounted display 360 Smartphone 500 Vehicle Tr1 Drive transistor (second semiconductor element)
Tr2: light-emitting control transistor (second semiconductor element)
Tr3: write transistor (first semiconductor element)
Tr4: switching transistor (first semiconductor element)
RE1 Central area (first area)
RE2 Peripheral region (second region)

Claims (20)

Translated fromJapanese

　外周側面を有する酸化物半導体層と、
　前記外周側面に接続され、前記外周側面から前記酸化物半導体層の第１厚さ方向に延設された第１導電部と、
　前記第１導電部に接続された第１電極と、
　を備える、
　半導体素子。an oxide semiconductor layer having an outer peripheral side surface;
a first conductive portion connected to the outer peripheral side surface and extending from the outer peripheral side surface in a first thickness direction of the oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with
Semiconductor element.　前記酸化物半導体層の中央部に接続され、前記中央部から前記第１厚さ方向または前記第１厚さ方向とは反対方向の第２厚さ方向に延設された第２導電部と、
　前記第２導電部に接続された第２電極と、
　平面視において前記外周側面と前記中央部の間に設けられた第１ゲート電極と、
　を備える、
　請求項１に記載の半導体素子。a second conductive portion connected to a central portion of the oxide semiconductor layer and extending from the central portion in the first thickness direction or in a second thickness direction opposite to the first thickness direction;
a second electrode connected to the second conductive portion;
a first gate electrode provided between the outer peripheral side surface and the central portion in a plan view;
Equipped with
The semiconductor device according to claim 1 .　前記第１ゲート電極および前記酸化物半導体層は、平面視において環状を有し、
　前記中央部は、前記酸化物半導体層の内周側面である、
　請求項２に記載の半導体素子。the first gate electrode and the oxide semiconductor layer have a ring shape in a plan view,
the central portion is an inner peripheral side surface of the oxide semiconductor layer;
The semiconductor device according to claim 2 .　前記第１ゲート電極、前記第１導電部および記第２導電部は、平面視において同心状を有している、
　請求項２に記載の半導体素子。the first gate electrode, the first conductive portion, and the second conductive portion are concentric in plan view;
The semiconductor device according to claim 2 .　前記第１導電部および前記第２導電部は、筒状を有する、
　請求項２に記載の半導体素子。the first conductive portion and the second conductive portion have a cylindrical shape;
The semiconductor device according to claim 2 .　前記第１ゲート電極は、平面視において環状を有し、
　前記中央部は、前記第１ゲート電極の開口から露出する、前記酸化物半導体層の第１面の中央部である、
　請求項２に記載の半導体素子。the first gate electrode has a ring shape in a plan view,
the central portion is a central portion of the first surface of the oxide semiconductor layer exposed through an opening in the first gate electrode.
The semiconductor device according to claim 2 .　前記第１ゲート電極および前記第１導電部は、平面視において前記第２導電部を中心とする同心状を有している、
　請求項２に記載の半導体素子。the first gate electrode and the first conductive portion are concentric with the second conductive portion in a plan view;
The semiconductor device according to claim 2 .　前記第１導電部は、筒状を有し、
　前記第２導電部は、柱状を有する、
　請求項２に記載の半導体素子。the first conductive portion has a cylindrical shape,
The second conductive portion has a columnar shape.
The semiconductor device according to claim 2 .　前記酸化物半導体層の中央部に設けられた第２電極と、
　平面視において前記外周側面と前記第２電極の間に設けられた第１ゲート電極と、
　を備える、
　請求項１に記載の半導体素子。a second electrode provided in a central portion of the oxide semiconductor layer;
a first gate electrode provided between the outer peripheral side surface and the second electrode in a plan view;
Equipped with
The semiconductor device according to claim 1 .　前記酸化物半導体層は、インジウム、ガリウムおよび亜鉛からなる群より選ばれた少なくとも１種の金属を含む、
　請求項１に記載の半導体素子。the oxide semiconductor layer contains at least one metal selected from the group consisting of indium, gallium, and zinc;
The semiconductor device according to claim 1 .　前記第１導電部と前記酸化物半導体層は、同種の金属を含む、
　請求項１に記載の半導体素子。the first conductive portion and the oxide semiconductor layer contain the same type of metal;
The semiconductor device according to claim 1 .　前記第１導電部は、透明導電材料を含む第１部分と、金属を含む第２部分とを有し、
　前記酸化物半導体層と前記第１部分は、同種の金属を含む、
　請求項１に記載の半導体素子。the first conductive portion has a first portion including a transparent conductive material and a second portion including a metal;
the oxide semiconductor layer and the first portion contain the same type of metal;
The semiconductor device according to claim 1 .　前記第１ゲート電極の側面を覆うように、前記第１ゲート電極上に設けられた第１絶縁層と、
　前記第１絶縁層上に設けられた第２絶縁層と、
　をさらに備え、
　前記第２絶縁層のエッチングレートは、前記第１絶縁層のエッチングレートに比べて小さい、
　請求項２に記載の半導体素子。a first insulating layer provided on the first gate electrode so as to cover a side surface of the first gate electrode;
a second insulating layer provided on the first insulating layer;
Furthermore,
an etching rate of the second insulating layer being lower than an etching rate of the first insulating layer;
The semiconductor device according to claim 2 .　平面視において前記外周側面と前記中央部の間に設けられた第２ゲート電極をさらに備え、
　前記酸化物半導体層は、前記第１ゲート電極と前記第２ゲート電極の間に設けられている、
　請求項２に記載の半導体素子。a second gate electrode provided between the outer peripheral side surface and the central portion in a plan view;
the oxide semiconductor layer is provided between the first gate electrode and the second gate electrode.
The semiconductor device according to claim 2 .　第１外周側面を有する第１酸化物半導体層と、
　第２外周側面を有する第２酸化物半導体層と、
　前記第１外周側面および前記第２外周側面に接続され、前記第１外周側面から前記第１酸化物半導体層の一方の厚さ方向に延設された第１導電部と、
　前記第１導電部に接続された第１電極と、
　を備える、
　半導体素子。a first oxide semiconductor layer having a first outer peripheral side surface;
a second oxide semiconductor layer having a second outer peripheral side surface;
a first conductive portion connected to the first outer peripheral side surface and the second outer peripheral side surface and extending from the first outer peripheral side surface in one thickness direction of the first oxide semiconductor layer;
a first electrode connected to the first conductive portion;
Equipped with
Semiconductor element.　前記第１酸化物半導体層の第１中央部および前記第２酸化物半導体層の第２中央部に接続され、前記第１中央部から前記一方の第１厚さ方向に延設された第２導電部と、
　前記第２導電部に接続された第２電極と、
　平面視において前記第１外周側面と前記第１中央部の間に設けられた第１ゲート電極と、
　平面視において前記第２外周側面と前記第２中央部の間に設けられた第２ゲート電極と、
　を備える、
　請求項１５に記載の半導体素子。a second conductive portion connected to a first central portion of the first oxide semiconductor layer and a second central portion of the second oxide semiconductor layer and extending from the first central portion in one of the first thickness directions;
a second electrode connected to the second conductive portion;
a first gate electrode provided between the first outer peripheral side surface and the first central portion in a plan view;
a second gate electrode provided between the second outer peripheral side surface and the second central portion in a plan view;
Equipped with
The semiconductor device of claim 15.　請求項１に記載の半導体素子を含む回路基板と、
　発光素子と、
　を備える表示装置。A circuit board including the semiconductor element according to claim 1;
A light-emitting element;
A display device comprising:　前記半導体素子は、第１半導体素子であり、
　前記回路基板は、第２半導体素子をさらに含み、
　前記第１半導体素子は、前記第２半導体素子の上方に設けられている、
　請求項１７に記載の表示装置。the semiconductor element is a first semiconductor element,
the circuit board further includes a second semiconductor element;
The first semiconductor element is provided above the second semiconductor element.
The display device according to claim 17.　前記発光素子は、有機発光ダイオード素子、発光ダイオード素子または液晶表示素子である、
　請求項１７に記載の表示装置。The light-emitting element is an organic light-emitting diode element, a light-emitting diode element, or a liquid crystal display element.
The display device according to claim 17.　請求項１に記載の半導体素子を備える電子機器。Electronic equipment comprising the semiconductor element described in claim 1.