WO2025142588A1 - Oscillator, production method for same, information processing device - Google Patents
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Definitions
- This disclosurerelates to an oscillator using a ferroelectric transistor, a manufacturing method thereof, and an information processing device.
- Non-Patent Document 1a device that uses ferroelectric transistors is disclosed in Non-Patent Document 1.
- Non-Patent Document 1discloses that AI processing is performed using an oscillator that uses a ferroelectric transistor.
- the disclosed oscillatorincludes a ferroelectric FET (Field Effect Transistor), a discharge FET, and a capacitor.
- ferroelectric FETField Effect Transistor
- discharge FETdischarge field Effect Transistor
- capacitorcapacitor
- the purpose of this disclosureis to provide an oscillator using a ferroelectric transistor that is small in size and inexpensive to manufacture, as well as a manufacturing method and information processing device for the oscillator.
- An oscillatorincludes a substrate, a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film, a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film, and a capacitor formed on the substrate.
- the first field effect transistorincludes a first gate electrode, a ferroelectric film formed to cover the first gate electrode, a first semiconductor film forming a first channel layer formed on the ferroelectric film, and a first source electrode and a first drain electrode formed on the first semiconductor film.
- the second field effect transistorincludes a second semiconductor film forming a second channel layer formed on the ferroelectric film, a second source electrode and a second drain electrode formed on the second semiconductor film, a paraelectric film formed to cover the second source electrode, the second drain electrode, and the second semiconductor film, and a second gate electrode formed on the paraelectric film.
- the paraelectric filmis further formed to cover the first source electrode, the first drain electrode, and the first semiconductor film.
- the capacitorincludes a first electrode electrically connected to the first source electrode, and a second electrode facing the first electrode via at least one of a ferroelectric film and a paraelectric film and electrically connected to the second source electrode.
- the first source electrodeis electrically connected to the second drain electrode.
- a method for manufacturing an oscillator according to one embodiment of the present disclosureis a method for manufacturing an oscillator including a substrate, a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film, a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film, and a capacitor formed on the substrate.
- the second semiconductor filmis made of the same material as the first semiconductor film.
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Abstract
Description
Translated fromJapanese本開示は、強誘電体トランジスタを用いた発振器、およびその製造方法、情報処理装置に関する。This disclosure relates to an oscillator using a ferroelectric transistor, a manufacturing method thereof, and an information processing device.
近年、エッジＡＩ（Artificial Intelligence）と呼ばれる、ＡＩ処理を行う機能を直接搭載したデバイス（情報処理装置）が注目されている。特に、エッジＡＩでは、省電力性、高速性を実現するためにＡＩ処理をすべてソフトウェアで処理するのではなく、一部ハードウェアで処理することが提案されている。ＡＩ処理をハードウェアで処理することについて、強誘電体トランジスタを用いるデバイスが非特許文献１に開示されている。In recent years, devices (information processing devices) that are directly equipped with AI processing functions, known as edge AI (Artificial Intelligence), have been attracting attention. In particular, in edge AI, in order to achieve low power consumption and high speed, it has been proposed to process some of the AI processing by hardware, rather than processing it entirely by software. Regarding processing AI processing by hardware, a device that uses ferroelectric transistors is disclosed in Non-Patent
非特許文献１には、強誘電体トランジスタを用いた発振器を使ってＡＩ処理を行うことが開示されている。開示されている発振器は、強誘電体ＦＥＴ（Field Effect Transistor）、放電ＦＥＴ、およびキャパシタを含む。しかし、当該発振器を製造する場合、基板上に、強誘電体ＦＥＴ、放電ＦＥＴ、およびキャパシタをそれぞれ別々に形成する必要があり、サイズが大きく、製造コストが高くなる虞があった。Non-Patent
そこで、本開示の目的は、サイズが小さく、製造コストが安い強誘電体トランジスタを用いた発振器、およびその製造方法、情報処理装置を提供する。The purpose of this disclosure is to provide an oscillator using a ferroelectric transistor that is small in size and inexpensive to manufacture, as well as a manufacturing method and information processing device for the oscillator.
本開示の一形態に係る発振器は、基板と、基板上に形成され、強誘電体をゲート絶縁膜とする第１電界効果トランジスタと、基板上に形成され、常誘電体をゲート絶縁膜とする第２電界効果トランジスタと、基板上に形成されるキャパシタと、を備える。第１電界効果トランジスタは、第１ゲート電極と、第１ゲート電極を覆って形成される強誘電体膜と、強誘電体膜上に形成される第１チャネル層を形成する第１半導体膜と、第１半導体膜上に形成される第１ソース電極および第１ドレイン電極と、を含む。第２電界効果トランジスタは、強誘電体膜上に形成される第２チャネル層を形成する第２半導体膜と、第２半導体膜上に形成される第２ソース電極および第２ドレイン電極と、第２ソース電極、第２ドレイン電極、および第２半導体膜を覆って形成される常誘電体膜と、常誘電体膜上に形成される第２ゲート電極と、を含む。常誘電体膜は、第１ソース電極、第１ドレイン電極、および第１半導体膜をさらに覆って形成される。キャパシタは、第１ソース電極と電気的に接続される第１電極と、強誘電体膜および常誘電体膜のうち少なくとも一方の膜を介して第１電極と対向し、第２ソース電極と電気的に接続される第２電極と、を含む。第１ソース電極は、第２ドレイン電極と電気的に接続される。An oscillator according to one embodiment of the present disclosure includes a substrate, a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film, a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film, and a capacitor formed on the substrate. The first field effect transistor includes a first gate electrode, a ferroelectric film formed to cover the first gate electrode, a first semiconductor film forming a first channel layer formed on the ferroelectric film, and a first source electrode and a first drain electrode formed on the first semiconductor film. The second field effect transistor includes a second semiconductor film forming a second channel layer formed on the ferroelectric film, a second source electrode and a second drain electrode formed on the second semiconductor film, a paraelectric film formed to cover the second source electrode, the second drain electrode, and the second semiconductor film, and a second gate electrode formed on the paraelectric film. The paraelectric film is further formed to cover the first source electrode, the first drain electrode, and the first semiconductor film. The capacitor includes a first electrode electrically connected to the first source electrode, and a second electrode facing the first electrode via at least one of a ferroelectric film and a paraelectric film and electrically connected to the second source electrode. The first source electrode is electrically connected to the second drain electrode.
本開示の一形態に係る発振器を製造する方法は、基板と、基板上に形成され、強誘電体をゲート絶縁膜とする第１電界効果トランジスタと、基板上に形成され、常誘電体をゲート絶縁膜とする第２電界効果トランジスタと、基板上に形成されるキャパシタと、を備える発振器を製造する方法である。発振器を製造する方法は、基板上に第１電界効果トランジスタの第１ゲート電極およびキャパシタの第１電極を形成するステップと、第１ゲート電極および第１電極を覆う強誘電体膜を形成するステップと、強誘電体膜に第１電極へ達するビアを形成するステップと、第１電界効果トランジスタの第１チャネル層を形成する第１半導体膜を強誘電体膜上に形成するステップと、第２電界効果トランジスタの第２チャネル層を形成する第２半導体膜を強誘電体膜上に形成するステップと、を含む。さらに、発振器を製造する方法は、第１半導体膜上に第１電界効果トランジスタの第１ソース電極および第１ドレイン電極を、第２半導体膜上に第２電界効果トランジスタの第２ソース電極および第２ドレイン電極を、強誘電体膜上にキャパシタの第２電極を、ビアに第１電極と第１ソース電極とを電気的に接続するビア導体をそれぞれ形成するステップと、第１ソース電極、第１ドレイン電極、第２ソース電極、第２ドレイン電極、第２電極、第１半導体膜、および第２半導体膜を覆う常誘電体膜を形成するステップと、常誘電体膜上に第２電界効果トランジスタの第２ゲート電極を形成するステップと、を含む。A method for manufacturing an oscillator according to one embodiment of the present disclosure is a method for manufacturing an oscillator including a substrate, a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film, a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film, and a capacitor formed on the substrate. The method for manufacturing the oscillator includes the steps of forming a first gate electrode of the first field effect transistor and a first electrode of the capacitor on the substrate, forming a ferroelectric film covering the first gate electrode and the first electrode, forming a via in the ferroelectric film reaching the first electrode, forming a first semiconductor film on the ferroelectric film that forms a first channel layer of the first field effect transistor, and forming a second semiconductor film on the ferroelectric film that forms a second channel layer of the second field effect transistor. Furthermore, the method for manufacturing the oscillator includes the steps of forming a first source electrode and a first drain electrode of a first field effect transistor on a first semiconductor film, a second source electrode and a second drain electrode of a second field effect transistor on a second semiconductor film, a second electrode of a capacitor on a ferroelectric film, and a via conductor that electrically connects the first electrode and the first source electrode to a via, forming a paraelectric film that covers the first source electrode, the first drain electrode, the second source electrode, the second drain electrode, the second electrode, the first semiconductor film, and the second semiconductor film, and forming a second gate electrode of the second field effect transistor on the paraelectric film.
本開示によれば、第１電界効果トランジスタが、第１ゲート電極を覆って形成される強誘電体膜を含み、第２電界効果トランジスタが、強誘電体膜上に形成される第２半導体膜を覆って形成される常誘電体膜と、常誘電体膜上に形成される第２ゲート電極と、を含むので、サイズが小さく、製造コストが安い強誘電体トランジスタを用いた発振器を構成することができる。According to the present disclosure, the first field effect transistor includes a ferroelectric film formed to cover the first gate electrode, and the second field effect transistor includes a paraelectric film formed to cover the second semiconductor film formed on the ferroelectric film, and a second gate electrode formed on the paraelectric film, so that an oscillator can be constructed using ferroelectric transistors that are small in size and inexpensive to manufacture.
以下に、本開示の実施の形態に係る発振器について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。Below, an oscillator according to an embodiment of the present disclosure will be described in detail with reference to the drawings. Note that the same reference numerals in the drawings indicate the same or corresponding parts.
（実施の形態）
実施の形態では、たとえば、エッジＡＩの中間層に用いられる発振器について図面を参照しながら説明する。当該発振器は、エッジＡＩの中間層に用いられる場合に限られず、他の用途に用いてもよい。図１は、実施の形態に係る発振器１００の構成を説明するための断面図である。図２は、実施の形態に係る発振器１００の回路図である。(Embodiment)
In the embodiment, for example, an oscillator used in an intermediate layer of an edge AI will be described with reference to the drawings. The oscillator is not limited to being used in an intermediate layer of an edge AI, and may be used for other purposes. Fig. 1 is a cross-sectional view for explaining the configuration of an
図１に示す発振器１００は、半導体基板１上に形成した強誘電体ＦＥＴ２０（第１電界効果トランジスタ）と、常誘電体ＦＥＴ３０（第２電界効果トランジスタ）と、キャパシタ４０とを含んでいる。図１では、強誘電体ＦＥＴ２０と、常誘電体ＦＥＴ３０との間に、キャパシタ４０が設けられているが、強誘電体ＦＥＴ２０、常誘電体ＦＥＴ３０、およびキャパシタ４０の半導体基板１上でのレイアウトはこれに限られない。なお、半導体基板１は、強誘電体ＦＥＴ２０、常誘電体ＦＥＴ３０、およびキャパシタ４０が設けられる面にパッシベーション膜１ａを形成している。The
強誘電体ＦＥＴ２０は、ゲート電極２（第１ゲート電極）、強誘電体膜４（ゲート絶縁膜）、チャネル形成膜５ａ（第１半導体膜）、ドレイン電極６（第１ドレイン電極）、およびソース電極７（第１ソース電極）を有している。図１に示す強誘電体ＦＥＴ２０では、半導体基板１上にゲート電極２を形成し、ゲート電極２に重ねて強誘電体膜４およびチャネル形成膜５ａを順に形成し、それらの上にドレイン電極６、およびソース電極７をそれぞれ形成している。つまり、強誘電体ＦＥＴ２０は、ボトムゲート型の電界効果トランジスタである。The
より具体的に、強誘電体ＦＥＴ２０は、ＭＦＳＦＥＴ（Metal Ferroelectric Semiconductor FET）である。半導体基板１には、たとえば、シリコン（Ｓｉ）を用い、その上に酸化アルミニウム（Ａｌ２Ｏ３）のパッシベーション膜１ａが形成される。ゲート電極２は、パッシベーション膜１ａ上に白金（Ｐｔ）を用いて所定のパターンで形成される。ゲート絶縁膜には、たとえば、酸化ハフニウムのＨｆの一部がＣｅに置換されている強誘電体膜４（Ｃｅ：ＨｆＯ２）を用い、チャネル形成膜５ａには、たとえば、Ｚｒを添加したＩＴＯ膜（Ｚｒ：ＩＴＯ）を用いる。強誘電体ＦＥＴ２０は、チャネル形成膜５ａの上に、白金（Ｐｔ）でドレイン電極６、およびソース電極７を所定のパターンで形成する。More specifically, the
常誘電体ＦＥＴ３０は、チャネル形成膜５ｂ（第２半導体膜）、ドレイン電極９（第２ドレイン電極）、およびソース電極１０（第２ソース電極）、絶縁膜１２（ゲート絶縁膜）、ゲート電極１３（第２ゲート電極）を有している。図１に示す常誘電体ＦＥＴ３０では、強誘電体膜４上にチャネル形成膜５ｂを形成し、その上にドレイン電極９、およびソース電極１０をそれぞれ形成して、さらに絶縁膜１２およびゲート電極１３を順に形成している。つまり、常誘電体ＦＥＴ３０は、トップゲート型の電界効果トランジスタである。なお、絶縁膜１２は、常誘電体膜である。The
より具体的に、常誘電体ＦＥＴ３０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）である。常誘電体ＦＥＴ３０は、強誘電体膜４上に形成される。強誘電体膜４上には、たとえば、Ｚｒを添加したＩＴＯ膜（Ｚｒ：ＩＴＯ）を用いたチャネル形成膜５ｂが形成される。チャネル形成膜５ｂは、チャネル形成膜５ａと同じ材料で構成され、チャネル形成膜５ａと共通の１つの膜として形成される。しかし、チャネル形成膜５ｂは、チャネル形成膜５ａと異なる材料で構成してもよく、チャネル形成膜５ａと異なる膜として形成してもよい。また、図１に示す発振器１００では、チャネル形成膜５ａとチャネル形成膜５ｂとが分かれているが、チャネル形成膜５ａとチャネル形成膜５ｂとが繋がっていてもよい。More specifically, the
常誘電体ＦＥＴ３０は、チャネル形成膜５ｂの上に、白金（Ｐｔ）でドレイン電極９、およびソース電極１０を所定のパターンで形成する。ゲート絶縁膜には、たとえば、酸化アルミニウム（Ａｌ２Ｏ３）の絶縁膜１２を用いる。ゲート電極１３は、絶縁膜１２上に白金（Ｐｔ）を用いて所定のパターンで形成される。絶縁膜１２（常誘電体膜）は、ドレイン電極９、ソース電極１０、およびチャネル形成膜５ｂを覆うだけでなく、ドレイン電極６、ソース電極７、およびチャネル形成膜５ａをさらに覆って形成される。そのため、絶縁膜１２は、常誘電体ＦＥＴ３０においてゲート絶縁膜として機能するが、強誘電体ＦＥＴ２０においてチャネル形成膜５ａを保護するパッシベーション膜として機能する。チャネル形成膜５ａ上に絶縁膜１２を形成するので、絶縁膜１２を形成する際にチャネル形成膜５ａ対してダメージを与えないように、プラズマを発生させない成膜法で形成されることが好ましい。In the
キャパシタ４０は、ソース電極７と電気的に接続される電極３（第１電極）と、強誘電体膜４を介して電極３と対向し、ソース電極１０と電気的に接続される電極１１（第２電極）と、を含む。キャパシタ４０は、電極３と電極１１とで強誘電体膜４を挟む構成であるが、強誘電体膜４および絶縁膜１２（常誘電体膜）のうち少なくとも一方の膜を挟む構成でもよい。なお、強誘電体膜４は絶縁膜１２より比誘電率が高いのでキャパシタ４０の面積を小さくすることができる。具体的に、電極３と電極１１と間に強誘電体膜であるハフニウム系強誘電体（比誘電率：約３０）を用いた場合、電極３と電極１１と間に常誘電体膜である二酸化ケイ素（比誘電率：約４）を用いた場合に比べ、同じ膜厚であればキャパシタ４０の面積を約１／７．５倍に縮小することができる。The
電極３は、パッシベーション膜１ａ上に白金（Ｐｔ）を用いて所定のパターンで形成される。電極３は、ゲート電極２と同じプロセスで形成されてもよい。また、電極３は、ソース電極７と電気的に接続するため強誘電体膜４にビア導体８を設けている。電極１１は、強誘電体膜４上に白金（Ｐｔ）を用いて所定のパターンで形成される。電極１１は、ドレイン電極６，９およびソース電極７，１０と同じプロセスで形成されてもよい。また、電極１１は、一部または全部がチャネル形成膜５ｂ上に形成されてもよい。The
発振器１００は、図２に示すように強誘電体ＦＥＴ２０のドレイン電極に電源電圧ＶＤＤが供給され、強誘電体ＦＥＴ２０のソース電極が常誘電体ＦＥＴ３０のドレイン電極と電気的に接続されている。そのため、図１に示すドレイン電極６に電源電圧ＶＤＤが供給され、ソース電極７とドレイン電極９とが電気的に接続されている。2, in the
また、発振器１００は、図２に示すように強誘電体ＦＥＴ２０のソース電極がキャパシタ４０の一方の電極と電気的に接続され、他方の電極はＧＮＤを介して常誘電体ＦＥＴ３０のソース電極と電気的に接続されている。そのため、図１に示すソース電極７にキャパシタ４０の電極３が電気的に接続され、ソース電極１０およびキャパシタ４０の電極１１がＧＮＤと電気的に接続されている。In addition, in the
次に、発振器１００の動作について説明する。図３は、実施の形態に係る発振器１００の動作を説明するための図である。図３（ａ）は、発振器１００の電流ＩＤと発振器１００の出力電圧ＶＳとの関係を示すグラフで、縦軸を電流、横軸を電圧としている。図３（ｂ）は、時間ｔに対する発振器１００の出力電圧ＶＳの変化を示すグラフで、縦軸を電圧、横軸を時間としている。Next, the operation of the
図３に、電源電圧ＶＤＤ、常誘電体ＦＥＴ３０のゲート電圧ＶＧＭ、キャパシタ４０の容量Ｃとし、強誘電体ＦＥＴ２０のゲート電圧ＶＧＦをＶＧＦ１，ＶＧＦ２（ＶＧＦ１＜ＶＧＦ２）と変化させた場合の波形（模式図）を示す。FIG. 3 shows waveforms (schematic diagrams) when the power supply voltage is VDD , the gate voltage VGM of the
発振器１００は、図３（ａ）に示すように電流ＩＤと出力電圧ＶＳとの関係がヒステリシス曲線となる。当該ヒステリシス曲線は、ゲート電圧ＶＧＦが高くなるに従い、出力電圧ＶＳの高い側にシフトする。具体的に、ゲート電圧ＶＧＦがＶＧＦ１の場合、電流ＩＤは、強誘電体ＦＥＴ２０のドレイン電極－ソース電極を通ってキャパシタ４０に流れ、キャパシタ４０を充電することで出力電圧ＶＳが上昇する。電流ＩＤは、出力電圧ＶＳが上昇することで流れにくくなるので、図３（ａ）に示す点Ａから出力電圧ＶＳの上昇に従って低下する。さらに、出力電圧ＶＳがＶｔ１（点Ｂ）になると、強誘電体ＦＥＴ２０のドレイン電極－ソース電極に電流ＩＤが流れなくなる（点Ｃ）。電流ＩＤが流れなくなるとキャパシタ４０が放電することになり出力電圧ＶＳがＶｔ２まで低下する（点Ｄ）。出力電圧ＶＳがＶｔ２に低下すると電流ＩＤが流れ始め、点Ｅになるとキャパシタ４０の充電が始まり出力電圧ＶＳが上昇する。In the
このように、ゲート電圧ＶＧＦがＶＧＦ１の場合、電流ＩＤと出力電圧ＶＳとの関係が点Ｂから点Ｅに至るヒステリシス曲線となることで、発振器１００は、図３（ｂ）に示すように、出力電圧ＶＳがＶｔ１となる状態（点Ｂ，点Ｃ）と出力電圧ＶＳがＶｔ２となる状態（点Ｄ，点Ｅ）とを繰り返す。つまり、発振器１００は、一定の間隔で出力電圧ＶＳがＶｔ１とＶｔ２との間を繰り返す信号を出力する。In this way, when the gate voltageVGF isVGF1 , the relationship between the currentID and the output voltageVs forms a hysteresis curve extending from point B to point E, so that the
一方、ゲート電圧ＶＧＦをＶＧＦ２とした場合、強誘電体ＦＥＴ２０のドレイン電極－ソース電極に電流ＩＤが流れなくなる前（点Ｐ）に、常誘電体ＦＥＴ３０のドレイン電極－ソース電極に流れる電流ＩＭが支配的となる。そのため、発振器１００は、ゲート電圧ＶＧＦをＶＧＦ１とした場合、発振することなく、出力電圧ＶＳがＶＰの一定電圧となる信号を出力する。On the other hand, when the gate voltageVGF is set toVGF2 , the current IM flowing between the drain electrode and source electrode of the
次に、発振器１００の製造方法について図を用いて説明する。図４～図６は、実施の形態に係る発振器１００の製造方法を説明するための断面図である。まず、図４（ａ）では、準備したシリコン（Ｓｉ）の半導体基板１の一方の面に、白金（Ｐｔ）のゲート電極２および電極３を形成する。なお、図４～図６では、図中左側がキャパシタ４０を形成する領域で、図中右側が強誘電体ＦＥＴ２０および常誘電体ＦＥＴ３０を形成する領域である。また、半導体基板１上にゲート電極２および電極３を直接形成しているが、半導体基板１上にパッシベーション膜１ａを設けて、パッシベーション膜１ａ上にゲート電極２および電極３を形成してもよい。Next, the manufacturing method of the
具体的に、ゲート電極２および電極３を形成する場合、まず、半導体基板１の一方の面にフォトリソグラフィ技術を用いて所定のパターンのフォトレジストを形成する。その後、たとえば、高周波（ＲＦ）スパッタリングで白金（Ｐｔ）を半導体基板１の一方の面に成膜し、リフトオフによってフォトレジストを取り去ることでゲート電極２および電極３が形成される。Specifically, when forming the
図４（ｂ）では、ゲート電極２および電極３を形成した半導体基板１の面に重ねて強誘電体膜４を形成する。ゲート電極２上の強誘電体膜４は、強誘電体ＦＥＴ２０のゲート絶縁膜を構成し、電極３上の強誘電体膜４は、キャパシタ４０の絶縁体を構成する。具体的に、強誘電体膜４は、たとえば化学溶液堆積法（ＣＳＤ：Chemical Solution Deposition）を用いゲート電極２および電極３を覆う半導体基板１の面にＣｅ：ＨｆＯ２を成膜する。4B, a
図４（ｃ）では、キャパシタ４０を形成する領域において、電極３上の強誘電体膜４にビアホール４ａを形成する。具体的に、強誘電体膜４にフォトリソグラフィ技術を用いて所定のパターンのフォトレジストを形成し、ドライエッチングで強誘電体膜４を取り除いてビアホール４ａを形成する。In FIG. 4(c), in the region where the
次に、図５（ａ）では、強誘電体ＦＥＴ２０および常誘電体ＦＥＴ３０を形成する領域において、強誘電体膜４に重ねてのチャネル形成膜５（図１に示すチャネル形成膜５ａ，５ｂを含む）を形成する。具体的に、チャネル形成膜５は、スパッタリングを用い、強誘電体膜４に重ねてＩＴＯ膜を成膜する。なお、図５（ａ）では、強誘電体ＦＥＴ２０および常誘電体ＦＥＴ３０を形成する領域のみにチャネル形成膜５を成膜しているが、キャパシタ４０を形成する領域にチャネル形成膜５を成膜してもよい。Next, in FIG. 5(a), a channel formation film 5 (including the
図５（ｂ）では、強誘電体ＦＥＴ２０および常誘電体ＦＥＴ３０を形成する領域において、チャネル形成膜５の上に、白金（Ｐｔ）のドレイン電極６，９およびソース電極７，１０を形成する。また、キャパシタ４０を形成する領域において、強誘電体膜４の上に白金（Ｐｔ）の電極７ａ，１１、およびビアホール４ａに白金（Ｐｔ）のビア導体８を形成する。電極７ａは、ビア導体８および電極３と電気的に接続され、ビア導体８および電極３とソース電極７およびドレイン電極９とを電気的に接続する部分である。In FIG. 5(b), in the region where the
具体的に、ドレイン電極６，９およびソース電極７，１０を形成する場合、まず、チャネル形成膜５の上にフォトリソグラフィ技術を用いて所定のパターンのフォトレジストを形成する。その後、たとえば、高周波（ＲＦ）スパッタリングで白金（Ｐｔ）を成膜し、リフトオフによってフォトレジストを取り去ることでドレイン電極６，９およびソース電極７，１０が形成される。なお、図５（ｂ）では、ソース電極７とドレイン電極９とが電気的に接続されているので、１つの電極と図示されている。電極７ａ，１１、およびビアホール４ａを形成する場合、まず、強誘電体膜４の上にフォトリソグラフィ技術を用いて所定のパターンのフォトレジストを形成する。その後、たとえば、高周波（ＲＦ）スパッタリングで白金（Ｐｔ）を成膜し、リフトオフによってフォトレジストを取り去ることで電極７ａ，１１、およびビアホール４ａが形成される。Specifically, when forming the
図６（ａ）では、強誘電体ＦＥＴ２０および常誘電体ＦＥＴ３０を形成する領域において、ドレイン電極６，９およびソース電極７，１０を形成したチャネル形成膜５に重ねて絶縁膜１２を形成する。また、キャパシタ４０を形成する領域において、電極７ａ，１１を形成した強誘電体膜４に重ねて絶縁膜１２を形成する。具体的に、絶縁膜１２は、たとえば、プラズマを発生させない成膜法であるＥＣＲ（Electron Cyclotron Resonance）スパッタリングでＡｌ２Ｏ３膜を成膜する。プラズマを発生させない成膜法でチャネル形成膜５に重ねて絶縁膜１２を形成することで、チャネル形成膜５に対してダメージを与えることなく絶縁膜１２を成膜できる。6A, in the region where the
図６（ｂ）では、ドレイン電極９およびソース電極１０を覆う絶縁膜１２の上に、白金（Ｐｔ）のゲート電極１３を形成する。具体的に、ゲート電極１３を形成する場合、まず、絶縁膜１２の上にフォトリソグラフィ技術を用いて所定のパターンのフォトレジストを形成する。その後、たとえば、高周波（ＲＦ）スパッタリングで白金（Ｐｔ）を成膜し、リフトオフによってフォトレジストを取り去ることでゲート電極１３が形成される。In FIG. 6(b), a platinum (Pt)
図４～図６で説明したように、発振器１００は、強誘電体ＦＥＴ２０、常誘電体ＦＥＴ３０、およびキャパシタ４０の３つの素子を同じ半導体基板１上に、共通の材料を利用して同時に形成することができる構成である。特に、絶縁膜１２は、ボトムゲート型の強誘電体ＦＥＴ２０のチャネル部分を保護するパシベーション膜として機能すると共に、トップゲート型の常誘電体ＦＥＴ３０のゲート絶縁膜としても機能する構成となっている。さらに、強誘電体膜４は、強誘電体ＦＥＴ２０のゲート絶縁膜として機能すると共に、キャパシタ４０の絶縁体としても機能する構成となっている。そのため、発振器１００は、強誘電体ＦＥＴ２０が、ゲート電極２を覆って形成される強誘電体膜４を含み、常誘電体ＦＥＴ３０が、強誘電体膜４上に形成されるチャネル形成膜５ｂを覆って形成される絶縁膜１２と、絶縁膜１２上に形成されるゲート電極１３と、を含むことになり、サイズを小さくすること、製造コストを安くすることができる。As described in FIG. 4 to FIG. 6, the
発振器１００は、強誘電体ＦＥＴ２０の強誘電体膜４に酸化ハフニウムのＨｆの一部がＣｅに置換されている膜（Ｃｅ：ＨｆＯ２）を用い、チャネル形成膜５（５ａ）にＺｒを添加したＩＴＯ膜（Ｚｒ：ＩＴＯ）を用いる一例を説明した。このように金属酸化物の強誘電体膜４と金属酸化物のチャネル形成膜５（５ａ）とを組み合わせることにより、強誘電体膜４とチャネル形成膜５（５ａ）との界面において高い界面品質を得ることができる。The
なお、強誘電体膜４に用いる材料は、酸化ハフニウムのＨｆの一部がＣｅに置換されている膜（Ｃｅ：ＨｆＯ２）であると説明したが、一例でありこれに限定されない。たとえば、強誘電体膜４は、ハフニウム酸化物系強誘電体、もしくはＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）からなる膜、または、それらの膜を含む積層膜であればよい。さらに詳しく、強誘電体膜４に用いる材料は、ハフニウム酸化物系強誘電体（Ｃｅ：ＨｆＯ２，Ｈｆ０．５Ｚｒ０．５Ｏ２，Ｌａ：ＨｆＯ２，Ｓｉ：ＨｆＯ２，Ｇｄ：ＨｆＯ２等）、ＰＺＴ（Ｐｂ（ＺｒＸ，Ｔｉ１－Ｘ）Ｏ３）、ＢＬＴ（Ｂｉ４－ＸＬａＸＴｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＦＯ（ＢｉＦｅＯ３）、もしくはＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）からなる膜、またはそれらの膜を含む積層膜であればよい。The material used for the
チャネル形成膜５（５ａ，５ｂ）に用いる材料は、Ｚｒを添加したＩＴＯ膜（Ｚｒ：ＩＴＯ）であると説明したが、一例でありこれに限定されない。たとえば、チャネル形成膜５（５ａ，５ｂ）に用いる材料は、インジウム錫酸化物（ＩＴＯ）、ＬＳＣＯ（ＬａＸＳｒ１－ＸＣｕＯ４）、酸化錫（ＳｎＯＸ）、酸化亜鉛（ＺｎＯＸ）、酸化インジウム（ＩｎＯＸ）、インジウムガリウム酸化亜鉛（ＩｎＧａＺｎＯ）もしくはインジウム錫酸化亜鉛（ＩｎＳｎＺｎＯ）からなる膜、またはそれらの膜を含む積層膜であればよい。The material used for the channel formation film 5 (5a, 5b) has been described as an ITO film with added Zr (Zr:ITO), but this is an example and is not limited to this. For example, the material used for the channel formation film 5 (5a, 5b) may be a film made of indium tin oxide (ITO), LSCO (Lax Sr1-x CuO4 ), tin oxide (SnOx ), zinc oxide (ZnOx ), indium oxide (InOx ), indium gallium zinc oxide (InGaZnO) or indium tin zinc oxide (InSnZnO), or a laminated film including these films.
絶縁膜１２に用いる材料は、酸化アルミニウム（Ａｌ２Ｏ３）であると説明したが、一例でありこれに限定されない。たとえば、絶縁膜１２に用いる材料は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸化ハフニウム（ＨｆＯ２）、もしくはＰａｒｙｌｅｎｅ Ｃ（ポリマーコーティング膜）からなる膜、またはそれらの膜を含む積層膜であればよい。The material used for the insulating
ゲート電極２，１３、ドレイン電極６，９、ソース電極７，１０、および電極３，７ａ，１１に用いる材料は、白金（Ｐｔ）であると説明したが、一例でありこれに限定されない。たとえば、ゲート電極２，１３、ドレイン電極６，９、ソース電極７，１０、および電極３，７ａ，１１に用いる材料は、イリジウム（Ｉｒ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、イリジウム酸化物（ＩｒＯＸ）もしくはランタンニッケル酸化物（ＬａＮｉＯＸ）からなる膜、またはそれらの膜を含む積層膜であればよい。Although the material used for the
前述の発振器１００を用いてＡＩ処理を行う機能を直接搭載したデバイス２００（情報処理装置）について説明する。図７は、実施の形態に係る発振器１００を用いたデバイス２００の概略図である。デバイス２００は、クラウドにアクセスして、ＡＩ処理を実行するのではなく、独立してＡＩ処理を実行する。デバイス２００では、独立してＡＩ処理を実行するために、デバイス内にニューラルネットワークを有している。The following describes a device 200 (information processing device) that is directly equipped with a function for performing AI processing using the
ニューラルネットワークは、データ（情報）の入力を受け付ける入力層２０１、データを処理する中間層２０２、データを出力する出力層２０３を含む。デバイス２００では、省電力性、高速性を実現するためにＡＩ処理をすべてソフトウェアで処理するのではなく、中間層２０２をハードウェアで構成して処理している。なお、図示していないが、デバイス２００には、ニューラルネットワークのソフトウェアの部分を処理する演算装置を有している。演算装置は、ＣＰＵ、ＭＰＵ、ＴＰＵ、またはＧＰＵなどのプロセッサ、ＡＳＩＣまたはＦＰＧＡなどのハードワイヤード回路などで構成される。The neural network includes an input layer 201 that accepts input of data (information), an
具体的に、中間層２０２は、ハードウェアで構成され、各ノード２１０に図１で示した発振器１００を有している。各ノード２１０には、発振器１００だけでなく、たとえば前段に記憶手段を設けてもよい。Specifically, the
ニューラルネットワークおいて、データは入力層２０１に入力されて、所定の重みが掛けられる。入力層２０１から出力された値は中間層２０２に入力されて、さらに所定の重みが掛けられる。中間層２０２から出力された値は、出力層２０３を介してＡＩ処理されたデータ（たとえば、推定結果）が出力される。前述したように中間層２０２は、発振器１００を有するハードウェアで構成されるため、各ノード２１０での重みは固定である。In a neural network, data is input to the input layer 201 and is multiplied by a predetermined weight. The value output from the input layer 201 is input to the
しかし、入力層２０１および出力層２０３は、ソフトウェアで構成されているので、たとえば中間層２０２から出力層２０３へ至る部分の重みを更新することができる。ニューラルネットワークでは、中間層２０２から出力層２０３へ至る部分の重みを更新することで、ＡＩ処理の演算精度を確保しつつ、ソフトウェアによる計算負荷を大幅に軽減して、省電力性、高速性を実現している。However, since the input layer 201 and
たとえば、デバイス２００を用いてデータから推定結果を求める場合、ニューラルネットワークの訓練に用いる学習用データを用意する。ニューラルネットワークは、たとえば、教師あり学習によって訓練されている。図７では、正解データを含む学習用データを用意し、ニューラルネットワークは、学習用データを演算した推定結果と正解データとの一致度合いに基づき、中間層２０２から出力層２０３へ至る部分の重みを調整することで、自身が推定した推定結果と正解データとの一致度合いが基準値を超えるように訓練を行う。For example, when using
（態様）
（１） 本開示に係る発振器は、
基板と、
基板上に形成され、強誘電体をゲート絶縁膜とする第１電界効果トランジスタと、
基板上に形成され、常誘電体をゲート絶縁膜とする第２電界効果トランジスタと、
基板上に形成されるキャパシタと、を備え、
第１電界効果トランジスタは、
第１ゲート電極と、
第１ゲート電極を覆って形成される強誘電体膜と、
強誘電体膜上に形成される第１チャネル層を形成する第１半導体膜と、
第１半導体膜上に形成される第１ソース電極および第１ドレイン電極と、を含み、
第２電界効果トランジスタは、
強誘電体膜上に形成される第２チャネル層を形成する第２半導体膜と、
第２半導体膜上に形成される第２ソース電極および第２ドレイン電極と、
第２ソース電極、第２ドレイン電極、および第２半導体膜を覆って形成される常誘電体膜と、
常誘電体膜上に形成される第２ゲート電極と、を含み、
常誘電体膜は、第１ソース電極、第１ドレイン電極、および第１半導体膜をさらに覆って形成され、
キャパシタは、
第１ソース電極と電気的に接続される第１電極と、
強誘電体膜および常誘電体膜のうち少なくとも一方の膜を介して第１電極と対向し、第２ソース電極と電気的に接続される第２電極と、を含み、
第１ソース電極は、第２ドレイン電極と電気的に接続される。(Aspects)
(1) An oscillator according to the present disclosure includes:
A substrate;
a first field effect transistor formed on a substrate and having a ferroelectric film as a gate insulating film;
a second field effect transistor formed on the substrate and having a paraelectric gate insulating film;
a capacitor formed on the substrate;
The first field effect transistor is
A first gate electrode;
a ferroelectric film formed covering the first gate electrode;
a first semiconductor film forming a first channel layer formed on the ferroelectric film;
a first source electrode and a first drain electrode formed on the first semiconductor film;
The second field effect transistor is
a second semiconductor film forming a second channel layer formed on the ferroelectric film;
a second source electrode and a second drain electrode formed on the second semiconductor film;
a paraelectric film formed covering the second source electrode, the second drain electrode, and the second semiconductor film;
a second gate electrode formed on the paraelectric film;
a paraelectric film is formed further covering the first source electrode, the first drain electrode, and the first semiconductor film;
The capacitor is
a first electrode electrically connected to the first source electrode;
a second electrode facing the first electrode via at least one of a ferroelectric film and a paraelectric film and electrically connected to the second source electrode;
The first source electrode is electrically connected to the second drain electrode.
（２）（１）に記載の発振器において、
第２半導体膜は、第１半導体膜と同じ材料で構成されている。(2) In the oscillator according to (1),
The second semiconductor film is made of the same material as the first semiconductor film.
（３）（２）に記載の発振器において、
第２半導体膜は、第１半導体膜と共通の１つの膜として形成されている。(3) In the oscillator according to (2),
The second semiconductor film is formed as one common film with the first semiconductor film.
（４）（１）～（３）のいずれか１項に記載の発振器において、
キャパシタは、強誘電体膜を介して第１電極と第２電極とが対向している。(4) In the oscillator according to any one of (1) to (3),
The capacitor has a first electrode and a second electrode opposed to each other with a ferroelectric film interposed therebetween.
（５）（１）～（４）のいずれか１項に記載の発振器において、
強誘電体膜は、ハフニウム酸化物系強誘電体、もしくはＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）からなる膜、または、それらの膜を含む積層膜である。(5) In the oscillator according to any one of (1) to (4),
The ferroelectric film is a film made of a hafnium oxide-based ferroelectric material or BIT (Bi4 Ti3 O12 ), or a laminated film including these films.
（６）本開示に係る発振器を製造する方法は、
基板と、基板上に形成され、強誘電体をゲート絶縁膜とする第１電界効果トランジスタと、基板上に形成され、常誘電体をゲート絶縁膜とする第２電界効果トランジスタと、基板上に形成されるキャパシタと、を備える発振器を製造する方法であって、
基板上に第１電界効果トランジスタの第１ゲート電極およびキャパシタの第１電極を形成するステップと、
第１ゲート電極および第１電極を覆う強誘電体膜を形成するステップと、
強誘電体膜に第１電極へ達するビアを形成するステップと、
第１電界効果トランジスタの第１チャネル層を形成する第１半導体膜を強誘電体膜上に形成するステップと、
第２電界効果トランジスタの第２チャネル層を形成する第２半導体膜を強誘電体膜上に形成するステップと、
第１半導体膜上に第１電界効果トランジスタの第１ソース電極および第１ドレイン電極を、第２半導体膜上に第２電界効果トランジスタの第２ソース電極および第２ドレイン電極を、強誘電体膜上にキャパシタの第２電極を、ビアに第１電極と第１ソース電極とを電気的に接続するビア導体をそれぞれ形成するステップと、
第１ソース電極、第１ドレイン電極、第２ソース電極、第２ドレイン電極、第２電極、第１半導体膜、および第２半導体膜を覆う常誘電体膜を形成するステップと、
常誘電体膜上に第２電界効果トランジスタの第２ゲート電極を形成するステップと、を含む。(6) A method for manufacturing an oscillator according to the present disclosure includes:
A method for manufacturing an oscillator including a substrate, a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film, a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film, and a capacitor formed on the substrate, the method comprising the steps of:
forming a first gate electrode of a first field effect transistor and a first electrode of a capacitor on a substrate;
forming a first gate electrode and a ferroelectric film covering the first electrode;
forming a via in the ferroelectric film reaching the first electrode;
forming a first semiconductor film on the ferroelectric film, the first semiconductor film forming a first channel layer of a first field effect transistor;
forming a second semiconductor film on the ferroelectric film, the second semiconductor film forming a second channel layer of a second field effect transistor;
forming a first source electrode and a first drain electrode of a first field effect transistor on the first semiconductor film, a second source electrode and a second drain electrode of a second field effect transistor on the second semiconductor film, a second electrode of a capacitor on the ferroelectric film, and a via conductor electrically connecting the first electrode and the first source electrode to the via;
forming a paraelectric film covering the first source electrode, the first drain electrode, the second source electrode, the second drain electrode, the second electrode, the first semiconductor film, and the second semiconductor film;
forming a second gate electrode of a second field effect transistor on the paraelectric film.
（７）（６）に記載の発振器を製造する方法において、
第１半導体膜および第２半導体膜は、同じ成膜プロセスで形成される。(7) A method for manufacturing an oscillator according to (6), comprising the steps of:
The first semiconductor film and the second semiconductor film are formed in the same film formation process.
（８）（６）または（７）に記載の発振器を製造する方法において、
常誘電体膜を形成するステップは、プラズマを発生させない成膜法で常誘電体膜を形成する。(8) A method for manufacturing an oscillator according to (6) or (7),
The step of forming the paraelectric film forms the paraelectric film by a film formation method that does not generate plasma.
（９）本開示に係る情報処理装置は、
ニューラルネットワークを用いて情報を処理する情報処理装置であって、
ニューラルネットワークは、入力層と、中間層と、出力層と、を含み、
中間層は、ハードウェアで構成され、各ノードに（１）～（５）のいずれか１項に記載の発振器を有する。(9) An information processing device according to the present disclosure includes:
An information processing device that processes information using a neural network,
The neural network includes an input layer, an intermediate layer, and an output layer.
The intermediate layer is configured with hardware, and each node has an oscillator described in any one of (1) to (5).
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。The embodiments disclosed herein should be considered in all respects as illustrative and not restrictive. The scope of the present disclosure is indicated by the claims, not the above description, and is intended to include all modifications within the meaning and scope of the claims.
１ 半導体基板、１ａ パッシベーション膜、２，１３ ゲート電極、３，７ａ，１１ 電極、４ 強誘電体膜、４ａ ビアホール、５，５ａ，５ｂ チャネル形成膜、６，９ ドレイン電極、７，１０ ソース電極、８ ビア導体、１２ 絶縁膜、２０ 強誘電体ＦＥＴ、３０ 常誘電体ＦＥＴ、４０ キャパシタ、１００ 発振器。1 semiconductor substrate, 1a passivation film, 2, 13 gate electrode, 3, 7a, 11 electrode, 4 ferroelectric film, 4a via hole, 5, 5a, 5b channel formation film, 6, 9 drain electrode, 7, 10 source electrode, 8 via conductor, 12 insulating film, 20 ferroelectric FET, 30 paraelectric FET, 40 capacitor, 100 oscillator.
Claims (9)
Translated fromJapanese前記基板上に形成され、強誘電体をゲート絶縁膜とする第１電界効果トランジスタと、
前記基板上に形成され、常誘電体をゲート絶縁膜とする第２電界効果トランジスタと、
前記基板上に形成されるキャパシタと、を備え、
前記第１電界効果トランジスタは、
第１ゲート電極と、
前記第１ゲート電極を覆って形成される強誘電体膜と、
前記強誘電体膜上に形成される第１チャネル層を形成する第１半導体膜と、
前記第１半導体膜上に形成される第１ソース電極および第１ドレイン電極と、を含み、
前記第２電界効果トランジスタは、
前記強誘電体膜上に形成される第２チャネル層を形成する第２半導体膜と、
前記第２半導体膜上に形成される第２ソース電極および第２ドレイン電極と、
前記第２ソース電極、前記第２ドレイン電極、および前記第２半導体膜を覆って形成される常誘電体膜と、
前記常誘電体膜上に形成される第２ゲート電極と、を含み、
前記常誘電体膜は、前記第１ソース電極、前記第１ドレイン電極、および前記第１半導体膜をさらに覆って形成され、
前記キャパシタは、
前記第１ソース電極と電気的に接続される第１電極と、
前記強誘電体膜および前記常誘電体膜のうち少なくとも一方の膜を介して前記第１電極と対向し、前記第２ソース電極と電気的に接続される第２電極と、を含み、
前記第１ソース電極は、前記第２ドレイン電極と電気的に接続される、発振器。A substrate;
a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film;
a second field effect transistor formed on the substrate and having a paraelectric gate insulating film;
a capacitor formed on the substrate;
The first field effect transistor is
A first gate electrode;
a ferroelectric film formed covering the first gate electrode;
a first semiconductor film forming a first channel layer formed on the ferroelectric film;
a first source electrode and a first drain electrode formed on the first semiconductor film;
The second field effect transistor is
a second semiconductor film forming a second channel layer formed on the ferroelectric film;
a second source electrode and a second drain electrode formed on the second semiconductor film;
a paraelectric film formed to cover the second source electrode, the second drain electrode, and the second semiconductor film;
a second gate electrode formed on the paraelectric film;
the paraelectric film is formed to further cover the first source electrode, the first drain electrode, and the first semiconductor film;
The capacitor is
a first electrode electrically connected to the first source electrode;
a second electrode facing the first electrode via at least one of the ferroelectric film and the paraelectric film and electrically connected to the second source electrode;
The first source electrode is electrically connected to the second drain electrode.
前記基板上に前記第１電界効果トランジスタの第１ゲート電極および前記キャパシタの第１電極を形成するステップと、
前記第１ゲート電極および前記第１電極を覆う強誘電体膜を形成するステップと、
前記強誘電体膜に前記第１電極へ達するビアを形成するステップと、
前記第１電界効果トランジスタの第１チャネル層を形成する第１半導体膜を前記強誘電体膜上に形成するステップと、
前記第２電界効果トランジスタの第２チャネル層を形成する第２半導体膜を前記強誘電体膜上に形成するステップと、
前記第１半導体膜上に前記第１電界効果トランジスタの第１ソース電極および第１ドレイン電極を、前記第２半導体膜上に前記第２電界効果トランジスタの第２ソース電極および第２ドレイン電極を、前記強誘電体膜上に前記キャパシタの第２電極を、前記ビアに前記第１電極と前記第１ソース電極とを電気的に接続するビア導体をそれぞれ形成するステップと、
前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、前記第２ドレイン電極、前記第２電極、前記第１半導体膜、および前記第２半導体膜を覆う常誘電体膜を形成するステップと、
前記常誘電体膜上に前記第２電界効果トランジスタの第２ゲート電極を形成するステップと、を含む、発振器を製造する方法。A method for manufacturing an oscillator comprising: a substrate; a first field effect transistor formed on the substrate and having a ferroelectric as a gate insulating film; a second field effect transistor formed on the substrate and having a paraelectric as a gate insulating film; and a capacitor formed on the substrate, the method comprising the steps of:
forming a first gate electrode of the first field effect transistor and a first electrode of the capacitor on the substrate;
forming a ferroelectric film covering the first gate electrode and the first electrode;
forming a via in the ferroelectric film reaching the first electrode;
forming a first semiconductor film on the ferroelectric film, the first semiconductor film forming a first channel layer of the first field effect transistor;
forming a second semiconductor film on the ferroelectric film, the second semiconductor film forming a second channel layer of the second field effect transistor;
forming a first source electrode and a first drain electrode of the first field effect transistor on the first semiconductor film, a second source electrode and a second drain electrode of the second field effect transistor on the second semiconductor film, a second electrode of the capacitor on the ferroelectric film, and a via conductor in the via that electrically connects the first electrode and the first source electrode;
forming a paraelectric film covering the first source electrode, the first drain electrode, the second source electrode, the second drain electrode, the second electrode, the first semiconductor film, and the second semiconductor film;
and forming a second gate electrode of the second field effect transistor on the paraelectric film.
前記ニューラルネットワークは、入力層と、中間層と、出力層と、を含み、
前記中間層は、ハードウェアで構成され、各ノードに請求項１～請求項５のいずれか１項に記載の発振器を有する、情報処理装置。An information processing device that processes information using a neural network,
The neural network includes an input layer, an intermediate layer, and an output layer.
The information processing device, wherein the intermediate layer is configured with hardware, and each node has the oscillator according to any one of claims 1 to 5.
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