WO2013115052A1 - 半導体装置およびその製造方法 - Google Patents

Abstract

　半導体装置（１００Ａ）は、基板（２）と、基板（２）の上に形成されたゲート電極（３）と、ゲート電極（３）の上に形成されたゲート絶縁層（４）と、ゲート絶縁層（４）の上に形成された酸化物半導体層（５）と、酸化物半導体層（５）に電気的に接続されたソース電極（６ｓ）およびドレイン電極（６ｄ）と、ドレイン電極（６ｄ）と電気的に接続された第１透明電極（７）と、ソース電極（６ｓ）およびドレイン電極（６ｄ）の上に形成された誘電体層８ａを含む層間絶縁層（８）と、層間絶縁層（８）の上に形成された第２透明電極（９）とを有し、第２透明電極（９）の少なくとも一部は、誘電体層（８ａ）を介して第１透明電極（７）と重なっており、酸化物半導体層（５）および第１透明電極（７）は、同一の酸化物膜から形成されている。

Description

半導体装置およびその製造方法

　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。

　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。

　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。

　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。

　特許文献１には、酸化物半導体ＴＦＴを備えるＴＦＴ基板の製造方法が開示されている。特許文献１に記載の製造方法によると、酸化物半導体層の一部を低抵抗化して画素電極を形成することにより、ＴＦＴ基板の製造工程数を削減することができる。

　近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。

　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。

　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。

特開２０１１－９１２７９号公報

　しかしながら、高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細化で、高開口率の表示装置を安価に製造する技術の開発も求められている。

　そこで、本発明の一実施形態は、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法を提供することを主な目的とする。

　本発明による実施形態の半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記ドレイン電極と電気的に接続された第１透明電極と、前記ソース電極および前記ドレイン電極の上に形成された誘電体層を含む層間絶縁層と、前記層間絶縁層の上に形成された第２透明電極とを有し、前記第２透明電極の少なくとも一部は、前記誘電体層を介して前記第１透明電極と重なっており、前記酸化物半導体層および前記第１透明電極は、同一の酸化物膜から形成されている。

　ある実施形態において、前記第１透明電極の上に前記ドレイン電極が形成され、前記第１透明電極は前記ドレイン電極に直接接している。

　ある実施形態において、上述の半導体装置は、前記ソース電極および前記ドレイン電極の上に形成された絶縁保護層をさらに有し、前記絶縁保護層は、前記酸化物半導体層のチャネル領域と接するように形成されており、前記絶縁保護層は酸化物から形成されている。

　ある実施形態において、前記ゲート絶縁層および前記誘電体層の少なくとも１つは、酸化物絶縁層を含み、前記酸化物絶縁層は、前記酸化物半導体層と接している。

　ある実施形態において、前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む。

　ある実施形態において、前記第１透明電極は、前記酸化物半導体層よりも高い濃度で不純物を含み、前記層間絶縁層のうち前記第１透明電極上に位置する部分は、他の部分よりも高い濃度で不純物を含んでいる。

　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。

　本発明による実施形態の半導体装置の製造方法は、基板を用意する工程（ａ）と、基板上にゲート電極およびゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｄ）と、前記酸化物半導体膜のチャネル領域を保護する保護層を形成した後、前記酸化物半導体膜の一部を低抵抗化させる低抵抗化処理を行って第１透明電極を形成し、前記酸化物半導体膜のうち前記第１透明電極が形成されなかった部分が酸化物半導体層となる工程（ｅ）と、前記ソース電極および前記ドレイン電極の上に誘電体層を形成する工程（ｆ）と、前記誘電体層の上に第２透明電極を形成する工程（ｇ）とを包含し、前記第２透明電極の少なくとも一部は前記誘電体層を介して前記第１透明電極と重なる。

　ある実施形態において、前記工程（ｅ）は、前記工程（ｄ）と前記工程（ｆ）との間に行われる。

　ある実施形態において、前記工程（ｅ）は、前記工程（ｆ）と前記工程（ｇ）との間に行われる。

　ある実施形態において、前記工程（ｅ）は、前記誘電体層越しに不純物を注入して前記第１透明電極を形成する工程を含む。

　ある実施形態において、前記工程（ｅ）は、前記工程（ｇ）の後に行われる。

　ある実施形態において、前記工程（ｅ）は、前記誘電体層および前記第２透明電極越しに不純物を注入して前記第１透明電極を形成する工程を含む。

　ある実施形態において、前記保護層は、酸化物絶縁層である。

　ある実施形態において、前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極と重なる。

　ある実施形態において、前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。

　本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。

（ａ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）は、（ａ）のＡ１－Ａ１’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｃ）は、ＴＦＴ基板１００Ａを有する液晶表示装置５００の模式的な断面図である。（ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、（ｂ）は、（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。（ａ）～（ｆ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの製造工程の一例を説明する模式的な工程断面図である。本発明による他の実施形態におけるＴＦＴ基板１００Ｂの模式的な断面図である。（ａ）～（ｃ）は、本発明による実施形態におけるＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図である。（ａ）～（ｃ）は、本発明による他の実施形態におけるＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図である。（ａ）～（ｃ）は、本発明によるさらに他の実施形態におけるＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図である。

　以下、図面を参照しながら、本発明による実施形態の半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。

　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを例に本発明による実施形態の半導体装置を説明する。

　図１（ａ）は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ１－Ａ１’線に沿った半導体装置（ＴＦＴ基板）１００Ａの模式的な断面図である。図１（ｃ）は、ＴＦＴ基板１００Ａを有する液晶表示装置５００の模式的な断面図である。図１（ｃ）の破線矢印は電界方向を表している。

　ＴＦＴ基板１００Ａは、基板２と、基板２の上に形成されたゲート電極３と、ゲート電極３の上に形成されたゲート絶縁層４と、ゲート絶縁層４の上に形成された酸化物半導体層５と、酸化物半導体層５に電気的に接続されたソース電極６ｓおよびドレイン電極６ｄと、ドレイン電極６ｄと電気的に接続された第１透明電極７と、ソース電極６ｓおよびドレイン電極６ｄの上に形成された誘電体層８ａを含む層間絶縁層８と、層間絶縁層８の上に形成された第２透明電極９とを有する。第２透明電極９の少なくとも一部は誘電体層８ａを介して第１透明電極７と重なっており、酸化物半導体層５および第１透明電極７は、同一の酸化物膜から形成されている。

　ＴＦＴ基板１００Ａでは、第２透明電極９の少なくとも一部が誘電体層８ａを介して第１透明電極７と重なっていることにより補助容量を形成している。従って、ＴＦＴ基板１００Ａが有する補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように金属膜（ゲートメタル層またはソースメタル層）を用いて形成された不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。

　さらに、第１透明電極７の上にドレイン電極６ｄが形成され、第１透明電極７はドレイン電極６ｄに直接接していることが好ましい。このような構造を採用すると、第１透明電極７をドレイン電極６ｄの略端部まで形成することができるので、ＴＦＴ基板１００Ａは、特許文献１に記載されているＴＦＴ基板よりも高い開口率を有し得る。

　次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。

　基板２は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板２として、シリコン基板を用いることもできる。

　ゲート電極３は、ゲート配線３’に電気的に接続されている。ゲート電極３およびゲート配線３’は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート電極３およびゲート配線３’は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極３ａは、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極３の厚さは約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ゲート電極３の厚さは約４２０ｎｍ）である。

　ゲート絶縁層４は、下層ゲート絶縁層４ａと上層ゲート絶縁層４ｂとを有する。上層ゲート絶縁層４ｂは酸化物絶縁層を含むことが好ましく、酸化物絶縁層は酸化物半導体層５と直接接触していることが好ましい。酸化物絶縁層が酸化物半導体層５と直接接触すると、酸化物絶縁層に含まれる酸素が酸化物半導体層５に供給され、酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。上層ゲート絶縁層４ｂは例えばＳｉＯ₂（酸化シリコン）層である。下層ゲート絶縁層４ａは例えばＳｉＮ_x（窒化シリコン）層である。本実施形態において、下層ゲート絶縁層４ａの厚さは約３２５ｎｍであり、上層ゲート絶縁層４ｂの厚さは約５０ｎｍであり、ゲート絶縁層４の厚さは約３７５ｎｍである。このほかゲート絶縁層４としては、例えばＳｉＯ₂（酸化シリコン）、ＳｉＮ_x（窒化シリコン）、ＳｉＯ_xＮ_y（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮ_xＯ_y（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ₂Ｏ₃（酸化アルミニウム）または酸化タンタル（Ｔａ₂Ｏ₅）から形成された単層または積層を用いることができる。ゲート絶縁層４の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。なお、基板２からの不純物などの拡散防止のため、下層ゲート絶縁層４ａはＳｉＮ_x、またはＳｉＮ_xＯ_y（窒化酸化シリコン、ｘ＞ｙ）から形成されることが好ましい。上層ゲート絶縁層４ｂは酸化物半導体層５の半導体特性の劣化防止の観点から、ＳｉＯ₂またはＳｉＯ_xＮ_y（酸化窒化シリコン、ｘ＞ｙ）から形成されることが好ましい。さらに、低い温度でゲートリーク電流の少ない緻密なゲート絶縁層４を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながらゲート絶縁層４を形成するとよい。

　酸化物半導体層５は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「ＩＧＺＯ系半導体」と略する。）を含む。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。

　酸化物半導体層５を構成する酸化物半導体材料は、ＩＧＺＯ系半導体に限定されず、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ₂Ｏ₃－ＳｎＯ₂－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などであってもよい。さらに、酸化物半導体層５は、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを含んでもよい。酸化物半導体層５として、アモルファス酸化物半導体層を用いると、低温で製造でき、かつ、高い移動度を実現できる。酸化物半導体層５の厚さは例えば約５０ｎｍである。酸化物半導体層５の厚さは、例えば約３０ｎｍ以上約１００ｎｍ以下であってもよい。

　ソース電極６ｓおよびドレイン電極６ｄは、例えば、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有する。このほか、ソース電極６ｓおよびドレイン電極６ｄは、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、ソース電極６ｓおよびドレイン電極６ｄは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース電極６ｓおよびドレイン電極６ｄの厚さは、それぞれ約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ソース電極６ｓおよびドレイン電極の厚さは約３５０ｎｍ）である。

　層間絶縁層８は、誘電体層８ａと絶縁保護層８ｂとを有する。後述するが、絶縁保護層８ｂは形成されない場合もある。誘電体層８ａは、例えばＳｉＮ_xから形成されている。誘電体層８ａは第１透明電極７と第２透明電極９との間に形成され、補助容量を形成している。このように、透明電極７および９ならびに透明な誘電体層８ａから補助容量を形成すると、ＴＦＴ基板１００Ａを表示パネルに用いたとき、高い開口率を有する表示パネルを製造できる。誘電体層８ａの厚さは、例えば約１００ｎｍ以上５００ｎｍ以下（本実施形態において、誘電体層８ａの厚さは約２００ｎｍ）である。このほか誘電体層８ａは、例えばＳｉＯ_xＮ_y（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮ_xＯ_y（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ₂Ｏ₃（酸化アルミニウム）またはＴａ₂Ｏ₅（酸化タンタル）から形成され得る。

　絶縁保護層８ｂは、酸化物半導体層５のチャネル領域と接するように形成されている。絶縁保護層８ｂは絶縁酸化物（例えばＳｉＯ₂）から形成されることが好ましい。絶縁保護層８ｂが絶縁酸化物から形成されると、上述したように酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。このほか絶縁保護層８ｂは、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ₂Ｏ₃またはＴａ₂Ｏ₅から形成され得る。絶縁保護層８ｂの厚さは、例えば約５０ｎｍ以上3００ｎｍ以下（本実施形態において、絶縁保護層８ｂの厚さは約１５０ｎｍ）である。

　第１透明電極７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物（ＩＧＺＯ系酸化物）を含む導電体層である。第１透明電極７の厚さは例えば約５０ｎｍである。第１透明電極７の厚さは、例えば約２０ｎｍ以上約２００ｎｍ以下であってもよい。詳細は後述するが、第１透明電極７と酸化物半導体層５とは同じ透明な酸化物膜から形成されている。第１透明電極７と酸化物半導体層５とを同一の酸化物膜から形成すると、製造プロセスが簡略化でき製造コストを削減し得る。酸化物膜としては、例えば、ＩＧＺＯ系半導体膜などのＩＧＺＯ系酸化物を含む膜を用いることができる。なお、前述のように、本明細書では、ＩＧＺＯ系酸化物のうち半導体特性を示すものをＩＧＺＯ系半導体と略する。

　詳細は後述するが、第１透明電極７は、酸化物半導体層５よりも高い濃度でｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））を含み、層間絶縁層８のうち第１透明電極７上に位置する部分は、他の部分よりも高い濃度でｐ型不純物またはｎ型不純物を含んでいる場合もある。

　第２透明電極９は、透明導電膜（例えばＩＴＯ（Indium Tin Oxide）、またはＩＺＯ膜）から形成されている。第２透明電極９の厚さは、例えば２０ｎｍ以上２００ｎｍ以下（本実施形態において第２透明電極９の厚さは約１００ｎｍ）である。

　図１（ｃ）に示すように、ＴＦＴ基板１００Ａは、例えば、Fringe Field Switching（ＦＦＳ）モードの液晶表示装置５００に用いられる。このとき、下層の第１透明電極７を画素電極（表示信号電圧が供給される）とし、上層の第２透明電極９を共通電極（共通電圧または対向電圧が供給される）として用いる。第２透明電極９には、少なくとも１以上のスリットが設けられる。このような構造のＦＦＳモードの液晶表示装置５００は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。

　液晶表示装置５００は、ＴＦＴ基板１００Ａおよび対向基板２００と、ＴＦＴ基板１００Ａと対向基板２００との間に形成された液晶層５０とを有する。液晶表示装置５００において、対向基板２００の液晶層５０側には、透明電極（例えばＩＴＯ）などから形成され得た対向電極を備えていない。ＴＦＴ基板１００Ａに形成された第１透明電極（画素電極）７と第２透明電極（共通電極）９とにより生じた横方向の電界により、液晶層５０中の液晶分子の配向を制御して、表示させている。

　ＴＦＴ基板１００Ａは、図２に示すＴＦＴ基板１００Ａ’に改変し得る。図２（ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、図２（ｂ）は、図２（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。

　図２（ａ）および図２（ｂ）に示すＴＦＴ基板１００Ａ’は、ゲート配線３’上に酸化物半導体層５を有し、基板２の法線方向から見たとき、ゲート配線３’とソース電極６ｓおよびドレイン電極６ｄとが重なる構造を有する点で、ＴＦＴ基板１００Ａとは異なる。ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａよりもさらに高い開口率を有し得る。

　なお、ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａに比べて、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいという欠点を有している。よく知られているように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいと、フィードスルー電圧が大きくなる。フィードスルー電圧は、画像の焼き付きや、フリッカーの原因となる。フィードスルー電圧を低下させるためには、画素の全容量（液晶容量Ｃｌｃ＋補助容量Ｃｓ＋ゲート・ドレイン間の寄生容量Ｃｇｄ）に対するゲート・ドレイン間の寄生容量（Ｃｇｄ）の比率を小さくすればよい。ＴＦＴ基板１００Ａ’は、透明電極を備える透明な補助容量を有しているので、開口率を低下させることなく、補助容量の面積を大きくすることによって容量値を増大させることができる。すなわち、ＴＦＴ基板１００Ａ’のように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きくなる構造を採用しても、フィードスルー電圧を十分に小さくできる。

　また、画素の全容量が大きいということは、画素に所定の電圧を印加するために、多くの電荷を必要する。ＴＦＴ基板１００Ａ’は、従来のアモルファスＴＦＴよりも電流供給能力の高い、酸化物半導体ＴＦＴを備えているので、画素の容量の増大によって表示品位が低下することがない。

　次に、ＴＦＴ基板１００Ａの製造方法を説明する。

　本発明の実施形態における半導体装置の製造方法は、基板２を用意する工程（ａ）と、基板２上にゲート電極３およびゲート絶縁層４を形成する工程（ｂ）と、ゲート絶縁層４の上に酸化物半導体膜５’を形成する工程（ｃ）と、酸化物半導体膜５’の上にソース電極６ｓおよびドレイン電極６ｄを形成する工程（ｄ）と、酸化物半導体膜５’のチャネル領域を保護する保護層を形成した後、酸化物半導体膜５’の一部を低抵抗化させる低抵抗化処理を行って第１透明電極７を形成する工程（ｅ）と、ソース電極６ｓおよびドレイン電極６ｄの上に誘電体層８ａを形成する工程（ｆ）と、誘電体層８ａの上に第２透明電極９を形成する工程（ｇ）とを包含し、第２透明電極９の少なくとも一部は誘電体層８ａを介して第１透明電極７と重なる。

　このような半導体装置の製造方法は、簡略化された半導体装置の製造方法であるので、製造コストを削減し得る。

　次に、図３を参照しながら、ＴＦＴ基板１００Ａの製造方法の一例を詳細に説明する。

　図３（ａ）～図３（ｆ）は、ＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な工程断面図である。

　まず、図３（ａ）に示すように、基板２上にゲート電極３を形成する。基板２としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート電極３はスパッタ法で基板２上に導電膜を形成した後、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成できる。ここでは、導電膜として、基板２側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、第１導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。

　続いて、図３（ｂ）に示すように、ＣＶＤ（Chemical Vapor deposition）法により、ゲート電極３を覆うように下層ゲート絶縁層４ａおよび上層ゲート絶縁層４ｂを形成する。ここでは、下層ゲート絶縁層４ａはＳｉＮ_x膜（厚さ：約３２５ｎｍ）から形成され、上層ゲート絶縁層４ｂはＳｉＯ₂膜（厚さ：約５０ｎｍ）から形成される。上層および下層ゲート絶縁層４ａおよび４ｂとしては、例えばＳｉＯ₂、ＳｉＮ_x、ＳｉＯｘＮｙ（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ₂Ｏ₃またはＴａ₂Ｏ₅から形成され得る。

　続いて、図３（ｃ）に示すように、上層ゲート絶縁層４ｂ上に酸化物半導体膜５’をスパッタ法にて形成する。酸化物半導体膜５’としてＩＧＺＯ系半導体膜を用いた。酸化物半導体膜５’の厚さは約５０ｎｍである。

　この後、酸化物半導体５’の上に、スパッタ法によりソース電極６ｓおよびドレイン電極６ｄを形成する導電膜(不図示）を形成する。次に、ハーフトーンマスクを用いたフォトリソグラフィ法、ドライエッチング法およびアッシング法により上記の導電膜および酸化物半導体膜５’を同時にパターニングして、酸化物半導体膜５’を所望の形状にパターニングするとともにソース電極６ｓおよびドレイン電極６ｄを形成する。このように、１枚のフォトマスクで、ソース電極６ｓおよびドレイン電極６ｄの形成ならびに酸化物半導体膜５’のパターニングを行えるので、製造プロセスを簡略化でき、製造コストを削減し得る。ソース電極６ｓおよびドレイン電極６ｄは、例えばＴｉ／Ａｌ／Ｔｉの積層構造を有する。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。

　続いて、図３（ｄ）に示すように、酸化物半導体層５のチャネル領域を覆うように絶縁保護層８ｂをスパッタ法およびフォトリソグラフィ法で形成する。絶縁保護層８ｂは例えば絶縁酸化物（例えばＳｉＯ₂）から形成され、その厚さは約１５０ｎｍである。また、基板２の法線方向から見たとき、絶縁保護層８ｂの端部はドレイン電極６ｄと重なることが好ましい。ドレイン電極６ｄの端部付近まで第１透明電極７を形成することができるからである。

　その後、酸化物半導体膜５’の一部に低抵抗化処理Ｌを施す。酸化物半導体５’のうちソース電極６ｓ、ドレイン電極６ｄおよび絶縁保護層８ｂで覆われた部分は、低抵抗化処理Ｌは行われない。これにより、図３（ｅ）に示すように、酸化物半導体膜５’のうち、低抵抗化処理Ｌが施された部分には第１透明電極７が形成され、低抵抗化処理Ｌが施されていない部分には酸化物半導体層５が形成される。当然ながら、低抵抗化処理Ｌが施された部分の電気抵抗は、低抵抗化処理Ｌが施されていない部分の電気抵抗よりも小さい。低抵抗化処理Ｌには、例えばプラズマ処理や、ｐ型不純物またはｎ型不純物のドーピングなどが挙げられる。低抵抗化処理Ｌとして、ｐ型不純物またはｎ型不純物のドーピングを用いた場合、第１透明電極７の不純物の濃度は酸化物半導体層５の不純物の濃度よりも大きい。また、不純物の拡散により、ドレイン電極６ｄの下にある酸化物半導体膜５’の一部も低抵抗化され、第１透明電極７の一部となる場合がある。後述するが、ドーピング装置を用いて不純物の注入する場合は、絶縁層越しに不純物を注入して低抵抗化処理を行えるので、柔軟に製造プロセスに対応できる。

　その他低抵抗化処理Ｌとして、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、還元雰囲気下でのアニール処理などがあげられる。

　続いて、図３（ｆ）に示すように、第１透明電極７および絶縁保護層８ｂの上に、ＣＶＤ法で誘電体層８ａを形成して層間絶縁層８を形成する。誘電体層８ａは、例えばＳｉＮ_xから形成されている。誘電体層８ａの厚さは約２００ｎｍである。なお、誘電体層８ａには不図示のコンタクトホールが公知の方法で形成されている。

　続いて、図１（ｂ）に示したように、誘電体層８ａの上にスパッタ法などで第２透明電極９を形成する。第２透明電極９の少なくとも一部は、誘電体層８ａを介して第１透明電極７と重なる。第２透明電極９は例えばＩＴＯから形成され、その厚さは約１００ｎｍである。

　また、図示していないが、この第２透明電極９を形成する透明導電膜は共通電極だけでなく、ソース配線（ソースバスライン）と同じ導電膜から形成されたソースメタル層、またはゲート配線（ゲートバスライン）と同じ導電膜から形成されたゲートメタル層と電気的な接続をさせる際に用いられる引き出し配線として活用できる。これにより、例えば駆動回路を一体的に形成したＴＦＴ基板を形成することができ、これにより高品位な表示装置を製造することが可能となる。

　次に、図４を参照しながら本発明による実施形態におけるＴＦＴ基板１００Ｂを説明する。図４は、ＴＦＴ基板１００Ｂの模式的な断面図であり、図１（ｂ）のＴＦＴ基板１００Ａの断面図に対応している。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。

　図４に示すＴＦＴ基板１００Ｂは、ＴＦＴ基板１００Ａの絶縁保護層８ｂが形成されていない半導体装置である。従って、ＴＦＴ基板１００Ｂにおいて、層間絶縁層８は誘電体層８ａを有し、絶縁保護層８ｂを有していない。ＴＦＴ基板１００Ｂにおいて、誘電体層８ａは絶縁酸化物（例えばＳｉＯ₂）から形成されることが好ましい。上述したように、酸化物半導体層５の半導体特性の劣化を防ぐことができるからである。

　また、詳細は後述するが、ＴＦＴ基板１００Ｂにおいて、層間絶縁層８のうち第１透明電極７上に位置する部分は、他の部分よりも高い濃度でｐ型不純物またはｎ型不純物を含んでいる場合もある。

　次に、図５を参照しながらＴＦＴ基板１００Ｂの製造方法の一例を説明する。図５（ａ）～図５（ｃ）はＴＦＴ基板１００Ｂの製造方法を説明する模式的な工程断面図である。

　上述したように、基板２上にゲート電極３、ゲート絶縁層４、酸化物半導体膜５’、ソース電極６ｓおよびドレイン電極６ｄを形成する（図３（ａ）～図３（ｃ）を参照）。

　続いて、図５（ａ）に示すように、酸化物半導体膜５’のうちチャネル領域と接するように保護層（レジストマスク層という場合がある）Ｒを公知の方法で形成する。レジストマスク層Ｒは、例えば感光性の樹脂から形成される。また、基板２の法線方向から見たとき、レジストマスク層Ｒの端部はドレイン電極６ｄと重なることが好ましい。ドレイン電極６ｄの端部付近まで第１透明電極７を形成することができるからである。

　その後、上述した方法で酸化物半導体膜５’の一部に低抵抗化処理Ｌを施す。酸化物半導体膜５’のうちソース電極６ｓ、ドレイン電極６ｄおよびレジストマスク層Ｒで覆われた部分は低抵抗化処理Ｌが施されない。上述したように、低抵抗化処理Ｌにより、第１透明電極７と酸化物半導体層５とが形成される（図５（ｂ）参照）。この後、レジストマスク層Ｒは公知の方法で除去される。

　続いて、図５（ｃ）に示すように、上述した方法で誘電体層８ａを有する層間絶縁層８をソース電極６ｓ、ドレイン電極６ｄおよび第１透明電極７の上に形成する。

　続いて、図４に示したように、上述した方法で第２透明電極９を誘電体層８ａの上に形成する。

　次に、図６を参照しながらＴＦＴ基板１００Ｂの製造方法の他の一例を説明する。図６（ａ）～図６（ｃ）はＴＦＴ基板１００Ｂの製造方法を説明する模式的な工程断面図である。

　上述したように、基板２上にゲート電極３、ゲート絶縁層４、酸化物半導体膜５’、ソース電極６ｓおよびドレイン電極６ｄを形成する（図３（ａ）～図３（ｃ）を参照）。

　続いて、図６（ａ）に示すように、ソース電極６ｓおよび酸化物導電膜５’の上に、誘電体層８ａを含む層間絶縁層８を形成する。

　続いて、図６（ｂ）に示すように、酸化物導電膜５’のうちチャネル領域を保護するレジストマスク層Ｒを公知の方法で形成する。レジストマスク層Ｒは、誘電体層８ａの上に形成される。基板２の法線方向から見たとき、酸化物半導体膜５’のうちのチャネル領域とレジストマスク層Ｒとは重なる。また、基板２の法線方向から見たとき、レジストマスク層Ｒの端部はドレイン電極６ｄと重なることが好ましい。ドレイン電極６ｄの端部付近まで第１透明電極７を形成することができるからである。

　その後、上述した方法で酸化物半導体膜５’の一部に低抵抗化処理Ｌを施す。酸化物半導体膜５’のうちソース電極６ｓ、ドレイン電極６ｄおよびレジストマスク層Ｒで覆われた部分は低抵抗化処理Ｌが施されない。上述したように、低抵抗化処理Ｌにより、第１透明電極７と酸化物半導体層５とが形成される（図６（ｃ）参照）。この後、レジストマスク層Ｒは公知の方法で除去される。

　続いて、図４に示したように、上述した方法で第２透明電極９を誘電体層８ａの上に形成する。

　次に、図７を参照しながらＴＦＴ基板１００Ｂの製造方法のさらに他の一例を説明する。図７（ａ）～図７（ｃ）はＴＦＴ基板１００Ｂの製造方法を説明する模式的な工程断面図である。

　上述したように、基板２上にゲート電極３、ゲート絶縁層４、酸化物半導体膜５’、ソース電極６ｓおよびドレイン電極６ｄを形成する（図３（ａ）～図３（ｃ）を参照）。

　続いて、図７（ａ）に示すように、ソース電極６ｓおよび酸化物導電膜５’の上に、誘電体層８ａを含む層間絶縁層８を形成する。

　続いて、図７（ｂ）に示すように、上述した方法で、誘電体層８ａの上に第２透明電極９を形成する。

　続いて、図７（ｃ）に示すように、酸化物導電膜５’のうちチャネル領域を保護するレジストマスク層Ｒを公知の方法で形成する。レジストマスク層Ｒは、誘電体層８ａの上に形成される。基板２の法線方向から見たとき、酸化物半導体膜５’のうちのチャネル領域とレジストマスク層Ｒとは重なる。また、基板２の法線方向から見たとき、レジストマスク層Ｒの端部はドレイン電極６ｄと重なることが好ましい。ドレイン電極６ｄの端部付近まで第１透明電極７を形成することができるからである。

　その後、上述した方法で酸化物半導体膜５’の一部に低抵抗化処理Ｌを施す。低抵抗化処理Ｌは、酸化物半導体膜５’のうちソース電極６ｓ、ドレイン電極６ｄおよびレジストマスク層Ｒで覆われた部分は低抵抗化処理Ｌが施されない。上述したように、低抵抗化処理Ｌにより、第１透明電極７と酸化物半導体層５とが形成される（図４参照）。この後、レジストマスク層Ｒは公知の方法で除去される。

　上述したＴＦＴ基板１００Ｂの製造方法のうち、少なくとも誘電体層８ａ越しにｐ型不純物またはｎ型不純物をドーピングして低抵抗化処理Ｌを行なってＴＦＴ基板１００Ｂを製造する場合、層間絶縁層８のうち第１透明電極７上に位置する部分は、他の部分よりも高い濃度でｐ型不純物またはｎ型不純物を含んでいる。

　以上、本発明の実施形態によると、製造コストを抑えつつ、表示品位の高い表示パネルを製造し得る半導体装置およびその半導体装置の製造方法が提供される。

　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。

　２　　　基板
　３　　　ゲート電極
　４　　　ゲート絶縁層
　４ａ　　　下層ゲート絶縁層
　４ｂ　　　上層ゲート絶縁層
　５　　　酸化物半導体層
　６ｓ　　　ソース電極
　６ｄ　　　ドレイン電極
　７　　　第１透明電極
　８　　　層間絶縁層
　８ａ　　　誘電体層
　８ｂ　　　絶縁保護層
　９　　　第２透明電極
　５０　　　液晶層
　１００Ａ　　　半導体装置（ＴＦＴ基板）
　２００　　　対向基板
　５００　　　液晶表示装置

Claims (16)

1. 　基板と、
   　前記基板の上に形成されたゲート電極と、
   　前記ゲート電極の上に形成されたゲート絶縁層と、
   　前記ゲート絶縁層の上に形成された酸化物半導体層と、
   　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
   　前記ドレイン電極と電気的に接続された第１透明電極と、
   　前記ソース電極および前記ドレイン電極の上に形成された誘電体層を含む層間絶縁層と、
   　前記層間絶縁層の上に形成された第２透明電極とを有し、
   　前記第２透明電極の少なくとも一部は、前記誘電体層を介して前記第１透明電極と重なっており、
   　前記酸化物半導体層および前記第１透明電極は、同一の酸化物膜から形成されている、半導体装置。
2. 　前記第１透明電極の上に前記ドレイン電極が形成され、
   　前記第１透明電極は前記ドレイン電極に直接接している、請求項１に記載の半導体装置。
3. 　前記ソース電極および前記ドレイン電極の上に形成された絶縁保護層をさらに有し、
   　前記絶縁保護層は、前記酸化物半導体層のチャネル領域と接するように形成されており、
   　前記絶縁保護層は酸化物から形成されている、請求項１または２に記載の半導体装置。
4. 　前記ゲート絶縁層および前記誘電体層の少なくとも１つは、酸化物絶縁層を含み、
   　前記酸化物絶縁層は、前記酸化物半導体層と接している、請求項１から３のいずれかに記載の半導体装置。
5. 　前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から４のいずれかに記載の半導体装置。
6. 　前記第１透明電極は、前記酸化物半導体層よりも高い濃度で不純物を含み、
   　前記層間絶縁層のうち前記第１透明電極上に位置する部分は、他の部分よりも高い濃度で不純物を含んでいる、請求項１から５のいずれかに記載の半導体装置。
7. 　基板を用意する工程（ａ）と、
   　基板上にゲート電極およびゲート絶縁層を形成する工程（ｂ）と、
   　前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、
   　前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｄ）と、
   　前記酸化物半導体膜のチャネル領域を保護する保護層を形成した後、前記酸化物半導体膜の一部を低抵抗化させる低抵抗化処理を行って第１透明電極を形成し、前記酸化物半導体膜のうち前記第１透明電極が形成されなかった部分が酸化物半導体層となる工程（ｅ）と、
   　前記ソース電極および前記ドレイン電極の上に誘電体層を形成する工程（ｆ）と、
   　前記誘電体層の上に第２透明電極を形成する工程（ｇ）とを包含し、
   　前記第２透明電極の少なくとも一部は前記誘電体層を介して前記第１透明電極と重なる、半導体装置の製造方法。
8. 　前記工程（ｅ）は、前記工程（ｄ）と前記工程（ｆ）との間に行われる、請求項７に記載の半導体装置の製造方法。
9. 　前記工程（ｅ）は、前記工程（ｆ）と前記工程（ｇ）との間に行われる、請求項７に記載の半導体装置の製造方法。
10. 　前記工程（ｅ）は、前記誘電体層越しに、前記酸化物半導体膜の一部に不純物を注入して前記第１透明電極を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
11. 　前記工程（ｅ）は、前記工程（ｇ）の後に行われる、請求項７に記載の半導体装置の製造方法。
12. 　前記工程（ｅ）は、前記誘電体層および前記第２透明電極越しに、前記酸化物半導体膜の一部に不純物を注入して前記第１透明電極を形成する工程を含む、請求項１１に記載の半導体装置の製造方法。
13. 　前記保護層は、酸化物絶縁層である、請求項８に記載の半導体装置の製造方法。
14. 　前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極と重なる、請求項７から１３のいずれかに記載の半導体装置の製造方法。
15. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１から６のいずれかに記載の半導体装置。
16. 　前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項７から１４のいずれかに記載の半導体装置の製造方法。

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