WO2013073619A1 - 半導体装置、表示装置、ならびに半導体装置の製造方法 - Google Patents

Abstract

　半導体装置（１００）は、薄膜トランジスタ（１０１）と、第１絶縁層（１２）を含む層間絶縁層（１４）と、層間絶縁層上に形成され、第１開口部（１５ｐ）を有する第１透明導電層（１５）と、第１透明導電層の第１開口部側の側面を覆う誘電体層（１７）と、誘電体層を介して第１透明導電層の少なくとも一部と重なる第２透明導電層（１９ａ）とを備え、誘電体層は第２開口部（１７ｐ）を有し、第１絶縁層は第３開口部（１２ｐ）を有し、層間絶縁層および誘電体層は第１コンタクトホール（ＣＨ１）を有し、第１コンタクトホールの側壁は、第２開口部（１７ｐ）の側面と第３開口部（１２ｐ）の側面とを含み、第３開口部の側面の少なくとも一部は第２開口部の側面と整合し、第２透明導電層は、第１コンタクトホール内でドレイン電極と接してコンタクト部（１０５）を形成し、基板の法線方向から見たときコンタクト部の少なくとも一部はゲート配線層と重なっている。

Description

半導体装置、表示装置、ならびに半導体装置の製造方法

　本発明は、薄膜トランジスタを備える半導体装置および表示装置、ならびに、薄膜トランジスタを備える半導体装置の製造方法に関する。

　アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」とも呼ぶ）が形成された基板（以下、「ＴＦＴ基板」と呼ぶ）と、対向電極およびカラーフィルタなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層と、液晶層に電圧を印加するための一対の電極とを備えている。

　アクティブマトリクス型の液晶表示装置には、その用途に応じて様々な動作モードが提案され、採用されている。動作モードとして、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードなどが挙げられる。

　このうちＴＮモードやＶＡモードは、液晶層を挟んで配置される一対の電極により、液晶分子に電界を印加する縦方向電界方式のモードである。ＩＰＳモードやＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。

　横方向電界方式の動作モードのうちＩＰＳモードの液晶表示装置では、ＴＦＴ基板上に、金属膜のパターニングによって一対の櫛歯電極が形成される。このため、透過率および開口率が低くなるという問題がある。これに対し、ＦＦＳモードの液晶表示装置では、ＴＦＴ基板上に形成する電極を透明化することにより、開口率および透過率を改善できる。

　ＦＦＳモードの液晶表示装置は、例えば特許文献１および特許文献２などに開示されている。

　これらの表示装置のＴＦＴ基板には、ＴＦＴの上方に、共通電極および画素電極が絶縁膜を介して設けられている。これらの電極のうち液晶層側に位置する電極（例えば画素電極）には、スリット状の開口が形成されている。これにより、画素電極から出て液晶層を通り、さらにスリット状の開口を通って共通電極に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。

　一方、近年、シリコン半導体に代わって、酸化物半導体を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。例えば特許文献３には、酸化物半導体ＴＦＴをスイッチング素子として用いたアクティブマトリクス型の液晶表示装置が開示されている。

特開２００８－３２８９９号公報特開２００２－１８２２３０号公報特開２０１０－２３０７４４号公報

　ＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に代表されるように、ＴＦＴ上に、２層の電極を有するＴＦＴ基板において、上述のように、２層の電極のそれぞれを透明導電膜を用いて形成すると、ＩＰＳモードの液晶表示装置に使用されるＴＦＴ基板よりも、開口率および透過率を高めることが可能である。また、酸化物半導体ＴＦＴを用いることにより、ＴＦＴ基板におけるトランジスタ部のサイズを縮小できるので、透過率をさらに改善できる。

　しかしながら、液晶表示装置の用途の拡大や要求仕様により、ＴＦＴ基板には、さらなる高精細化および高透過率化が求められている。

　本発明は、上記に鑑みてなされたものであり、ＴＦＴ基板などの半導体装置、または、そのような半導体装置を用いた液晶表示装置の透過率を高め、かつ、高精細化を実現することを目的とする。

　本発明の実施形態の半導体装置は、基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層およびソース配線層とを備え、前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極とを含み、前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、前記層間絶縁層の上に形成され、第１開口部を有する第１透明導電層と、前記第１透明導電層上に形成され、前記第１透明導電層の前記第１開口部側の側面を覆う誘電体層と、前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、前記誘電体層は第２開口部を有し、前記第１絶縁層は第３開口部を有し、前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホールの側壁は、前記第２開口部の側面と前記第３開口部の側面とを含み、前記第３開口部の側面の少なくとも一部は、前記第２開口部の側面と整合しており、前記第２透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極と接し、これによって、前記第２透明導電層と前記ドレイン電極とが接するコンタクト部が形成されており、前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線層と重なっている。

　ある実施形態において、前記半導体層は酸化物半導体層である。

　前記酸化物半導体層はＩＧＺＯ層であってもよい。

　ある実施形態において、前記基板の法線方向から見たとき、前記コンタクト部の全体が、前記ゲート配線層と重なっている。

　ある実施形態において、前記層間絶縁層は、前記第１絶縁層と前記第１透明導電層との間に位置する第２絶縁層をさらに有し、前記第１絶縁層は無機絶縁層であり、前記第２絶縁層は有機絶縁層である。

　ある実施形態において、前記第２絶縁層は第４開口部を有し、前記基板の法線方向から見たとき、前記第２開口部の輪郭の少なくとも一部は、前記第４開口部の輪郭の内側に位置しており、前記第２絶縁層の前記第４開口部の側面の少なくとも一部は、前記誘電体層によって覆われている。

　ある実施形態において、前記基板の法線方向から見たとき、前記第２開口部の輪郭全体が、前記第４開口部の輪郭の内側に位置している。

　ある実施形態において、上記半導体装置は、前記基板上に形成された第１接続部をさらに有し、前記ゲート配線層は第１下部導電層を含み、前記ソース配線層は、前記第１下部導電層に接して形成された第１上部導電層を含み、前記第１接続部は、前記第１下部導電層と、前記第１上部導電層と、前記第１上部導電層の上に延設された前記層間絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層と、前記層間絶縁層と前記誘電体層との間に形成され、前記第１透明導電層と同一の導電膜から形成された下部透明接続層とを備え、前記層間絶縁層および前記誘電体層は第２コンタクトホールを有し、前記上部透明接続層は、前記第２コンタクトホール内で前記第１上部導電層の一部と接し、前記誘電体層は第３コンタクトホールを有し、前記上部透明接続層は、前記第３コンタクトホール内で前記下部透明接続層の一部と接している。

　ある実施形態において、前記誘電体層は第５開口部を有し、前記第１絶縁層は第６開口部を有し、前記第２コンタクトホールの側壁は、前記第５開口部の側面と前記第６開口部の側面とを含み、前記第６開口部の側面の少なくとも一部は、前記第５開口部の側面と整合している。

　ある実施形態において、上記半導体装置は、前記基板上に形成された端子部をさらに備え、前記ゲート配線層は第２下部導電層を含み、前記ソース配線層は、前記第２下部導電層に接して形成された第２上部導電層を含み、前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層の上に延設された前記第１絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層とを備え、前記第１絶縁層および前記誘電体層は第４コンタクトホールを有し、前記第４コンタクトホールの側壁において、前記第１絶縁層および前記誘電体層の側面は整合しており、前記外部接続層は、前記第４コンタクトホール内で前記第２上部導電層の一部と接している。

　本発明の他の実施形態の半導体装置は、基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の第２下部導電層とを含み、前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極と、前記第２下部導電層に接して形成された第２上部導電層とを含み、前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、前記層間絶縁層の上に形成され、第１開口部を有する第１透明導電層と、前記第１透明導電層上に形成され、前記第１透明導電層の前記第１開口部側の側面を覆う誘電体層と、前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層とをさらに備え、前記誘電体層は第２開口部を有し、前記第１絶縁層は第３開口部を有し、前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホールの側壁は、前記第２開口部の側面と前記第３開口部の側面とを含み、前記第３開口部の側面の少なくとも一部は、前記第２開口部の側面と整合しており、前記第２透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極と接し、これによって、前記第２透明導電層と前記ドレイン電極とが接するコンタクト部が形成されており、前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線層と重なっており、前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層の上に延設された前記第１絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層とを備え、前記第１絶縁層および前記誘電体層は第４コンタクトホールを有し、前記第４コンタクトホールの側壁において、前記第１絶縁層および前記誘電体層の側面は整合しており、前記外部接続層は、前記第４コンタクトホール内で前記第２上部導電層の一部と接している。

　ある実施形態において、前記半導体層と前記ソースおよびドレイン電極との間に、前記半導体層の少なくともチャネル領域となる部分と接して形成された保護層をさらに備える。

　ある実施形態において、前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線または前記ゲート電極と重なっている。

　本発明の実施形態の表示装置は、上記半導体装置と、前記半導体装置と対向するように配置された対向基板と、前記対向基板と前記半導体装置との間に配置された液晶層とを備え、マトリクス状に配置された複数の画素を有し、前記第２透明導電層は、画素毎に分離され、画素電極として機能する。

　ある実施形態において、前記第１透明導電層は、各画素の略全体を占めている。

　ある実施形態において、前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する。

　本発明の実施形態の半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート配線およびゲート電極を含むゲート配線層と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、ソース電極及びドレイン電極を含むソース配線層とを形成する工程を含む、工程と、（Ｂ）前記薄膜トランジスタを覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、少なくとも前記ドレイン電極と接する第１絶縁層を含む、工程と、（Ｃ）前記層間絶縁層の上に、第１開口部を有する第１透明導電層を形成する工程と、（Ｄ）前記第１透明導電層上および前記第１開口部内に、誘電体層を形成する工程と、（Ｅ）前記誘電体層および前記第１絶縁層を同時にエッチングすることにより、前記ドレイン電極の一部を露出する第１コンタクトホールを形成する工程であって、前記第１開口部の側面は前記誘電体層で覆われて、前記第１コンタクトホールの側壁に露出しない、工程と、（Ｆ）前記誘電体層上および前記第１コンタクトホール内に、前記第１コンタクトホール内で前記ドレイン電極と接する第２透明導電層を形成する工程とを包含し、前記基板の法線方向から見たとき、前記第１コンタクトホール内における前記ドレイン電極と前記第２透明導電層とが接するコンタクト部の少なくとも一部は、前記ゲート配線層と重なっている。

　ある実施形態において、前記層間絶縁層は、前記第１絶縁層および第２絶縁層を含み、前記工程（Ｂ）は、無機絶縁膜を用いて前記第１絶縁層を形成する工程と、前記第１絶縁層上に、有機絶縁膜を用いて前記第２絶縁層を形成する工程と、前記第２絶縁層に第４開口部を形成する工程とを含み、前記工程（Ｄ）では、前記誘電体層は、前記第１透明導電層上、前記第１開口部内および前記第４開口部内に形成され、前記工程（Ｅ）では、前記エッチングは、前記誘電体層および前記第１絶縁層がエッチングされ、かつ、前記第２絶縁層はエッチングされない条件で行われる。

　ある実施形態において、前記半導体層は酸化物半導体層である。

　前記酸化物半導体層はＩＧＺＯ層であってもよい。

　本発明の実施形態によれば、ＴＦＴと、ＴＦＴの上に形成された第１透明導電層と、第１透明導電層上に誘電体層を介して形成された第２透明導電層とを備えた半導体装置において、ＴＦＴのドレイン電極と第２透明導電層とを接続するためのコンタクト部を縮小できるので、より高精細な半導体装置を実現できる。また、基板の法線方向から見たとき、上記コンタクト部の少なくとも一部を、ゲート配線層と重なるように配置することにより、開口率を高め、高透過率化を実現できる。さらに、ＴＦＴの活性層として酸化物半導体層を用いると、ゲート－ドレイン間容量（Ｃｇｄ）の増大による引き込み電圧の増大を抑制できるだけ十分に大きい画素容量を十分に早く充電することができる。なお、本発明のある実施形態では、特許文献３の教示とは逆に、Ｃ_CSを大きくすることによって引き込み電圧を低下させる。

　また、本発明の実施形態によれば、上記のような半導体装置を、マスク枚数を増大させることなく、効率よく製造することができる。

本発明による実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。（ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。（ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。（ａ）および（ｂ）は、それぞれ、本発明の実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。（ａ）および（ｂ）は、それぞれ、本発明の実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。半導体装置１００の製造方法のフローを示す図である。トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ１）～（ａ３）は断面図、（ｂ１）～（ｂ３）は平面図である。ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ４）～（ａ６）は断面図、（ｂ４）～（ｂ６）は平面図である。ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、（ａ７）および（ａ８）は断面図、（ｂ７）および（ｂ８）は平面図である。（ａ）および（ｂ）は、それぞれ、変形例のコンタクト部１０５（２）の断面図および平面図である。（ａ）および（ｂ）は、それぞれ、変形例のコンタクト部１０５（３）の断面図および平面図である。ＣＯＭ－Ｇ接続部のバリエーションおよびＣＯＭ－Ｓ接続部を例示する平面図であり、（ａ）および（ｃ）は、それぞれ、ＣＯＭ－Ｇ接続部１０４（１）および１０４（２）を示し、（ｂ）は、ＣＯＭ－Ｓ接続部を示す。Ｓ－Ｇ接続部のバリエーションを例示する平面図であり、（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３（１）および１０３（２）を示す。端子部のバリエーションを例示する平面図であり、（ａ）～（ｅ）は、それぞれ、端子部１０２（１）～１０２（５）を示す。本発明による実施形態の液晶表示装置１０００を例示する模式的な断面図である。

　以下、図面を参照しながら、本発明の実施形態による半導体装置、表示装置、ならびに半導体装置の製造方法を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。

　（実施形態１）
　本発明による半導体装置の実施形態１は、アクティブマトリクス型の液晶表示装置に使用されるＴＦＴ基板である。以下では、ＦＦＳモードの表示装置に使用されるＴＦＴ基板を例に説明する。なお、本実施形態の半導体装置は、ＴＦＴと２層の透明導電層とを基板上に有していればよく、他の動作モードの液晶表示装置、液晶表示装置以外の各種表示装置や電子機器などに用いられるＴＦＴ基板を広く含むものとする。

　図１は、本実施形態の半導体装置（ＴＦＴ基板）１００の平面構造の一例を模式的に示す図である。半導体装置１００は、表示に寄与する表示領域（アクティブ領域）１２０と、表示領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。

　表示領域１２０には、複数のゲート配線Ｇと複数のソース配線Ｓとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。図示するように、複数の画素はマトリクス状に配置されている。各画素には画素電極（図示せず）が形成されている。図示しないが、各画素において、複数のソース配線Ｓと複数のゲート配線Ｇとの各交点の付近には、能動素子である薄膜トランジスタ（ＴＦＴ）が形成されている。各ＴＦＴは、コンタクト部により、画素電極と電気的に接続されている。本明細書では、ＴＦＴおよびコンタクト部が形成される領域を「トランジスタ形成領域１０１Ｒ」と称する。また、本実施形態では、画素電極の下方には、誘電体層（絶縁層）を介して画素電極と対向する共通電極（図示せず）が設けられている。共通電極には、共通信号（ＣＯＭ信号）が印加される。

　周辺領域１１０には、ゲート配線Ｇまたはソース配線Ｓと外部配線とを電気的に接続するための端子部１０２が形成されている。また、各ソース配線Ｓと端子部１０２との間に、ゲート配線Ｇと同じ導電膜から形成された接続配線に接続するためのＳ－Ｇ接続部（ソース配線Ｓからゲート配線Ｇへのつなぎ換え部）１０３が形成されていてもよい。その場合、この接続配線は、端子部１０２において外部配線と接続される。本明細書では、複数の端子部１０２が形成される領域を「端子部形成領域１０２Ｒ」、Ｓ－Ｇ接続部１０３が形成される領域を「Ｓ－Ｇ接続部形成領域１０３Ｒ」とそれぞれ称する。

　また、図示する例では、周辺領域１１０に、共通電極にＣＯＭ信号を印加するためのＣＯＭ信号用配線Ｓ_COM、Ｇ_COMと、共通電極とＣＯＭ信号用配線Ｇ_COMとを接続するＣＯＭ－Ｇ接続部（図示せず）、共通電極とＣＯＭ信号用配線Ｓ_COMとを接続するＣＯＭ－Ｓ接続部（図示せず）、とが形成されている。ここでは、ＣＯＭ信号用配線Ｓ_COM、Ｇ_COMは、表示領域１２０を包囲するようにリング状に設けられているが、ＣＯＭ信号用配線Ｓ_COM、Ｇ_COMの平面形状は特に限定されない。

　この例では、ソース配線１１に平行に延びるＣＯＭ信号用配線Ｓ_COMは、ソース配線１１と同じ導電膜から形成され、ゲート配線３に平行に延びるＣＯＭ信号用配線Ｇ_COMは、ゲート配線３と同じ導電膜から形成されている。これらのＣＯＭ信号用配線Ｓ_COM、Ｇ_COMは、例えば周辺領域１１０において、表示領域１２０の各角部の近傍で、互いに電気的に接続されている。なお、ＣＯＭ信号用配線を形成するための導電膜は上記に限定されない。ＣＯＭ信号用配線全体がゲート配線３と同じ導電膜、またはソース配線１１と同じ導電膜から形成されていてもよい。

　ＣＯＭ信号用配線Ｇ_COMと共通電極とを接続するためのＣＯＭ－Ｇ接続部は、周辺領域１１０において、隣接するソース配線Ｓの間に、Ｓ－Ｇ接続部１０３と重ならないように配置されていてもよい。本明細書では、ＣＯＭ－Ｇ接続部が形成される領域を「ＣＯＭ－Ｇ接続部形成領域１０４Ｒ」と称する。

　図示しないが、周辺領域１１０において、ＣＯＭ信号用配線Ｓ_COMと共通電極とを接続するためのＣＯＭ－Ｓ接続部が配置されていてもよい。

　なお、半導体装置１００を適用する表示装置の動作モードによっては、対向電極は共通電極でなくてもよい。その場合には、周辺領域１１０に、ＣＯＭ信号用配線およびＣＯＭ－Ｇ接続部が形成されていなくてもよい。また、半導体装置１００を縦電界駆動方式の動作モードの表示装置に適用する場合などには、誘電体層を介して画素電極に対向して配置される透明導電層を電極として機能させなくてもよい。

　＜トランジスタ形成領域１０１Ｒ＞
　本実施形態の半導体装置１００は画素毎にＴＦＴ１０１、およびＴＦＴ１０１と画素電極とを接続するコンタクト部１０５とを有している。本実施形態では、コンタクト部１０５もトランジスタ形成領域１０１Ｒに設けられる。

　図２（ａ）および（ｂ）は、それぞれ、本実施形態におけるＴＦＴ１０１およびコンタクト部１０５の平面図および断面図である。なお、図２（ｂ）に示す断面図では、基板１に対して傾斜した面（テーパー部など）が階段状の線で示されているが、実際には、なめらかな傾斜面である。本願の他の断面図についても同様である。

　トランジスタ形成領域１０１Ｒには、ＴＦＴ１０１、ＴＦＴ１０１を覆う絶縁層１４、絶縁層１４の上方に配置された第１透明導電層１５、および、第１透明導電層１５の上に誘電体層（絶縁層）１７を介して配置された第２透明導電層１９ａが形成されている。本明細書では、第１透明導電層１５とＴＦＴ１０１との間に形成された絶縁層１４を「層間絶縁層」、第１透明導電層１５と第２透明導電層１９ａとの間に形成され、これらの導電層１５、１９ａと容量を形成する絶縁層を「誘電体層」と称する。本実施形態における層間絶縁層１４は、ＴＦＴ１０１のドレイン電極に接して形成された第１絶縁層１２と、その上に形成された第２絶縁層１３とを含んでいる。

　ＴＦＴ１０１は、ゲート電極３ａと、ゲート電極３ａの上に形成されたゲート絶縁層５と、ゲート絶縁層５の上に形成された半導体層７ａと、半導体層７ａに接するように形成されたソース電極１１ｓ及びドレイン電極１１ｄとを備えている。基板１の法線方向から見たとき、半導体層７ａのうち少なくともチャネル領域となる部分は、ゲート絶縁層５を介してゲート電極３ａと重なるように配置されている。

　ゲート電極３ａは、ゲート配線３と同じ導電膜を用いて、ゲート配線３と一体的に形成されている。本明細書では、ゲート配線３と同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。従って、ゲート配線層は、ゲート配線３およびゲート電極３ａを含む。ゲート配線３は、ＴＦＴ１０１のゲートとして機能する部分を含んでおり、この部分が上述したゲート電極３ａとなる。また、本明細書では、ゲート電極３ａとゲート配線３とが一体的に形成されたパターンを「ゲート配線３」と呼ぶこともある。ゲート配線３を基板１の法線方向から見たとき、ゲート配線３は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がゲート電極３ａとして機能してもよい。あるいは、基板１の法線方向から見たとき、ゲート配線３は、一定の幅で所定の方向に延びる複数の直線部分を有し、各直線部分の一部がＴＦＴ１０１のチャネル領域と重なって、ゲート電極３ａとして機能していてもよい。

　ソース電極１１ｓ及びドレイン電極１１ｄは、ソース配線１１と同じ導電膜から形成されている。本明細書では、ソース配線１１と同じ導電膜を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、ソース配線１１、ソース電極１１ｓおよびドレイン電極１１ｄを含む。ソース電極１１ｓはソース配線１１と電気的に接続されている。ここでは、ソース電極１１ｓは、ソース配線１１と一体的に形成されている。ソース配線１１は所定の方向に延びる部分と、その部分から上記所定の方向とは異なる方向に延びる延出部分とを有し、延出部分がソース電極１１ｓとして機能してもよい。

　層間絶縁層１４および誘電体層１７は、ＴＦＴ１０１のドレイン電極１１ｄの表面に達する（ドレイン電極１１ｄを露出する）コンタクトホールＣＨ１を有している。ドレイン電極１１ｄと第２透明導電層１９ａとは、コンタクトホールＣＨ１内で接し、コンタクト部１０５を形成している。なお、本明細書では、「コンタクト部１０５」は、コンタクトホール全体を指すのではなく、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとが接する部分を意味する。

　なお、図示するように、ゲート絶縁層５は、第１ゲート絶縁層５Ａと、その上に形成された第２ゲート絶縁層５Ｂとの積層構造を有していてもよい。また、半導体層７ａのうち少なくともチャネル領域となる領域を覆うように保護層９が形成されていてもよい。ソースおよびドレイン電極１１ｓ、１１ｄは、それぞれ、保護層９に設けられた開口部内で半導体層７ａと接していてもよい。

　層間絶縁層１４のうちＴＦＴ１０１側に位置する第１絶縁層１２は、例えば無機絶縁層であり、ドレイン電極１１ｄの一部と接するように形成されている。絶縁層１２は、パッシベーション層として機能する。第１絶縁層１２の上に形成された第２絶縁層１３は、有機絶縁膜であってもよい。なお、図示する例では、層間絶縁層１４は２層構造を有するが、第１絶縁層１２のみからなる単層構造であってもよいし、３層以上の積層構造を有してもよい。

　第１透明導電層１５は、例えば共通電極として機能する。第１透明導電層１５は、開口部１５ｐを有している。基板１の法線方向から見たとき、コンタクトホールＣＨ１は、開口部１５ｐの内部に配置されている。第１透明導電層１５の開口部１５ｐ側の側面は誘電体層１７によって覆われており、コンタクトホールＣＨ１の側壁に露出していない。この例では、第１透明導電層１５は、各画素において略全体を占めている。第１透明導電層１５の外縁は、各画素の外縁（各画素において可視光が透過する領域の外縁）と略整合していてもよい。第１透明導電層１５は、画素内において、コンタクト部１０５を形成するための開口部以外の開口部を有していないことが好ましい。

　第２透明導電層１９ａは、例えば画素電極として機能する。この例では、第２透明導電層１９ａは、画素毎に分離されている。また、スリット状の複数の開口部を有している。

　基板１の法線方向から見たとき、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置されている。このため、これらの導電層１５、１９ａの重なる部分には容量が形成される。この容量は、表示装置における補助容量としての機能を有することが可能である。第２透明導電層１９ａは、コンタクトホールＣＨ１内のコンタクト部１０５で、ＴＦＴ１０１のドレイン電極１１ｄと接している。

　基板１の法線方向から見たとき、コンタクト部１０５の少なくとも一部はゲート配線層（ここではゲート配線３またはゲート電極３ａ）と重なるように配置されている。

　ここで、図２（ａ）を用いて、コンタクト部１０５およびコンタクトホールＣＨ１の形状を説明する。図２（ａ）には、第１透明導電層１５、誘電体層１７、および第２絶縁層１３の開口部の輪郭の一例を、それぞれ線１５ｐ、１７ｐ、１３ｐで示している。

　なお、本明細書では、各層に形成された開口部の側面が基板１に垂直ではなく、開口部の大きさが深さに応じて変化する場合（例えばテーパー形状を有する場合）には、開口部が最も小さくなる深さにおける輪郭を「開口部の輪郭」とする。従って、図２（ａ）において、例えば第２絶縁層１３の開口部１３ｐの輪郭は、第２絶縁層１３の底面（第２絶縁層１３と第１絶縁層１２との界面）における輪郭である。

　開口部１７ｐ、１３ｐは、何れも、第１透明導電層１５の開口部１５ｐの内部に配置されている。このため、コンタクトホールＣＨ１の側壁には、第１透明導電層１５は露出されず、コンタクト部１０５では、第２透明導電層１９ａとドレイン電極１１ｄとのみが電気的に接続される。開口部１７ｐ、１３ｐは、少なくとも一部が重なるように配置されている。これらの開口部１７ｐ、１３ｐの重なる部分が、ドレイン電極１１ｄと接する第１絶縁層１２の開口部１２ｐに相当する。本実施形態では、誘電体層１７の開口部１７ｐの輪郭の少なくとも一部は、第２絶縁層１３の開口部１３ｐの輪郭の内部に位置するように、開口部１７ｐ、１３ｐが配置される。図示する例では、誘電体層１７の開口部１７ｐと第２絶縁層１３の開口部１３ｐとは部分的に重なっており、開口部１７ｐの輪郭の左側の辺の一部が開口部１３ｐの輪郭の内部に位置している。

　後述するように、コンタクトホールＣＨ１は、誘電体層１７と第１絶縁層１２とを同時にエッチングすることによって形成されている。このため、第１絶縁層１２の開口部１２ｐ側の側面（以下、「開口部の側面」と略する場合がある。）の少なくとも一部は、誘電体層１７の開口部１７ｐ側の側面と整合する（図２（ｂ）に示すコンタクトホールＣＨ１の左側の側壁）。なお、本明細書において、異なる２以上の層の「側面が整合する」とは、これらの層の側面が垂直方向に面一である場合のみでなく、これらの層の側面が連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、同一のマスクを用いて、これらの層をエッチングすること等によって得られる。

　誘電体層１７と第１絶縁層１２とのエッチングは、層間絶縁層１４を構成する他の絶縁層（ここでは第２絶縁層１３）がエッチングされない条件で行ってもよい。例えば第２絶縁層１３として有機絶縁膜を用いる場合、第２絶縁層１３に開口部１３ｐを形成した後、第２絶縁層１３をエッチングマスクとして、誘電体層１７および第１絶縁層１２のエッチングを行ってもよい。これにより、第１絶縁層１２の開口部１２ｐ側の側面の一部は、第２絶縁層１３の開口部１３ｐ側の側面と整合する（図２（ｂ）に示すコンタクトホールＣＨ１の右側の側壁）。なお、後述するが、第２絶縁層１３の開口部１３ｐと誘電体層１７の開口部１７ｐとの配置関係によっては、第１絶縁層１２の開口部１２ｐの側面全体が、誘電体層１７の開口部１７ｐの側面と整合する場合や、第２絶縁層１３の開口部１３ｐの側面と整合する場合がある。

　このようなコンタクト部１０５は、例えば次のような方法で形成される。まず、基板１上に、ＴＦＴ１０１を形成する。次いで、ＴＦＴ１０１を覆うように、ＴＦＴ１０１のドレイン電極１１ｄと少なくとも接する第１絶縁層１２を形成する。次いで、第１絶縁層１２の上に、開口部１５ｐを有する第１透明導電層１５を形成する。この後、第１透明導電層１５の上および開口部１５ｐ内に、誘電体層１７を形成する。続いて、開口部１５ｐ内において、誘電体層１７および第１絶縁層１２を同時にエッチングしてコンタクトホールＣＨ１を形成し、ドレイン電極１１ｄの表面を露出させる。次いで、誘電体層１７の上およびコンタクトホールＣＨ１内に、ドレイン電極１１ｄの表面と接するように、第２透明導電層１９ａを形成する。なお、図示する例のように、第１絶縁層１２を形成した後、第１透明導電層１５を形成する前に、例えば有機絶縁膜を用いて第２絶縁層１３を形成してもよい。コンタクト部１０５のより具体的な製造工程について後述する。

　本実施形態におけるコンタクト部１０５は上記の構成を有するので、本実施形態によると、次のような利点が得られる。

　（１）コンタクト部１０５の縮小化
　従来の構成（例えば特許文献２に開示された構成）によると、ドレイン電極と共通電極とを接続するコンタクト部と、共通電極と画素電極とを接続するコンタクト部とを別個に形成する必要があり、コンタクト部に要する面積を小さくできないという問題がある。また、１つのコンタクトホール内で、ドレイン電極を、共通電極を介して画素電極と接続させようとすると、コンタクトホール内に２層の透明導電層が配置されることになり、コンタクトホールに要する面積は大きくなる。

　これに対し、本実施形態によると、コンタクトホールＣＨ１内には第１透明導電層１５が露出せず、コンタクトホールＣＨ１内で第２透明導電層１９ａとドレイン電極１１ｄとを直接接触させることができる。従って、より効率的なレイアウトが可能となり、従来よりもコンタクトホールＣＨ１およびコンタクト部１０５を縮小化できる。この結果、より高精細なＴＦＴ基板を実現できる。

　（２）コンタクト部１０５の配置による高透過率化
　特許文献１～３に開示された構造では、基板の法線方向から見たとき、ドレイン電極と画素電極とを接続するコンタクト部は、画素内の光を透過する領域内に配置され、ゲート配線とは重なっていない（例えば特許文献１の図１２、特許文献２の図１、特許文献３の図５など）。このため、コンタクト部に起因して、画素の開口率（透過率）が低下する。

　これに対し、本実施形態では、基板１の法線方向から見たとき、ＴＦＴ１０１のドレイン電極１１ｄと第２透明導電層１９ａとを接続するコンタクト部１０５は、ゲート配線層（例えばゲート配線３またはゲート電極３ａ）と重なるように配置されている。このため、コンタクト部１０５による開口率の低下を従来よりも抑えることが可能となり、高透過率化を実現できる、また、より高精細なＴＦＴ基板を得ることができる。なお、コンタクト部１０５は、ゲート配線３と重なっていなくてもよい。その場合でも、コンタクト部１０５の少なくとも一部がゲート配線層を構成する他の部分と重なっていれば、このような効果が得られる。ただし、コンタクト部１０５は、好ましくはゲート配線３またはゲート電極３ａと重なるように配置され、より好ましくはゲート配線３のうち所定の方向に延びる直線部分と重なるように配置される。

　本実施形態では、上記（１）で説明したようにコンタクト部１０５の面積を小さくできるので、ゲート配線３の幅を増大させることなく、コンタクト部１０５全体をゲート配線３と重なるように配置させることが可能である。これにより、より効果的に透過率を高めることができ、さらなる高精細化を図ることができる。

　さらに、コンタクト部１０５を形成しようとする領域において、ドレイン電極１１ｄの幅をゲート配線３の幅よりも十分に小さく設定し、ゲート配線３と重なるようにドレイン電極１１ｄ全体を配置することが好ましい。例えば、図２（ａ）に示す平面図において、ゲート電極３ａのエッジとドレイン電極１１ｄのエッジとの距離が２μｍ以上となるように、それぞれの電極パターンを設定してもよい。これにより、ドレイン電極１１ｄによる透過率の低下を抑制できる。その上、アライメントずれによるＣｇｄの変動を小さく抑えることができるので、液晶表示装置の信頼性を高めることが可能である。

　（３）ドレイン電極１１ｄの表面保護
　上述したように、本実施形態では、第１透明導電層１５の開口部１５ｐ内に、コンタクト部１０５が形成される。このため、上述したように、第１絶縁層１２でドレイン電極１１ｄの表面を覆った状態で誘電体層１７の形成まで行い、第２透明導電層１９ａを形成する直前に、誘電体層１７および第１絶縁層１２を同時にエッチングしてドレイン電極１１ｄを露出させることができる。このようなプロセスを用いると、ドレイン電極１１ｄを露出させた状態で複数工程を行う必要がなく、ドレイン電極１１ｄの表面に生じるプロセスダメージを抑制できる。この結果、より低抵抗で、安定したコンタクト部１０５を形成できる。

　（４）透明補助容量による高透過率化
　本実施形態では、第２透明導電層１９ａの少なくとも一部が、誘電体層１７を介して第１透明導電層１５と重なるように配置され、容量を形成している。この容量は補助容量として機能する。誘電体層１７の材料および厚さ、容量を形成する部分の面積などを適宜調整することにより、所望の容量を有する補助容量が得られる。このため、画素内に、例えばソース配線と同じ金属膜などを利用して補助容量を別途形成する必要がない。従って、金属膜を用いた補助容量の形成による開口率の低下を抑制できる。

　本実施形態において、ＴＦＴ１０１の活性層として用いる半導体層７ａは特に限定しないが、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体層（ＩＧＺＯ層）などの酸化物半導体層であることが好ましい。酸化物半導体はアモルファスシリコン半導体よりも高い移動度を有するので、ＴＦＴ１０１のサイズを低減できる。これに加えて、本実施形態の半導体装置に酸化物半導体ＴＦＴを適用すると、次のような利点がある。

　本実施形態では、コンタクト部１０５をゲート配線層（ここではゲート配線３）と重なるように配置し、画素の開口率を高めている。このため、従来よりもＣｇｄが大きくなる。通常、Ｃｇｄの画素容量に対する比：Ｃｇｄ／［Ｃｇｄ＋（Ｃ_LC＋Ｃ_CS）］は、所定の値未満に抑えるように設計されるため、Ｃｇｄが大きくなる分だけ、画素容量（Ｃ_LC＋Ｃ_CS）も増加させる必要が生じる。しかしながら、画素容量を大きくできたとしても、アモルファスシリコンＴＦＴでは、従来のフレーム周波数で書き込みできないという問題が生じる。このように、従来のアモルファスシリコンＴＦＴを用いた半導体装置では、コンタクト部をゲート配線と重なるように配置する構成は、表示装置に要求される他の特性と両立できないので実用的ではなく、そのような構成を採用することはなかった。

　これに対し、本実施形態では、上述した第１および第２透明導電層１５、１９ａと誘電体層１７とによって構成される補助容量を利用してＣ_CSを大きくする。なお、導電層１５、１９ａは何れも透明なので、そのような補助容量を形成しても透過率は低下しない。従って、画素容量を増加させることができるので、Ｃｇｄの画素容量に対する上記比を十分に小さく抑えることができる。さらに、本実施形態に酸化物半導体ＴＦＴを適用すると、画素容量が増加しても、酸化物半導体の移動度は高いので、従来と同等のフレーム周波数で書き込み可能である。従って、書き込み速度を維持し、Ｃｇｄ／［Ｃｇｄ＋（Ｃ_LC＋Ｃ_CS）］を十分小さく抑えつつ、コンタクト部１０５の面積に相当する分だけ開口率を高めることができる。

　本実施形態の半導体装置１００をＦＦＳモードの表示装置に適用する場合には、第２透明導電層１９ａは、画素毎に分離され、画素電極として機能する。各第２透明導電層１９ａ（画素電極）は、複数のスリット状の開口部を有することが好ましい。一方、第１透明導電層１５は、少なくとも、画素電極のスリット状の開口部の下に配置されていれば、画素電極の対向電極として機能し、液晶分子に横電界を印加させることができる。好ましくは、第１透明導電層１５は、各画素において、ゲート配線３やソース配線１１などの金属膜が形成されていない領域（光を透過する領域）の略全体を占めるように形成されている。本実施形態では、第１透明導電層１５は、画素の略全体（コンタクト部１０５を形成するための開口部１５ｐ以外）を占めている。これにより、第１透明導電層１５のうち第２透明導電層１９ａと重なる部分の面積を大きくできるので、補助容量の面積を増加させることができる。また、第１透明導電層１５が画素の略全体を占めていると、第１透明導電層１５よりも下に形成されている電極（または配線）からの電界が第１透明導電層１５によってシールドできるという利点が得られる。画素に対する第１透明導電層１５の占有面積は、例えば８０％以上であることが好ましい。

　なお、本実施形態の半導体装置１００は、ＦＦＳモード以外の動作モードの表示装置にも適用され得る。例えばＶＡモードなどの縦電界駆動方式の表示装置に適用し、第２透明導電層１９ａを画素電極として機能させ、画素内に透明な補助容量を形成するために、画素電極とＴＦＴ１０１との間に、誘電体層１７および第１透明導電層１５を形成してもよい。

　＜ＣＯＭ－Ｇ接続部形成領域１０４Ｒ＞
　図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるＣＯＭ－Ｇ接続部形成領域１０４Ｒの一部を示す平面図および断面図である。

　ＣＯＭ－Ｇ接続部形成領域１０４Ｒに形成される各ＣＯＭ－Ｇ接続部１０４では、下部導電層３ｃｇと、例えば共通電極である第１透明導電層１５と同じ導電膜から形成された下部透明接続層１５ｃｇとを、上部透明接続層１９ｃｇを介して接続する。下部導電層３ｃｇは、ゲート配線層を構成する、すなわちゲート配線３と同じ導電膜から形成されていてもよい。上部透明接続層１９ｃｇは、例えば画素電極である第２透明導電層１９ａと同じ導電膜から形成されていてもよい。

　具体的な構造を説明する。ＣＯＭ－Ｇ接続部１０４は、下部導電層３ｃｇと上部透明接続層１９ｃｇとを接続するためのＰｉｘ－Ｇ接続部と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続するためのＣＯＭ－Ｐｉｘ接続部とを有している。

　ＣＯＭ－Ｇ接続部１０４は、基板１上に形成された下部導電層３ｃｇと、下部導電層３ｃｇを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇと、上部導電層１１ｃｇを覆うように延設された層間絶縁層１４および誘電体層１７と、層間絶縁層１４と誘電体層１７との間に、第１透明導電層と同一の透明導電膜から形成された下部透明接続層１５ｃｇと、誘電体層１７の上に、第２透明導電層１９ａと同一の透明導電膜から形成された上部透明接続層１９ｃｇとを備えている。上部透明接続層１９ｃｇは、層間絶縁層１４および誘電体層１７に形成されたコンタクトホールＣＨ２内で上部導電層１１ｃｇと接している（Ｐｉｘ－Ｇ接続部）。このＰｉｘ－Ｇ接続部が形成される領域には、下部透明接続層１５ｃｇは形成されていない。また、上部透明接続層１９ｃｇは、誘電体層１７に形成された開口部（コンタクトホール）１７ｖ内で下部透明接続層１５ｃｇと接している（ＣＯＭ－Ｐｉｘ接続部）。

　このように、ＣＯＭ－Ｇ接続部１０４では、上部導電層１１ｃｇと下部透明接続層１５ｃｇとが直接接触せず、上部透明接続層１９ｃｇを介して接続される。これにより、前述したように、第１絶縁層１２および誘電体層１７を同時にエッチングするプロセスを利用してＴＦＴ１０１を形成した場合であっても、下部導電層３ｃｇと下部透明接続層１５ｃｇとの電気的な接続を確保できる。なお、この構成によると、下部導電層３ｃｇと下部透明接続層１５ｃｇとが直接接する構成よりも、ＣＯＭ－Ｐｉｘ接続部の分だけ、ＣＯＭ－Ｇ接続部１０４の要する面積が大きくなる。

　本実施形態では、下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５と接続されている。例えば下部透明接続層１５ｃｇと第１透明導電層１５とは一体的に形成されている。下部導電層３ｃｇは、ＣＯＭ信号用配線Ｇ_COM（図１）の一部であってもよいし、ＣＯＭ信号用配線Ｇ_COMに接続されていてもよい。従って、第１透明導電層１５は、ＣＯＭ－Ｇ接続部１０４を介して、ＣＯＭ信号用配線Ｇ_COMと電気的に接続される。なお、ＣＯＭ信号用配線Ｇ_COMは、端子部１０２によって外部配線に接続されており、外部から所定のＣＯＭ信号が入力される。

　ゲート絶縁層５および保護層９に設けられる開口部９ｕは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｕ側の側面は整合する。また、開口部９ｕの周縁において、下部導電層３ｃｇと上部導電層１１ｃｇとの間に、これらの絶縁層５、９が存在することが好ましい。なお、図示する例では、上部導電層１１ｃｇは、下部導電層３ｃｇの上面および端面と接するように配置されているが、後述するように、上部導電層１１ｃｇは下部導電層３ｃｇの上面でのみ接してもよい。

　コンタクトホールＣＨ２は、前述したコンタクト部１０５を形成するためのコンタクトホールＣＨ１と同様に、誘電体層１７と第１絶縁層１２とを一括してエッチングすることによって形成され得る。誘電体層１７の開口部１７ｕ、第２絶縁層１３の開口部１３ｕ、および、第１絶縁層１２の開口部１２ｕの形状や配置は、前述したコンタクト部１０５における各層の開口部の形状や配置と同じであってもよい。例えば開口部１７ｕの輪郭の少なくとも一部は、開口部１３ｕの内部に配置される。これにより、コンタクトホールＣＨ２の側壁において、第１絶縁層１２の開口部１２ｕの側面の少なくとも一部は、誘電体層１７の開口部１７ｕの側面と整合する。

　＜Ｓ－Ｇ接続部形成領域１０３Ｒ＞
　図４（ａ）および（ｂ）は、それぞれ、本実施形態におけるＳ－Ｇ接続部形成領域１０３Ｒの一部を示す平面図および断面図である。

　Ｓ－Ｇ接続部形成領域１０３Ｒに形成される各Ｓ－Ｇ接続部１０３は、基板１上に形成された下部導電層３ｓｇと、下部導電層３ｓｇを覆うように延設されたゲート絶縁層５および保護層９と、これらの絶縁層５、９に設けられた開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇと、上部導電層１１ｓｇを覆うように延設された層間絶縁層１２、１３および誘電体層１７とを備えている。

　本実施形態におけるＳ－Ｇ接続部１０３は、下部導電層３ｓｇと上部導電層１１ｓｇとが直接接触する構造を有する。従って、例えば画素電極に用いられる透明導電膜などの他の導電層を介して下部導電層３ｓｇと上部導電層１１ｓｇとを接続させる構造と比べて、サイズが小さく、低抵抗なＳ－Ｇ接続部１０３を形成できる。

　下部導電層３ｓｇは、例えばゲート配線３と同じ導電膜から形成されている。上部導電層１１ｓｇは、例えばソース配線１１と同じ導電膜から形成されている。言い換えると、ゲート配線層は下部導電層３ｓｇを含み、ソース配線層は上部導電層１１ｓｇを含む。本実施形態では、上部導電層１１ｓｇがソース配線１１に接続され、かつ、下部導電層３ｓｇが端子部（ソース端子部）１０２の下部導電層３ｔと接続されている。これにより、ソース配線１１を、Ｓ－Ｇ接続部１０３を介して端子部１０２と接続できる。

　ゲート絶縁層５および保護層９に設けられた開口部９ｒは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｒ側の側面は整合する。

　Ｓ－Ｇ接続部１０３では、開口部９ｒの周縁において、下部導電層３ｓｇと上部導電層１１ｓｇとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。図示する例では、上部導電層１１ｓｇは、下部導電層３ｓｇの上面および端面と接するように配置されているが、後述するように、上部導電層１１ｓｇは下部導電層３ｓｇの上面でのみ接してもよい。

　本実施形態におけるＳ－Ｇ接続部１０３によると、メタル同士（下部導電層３ｓｇおよび上部導電層１１ｓｇ）を直接接触させることができるので、例えば透明導電膜を介してこれらのメタルを接続する場合と比べて、Ｓ－Ｇ接続部１０３の抵抗を低く抑えることができる。また、Ｓ－Ｇ接続部１０３のサイズを低減できるので、さらなる高精細化に寄与できる。

　＜端子部形成領域１０２Ｒ＞
　図５（ａ）および（ｂ）は、それぞれ、本実施形態における端子部形成領域１０２Ｒの一部を示す平面図および断面図である。

　端子部形成領域１０２Ｒに形成される各端子部１０２は、基板１上に形成された下部導電層３ｔと、下部導電層３ｔを覆うように延設されたゲート絶縁層５および保護層９と、ゲート絶縁層５および保護層９に設けられた開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔと、上部導電層１１ｔを覆うように延設された第１絶縁層１２および誘電体層１７と、第１絶縁層１２および誘電体層１７に設けられた開口部１７ｑ内で上部導電層１１ｔと接する外部接続層１９ｔとを備えている。端子部１０２では、上部導電層１１ｔを介して、外部接続層１９ｔと下部導電層３ｔとの電気的な接続が確保される。

　図示する例では、下部導電層３ｔは、例えばゲート配線３と同じ導電膜から形成されている。下部導電層３ｔは、ゲート配線３と接続されていてもよい（ゲート端子部）。あるいは、Ｓ－Ｇ接続部を介してソース配線１１と接続されていてもよい（ソース端子部）。上部導電層１１ｔは、例えばソース配線１１と同じ導電膜から形成されている。外部接続層１９ｔは、第２透明導電層１９と同じ導電膜から形成されていてもよい。

　ゲート絶縁層５および保護層９の開口部９ｑは、ゲート絶縁層５および保護層９を同時にエッチングすることによって形成されていてもよい。その場合、ゲート絶縁層５および保護層９の開口部９ｑ側の側面は整合する。

　第１絶縁層１２および誘電体層１７の開口部１７ｑは、誘電体層１７と第１絶縁層１２とを同時にエッチングすることによって形成されていることが好ましい。その場合、誘電体層１７および第１絶縁層１２の開口部１７ｑ側の側面は整合する。

　端子部１０２では、開口部９ｑの周縁において、下部導電層３ｔと上部導電層１１ｔとの間に絶縁層（ここではゲート絶縁層５および保護層９）が存在することが好ましい。同様に、開口部１３ｑの周縁において、上部導電層１１ｔと外部接続層１９ｔとの間に絶縁層（ここでは第１絶縁層１２および誘電体層１７）が存在することが好ましい。このような構成により、冗長構造を実現できるので、信頼性の高い端子部１０２を形成できる。

　＜液晶表示装置の構成＞
　ここで、本実施形態の半導体装置１００を用いた液晶表示装置の構成を説明する。図２４は、本実施形態の液晶表示装置１０００を例示する模式的な断面図である。

　図２４に示すように、液晶表示装置１０００は、液晶層９３０を挟んで互いに対向するＴＦＴ基板１００（実施形態１の半導体装置１００に対応）および対向基板９００と、ＴＦＴ基板１００および対向基板９００のそれぞれの外側に配置された偏光板９１０および９２０と、表示用の光をＴＦＴ基板１００に向けて出射するバックライトユニット９４０とを備えている。ＴＦＴ基板１００では、第２透明導電層１９ａは画素毎に離間し、画素電極として機能する。各画素電極にはスリット（図示せず）が設けられている。第１透明導電層１５は、少なくとも画素電極のスリットの下方に、誘電体層１７を介して存在し、共通電極として機能する。

　図示していないが、ＴＦＴ基板１００の周辺領域には、複数の走査線（ゲートバスライン）を駆動する走査線駆動回路、および複数の信号線（データバスライン）を駆動する信号線駆動回路が配置されている。走査線駆動回路及び信号線駆動回路は、ＴＦＴ基板１００の外部に配置された制御回路に接続されている。制御回路による制御に応じて、走査線駆動回路からＴＦＴのオン－オフを切り替える走査信号が複数の走査線に供給され、信号線駆動回路から表示信号（画素電極である第２透明導電層１９ａへの印加電圧）が、複数の信号線に供給される。また、図１を参照しながら前述したように、共通電極である第１透明導電層１５には、ＣＯＭ信号用配線を介してＣＯＭ信号が供給される。

　対向基板９００は、カラーフィルタ９５０を備えている。カラーフィルタ９５０は、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。

　液晶表示装置１０００では、ＴＦＴ基板１００の共通電極である第１透明導電層１５と画素電極である第２透明導電層１９ａとの間に与えられる電位差に応じて、液晶層９３０の液晶分子が画素毎に配向し、表示がなされる。

　＜半導体装置１００の製造方法＞
　以下、図面を参照しながら、本実施形態の半導体装置１００の製造方法の一例を説明する。

　ここでは、基板１上に、図２～図５を参照しながら前述した構成を有するＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４を同時に形成する方法を例に説明する。なお、本実施形態の製造方法は、以下に説明する例に限定されない。また、ＴＦＴ１０１、コンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４のそれぞれの構成も、適宜変更可能である。

　図６は、本実施形態の半導体装置１００の製造方法のフローを示す図である。この例では、ＳＴＥＰ１～８でそれぞれマスクを使用しており、合計８枚のマスクを用いる。

　図７～図９は、トランジスタ形成領域１０１Ｒにおいて、ＴＦＴ１０１およびコンタクト部１０５を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＡ－Ａ’線に沿った断面を示している。

　図１０～図１２は、端子部形成領域１０２Ｒにおいて、端子部１０２を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＢ－Ｂ’線に沿った断面を示している。

　図１３～図１５は、Ｓ－Ｇ接続部形成領域１０３Ｒにおいて、Ｓ－Ｇ接続部１０３を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＣ－Ｃ’線に沿った断面を示している。

　図１６～図１８は、ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいて、ＣＯＭ－Ｇ接続部１０４を形成する工程を示す図であり、各図の（ａ１）～（ａ８）は断面図、（ｂ１）～（ｂ８）は平面図である。各図の（ａ１）～（ａ８）は、対応する平面図（ｂ１）～（ｂ８）のＤ－Ｄ’線に沿った断面を示している。

　なお、図７～図１８の（ａ１）および（ｂ１）は図６に示すＳＴＥＰ１に対応している。同様にして、図７～図１８の（ａ２）～（ａ８）および（ｂ２）～（ｂ８）は、それぞれ、ＳＴＥＰ２～８に対応している。

　ＳＴＥＰ１：ゲート配線形成工程（図７、図１０、図１３および図１６の（ａ１）、（ｂ１））
　まず、基板１上に、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。ゲート配線用金属膜は、基板１の上にスパッタ法などによって形成される。

　次いで、ゲート配線用金属膜をパターニングすることにより、ゲート配線３を含むゲート配線層を形成する。このとき、図７（ａ１）、（ｂ１）に示すように、トランジスタ形成領域１０１Ｒには、ゲート配線用金属膜のパターニングにより、ＴＦＴ１０１のゲート電極３ａをゲート配線３と一体的に形成する。この例では、ゲート配線３の一部がゲート電極３ａとなる。同様に、端子部形成領域１０２Ｒには端子部１０２の下部導電層３ｔ（図１０（ａ１）、（ｂ１））、Ｓ－Ｇ接続部形成領域１０３ＲにはＳ－Ｇ接続部１０３の下部導電層３ｓｇ（図１３（ａ１）、（ｂ１））、ＣＯＭ－Ｇ接続部形成領域１０４ＲにはＣＯＭ－Ｇ接続部１０４の下部導電層３ｃｇを形成する（図１６（ａ１）、（ｂ１））。

　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。

　ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、Ｃｕ（銅）／Ｔｉ（チタン）からなる積層膜を用いる。上層であるＣｕ層の厚さは例えば３００ｎｍ、下層であるＴｉ層の厚さは例えば３０ｎｍである。パターニングは、公知のフォトリソグラフィ法によって、レジストマスク（図示せず）を形成した後、レジストマスクで覆われていない部分のゲート配線用金属膜を除去することによって行われる。パターニングの後、レジストマスクは除去される。

　ＳＴＥＰ２：ゲート絶縁層・半導体層形成工程（図７、図１０、図１３、図１６の（ａ２）、（ｂ２））
　次に、図７、図１０、図１３および図１６の（ａ２）、（ｂ２）に示すように、基板１上に、ゲート電極３ａ、下部導電層３ｔ、３ｓｇ、３ｃｇを覆うように、ゲート絶縁層５を形成する。この後、ゲート絶縁層５の上に半導体膜を形成し、これをパターニングすることにより、半導体層７ａを形成する。半導体層７ａは、トランジスタ形成領域１０１Ｒにおいて、少なくとも一部がゲート電極３ａ（ここではゲート電極３ａはゲート配線３の一部である）と重なるように配置される。基板１の法線方向から見たとき、半導体層７ａは、その全体が、ゲート絶縁層５を介してゲート配線層、好ましくはゲート配線３と重なるように配置されてもよい。図示するように、端子部、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０２Ｒ、１０３Ｒ、１０４Ｒでは、半導体膜は除去されてもよい。

　ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、第１ゲート絶縁層５Ａを下層、第２ゲート絶縁層５Ｂを上層とする２層構造のゲート絶縁層５を形成する。第１ゲート絶縁層５Ａは、例えば厚さが３００ｎｍのＳｉＮｘ膜であり、第２ゲート絶縁層５Ｂは、例えば厚さが５０ｎｍのＳｉＯ₂膜であってもよい。これらの絶縁層５Ａ、５Ｂは、例えばＣＶＤ法を用いて形成される。

　なお、半導体層７ａとして酸化物半導体層を用いる場合、積層膜を用いてゲート絶縁層５を形成するときには、ゲート絶縁層５の最上層（すなわち半導体層に接する層）は、酸素を含む層（例えばＳｉＯ₂などの酸化物層）であることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損を効果的に低減できる。

　半導体層７ａは特に限定せず、アモルファスシリコン半導体層やポリシリコン半導体層であってもよい。本実施形態では、半導体層７ａとして酸化物半導体層を形成する。例えばスパッタ法を用いて、厚さが３０ｎｍ以上２００ｎｍ以下の酸化物半導体膜（図示せず）をゲート絶縁層５上に形成する。酸化物半導体膜は、例えばＩｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜（ＩＧＺＯ膜）である。ここでは、酸化物半導体膜として、厚さが例えば５０ｎｍのＩＧＺＯ膜を形成する。この後、フォトリソグラフィにより、酸化物半導体膜のパターニングを行い、半導体層７ａを得る。半導体層７ａは、ゲート絶縁層５を介してゲート電極３ａと重なるように配置される。

　なお、ＩＧＺＯ膜におけるＩｎ、ＧａおよびＺｎの割合は上記に限定されず適宜選択され得る。ＩＧＺＯは、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ膜としては、ｃ軸が膜面に概ね垂直に配向した結晶質ＩＧＺＯ膜が好ましい。このようなＩＧＺＯ膜の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。また、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて半導体層７ａを形成してもよい。他の酸化物半導体膜は、ＩｎＧａＯ₃（ＺｎＯ）₅、酸化マグネシウム亜鉛（Ｍｇ_xＺ_n1－ｘ_O）又は酸化カドミウム亜鉛（Ｃｄ_xＺｎ_1-xＯ）、酸化カドミウム（ＣｄＯ）などであってもよい。

　ＳＴＥＰ３：保護層およびゲート絶縁層のエッチング工程（図７、図１０、図１３、図１６の（ａ３）、（ｂ３））
　次に、図７、図１０、図１３および図１６の（ａ３）、（ｂ３）に示すように、半導体層７ａおよびゲート絶縁層５の上に、保護層（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）９を形成する。続いて、レジストマスク（図示せず）を用いて、保護層９およびゲート絶縁層５のエッチングを行う。このとき、保護層９およびゲート絶縁層５がエッチングされ、かつ、半導体層７ａがエッチングされないように、各層の材料に応じて、エッチング条件が選択される。ここでいうエッチング条件とは、ドライエッチングを用いる場合、エッチングガスの種類、基板１の温度、チャンバー内の真空度などを含む。また、ウェットエッチングを用いる場合、エッチング液の種類やエッチング時間などを含む。

　これにより、図７（ａ３）および（ｂ３）に示すように、トランジスタ形成領域１０１Ｒにおいては、保護層９に、半導体層７ａのうちチャネル領域となる領域の両側をそれぞれ露出する開口部９ｐが形成される。このエッチングでは、半導体層７ａはエッチストッパとして機能する。なお、保護層９は少なくともチャネル領域となる領域を覆うようにパターニングされればよい。保護層９のうちチャネル領域上に位置する部分はチャネル保護膜として機能する。例えば、後のソース・ドレイン分離工程において、半導体層７ａに生じるエッチングダメージを低減できるので、ＴＦＴ特性の劣化を抑制できる。

　一方、図１０（ａ３）および（ｂ３）に示すように、端子部形成領域１０２Ｒにおいては、保護層９およびゲート絶縁層５が一括してエッチングされる結果（ＧＩ／ＥＳ同時エッチング）、保護層９およびゲート絶縁層５に、下部導電層３ｔを露出する開口部９ｑが形成される。同様にして、図１３および図１６の（ａ３）、（ｂ３）に示すように、Ｓ－Ｇ接続部およびＣＯＭ－Ｇ接続部形成領域１０３Ｒ、１０４Ｒにおいても、保護層９およびゲート絶縁層５に、下部導電層３ｓｇ、３ｃｇの表面をそれぞれ露出する開口部９ｒ、９ｕが形成される。図示する例では、開口部９ｒ、９ｕは、下部導電層３ｓｇ、３ｃｇの上面と、端部の側面の一部とを露出するように形成される。

　保護層９は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜またはそれらの積層膜であってもよい。ここでは、ＣＶＤ法により、保護層９として、厚さが例えば１００ｎｍの酸化シリコン膜（ＳｉＯ₂膜）を形成する。

　なお、半導体層７ａの種類などによっては保護層９を形成しなくてもよい。ただし、特に半導体層７ａが酸化物半導体層であれば、保護層９を形成することが好ましい。これにより、酸化物半導体層に生じるプロセスダメージを低減できる。保護層９として、ＳｉＯｘ膜（ＳｉＯ₂膜を含む）などの酸化物膜を用いることが好ましい。酸化物半導体層に酸素欠損が生じた場合に、酸化物膜に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層の酸素欠損をより効果的に低減できる。ここでは、保護層９として、厚さが例えば１００ｎｍのＳｉＯ₂膜を用いる。

　ＳＴＥＰ４：ソース・ドレイン形成工程（図８、図１１、図１４、図１７の（ａ４）、（ｂ４））
　次に、図８、図１１、図１４および図１７の（ａ４）、（ｂ４）に示すように、保護層９の上、および開口部９ｐ、９ｑ、９ｒ、９ｕ内に、ソース配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）１１を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。

　続いて、ソース配線用金属膜をパターニングすることにより、ソース配線（図示せず）を形成する。このとき、図８（ａ４）、（ｂ４）に示すように、トランジスタ形成領域１０１Ｒには、ソース配線用金属膜からソース電極１１ｓおよびドレイン電極１１ｄを形成する。ソース電極１１ｓおよびドレイン電極１１ｄは、それぞれ、開口部９ｐ内で半導体層７ａに接続される。このようにして、ＴＦＴ１０１を得る。

　また、端子部形成領域１０２Ｒには、ソース配線用金属膜から、開口部９ｑ内で下部導電層３ｔと接する上部導電層１１ｔを形成する（図１１（ａ４）、（ｂ４））。同様に、Ｓ－Ｇ接続部形成領域１０３Ｒには、開口部９ｒ内で下部導電層３ｓｇと接する上部導電層１１ｓｇを形成する（図１４（ａ４）、（ｂ４））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、開口部９ｕ内で下部導電層３ｃｇと接する上部導電層１１ｃｇを形成する（図１７（ａ４）、（ｂ４））。

　ソース配線用金属膜の材料は特に限定せず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、例えば、厚さが３０ｎｍのＴｉ層を下層とし、厚さが３００ｎｍのＣｕ層を上層とする積層膜を用いる。

　ＳＴＥＰ５：層間絶縁層形成工程（図８、図１１、図１４、図１７の（ａ５）、（ｂ５））
　次に、図８、図１１、図１４および図１７の（ａ５）、（ｂ５）に示すように、ＴＦＴ１０１および上部導電層１１ｔ、１１ｓｇ、１１ｃｇを覆うように第１絶縁層１２および第２絶縁層１３をこの順で形成する。本実施形態では、第１絶縁層１２として、例えばＣＶＤ法により、無機絶縁層（パッシベーション膜）を形成する。次いで、第１絶縁層１２の上に、第２絶縁層１３として、例えば有機絶縁層を形成する。この後、第２絶縁層１３のパターニングを行う。

　これにより、図８（ａ５）、（ｂ５）に示すように、トランジスタ形成領域１０１Ｒには、第２絶縁層１３のうちドレイン電極１１ｄの上方に位置する部分に、第１絶縁層１２を露出する開口部１３ｐを形成する。また、端子部形成領域１０２Ｒにおいては、第２絶縁層１３を除去する。その結果、上部導電層１１ｔは第１絶縁層１２のみによって覆われる（図１１（ａ５）、（ｂ５））。Ｓ－Ｇ接続部形成領域１０３Ｒでは、上部導電層１１ｓｇは、第１および第２絶縁層１２、１３の両方で覆われる（図１４（ａ５）、（ｂ５））。ＣＯＭ－Ｇ接続部形成領域１０４Ｒには、第２絶縁層１３のうち上部導電層１１ｃｇの上方に位置する部分に、第１絶縁層１２を露出する開口部１３ｕを形成する（図１７（ａ５）、（ｂ５））。

　第１絶縁層１２としては、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。なお、さらに他の膜質を有する絶縁性材料を用いてもよい。第２絶縁層１３は有機材料からなる層であることが好ましく、例えばポジ型の感光性樹脂膜であってもよい。本実施形態では、第１絶縁層１２として、厚さが例えば２００ｎｍのＳｉＯ₂膜、第２絶縁層１３として、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を用いる。

　なお、これらの絶縁層１２、１３の材料は上記材料に限定されない。第１絶縁層１２をエッチングすることなく、第２絶縁層１３をエッチングできるように、各絶縁層１２、１３の材料及びエッチング条件を選択すればよい。従って、第２絶縁層１３は例えば無機絶縁層であっても構わない。

　ＳＴＥＰ６：第１透明導電層形成工程（図８、図１１、図１４および図１７の（ａ６）、（ｂ６））
　次に、絶縁層１３上および開口部１３ｐ、１３ｕ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。

　図８（ａ６）、（ｂ６）に示すように、トランジスタ形成領域１０１Ｒにおいて、透明導電膜のパターニングにより、透明導電膜のうち開口部１３ｐ内および開口部１３ｐの周縁に位置する部分は除去される。なお、図８（ａ６）では、除去される部分をパターンを付して表している。他の図面でも、同様に除去される部分をパターンを付して表す場合がある。このようにして、開口部１５ｐを有する第１透明導電層１５が形成される。第１透明導電層１５の開口部１５ｐ側の端部は、絶縁層１３の上面上に位置する。言い換えると、基板１の法線方向から見たとき、絶縁層１３の開口部１３ｐは、第１透明導電層１５の開口部１５ｐの内部に配置される。

　なお、図８（ｂ６）からは分かりにくいが、本実施形態では、第１透明導電層１５は、画素内の開口部１５ｐ以外の部分の略全体を占めるように形成されている。

　また、端子部形成領域１０２ＲおよびＳ－Ｇ接続部形成領域１０３Ｒでは、透明導電膜を除去する（図１１および図１４の（ａ６）、（ｂ６））。

　ＣＯＭ－Ｇ接続部形成領域１０４Ｒにおいては、図１７（ａ６）、（ｂ６）に示すように、透明導電膜から下部透明接続層１５ｃｇが形成される。透明導電膜のうち、開口部１３ｕ内および開口部１３ｕの周縁に位置する部分は少なくとも除去され、下部透明接続層１５ｃｇの端部は、第２絶縁層１３の上面上に位置する。言い換えると、基板１の法線方向から見たとき、第２絶縁層１３の開口部１３ｕは、下部透明接続層１５ｃｇが形成されていない領域内に配置される。下部透明接続層１５ｃｇは、共通電極である第１透明導電層１５と一体的に形成されたものであってもよい。

　第１透明導電層１５および下部透明接続層１５ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上２００ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。

　ＳＴＥＰ７：誘電体層形成工程（図９、図１２、図１５、図１８の（ａ７）、（ｂ７））
　次に、基板１の表面全体を覆うように、例えばＣＶＤ法により、誘電体層１７を形成する。次いで、誘電体層１７の上にレジストマスク（図示せず）を形成し、誘電体層１７および第１絶縁層１２のエッチングを行う。このとき、誘電体層１７および第１絶縁層１２がエッチングされ、かつ、第２絶縁層１３がエッチングされないように、各絶縁層の材料に応じて、エッチング条件を選択する。

　これにより、図９（ａ７）、（ｂ７）に示すように、トランジスタ形成領域１０１Ｒには、第１透明導電層１５上および開口部１３ｐ内に誘電体層１７が形成される。誘電体層１７は、第１透明導電層１５の開口部１５ｐ側の端部（側面）を覆うように形成される。次いで、誘電体層１７のうちドレイン電極１１ｄ上に位置する部分と、第１絶縁層１２のうちドレイン電極１１ｄ上に位置し、第２絶縁層１３によって覆われていない部分とを同時にエッチングする。この工程では、２層のパッシベーション膜（絶縁層１２、１７）が一括してエッチングされることから、本エッチング工程を「ＰＡＳ１／ＰＡＳ２同時エッチング」と称することもある。ＰＡＳ１／ＰＡＳ２同時エッチングの結果、誘電体層１７、第１および第２絶縁層１２、１３に、ドレイン電極１１ｄの表面を露出するコンタクトホールＣＨ１が形成される。コンタクトホールＣＨ１の側壁において、第１絶縁層１２の側面は、誘電体層１７および第２絶縁層１３のうち、より内側に位置する方の側面と整合する。

　この例では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐは、第１透明導電層１５の開口部１５ｐの内部に位置し、かつ、開口部１３ｐと部分的に重なるように配置されている。これらの開口部１３ｐ、１５ｐの重なった部分で、ドレイン電極１１ｄが露出する。第１絶縁層１２の側面の一部は誘電体層１７と整合し、他の部分は第２絶縁層１３と整合している。

　また、図１２（ａ７）および（ｂ７）に示すように、端子部形成領域１０２Ｒでは、誘電体層１７および第１絶縁層１２が同時にエッチングされ（ＰＡＳ１／ＰＡＳ２同時エッチング）、上部導電層１１ｔの表面を露出する開口部１７ｑ（コンタクトホール）が形成される。開口部１７ｑの側壁において、第１絶縁層１２の側面と誘電体層１７の側面とは整合している。

　図１５（ａ７）および（ｂ７）に示すように、Ｓ－Ｇ接続部形成領域１０３Ｒでは、絶縁層１３の上に誘電体層１７が形成される。

　図１８（ａ７）および（ｂ７）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、まず、第２絶縁層１３および下部透明接続層１５ｃｇの上、および、開口部１３ｕ内に誘電体層１７が形成される。この後、誘電体層１７のうち下部透明接続層１５ｃｇ上に位置する部分と、上部導電層１１ｃｇ上に位置する部分とをエッチングにより除去する。このとき、第１絶縁層１２のうち上部導電層１１ｃｇの上に位置し、絶縁層１３によって覆われていない部分も同時にエッチングされる（ＰＡＳ１／ＰＡＳ２同時エッチング）。これにより、誘電体層１７に形成され、下部透明接続層１５ｃｇの表面を露出する開口部１７ｖ（コンタクトホール）と、誘電体層１７および絶縁層１２、１３に形成され、上部導電層１１ｃｇの表面を露出するコンタクトホールＣＨ２とを得る。コンタクトホールＣＨ２でも、コンタクト部１０５を形成するためのコンタクトホールＣＨ１と同様に、コンタクトホールＣＨ２の側壁において、第１絶縁層１２の側面は、誘電体層１７および第２絶縁層１３のうち、より内側に位置する方と整合する。

　この例では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｕは、第２絶縁層１３の開口部１３ｕと部分的に重なるように配置されている。これらの開口部１３ｕ、１７ｕの重なった部分で、上部導電層１１ｃｇが露出する。コンタクトホールＣＨ２の側壁において、第１絶縁層１２の側面の一部は誘電体層１７と整合し、他の部分は絶縁層１３と整合している。

　誘電体層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。本実施形態では、誘電体層１７は、補助容量を構成する容量絶縁膜としても利用されるため、所定の容量Ｃ_CSが得られるように、誘電体層１７の材料や厚さを適宜選択することが好ましい。誘電体層１７の材料としては、誘電率と絶縁性の観点からＳｉＮｘが好適に用いられ得る。誘電体層１７の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。１５０ｎｍ以上であれば、より確実に絶縁性を確保できる。一方、４００ｎｍ以下であれば、より確実に所望の容量が得られる。本実施形態では、誘電体層１７として、例えば厚さが３００ｎｍのＳｉＮｘ膜を用いる。

　ＳＴＥＰ８：第２透明導電層形成工程（図９、図１２、図１５、図１８の（ａ８）、（ｂ８））
　続いて、誘電体層１７の上、コンタクトホールＣＨ１、ＣＨ２内、および開口部１７ｑ、１７ｖ内に、例えばスパッタ法により透明導電膜（図示せず）を形成し、これをパターニングする。パターニングには、公知のフォトリソグラフィを用いることができる。

　これにより、図９（ａ８）、（ｂ８）に示すように、トランジスタ形成領域１０１Ｒには、第２透明導電層１９ａが形成される。第２透明導電層１９ａは、コンタクトホールＣＨ１内でドレイン電極１１ｄと接する。また、第２透明導電層１９ａの少なくとも一部は、誘電体層１７を介して第１透明導電層１５と重なるように配置される。なお、本実施形態では、第２透明導電層１９ａは、ＦＦＳモードの表示装置において画素電極として機能する。この場合、図９（ｂ８）に示すように、各画素において、第２透明導電層１９ａのうちゲート配線３と重なっていない部分に、複数のスリットが形成されてもよい。

　図１２（ａ８）および（ｂ８）に示すように、端子部形成領域１０２Ｒでは、透明導電膜から、端子部１０２の外部接続層１９ｔが形成される。外部接続層１９ｔは、開口部１７ｑ内において、上部導電層１１ｔと接続されている。

　図１８（ａ８）および（ｂ８）に示すように、ＣＯＭ－Ｇ接続部形成領域１０４Ｒでは、透明導電膜から上部透明接続層１９ｃｇが形成される。上部透明接続層１９ｃｇは、コンタクトホールＣＨ２および開口部１７ｖの両方を覆うパターンを有している。従って、コンタクトホールＣＨ２内で上部導電層１１ｃｇと接し、開口部１７ｖ内で下部透明接続層１５ｃｇと接する。これにより、下部透明接続層１５ｃｇを、上部透明接続層１９ｃｇおよび上部導電層１１ｃｇを介して、下部導電層３ｃｇと接続させることができる。

　第２透明導電層１９ａおよび上部透明接続層１９ｃｇを形成するための透明導電膜としては、例えばＩＴＯ（インジウム・錫酸化物）膜（厚さ：５０ｎｍ以上１５０ｎｍ以下）、ＩＺＯ膜やＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。

　＜半導体装置１００の変形例＞
　・コンタクト部１０５のバリエーション
　半導体装置１００におけるコンタクト部１０５、端子部１０２、Ｓ－Ｇ接続部１０３およびＣＯＭ－Ｇ接続部１０４の構成は、上述した構成に限定されず、適宜変形され得る。以下、各部の変形例を説明する。なお、以下に示す変形例は、何れも、図６に示すフローに沿って製造され得る。

　図１９および図２０は、それぞれ、コンタクト部１０５（２）および１０５（３）を示す図であり、各図の（ａ）は断面図、（ｂ）は平面図である。

　これらの変形例のコンタクト部１０５（２）、１０５（３）は、何れも、図２に示す例と同様に、画素電極である第２透明導電層１９ａを形成する直前に、誘電体層１７および絶縁層１２を一括してエッチングする工程によって形成され得る。従って、ドレイン電極１１ｄの表面に生じるプロセスダメージを抑制できる。

　図１９に示すコンタクト部１０５（２）では、図１９（ｂ）の平面図から分かるように、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐの内部に、絶縁層１３の開口部１３ｐが配置されるように、各開口部１３ｐ、１７ｐを形成している。このため、図１９（ａ）に示すように、コンタクトホールＣＨ１（２）の側壁は、絶縁層１２、１３および誘電体層１７によって構成される。コンタクトホールＣＨ１（２）の側壁において、第１絶縁層１２の側面は第２絶縁層１３の側面と整合する。

　このような構成では、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズを小さくできる。このため、開口部１３ｐから水分等が侵入し、ＴＦＴ１０１の特性が変化することを抑制できる。ただし、第２絶縁層１３のうち、誘電体層１７の開口部１７ｐによって露出する部分が、コンタクトホールＣＨ１（２）の形成時にエッチングダメージを受けやすく、表面あれなどを生じるおそれがある。また、誘電体層１７のパターンエッジ（開口部１７ｐの端部）は、下地である第２絶縁層１３のエッチングダメージにより、高い精度でテーパー形状を制御しにくい。これは、接続抵抗値を高める要因になるおそれがある。

　図２０に示すコンタクト部１０５（３）では、図２０（ｂ）の平面図から分かるように、基板１の法線方向から見たとき、第２絶縁層１３の開口部１３ｐの輪郭の内部に、誘電体層１７の開口部１７ｐ全体が配置されるように、各開口部１３ｐ、１７ｐを形成している。このため、図２０（ａ）に示すように、コンタクトホールＣＨ１（３）の側壁は、第１絶縁層１２および誘電体層１７によって構成される。第２絶縁層１３はコンタクトホールＣＨ１（３）の側壁に露出しない。また、コンタクトホールＣＨ１（３）の側壁において、第１絶縁層１２の側面は誘電体層１７の側面と整合する。

　このような構成では、誘電体層１７および第１絶縁層１２を一括してエッチングする工程（ＰＡＳ１／ＰＡＳ２同時エッチング）により、コンタクトホールＣＨ１（３）のテーパー形状を安定的に形成できる。従って、接続抵抗値をより確実に低く抑えることができる。一方、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズが大きくなるので、開口部１３ｐから水分等が侵入し、ＴＦＴ１０１の特性が変化するおそれがある。

　なお、図２（ａ）および（ｂ）を参照しながら前述した構成では、基板１の法線方向から見たとき、誘電体層１７の開口部１７ｐの輪郭と、絶縁層１３の開口部１３ｐの輪郭とが２点で交差するように、各開口部１３ｐ、１７ｐを形成している。

　このような構成では、上述した変形例のコンタクト部１０５（２）、（３）の両方のメリットが得られる。すなわち、チャネル近傍に形成される第２絶縁層１３の開口部１３ｐのサイズを比較的小さくできるので、水分などの侵入が抑制される。また、誘電体層１７および第１絶縁層１２を一括してエッチングすることにより、コンタクトホールＣＨ１のテーパー形状を安定的に形成できるので、接続抵抗を小さく抑えることが可能である。さらに、コンタクト部１０５（２）、１０５（３）に比べて、コンタクト部１０５の占有サイズを小さくできる。ただし、第２絶縁層１３と誘電体層１７とのパターンずれにより、コンタクトホールＣＨ１によって露出されるドレイン電極１１ｄの面積が小さくなり、抵抗値が悪化するおそれもある。

　このように、図２、図１９および図２０に示すコンタクト部１０５、１０５（２）、１０５（３）の構成は、それぞれ、メリットを有する。半導体装置１００の用途やサイズに応じて、どのような構成にするかを適宜選択され得る。

　・ＣＯＭ－Ｇ接続部１０４のバリエーションおよびＣＯＭ－Ｓ接続部
　図２１（ａ）は、ＣＯＭ－Ｇ接続部１０４のバリエーションを例示する平面図である。また、図２１（ｂ）は、ＣＯＭ－Ｓ接続部を例示する平面図である。また、図２１（ｃ）に示すＣＯＭ－Ｇ接続部１０４（２）は、図３に示すＣＯＭ－Ｇ接続部１０４と同じである。

　図２１（ａ）および（ｃ）に示すＣＯＭ－Ｇ接続部１０４（１）および１０４（２）は、何れも、下部透明接続層１５ｃｇと、ゲート配線３と同じ導電膜から形成されたＣＯＭ信号用配線Ｇ_COM（図１）とを接続するように構成されている。一方、図２１（ｂ）に示すＣＯＭ－Ｓ接続部１０４’は、下部透明接続層１５ｃｇと、ソース配線１１と同じ導電膜から形成されたＣＯＭ信号用配線Ｓ_COM（図１）とを接続するように構成されている。言い換えると、ゲート配線層はＣＯＭ信号用配線Ｇ_COMを含み、ソース配線層はＣＯＭ信号用配線Ｓ_COMを含む。

　これらのＣＯＭ－Ｇ接続部１０４（１）、１０４（２）、およびＣＯＭ－Ｓ接続部１０４’は、何れも、上部透明接続層１９ｃｇを利用して、ゲート配線用金属膜から形成された下部導電層３ｃｇあるいはソース配線用金属膜から形成された上部導電層１１ｃｇと、下部透明接続層１５ｃｇとを電気的に接続する構造を有している。また、上部透明接続層１９ｃｇを形成する直前に、誘電体層１７および絶縁層１２を一括してエッチングする工程によって形成され得る。

　図２１（ａ）に示すＣＯＭ－Ｇ接続部１０４（１）は、周辺領域において、例えば、基板の法線方向から見たとき、隣接するソース配線１１の間に配置される。この例では、ＣＯＭ－Ｇ接続部１０４（１）は、表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。

　ＣＯＭ－Ｇ接続部１０４（１）は、基板１の法線方向から見たとき、下部導電層３ｃｇと上部導電層１１ｃｇとを接続するための接続部（Ｇ－Ｓ接続部）と、上部導電層１１ｃｇと上部透明接続層１９ｃｇとを接続する接続部（Ｓ－Ｐｉｘ接続部）と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続する接続部（Ｐｉｘ－ＣＯＭ接続部）との３つの部分に分かれたレイアウトを有している。下部導電層３ｃｇは、例えば図１に示すＣＯＭ信号用配線Ｇ_COMであり得る。Ｇ－Ｓ接続部では、下部導電層３ｃｇと上部導電層１１ｃｇとは、ゲート絶縁層５および保護層９に形成された開口部９ｕ内で接続されている。Ｓ－Ｐｉｘ接続部では、上部導電層１１ｃｇと上部透明接続層１９ｃｇとは、絶縁層１２、１３の開口部１３ｕおよび誘電体層１７の開口部１７ｕ内で接続されている。この例では、第２絶縁層１３の開口部１３ｕは、誘電体層１７の開口部１７ｕの内部に配置されている。従って、図１９を参照しながら前述したように、コンタクトホールの側壁は絶縁層１２、１３および誘電体層１７によって構成され、コンタクトホールの側壁において、第１絶縁層１２の側面は第２絶縁層１３の側面と整合している。Ｐｉｘ－ＣＯＭ接続部では、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとは、誘電体層１７の開口部１７ｖ内で接続されている。

　このような構成によると、誘電体層１７を形成する際のフォトレジストが、ゲート絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込むことを防止できる。この結果、露光・解像がしやすくなるという利点がある。一方、３つの部分に分けたレイアウトを有することから、ＣＯＭ－Ｇ接続部１０４（１）の占める面積が大きくなる。このため、周辺領域１１０のサイズに余裕がない場合には適用し難い。

　図２１（ｃ）に示すＣＯＭ－Ｇ接続部１０４（２）も、例えば表示領域１２０と端子部（ソース端子部）１０２との間に形成されている。この例では、Ｇ－Ｓ接続部とＳ－Ｐｉｘ接続部とを重ねて１つの接続部（Ｇ－Ｐｉｘ接続部）を形成している。このため、Ｇ－Ｐｉｘ接続部とＰｉｘ－ＣＯＭ接続部との２つの部分に分かれたレイアウトを有している。従って、図２１（ａ）に示すＣＯＭ－Ｇ接続部１０４（１）よりもレイアウト上縮小化できる。また、誘電体層１７の開口部１７ｕ、１７ｖをまとめて１つの開口部を形成してもよく、それにより、さらなる縮小化も可能である。しかしながら、誘電体層１７を形成する際のフォトレジストが、絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込み、その結果、露光・解像が困難となるおそれがある。これは、露光タクトの悪化の要因となり得る。

　図２１（ｂ）に示すＣＯＭ－Ｓ接続部１０４’は、例えば、表示領域１２０と端子部（ゲート端子部）１０２との間に形成されている。

　ＣＯＭ－Ｓ接続部１０４’は、基板１の法線方向から見たとき、上部導電層１１ｃｇと上部透明接続層１９ｃｇとを接続する接続部（Ｓ－Ｐｉｘ接続部）と、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとを接続する接続部（Ｐｉｘ－ＣＯＭ接続部）との２つの部分に分かれたレイアウトを有している。上部導電層１１ｃｇは、例えば図１に示すＣＯＭ信号用配線Ｓ_COMであり得る。Ｓ－Ｐｉｘ接続部では、上部導電層１１ｃｇと上部透明接続層１９ｃｇとは、絶縁層１２の開口部、絶縁層１３の開口部１３ｕおよび誘電体層１７の開口部１７ｕ内で接続されている。この例では、絶縁層１３の開口部１３ｕは、誘電体層１７の開口部１７ｕと交差するように配置されている。従って、絶縁層１２の開口部は、これらの開口部１３ｕ、１７ｕの重なった部分に形成される。従って、コンタクトホールの側壁において、絶縁層１２の側面の一部は絶縁層１３の側面と整合し、他の部分は誘電体層１７の側面と整合する。Ｐｉｘ－ＣＯＭ接続部では、上部透明接続層１９ｃｇと下部透明接続層１５ｃｇとは、誘電体層１７の開口部１７ｖ内で接続されている。

　このように、ＣＯＭ－Ｓ接続部１０４’では、ＣＯＭ－Ｇ接続部１０４（１）と同様に、誘電体層１７を形成する際のフォトレジストが、絶縁層５および保護層９に設けられた開口部９ｕの凹部に深く溜まり込むことを防止できる。その上、Ｇ－Ｓ接続部を形成しなくてもよいので、ＣＯＭ－Ｇ接続部１０４（１）よりも縮小化できる。ただし、周辺領域の配線構造に制限がかかる。例えば、ＣＯＭ信号用配線の少なくとも一部がソース配線１１と同じ導電膜から形成されていること（ＣＯＭ－Ｓ、Ｇ接続部形成領域以外の領域で、ＣＯＭ信号用配線Ｇ_COMからつなぎ変えられていてもよい）、ＣＯＭ－Ｓ接続部１０４’が形成されるＣＯＭ信号用配線Ｓ_COMと交差する他の信号配線は何れもゲート配線３と同じ導電膜から形成されていること（ソース配線１１と同層の他の信号配線が、ＣＯＭ－Ｓ接続部１０４’が形成される領域内のみ、ゲート配線３と同層に切り替えられていてもよい）が必要となる。

　・Ｓ－Ｇ接続部１０３のバリエーション
　図２２（ａ）および（ｂ）は、それぞれ、Ｓ－Ｇ接続部１０３のバリエーションを例示する平面図である。ただし、図２２（ａ）に示すＳ－Ｇ接続部１０３（１）は、図４に示すＳ－Ｇ接続部１０３と同じである。

　図２２（ａ）に示すＳ－Ｇ接続部１０３（１）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面および側面（端面）を露出するように開口部９ｒを形成する。従って、下部導電層３ｓｇの上面のみでなく側面も上部導電層１１ｓｇとの接続に寄与する。これに対し、図２２（ｂ）に示すＳ－Ｇ接続部１０３（２）では、ゲート絶縁層５および保護層９に、下部導電層３ｓｇの上面が露出し、側面（端面）が露出しないように開口部９ｒを形成する。このため、下部導電層３ｓｇの上面のみが上部導電層１１ｓｇとの接続に寄与する。

　Ｓ－Ｇ接続部１０３（１）は、例えば積層膜を用いてゲート配線３および下部導電層３ｓｇを形成する場合に好適に用いられ得る。そのような場合、積層膜の最下層となる金属膜には、通常、酸化や腐食に強く、接続安定性に優れた材料が用いられる。従って、下部導電層３ｓｇの側面を露出するように開口部９ｒを形成することにより、下部導電層３ｓｇの最下層の金属膜と上部導電層１１ｓｇとの接続経路を確保できる。従って、低抵抗で安定した接続部を形成できる。ただし、Ｓ－Ｇ接続部に要求される抵抗値によっては、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を確保するために、下部導電層３ｓｇの周縁の長さ（エッジ周囲長）を長くするなどの工夫が必要となる。このため、Ｓ－Ｇ接続部のサイズが大きくなり、レイアウト上不利となる場合がある。

　Ｓ－Ｇ接続部１０３（２）は、上記のＳ－Ｇ接続部１０３（１）と比べて、下部導電層３ｓｇと上部導電層１１ｓｇとの接触面積を大きくできるので、Ｓ－Ｇ接続部のサイズを小さくできる。下部導電層３ｓｇ（すなわちゲート配線層）の表面を構成する材料が、接続安定性に優れた材料を含んでいる場合に、この構成を適用すると特に有利である。

・端子部１０２のバリエーション
　図２３（ａ）～（ｅ）は、それぞれ、端子部１０２のバリエーションを例示する平面図である。ただし、図２３（ｃ）に示す端子部１０２（３）は、図５に示す端子部１０２と同じである。

　これらの端子部は、例えば、表示領域から端子部まで引き回された配線（引き回し配線）上に配置される。

　図２３（ａ）および（ｂ）に示す端子部１０２（１）、１０２（２）は、下部導電層３ｔを配置する引き回し配線の延びる方向が異なっているが、同様の構成を有している。端子部１０２（１）、１０２（２）は、ゲート配線３と同じ導電膜で形成された引き回し配線３Ｌ上に設けられる。従って、例えばゲート信号側の端子部（ゲート端子部）に適用すると、ゲート配線層からソース配線層へのメタルチェンジが不要であり、端子部の面積をより小さくできる。例えばゲート信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ソース信号側の端子部（ソース端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。

　図２３（ｃ）に示す端子部１０２（３）は、ゲート配線層およびソース配線層から形成され、互いに重なり合う２層の引き回し配線３Ｌ、１１Ｌ上に配置されている。このため、１層の引き回し配線を用いる場合と比べて、端子部と表示領域間において引き回し配線の抵抗を低減できる。また、このような引き回し配線は冗長構造を有するので断線を抑制できる。ただし、このような２層の引き回し配線を形成するためには、表示領域の近傍にＳ－Ｇ接続部を少なくとも１ケ所設ける必要がある。このため、レイアウト上、引き回し配線形成用にＳ－Ｇ接続部領域を確保する必要がある。また、引き回し配線間のリークが問題となる場合には、その発生確率が２倍になる可能性がある。

　図２３（ｄ）および（ｅ）に示す端子部１０２（４）、１０２（５）は、ソース配線１１と同じ導電膜で形成された引き回し配線１１Ｌ上に設けられている。端子パッド部にのみ、ゲート配線層から形成された導電層３ｔが形成されていてもよいし（端子部１０２（４））、そのような導電層が形成されていなくてもよい（端子部１０２（５））。このような端子部１０２（４）、１０２（５）を、例えばソース信号側の端子部（ソース端子部）に適用すると、メタルチェンジが不要であり、端子部の面積をより小さくできる。例えばソース信号側の周辺領域のサイズに余裕がない場合に、これらの構成を適用すると特に有利である。一方、ゲート信号側の端子部（ゲート端子部）に適用する場合には、メタルチェンジを少なくとも１回行う必要があり、端子部の面積が増大するおそれがある。

　本発明の実施形態は、基板上に薄膜トランジスタおよび２層の透明導電層を備えた半導体装置に広く適用され得る。特に、アクティブマトリクス基板などの薄膜トランジスタを有する半導体装置、およびそのような半導体装置を備えた表示装置に好適に用いられる。

　１　　基板
　３　　ゲート配線
　３ａ　ゲート電極
　３ｔ、３ｓｇ、３ｃｇ　下部導電層
　５　ゲート絶縁層
　７ａ　半導体層
　９　保護層
　１１　ソース配線
　１１ｓ　ソース電極
　１１ｄ　ドレイン電極
　１１ｔ、１１ｓｇ、１１ｃｇ　上部導電層
　１２　第１絶縁層
　１３　第２絶縁層
　１４　層間絶縁層
　１５　第１透明導電層
　１７　誘電体層
　１９ａ　第２透明導電層
　１００　半導体装置
　１０１　ＴＦＴ
　１０２　端子部
　１０３　Ｓ－Ｇ接続部
　１０４　ＣＯＭ－Ｇ接続部
　１０４’　ＣＯＭ－Ｓ接続部
　１０５　コンタクト部
　１０００　　液晶表示装置

Claims (20)

1. 　基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層およびソース配線層とを備え、
   　前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極とを含み、
   　前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極とを含み、
   　前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、
   　前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、
   　前記層間絶縁層の上に形成され、第１開口部を有する第１透明導電層と、
   　前記第１透明導電層上に形成され、前記第１透明導電層の前記第１開口部側の側面を覆う誘電体層と
   　前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層と
   をさらに備え、
   　前記誘電体層は第２開口部を有し、前記第１絶縁層は第３開口部を有し、
   　前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホールの側壁は、前記第２開口部の側面と前記第３開口部の側面とを含み、前記第３開口部の側面の少なくとも一部は、前記第２開口部の側面と整合しており、
   　前記第２透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極と接し、これによって、前記第２透明導電層と前記ドレイン電極とが接するコンタクト部が形成されており、
   　前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線層と重なっている半導体装置。
2. 　前記半導体層は酸化物半導体層である請求項１に記載の半導体装置。
3. 　前記基板の法線方向から見たとき、前記コンタクト部の全体が、前記ゲート配線層と重なっている請求項１または２に記載の半導体装置。
4. 　前記層間絶縁層は、前記第１絶縁層と前記第１透明導電層との間に位置する第２絶縁層をさらに有し、前記第１絶縁層は無機絶縁層であり、前記第２絶縁層は有機絶縁層である請求項１から３のいずれかに記載の半導体装置。
5. 　前記第２絶縁層は第４開口部を有し、
   　前記基板の法線方向から見たとき、前記第２開口部の輪郭の少なくとも一部は、前記第４開口部の輪郭の内側に位置しており、
   　前記第２絶縁層の前記第４開口部の側面の少なくとも一部は、前記誘電体層によって覆われている請求項４に記載の半導体装置。
6. 　前記基板の法線方向から見たとき、前記第２開口部の輪郭全体が、前記第４開口部の輪郭の内側に位置している請求項５に記載の半導体装置。
7. 　前記基板上に形成された第１接続部をさらに有し、
   　前記ゲート配線層は第１下部導電層を含み、
   　前記ソース配線層は、前記第１下部導電層に接して形成された第１上部導電層を含み、
   　前記第１接続部は、前記第１下部導電層と、前記第１上部導電層と、前記第１上部導電層の上に延設された前記層間絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された上部透明接続層と、前記層間絶縁層と前記誘電体層との間に形成され、前記第１透明導電層と同一の導電膜から形成された下部透明接続層とを備え、
   　前記層間絶縁層および前記誘電体層は第２コンタクトホールを有し、前記上部透明接続層は、前記第２コンタクトホール内で前記第１上部導電層の一部と接し、
   　前記誘電体層は第３コンタクトホールを有し、前記上部透明接続層は、前記第３コンタクトホール内で前記下部透明接続層の一部と接している請求項１から６のいずれかに記載の半導体装置。
8. 　前記誘電体層は第５開口部を有し、前記第１絶縁層は第６開口部を有し、
   　前記第２コンタクトホールの側壁は、前記第５開口部の側面と前記第６開口部の側面とを含み、前記第６開口部の側面の少なくとも一部は、前記第５開口部の側面と整合している請求項７に記載の半導体装置。
9. 　前記基板上に形成された端子部をさらに備え、
   　前記ゲート配線層は第２下部導電層を含み、
   　前記ソース配線層は、前記第２下部導電層に接して形成された第２上部導電層を含み、
   　前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層の上に延設された前記第１絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層とを備え、
   　前記第１絶縁層および前記誘電体層は第４コンタクトホールを有し、前記第４コンタクトホールの側壁において、前記第１絶縁層および前記誘電体層の側面は整合しており、
   　前記外部接続層は、前記第４コンタクトホール内で前記第２上部導電層の一部と接している請求項１から８のいずれかに記載の半導体装置。
10. 　基板と、前記基板に保持された薄膜トランジスタ、ゲート配線層、ソース配線層および端子部とを備え、
    　前記ゲート配線層は、ゲート配線と、前記薄膜トランジスタのゲート電極と、前記端子部の第２下部導電層とを含み、
    　前記ソース配線層は、ソース配線と、前記薄膜トランジスタのソース電極およびドレイン電極と、前記第２下部導電層に接して形成された第２上部導電層とを含み、
    　前記薄膜トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記ソース電極と、前記ドレイン電極とを有する、半導体装置であって、
    　前記ソース電極及び前記ドレイン電極の上に形成され、少なくとも前記ドレイン電極の表面と接する第１絶縁層を含む層間絶縁層と、
    　前記層間絶縁層の上に形成され、第１開口部を有する第１透明導電層と、
    　前記第１透明導電層上に形成され、前記第１透明導電層の前記第１開口部側の側面を覆う誘電体層と
    　前記誘電体層上に、前記誘電体層を介して前記第１透明導電層の少なくとも一部と重なるように形成された第２透明導電層と
    をさらに備え、
    　前記誘電体層は第２開口部を有し、前記第１絶縁層は第３開口部を有し、
    　前記層間絶縁層および前記誘電体層は第１コンタクトホールを有し、前記第１コンタクトホールの側壁は、前記第２開口部の側面と前記第３開口部の側面とを含み、前記第３開口部の側面の少なくとも一部は、前記第２開口部の側面と整合しており、
    　前記第２透明導電層は、前記第１コンタクトホール内で、前記ドレイン電極と接し、これによって、前記第２透明導電層と前記ドレイン電極とが接するコンタクト部が形成されており、
    　前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線層と重なっており、
    　前記端子部は、前記第２下部導電層と、前記第２上部導電層と、前記第２上部導電層の上に延設された前記第１絶縁層および前記誘電体層と、前記誘電体層の上に形成され、前記第２透明導電層と同一の導電膜から形成された外部接続層とを備え、
    　前記第１絶縁層および前記誘電体層は第４コンタクトホールを有し、前記第４コンタクトホールの側壁において、前記第１絶縁層および前記誘電体層の側面は整合しており、
    　前記外部接続層は、前記第４コンタクトホール内で前記第２上部導電層の一部と接している半導体装置。
11. 　前記半導体層と前記ソースおよびドレイン電極との間に、前記半導体層の少なくともチャネル領域となる部分と接して形成された保護層をさらに備える請求項１から１０のいずれかに記載の半導体装置。
12. 　前記基板の法線方向から見たとき、前記コンタクト部の少なくとも一部は、前記ゲート配線または前記ゲート電極と重なっている請求項１から１１のいずれかに記載の半導体装置。
13. 　請求項１から１２のいずれかに記載の半導体装置と、
    　前記半導体装置と対向するように配置された対向基板と、
    　前記対向基板と前記半導体装置との間に配置された液晶層と
    を備え、
    　マトリクス状に配置された複数の画素を有し、
    　前記第２透明導電層は、画素毎に分離され、画素電極として機能する表示装置。
14. 　前記第１透明導電層は、各画素の略全体を占めている請求項１３に記載の表示装置。
15. 　前記第２透明導電層は、画素内に、スリット状の複数の開口部を有し、
    前記第１透明導電層は、少なくとも前記複数の開口部の下方に存在し、共通電極として機能する請求項１３または１４に記載の表示装置。
16. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート配線およびゲート電極を含むゲート配線層と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、ソース電極及びドレイン電極を含むソース配線層とを形成する工程を含む、工程と、
    　（Ｂ）前記薄膜トランジスタを覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、少なくとも前記ドレイン電極と接する第１絶縁層を含む、工程と、
    　（Ｃ）前記層間絶縁層の上に、第１開口部を有する第１透明導電層を形成する工程と、
    　（Ｄ）前記第１透明導電層上および前記第１開口部内に、誘電体層を形成する工程と、
    　（Ｅ）前記誘電体層および前記第１絶縁層を同時にエッチングすることにより、前記ドレイン電極の一部を露出する第１コンタクトホールを形成する工程であって、前記第１開口部の側面は前記誘電体層で覆われて、前記第１コンタクトホールの側壁に露出しない、工程と、
    　（Ｆ）前記誘電体層上および前記第１コンタクトホール内に、前記第１コンタクトホール内で前記ドレイン電極と接する第２透明導電層を形成する工程と
    を包含し、
    　前記基板の法線方向から見たとき、前記第１コンタクトホール内における前記ドレイン電極と前記第２透明導電層とが接するコンタクト部の少なくとも一部は、前記ゲート配線層と重なっている半導体装置の製造方法。
17. 　前記層間絶縁層は、前記第１絶縁層および第２絶縁層を含み、
    　前記工程（Ｂ）は、無機絶縁膜を用いて前記第１絶縁層を形成する工程と、前記第１絶縁層上に、有機絶縁膜を用いて前記第２絶縁層を形成する工程と、前記第２絶縁層に第４開口部を形成する工程とを含み、
    　前記工程（Ｄ）では、前記誘電体層は、前記第１透明導電層上、前記第１開口部内および前記第４開口部内に形成され、
    　前記工程（Ｅ）では、前記エッチングは、前記誘電体層および前記第１絶縁層がエッチングされ、かつ、前記第２絶縁層はエッチングされない条件で行われる請求項１６に記載の半導体装置の製造方法。
18. 　前記半導体層は酸化物半導体層である請求項１６または１７に記載の半導体装置の製造方法。
19. 　前記酸化物半導体層はＩＧＺＯ層である請求項２に記載の半導体装置。
20. 　前記酸化物半導体層はＩＧＺＯ層である請求項１８に記載の半導体装置の製造方法。

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