WO2013027326A1 - Solid-state imaging device - Google Patents

Abstract

In the present invention, an imaging element (110) is provided with PD pixels for outputting an image signal (D1) and SC pixels for outputting an image signal (D2). An imaging element control unit (122) drives the PD pixels in reverse bias mode so as to impart linear characteristics to the image signal (D1), and drives the SC pixels in zero-bias mode so as to impart log characteristics to the image signal (D2). An image signal processing unit (121) selects the image signal (D1) as an output image signal (D3) if the level of the image signal (D1) is less than or equal to a threshold TH corresponding to the level of the image signal of an inflection point, and selects the image signal (D2) as the output image signal (D3) if the level of the image signal (D1) is greater than the threshold TH.

Description

固体撮像装置Solid-state imaging device

　本発明は、リニア特性とログ特性とが変曲点で切り替わるリニアログ特性を持つ固体撮像装置に関するものである。The present invention relates to a solid-state imaging device having a linear log characteristic in which a linear characteristic and a log characteristic are switched at an inflection point.

　近年、ダイナミックレンジの拡大を図るために、変曲点を境に低輝度側にリニア特性を持ち、高輝度側にログ特性を持つ固体撮像装置が知られている。このような光電変換特性は、リニアログ特性と呼ばれており、例えば、特許文献１が知られている。以下、リニアログ特性において、リニア特性を持つ領域をリニア領域、ログ特性を持つ領域をログ領域と記述する。In recent years, in order to expand the dynamic range, a solid-state imaging device having a linear characteristic on the low luminance side and a log characteristic on the high luminance side at the inflection point is known. Such photoelectric conversion characteristics are called linear log characteristics, and for example, Patent Document 1 is known. Hereinafter, in the linear log characteristics, an area having linear characteristics is described as a linear area, and an area having log characteristics is described as a log area.

　特許文献１には、画素アレイを第１画素群と第２画素群とに区画し、第１画素群からは低フレームレートでリニア特性の画像信号を読み出し、第２画素群からは高フレームレートでリニアログ特性の画像信号を読み出す固体撮像装置が開示される。In Patent Document 1, a pixel array is divided into a first pixel group and a second pixel group, linear image signals are read out from the first pixel group at a low frame rate, and a high frame rate is read out from the second pixel group. Discloses a solid-state imaging device that reads an image signal having a linear log characteristic.

　特許文献２には、画素回路を構成する受光素子をゼロバイアスモード（太陽電池モード）で駆動させることで、バラツキレスな対数特性出力を得ることができる撮像素子が開示されている。Patent Document 2 discloses an imaging device that can obtain a non-uniform logarithmic characteristic output by driving a light receiving element constituting a pixel circuit in a zero bias mode (solar cell mode).

　特許文献３には、偽信号や飽和むらの発生を抑制することを目的とし、大サイズで高感度の第１の受光素子（ＳＨ）と、小サイズで低感度の第２の受光素子（ＳＬ）とをハニカム状に配置し、第１の受光素子（ＳＨ）の飽和レベルを調整し、第２の受光素子（ＳＬ）と合成するＣＣＤの固体撮像装置が開示されている。Japanese Patent Application Laid-Open No. 2004-228667 aims to suppress generation of false signals and saturation unevenness, and has a large size and high sensitivity first light receiving element (SH) and a small size and low sensitivity second light receiving element (SL). ) Are arranged in a honeycomb shape, the saturation level of the first light receiving element (SH) is adjusted, and a CCD solid-state image pickup device that is combined with the second light receiving element (SL) is disclosed.

　しかしながら、特許文献１では、第２画素群は各画素の受光素子が、固体撮像装置において一般的に用いられている駆動方式である逆バイアスモードで駆動されているため、ログ特性にバラツキが発生するという問題がある。However, in Patent Document 1, since the light receiving element of each pixel in the second pixel group is driven in a reverse bias mode, which is a driving method generally used in a solid-state imaging device, variation in log characteristics occurs. There is a problem of doing.

　特許文献２では、受光素子がゼロバイアスモードで駆動される画素回路しか配列されていないため、リニアログ特性を実現することができないという問題がある。そのため、ダイナミックレンジは確保できるが、入射光量に対して高感度な画像信号を出力することができないという問題がある。Patent Document 2 has a problem in that linear log characteristics cannot be realized because only the pixel circuits in which the light receiving elements are driven in the zero bias mode are arranged. Therefore, although a dynamic range can be secured, there is a problem that an image signal with high sensitivity to the amount of incident light cannot be output.

　特許文献３は、ＣＣＤに関するものであり、また、リニアログ特性の光電変換特性を持たせることが行われていない。Patent Document 3 relates to a CCD and does not have a photoelectric conversion characteristic of a linear log characteristic.

特開２００９－２７２８２０号公報JP 2009-272820 A欧州特許第１３５４３６０号明細書European Patent No. 1354360特開２０００－１２５２０９号公報JP 2000-125209 A

　本発明の目的は、高感度のリニア特性と、ばらつきの少ないログ特性とを持つリニアログ特性の固体撮像装置を提供することである。An object of the present invention is to provide a solid-state imaging device having a linear log characteristic having a highly sensitive linear characteristic and a log characteristic with little variation.

　本発明の一局面による固体撮像装置は、リニア特性とログ特性とが変曲点で切り替わるリニアログ特性の光電変換特性を持つ固体撮像装置であって、前記リニア特性を持つ第１画像信号を出力する第１画素により構成される第１画素群と、前記ログ特性を持つ第２画像信号を出力する第２画素により構成される第２画素群とを含む撮像素子と、前記第１画素の受光素子を逆バイアス状態でリセットして露光させる逆バイアスモードで前記第１画素を駆動させ、前記第２画素の受光素子をゼロバイアス状態にしてリセットして露光させるゼロバイアスモードで前記第２画素を駆動させる撮像素子制御部と、前記第１画像信号又は前記第２画像信号のレベルに基づいて、前記第１画像信号と前記第２画像信号とを切り替えて出力する画像信号処理部とを備える。A solid-state imaging device according to an aspect of the present invention is a solid-state imaging device having a photoelectric conversion characteristic of a linear log characteristic in which a linear characteristic and a log characteristic are switched at an inflection point, and outputs a first image signal having the linear characteristic. An image sensor including a first pixel group configured by first pixels and a second pixel group configured by second pixels outputting the second image signal having the log characteristics; and a light receiving element of the first pixel In the reverse bias mode, the first pixel is driven in a reverse bias mode in which exposure is performed, and in the zero bias mode in which the light receiving element of the second pixel is reset in a zero bias state and is exposed by exposure. And an image signal processing unit that switches and outputs the first image signal and the second image signal based on the level of the first image signal or the second image signal. And a part.

本発明の実施の形態による固体撮像装置の全体構成を示すブロック図である。1 is a block diagram illustrating an overall configuration of a solid-state imaging device according to an embodiment of the present invention.図１に示す撮像素子の詳細な構成を示すブロック図である。It is a block diagram which shows the detailed structure of the image pick-up element shown in FIG.（Ａ）～（Ｃ）は、図２に示す画素アレイ部の画素の配列を示した図である。(A) to (C) are diagrams showing the arrangement of pixels in the pixel array section shown in FIG.（Ａ）は図２に示す撮像素子において、画素アレイ部として図３（Ａ）の単位画素アレイを採用した場合の固体撮像装置のタイミングチャートである。（Ｂ）は図２に示す撮像素子を１線読み出しの撮像素子で構成した場合の固体撮像装置のタイミングチャートである。2A is a timing chart of the solid-state imaging device when the unit pixel array of FIG. 3A is adopted as the pixel array unit in the imaging element shown in FIG. (B) is a timing chart of the solid-state imaging device when the imaging device shown in FIG.図３に示すＰＤ画素の画素回路の回路図である。FIG. 4 is a circuit diagram of a pixel circuit of the PD pixel shown in FIG. 3.図５に示すＰＤ画素の光電変換特性の一例を示したグラフであり、縦軸はシグナル成分信号示し、横軸は入射光強度を示している。6 is a graph showing an example of photoelectric conversion characteristics of the PD pixel shown in FIG. 5, where the vertical axis indicates a signal component signal and the horizontal axis indicates incident light intensity.図５に示すＰＤ画素の駆動タイミングを示すタイミングチャートである。6 is a timing chart showing drive timing of the PD pixel shown in FIG. 5.図３に示すＳＣ画素の画素回路の回路図である。FIG. 4 is a circuit diagram of a pixel circuit of the SC pixel shown in FIG. 3.図８に示すＳＣ画素をゼロバイアスモードで駆動させたときのＳＣ画素の光電変換特性を示したグラフであり、縦軸はシグナル成分信号を示し、横軸は入射光強度を示している。FIG. 9 is a graph showing photoelectric conversion characteristics of the SC pixel when the SC pixel shown in FIG. 8 is driven in the zero bias mode, where the vertical axis shows the signal component signal and the horizontal axis shows the incident light intensity.図８のＳＣ画素をゼロバイアスモードで駆動させたときのタイミングチャートである。9 is a timing chart when the SC pixel of FIG. 8 is driven in a zero bias mode.図１に示す画像信号処理部の詳細な構成を示した回路図である。FIG. 2 is a circuit diagram illustrating a detailed configuration of an image signal processing unit illustrated in FIG. 1.出力画像信号の光電変換特性を示したグラフであり、縦軸はシグナル成分信号を示し、横軸は入射光強度を示している。It is the graph which showed the photoelectric conversion characteristic of the output image signal, The vertical axis | shaft shows the signal component signal and the horizontal axis shows the incident light intensity.

　図１は、本発明の実施の形態による固体撮像装置の全体構成を示すブロック図である。図１に示す固体撮像装置は、リニア特性とログ特性とが変曲点で切り替わるリニアログ特性の光電変換特性を持つ固体撮像装置である。具体的には、本実施の形態による固体撮像装置は、変曲点より低輝度側がリニア特性を持ち、高輝度側がログ特性を持つリニアログ特性の光電変換特性を持つ固体撮像装置である。FIG. 1 is a block diagram showing an overall configuration of a solid-state imaging device according to an embodiment of the present invention. The solid-state imaging device illustrated in FIG. 1 is a solid-state imaging device having a photoelectric conversion characteristic of a linear log characteristic in which a linear characteristic and a log characteristic are switched at an inflection point. Specifically, the solid-state imaging device according to the present embodiment is a solid-state imaging device having a linear log characteristic photoelectric conversion characteristic having a linear characteristic on the low luminance side and a log characteristic on the high luminance side from the inflection point.

　固体撮像装置は、撮像素子１１０及び画像処理部１２０を備えている。撮像素子１１０及び画像処理部１２０は１つのＩＣチップ内に構成されていても良いし、別のＩＣチップとして構成されても良い。The solid-state imaging device includes animaging element 110 and animage processing unit 120. Theimage sensor 110 and theimage processing unit 120 may be configured in one IC chip or may be configured as separate IC chips.

　画像処理部１２０は、画像信号処理部１２１及び撮像素子制御部１２２を備えている。撮像素子制御部１２２は、ＳＹＳＣＬＫとレジスタ制御信号とを撮像素子１１０に出力し、撮像素子１１０を制御する。ＳＹＳＣＬＫは例えば図略の発振回路により生成される所定の周波数（例えば５４ＭＨｚ）を持つクロック信号である。レジスタ制御信号は、図２に示すタイミング制御部２２が備えている各種のレジスタにデータを書き込むための信号である。Theimage processing unit 120 includes an imagesignal processing unit 121 and an imagesensor control unit 122. The imagesensor control unit 122 outputs SYSCLK and the register control signal to theimage sensor 110 to control theimage sensor 110. SYSCLK is a clock signal having a predetermined frequency (for example, 54 MHz) generated by an oscillation circuit (not shown), for example. The register control signal is a signal for writing data to various registers included in the timing control unit 22 shown in FIG.

　撮像素子１１０は、第１チャネル信号ＣＨ１と第２チャネル信号ＣＨ２との２チャンネルの画像信号を画像信号処理部１２１に出力する。ここで、第１チャネル信号ＣＨ１は、図２に示す画素アレイ部２１の奇数列の画素から出力される画像信号であり、リニア特性を持つ画像信号Ｄ１とログ特性を持つ画像信号Ｄ２とを含む。第２チャネル信号ＣＨ２は、画素アレイ部２１の偶数列の画素から出力される画像信号であり、リニア特性を持つ画像信号Ｄ１のみを含む。Theimage sensor 110 outputs two-channel image signals of the first channel signal CH1 and the second channel signal CH2 to the imagesignal processing unit 121. Here, the first channel signal CH1 is an image signal output from the pixels in the odd-numbered columns of thepixel array unit 21 shown in FIG. 2, and includes an image signal D1 having linear characteristics and an image signal D2 having log characteristics. . The second channel signal CH2 is an image signal output from the pixels in the even-numbered columns of thepixel array unit 21, and includes only the image signal D1 having linear characteristics.

　画像信号処理部１２１は、第１チャネル信号ＣＨ１と第２チャネル信号ＣＨ２とに対して種々の画像処理を施し、画像信号Ｄ１と画像信号Ｄ２とのいずれか一方を最終的に出力画像信号Ｄ３として、外部装置に出力する。ここで、外部装置としては、例えば、液晶パネルや有機ＥＬパネル等の表示装置や、出力画像信号Ｄ３を保持するメモリ等が該当する。The imagesignal processing unit 121 performs various image processing on the first channel signal CH1 and the second channel signal CH2, and finally either one of the image signal D1 and the image signal D2 is used as the output image signal D3. Output to an external device. Here, the external device corresponds to, for example, a display device such as a liquid crystal panel or an organic EL panel, a memory that holds the output image signal D3, and the like.

　図２は、図１に示す撮像素子１１０の詳細な構成を示すブロック図である。撮像素子１１０は、画素アレイ部２１、タイミング制御部２２、ローデコーダ２３、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７、出力端子２８、ランプ波生成回路２９、及び入力端子２１０，２１１を備えている。FIG. 2 is a block diagram showing a detailed configuration of theimage sensor 110 shown in FIG. Theimage sensor 110 includes apixel array unit 21, a timing control unit 22, arow decoder 23, a columnADC array unit 24, acolumn decoder 25, asense amplifier 26, an LVDSserializer 27, anoutput terminal 28, a rampwave generation circuit 29, and an input terminal. 210 and 211 are provided.

　画素アレイ部２１は、Ｍ（２以上の整数）行×Ｎ（２以上の整数）列でマトリックス状に配列された複数の画素により構成されている。本実施の形態では、画素アレイ部２１は、リニア特性を持つ画像信号Ｄ１を出力するＰＤ画素（第１画素の一例）により構成される第１画素群と、ログ特性を持つ画像信号Ｄ２を出力するＳＣ画素（第２画素の一例）により構成される第２画素群とを含む。Thepixel array unit 21 is composed of a plurality of pixels arranged in a matrix with M (an integer of 2 or more) rows × N (an integer of 2 or more) columns. In the present embodiment, thepixel array unit 21 outputs a first pixel group composed of PD pixels (an example of a first pixel) that outputs an image signal D1 having linear characteristics, and an image signal D2 having log characteristics. And a second pixel group composed of SC pixels (an example of second pixels).

　ＰＤ画素は、撮像素子制御部１２２により、逆バイアスモードで駆動される。ここで、逆バイアスモードは、ＰＤ画素の受光素子を逆バイアス状態にしてリセットさせて露光させるモードである。逆バイアス状態とは、ＰＤ画素の受光素子のカソードをアノードよりも高電位にした状態を指す。なお、逆バイアスモードは、固体撮像装置を構成するフォトダイオードの駆動方法として従来から広く一般的に使用されているモードであり、フォトダイオードモードとも呼ばれている。PD pixels are driven in reverse bias mode by the imagesensor control unit 122. Here, the reverse bias mode is a mode in which exposure is performed by resetting the light receiving element of the PD pixel in a reverse bias state. The reverse bias state refers to a state in which the cathode of the light receiving element of the PD pixel is set to a higher potential than the anode. Note that the reverse bias mode is a mode that has been widely used in the past as a method for driving a photodiode constituting the solid-state imaging device, and is also referred to as a photodiode mode.

　一方、ＳＣ画素は、撮像素子制御部１２２により、ゼロバイアスモードで駆動される。ここで、ゼロバイアスモードは、第２画素の受光素子をゼロバイアス状態にしてリセットさせて露光させるモードである。ゼロバイアス状態とは、アノードとカソードとを同電位にした状態を指す。なお、ゼロバイアスモードは、太陽電池における受光素子の駆動方法と同じ駆動方法であるため、太陽電池モードとも呼ばれている。On the other hand, the SC pixel is driven in the zero bias mode by the imagesensor control unit 122. Here, the zero bias mode is a mode in which exposure is performed by resetting the light receiving element of the second pixel to a zero bias state. The zero bias state refers to a state where the anode and the cathode are at the same potential. The zero bias mode is also called a solar cell mode because it is the same driving method as the driving method of the light receiving element in the solar cell.

　タイミング制御部２２は、ＰＬＬ、タイミングジェネレータ（ＴＧ）、及びレジスタを備え、ローデコーダ２３、カラムＡＤＣアレイ部２４、及びカラムデコーダ２５を制御する。ＰＬＬは、必要に応じてＳＹＳＣＬＫを逓倍（例えば２逓倍）してＴＧに供給する。ＴＧはＰＬＬから供給された信号にしたがって、水平同期信号及び垂直同期信号等のタイミング信号を生成し、ローデコーダ２３、カラムＡＤＣアレイ部２４、及びカラムデコーダ２５に供給し、これらの動作を同期させる。The timing control unit 22 includes a PLL, a timing generator (TG), and a register, and controls therow decoder 23, the columnADC array unit 24, and thecolumn decoder 25. The PLL multiplies (for example, doubles) SYSCLK as necessary and supplies it to the TG. The TG generates a timing signal such as a horizontal synchronizing signal and a vertical synchronizing signal in accordance with the signal supplied from the PLL, and supplies the timing signal to therow decoder 23, the columnADC array unit 24, and thecolumn decoder 25 to synchronize their operations. .

　レジスタは、例えばローデコーダ２３が各画素に出力する各種の画素制御信号の波形を規定するためのデータを保持している。ここで、レジスタが保持するデータは、撮像素子制御部１２２から出力されるレジスタ制御信号によって書き込まれている。The register holds data for defining waveforms of various pixel control signals output to each pixel by therow decoder 23, for example. Here, data held by the register is written by a register control signal output from the imagesensor control unit 122.

　ローデコーダ２３は、例えば、垂直走査回路と、ドライバ回路とを備えている。垂直走査回路は、例えば、シフトレジスタにより構成され、タイミングジェネレータから出力される垂直同期信号をトリガーとして、画素アレイ部２１の各行をサイクリックに選択し、画素アレイ部２１を垂直走査する。ここで、ローデコーダ２３は、画素アレイ部２１を上側から下側に向けて１行ずつ、順次に選択してもよいし、画素アレイ部２１を下側から上側に向けて１行ずつ、順次に選択してもよい。Therow decoder 23 includes, for example, a vertical scanning circuit and a driver circuit. The vertical scanning circuit is configured by, for example, a shift register, and cyclically selects each row of thepixel array unit 21 using a vertical synchronization signal output from the timing generator as a trigger, and vertically scans thepixel array unit 21. Here, therow decoder 23 may sequentially select thepixel array unit 21 row by row from the upper side to the lower side, or sequentially row by pixel from the lower side to the upper side of thepixel array unit 21. You may choose.

　ドライバ回路は、タイミング制御部２２のレジスタに書き込まれたデータにしたがって画素制御信号を生成し、各画素に供給することで各画素を駆動させる。The driver circuit generates a pixel control signal according to the data written in the register of the timing control unit 22 and supplies the pixel control signal to each pixel to drive each pixel.

　カラムＡＤＣアレイ部２４は、画素アレイ部２１の各列に対応するＮ個のカラムＡＤＣ２１２を備えている。カラムＡＤＣ２１２は、画素アレイ部２１の各列に対応する垂直信号線Ｌ＿１を介して各列の画素と接続され、垂直走査回路により選択された行の画素から画像信号を読み出す。The columnADC array unit 24 includesN column ADCs 212 corresponding to the respective columns of thepixel array unit 21. Thecolumn ADC 212 is connected to the pixels of each column via the vertical signal line L_1 corresponding to each column of thepixel array unit 21, and reads the image signal from the pixel of the row selected by the vertical scanning circuit.

　本実施の形態では、カラムＡＤＣアレイ部２４は、画素アレイ部２１の下側に設けられたカラムＡＤＣアレイ部２４１と、画素アレイ部２１の上側に設けられたカラムＡＤＣアレイ部２４２とを備えている。In the present embodiment, the columnADC array unit 24 includes a columnADC array unit 241 provided on the lower side of thepixel array unit 21 and a column ADC array unit 242 provided on the upper side of thepixel array unit 21. Yes.

　カラムＡＤＣアレイ部２４１は、画素アレイ部２１の奇数列の画素から画像信号を読み出し、カラムＡＤＣアレイ部２４２は、画素アレイ部２１の偶数列の画素から画像信号を読み出す。なお、カラムＡＤＣアレイ部２４１からセンスアンプ２６１及びＬＶＤＳシリアライザ２７１を介して出力される画像信号が第１チャネル信号ＣＨ１であり、カラムＡＤＣアレイ部２４２からセンスアンプ２６２及びＬＶＤＳシリアライザ２７２を介して出力される画像信号が第２チャネル信号ＣＨ２である。The columnADC array unit 241 reads image signals from the pixels in the odd columns of thepixel array unit 21, and the column ADC array unit 242 reads the image signals from the pixels in the even columns of thepixel array unit 21. The image signal output from the columnADC array unit 241 via thesense amplifier 261 and theLVDS serializer 271 is the first channel signal CH1, and is output from the column ADC array unit 242 via thesense amplifier 262 and theLVDS serializer 272. The image signal is the second channel signal CH2.

　各画素は、１水平期間において、ノイズ成分のみからなる画像信号と、ノイズ成分にシグナル成分が加算された画像信号とを出力する。ここで、ノイズ成分のみからなる画像信号をノイズ成分信号と記述し、ノイズ成分にシグナル成分が加算された画像信号をノイズ・シグナル成分信号と記述する。Each pixel outputs an image signal consisting only of a noise component and an image signal obtained by adding a signal component to the noise component in one horizontal period. Here, an image signal consisting only of a noise component is described as a noise component signal, and an image signal obtained by adding a signal component to the noise component is described as a noise signal component signal.

　カラムＡＤＣ２１２は、相関二重サンプリング回路及びＡＤ変換回路を含む。相関二重サンプリング回路は、画素から出力されたノイズ成分信号及びノイズ・シグナル成分信号に対して相関二重サンプリング処理を行う。これにより、ノイズ・シグナル成分信号とノイズ成分信号との差分が求められ、ノイズ・シグナル成分信号に含まれるノイズ成分が除去され、シグナル成分のみから構成される画像信号であるシグナル成分信号が生成される。Thecolumn ADC 212 includes a correlated double sampling circuit and an AD conversion circuit. The correlated double sampling circuit performs correlated double sampling processing on the noise component signal and the noise signal component signal output from the pixel. As a result, the difference between the noise signal component signal and the noise component signal is obtained, the noise component contained in the noise signal component signal is removed, and a signal component signal that is an image signal composed only of the signal component is generated. The

　ＡＤ変換回路は、相関二重サンプリング回路により生成されたシグナル成分信号をＡＤ変換（アナログデジタル変換）して保持する。具体的には、ＡＤ変換回路は、相関二重サンプリング回路からシグナル成分信号が入力されると、ランプ波生成回路２９から出力されるランプ信号のレベルがシグナル成分信号のレベルを超えるまでの時間をカウントし、アナログのシグナル成分信号をＡＤ変換する。本実施の形態では、シグナル成分信号は、例えば１４ビットのデジタルデータに変換される。The AD conversion circuit holds the signal component signal generated by the correlated double sampling circuit after AD conversion (analog-digital conversion). Specifically, when the signal component signal is input from the correlated double sampling circuit, the AD conversion circuit determines the time until the level of the ramp signal output from the rampwave generation circuit 29 exceeds the level of the signal component signal. The analog signal component signal is AD converted. In the present embodiment, the signal component signal is converted into, for example, 14-bit digital data.

　カラムデコーダ２５は、カラムＡＤＣアレイ部２４１の下側に設けられたカラムデコーダ２５１と、カラムＡＤＣアレイ部２４２の上側に設けられたカラムデコーダ２５２とを備えている。Thecolumn decoder 25 includes a column decoder 251 provided below the columnADC array unit 241 and acolumn decoder 252 provided above the column ADC array unit 242.

　カラムデコーダ２５１は、例えばシフトレジスタにより構成され、タイミング制御部２２から出力される水平同期信号に同期した列選択信号を出力することで、１水平走査期間において、各列のカラムＡＤＣ２１２をサイクリックに選択し、カラムＡＤＣアレイ部２４１を水平走査し、各列のカラムＡＤＣ２１２が保持するデジタルの画像信号をセンスアンプ２６１に順次に出力させる。なお、カラムデコーダ２５２は、カラムデコーダ２５１と同一であるため、説明を省略する。The column decoder 251 is composed of, for example, a shift register, and outputs a column selection signal synchronized with the horizontal synchronization signal output from the timing control unit 22 to cyclically select thecolumn ADC 212 of each column in one horizontal scanning period. Then, the columnADC array unit 241 is horizontally scanned, and the digital image signals held by thecolumn ADC 212 of each column are sequentially output to thesense amplifier 261. Note that thecolumn decoder 252 is the same as the column decoder 251, and thus the description thereof is omitted.

　センスアンプ２６は、カラムＡＤＣアレイ部２４１の後段に設けられたセンスアンプ２６１と、カラムＡＤＣアレイ部２４２の後段に設けられたセンスアンプ２６２とを備えている。Thesense amplifier 26 includes asense amplifier 261 provided at the subsequent stage of the columnADC array unit 241 and asense amplifier 262 provided at the subsequent stage of the column ADC array unit 242.

　センスアンプ２６１は、カラムＡＤＣアレイ部２４１から水平信号線Ｌ＿２を介して出力されるデジタルの画像信号を増幅し、ＬＶＤＳシリアライザ２７１に出力する。本実施の形態では、カラムＡＤＣ２１２は、１４ビットのデジタルの画像信号を生成し、各ビットの信号の位相を１８０度ずらし、位相が１８０度ずらされた信号と、位相がずらされていない信号とからなる合計２８個の信号をセンスアンプ２６１に出力する。Thesense amplifier 261 amplifies a digital image signal output from the columnADC array unit 241 via the horizontal signal line L_2, and outputs the amplified signal to theLVDS serializer 271. In this embodiment, thecolumn ADC 212 generates a 14-bit digital image signal, shifts the phase of each bit signal by 180 degrees, and outputs a signal whose phase is shifted by 180 degrees and a signal whose phase is not shifted. 28 signals in total are output to thesense amplifier 261.

　よって、カラムＡＤＣアレイ部２４１とセンスアンプ２６１とを接続する水平信号線Ｌ＿２は、合計２８本となる。そして、センスアンプ２６１は、２８本の水平信号線Ｌ＿２を流れる信号をそれぞれ増幅して、各信号の波形を成形してＬＶＤＳシリアライザ２７１に出力する。センスアンプ２６２は、センスアンプ２６１と同一構成であるため、説明を省略する。Therefore, the total number of horizontal signal lines L_2 connecting the columnADC array unit 241 and thesense amplifier 261 is 28. Thesense amplifier 261 amplifies the signals flowing through the 28 horizontal signal lines L_2, shapes the waveform of each signal, and outputs the waveform to theLVDS serializer 271. Since thesense amplifier 262 has the same configuration as that of thesense amplifier 261, description thereof is omitted.

　ＬＶＤＳシリアライザ２７１は、ＬＶＤＳ（Low Voltage differential signaling）規格に準拠したシリアライザであり、センスアンプ２６１から２８本の水平信号線Ｌ＿２を介してパラレルで出力される信号を差動増幅して１４ビットの信号とし、シリアルに変換して出力端子２８１に出力する。ＬＶＤＳシリアライザ２７２は、ＬＶＤＳシリアライザ２７１と同一構成であるため、説明を省略する。TheLVDS serializer 271 is a serializer compliant with the LVDS (Low Voltage differential signaling) standard, and differentially amplifies a signal output in parallel via the 28 horizontal signal lines L_2 from thesense amplifier 261 to provide a 14-bit signal. And converted to serial and output to theoutput terminal 281. Since theLVDS serializer 272 has the same configuration as theLVDS serializer 271, description thereof is omitted.

　出力端子２８は、ＬＶＤＳシリアライザ２７１の後段に設けられた出力端子２８１と、ＬＶＤＳシリアライザ２７２の後段に設けられた出力端子２８２とを備えている。Theoutput terminal 28 includes anoutput terminal 281 provided at the subsequent stage of theLVDS serializer 271 and anoutput terminal 282 provided at the subsequent stage of theLVDS serializer 272.

　出力端子２８１は、ＬＶＤＳシリアライザ２７１からの画像信号を第１チャネル信号ＣＨ１として画像信号処理部１２１に出力する。出力端子２８２は、ＬＶＤＳシリアライザ２７２からの画像信号を第２チャネル信号ＣＨ２として画像信号処理部１２１に出力する。Theoutput terminal 281 outputs the image signal from theLVDS serializer 271 to the imagesignal processing unit 121 as the first channel signal CH1. Theoutput terminal 282 outputs the image signal from theLVDS serializer 272 to the imagesignal processing unit 121 as the second channel signal CH2.

　ランプ波生成回路２９は、一定の傾きを持って直線状に変化するランプ信号を生成して、各カラムＡＤＣ２１２に出力する。入力端子２１０は、撮像素子制御部１２２から供給されるＳＹＳＣＬＫが入力され、タイミング制御部２２に出力する。入力端子２１１は、撮像素子制御部１２２から供給されるレジスタ制御信号が入力され、タイミング制御部２２に出力する。The rampwave generation circuit 29 generates a ramp signal that changes linearly with a certain inclination and outputs the ramp signal to eachcolumn ADC 212. Theinput terminal 210 receives SYSCLK supplied from the imagesensor control unit 122 and outputs it to the timing control unit 22. Theinput terminal 211 receives a register control signal supplied from the imagesensor control unit 122 and outputs the register control signal to the timing control unit 22.

　図３（Ａ）～（Ｃ）は、図２に示す画素アレイ部２１の画素の配列を示した図である。図３（Ａ）～（Ｃ）において、ＰＤ画素（第１画素の一例）はリニア特性の画像信号Ｄ１を出力する画素であり、ＳＣ画素はログ特性の画像信号Ｄ２を出力する画素である。FIGS. 3A to 3C are diagrams showing the pixel arrangement of thepixel array unit 21 shown in FIG. 3A to 3C, a PD pixel (an example of a first pixel) is a pixel that outputs an image signal D1 with linear characteristics, and an SC pixel is a pixel that outputs an image signal D2 with log characteristics.

　なお、図２に示す画素アレイ部２１は、図３（Ａ）～（Ｃ）に示す４行×４列の合計１６個の画素が単位画素アレイ３１とされ、この単位画素アレイ３１がマトリックス状に配列されて構成されている。In thepixel array section 21 shown in FIG. 2, a total of 16 pixels of 4 rows × 4 columns shown in FIGS. 3A to 3C are used as aunit pixel array 31, and theunit pixel array 31 is formed in a matrix. It is arranged and arranged.

　図３（Ａ）～（Ｃ）に示す単位画素アレイ３１は、ＰＤ画素３個につき、ＳＣ画素１個の割合で配列されている。つまり、単位画素アレイ３１は、ＰＤ画素の解像度がＳＣ画素の解像度よりも高くされている。具体的には、奇数行は全列がＰＤ画素で構成され、偶数行は奇数列がＳＣ画素で構成され、偶数列がＰＤ画素で構成されている。これは、本実施の形態では、主にリニア特性で被写体を撮像することが想定されており、リニア特性の画像信号を高解像度で取得したいからである。Theunit pixel array 31 shown in FIGS. 3A to 3C is arranged at a ratio of one SC pixel for every three PD pixels. That is, in theunit pixel array 31, the resolution of the PD pixel is higher than the resolution of the SC pixel. Specifically, all the odd-numbered rows are composed of PD pixels, the even-numbered rows are composed of odd-numbered columns with SC pixels, and the even-numbered columns are composed of PD pixels. This is because in the present embodiment, it is assumed that the subject is mainly imaged with linear characteristics, and it is desired to acquire an image signal with linear characteristics with high resolution.

　但し、これは一例であり、主にログ特性で被写体を撮像するような場合は、例えばＳＣ画素３個につきＰＤ画素１個の割合でＳＣ画素とＰＤ画素とを配列すればよい。これにより、ＳＣ画素の解像度がＰＤ画素の解像度よりも高くなり、ログ特性の画像信号を高解像度で取得することができる。However, this is only an example, and in the case where the subject is mainly imaged with log characteristics, for example, the SC pixel and the PD pixel may be arranged at a ratio of one PD pixel per three SC pixels. As a result, the resolution of the SC pixel becomes higher than the resolution of the PD pixel, and an image signal with log characteristics can be acquired at a high resolution.

　また、ＰＤ画素１個につきＳＣ画素１個の割合で、ＳＣ画素とＰＤ画素とを配列し、ＳＣ画素の解像度とＰＤ画素の解像度とを等しくしてもよい。この場合、被写体をリニア特性とログ特性とを均等に用いて撮像する用途に有用である。Further, the SC pixel and the PD pixel may be arranged at a ratio of one SC pixel per PD pixel, and the resolution of the SC pixel and the resolution of the PD pixel may be made equal. In this case, the present invention is useful for imaging a subject using linear characteristics and log characteristics equally.

　図３（Ａ）に示す単位画素アレイ３１は、ＰＤ画素及びＳＣ画素をそれぞれＲ、Ｇ、Ｂの３色のＰＤ画素及びＳＣ画素で構成したことを特徴としている。この場合、ＰＤ画素及びＳＣ画素は、共にフルカラーの画像信号を生成することができる。Theunit pixel array 31 shown in FIG. 3A is characterized in that the PD pixel and the SC pixel are composed of PD pixels and SC pixels of three colors of R, G, and B, respectively. In this case, both the PD pixel and the SC pixel can generate a full-color image signal.

　なお、ＲのＰＤ画素及びＲのＳＣ画素を実現するには、ＰＤ画素及びＳＣ画素を構成する受光素子の受光面にＲのカラーフィルタを配置すればよい。Ｇ、ＢのＰＤ画素及びＧ、ＢのＳＣ画素も同様に、受光素子の受光面に、Ｇ、Ｂのカラーフィルタを配置すればよい。Ｒ、Ｇ、Ｂのカラーフィルタは、それぞれ、Ｒ、Ｇ、Ｂの波長帯の光を透過させるフィルタである。In order to realize the R PD pixel and the R SC pixel, an R color filter may be disposed on the light receiving surface of the light receiving element constituting the PD pixel and the SC pixel. Similarly, the G and B color filters may be arranged on the light receiving surface of the light receiving element in the G and B PD pixels and the G and B SC pixels. The R, G, and B color filters are filters that transmit light in the R, G, and B wavelength bands, respectively.

　図３（Ａ）に示す単位画素アレイ３１において、１、３行目はＲのＰＤ画素とＧのＰＤ画素とが交互に配置されている。２行目は１列目にＲのＳＣ画素が配列され、２列目にＢのＰＤ画素が配列され、３列目にＧのＳＣ画素が配列され、４列目にＢのＳＣ画素が配列されている。４行目は１列目にＧのＳＣ画素が配列され、２列目にＢのＰＤ画素が配列され、３列目にＢのＳＣ画素が配列され、４列目にＢのＳＣ画素が配列されている。In theunit pixel array 31 shown in FIG. 3A, R PD pixels and G PD pixels are alternately arranged in the first and third rows. In the second row, R SC pixels are arranged in the first column, B PD pixels are arranged in the second column, G SC pixels are arranged in the third column, and B SC pixels are arranged in the fourth column. Has been. In the fourth row, the G SC pixel is arranged in the first column, the B PD pixel is arranged in the second column, the B SC pixel is arranged in the third column, and the B SC pixel is arranged in the fourth column. Has been.

　図３（Ｂ）の単位画素アレイ３１は、ＰＤ画素をＲ、Ｇ、Ｂのカラーの画素で構成し、ＳＣ画素をホワイト（Ｗ）の画素で構成したことを特徴としている。ここで、Ｗの画素は、カラーフィルタが設けられていない画素である。この場合、ＰＤ画素からはＲ、Ｇ、Ｂのカラーの画像信号が得られるが、ＳＣ画素からは白の画像信号が得られる。なお、高輝度の被写体は概ね白であるため、ＳＣ画素から白の画像信号のみ取得するようにしても問題はない。また、ＳＣ画素から得られた白の画像信号からＲ，Ｇ，Ｂの色情報を再現するには、近傍に配置されたＰＤ画素の各色の画像信号の情報を用いればよい。Theunit pixel array 31 in FIG. 3B is characterized in that the PD pixel is composed of R, G, and B color pixels, and the SC pixel is composed of white (W) pixels. Here, the W pixel is a pixel in which no color filter is provided. In this case, although R, G, and B color image signals are obtained from the PD pixels, white image signals are obtained from the SC pixels. Note that since a high-luminance subject is generally white, there is no problem even if only a white image signal is acquired from the SC pixel. In addition, in order to reproduce the R, G, B color information from the white image signal obtained from the SC pixel, information on the image signal of each color of the PD pixel arranged in the vicinity may be used.

　図３（Ｃ）に示す単位画素アレイ３１は、ＳＣ画素を全てＧの画素で構成したことを特徴とする。この場合、ＰＤ画素からは、カラーの画像信号が得られるが、ＳＣ画素からはＧのみの画像信号が得られる。この構成は、例えば、高輝度側にＧの成分の光を多く含む被写体を撮像する場合に有用である。Theunit pixel array 31 shown in FIG. 3C is characterized in that all SC pixels are composed of G pixels. In this case, a color image signal is obtained from the PD pixel, but only a G image signal is obtained from the SC pixel. This configuration is useful, for example, when imaging a subject that contains a large amount of G component light on the high luminance side.

　なお、図３（Ａ）～（Ｃ）の単位画素アレイ３１では、Ｒ、Ｇ、Ｂの画素からなる原色カラーフィルタを採用したが、例えば、Ｃ（シアン）、Ｍ（マゼンタ）、Ｙ（イエロー）の補色カラーフィルタを使用した場合でも、同様の考え方で、ＰＤ画素、ＳＣ画素を配置することができる。具体的には、図３（Ａ）～（Ｃ）において、Ｒ、Ｇ、Ｂを例えばＣ、Ｙ、Ｍに置き換えればよい。3A to 3C employ primary color filters composed of R, G, and B pixels. For example, C (cyan), M (magenta), and Y (yellow). Even when the complementary color filter of () is used, PD pixels and SC pixels can be arranged in the same way. Specifically, in FIGS. 3A to 3C, R, G, and B may be replaced with C, Y, and M, for example.

　補色カラーフィルタは、一般的に原色カラーフィルタに比べて感度が高い。そのため、感度を優先する場合は、補色カラーフィルタを採用すればよい。但し、補色カラーフィルタを採用した場合、Ｃ、Ｙ、Ｍの画像信号をＲ、Ｇ、Ｂの画像信号に変換する色変換処理が必要になることもあるため、処理コストの低下を図るという観点からは、原色カラーフィルタを採用することが好ましい。Complementary color filters are generally more sensitive than primary color filters. Therefore, when priority is given to sensitivity, a complementary color filter may be employed. However, when a complementary color filter is employed, a color conversion process for converting C, Y, and M image signals into R, G, and B image signals may be required, so that the processing cost is reduced. Is preferably a primary color filter.

　図４（Ａ）は、図２に示す撮像素子１１０において、画素アレイ部２１として図３（Ａ）の単位画素アレイ３１を採用した場合の固体撮像装置のタイミングチャートである。まず、タイミング制御部２２から垂直同期信号（Ｖｓｙｎｃ）と１回目の水平同期信号（Ｈｓｙｎｃ）とが出力されると、期間Ｔ１が開始される。期間Ｔ１では、画素アレイ部２１の１行目の各列の画素の画像信号が順次に出力される。以後、２～Ｍ回目のＨｓｙｎｃが出力されるたびに、期間Ｔ２～期間ＴＭが開始され、画素アレイ部２１の２～Ｍ行目の画像信号が出力される。4A is a timing chart of the solid-state imaging device when theunit pixel array 31 of FIG. 3A is adopted as thepixel array unit 21 in theimaging device 110 shown in FIG. First, when the vertical synchronization signal (Vsync) and the first horizontal synchronization signal (Hsync) are output from the timing control unit 22, the period T1 is started. In the period T1, image signals of pixels in each column of the first row of thepixel array unit 21 are sequentially output. Thereafter, each time the 2nd to Mth Hsyncs are output, the period T2 to the period TM are started, and the 2nd to Mth row image signals of thepixel array unit 21 are output.

　図３（Ａ）の例では、１行目の奇数列はＲのＰＤ画素が配列され、１行目の偶数列はＧのＰＤ画素が配列されている。したがって、期間Ｔ１では、第１チャネル信号ＣＨ１として、ＲのＰＤ画素の画像信号Ｄ１が出力され、第２チャネル信号ＣＨ２として、ＧのＰＤ画素の画像信号Ｄ１が出力されている。In the example of FIG. 3A, R PD pixels are arranged in the first odd-numbered column, and G PD pixels are arranged in the first even-numbered column. Therefore, in the period T1, the image signal D1 of the R PD pixel is output as the first channel signal CH1, and the image signal D1 of the G PD pixel is output as the second channel signal CH2.

　また、図３（Ａ）の例では、２行目の奇数列はＲのＳＣ画素とＧのＳＣ画素とが交互に配列され、２行目の偶数列はＢのＰＤ画素が配列されている。Further, in the example of FIG. 3A, in the second odd-numbered column, R SC pixels and G SC pixels are alternately arranged, and in the second even-numbered column, B PD pixels are arranged. .

　よって、期間Ｔ２では、第１チャネル信号ＣＨ１として、ＲのＳＣ画素の画像信号Ｄ２とＧのＳＣ画素の画像信号Ｄ２とが交互に出力され、第２チャネル信号ＣＨ２として、ＢのＰＤ画素の画像信号Ｄ１が出力されている。Therefore, in the period T2, the R SC pixel image signal D2 and the G SC pixel image signal D2 are alternately output as the first channel signal CH1, and the B PD pixel image is output as the second channel signal CH2. The signal D1 is output.

　また、図３（Ａ）の例では、３行目の奇数列はＲのＰＤ画素が配列され、３行目の偶数列はＧのＰＤ画素が配列されている。Further, in the example of FIG. 3A, R PD pixels are arranged in the third odd-numbered column, and G PD pixels are arranged in the third even-numbered column.

　よって、期間Ｔ３では、第１チャネル信号ＣＨ１として、ＲのＰＤ画素の画像信号Ｄ１が出力され、第２チャネル信号ＣＨ２として、ＧのＰＤ画素の画像信号Ｄ１が出力されている。Therefore, in the period T3, the image signal D1 of the R PD pixel is output as the first channel signal CH1, and the image signal D1 of the G PD pixel is output as the second channel signal CH2.

　また、図３（Ａ）の例では、４行目の奇数列はＧのＳＣ画素とＢのＳＣ画素とが交互に配列され、４行目の偶数列はＢのＰＤ画素が配列されている。Further, in the example of FIG. 3A, the fourth row of odd columns has G SC pixels and B SC pixels arranged alternately, and the fourth row of even columns has B PD pixels arranged. .

　よって、期間Ｔ４では、第１チャネル信号ＣＨ１として、ＧのＰＤ画素の画像信号Ｄ１とＢのＳＣ画素の画像信号Ｄ２とが交互に出力され、第２チャネル信号ＣＨ２として、ＢのＰＤ画素の画像信号Ｄ１が出力されている。以後、期間Ｔ１～Ｔ４の画像信号の出力パターンが繰り返され、全行の画素の画像信号が出力される。Therefore, in the period T4, the image signal D1 of the G PD pixel and the image signal D2 of the B SC pixel are alternately output as the first channel signal CH1, and the image of the B PD pixel is output as the second channel signal CH2. The signal D1 is output. Thereafter, the output pattern of the image signals in the periods T1 to T4 is repeated, and the image signals of the pixels in all rows are output.

　図４（Ｂ）は、図２に示す撮像素子１１０を１線読み出しの撮像素子で構成した場合の固体撮像装置のタイミングチャートである。ここで、１線読み出しの撮像素子とは、図２において、画像信号の出力系統を１つにしたものである。具体的には、１線読み出しの撮像素子は、カラムＡＤＣアレイ部２４、カラムデコーダ２５、センスアンプ２６、ＬＶＤＳシリアライザ２７、及び出力端子２８を１つとし、各行の画素の画像信号を１列目～Ｎ列目の順で順次に出力する。FIG. 4B is a timing chart of the solid-state imaging device when theimaging device 110 shown in FIG. Here, the one-line readout image sensor is one in which the output system of image signals is one in FIG. Specifically, the image sensor for one-line readout has a columnADC array unit 24, acolumn decoder 25, asense amplifier 26, anLVDS serializer 27, and anoutput terminal 28, and the image signals of the pixels in each row are in the first column. Output sequentially in order of the Nth column.

　なお、図４（Ｂ）のタイミングチャートでは、画素アレイ部２１として、図３（Ａ）に示す単位画素アレイ３１が採用されている。図３（Ａ）に示すように１行目は、ＲのＰＤ画素とＧのＰＤ画素とが交互に配列されている。よって、期間Ｔ１では、ＲのＰＤ画素の画像信号Ｄ１とＧのＰＤ画素の画像信号Ｄ１とが交互に出力されている。In the timing chart of FIG. 4B, theunit pixel array 31 shown in FIG. As shown in FIG. 3A, in the first row, R PD pixels and G PD pixels are alternately arranged. Therefore, in the period T1, the image signal D1 of the R PD pixel and the image signal D1 of the G PD pixel are alternately output.

　また、図３（Ａ）に示すように、２行目は、１～４列目において、それぞれ、ＲのＳＣ画素とＢのＳＣ画素とＧのＳＣ画素とＢのＰＤ画素とが配列されている。Further, as shown in FIG. 3A, in the second row in the first to fourth columns, R SC pixels, B SC pixels, G SC pixels, and B PD pixels are arranged, respectively. Yes.

　よって、期間Ｔ２では、ＲのＳＣ画素の画像信号Ｄ２と、ＢのＰＤ画素の画像信号Ｄ１と、ＧのＳＣ画素の画像信号Ｄ２と、ＢのＰＤ画素の画像信号Ｄ１とが順次に出力されている。Therefore, in the period T2, the image signal D2 of the R SC pixel, the image signal D1 of the B PD pixel, the image signal D2 of the G SC pixel, and the image signal D1 of the B PD pixel are sequentially output. ing.

　また、図３（Ａ）に示すように、３行目は、ＲのＰＤ画素とＧのＰＤ画素とが交互配列されている。Also, as shown in FIG. 3A, in the third row, R PD pixels and G PD pixels are alternately arranged.

　よって、期間Ｔ３では、ＲのＰＤ画素の画像信号Ｄ１と、ＧのＰＤ画素の画像信号Ｄ１とが交互に出力されている。Therefore, in the period T3, the image signal D1 of the R PD pixel and the image signal D1 of the G PD pixel are alternately output.

　また、図３（Ａ）に示すように、４行目は、１～４列目において、それぞれ、ＧのＳＣ画素とＢのＰＤ画素とＢのＳＣ画素とＢのＰＤ画素とが配列されている。Further, as shown in FIG. 3A, in the fourth row, in the first to fourth columns, the G SC pixel, the B PD pixel, the B SC pixel, and the B PD pixel are arranged, respectively. Yes.

　よって、期間Ｔ４では、ＲのＳＣ画素の画像信号Ｄ２と、ＢのＰＤ画素の画像信号Ｄ１と、ＢのＳＣ画素の画像信号Ｄ２と、ＢのＰＤ画素の画像信号Ｄ１とが順次に出力されている。Therefore, in the period T4, the image signal D2 of the R SC pixel, the image signal D1 of the B PD pixel, the image signal D2 of the B SC pixel, and the image signal D1 of the B PD pixel are sequentially output. ing.

　なお、図４（Ａ）に示す２線読み出しでは、奇数列の画像信号と偶数列の画像信号とが同時に出力されている。そのため、２線読み出しの場合は、図４（Ｂ）に示す１線読み出しの場合に比べ、Ｈｓｙｎｃの間隔が１／２になる。したがって、２線読み出しを採用した場合、１線読み出しを採用した場合に比べて、画像信号の読み出し期間を１／２に短縮することができる。In the two-line readout shown in FIG. 4A, an odd-numbered image signal and an even-numbered image signal are output simultaneously. Therefore, in the case of 2-line reading, the Hsync interval is halved compared to the case of 1-line reading shown in FIG. Therefore, when the two-line readout is adopted, the image signal readout period can be shortened to ½ compared to the case where the one-line readout is adopted.

　図５は、図３に示すＰＤ画素の画素回路の回路図である。図５に示す画素回路は、受光素子（以下、“ＰＤ”と記述する。）、転送トランジスタＴＸ（以下、“ＴＸ”と記述する。）、リセットトランジスタＲＳＴ（以下、“ＲＳＴ”と記述する。）、増幅トランジスタＳＦ（以下、“ＳＦ”と記述する。）、行選択トランジスタＳＥＬ（以下、“ＳＥＬ”と記述する。）、及び浮遊拡散層ＦＤ（以下、“ＦＤ”と記述する。ＦＤ：Floating Diffusion）を備えている。FIG. 5 is a circuit diagram of the pixel circuit of the PD pixel shown in FIG. The pixel circuit shown in FIG. 5 is described as a light receiving element (hereinafter referred to as “PD”), a transfer transistor TX (hereinafter referred to as “TX”), and a reset transistor RST (hereinafter referred to as “RST”). ), Amplification transistor SF (hereinafter referred to as “SF”), row selection transistor SEL (hereinafter referred to as “SEL”), and floating diffusion layer FD (hereinafter referred to as “FD”. FD: Floating Diffusion).

　ＰＤは埋込型のフォトダイオードにより構成され、リセット時において、ＲＳＴ及びＴＸがオンされ、アノードに負の駆動電圧ＰＶＳＳ（以下、“ＰＶＳＳ”と記述する）が印加され、カソードに正の駆動電圧ＡＶＤＤ（以下、“ＡＶＤＤ”と記述する）が印加される。これにより、ＰＤは逆バイアス状態でリセットされ、ＰＤ画素は逆バイアスモードで駆動される。The PD is composed of an embedded photodiode, and at reset, RST and TX are turned on, a negative drive voltage PVSS (hereinafter referred to as “PVSS”) is applied to the anode, and a positive drive voltage is applied to the cathode. AVDD (hereinafter referred to as “AVDD”) is applied. As a result, the PD is reset in the reverse bias state, and the PD pixel is driven in the reverse bias mode.

　ＴＸは、例えばｎＭＯＳ（negative channel Metal Oxide Semiconductor）により構成され、ＰＤにより蓄積された信号電荷をＦＤに転送する。ＴＸのゲートには、ＴＸをオン、オフするための転送制御信号φＴＸ（画素制御信号の一例、以下、“φＴＸ”と記述する。）が入力される。ＴＸのドレインは、ＦＤを介してＲＳＴに接続されている。φＴＸがローレベル（以下、“Ｌｏ”と記述する。）になるとＴＸのゲートが閉じてＴＸがオフし、φＴＸがハイレベル（以下、“Ｈｉ”と記述する。）になると、ＴＸのゲートが開いてＴＸがオンする。なお、φＴＸは、ローデコーダ２３から出力される。TX is composed of, for example, an nMOS (negative channel, metal, oxide, semiconductor), and transfers signal charges accumulated in the PD to the FD. A transfer control signal φTX (an example of a pixel control signal, hereinafter referred to as “φTX”) for turning on / off TX is input to the gate of TX. The drain of TX is connected to RST via FD. When φTX goes low (hereinafter referred to as “Lo”), the TX gate closes and TX turns off, and when φTX goes high (hereinafter referred to as “Hi”), the TX gate turns off. Open and TX turns on. Note that φTX is output from therow decoder 23.

　ＦＤは、ＰＤから転送された信号電荷を蓄積する。これにより、ＦＤには信号電荷に応じた電圧が現れる。FD accumulates signal charges transferred from PD. As a result, a voltage corresponding to the signal charge appears in the FD.

　ＲＳＴは、例えばｎＭＯＳにより構成され、ＦＤをリセットし、ＦＤに蓄積された信号電荷をＦＤの外部に排出する。ＲＳＴのゲートには、ＲＳＴをオン、オフするためのリセット信号φＲＳＴ＿ＦＤ（画素制御信号の一例、以下、“φＲＳＴ＿ＦＤ”と記述する。）が入力され、ドレインに正の駆動電圧ＡＶＤＤ（以下、“ＡＶＤＤ”と記述する。）が入力され、ソースがＦＤを介してＳＦのゲートに接続されている。そして、ＲＳＴは、φＲＳＴ＿ＦＤ＝Ｈｉになると、オンしてＦＤをリセットし、φＲＳＴ＝Ｌｏになるとオフする。RST is composed of, for example, an nMOS, resets the FD, and discharges signal charges accumulated in the FD to the outside of the FD. A reset signal φRST_FD (an example of a pixel control signal, hereinafter referred to as “φRST_FD”) for turning on / off RST is input to the gate of RST, and a positive drive voltage AVDD (hereinafter referred to as “AVDD”) is input to the drain. Is written), and the source is connected to the gate of the SF through the FD. The RST is turned on to reset the FD when φRST_FD = Hi, and turned off when φRST = Lo.

　なお、ＡＶＤＤ、ＰＶＳＳは図略の電圧源から出力され、φＲＳＴ＿ＦＤは、ローデコーダ２３から出力される。AVDD and PVSS are output from a voltage source (not shown), and φRST_FD is output from therow decoder 23.

　ＳＦは、例えばｎＭＯＳにより構成され、ゲートがＦＤを介してＴＸ及びＲＳＴに接続され、ドレインにＡＶＤＤが入力され、ソースがＳＥＬに接続されている。そして、ＳＦはＦＤに現れる電圧を電流増幅してＳＥＬに出力する。SF is composed of, for example, an nMOS, the gate is connected to TX and RST via FD, AVDD is input to the drain, and the source is connected to SEL. The SF amplifies the voltage appearing on the FD and outputs it to the SEL.

　ＳＥＬは、例えばｎＭＯＳにより構成され、ゲートに行選択信号φＶＳＥＮ（画素制御信号の一例、以下、“φＶＳＥＮ”と記述する。）が入力され、ドレインがＳＦに接続され、ソースが垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に接続されている。そして、ＳＥＬは、ＳＦにより電流増幅された電圧を画像信号として、垂直信号線Ｌ＿１を介して対応する列のカラムＡＤＣ２１２に出力する。ここで、φＶＳＥＮはローデコーダ２３から出力される。The SEL is composed of, for example, an nMOS, and a row selection signal φVSEN (an example of a pixel control signal, hereinafter referred to as “φVSEN”) is input to the gate, the drain is connected to SF, and the source is the vertical signal line L_1. To thecolumn ADC 212 of the corresponding column. The SEL outputs the voltage amplified by the SF as an image signal to thecolumn ADC 212 in the corresponding column via the vertical signal line L_1. Here, φVSEN is output from therow decoder 23.

　図６は、図５に示すＰＤ画素の光電変換特性の一例を示したグラフであり、縦軸はシグナル成分信号示し、横軸は入射光強度を示している。なお、図６では、横軸は対数軸である。図６に示すように、ＰＤ画素は、入射光強度が増大するにつれて、シグナル成分信号が線形に増大するリニア特性の光電変換特性を持っていることが分かる。なお、図６では、横軸が対数軸であるため、図６に示すような曲線が入射光強度に対して線形な出力となる。また、図６では、入射光強度がＬ１以上の領域では、シグナル成分信号は一定のレベルを維持しており、飽和していることが分かる。また、図６に示すようにリニア特性の傾きは大きいことが分かる。したがって、リニア特性は、ダイナミックレンジは狭いが、感度が高いという特性を持っていることが分かる。FIG. 6 is a graph showing an example of the photoelectric conversion characteristics of the PD pixel shown in FIG. 5, where the vertical axis indicates the signal component signal and the horizontal axis indicates the incident light intensity. In FIG. 6, the horizontal axis is a logarithmic axis. As shown in FIG. 6, the PD pixel has a linear photoelectric conversion characteristic in which the signal component signal increases linearly as the incident light intensity increases. In FIG. 6, since the horizontal axis is a logarithmic axis, a curve as shown in FIG. 6 is a linear output with respect to the incident light intensity. In FIG. 6, it can be seen that the signal component signal is maintained at a constant level and saturated in the region where the incident light intensity is L1 or more. Further, it can be seen that the slope of the linear characteristic is large as shown in FIG. Therefore, it can be seen that the linear characteristic has a characteristic that the dynamic range is narrow but the sensitivity is high.

　従来の固体撮像装置では、図５に示すＰＤ画素において、ＴＸのゲートにＨｉとＬｏとの中間のレベルを持つ中間電圧を印加した状態でＰＤ画素を露光させて、リニアログ特性を実現していた。In the conventional solid-state imaging device, in the PD pixel shown in FIG. 5, the PD pixel is exposed with an intermediate voltage having an intermediate level between Hi and Lo applied to the TX gate to realize linear log characteristics. .

　ＴＸのゲートに中間電圧を印加し、ＴＸのゲートを半開状態にすると、ＰＤに蓄積される信号電荷は一定の量を超えるまでは、ＴＸのエネルギー障壁を越えることができず、リニア特性で蓄積される。When an intermediate voltage is applied to the TX gate and the TX gate is in a half-open state, the signal charge accumulated in the PD cannot exceed the TX energy barrier until it exceeds a certain amount, and is accumulated with linear characteristics. Is done.

　一方、ＰＤに蓄積される信号電荷が一定の量を超えると、信号電荷の一部がＴＸのエネルギー障壁を越えてＴＸ側に漏れ出るため、ＰＤは信号電荷を漏らしつつ蓄積し、ログ特性で信号電荷を蓄積する。これにより、ＰＤ画素は、低輝度がリニア特性、高輝度側がログ特性のリニアログ特性を持つことになる。On the other hand, if the signal charge accumulated in the PD exceeds a certain amount, a part of the signal charge leaks over the TX energy barrier and leaks to the TX side. Therefore, the PD accumulates while leaking the signal charge, and has log characteristics. Accumulate signal charge. As a result, the PD pixel has a linear log characteristic in which the low luminance has a linear characteristic and the high luminance side has a log characteristic.

　ここで、ＰＤ画素は、リニア特性で信号電荷を蓄積する場合、ＴＸのエネルギー障壁に依存することなく信号電荷を蓄積するため、リニア特性の個体間のばらつきは少ない。一方、ＰＤ画素は、ログ特性で信号電荷を蓄積する場合、ＴＸのエネルギー障壁に大きく依存するため、ログ特性の個体間のばらつきが大きくなってしまう。このように、リニア特性のばらつきは少ないがログ特性のばらつきが大きいというのが従来のリニアログ特性を持つ固体撮像装置の問題点であった。Here, when the PD pixel accumulates signal charges with linear characteristics, it accumulates signal charges without depending on the TX energy barrier, and therefore there is little variation between individuals with linear characteristics. On the other hand, since PD pixels greatly depend on the TX energy barrier when storing signal charges with log characteristics, the dispersion of individual log characteristics increases. As described above, the fact that the variation in the log characteristics is large while the variation in the linear characteristics is small is a problem of the conventional solid-state imaging device having the linear log characteristics.

　そこで、本実施の形態では、ＰＤ画素に加えてＳＣ画素を設け、ＰＤ画素にはリニア特性の画像信号Ｄ１のみを取得させ、ＳＣ画素にはログ特性のみの画像信号Ｄ２のみを取得させることで、上記の問題点を解決した。Therefore, in this embodiment, an SC pixel is provided in addition to the PD pixel, the PD pixel acquires only the linear characteristic image signal D1, and the SC pixel acquires only the log characteristic only image signal D2. Solved the above problems.

　図７は、図５に示すＰＤ画素の駆動タイミングを示すタイミングチャートである。時刻ｔ１では、φＲＳＴ＿ＦＤ＝Ｈｉにされ、ＦＤ及びＴＸがオンされ、ＰＤのカソードにＰＶＳＳが印加され、ＰＤのアノードにＡＶＤＤが印加される。これにより、ＰＤは逆バイアス状態でリセットされ、ＰＤ画素が逆バイアスモードで駆動される。FIG. 7 is a timing chart showing the drive timing of the PD pixel shown in FIG. At time t1, φRST_FD = Hi is set, FD and TX are turned on, PVSS is applied to the cathode of PD, and AVDD is applied to the anode of PD. Thereby, the PD is reset in the reverse bias state, and the PD pixel is driven in the reverse bias mode.

　ＰＤのリセットが終了して、φＲＳＴ＿ＦＤがＬｏになったとき、ＦＤの電圧がリセットレベルＶ＿ＡＶＤＤからノイズレベルＶ＿ｎまで低下している。これは、φＲＳＴをＨｉからＬｏに変化させたことによるＦＤとＲＳＴとの間の寄生容量やＦＤのｋｔｃノイズ等の影響により、ＦＤに信号電荷が発生するからである。このような、ＦＤとＲＳＴとの間の寄生容量やｋｔｃノイズは画素毎にばらついているため、ノイズレベルＶ＿ｎは画素毎にばらついている。また、リセットレベルＶ＿ＡＶＤＤはＡＶＤＤのレベルを示す。When the reset of the PD is completed and φRST_FD becomes Lo, the voltage of the FD decreases from the reset level V_AVDD to the noise level V_n. This is because signal charges are generated in the FD due to the influence of the parasitic capacitance between the FD and RST, the ktc noise of the FD, and the like due to the change of φRST from Hi to Lo. Since such parasitic capacitance between FD and RST and ktc noise vary from pixel to pixel, the noise level V_n varies from pixel to pixel. The reset level V_AVDD indicates the level of AVDD.

　時刻ｔ２では、ＰＤが露光され、ＰＤには入射光強度に応じた信号電荷が蓄積される。At time t2, the PD is exposed, and signal charges corresponding to the incident light intensity are accumulated in the PD.

　時刻ｔ３では、φＲＳＴ＿ＦＤ＝Ｈｉにされ、ＦＤがリセットされる。これにより、ＦＤの信号電荷が排出されＦＤの電圧はノイズレベルＶ＿ｎからリセットレベルＶ＿ＡＶＤＤに上昇する。そして、時刻ｔ３において、φＲＳＴ＿ＦＤ＝Ｌｏになると、ＦＤとＲＳＴとの寄生容量やｋｔｃノイズ等の影響によりＦＤに信号電荷が発生し、ＦＤの電圧はリセットレベルＶ＿ＡＶＤＤからノイズレベルＶ＿ｎまで低下する。At time t3, φRST_FD = Hi, and the FD is reset. As a result, the signal charge of the FD is discharged, and the voltage of the FD rises from the noise level V_n to the reset level V_AVDD. At time t3, when φRST_FD = Lo, signal charges are generated in the FD due to the parasitic capacitance between the FD and RST, ktc noise, and the like, and the voltage of the FD decreases from the reset level V_AVDD to the noise level V_n.

　時刻ｔ４では、φＶＳＥＮ＝Ｈｉにされ、ＦＤに発生しているノイズレベルＶ＿ｎの電圧がノイズ成分信号としてカラムＡＤＣ２１２に読み出される。At time t4, φVSEN = Hi, and the voltage of the noise level V_n generated in the FD is read out to thecolumn ADC 212 as a noise component signal.

　時刻ｔ５では、φＴＸ＝Ｈｉにされ、ＰＤに蓄積された信号電荷がＦＤに転送される。そのため、時刻ｔ５では、ＦＤの電圧はＰＤから転送された信号電荷量に応じてノイズレベルＶ＿ｎからシグナルレベルＶ＿ｓまで低下する。At time t5, φTX = Hi, and the signal charge accumulated in the PD is transferred to the FD. Therefore, at time t5, the voltage of the FD decreases from the noise level V_n to the signal level V_s in accordance with the signal charge amount transferred from the PD.

　時刻ｔ６では、φＶＳＥＮ＝Ｈｉにされ、ＦＤに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。At time t6, φVSEN = Hi, and the voltage of the signal level V_s generated in the FD is read out to thecolumn ADC 212 as a noise signal component signal.

　カラムＡＤＣ２１２は、ＰＤ画素からノイズ・シグナル成分信号を読み出すと、相関二重サンプリング処理を実行して、（ノイズ成分信号）－（ノイズ・シグナル成分信号）によりノイズ・シグナル成分信号に含まれるノイズ成分を除去し、シグナル成分信号を生成する。このシグナル成分信号はＡＤ変換された後、画像信号処理部１２１に出力される。When thecolumn ADC 212 reads the noise signal component signal from the PD pixel, thecolumn ADC 212 executes correlated double sampling processing, and the noise component included in the noise signal component signal by (noise component signal) − (noise signal component signal) And a signal component signal is generated. This signal component signal is AD converted and then output to the imagesignal processing unit 121.

　時刻ｔ７では、φＲＳＴ＿ＦＤ＝Ｈｉとされ、ＦＤがリセットされる。以後、時刻ｔ１～ｔ７で示す駆動シーケンスが１水平期間に実行され、この駆動シーケンスが繰り返され、１行ずつ画像信号が得られる。At time t7, φRST_FD = Hi, and the FD is reset. Thereafter, the drive sequence shown at times t1 to t7 is executed in one horizontal period, and this drive sequence is repeated to obtain image signals row by row.

　図８は、図３に示すＳＣ画素の画素回路の回路図である。ＳＣ画素は、表面型のＰＤ、２つのｎＭＯＳ、及び２つのｐＭＯＳを備えている。FIG. 8 is a circuit diagram of the pixel circuit of the SC pixel shown in FIG. The SC pixel includes a surface-type PD, two nMOSs, and two pMOSs.

　具体的には、ＳＣ画素は、ＰＤ、ＲＳＴ、２個の増幅トランジスタＳＦ１，ＳＦ２（以下、“ＳＦ１”、“ＳＦ２”と記述する。）、及びＳＥＬを備えている。Specifically, the SC pixel includes PD, RST, two amplification transistors SF1, SF2 (hereinafter referred to as “SF1”, “SF2”), and SEL.

　ＰＤは表面型のフォトダイオードにより構成され、アノードにＰＶＳＳが入力され、カソードにＲＳＴが接続されている。ここで、ＰＤはリセット時において、ＲＳＴがオンされ、カソードとアノードとには共にＰＶＳＳが印加される。これにより、ＰＤはゼロバイアス状態でリセットされ、露光時において入射光強度に応じた電流を流す。この電流によってＰＤのアノード及びカソード間の電圧が変化する。PD is composed of a surface type photodiode, PVSS is input to the anode, and RST is connected to the cathode. Here, at the time of resetting the PD, RST is turned on, and PVSS is applied to both the cathode and the anode. As a result, the PD is reset in a zero bias state, and a current corresponding to the incident light intensity flows during exposure. This current changes the voltage between the anode and cathode of the PD.

　ＲＳＴは、ｎＭＯＳにより構成され、ゲートにリセット信号φＲＳＴ＿ＳＣ（画素制御信号の一例、以下、“φＲＳＴ＿ＳＣ”と記述する。）が印加され、ＰＤと並列接続されている。そして、ＲＳＴはφＲＳＴ＿ＳＣ＝ＨｉになるとオンしてＰＤをゼロバイアス状態でリセットする。RST is composed of an nMOS, and a reset signal φRST_SC (an example of a pixel control signal, hereinafter referred to as “φRST_SC”) is applied to the gate and is connected in parallel with the PD. The RST is turned on when φRST_SC = Hi, and the PD is reset in a zero bias state.

　ＳＦ１はｐＭＯＳにより構成され、ゲートがＰＤのカソードに接続され、一方の端子にＰＶＳＳが入力され、他方の端子がＳＥＬを介して垂直信号線Ｌ＿１に接続されている。ＳＦ２はｐＭＯＳにより構成され、ゲートにバイアス電圧Ｂｉａｓ（以下、“Ｂｉａｓ”と記述する。）が印加され、一方の端子にＳＦ１が接続され、他方の端子にＰＶＤＤが入力されている。そして、ＳＦ１及びＳＦ２は、ＰＤのアノード及びカソード間の電圧を電流増幅して、ＳＥＬに供給する。SF1 is composed of pMOS, the gate is connected to the cathode of the PD, PVSS is input to one terminal, and the other terminal is connected to the vertical signal line L_1 via SEL. SF2 is composed of a pMOS, a bias voltage Bias (hereinafter referred to as “Bias”) is applied to the gate, SF1 is connected to one terminal, and PVDD is input to the other terminal. SF1 and SF2 amplify the voltage between the anode and cathode of the PD and supply the amplified voltage to the SEL.

　ＳＥＬは、ｎＭＯＳにより構成され、ゲートにφＶＳＥＮが印加され、一方の端子がＳＦ１及びＳＦ２の接続点に接続され、他方の端子が垂直信号線Ｌ＿１に接続されている。そして、ＳＥＬは、φＶＳＥＮ＝Ｈｉとなるとオンし、ＳＦ１及びＳＦ２により電流増幅されたＰＤの電圧を画像信号として、垂直信号線Ｌ＿１に出力する。The SEL is composed of an nMOS, φVSEN is applied to the gate, one terminal is connected to the connection point of SF1 and SF2, and the other terminal is connected to the vertical signal line L_1. Then, the SEL is turned on when φVSEN = Hi, and outputs the voltage of the PD that is current amplified by SF1 and SF2 to the vertical signal line L_1 as an image signal.

　図９は、図８に示すＳＣ画素をゼロバイアスモードで駆動させたときのＳＣ画素の光電変換特性を示したグラフであり、縦軸はシグナル成分信号を示し、横軸は入射光強度を示している。なお、横軸は対数である。図９に示すように、ＳＣ画素は、入射光強度が増大するにつれて、シグナル成分信号が対数的に増大するログ特性の光電変換特性を持っていることが分かる。なお、図９では、横軸が対数軸であるため、対数的な変化が直線で表されている。FIG. 9 is a graph showing photoelectric conversion characteristics of the SC pixel when the SC pixel shown in FIG. 8 is driven in the zero bias mode. The vertical axis shows the signal component signal, and the horizontal axis shows the incident light intensity. ing. The horizontal axis is logarithm. As shown in FIG. 9, it can be seen that the SC pixel has a logarithmic photoelectric conversion characteristic in which the signal component signal increases logarithmically as the incident light intensity increases. In FIG. 9, since the horizontal axis is a logarithmic axis, the logarithmic change is represented by a straight line.

　ここで、ＳＣ画素をゼロバイアスモードで駆動した場合に得られるログ特性は、従来のリニアログ特性を持つ固体撮像装置のようにＴＸに中間電圧を印加して実現されたものではないため、従来のリニアログ特性を持つ固体撮像装置に比べて、ばらつきの少ないログ特性を得ることができる。そこで、本実施の形態では、ログ領域の画像信号はＳＣ画素の画像信号Ｄ２を採用することで、ログ特性のばらつきを少なくしている。Here, the log characteristic obtained when the SC pixel is driven in the zero bias mode is not realized by applying an intermediate voltage to TX as in a solid-state imaging device having a conventional linear log characteristic. Compared to a solid-state imaging device having linear log characteristics, log characteristics with less variation can be obtained. Therefore, in the present embodiment, the log signal variation is reduced by adopting the SC pixel image signal D2 as the log region image signal.

　図１０は、図８のＳＣ画素をゼロバイアスモードで駆動させたときのタイミングチャートである。なお、図１０に示す時刻ｔ１～ｔ７は図７に示す時刻ｔ１～ｔ７と同じ時刻を示している。FIG. 10 is a timing chart when the SC pixel of FIG. 8 is driven in the zero bias mode. Note that the times t1 to t7 shown in FIG. 10 are the same as the times t1 to t7 shown in FIG.

　時刻ｔ１では、φＲＳＴ＿ＳＣ＝Ｈｉにされ、ＰＤのアノード及びカソードにＰＶＳＳが入力され、ＰＤがゼロバイアス状態でリセットされる。これにより、ＳＣ画素はゼロバイアスモードで駆動される。また、ＰＤのカソードの電圧は、リセットレベルＶ＿ＰＶＳＳ（＝０Ｖ）に設定される。ここで、リセットレベルＶ＿ＰＶＳＳは、ＰＶＳＳのレベルを示す。At time t1, φRST_SC = Hi, PVSS is input to the anode and cathode of the PD, and the PD is reset in a zero bias state. Thereby, the SC pixel is driven in the zero bias mode. The cathode voltage of the PD is set to the reset level V_PVSS (= 0V). Here, the reset level V_PVSS indicates the level of PVSS.

　φＲＳＴ＿ＳＣ＝Ｌｏにされ、ＲＳＴがオフされると、時刻ｔ２では、ＰＤが露光され、ＰＤのカソードには入射光強度に応じた電圧が現れる。これにより、ＰＤのカソードの電圧はリセットレベルＶ＿ＰＶＳＳからシグナルレベルＶ＿ｓまで低下する。ここで、ＰＤのカソードの電圧は、リセットレベルＶ＿ＰＶＳＳを基準として負の方向に振れているのは、時刻ｔ１にてＰＤをゼロバイアス状態でリセットしたからである。When φRST_SC = Lo and RST is turned off, the PD is exposed at time t2, and a voltage corresponding to the incident light intensity appears at the PD cathode. Thereby, the voltage of the cathode of PD falls from reset level V_PVSS to signal level V_s. Here, the voltage of the cathode of the PD swings in the negative direction with respect to the reset level V_PVSS because the PD is reset in a zero bias state at time t1.

　露光期間が終了した時刻ｔ３では、時刻ｔ２の状態が維持される。時刻ｔ４では、φＶＳＥＮ＝Ｈｉとされ、ＰＤのカソードに発生しているシグナルレベルＶ＿ｓの電圧がノイズ・シグナル成分信号としてカラムＡＤＣ２１２に読み出される。At time t3 when the exposure period ends, the state at time t2 is maintained. At time t4, φVSEN = Hi, and the voltage of the signal level V_s generated at the cathode of the PD is read to thecolumn ADC 212 as a noise signal component signal.

　時刻ｔ５では、φＶＳＥＮ＝Ｌｏとされ、ＳＥＬがオフされる。時刻ｔ６では、φＲＳＴ＿ＳＣ＝Ｈｉ、φＶＳＥＮ＝Ｈｉとされ、ＲＳＴ及びＳＥＬがオンされ、ＰＤのカソードの電圧がシグナルレベルＶ＿ｓからリセットレベルＶ＿ＰＶＳＳまで上昇し、リセットレベルＶ＿ＰＶＳＳがノイズ成分信号として、カラムＡＤＣ２１２に読み出される。At time t5, φVSEN = Lo, and SEL is turned off. At time t6, φRST_SC = Hi and φVSEN = Hi are set, RST and SEL are turned on, the PD cathode voltage rises from the signal level V_s to the reset level V_PVSS, and the reset level V_PVSS is input to thecolumn ADC 212 as a noise component signal. Read out.

　カラムＡＤＣ２１２は、ＰＤ画素からのノイズ成分信号を読み出すと、（ノイズ成分信号）－（ノイズ・シグナル成分信号）により、ノイズ・シグナル成分信号に含まれるノイズ成分を除去し、シグナル成分信号を生成する。このシグナル成分信号はＡＤ変換された後、画像信号処理部１２１に出力される。When thecolumn ADC 212 reads the noise component signal from the PD pixel, the noise component included in the noise signal component signal is removed by (noise component signal) − (noise signal component signal) to generate a signal component signal. . This signal component signal is AD converted and then output to the imagesignal processing unit 121.

　時刻ｔ７では、φＲＳＴ＿ＳＣ＝Ｌｏ、φＶＳＥＮ＝Ｌｏにされ、ＲＳＴ及びＳＥＬがオフされる。At time t7, φRST_SC = Lo and φVSEN = Lo are set, and RST and SEL are turned off.

　以後、時刻ｔ１～ｔ７で示す駆動シーケンスが１水平期間で行われ、この駆動シーケンスが繰り返され、１行ずつ画像信号が順次に得られる。Thereafter, the driving sequence shown at times t1 to t7 is performed in one horizontal period, and this driving sequence is repeated to sequentially obtain image signals row by row.

　図７及び図１０を比較すれば分かるように、φＶＳＥＮの波形は同じである。これにより、画素制御信号の一部が共通信号とされ、制御の簡便化が図られている。As can be seen by comparing FIG. 7 and FIG. 10, the waveform of φVSEN is the same. Thereby, a part of the pixel control signal is used as a common signal, thereby simplifying the control.

　図１１は、図１に示す画像信号処理部１２１の詳細な構成を示した回路図である。画像信号処理部１２１は、比較器１１１、ＣＰＵ１１２、２個の加算器１１３，１１５、２個の乗算器１１４，１１６、スイッチ１１７、及び色補間部１１８を備えている。FIG. 11 is a circuit diagram showing a detailed configuration of the imagesignal processing unit 121 shown in FIG. The imagesignal processing unit 121 includes acomparator 111, aCPU 112, twoadders 113 and 115, twomultipliers 114 and 116, aswitch 117, and acolor interpolation unit 118.

　色補間部１１８は、色成分毎に欠落画素を補間するための色補間処理を行い、色成分毎にＭ行×Ｎ列の画素からなる１枚の画像データを生成し、各画素の画像信号を順次に出力する。本実施の形態では、画素アレイ部２１は、図３（Ａ）に示す配列パターンで画素が配列されている。そのため、ＰＤ画素につき、Ｒ、Ｇ、Ｂの３つの色成分、ＳＣ画素につき、Ｒ、Ｇ、Ｂの３つの色成分が存在している。Thecolor interpolation unit 118 performs color interpolation processing for interpolating missing pixels for each color component, generates one image data composed of M rows × N columns for each color component, and outputs an image signal of each pixel. Are output sequentially. In the present embodiment, thepixel array unit 21 has pixels arranged in the arrangement pattern shown in FIG. Therefore, there are three color components R, G, and B for each PD pixel, and three color components R, G, and B for each SC pixel.

　よって、色補間部１１８は、ＰＤ画素につき、Ｒ、Ｇ、Ｂの３枚の画像データを補間処理により生成し、ＳＣ画素につき、Ｒ、Ｇ、Ｂの３枚の画像データを補間処理により生成する。ここで、補間処理としては、補間対象となる画素の周辺画素の画像信号を線形補間等して、補間対象となる画素の画像信号を算出する処理を採用すればよい。Therefore, thecolor interpolation unit 118 generates three image data of R, G, and B for the PD pixel by interpolation processing, and generates three image data of R, G, and B for the SC pixel by interpolation processing. To do. Here, as the interpolation process, a process of calculating an image signal of a pixel to be interpolated by linearly interpolating an image signal of a peripheral pixel of the pixel to be interpolated may be employed.

　具体的には、色補間部１１８は、例えば、ＰＤ画素用にＲ、Ｇ、Ｂの画像信号Ｄ１を展開するための３枚のフレームバッファと、ＳＣ画素用にＲ、Ｇ、Ｂの画像信号Ｄ２を展開するための３枚のフレームバッファとを用意する。そして、色補間部１１８は、画像信号が入力される都度、その画像信号を対応する色のフレームバッファの対応するアドレスに書き込み、画像信号Ｄ１，Ｄ２を色成分毎に分けてそれぞれ展開する。Specifically, thecolor interpolation unit 118, for example, three frame buffers for developing the R, G, and B image signals D1 for the PD pixels and the R, G, and B image signals for the SC pixels. Three frame buffers for developing D2 are prepared. Each time an image signal is input, thecolor interpolation unit 118 writes the image signal to the corresponding address of the corresponding color frame buffer, and develops the image signals D1 and D2 separately for each color component.

　そして、色補間部１１８は、ＰＤ画素用のＲ、Ｇ、Ｂのフレームバッファに展開された画像信号Ｄ１を線形補間すると共に、ＳＣ画素用のＲ、Ｇ、Ｂのフレームバッファに展開された画像信号Ｄ２を線形補間して、欠落画素を補間する。Thecolor interpolation unit 118 linearly interpolates the image signal D1 developed in the R, G, B frame buffer for PD pixels, and also develops the image developed in the R, G, B frame buffer for SC pixels. The signal D2 is linearly interpolated to interpolate missing pixels.

　補間処理が終了すると、色補間部１１８は、補間後のＰＤ画素の画像信号Ｄ１を順次に出力すると同時に、当該画像信号Ｄ１と同一画素かつ同一色のＳＣ画素の画像信号Ｄ２を順次に出力する。例えば、色補間部１１８は、１行１列目の画素のＲの画像信号Ｄ１を出力したとすると、その出力と同時に１行１列目の画素のＲの画像信号Ｄ２を出力するというようにして、ラスタ走査するように各画素のＲの画像信号Ｄ１，Ｄ２を順次に出力する。When the interpolation process is completed, thecolor interpolation unit 118 sequentially outputs the image signal D1 of the interpolated PD pixel, and simultaneously outputs the image signal D2 of the SC pixel having the same pixel and the same color as the image signal D1. . For example, if thecolor interpolation unit 118 outputs the R image signal D1 of the pixel in the first row and the first column, thecolor interpolation unit 118 outputs the R image signal D2 of the pixel in the first row and the first column simultaneously with the output. Thus, R image signals D1 and D2 of each pixel are sequentially output so as to perform raster scanning.

　そして、色補間部１１８は、Ｒの全画素の画像信号Ｄ１，Ｄ２の出力が終了すると、次にＧの画像信号Ｄ１，Ｄ２を出力し、Ｇの全画素の画像信号Ｄ１，Ｄ２の出力が終了すると、その次にＢの画像信号Ｄ１，Ｄ２を出力するというようにして、画像信号を順次出力していく。When the output of the image signals D1 and D2 for all the R pixels ends, thecolor interpolation unit 118 then outputs the G image signals D1 and D2, and the output of the image signals D1 and D2 for all the G pixels. When the processing is completed, the image signals D are sequentially output in such a manner that the B image signals D1 and D2 are output next.

　比較器１１１は、色補間部１１８から色補間後の画像信号Ｄ１が順次に入力される。そして、比較器１１１は、入力された画像信号Ｄ１のレベルを所定の閾値ＴＨと比較し、比較結果に基づいて、スイッチ１１７を画像信号Ｄ１側又は画像信号Ｄ２側に切り替える。Thecomparator 111 sequentially receives the image signals D1 after color interpolation from thecolor interpolation unit 118. Thecomparator 111 compares the level of the input image signal D1 with a predetermined threshold TH, and switches theswitch 117 to the image signal D1 side or the image signal D2 side based on the comparison result.

　具体的には、比較器１１１は、画像信号Ｄ１＞閾値ＴＨならば、スイッチ１１７を画像信号Ｄ２側に切り替える。これにより、画像信号処理部１２１からは最終的に画像信号Ｄ２が出力画像信号Ｄ３として出力される。Specifically, thecomparator 111 switches theswitch 117 to the image signal D2 side if the image signal D1> the threshold value TH. As a result, the imagesignal processing unit 121 finally outputs the image signal D2 as the output image signal D3.

　一方、比較器１１１は、画像信号Ｄ１≦閾値ＴＨならば、スイッチ１１７を画像信号Ｄ１側に切り替える。これにより、画像信号処理部１２１からは最終的に画像信号Ｄ１が出力画像信号Ｄ３として出力される。On the other hand, if the image signal D1 ≦ the threshold value TH, thecomparator 111 switches theswitch 117 to the image signal D1 side. As a result, the imagesignal processing unit 121 finally outputs the image signal D1 as the output image signal D3.

　ここで、閾値ＴＨとしては図１２に示す光電変換特性の変曲点Ｐ１のシグナル成分信号のレベルが採用されている。したがって、比較器１１１は、画像信号Ｄ１＞閾値ＴＨの場合、画像信号Ｄ１を出力した画素がログ領域の高輝度の光を受光したと判定し、ログ特性を持つ画像信号Ｄ２を出力画像信号Ｄ３として選択する。Here, as the threshold value TH, the level of the signal component signal at the inflection point P1 of the photoelectric conversion characteristic shown in FIG. 12 is adopted. Therefore, when the image signal D1> the threshold value TH, thecomparator 111 determines that the pixel that has output the image signal D1 has received high-luminance light in the log area, and outputs the image signal D2 having log characteristics as the output image signal D3. Choose as.

　一方、比較器１１１は、画像信号Ｄ１≦閾値ＴＨの場合、画像信号Ｄ１を出力した画素がリニア領域の低輝度の光を受光したと判定し、リニア特性を持つ画像信号Ｄ１を出力画像信号Ｄ３として選択する。これにより、図１２に示すように、低輝度側がリニア特性を持ち、高輝度側がログ特性を持つリニアログ特性の光電変換特性を実現することができる。On the other hand, when the image signal D1 ≦ the threshold TH, thecomparator 111 determines that the pixel that has output the image signal D1 has received low-luminance light in the linear region, and outputs the image signal D1 having linear characteristics as the output image signal D3. Choose as. As a result, as shown in FIG. 12, it is possible to realize a photoelectric conversion characteristic of a linear log characteristic having a linear characteristic on the low luminance side and a log characteristic on the high luminance side.

　スイッチ１１７は、例えば、スイッチング素子により構成され、比較器１１１から画像信号Ｄ１＞閾値ＴＨを示す信号（例えば、Ｈｉの信号）が入力された場合、端子１１７ｂと端子１１７ｃとを接続し、画像信号Ｄ２を出力する。また、スイッチ１１７は、比較器１１１から画像信号Ｄ１≦閾値ＴＨを示す信号（例えば、Ｌｏの信号）が入力された場合、端子１１７ａと端子１１７ｃとを接続し、画像信号Ｄ１を出力する。Theswitch 117 is configured by, for example, a switching element. When a signal indicating the image signal D1> threshold value TH (for example, a Hi signal) is input from thecomparator 111, theswitch 117 connects the terminal 117b and the terminal 117c, and the image signal D2 is output. Further, when a signal indicating the image signal D1 ≦ the threshold value TH (for example, a Lo signal) is input from thecomparator 111, theswitch 117 connects the terminal 117a and the terminal 117c and outputs the image signal D1.

　但し、画像信号Ｄ１と画像信号Ｄ２とを単純に切り替えただけでは、図１２に示すようなリニア特性とログ特性とが変曲点Ｐ１で滑らかに繋げられた光電変換特性を得ることができない可能性がある。However, by simply switching between the image signal D1 and the image signal D2, it is not possible to obtain a photoelectric conversion characteristic in which the linear characteristic and the log characteristic as shown in FIG. 12 are smoothly connected at the inflection point P1. There is sex.

　そこで、図１１に示す画像信号処理部１２１では、加算器１１３，１１５及び乗算器１１４，１１６が設けられている。加算器１１３は、画像信号Ｄ１に所定の加算値ａ１を加算し、乗算器１１４に出力する。加算器１１５は、画像信号Ｄ２に所定の加算値ａ２を加算し、乗算器１１６に出力する。Therefore, in the imagesignal processing unit 121 shown in FIG. 11,adders 113 and 115 andmultipliers 114 and 116 are provided. Theadder 113 adds a predetermined addition value a1 to the image signal D1 and outputs it to themultiplier 114. Theadder 115 adds a predetermined addition value a2 to the image signal D2 and outputs the result to themultiplier 116.

　ここで、図６に示すリニア特性のグラフに、図１２に示す変曲点Ｐ１の対応点Ｐ１’をプロットしたときの対応点Ｐ１’のシグナル成分信号のレベルをＶ１とする。また、図９に示すログ特性に、図１２に示す変曲点Ｐ１の対応点Ｐ１’’をプロットしたときの対応点Ｐ１’’のシグナル成分信号のレベルをＶ２とする。なお、対応点Ｐ１’、Ｐ１’’は、入射光強度が変曲点Ｐ１の入射光強度Ｌ２を持つ点である。Here, when the corresponding point P1 'of the inflection point P1 shown in FIG. 12 is plotted on the linear characteristic graph shown in FIG. 6, the level of the signal component signal at the corresponding point P1' is assumed to be V1. Further, the level of the signal component signal of the corresponding point P1 ″ when the corresponding point P1 ″ of the inflection point P1 shown in FIG. 12 is plotted on the log characteristics shown in FIG. The corresponding points P1 'and P1 "are points where the incident light intensity has the incident light intensity L2 at the inflection point P1.

　この場合、加算値ａ１，ａ２としては、Ｖ１とＶ２とが閾値ＶＨになるような値を採用すればよい。つまり、ＶＨ＝ａ１＋Ｖ１＝ａ２＋Ｖ２となるように加算値ａ１、ａ２を定めればよい。ここで、加算値ａ１、ａ２は予め設定されており、ＣＰＵ１１２から加算器１１３、１１５に供給される。In this case, as the addition values a1 and a2, values that V1 and V2 become the threshold value VH may be adopted. That is, the addition values a1 and a2 may be determined so that VH = a1 + V1 = a2 + V2. Here, the addition values a1 and a2 are preset and supplied from theCPU 112 to theadders 113 and 115.

　また、画像信号Ｄ１が持つリニア特性と画像信号Ｄ２が持つログ特性とは、例えば、周囲温度の変化に応じて傾きが変動することがある。そこで、乗算器１１４は、変動したリニア特性の傾きを元のリニア特性の傾きに戻すために画像信号Ｄ１に係数ｂ１を乗算する。また、乗算器１１６は、変動したログ特性の傾きを元のログ特性の傾きに戻すために画像信号Ｄ２に係数ｂ２を乗算する。これにより、一定のリニアログ特性を持つ出力画像信号Ｄ３が得られる。In addition, the linear characteristic of the image signal D1 and the log characteristic of the image signal D2 may vary in inclination according to changes in ambient temperature, for example. Therefore, themultiplier 114 multiplies the image signal D1 by a coefficient b1 in order to return the slope of the changed linear characteristic to the original slope of the linear characteristic. Further, themultiplier 116 multiplies the image signal D2 by a coefficient b2 in order to return the slope of the changed log characteristic to the original slope of the log characteristic. Thereby, an output image signal D3 having a certain linear log characteristic is obtained.

　ここで、係数ｂ１、ｂ２は予め設定されておりＣＰＵ１１２から乗算器１１４、１１６に供給される。具体的には、ＣＰＵ１１２は、周囲温度と、周囲温度に対応する係数ｂ１、ｂ２との関係が予め規定されたルックアップテーブルを参照することで、係数ｂ１、ｂ２を決定し、乗算器１１４、１１６に供給すればよい。Here, the coefficients b1 and b2 are preset and supplied from theCPU 112 to themultipliers 114 and 116. Specifically, theCPU 112 determines the coefficients b1 and b2 by referring to a lookup table in which the relationship between the ambient temperature and the coefficients b1 and b2 corresponding to the ambient temperature is defined in advance, and themultiplier 114, 116 may be supplied.

　また、ＣＰＵ１１２は例えば図略の温度センサにより検出された測定データから周囲温度を決定すればよい。Further, theCPU 112 may determine the ambient temperature from measurement data detected by a temperature sensor (not shown), for example.

　なお、図１１では、比較器１１１は、画像信号Ｄ１を閾値ＶＨと比較したが、これに限定されず、画像信号Ｄ２を閾値ＶＨと比較してもよい。In FIG. 11, thecomparator 111 compares the image signal D1 with the threshold value VH. However, the present invention is not limited to this, and the image signal D2 may be compared with the threshold value VH.

　図１２は、出力画像信号Ｄ３の光電変換特性を示したグラフであり、縦軸はシグナル成分信号を示し、横軸は入射光強度を示している。なお、横軸は対数軸である。FIG. 12 is a graph showing the photoelectric conversion characteristics of the output image signal D3. The vertical axis shows the signal component signal, and the horizontal axis shows the incident light intensity. The horizontal axis is a logarithmic axis.

　画像信号処理部１２１が上記の処理を行っているため、出力画像信号Ｄ３は、図１２に示すように、変曲点Ｐ１を境に低輝度側がリニア特性を持ち、高輝度側がログ特性を持つリニアログ特性の光電変換特性を持つことになる。Since the imagesignal processing unit 121 performs the above processing, the output image signal D3 has a linear characteristic on the low luminance side and a log characteristic on the high luminance side with the inflection point P1 as shown in FIG. It has a photoelectric conversion characteristic of a linear log characteristic.

　例えば閾値ＴＨをシグナル成分信号の最大レベルの５０％に設定した場合、最大レベルの５０％未満の画像信号Ｄ１が出力されると、リニア特性の画像信号Ｄ１が出力され、最大レベルの５０％以上の画像信号Ｄ１が出力されると、対数特性の画像信号Ｄ２が出力される。そのため、変曲点Ｐ１よりも低輝度な被写体を高感度なリニア特性で撮像し、変曲点よりも高輝度の被写体をダイナミックレンジの広いログ特性で撮像することができる。For example, when the threshold value TH is set to 50% of the maximum level of the signal component signal, when an image signal D1 less than 50% of the maximum level is output, an image signal D1 having a linear characteristic is output, and 50% or more of the maximum level. When the image signal D1 is output, a logarithmic characteristic image signal D2 is output. Therefore, it is possible to image a subject having a lower luminance than the inflection point P1 with a highly sensitive linear characteristic and to image a subject having a higher luminance than the inflection point with a log characteristic having a wide dynamic range.

　そして、画像信号Ｄ２はゼロバイアスモードで駆動されたＳＣ画素から出力されているので、ばらつきが非常に少ない画像信号を得ることができる。特に、閾値ＴＨ付近においてノイズが非常に少なく、高品位な画像信号が得られる。Since the image signal D2 is output from the SC pixel driven in the zero bias mode, an image signal with very little variation can be obtained. In particular, there is very little noise near the threshold TH, and a high-quality image signal can be obtained.

　以上のように、本固体撮像装置では、画素アレイ部２１にＰＤ画素とＳＣ画素との２種類の画素を配置し、ＰＤ画素による高感度なリニア特性の画像信号と、ＳＣ画素によるばらつきの少ないログ特性の画像信号とを同時に得ることができる。そして、後段に設けられた画像信号処理部１２１によって両信号を切り替えることによって、リニア特性とログ特性とが合成されたリニアログ特性の固体撮像装置を提供することができる。As described above, in this solid-state imaging device, two types of pixels, PD pixels and SC pixels, are arranged in thepixel array unit 21, and image signals with high-sensitivity linear characteristics due to the PD pixels and less variation due to the SC pixels. An image signal with log characteristics can be obtained simultaneously. Then, by switching both signals by the imagesignal processing unit 121 provided in the subsequent stage, it is possible to provide a solid-state imaging device having linear log characteristics in which linear characteristics and log characteristics are synthesized.

　なお、上記実施の形態では、ＰＤ画素を埋込型のＰＤで構成し、ＳＣ画素を表面型のＰＤで構成したが、これに限定されず、ＰＤ画素及びＳＣ画素を共に、埋込型のＰＤで構成してもよいし、表面型のＰＤで構成してもよい。In the above embodiment, the PD pixel is composed of an embedded PD and the SC pixel is composed of a surface PD. However, the present invention is not limited to this, and both the PD pixel and the SC pixel are embedded. You may comprise by PD and you may comprise by surface type PD.

　表面型のＰＤは埋込型のＰＤに比べて製造プロセスが単純であるため、ＰＤ画素及びＳＣ画素を表面型のＰＤで構成した場合、画素アレイ部２１の製造プロセスを単純化することができる。Since the surface type PD has a simpler manufacturing process than the embedded type PD, the manufacturing process of thepixel array unit 21 can be simplified when the PD pixel and the SC pixel are constituted by the surface type PD. .

　一方、ＰＤ画素及びＳＣ画素を埋込型のＰＤで構成した場合、高品質の画像信号を得ることができる。On the other hand, when the PD pixel and the SC pixel are composed of the embedded PD, a high-quality image signal can be obtained.

　上記の固体撮像装置の技術的特徴は下記のように纏めることができる。The technical features of the above solid-state imaging device can be summarized as follows.

　（１）本発明による固体撮像装置は、リニア特性とログ特性とが変曲点で切り替わるリニアログ特性の光電変換特性を持つ固体撮像装置であって、前記リニア特性を持つ第１画像信号を出力する第１画素により構成される第１画素群と、前記ログ特性を持つ第２画像信号を出力する第２画素により構成される第２画素群とを含む撮像素子と、前記第１画素の受光素子を逆バイアス状態でリセットして露光させる逆バイアスモードで前記第１画素を駆動させ、前記第２画素の受光素子をゼロバイアス状態にしてリセットして露光させるゼロバイアスモードで前記第２画素を駆動させる撮像素子制御部と、前記第１画像信号又は前記第２画像信号のレベルに基づいて、前記第１画像信号と前記第２画像信号とを切り替えて出力する画像信号処理部とを備える。(1) A solid-state imaging device according to the present invention is a solid-state imaging device having a photoelectric conversion characteristic of a linear log characteristic in which a linear characteristic and a log characteristic are switched at an inflection point, and outputs a first image signal having the linear characteristic. An image sensor including a first pixel group configured by first pixels and a second pixel group configured by second pixels outputting the second image signal having the log characteristics; and a light receiving element of the first pixel In the reverse bias mode, the first pixel is driven in a reverse bias mode in which exposure is performed, and in the zero bias mode in which the light receiving element of the second pixel is reset in a zero bias state and is exposed by exposure. And an image signal control unit that switches and outputs the first image signal and the second image signal based on a level of the first image signal or the second image signal. Provided with a door.

　この構成によれば、撮像素子は、リニア特性を持つ第１画像信号を出力する第１画素からなる第１画素群と、ログ特性を持つ第２画像信号を出力する第２画素からなる第２画素群とを備えている。According to this configuration, the imaging element includes the first pixel group including the first pixels that output the first image signal having the linear characteristic, and the second pixel including the second pixel that outputs the second image signal having the log characteristic. And a pixel group.

　第１画素は、受光素子を逆バイアス状態でリセットして露光させる逆バイアスモードで駆動される。一方、第２画素は、受光素子をゼロバイアス状態でリセットして露光させるゼロバイアスモードで駆動される。The first pixel is driven in a reverse bias mode in which the light receiving element is reset and exposed in a reverse bias state. On the other hand, the second pixel is driven in a zero bias mode in which the light receiving element is reset and exposed in a zero bias state.

　したがって、第１画素からは高感度なリニア特性を持つ第１画像信号が得られ、第２画素からは、ばらつきが少ないログ特性を持つ第２画像信号が得られる。Therefore, a first image signal having a highly sensitive linear characteristic is obtained from the first pixel, and a second image signal having a log characteristic with little variation is obtained from the second pixel.

　そして、第１画像信号又は第２画像信号のレベルから、被写体が高輝度又は低輝度であるかが判断され、判断結果に応じて第１画像信号又は第２画像信号が出力される。Then, it is determined from the level of the first image signal or the second image signal whether the subject has high luminance or low luminance, and the first image signal or the second image signal is output according to the determination result.

　これにより、高感度なリニア特性とばらつきの少ないログ特性とが変曲点で切り替わる光電変換特性を持つ固体撮像装置を提供することができる。Thereby, it is possible to provide a solid-state imaging device having a photoelectric conversion characteristic in which a highly sensitive linear characteristic and a log characteristic with little variation are switched at an inflection point.

　（２）前記画像信号処理部は、前記第１画像信号のレベルが前記変曲点の画像信号のレベルを示す閾値以下の場合、前記第１画像信号を出力し、前記第１画像信号のレベルが前記閾値より大きい場合、前記第２画像信号を出力することが好ましい。(2) The image signal processing unit outputs the first image signal when the level of the first image signal is equal to or lower than a threshold value indicating the level of the image signal at the inflection point, and the level of the first image signal When is larger than the threshold, it is preferable to output the second image signal.

　この構成によれば、第１画像信号が閾値以下であれば、低輝度の被写体が撮像されたと判定され、第１画像信号が出力され、第１画像信号が閾値より大きければ、高輝度の被写体が撮像されたと判定され、第２画像信号が出力される。したがって、低輝度側にリニア特性を持ち、高輝度側にログ特性を持つ光電変換特性が得られる。According to this configuration, if the first image signal is equal to or lower than the threshold value, it is determined that a low-luminance subject has been captured, and the first image signal is output. If the first image signal is greater than the threshold value, the high-luminance subject is determined. Is captured, and the second image signal is output. Therefore, a photoelectric conversion characteristic having linear characteristics on the low luminance side and log characteristics on the high luminance side can be obtained.

　（３）前記撮像素子制御部は、前記第１画素及び前記第２画素のそれぞれに複数の画素制御信号を出力することで、前記第１画素及び前記第２画素を制御し、前記第１画素に出力する画素制御信号と、前記第２画素に出力する画素制御信号の一部を共通信号にすることが好ましい。(3) The imaging element control unit controls the first pixel and the second pixel by outputting a plurality of pixel control signals to each of the first pixel and the second pixel, and the first pixel. It is preferable that a part of the pixel control signal output to the second pixel and the pixel control signal output to the second pixel be a common signal.

　この構成によれば、第１画素及び第２画素に出力される複数の画素制御信号のうち、一部の信号が共通化されているため、第１画素及び第２画素の制御を簡便化することができる。According to this configuration, since some of the plurality of pixel control signals output to the first pixel and the second pixel are shared, the control of the first pixel and the second pixel is simplified. be able to.

　（４）前記第１、第２画素は、それぞれ、前記第１、第２画像信号を出力する行選択トランジスタを含み、前記画素制御信号は、前記行選択トランジスタを制御する行選択信号を含み、前記共通信号は、前記行選択信号であることが好ましい。(4) The first and second pixels each include a row selection transistor that outputs the first and second image signals, and the pixel control signal includes a row selection signal that controls the row selection transistor, The common signal is preferably the row selection signal.

　この構成によれば、行選択信号が共通化されることで、第１画素及び第２画素の制御が簡便化される。According to this configuration, the control of the first pixel and the second pixel is simplified by sharing the row selection signal.

　（５）前記第１画素及び前記第２画素の少なくともいずれか一方は、原色カラーフィルタを備えることが好ましい。(5) It is preferable that at least one of the first pixel and the second pixel includes a primary color filter.

　この構成によれば、原色（例えば、Ｒ、Ｇ、Ｂ）の色成分を持つ画像信号が得られる。According to this configuration, an image signal having primary color (for example, R, G, B) color components can be obtained.

　（６）前記第１画素及び前記第２画素の少なくともいずれか一方は、補色カラーフィルタを備えることが好ましい。(6) It is preferable that at least one of the first pixel and the second pixel includes a complementary color filter.

　この構成によれば、補色カラーフィルタを備えているため、高感度な画像信号が得られる。According to this configuration, since the complementary color filter is provided, a highly sensitive image signal can be obtained.

　（７）前記第２画素は、カラーフィルタを備えていない白の画素であることが好ましい。この構成によれば、白の第２画像信号を得ることができる。(7) The second pixel is preferably a white pixel not provided with a color filter. According to this configuration, a white second image signal can be obtained.

　（８）前記第１画素の受光素子は、埋込型のフォトダイオードにより構成され、前記第２画素の受光素子は、表面型のフォトダイオードにより構成されていることが好ましい。(8) It is preferable that the light receiving element of the first pixel is constituted by an embedded photodiode, and the light receiving element of the second pixel is constituted by a surface type photodiode.

　この構成によれば、第１画素の受光素子を埋込型のフォトダイオードで構成したため、第１画素を逆バイアスモードで容易に駆動させることができる。また、第２画素の受光素子を表面型のフォトダイオードで構成したため、第２画素をゼロバイスモードで容易に駆動させることができる。According to this configuration, since the light receiving element of the first pixel is configured by the embedded photodiode, the first pixel can be easily driven in the reverse bias mode. In addition, since the light receiving element of the second pixel is constituted by a surface type photodiode, the second pixel can be easily driven in the zero vice mode.

　（９）前記第１画素及び第２画素の受光素子は、埋込型のフォトダイオードにより構成されていることが好ましい。(9) It is preferable that the light receiving elements of the first pixel and the second pixel are constituted by embedded photodiodes.

　この構成によれば、第１、第２画素共、受光素子を埋込型のフォトダイオードで構成したため、高品質の第１、第２画像信号を得ることができる。According to this configuration, since both the first and second pixels have the light receiving element formed of an embedded photodiode, high-quality first and second image signals can be obtained.

　（１０）前記第１画素及び第２画素の受光素子は、表面型のフォトダイオードにより構成されていることが好ましい。(10) It is preferable that the light receiving elements of the first pixel and the second pixel are constituted by surface-type photodiodes.

　この構成によれば、第１、第２画素共、受光素子を表面型のフォトダイオードで構成したため、製造プロセスの簡便化を図ることができる。According to this configuration, since both the first and second pixels have the light receiving element formed of a surface-type photodiode, the manufacturing process can be simplified.

Claims (10)

1. 　リニア特性とログ特性とが変曲点で切り替わるリニアログ特性の光電変換特性を持つ固体撮像装置であって、
   　前記リニア特性を持つ第１画像信号を出力する第１画素により構成される第１画素群と、前記ログ特性を持つ第２画像信号を出力する第２画素により構成される第２画素群とを含む撮像素子と、
   　前記第１画素の受光素子を逆バイアス状態でリセットして露光させる逆バイアスモードで前記第１画素を駆動させ、前記第２画素の受光素子をゼロバイアス状態にしてリセットして露光させるゼロバイアスモードで前記第２画素を駆動させる撮像素子制御部と、
   　前記第１画像信号又は前記第２画像信号のレベルに基づいて、前記第１画像信号と前記第２画像信号とを切り替えて出力する画像信号処理部とを備える固体撮像装置。A solid-state imaging device having a photoelectric conversion characteristic of a linear log characteristic in which a linear characteristic and a log characteristic are switched at an inflection point,
   A first pixel group configured by first pixels that output the first image signal having the linear characteristics, and a second pixel group configured by second pixels that output the second image signal having the log characteristics. An image sensor comprising:
   Zero bias mode in which the first pixel is driven in a reverse bias mode in which the light receiving element of the first pixel is reset and exposed in a reverse bias state, and the light receiving element in the second pixel is reset and exposed in a zero bias state. And an image sensor control unit for driving the second pixel;
   A solid-state imaging device comprising: an image signal processing unit that switches and outputs the first image signal and the second image signal based on a level of the first image signal or the second image signal.
2. 　前記画像信号処理部は、前記第１画像信号のレベルが前記変曲点の画像信号のレベルを示す閾値以下の場合、前記第１画像信号を出力し、前記第１画像信号のレベルが前記閾値より大きい場合、前記第２画像信号を出力する請求項１記載の固体撮像装置。The image signal processing unit outputs the first image signal when the level of the first image signal is equal to or lower than a threshold value indicating the level of the image signal at the inflection point, and the level of the first image signal is the threshold value The solid-state imaging device according to claim 1, wherein when it is larger, the second image signal is output.
3. 　前記撮像素子制御部は、前記第１画素及び前記第２画素のそれぞれに複数の画素制御信号を出力することで、前記第１画素及び前記第２画素を制御し、
   　前記第１画素に出力する画素制御信号と、前記第２画素に出力する画素制御信号の一部を共通信号にする請求項１又は２記載の固体撮像装置。The imaging element control unit controls the first pixel and the second pixel by outputting a plurality of pixel control signals to each of the first pixel and the second pixel,
   The solid-state imaging device according to claim 1, wherein a pixel control signal output to the first pixel and a part of the pixel control signal output to the second pixel are common signals.
4. 　前記第１、第２画素は、それぞれ、前記第１、第２画像信号を出力する行選択トランジスタを含み、
   　前記画素制御信号は、前記行選択トランジスタを制御する行選択信号を含み、
   　前記共通信号は、前記行選択信号である請求項３記載の固体撮像装置。Each of the first and second pixels includes a row selection transistor that outputs the first and second image signals.
   The pixel control signal includes a row selection signal for controlling the row selection transistor,
   The solid-state imaging device according to claim 3, wherein the common signal is the row selection signal.
5. 　前記第１画素及び前記第２画素の少なくともいずれか一方は、原色カラーフィルタを備える請求項１～４のいずれかに記載の固体撮像装置。5. The solid-state imaging device according to claim 1, wherein at least one of the first pixel and the second pixel includes a primary color filter.
6. 　前記第１画素及び前記第２画素の少なくともいずれか一方は、補色カラーフィルタを備える請求項１～４のいずれかに記載の固体撮像装置。5. The solid-state imaging device according to claim 1, wherein at least one of the first pixel and the second pixel includes a complementary color filter.
7. 　前記第２画素は、カラーフィルタを備えていない白の画素である請求項５または６記載の固体撮像装置。The solid-state imaging device according to claim 5 or 6, wherein the second pixel is a white pixel not provided with a color filter.
8. 　前記第１画素の受光素子は、埋込型のフォトダイオードにより構成され、
   　前記第２画素の受光素子は、表面型のフォトダイオードにより構成されている請求項１～７のいずれかに記載の固体撮像装置。The light receiving element of the first pixel is constituted by an embedded photodiode,
   The solid-state imaging device according to any one of claims 1 to 7, wherein the light receiving element of the second pixel is configured by a surface-type photodiode.
9. 　前記第１画素及び第２画素の受光素子は、埋込型のフォトダイオードにより構成されている請求項１～７のいずれかに記載の固体撮像装置。The solid-state imaging device according to any one of claims 1 to 7, wherein the light receiving elements of the first pixel and the second pixel are constituted by embedded photodiodes.
10. 　前記第１画素及び第２画素の受光素子は、表面型のフォトダイオードにより構成されている請求項１～７のいずれかに記載の固体撮像装置。The solid-state imaging device according to any one of claims 1 to 7, wherein the light receiving elements of the first pixel and the second pixel are configured by surface-type photodiodes.

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