WO2012029735A1 - Method for manufacturing semiconductor chip - Google Patents

Abstract

Provided is a method for manufacturing an LED chip, which includes: a step wherein a wafer is prepared, said wafer having a semiconductor layer (110') formed on the side of the first main surface (126) of a substrate (120'), which has the first main surface (126), and the second main surface (127) on the reverse side of the first main surface; a first irradiation step wherein the wafer is irradiated with a laser beam by having a light collecting point (F1) inside of the wafer, and a first modified region (122a) that can be used to divide the wafer is formed in the first direction; and a second irradiation step wherein the wafer is irradiated with a laser beam by having a light collecting point (F2) inside of the wafer, and a second modified region (122b) that can be used to divide the wafer is formed in the second direction different from the first direction. When a shortest distance from the surface on the side where the semiconductor layer (110') of the wafer is formed to the light collecting point in the first irradiation step is denoted by D_min1, and a shortest distance from the surface on the side where the semiconductor layer of the wafer is formed to the light collecting point in the second irradiation step is denoted by D_min2, the inequality of D_min1<D_min2 is satisfied.

Description

Translated fromJapanese

半導体チップの製造方法Manufacturing method of semiconductor chip

　本発明は、半導体チップの製造方法および半導体チップに関する。The present invention relates to a semiconductor chip manufacturing method and a semiconductor chip.

　窒化ガリウム系ＬＥＤチップは、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどの窒化ガリウム系半導体層をＣ面サファイア基板の上にエピタキシャル成長法によって形成してなるウェハを分断してチップ化することにより製造される。サファイアは六方晶系の結晶構造を有することから、Ｃ面サファイア基板を含む半導体ウェハを分断して、平面形状が矩形の半導体チップを歩留まりよく得ることは容易ではない。通常、このような半導体ウェハの分断は、ダイヤモンドスクライバーやレーザスクライバーを用いてウェハの表面に溝を形成し、その溝を利用してブレーキングすることにより行われているが、サファイア基板の厚さ方向に対して傾斜を有する分断面が形成され易い。そこで、このように傾斜した分断面が形成されても、半導体層が素子として機能する部位で割れないようにするための半導体チップ製造方法が提案されている（例えば、特許文献１）。A gallium nitride LED chip is manufactured by dividing a wafer obtained by epitaxially growing a gallium nitride semiconductor layer such as GaN, AlGaN, InGaN, or AlInGaN on a C-plane sapphire substrate. Since sapphire has a hexagonal crystal structure, it is not easy to divide a semiconductor wafer including a C-plane sapphire substrate to obtain a semiconductor chip having a rectangular planar shape with a high yield. Usually, such a semiconductor wafer is divided by forming a groove on the surface of the wafer using a diamond scriber or a laser scriber, and braking using the groove. A sectional surface having an inclination with respect to the direction is easily formed. In view of this, a semiconductor chip manufacturing method has been proposed in order to prevent the semiconductor layer from being broken at a site that functions as an element even when the inclined partial cross section is formed (for example, Patent Document 1).

　最近、半導体ウェハの分断方法として、ウェハの内部に集光点を合わせてレーザ光を照射し、該集光点の位置に改質領域を形成することによりウェハを分割する方法（以下「内部集光法」とも呼ぶ）が開発され、サファイア基板を用いたＬＥＤ用ウェハの分割方法としても普及しつつある（例えば、特許文献２、特許文献３、特許文献４）。Recently, as a method for dividing a semiconductor wafer, a method of dividing a wafer by aligning a condensing point inside the wafer with laser light and forming a modified region at the position of the condensing point (hereinafter referred to as “internal concentrating”). (Also referred to as “light method”) has been developed, and is becoming widespread as a method for dividing an LED wafer using a sapphire substrate (for example, Patent Document 2, Patent Document 3, and Patent Document 4).

特開２００５－１９１５５１号JP-A-2005-191551特開２００３－３３８４６８号JP 2003-338468 A特開２００８－６４９２号JP 2008-6492国際公開第２００９／０２００３３号International Publication No. 2009/020033

　半導体チップの平面形状は、典型的には矩形であり、上記の窒化ガリウム系ＬＥＤチップであれば、例えば、その一対の辺はＣ面サファイア基板の結晶構造におけるＡ軸に平行にされ、他の一対の辺は該結晶構造におけるＭ軸に平行にされる。特許文献４に記載されているように、Ｃ面サファイア基板の割れ方には再現性の高い癖が認められる。すなわち、Ｍ軸に平行に改質領域を形成してそれを起点として分断すると、基板の主面に略直交する分断面が形成される。一方、Ａ軸に平行に改質領域を形成してそれを起点として分断すると、基板の主面に直交する面に対して傾斜した分断面が形成される。以下では、このように基板の主面に直交する面に対して傾斜した分断面が形成されることを「斜め割れ」と呼ぶことにする。The planar shape of the semiconductor chip is typically a rectangle, and if the gallium nitride LED chip described above is used, for example, the pair of sides are parallel to the A axis in the crystal structure of the C-plane sapphire substrate. The pair of sides is made parallel to the M axis in the crystal structure. As described in Patent Document 4, wrinkles with high reproducibility are recognized in the cracking method of the C-plane sapphire substrate. That is, when a modified region is formed in parallel with the M axis and divided from the starting point, a divided section that is substantially orthogonal to the main surface of the substrate is formed. On the other hand, when a modified region is formed parallel to the A axis and divided from the modified region as a starting point, a divided section inclined with respect to a plane orthogonal to the main surface of the substrate is formed. Hereinafter, the formation of a cross section inclined with respect to a plane orthogonal to the main surface of the substrate will be referred to as “oblique cracking”.

　改質領域を起点としてサファイア基板を分断する際に生じる斜め割れは、半導体層の素子機能部が割れたり欠けたりする不良を引き起こす。かかる不良を低減するひとつの方法は、改質領域を半導体層に近づけることである。しかしながら、半導体層に余りに近い改質領域の形成に伴う発熱は、半導体層の著しい熱劣化を引き起こす。従って、斜め割れによる不良の発生と、半導体層の熱劣化による不良の発生の、両方を同時に抑えることができれば、内部集光法を用いて製造される半導体チップの歩留まりを向上させうると考えられる。An oblique crack that occurs when the sapphire substrate is divided starting from the modified region causes a defect that the element functional part of the semiconductor layer is cracked or chipped. One way to reduce such defects is to bring the modified region closer to the semiconductor layer. However, the heat generated by the formation of the modified region that is too close to the semiconductor layer causes significant thermal degradation of the semiconductor layer. Therefore, if both the occurrence of defects due to oblique cracks and the occurrence of defects due to thermal degradation of the semiconductor layer can be suppressed at the same time, it is considered that the yield of semiconductor chips manufactured using the internal condensing method can be improved. .

　本発明は、本発明者による以上のような着想に基づいてなされたものであり、半導体チップの歩留まりの向上に有利な技術を提供することを主たる目的とする。
　また、本発明は、一の態様において、ＬＥＤチップの出力の向上に有利な技術を提供することを目的とする。
　また、本発明は、一の態様において、基板の裏面に特徴的な構造を有するＬＥＤチップを、内部集光法を用いて製造する方法を提供することを目的とする。The present invention has been made on the basis of the above-mentioned idea by the present inventor, and its main object is to provide a technique advantageous for improving the yield of semiconductor chips.
Another object of the present invention is to provide a technique advantageous in improving the output of an LED chip.
Moreover, this invention aims at providing the method of manufacturing the LED chip which has the characteristic structure in the back surface of a board | substrate using the internal condensing method in one aspect | mode.

　また、本発明は、一の態様において、基板の裏面に特徴的な構造を有するＬＥＤチップを提供することを目的とする。In addition, an object of the present invention, in one aspect, is to provide an LED chip having a characteristic structure on the back surface of a substrate.

　本発明の第１の態様は、半導体チップの製造方法に係り、該製造方法は、第１主面およびその反対側の第２主面を有する基板の前記第１主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第１改質領域を第１方向に沿って形成する第１照射工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第２改質領域を前記第１方向とは異なる第２方向に沿って形成する第２照射工程とを含み、前記ウェハの前記半導体層が形成された側の表面から前記第１照射工程における集光点までの最小距離をＤ_min1、前記ウェハの前記半導体層が形成された側の表面から前記第２照射工程における集光点までの最小距離をＤ_min2としたとき、Ｄ_min1＜Ｄ_min2であることを特徴とする。A first aspect of the present invention relates to a method for manufacturing a semiconductor chip, which includes a semiconductor layer on a first main surface side of a substrate having a first main surface and a second main surface opposite to the first main surface. A step of preparing the formed wafer, and a laser beam is irradiated to the wafer with a converging point inside thereof, and a first modified region that can be used for dividing the wafer along the first direction A first irradiation step to be formed, and a second modified region that can be used to divide the wafer by irradiating the wafer with a laser beam with a condensing point inside the wafer, differing from the first direction. A second irradiation step formed along two directions, and the minimum distance from the surface of the wafer on which the semiconductor layer is formed to the condensing point in the first irradiation step is D_min1 , In the second irradiation step from the surface on the side where the semiconductor layer is formed When the minimum distance to the point were the D_min2, characterized in that it is a D_min1 <D_min2.

　前記第１の態様に係る製造方法は、前記第１改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第１方向に平行で前記第１主面に直交する第１平面からの乖離量の最大値が、前記第２改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第２方向に平行で前記第１主面に直交する第２平面からの乖離量の最大値より大きい場合に、好ましく用いうる。例えば、前記基板がＣ面サファイア基板であり、前記第１方向が前記Ｃ面サファイア基板のＡ軸に沿う方向であり、前記第２方向が前記Ｃ面サファイア基板のＭ軸に沿う方向である場合である。
　前記第１の態様に係る製造方法は、また、前記第１方向に沿って形成される分断面に許容される理想的分断面からの乖離量よりも、前記第２方向に沿った分断に許容される同乖離量が大きい場合に、好ましく用いうる。In the manufacturing method according to the first aspect, a first cross section formed when the wafer is divided using the first modified region is parallel to the first direction and perpendicular to the first main surface. A maximum value of a deviation amount from one plane is parallel to the second direction of a sectional surface formed when the wafer is divided using the second modified region and is perpendicular to the first main surface. It can be preferably used when it is larger than the maximum deviation amount from the two planes. For example, when the substrate is a C-plane sapphire substrate, the first direction is a direction along the A-axis of the C-plane sapphire substrate, and the second direction is a direction along the M-axis of the C-plane sapphire substrate. It is.
In the manufacturing method according to the first aspect, the separation along the second direction is more allowable than the amount of deviation from the ideal division which is allowed in the division formed along the first direction. It can be preferably used when the amount of deviation is large.

　前記第１の態様に係る製造方法において、前記ウェハは、前記半導体層が形成された側の面に、前記第１方向に沿った第１素子分離溝と前記第２方向に沿った第２素子分離溝とを有しうる。この場合には、前記Ｄ_min1は前記第１素子分離溝の底面から前記第１照射工程における集光点までの最小距離であり、前記Ｄ_min2は前記第２素子分離溝の底面から前記第２照射工程における集光点までの最小距離である。前記第１の態様に係る製造方法は、前記第１素子分離溝の幅よりも前記第２素子分離溝の幅が広い場合に、好ましく用いうる。
　前記第１の態様に係る製造方法において、前記第１照射工程では、前記Ｄ_min1を５μｍ以上５０μｍ以下の範囲内に調整しうる。前記第１の態様に係る製造方法において、Ｄ_min1とＤ_min2の差は１０μｍ以上に調整しうる。
　前記第１の態様に係る製造方法において、前記半導体チップの平面形状は長辺および短辺を有する矩形でありうる。このとき、前記短辺が前記第１方向に沿っていてもよい。In the manufacturing method according to the first aspect, the wafer includes a first element isolation groove along the first direction and a second element along the second direction on a surface on which the semiconductor layer is formed. And a separation groove. In this case, D_min1 is the minimum distance from the bottom surface of the first element isolation groove to the condensing point in the first irradiation step, and D_min2 is the second distance from the bottom surface of the second element isolation groove. It is the minimum distance to the condensing point in the irradiation process. The manufacturing method according to the first aspect can be preferably used when the width of the second element isolation groove is wider than the width of the first element isolation groove.
In the manufacturing method according to the first aspect, in the first irradiation step, the_Dmin1 can be adjusted within a range of 5 μm to 50 μm. In the manufacturing method according to the first aspect, the difference between D_min1 and D_min2 can be adjusted to 10 μm or more.
In the manufacturing method according to the first aspect, the planar shape of the semiconductor chip may be a rectangle having a long side and a short side. At this time, the short side may be along the first direction.

　前記第１の態様に係る製造方法において、前記第１照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させうる。この場合には、前記集光点の深さ変化の周期は前記第１方向に沿って形成される半導体チップの側面の長さの、好ましくは２分の１以下、より好ましくは５分の１以下、特に好ましくは１０分の１以下である。また、１周期内での前記集光点の深さの変化幅（最大深さと最小深さとの差）は、前記ウェハの厚さの３分の１以上、さらには２分の１以上としうる。
　また、前記第１の態様に係る製造方法において、前記第２照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させうる。この場合には、前記集光点の深さ変化の周期は前記第２方向に沿って形成される半導体チップの側面の長さの、好ましくは２分の１以下、より好ましくは５分の１以下、特に好ましくは１０分の１以下である。また、１周期内での前記集光点の深さの変化幅（最大深さと最小深さとの差）は、前記ウェハの厚さの３分の１以上、さらには２分の１以上としうる。In the manufacturing method according to the first aspect, in the first irradiation step, the depth of the condensing point with reference to the surface of the wafer on which the semiconductor layer is formed can be periodically changed. In this case, the period of the depth change of the condensing point is preferably not more than one-half, more preferably one-fifth of the length of the side surface of the semiconductor chip formed along the first direction. Hereinafter, it is particularly preferably 1/10 or less. In addition, a change width (a difference between the maximum depth and the minimum depth) of the depth of the condensing point within one cycle can be set to one third or more of the thickness of the wafer, or more than one half. .
Further, in the manufacturing method according to the first aspect, in the second irradiation step, the depth of the condensing point with reference to the surface of the wafer on which the semiconductor layer is formed can be periodically changed. . In this case, the period of the depth change of the condensing point is preferably not more than one-half of the length of the side surface of the semiconductor chip formed along the second direction, more preferably one-fifth. Hereinafter, it is particularly preferably 1/10 or less. In addition, a change width (a difference between the maximum depth and the minimum depth) of the depth of the condensing point within one cycle can be set to one third or more of the thickness of the wafer, or more than one half. .

　前記第１の態様に係る製造方法において、前記ウェハは、前記第１照射工程で前記レーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有しうる。この場合には、前記反射防止構造は反射防止膜またはモスアイ構造でありうる。
　また、前記第１の態様に係る製造方法において、前記ウェハは、前記第２照射工程で前記レーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有しうる。この場合には、前記反射防止構造は反射防止膜またはモスアイ構造でありうる。In the manufacturing method according to the first aspect, the wafer has an antireflection structure at a portion where the laser beam passes on a surface opposite to the side irradiated with the laser beam in the first irradiation step. Yes. In this case, the antireflection structure may be an antireflection film or a moth-eye structure.
Further, in the manufacturing method according to the first aspect, the wafer has an antireflection structure at a portion through which the laser beam passes on a surface opposite to the side irradiated with the laser beam in the second irradiation step. Can be included. In this case, the antireflection structure may be an antireflection film or a moth-eye structure.

　本発明の第２の態様は、半導体チップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する照射工程を含み、前記照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させることを特徴とする。A second aspect of the present invention relates to a method for manufacturing a semiconductor chip, which includes a semiconductor layer on one main surface side of a substrate having one main surface and the other main surface on the opposite side. A step of preparing the formed wafer, and a laser beam is applied to the wafer with a converging point inside, and a modified region that can be used for dividing the wafer is formed along one direction. Including an irradiation step, wherein in the irradiation step, the depth of the condensing point with respect to the surface of the wafer on the side where the semiconductor layer is formed is periodically changed.

　前記第２の態様に係る製造方法において、集光点の深さ変化の周期は、前記１つの方向に沿って形成される半導体チップの側面の長さの、好ましくは２分の１以下、より好ましくは５分の１以下、特に好ましくは１０分の１以下である。また、前記第２の態様に係る製造方法において、１周期内での集光点の深さの変化幅（最大深さと最小深さとの差）は、前記ウェハの厚さの３分の１以上、さらには２分の１以上としうる。In the manufacturing method according to the second aspect, the period of the depth change of the condensing point is preferably less than or equal to half the length of the side surface of the semiconductor chip formed along the one direction. Preferably it is 1/5 or less, Most preferably, it is 1/10 or less. Further, in the manufacturing method according to the second aspect, the change width (the difference between the maximum depth and the minimum depth) of the depth of the condensing point within one cycle is one third or more of the thickness of the wafer. Further, it can be set to a half or more.

　本発明の第３の態様は、半導体チップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する照射工程を含み、前記ウェハは、前記レーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有することを特徴とする。
　前記第３の態様に係る製造方法において、前記反射防止構造は反射防止膜またはモスアイ構造でありうる。また、前記第３の態様に係る製造方法では、前記照射工程において前記レーザ光を前記一方の主面に対して垂直でない方向から前記ウェハに対して照射しうる。A third aspect of the present invention relates to a method for manufacturing a semiconductor chip, which includes a semiconductor layer on one main surface side of a substrate having one main surface and the other main surface on the opposite side. A step of preparing the formed wafer, and a laser beam is applied to the wafer with a converging point inside, and a modified region that can be used for dividing the wafer is formed along one direction. Including an irradiation step, wherein the wafer has an antireflection structure at a portion through which the laser beam passes on a surface opposite to the side irradiated with the laser beam.
In the manufacturing method according to the third aspect, the antireflection structure may be an antireflection film or a moth-eye structure. In the manufacturing method according to the third aspect, in the irradiation step, the laser beam can be irradiated to the wafer from a direction that is not perpendicular to the one main surface.

　本発明の第４の態様は、ＬＥＤチップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有するＣ面サファイア基板の前記一方の主面の側に窒化ガリウム系半導体層が形成されたウェハを準備する工程と、前記ウェハに対して前記Ｃ面サファイア基板の内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を前記Ｃ面サファイア基板のＡ軸方向に沿って形成する照射工程と、前記改質領域を利用して前記ウェハを分断する分割工程とを含み、前記照射工程においては前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させ、それによって、前記分割工程で生じる分断面には前記集光点の深さ変化の周期に対応する周期で凹部と凸部が交互に配置された波型の凹凸面が含まれることを特徴とする。According to a fourth aspect of the present invention, there is provided a method for manufacturing an LED chip, wherein the manufacturing method is arranged on the one main surface side of a C-plane sapphire substrate having one main surface and the other main surface on the other side. A step of preparing a wafer on which a gallium nitride based semiconductor layer is formed, and a laser beam that irradiates the wafer with a converging point inside the C-plane sapphire substrate to modify the wafer. An irradiation step of forming a quality region along the A-axis direction of the C-plane sapphire substrate, and a dividing step of dividing the wafer using the modified region, wherein in the irradiation step, the semiconductor of the wafer The depth of the condensing point with respect to the surface on which the layer is formed is periodically changed, so that the dividing surface generated in the dividing step corresponds to the period of the depth change of the condensing point. Concave and convex alternately in the cycle Characterized to include irregular surface of the location has been corrugated.

　前記第４の態様に係る製造方法において、前記ＬＥＤチップの平面形状は長辺および短辺を有する矩形でありうる。このとき、前記長辺が前記Ａ軸方向に沿っていてもよい。In the manufacturing method according to the fourth aspect, the planar shape of the LED chip may be a rectangle having a long side and a short side. At this time, the long side may be along the A-axis direction.

　本発明の第５の態様は、半導体チップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、第１スキャン方向に沿って前記ウェハをレーザ光でスキャンして、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を前記第１スキャン方向に沿って形成する第１スキャン工程と、前記第１スキャン方向と異なる第２スキャン方向に沿って前記ウェハをレーザ光でスキャンして、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を前記第２スキャン方向に沿って形成する第２スキャン工程とを含み、前記第１スキャン工程におけるレーザ光スキャン速度が前記第２スキャン工程におけるレーザ光スキャン速度よりも高く、前記第１スキャン工程および前記第２スキャン工程で形成される改質領域を利用して前記ウェハを分割して得られる半導体チップの平面形状が、前記第１スキャン方向に沿った２つの短辺と前記第２スキャン方向に沿った２つの長辺を有する平行四辺形であることを特徴とする。A fifth aspect of the present invention relates to a method for manufacturing a semiconductor chip, which includes a semiconductor layer on one main surface side of a substrate having one main surface and the other main surface on the opposite side. A step of preparing the formed wafer, and scanning the wafer with laser light along a first scan direction, and forming a modified region in the wafer that can be used for dividing the wafer in the first scan direction; A modified region that can be used to divide the wafer inside the wafer by scanning the wafer with a laser beam along a second scan direction different from the first scan direction. And a second scan step of forming the first scan step along the second scan direction, wherein a laser beam scan speed in the first scan step is higher than a laser beam scan speed in the second scan step. In addition, the planar shape of the semiconductor chip obtained by dividing the wafer using the modified regions formed in the first scan step and the second scan step has two short shapes along the first scan direction. It is a parallelogram having a side and two long sides along the second scanning direction.

　本発明の第６の態様は、ＬＥＤチップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してレーザ光を照射して、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する工程と、前記改質領域を形成した後に前記基板の前記他方の主面上にその全面を覆うメタル膜を形成する工程と、を含むことを特徴とする。A sixth aspect of the present invention relates to a method for manufacturing an LED chip, which includes a semiconductor layer on the one main surface side of a substrate having one main surface and the other main surface on the opposite side. Preparing a formed wafer, irradiating the wafer with laser light, and forming a modified region that can be used to divide the wafer along one direction inside the wafer; Forming a metal film covering the entire surface of the other main surface of the substrate after forming the modified region.

　本発明の第７の態様は、ＬＥＤチップの製造方法に係り、該製造方法は、一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成され、前記他方の主面が粗い面であるウェハを準備する工程と、前記基板の前記他方の主面上に多成分ガラス（compound glass）からなる平坦化膜を形成する工程と、前記平坦化膜を形成した前記ウェハに対して前記基板の前記他方の主面側からレーザ光を照射して、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する工程と、を含むことを特徴とする。A seventh aspect of the present invention relates to a method for manufacturing an LED chip, which includes a semiconductor layer on one main surface side of a substrate having one main surface and the other main surface on the opposite side. Forming a wafer having a rough surface on the other main surface, forming a planarizing film made of multi-component glass on the other main surface of the substrate, and A laser beam is irradiated from the other main surface side of the substrate to the wafer on which the fluorinated film is formed, and a modified region that can be used for dividing the wafer is formed along one direction inside the wafer. And a step of forming.

　本発明の第８の態様は、ＬＥＤチップに係り、該ＬＥＤチップは、一方の主面およびその反対側の他方の主面を有する基板と、前記基板の前記一方の主面の側に形成された半導体層とを有し、前記基板の前記他方の主面はポリッシング仕上げされており、前記他方の主面上には無機材料からなるアモルファス膜である透光性の下地層を介してメタル膜が形成されていることを特徴とする。An eighth aspect of the present invention relates to an LED chip, and the LED chip is formed on a substrate having one main surface and the other main surface on the opposite side, and the one main surface side of the substrate. And the other main surface of the substrate is polished, and a metal film is interposed on the other main surface through a translucent underlayer that is an amorphous film made of an inorganic material. Is formed.

　本発明の第９の態様は、ＬＥＤチップに係り、該ＬＥＤチップは、一方の主面およびその反対側の他方の主面を有し、前記他方の主面が粗い面である基板と、前記基板の前記一方の主面の側に形成された半導体層とを有し、前記基板の前記他方の主面に多成分ガラスからなる平坦化膜が形成され、前記平坦化膜上にメタル膜が形成されていることを特徴とする。A ninth aspect of the present invention relates to an LED chip, the LED chip having one main surface and the other main surface opposite to the main surface, the substrate having the other main surface being a rough surface, A planarization film made of multi-component glass is formed on the other principal surface of the substrate, and a metal film is formed on the planarization film. It is formed.

　本発明の前記第１乃至第３および第５の態様によれば、半導体チップの歩留まりの向上に有利な技術が提供される。
　本発明の前記第４の態様によれば、ＬＥＤチップの出力の向上に有利な技術が提供される。
　本発明の前記第６および第７の態様によれば、基板の裏面に特徴的な構造を有するＬＥＤチップを、内部集光法を用いて製造する方法が提供される。According to the first to third and fifth aspects of the present invention, a technique advantageous in improving the yield of semiconductor chips is provided.
According to the fourth aspect of the present invention, a technique advantageous in improving the output of the LED chip is provided.
According to the sixth and seventh aspects of the present invention, there is provided a method for manufacturing an LED chip having a characteristic structure on the back surface of a substrate using an internal condensing method.

　本発明の前記第８および第９の態様によれば、基板の裏面に特徴的な構造を有するＬＥＤチップが提供される。According to the eighth and ninth aspects of the present invention, there is provided an LED chip having a characteristic structure on the back surface of the substrate.

本発明の実施形態に係る方法により製造されるＬＥＤチップの構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the LED chip manufactured by the method which concerns on embodiment of this invention.準備工程で準備されるウェハの構造例を示す断面図である。It is sectional drawing which shows the structural example of the wafer prepared at a preparation process.レーザ光の集光点と該レーザ光の照射によってウェハに形成される改質領域との関係を模式的に示す断面図である。It is sectional drawing which shows typically the relationship between the condensing point of a laser beam, and the modification area | region formed in a wafer by irradiation of this laser beam.レーザ光照射装置を用いてウェハに対して第１方向に沿って第１改質領域を形成する第１照射工程を説明するための斜視図である。It is a perspective view for demonstrating the 1st irradiation process which forms a 1st modification area | region along a 1st direction with respect to a wafer using a laser beam irradiation apparatus.レーザ光照射装置を用いてウェハに対して第２方向に沿って第２改質領域を形成する第２照射工程を説明するための斜視図である。It is a perspective view for demonstrating the 2nd irradiation process which forms a 2nd modification area | region along a 2nd direction with respect to a wafer using a laser beam irradiation apparatus.分割工程を経て得られる１つの半導体チップの構成を模式的に示す斜視図である。It is a perspective view which shows typically the structure of one semiconductor chip obtained through a division | segmentation process.斜め割れを模式的に説明するための断面図である。It is sectional drawing for demonstrating an oblique crack typically.集光点の深さを周期的に変更することを説明する図である。It is a figure explaining changing the depth of a condensing point periodically.ウェハにおける半導体チップの配置を説明するための図である。It is a figure for demonstrating arrangement | positioning of the semiconductor chip in a wafer.準備工程で準備されるウェハの構造例を示す断面図である。It is sectional drawing which shows the structural example of the wafer prepared at a preparation process.本発明の実施形態に係るＬＥＤチップの構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the LED chip which concerns on embodiment of this invention.本発明の実施形態に係るＬＥＤチップの構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the LED chip which concerns on embodiment of this invention.

　以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
　図１は、本発明の実施形態に係る製造方法により製造される半導体チップの典型例であるＬＥＤチップについて、その構成を模式的に示す断面図である。ＬＥＤチップ１００は、第１主面１２６およびその反対側の第２主面１２７を有する基板１２０’の第１主面１２６の側に半導体層１１０’が形成された構成を有する。基板１２０’はＣ面サファイア基板である。半導体層１１０’は、例えば、窒化ガリウム系半導体層であり、基板１２０’の第１主面１２６の上に順に形成された第１導電型層（例えば、ｎ型層）１１２’と、活性層１１４と、第２導電型層（例えば、ｐ型層）１１６とを含む。第２導電型層１１６の表面には上部電極１３２が形成されている。第２導電型層１１２’の一部露出した表面には、下部電極１３４が形成されている。チップの周囲に存在する段差１５０’は、後述する素子分離溝１５０の名残である。Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the configuration of an LED chip that is a typical example of a semiconductor chip manufactured by a manufacturing method according to an embodiment of the present invention. TheLED chip 100 has a configuration in which asemiconductor layer 110 ′ is formed on the firstmain surface 126 side of asubstrate 120 ′ having a firstmain surface 126 and a secondmain surface 127 opposite thereto. Thesubstrate 120 ′ is a C-plane sapphire substrate. Thesemiconductor layer 110 ′ is, for example, a gallium nitride based semiconductor layer, a first conductivity type layer (for example, an n-type layer) 112 ′ formed in order on the firstmain surface 126 of thesubstrate 120 ′, and an active layer. 114 and a second conductivity type layer (for example, p-type layer) 116. Anupper electrode 132 is formed on the surface of the secondconductivity type layer 116. Alower electrode 134 is formed on a partially exposed surface of the secondconductivity type layer 112 ′. Astep 150 ′ existing around the chip is a remnant of anelement isolation groove 150 described later.

　図２～図５を参照しながらＬＥＤチップ１００の製造方法を説明する。ＬＥＤチップ１００の製造方法は、ウェハ２００を準備する準備工程と、レーザ光照射装置を用いてウェハ２００に対して第１方向に沿って第１改質領域１２２ａを形成する第１照射工程と、レーザ光照射装置を用いてウェハ２００に対して第２方向に沿って第２改質領域１２２ｂを形成する第２照射工程と、第１改質領域１２２ａおよび第２改質領域１２２ｂを利用してウェハを分断することによってウェハ２００を複数のＬＥＤチップ１００に分割する分割工程とを含む。ここで、第１方向と第２方向とは異なる方向であればよいが、典型的には、相互に直交する方向である。A method for manufacturing theLED chip 100 will be described with reference to FIGS. The manufacturing method of theLED chip 100 includes a preparation step of preparing thewafer 200, a first irradiation step of forming the first modifiedregion 122a along the first direction with respect to thewafer 200 using a laser light irradiation device, Utilizing the second irradiation step of forming the second modifiedregion 122b along the second direction with respect to thewafer 200 using the laser beam irradiation apparatus, the first modifiedregion 122a and the second modifiedregion 122b A dividing step of dividing thewafer 200 into a plurality ofLED chips 100 by dividing the wafer. Here, the first direction and the second direction may be different directions, but are typically directions orthogonal to each other.

　準備工程で準備されるウェハ２００の構成を図２に示す。ウェハ２００は、第１主面１２６およびその反対側の第２主面１２７を有する基板１２０の第１主面１２６の側に半導体層１１０が形成された構造を有する。ここで、基板１２０を分割したものが前述の基板１２０’であり、半導体層１１０を分割したものが前述の半導体層１１０’であり、第１導電型層１１２を分割したものが第１導電型層１１２’である。FIG. 2 shows the configuration of thewafer 200 prepared in the preparation process. Thewafer 200 has a structure in which thesemiconductor layer 110 is formed on the firstmain surface 126 side of thesubstrate 120 having the firstmain surface 126 and the secondmain surface 127 opposite to the firstmain surface 126. Here, thesubstrate 120 ′ is obtained by dividing thesubstrate 120, thesemiconductor layer 110 ′ is obtained by dividing thesemiconductor layer 110, and the first conductivity type is obtained by dividing the firstconductivity type layer 112. Layer 112 '.

　ウェハ２００に含まれる基板１２０はジャスト基板またはオフアングル付きの基板でありうる。後者の場合のオフ角は０～±１０°でありうる。基板１２０の形状およびサイズに特段の限定はなく、例えば、直径２インチ～６インチの円盤状でありうるし、あるいは、５０ｍｍ～１５０ｍｍ角の板状でありうる。基板１２０の厚さは、後述の分割工程に供される段階において０．０５ｍｍ～０．３ｍｍ、好ましくは０．０８ｍｍ～０．２ｍｍである。通常、Ｃ面サファイア基板を用いた窒化ガリウム系ＬＥＤチップの製造では、０．４～１．５ｍｍの厚さで供給されるＣ面サファイア基板を用いて窒化ガリウム系半導体層のエピタキシャル成長工程と電極形成工程が行われる。電極形成工程の後、内部集光法を用いてウェハを分割する直前（レーザ光を照射する工程の直前）に、サファイア基板の裏面にグラインディングおよびラッピングが施され、その厚さが上記範囲内に減じられる。Thesubstrate 120 included in thewafer 200 may be a just substrate or an off-angle substrate. The off angle in the latter case can be 0 to ± 10 °. The shape and size of thesubstrate 120 are not particularly limited, and may be, for example, a disk shape with a diameter of 2 inches to 6 inches, or a plate shape with a diameter of 50 mm to 150 mm. The thickness of thesubstrate 120 is 0.05 mm to 0.3 mm, preferably 0.08 mm to 0.2 mm, in the stage where it is subjected to the dividing step described later. Usually, in the manufacture of a gallium nitride LED chip using a C-plane sapphire substrate, an epitaxial growth process and electrode formation of a gallium nitride-based semiconductor layer using a C-plane sapphire substrate supplied in a thickness of 0.4 to 1.5 mm A process is performed. After the electrode forming process, just before dividing the wafer using the internal condensing method (immediately before the laser irradiation process), the back surface of the sapphire substrate is ground and lapped, and the thickness is within the above range. Reduced to

　第１導電型層１１２、活性層１１４および第２導電型層１１６を含む半導体層１１０はエピタキシャル成長法により基板１２０上に形成されている。窒化ガリウム系半導体のエピタキシャル成長にはＭＯＶＰＥ法、ＭＢＥ法、スパッタ法などの気相法が用いられる。半導体層１１０の厚さは通常３μｍ～１５μｍであり、好ましくは４μｍ～１０μｍである。第２導電型１１６の表面には上部電極１３２が形成され、また、エッチングにより形成された第１導電型層１１２の一部露出面には、下部電極１３４が形成されている。Thesemiconductor layer 110 including the firstconductivity type layer 112, theactive layer 114, and the secondconductivity type layer 116 is formed on thesubstrate 120 by an epitaxial growth method. Vapor phase methods such as MOVPE, MBE, and sputtering are used for epitaxial growth of gallium nitride semiconductors. The thickness of thesemiconductor layer 110 is usually 3 μm to 15 μm, preferably 4 μm to 10 μm. Anupper electrode 132 is formed on the surface of thesecond conductivity type 116, and alower electrode 134 is formed on a partially exposed surface of the firstconductivity type layer 112 formed by etching.

　ウェハ２００には、また、素子分離溝１５０が形成されている。素子分離溝１５０は、エッチングによって、少なくとも第１導電型層１１２に達する深さに形成されている。素子分離溝１５０の底には、基板１２０が露出していてもよいし、露出していなくてもよい。後述の第１照射工程および第２照射工程において照射されるレーザ光を反射または散乱させてウェハ２００の内部に拡げないように、素子分離溝１５０の底は第１主面１２６に平行に形成されている。In thewafer 200,element isolation grooves 150 are also formed. Theelement isolation trench 150 is formed to a depth reaching at least the firstconductivity type layer 112 by etching. Thesubstrate 120 may or may not be exposed at the bottom of theelement isolation trench 150. The bottom of theelement isolation groove 150 is formed in parallel with the firstmain surface 126 so that the laser light irradiated in the first irradiation process and the second irradiation process described later is reflected or scattered and does not spread inside thewafer 200. ing.

　素子分離溝１５０の幅は、後述の分割工程に供される段階における基板１２０の厚さが０．１ｍｍの場合であれば、斜め割れが生じない方向については２５μｍ程度まで狭くしうる。該段階における基板１２０の厚さが小さいほど、素子分離溝１５０の幅を狭いものとしうる。素子分離溝１５０の幅に上限はないが、必要以上に広くすると、機能部位である活性層１１４および下部電極１３４の形成に利用される領域が狭くなるためＬＥＤチップ１００の製造コストが上昇する。The width of theelement isolation groove 150 can be reduced to about 25 μm in the direction in which the oblique crack does not occur if the thickness of thesubstrate 120 at the stage where it is subjected to a division process described later is 0.1 mm. The smaller the thickness of thesubstrate 120 at this stage, the narrower theelement isolation trench 150 can be. There is no upper limit on the width of theelement isolation groove 150, but if it is made wider than necessary, the area used for forming theactive layer 114 and thelower electrode 134, which are functional parts, becomes narrow, and the manufacturing cost of theLED chip 100 increases.

　通常、ウェハ２００の第１主面は、上部電極１３２および下部電極１３４の表面を除いて透光性の絶縁保護膜（図示せず）で被覆されている。基板１２０の第２主面１２７のうち、後述の第１照射工程および第２照射工程において照射されるレーザ光が通過する部分は、該レーザ光を強く散乱させないよう、ラッピングおよび／またはポリッシングにより形成される鏡面となっている。鏡面である代わりに、後述のモスアイ構造を有する凹凸面であってもよい。該第２の主面１２７全体がポリッシングにより平滑性の高い鏡面とされている場合、該第１照射工程および第２照射工程におけるレーザ光の集光点の深さ制御が容易になる他、該第２主面１２７上に必要に応じて形成される金属反射膜または誘電体反射膜の反射率が高くなる。Usually, the first main surface of thewafer 200 is covered with a translucent insulating protective film (not shown) except for the surfaces of theupper electrode 132 and thelower electrode 134. Of the secondmain surface 127 of thesubstrate 120, a portion through which laser light irradiated in the first irradiation process and the second irradiation process described later passes is formed by lapping and / or polishing so as not to scatter the laser light strongly. It has become a mirror surface. An uneven surface having a moth-eye structure described later may be used instead of the mirror surface. When the entire secondmain surface 127 has a mirror surface with high smoothness by polishing, it becomes easy to control the depth of the condensing point of the laser beam in the first irradiation step and the second irradiation step. The reflectivity of the metal reflection film or dielectric reflection film formed on the secondmain surface 127 as necessary is increased.

　第１照射工程では、図４に示すように、レーザ光によるウェハ２００のスキャンを第１方向２２に沿って行う。多光子吸収を発生させることのできるレーザを用いて、ウェハ２００の内部に集光点（図６のＦ１）を合わせてスキャンすることにより、ウェハ２００の内部に、ウェハ２００の分断に利用可能な第１改質領域（図６の１２２ａ）を第１方向２２に沿って形成することができる。ここで、第１方向２２は任意の方向であってよいが、一例では、ウェハ２００を構成している基板１２０のＡ軸（サファイアのＡ軸）に平行な方向としうる。ウェハ２００が厚い場合には、追加的なレーザ光の照射によって第１改質領域１２２ａに平行な追加的な改質領域を、該第１改質領域よりも半導体層１２０から離れた位置に形成しうる。In the first irradiation step, as shown in FIG. 4, thewafer 200 is scanned along thefirst direction 22 with a laser beam. By using a laser capable of generating multiphoton absorption and scanning with the focusing point (F1 in FIG. 6) aligned inside thewafer 200, thewafer 200 can be used to divide thewafer 200. The first modified region (122a in FIG. 6) can be formed along thefirst direction 22. Here, thefirst direction 22 may be an arbitrary direction, but in one example, thefirst direction 22 may be a direction parallel to the A axis of thesubstrate 120 constituting the wafer 200 (A axis of sapphire). When thewafer 200 is thick, an additional modified region parallel to the first modifiedregion 122a is formed at a position farther from thesemiconductor layer 120 than the first modified region by irradiation with additional laser light. Yes.

　第２照射工程では、図５に示すように、第２方向２４に沿ってウェハ２００をレーザ光でスキャンする。多光子吸収を発生させることのできるレーザを用いて、ウェハ２００の内部に集光点（図６のＦ２）を合わせてスキャンすることにより、ウェハ２００の内部に、ウェハ２００の分断に利用可能な第２改質領域（図６の１２２ｂ）を第２方向２４に沿って形成することができる。ここで、第２方向２４は前記第１の方向２２と異なる任意の方向としうるが、一例では、ウェハ２００を構成している基板１２０のＭ軸（サファイアのＭ軸）に平行な方向としうる。ウェハ２００が厚い場合には、追加的なレーザ光の照射によって第２改質領域１２２ｂに平行な追加的な改質領域を、該第２改質領域よりも半導体層１２０から離れた位置に形成しうる。In the second irradiation step, thewafer 200 is scanned with laser light along thesecond direction 24 as shown in FIG. By using a laser capable of generating multiphoton absorption and scanning with the focusing point (F2 in FIG. 6) aligned inside thewafer 200, thewafer 200 can be used to divide thewafer 200. The second modified region (122b in FIG. 6) can be formed along thesecond direction 24. Here, thesecond direction 24 can be an arbitrary direction different from thefirst direction 22. However, in one example, thesecond direction 24 can be a direction parallel to the M axis of thesubstrate 120 constituting the wafer 200 (M axis of sapphire). . When thewafer 200 is thick, an additional modified region parallel to the second modifiedregion 122b is formed at a position farther from thesemiconductor layer 120 than the second modified region by irradiation with additional laser light. Yes.

　第１照射工程および第２照射工程で使用しうる好ましいレーザ光源は、フェムト秒レーザ、ピコ秒レーザ、ナノ秒レーザなどのパルスレーザであり、例えば、Ｎｄ：ＹＡＧパルスレーザ、Ｎｄ：ＹＶＯ₄パルスレーザ、Ｎｄ：ＹＬＦパルスレーザ、チタンサファイアパルスレーザなどである。
　図３は、レーザ光の集光点Ｆと、該レーザ光の照射によってウェハ２００に形成される改質領域１２２との関係を模式的に示している。内部集光法では集光点から見てレーザ光が入射する側に改質領域が形成されるので、集光点Ｆを基板１２０の内部に設定してレーザ光を基板１２０の第２主面１２７の側から照射した場合には、図３に示すように、集光点Ｆを第１主面１２６側の端とする改質領域１２２が基板１２０の内部に形成される。基板の厚さ方向の広がりが約２０μｍの改質領域を形成することにより、厚さ１００μｍのＣ面サファイア基板を分断しうる。改質領域の形成時に集光点では著しい発熱が起こり、その温度は数千度にも達する。発生した熱の一部は半導体層１１０に伝播し、熱劣化によるＬＥＤチップの歩留まり低下（不良の増加）の原因となる。A preferable laser light source that can be used in the first irradiation step and the second irradiation step is a pulse laser such as a femtosecond laser, a picosecond laser, or a nanosecond laser. For example, an Nd: YAG pulse laser, an Nd: YVO₄ pulse laser, or the like. Nd: YLF pulse laser, titanium sapphire pulse laser, and the like.
FIG. 3 schematically shows the relationship between the condensing point F of the laser beam and the modifiedregion 122 formed on thewafer 200 by the irradiation of the laser beam. In the internal condensing method, the modified region is formed on the side on which the laser beam is incident as viewed from the condensing point. When irradiated from the 127 side, as shown in FIG. 3, a modifiedregion 122 having the condensing point F as an end on the firstmain surface 126 side is formed inside thesubstrate 120. A C-plane sapphire substrate having a thickness of 100 μm can be divided by forming a modified region having a spread in the thickness direction of the substrate of about 20 μm. When the modified region is formed, significant heat is generated at the condensing point, and the temperature reaches several thousand degrees. Part of the generated heat propagates to thesemiconductor layer 110 and causes a decrease in yield (increase in defects) of LED chips due to thermal degradation.

　以下では、ウェハ２００の内部における集光点Ｆの位置は、該ウェハの半導体層１１０が形成された側の表面の位置を基準として説明される。従って、ウェハ２００が素子分離溝１５０を有する場合には、素子分離溝１５０の底面の位置が基準となる。図３において、Ｄ_minは、素子分離溝１５０の底面から集光点Ｆまでの最小距離を意味している。この距離が一定である場合には、当該距離は常に最小距離である。上述のように、内部集光法では集光点から見てレーザ光が入射する側に改質領域が形成されるので、基板１２０の第２主面１２７の側からレーザ光をウェハ２００に照射した場合には、素子分離溝１５０の底面から集光点Ｆまでの距離は、該底面から改質領域１２２までの距離と略等しくなる。Hereinafter, the position of the condensing point F inside thewafer 200 will be described with reference to the position of the surface of the wafer on the side where thesemiconductor layer 110 is formed. Therefore, when thewafer 200 has theelement isolation groove 150, the position of the bottom surface of theelement isolation groove 150 is a reference. In FIG. 3, D_min means the minimum distance from the bottom surface of theelement isolation groove 150 to the condensing point F. When this distance is constant, the distance is always the minimum distance. As described above, in the internal focusing method, the modified region is formed on the side on which the laser beam is incident as viewed from the focusing point. Therefore, the laser beam is irradiated onto thewafer 200 from the secondmain surface 127 side of thesubstrate 120. In this case, the distance from the bottom surface of theelement isolation groove 150 to the condensing point F is substantially equal to the distance from the bottom surface to the modifiedregion 122.

　分割工程では、第１方向２２に沿って形成された第１改質領域１２２ａと第２方向２４に沿って形成された第２改質領域１２２ｂとを利用してウェハ２００を割ることによって、ウェハ２００を複数のＬＥＤチップ１００に分割する。ウェハを割る際にはブレーキング装置を好ましく使用することができるが、他の手段を用いてもよい。
　図６は、分割工程を経て得られる１つのＬＥＤチップ１００の構成を模式的に示す斜視図である。ＬＥＤチップ１００の形状は略直方体であり、第１方向（ここではＡ軸）に沿った一対（２つ）の第１側面１０１と、第２方向（ここではＭ軸）に沿った一対（２つ）の第２側面１０２とを有する。第１側面１０１には、集光点Ｆ１に対応する深さに第１改質領域１２２ａが露出しており、第２側面１０２には、集光点Ｆ２に対応する深さに第２改質領域１２２ｂが露出している。この例では、ウェハ２００の半導体層１１０が形成された側の表面から集光点Ｆ１までの最小距離Ｄ_min1が、同表面から集光点Ｆ２までの最小距離Ｄ_min2よりも小さい（Ｄ_min1＜Ｄ_min2）。
　なお、便宜上、図６では集光点Ｆ１、Ｆ２がそれぞれ改質領域１２２ａ、１２２ｂの中央付近に位置するように描かれているが、実際には、基板１２０に対しレーザ光を図中における上方（第２主面１２７側）から入射させた場合には、集光点Ｆ１、Ｆ２の位置はそれぞれ改質領域１２２ａ、１２２ｂの下端となり、反対に、図中における下方（第１主面１２６側）から入射させた場合には、集光点Ｆ１、Ｆ２の位置はそれぞれ改質領域１２２ａ、１２２ｂの上端となる。In the dividing step, thewafer 200 is divided by using the first modifiedregion 122a formed along thefirst direction 22 and the second modifiedregion 122b formed along thesecond direction 24, whereby the wafer is divided. 200 is divided into a plurality ofLED chips 100. When breaking the wafer, a braking device can be preferably used, but other means may be used.
FIG. 6 is a perspective view schematically showing the configuration of oneLED chip 100 obtained through the dividing step. The shape of theLED chip 100 is a substantially rectangular parallelepiped, a pair (two) of the first side surfaces 101 along the first direction (here, the A axis) and a pair (2 of the two sides along the second direction (here, the M axis)).Second side surface 102. The first modifiedregion 122a is exposed on thefirst side surface 101 at a depth corresponding to the condensing point F1, and the second modified surface is exposed on thesecond side surface 102 to a depth corresponding to the condensing point F2.Region 122b is exposed. In this example, the minimum distance D_min1 from the surface on the side where thesemiconductor layer 110 is formed on thewafer 200 to the focal point F1 is smaller than the minimum distance D_min2 from the surface to the focal point F2 (D_min1 < D_min2 ).
For convenience, in FIG. 6, the condensing points F1 and F2 are drawn so as to be located near the centers of the modifiedregions 122a and 122b, respectively. When the light is incident from the (secondmain surface 127 side), the positions of the condensing points F1 and F2 are the lower ends of the modifiedregions 122a and 122b, respectively, and conversely, in the lower part of the figure (the firstmain surface 126 side) ), The positions of the condensing points F1 and F2 are the upper ends of the modifiedregions 122a and 122b, respectively.

　第１改質領域の形成に伴う発熱に起因する半導体層の劣化を抑えるために、図８に例示するように集光点Ｆ１の深さを周期的に変化させることができる。同様に、第２改質領域の形成に伴う発熱による半導体層の劣化を抑えるために、同図に例示するように集光点Ｆ２の深さを周期的に変化させることができる。この場合、集光点の深さ変化の周期は、集光点Ｆ１については、第１改質領域に沿って形成されるＬＥＤチップの第１側面１０１の長さ（図８の例ではＡ軸方向の長さ）の、好ましくは２分の１以下、より好ましくは５分の１以下、特に好ましくは１０分の１以下である。また、集光点Ｆ２については、第２改質領域に沿って形成されるＬＥＤチップの第２側面１０２の長さ（図８の例ではＭ軸方向の長さ）の、好ましくは２分の１以下、より好ましくは５分の１以下、特に好ましくは１０分の１以下である。ＬＥＤチップ１００の第１側面１０１および第２側面１０２上における集光点Ｆ１、Ｆ２それぞれの軌跡は図８の例では矩形波状であるが、限定されるものではなく、正弦波状、三角波状、のこぎり波状、台形波状などであってもよい。１周期内での集光点の深さの変化幅（最大深さと最小深さとの差）は、ウェハの厚さの３分の１以上、さらには２分の１以上としうる。In order to suppress the deterioration of the semiconductor layer due to the heat generation accompanying the formation of the first modified region, the depth of the condensing point F1 can be periodically changed as illustrated in FIG. Similarly, in order to suppress the deterioration of the semiconductor layer due to heat generation accompanying the formation of the second modified region, the depth of the condensing point F2 can be periodically changed as illustrated in FIG. In this case, the period of the depth change of the condensing point is the length of thefirst side surface 101 of the LED chip formed along the first modified region (the A axis in the example of FIG. 8) for the condensing point F1. (Length in the direction) is preferably 1/2 or less, more preferably 1/5 or less, and particularly preferably 1/10 or less. In addition, with respect to the condensing point F2, preferably the length of thesecond side surface 102 of the LED chip formed along the second modified region (the length in the M-axis direction in the example of FIG. 8) is preferably 2 minutes. 1 or less, more preferably 1/5 or less, particularly preferably 1/10 or less. The trajectories of the condensing points F1 and F2 on thefirst side surface 101 and thesecond side surface 102 of theLED chip 100 are rectangular wave shapes in the example of FIG. 8, but are not limited, and are sinusoidal waves, triangular waves, and saws. It may be wavy or trapezoidal. The change width (the difference between the maximum depth and the minimum depth) of the depth of the condensing point within one cycle may be one third or more of the wafer thickness, and more than one half.

　Ｃ面サファイア基板に対してＡ軸に沿って改質領域を形成してそれを起点として該基板を分断すると、図７（ａ）に模式的に示すように、該基板の主面に直交する平面に対して傾斜した分断面が形成される傾向が認められる。一方、Ｃ面サファイア基板に対してＭ軸に沿って改質領域を形成してそれを起点として該基板を分断すると、図７（ｂ）に模式的に示すように、該基板の主面にほぼ直交する分断面が形成される傾向が認められる。即ち、Ａ軸に沿った改質領域およびＭ軸に沿った改質領域を同一条件で形成した場合において、Ａ軸に沿ってウェハを分断したときに形成される分断面の理想的分断面（Ａ軸に平行で第１主面１２６に直交する平面）からの乖離量７０１の最大値は、Ｍ軸に沿ってウェハを分断したときに形成される分断面の理想的分断面（Ｍ軸に平行で第１主面１２６に直交する平面）からの乖離量７０２の最大値より大きい。When a modified region is formed along the A axis with respect to the C-plane sapphire substrate and the substrate is divided from the modified region, the substrate is perpendicular to the main surface of the substrate as schematically shown in FIG. There is a tendency to form a cross section inclined with respect to the plane. On the other hand, when a modified region is formed along the M axis with respect to the C-plane sapphire substrate and the substrate is divided from the modified region, as shown schematically in FIG. There is a tendency to form cross sections that are substantially orthogonal. That is, in the case where the modified region along the A axis and the modified region along the M axis are formed under the same conditions, the ideal sectional surface of the sectional surface formed when the wafer is divided along the A axis ( The maximum value of thedeviation 701 from the plane parallel to the A axis and perpendicular to the firstmain surface 126 is an ideal dividing plane (in the M axis) formed by dividing the wafer along the M axis. Larger than the maximum value of the amount ofdeviation 702 from a plane that is parallel and orthogonal to the firstmajor surface 126.

　ここで、乖離量の最大値が大きいことは、前述の斜め割れの程度が高いこと、即ち、半導体層が素子機能部において割れた不良チップが発生する確率が高いことを意味する。このような不良チップの発生を抑えるためには、素子分離溝の底面からレーザ光の集光点までの距離を小さくすることが好ましい。しかしながら、この距離を小さくするにつれて、改質領域の形成時に発生する熱に起因する半導体層の劣化は著しいものとなる。Here, the large maximum value of the divergence amount means that the degree of the oblique crack described above is high, that is, the probability that a defective chip in which the semiconductor layer is broken in the element function portion is high. In order to suppress the occurrence of such defective chips, it is preferable to reduce the distance from the bottom surface of the element isolation groove to the condensing point of the laser beam. However, as this distance is reduced, the deterioration of the semiconductor layer due to the heat generated during the formation of the modified region becomes significant.

　ゆえに、第１方向２２がサファイアのＡ軸に平行であり、第２方向２４がサファイアのＭ軸に平行である場合には、Ｄ_min1＜Ｄ_min2とすることが望ましい。ここで、Ｄ_min1は第１方向に沿って第１改質領域１２２ａを形成する際の、ウェハ２００の半導体層１１０が形成された側の表面からレーザ光の集光点Ｆ１までの最小距離であり、Ｄ_min2は第２方向に沿って第２改質領域１２２ｂを形成する際の、ウェハ２００の半導体層１１０が形成された側の表面からレーザ光の集光点Ｆ２までの最小距離である。Ｄ_min1＜Ｄ_min2とすることにより、第１改質領域１２２ａを起点とするウェハ２００の斜め割れに起因した不良チップの発生を抑えつつ、第２改質領域１２２ｂの形成時の発熱に起因する不良チップの発生を抑えることができる。改質領域形成時の発熱に起因する不良チップとは、該発熱による半導体層の熱劣化のために素子特性（例えば発光効率）が低下した不良チップである。Ｄ_min1とＤ_min2の差は１０μｍ以上、さらには２０μｍ以上に調整しうる。Therefore, when thefirst direction 22 is parallel to the A axis of sapphire and thesecond direction 24 is parallel to the M axis of sapphire, it is desirable that D_min1 <D_min2 . Here, D_min1 is the minimum distance from the surface of thewafer 200 where thesemiconductor layer 110 is formed to the laser beam condensing point F1 when forming the first modifiedregion 122a along the first direction. D_min2 is the minimum distance from the surface of thewafer 200 on the side where thesemiconductor layer 110 is formed to the laser beam condensing point F2 when forming the second modifiedregion 122b along the second direction. . By_setting D_min1 <D_min2 , the generation of defective chips due to the oblique cracking of thewafer 200 starting from the first modifiedregion 122a is suppressed, and the heat is generated when the second modifiedregion 122b is formed. Generation of defective chips can be suppressed. A defective chip caused by heat generation at the time of forming a modified region is a defective chip whose element characteristics (for example, light emission efficiency) are reduced due to thermal degradation of the semiconductor layer due to the heat generation. The difference between D_min1 and D_min2 can be adjusted to 10 μm or more, and further to 20 μm or more.

　第１照射工程および第２照射工程において、レーザ光をウェハ２００に対し半導体層１１０が形成された側とは反対側から照射する場合に、Ｄ_min1＜Ｄ_min2という条件を採用するにあたっては、Ｄ_min1は５μｍ以上５０μｍ以下、好ましくは１０μｍ以上３０μｍ以下の範囲内に調整され、Ｄ_min2は４０μｍ以上、好ましくは５０μｍ以上に調整される。集光点の深さは、分割工程に供される段階においてウェハ内部に分断に利用可能な改質領域が存在するように決定すればよいので、例えば該段階におけるウェハ２００の厚さが１００μｍの場合であれば、Ｄ_min2は好ましくは８０μｍ以下の範内で調整しうる。Ｄ_min2がある一定値を超えた範囲では、第２改質領域の形成にともなう半導体層の熱劣化の程度がＤ_min2に実質的に依存しなくなることがありうる。その場合はＤ_min2を該範囲内の最小値に設定してもよい。In the first irradiation step and the second irradiation step, when the side where thesemiconductor layer 110 is formed to a laser beam thewafer 200 to be irradiated from the opposite side, when adopting the condition that D_min1 <D_min2 is, D_min1 is 5μm or 50 [mu] m or less, preferably adjusted to the range of 10μm or 30μm or less, D_min2 is 40μm or more, it is preferably adjusted to over 50 [mu] m. The depth of the condensing point may be determined so that there is a modified region that can be used for separation in the wafer at the stage of the dividing process. For example, the thickness of thewafer 200 at the stage is 100 μm. In some cases, D_min2 can be adjusted within a range of preferably 80 μm or less. In a range where D_min2 exceeds a certain value, the degree of thermal degradation of the semiconductor layer accompanying the formation of the second modified region may not substantially depend on D_min2 . In that case, D_min2 may be set to the minimum value within the range.

　第１照射工程および第２照射工程においてレーザ光をウェハ２００に対し半導体層１１０が形成された側から照射する場合に、Ｄ_min1＜Ｄ_min2という条件を採用するにあたっては、Ｄ_min1を２５μｍ以上７０μｍ以下の範囲内に調整し、Ｄ_min2を６０μｍ以上に調整することができる。例えば分割工程に供される段階におけるウェハ２００の厚さが１００μｍの場合であれば、Ｄ_min2は好ましくは９５μｍ以下の範囲内で調整しうる。When the laser beam is irradiated from the side on which thesemiconductor layer 110 is formed on thewafer 200 in the first irradiation step and the second irradiation step, D_min1 is_set to 25 μm or more and 70 μm when the condition of D_min1 <D_min2 is adopted. By adjusting within the following range, D_min2 can be adjusted to 60 μm or more. For example, if the thickness of thewafer 200 at the stage of being subjected to the dividing step is 100 μm, D_min2 can be adjusted within a range of preferably 95 μm or less.

　レーザ光をウェハ２００に対しいずれの側から照射するにせよ、Ｄ_min1＜Ｄ_min2という条件を採用するにあたり、集光点Ｆ１およびＦ２の位置は基板１２０の内部とする（半導体層１１０の内部ではなく）ことが、レーザ光の照射による半導体層１１０の熱劣化に起因する不良チップの発生を抑えるうえで好ましい。Ｄ_min1＜Ｄ_min2という条件は、図８に示す例のように、集光点の深さを周期的に変化させる場合においても採用しうる。Regardless of which side the laser beam is irradiated to thewafer 200, the position of the condensing_points F1 and F2 is set to the inside of thesubstrate 120 when the condition of D_min1 <D_min2 is adopted. In order to suppress the occurrence of defective chips due to thermal degradation of thesemiconductor layer 110 due to laser light irradiation. The condition of D_min1 <D_min2 can be adopted even when the depth of the condensing point is periodically changed as in the example shown in FIG.

　ＬＥＤチップ１００の上面を長方形（長辺および短辺を有する矩形）とする場合に、Ｄ_min1＜Ｄ_min2という条件を採用するにあたっては、第１方向に沿った辺が短辺となり、第２方向に沿った辺が長辺となるように、ウェハ上にＬＥＤチップを配置することが好ましい。したがって、第１方向がサファイアのＡ軸方向、第２方向がサファイアのＭ軸方向である場合には、図９に示すチップ配置Ｃ１を採用することが好ましい。その理由は、第１改質領域１２２ａの形成に伴う半導体層１１０の熱劣化の度合が、第２改質領域１２２ｂの形成に伴うそれよりも大であるため、第１改質領域１２２ａの方向（第１方向）を短辺に沿わせた方が、１つのＬＥＤチップ１００に含まれる半導体層１１０の熱劣化した部分の量が少なくなるからである。このようなチップ配置による効果は、該長辺の長さの該短辺の長さに対する比率が大きくなるにつれて顕著となる。例えば、該比率が２以上のときである。When the upper surface of theLED chip 100 is a rectangle (a rectangle having a long side and a short side), in adopting the condition of D_min1 <D_min2 , the side along the first direction is the short side, and the second direction It is preferable to arrange the LED chip on the wafer so that the side along the line becomes a long side. Therefore, when the first direction is the A-axis direction of sapphire and the second direction is the M-axis direction of sapphire, it is preferable to employ the chip arrangement C1 shown in FIG. The reason is that the degree of thermal degradation of thesemiconductor layer 110 associated with the formation of the first modifiedregion 122a is greater than that associated with the formation of the second modifiedregion 122b. This is because the amount of the thermally deteriorated portion of thesemiconductor layer 110 included in oneLED chip 100 is reduced when the (first direction) is along the short side. The effect of such chip arrangement becomes more prominent as the ratio of the length of the long side to the length of the short side increases. For example, when the ratio is 2 or more.

　Ｄ_min1＜Ｄ_min2という条件の採用により歩留まりの改善効果が得られるのは、基板がＣ面サファイア基板であり、かつ、第１方向、第２方向がそれぞれＡ軸、Ｍ軸に平行である場合だけに限らない。次のような場合においては、基板が特定方向に斜め割れする傾向を有さなくても、Ｄ_min1＜Ｄ_min2という条件の採用が有利となる。それは、第１方向に沿って形成される分断面に許容される理想的分断面からの乖離量（図７参照）よりも、第２方向に沿った分断に許容される同乖離量が大きい場合である。具体例としては、第１方向に沿った素子分離溝よりも第２方向に沿った素子分離溝を幅広に形成する場合がある。素子分離溝の幅を第１方向と第２方向とでこのように相違させると同時に、Ｄ_min1＜Ｄ_min2とすることにより、半導体層が素子機能部において割れた不良チップの発生を抑制しつつ、第２改質領域の形成に伴う半導体層の熱劣化を軽減しうる。半導体チップの上面形状が長方形であるときには、さらに、該長方形の短辺を第１方向に沿わせ、長辺を第２方向に沿わせることにより、熱劣化による不良チップの発生をより効果的に抑制しうる。The use of the condition of D_min1 <D_min2 yields a yield improvement effect when the substrate is a C-plane sapphire substrate and the first direction and the second direction are parallel to the A axis and the M axis, respectively. Not only. In the following cases, it is advantageous to adopt the condition of D_min1 <D_min2 even if the substrate does not have a tendency to obliquely crack in a specific direction. That is, when the amount of deviation allowed for the division along the second direction is larger than the amount of deviation from the ideal division (see FIG. 7) allowed for the division formed along the first direction. It is. As a specific example, the element isolation groove along the second direction may be formed wider than the element isolation groove along the first direction. By making the width of the element isolation groove different in the first direction and the second direction in this way, and at the same time, D_min1 <D_min2 , while suppressing the occurrence of defective chips in which the semiconductor layer is cracked in the element function portion The thermal deterioration of the semiconductor layer accompanying the formation of the second modified region can be reduced. When the upper surface shape of the semiconductor chip is a rectangle, the short side of the rectangle is further along the first direction and the long side is along the second direction, so that the generation of defective chips due to thermal degradation is more effectively generated. Can be suppressed.

　好ましい一例では、Ｃ面ＧａＮ基板を用いた半導体チップを製造するにあたり、第１方向（Ａ軸方向またはＭ軸方向）に沿った素子分離溝の幅を１０μ～２０μｍ、第１方向に直交する第２方向に沿った素子分離溝の幅を２５～４０μｍに形成するとともに、Ｄ_min1＜Ｄ_min2とすることができる。Ｃ面ＧａＮ基板では、Ａ軸に沿った分断面が形成されるように基板を分断するときと、Ｍ軸に沿った分断面が形成されるように基板を分断するときとで、形成される分断面の傾斜に殆ど違いがない。In a preferred example, in manufacturing a semiconductor chip using a C-plane GaN substrate, the width of the element isolation groove along the first direction (A-axis direction or M-axis direction) is 10 μm to 20 μm, and the first direction orthogonal to the first direction is used. The width of the element isolation groove along the two directions can be set to 25 to 40 μm, and D_min1 <D_min2 can be_satisfied . The C-plane GaN substrate is formed when the substrate is divided so that a divided section along the A axis is formed, and when the substrate is divided so that a divided section along the M axis is formed. There is almost no difference in the inclination of the section.

　第１照射工程および第２照射工程においては、レーザ光のスキャン速度を高くする程、スキャン時間が短くなる。このことは、製造効率の改善にとって好ましいだけでなく、ウェハが受けるスキャン長あたりのレーザ光エネルギーが小さくなることから、半導体層の熱劣化の防止のうえでも有用である。しかし、スキャン速度を高くし過ぎた場合には改質領域の形成が不十分となり、分割工程における不良の発生頻度が高くなる。In the first irradiation process and the second irradiation process, the scanning time is shortened as the scanning speed of the laser beam is increased. This is not only preferable for improving the manufacturing efficiency but also useful for preventing thermal degradation of the semiconductor layer because the laser light energy per scan length received by the wafer is reduced. However, if the scanning speed is increased too much, the formation of the modified region becomes insufficient, and the frequency of occurrence of defects in the dividing process increases.

　パルスレーザを使用した場合を例にすると、スキャン速度を高くしていくにつれて基板内部でパルス照射を受ける部位同士の間隔が広くなり、やがては改質領域がスキャン方向に連続しなくなる。改質領域同士の間隔が広くなると、ブレーキング装置などを用いてウェハに外力を加えたときに、ひとつの改質領域を起点として発生する割れが他の改質領域を通らない方向に進展して、半導体層の素子機能部に達する不良が発生することになる。Taking the case of using a pulse laser as an example, as the scanning speed is increased, the interval between the portions irradiated with the pulse inside the substrate becomes wider, and the modified region does not continue in the scanning direction. If the space between the modified regions becomes wider, when an external force is applied to the wafer using a braking device, cracks that originate from one modified region will progress in a direction that does not pass through the other modified regions. As a result, a defect that reaches the element function portion of the semiconductor layer occurs.

　上記の考察から、レーザのスキャン速度を高くする場合には、分割工程における不良の発生頻度が高くなり過ぎない範囲で行う必要がある。また、ＬＥＤチップ１００の上面を長方形とする場合には、該長方形の短辺に沿った方向のレーザスキャン速度を、該長方形の長辺に沿った方向のスキャン速度よりも高くすることができる。つまり、短辺に沿った方向の改質領域の形成は、長辺に沿った方向と比較して、不十分であってもよい。その理由は、梃子の原理によって、ウェハに外力を加えた際、短辺に沿った方向の破断の方が長辺に沿った方向の破断よりも容易に生じるからである。From the above consideration, in order to increase the laser scanning speed, it is necessary to perform it within a range in which the occurrence frequency of defects in the dividing process does not become too high. When the upper surface of theLED chip 100 is rectangular, the laser scanning speed in the direction along the short side of the rectangle can be made higher than the scanning speed in the direction along the long side of the rectangle. That is, the formation of the modified region in the direction along the short side may be insufficient as compared with the direction along the long side. The reason is that, when an external force is applied to the wafer due to the principle of the insulator, the break in the direction along the short side occurs more easily than the break in the direction along the long side.

　以下では、その他の好適な実施形態について説明する。
　改質領域の形成に伴う半導体層１１０の熱劣化は、図１０に示す例のように、素子分離溝１５０の底面に反射防止構造ＡＲを設けることによって抑制しうる。この反射防止構造ＡＲは、半導体層１１０が形成された側とは反対側からウェハ２００の内部に入射したレーザ光のうち、改質領域の形成過程で消費されない余剰成分（集光点でウェハに吸収されない成分）を、素子分離溝の底面を通して速やかにウェハの外部に放出させる働きをする。それによって、該余剰成分がウェハ内部を伝播して電極等に達し、そこで吸収されることにより生じる発熱に起因する素子の劣化が防止される。レーザ光を半導体層が形成された側からウェハに入射させる場合には、基板の第２主面上の該レーザ光が通過する部位に同様の反射防止構造を設けることにより、同様の効果を得ることができる。In the following, other preferred embodiments will be described.
Thermal degradation of thesemiconductor layer 110 due to the formation of the modified region can be suppressed by providing the antireflection structure AR on the bottom surface of theelement isolation trench 150 as in the example shown in FIG. This anti-reflection structure AR is a surplus component that is not consumed in the process of forming the modified region of the laser light incident on the inside of thewafer 200 from the side opposite to the side where thesemiconductor layer 110 is formed (on the wafer at the condensing point). The non-absorbed component) is quickly released to the outside of the wafer through the bottom surface of the element isolation groove. Thereby, the excess component propagates through the wafer and reaches the electrode or the like, and is prevented from deteriorating due to heat generated by being absorbed therein. When laser light is incident on the wafer from the side on which the semiconductor layer is formed, the same effect can be obtained by providing a similar antireflection structure on the second main surface of the substrate through which the laser light passes. be able to.

　反射防止構造ＡＲは、例えば、単層もしくは多層構造の反射防止膜（光学薄膜）である。この反射防止膜はウェハ表面を保護するための保護膜を兼用しうる。あるいは、反射防止構造ＡＲはモスアイ構造でありうる。モスアイ構造とは入射光の波長よりも規模の小さな微細構造パターンを用いた反射抑制構造として知られているものであり、その反射抑制原理や具体的構造については例えば特開２００６－３８９２８号公報を参照しうる。一般的には、円錐形や四角錐形などの錐形体の突起を規則的に配列したサブミクロンスケールの凹凸パターンが用いられ、入射する光に対する屈折率を連続的に変化させ、屈折率の不連続界面を消失させるという原理によって反射を抑制するものである。モスアイ構造は、素子分離溝の底面に露出する半導体層または基板の表面を加工することにより、あるいは、該底面上に形成する絶縁保護膜の表面を加工することにより形成しうる。The antireflection structure AR is, for example, an antireflection film (optical thin film) having a single layer or a multilayer structure. This antireflection film can also serve as a protective film for protecting the wafer surface. Alternatively, the antireflection structure AR may be a moth-eye structure. The moth-eye structure is known as a reflection suppressing structure using a fine structure pattern having a smaller scale than the wavelength of incident light. For the reflection suppressing principle and a specific structure, for example, see Japanese Patent Application Laid-Open No. 2006-38928. Reference can be made. In general, a submicron-scale concavo-convex pattern in which conical protrusions such as cones and quadrangular pyramids are regularly arranged is used, and the refractive index for incident light is continuously changed to reduce the refractive index. Reflection is suppressed by the principle of eliminating the continuous interface. The moth-eye structure can be formed by processing the surface of the semiconductor layer or the substrate exposed on the bottom surface of the element isolation trench, or by processing the surface of the insulating protective film formed on the bottom surface.

　上記の反射防止構造が特に有用となるのは、Ｃ面サファイア基板などの特定方向に斜め割れを生じやすい基板の内部に、改質領域を形成するためのレーザ光をその斜め割れにより生じる分断面と平行となるように入射させる場合である。なぜなら、基板の主面に垂直でない方向からレーザ光をウェハに入射させることから、反射防止構造を設けないと、ウェ内部に留まるレーザ光の余剰成分が基板内部をその主面に平行な方向に伝播しやすいからである。このような場合に反射防止構造として用いる反射防止膜の設計にあたっては、当該反射防止膜に対するレーザ光の入射角度を考慮すべきである。The above-described antireflection structure is particularly useful when a laser beam for forming a modified region is generated by oblique cracking in a substrate that is susceptible to oblique cracking in a specific direction such as a C-plane sapphire substrate. In this case, the light is incident so as to be parallel to the line. Because laser light is incident on the wafer from a direction that is not perpendicular to the main surface of the substrate, if an antireflection structure is not provided, an excess component of the laser light that remains inside the wafer is directed in a direction parallel to the main surface inside the substrate. It is easy to propagate. In designing the antireflection film used as the antireflection structure in such a case, the incident angle of the laser beam with respect to the antireflection film should be considered.

　図８では、ＬＥＤチップ１００の第１側面１０１および第２側面１０２がいずれも基板の第１主面１２６と直交するように描かれている。つまり、分割工程においてウェハに形成される分断面が、Ａ軸方向についてもＭ軸方向についても理想的分断面である場合が描かれている。しかし、基板１２０はＣ面サファイア基板であるから、実際の分割工程ではＡ軸方向に沿った第１改質領域を起点として斜め割れが生じ、ＬＥＤチップの第１側面１０１は、集光点Ｆ１の深さ変化の周期に対応する周期で凹部と凸部が交互に配置された波型の凹凸面を含むものとなる。この凹凸面では全反射が抑制されるので、活性層１１４で生じる光はこの凹凸面から効率よくＬＥＤチップ１００の外部に放出されることになる。
　このことから、図８のＬＥＤチップ１００は、図８の図示とは逆に、基板のＡ軸方向を長方形状のチップ上面の長辺に沿わせる（図９のチップ配置Ｃ２を採用する）ことによって、光取出し効率の増加による出力向上を図ることができる。In FIG. 8, thefirst side surface 101 and thesecond side surface 102 of theLED chip 100 are drawn so as to be orthogonal to the firstmain surface 126 of the substrate. In other words, a case is shown in which the divided section formed on the wafer in the dividing step is an ideal divided section in both the A-axis direction and the M-axis direction. However, since thesubstrate 120 is a C-plane sapphire substrate, in the actual dividing process, oblique cracking occurs starting from the first modified region along the A-axis direction, and thefirst side surface 101 of the LED chip is the condensing point F1. It includes a corrugated uneven surface in which concave portions and convex portions are alternately arranged at a period corresponding to the period of the depth change. Since the total reflection is suppressed on the uneven surface, the light generated in theactive layer 114 is efficiently emitted from the uneven surface to the outside of theLED chip 100.
Therefore, theLED chip 100 of FIG. 8 has the A-axis direction of the substrate along the long side of the upper surface of the rectangular chip (adopting the chip arrangement C2 of FIG. 9) contrary to the illustration of FIG. Therefore, the output can be improved by increasing the light extraction efficiency.

　図１１に示すＬＥＤチップ１００では、基板１２０’の第２主面１２７に、その実質的に全面を覆うメタル膜Ｍが形成されている。メタル膜ＭはＬＥＤチップ１１０の温度を均一化する働きや、活性層１１４で生じる光が該基板の第２主面１２７からチップ外に放出されるのを防止する働きを持つ。メタル膜Ｍは、好ましくは、基板１２０側から入射する光を高い反射率で反射させるための高反射層を、基板１２０に接する側に含む。この高反射層は、好ましくは、Ａｇ、Ａｇ合金、Ａｌ、Ａｌ合金などを用いて形成することができる。かかるメタル膜Ｍを有するＬＥＤチップを、内部集光法を用いてウェハを分割することにより製造する場合には、メタル膜Ｍを形成する前のウェハに第１照射工程および第２照射工程を行う必要がある。これは、レーザ光を基板の第２主面側から照射する場合に限らない。基板の第１主面１２６側から照射する場合であっても、メタル膜がレーザ光の通過経路上に存在すると、レーザ光を吸収して著しく発熱し、劣化するからである。In theLED chip 100 shown in FIG. 11, a metal film M that covers substantially the entire surface is formed on the secondmain surface 127 of thesubstrate 120 ′. The metal film M has a function of making the temperature of theLED chip 110 uniform and a function of preventing light generated in theactive layer 114 from being emitted from the secondmain surface 127 of the substrate to the outside of the chip. The metal film M preferably includes a high reflection layer on the side in contact with thesubstrate 120 for reflecting light incident from thesubstrate 120 side with a high reflectance. This highly reflective layer can be preferably formed using Ag, an Ag alloy, Al, an Al alloy, or the like. When manufacturing an LED chip having such a metal film M by dividing the wafer using an internal condensing method, the first irradiation process and the second irradiation process are performed on the wafer before the metal film M is formed. There is a need. This is not limited to the case where the laser beam is irradiated from the second main surface side of the substrate. This is because even when irradiation is performed from the firstmain surface 126 side of the substrate, if the metal film is present on the laser beam passage path, it absorbs the laser beam and generates significant heat and deteriorates.

　図１２に示すＬＥＤチップ１００では、基板１２０’の第２主面１２７の実質的に全面を覆うメタル膜Ｍが、無機材料からなる透光性の下地層Ｕの上に形成されている。この下地層Ｕの屈折率が基板１２０’の屈折率より低いと、下地層Ｕと基板１２０’の界面で全反射が発生することから、メタル膜Ｍに入射する光が減少し、メタル膜Ｍの光吸収による損失が低減される。
　また、基板１２０’がサファイア基板のような結晶基板の場合には、下地層ＵをＳｉＯ₂膜あるいは多成分ガラス膜のようなアモルファス膜とすることにより、メタル膜Ｍを基板１２０’に強固に付着させることができる。基板１２０’の第２主面１２７が十分に平坦な場合、例えば、ラッピング仕上げされた面である場合には、第１照射工程および第２照射工程は下地層Ｕの形成前に行っても、形成後に行ってもよい。In theLED chip 100 shown in FIG. 12, a metal film M that covers substantially the entire surface of the secondmain surface 127 of thesubstrate 120 ′ is formed on a light-transmitting base layer U made of an inorganic material. If the refractive index of the base layer U is lower than the refractive index of thesubstrate 120 ′, total reflection occurs at the interface between the base layer U and thesubstrate 120 ′, so that the light incident on the metal film M decreases and the metal film M Loss due to light absorption is reduced.
Further, when thesubstrate 120 ′ is a crystal substrate such as a sapphire substrate, the metal film M is firmly attached to thesubstrate 120 ′ by making the underlayer U an amorphous film such as a SiO₂ film or a multicomponent glass film. Can be attached. When the secondmain surface 127 of thesubstrate 120 ′ is sufficiently flat, for example, when it is a lapped surface, the first irradiation step and the second irradiation step may be performed before the formation of the base layer U. You may carry out after formation.

　基板１２０’の第２主面１２７をポリッシングにより平滑性の高い鏡面とすることにより、メタル膜Ｍの反射率を高くすることができる。ポリッシング仕上げされた第２主面上に、図１２の例のように下地層Ｕを介してメタル膜Ｍを形成する場合には、下地層Ｕをアモルファス膜とすることが好ましい。アモルファス膜に比べて表面の平滑性が悪くなる多結晶質膜を用いて下地層Ｕを形成すると、ポリッシング仕上げされた第２主面よりも下地層Ｕの表面平滑性が低くなる場合があるからである。The reflectance of the metal film M can be increased by making the secondmain surface 127 of thesubstrate 120 ′ a mirror surface with high smoothness by polishing. When the metal film M is formed on the polished second main surface via the underlayer U as in the example of FIG. 12, the underlayer U is preferably an amorphous film. If the underlayer U is formed using a polycrystalline film whose surface smoothness is worse than that of an amorphous film, the surface smoothness of the underlayer U may be lower than the polished second main surface. It is.

　基板１２０’の第２主面１２７がラッピング仕上げされた面、あるいは研削面である場合には、下地層ＵをＰＳＧ（Phospho Silicate Glass）、ＢＰＳＧ（Boro-Phospho Silicate Glass）、スピンオングラス（ＳＯＧ）などの多成分ガラスで形成することが好ましい。多成分ガラスからなる薄膜は、シリコン半導体プロセスにおいて平坦化膜として使用されており、リフローすることによってその表面は下地面よりも平滑なものとなる。また、多成分ガラスはケイ酸を主成分とするので、通常１．５以下の低い屈折率（サファイアの１．７よりも低い）を有する。それゆえに、多成分ガラスで下地層Ｕを形成することはメタル膜Ｍの光吸収による損失を低減するうえでも有用である。When the secondmain surface 127 of thesubstrate 120 ′ is a lapping finished surface or a ground surface, the base layer U is made of PSG (Phospho Silicate Glass), BPSG (Boro-Phospho Silicate Glass), spin-on-glass (SOG). It is preferable to form with multicomponent glass. A thin film made of multi-component glass is used as a planarizing film in a silicon semiconductor process, and its surface becomes smoother than a base surface by reflowing. Moreover, since multicomponent glass has silicic acid as a main component, it usually has a low refractive index of 1.5 or less (lower than 1.7 of sapphire). Therefore, forming the base layer U with multi-component glass is also useful for reducing the loss due to light absorption of the metal film M.

　基板１２０の第２主面１２７が研削面のような粗い面である場合、そのままでは、第１照射工程および第２照射工程において、第２主面１２７側からレーザ光を照射することはできない。レーザ光源と第２主面１２７との間隔を一定に制御することが難しく、そのためにレーザ光の集光点の位置を制御できないからである。しかし、該第２主面１２７が粗い面であっても、その上に前述の多成分ガラスを用いた平坦化膜を形成すれば、第１照射工程および第２照射工程において第２主面側１２７側からレーザ光を照射することが可能となる。この平坦化膜を有機ポリマー材料で形成することは難しい。なぜなら、内部集光法で好ましく用いられるＮｄ：ＹＡＧレーザ、Ｎｄ：ＹＶＯ₄レーザ、Ｎｄ：ＹＬＦレーザ、チタンサファイアレーザなどが発する赤外波長の光は、有機ポリマー材料により強く吸収されるからである。When the secondmain surface 127 of thesubstrate 120 is a rough surface such as a ground surface, the laser beam cannot be irradiated from the secondmain surface 127 side in the first irradiation step and the second irradiation step as it is. This is because it is difficult to control the distance between the laser light source and the secondmain surface 127 to be constant, and therefore the position of the condensing point of the laser light cannot be controlled. However, even if the secondmain surface 127 is a rough surface, the second main surface side in the first irradiation step and the second irradiation step can be formed by forming the above-described planarizing film using the multi-component glass thereon. Laser light can be irradiated from the 127 side. It is difficult to form the planarizing film with an organic polymer material. This is because light having an infrared wavelength emitted by an Nd: YAG laser, an Nd: YVO₄ laser, an Nd: YLF laser, a titanium sapphire laser, or the like preferably used in the internal focusing method is strongly absorbed by the organic polymer material. .

　基板１２０の第２主面１２７に形成した、多成分ガラスからなる平坦化膜は、第１照射工程および第２照射工程の完了後、ＬＥＤチップの構造中に残してもよい。その一例では、図１２のＬＥＤチップのように、この平坦化膜をメタル膜Ｍの下地層Ｕとして用いることができる。一方、この平坦化膜は、第１照射工程および第２照射工程が終了したら除去することも可能である。多成分ガラスからなる薄膜は、酸またはアルカリを用いて容易に溶解させることができる。The planarizing film made of multi-component glass formed on the secondmain surface 127 of thesubstrate 120 may be left in the structure of the LED chip after completion of the first irradiation process and the second irradiation process. In one example, the planarizing film can be used as the base layer U of the metal film M as in the LED chip of FIG. On the other hand, the planarizing film can be removed after the first irradiation step and the second irradiation step are completed. A thin film made of multi-component glass can be easily dissolved using acid or alkali.

　次に記載するのは、本発明者等が行った実験の結果である。
　まず、基板として、厚さ４３０μｍ、直径２インチのＣ面サファイア基板をエッチング加工することにより作製された、多数の円錐状突起が三角格子の格子位置に配置された凹凸パターンを一方の主面に有する加工サファイア基板（ＰＳＳ；Patterned Sapphire Substrate）を準備した。そして、該ＰＳＳの該凹凸パターンを有する主面上に、ＭＯＶＰＥ法を用いて低温バッファ層、アンドープＧａＮ層（ｎ型）、ＳｉドープしたＧａＮ層（ｎ型）、ＩｎＧａＮ／ＧａＮ活性層（ｎ型）、ＭｇドープしたＡｌＧａＮ層（ｐ型）を順次成長させて、積層構造を備えた約８μｍ厚の半導体層を形成した。アンドープＧａＮ層については、サファイア基板表面の凹部がＧａＮ結晶で充填されるように成長させた。The following are the results of experiments conducted by the present inventors.
First, a concavo-convex pattern in which a large number of conical protrusions are formed at a lattice position of a triangular lattice, which is produced by etching a C-plane sapphire substrate having a thickness of 430 μm and a diameter of 2 inches, is used as one substrate. A processed sapphire substrate (PSS; Patterned Sapphire Substrate) was prepared. Then, a low-temperature buffer layer, an undoped GaN layer (n-type), a Si-doped GaN layer (n-type), an InGaN / GaN active layer (n-type) are formed on the main surface of the PSS having the concavo-convex pattern using the MOVPE method. ), An Mg-doped AlGaN layer (p-type) was sequentially grown to form a semiconductor layer having a laminated structure and a thickness of about 8 μm. The undoped GaN layer was grown so that the recesses on the surface of the sapphire substrate were filled with GaN crystals.

　半導体層の形成後、当該技術分野で用いられている通常の方法に従って、素子分離溝の形成、ｎ型層およびｐ型層に対する電極の形成、半導体層表面への絶縁保護膜の形成等を行った。ｐ型層のための電極には、透光性のＩＴＯ膜を用いた。素子分離溝は、ドライエッチングによって、ＰＳＳのＭ軸に平行な方向と、ＰＳＳのＡ軸に平行な方向とに形成した。いずれの方向の素子分離溝も、深さを約０．８μｍ、溝幅を３０μｍ、ピッチを３５０μｍとした。次いで、ＰＳＳの裏面にグラインディング加工およびラッピング加工を施して、該ＰＳＳの厚さを約８０μｍに減じた。After the formation of the semiconductor layer, an element isolation groove, an electrode for the n-type layer and the p-type layer, an insulating protective film on the surface of the semiconductor layer, etc. are performed in accordance with a normal method used in the technical field. It was. A light-transmitting ITO film was used as an electrode for the p-type layer. The element isolation trench was formed by dry etching in a direction parallel to the M axis of the PSS and a direction parallel to the A axis of the PSS. The element isolation grooves in any direction have a depth of about 0.8 μm, a groove width of 30 μm, and a pitch of 350 μm. Next, grinding and lapping were performed on the back surface of the PSS to reduce the thickness of the PSS to about 80 μm.

　上記手順により得たＬＥＤウェハを半分に割ったものを、粘着テープを用いてレーザ光照射装置のテーブル上に貼り付け、真空チャックで固定した。ここでは、ウェハの半導体層が形成された側の面をテーブルに向けて固定した。そして、固定したウェハに対し、ＰＳＳの裏面側からＰＳＳの内部に集光点を合わせてレーザ光を照射することにより、素子分離溝に沿った改質領域をＰＳＳの内部に形成した。使用したレーザ発振器は半導体レーザ励起Ｑスイッチ固体レーザである。レーザ光のパワーは０．２Ｗ、スキャン速度は４００ｍｍ／ｓとした。The LED wafer obtained by the above procedure was divided into halves using an adhesive tape and attached to the table of the laser light irradiation device, and fixed with a vacuum chuck. Here, the surface of the wafer on which the semiconductor layer was formed was fixed facing the table. A modified region along the element isolation groove was formed in the PSS by irradiating the fixed wafer with laser light from the back surface side of the PSS with the converging point inside the PSS. The laser oscillator used is a semiconductor laser pumped Q-switched solid state laser. The laser beam power was 0.2 W and the scan speed was 400 mm / s.

　レーザ光スキャンによる改質領域の形成は、先にＰＳＳのＭ軸方向について行い、次いでＰＳＳのＡ軸方向について行った。
　ここで、上記の半分に割ったＬＥＤウェハの一方（以下「第１半ウェハ」という）にレーザ光を照射するときには、いずれの方向のスキャンにおいても素子分離溝の底面からレーザ集光点までの距離を４０μｍとした。一方、上記の半分に割ったＬＥＤウェハの他方（以下「第２半ウェハ」という）にレーザ光を照射するときには、Ｍ軸方向のスキャンにおける素子分離溝の底面からレーザ集光点までの距離を６０μｍとし、Ａ軸方向のスキャンにおける該距離を第１半ウェハの場合と同じ４０μｍとした。Formation of the modified region by laser light scanning was first performed in the M-axis direction of PSS, and then performed in the A-axis direction of PSS.
Here, when one of the LED wafers divided into the above half (hereinafter referred to as “first half wafer”) is irradiated with laser light, scanning from any direction to the laser condensing point in the scanning in any direction The distance was 40 μm. On the other hand, when irradiating the other half of the LED wafer divided into the above half (hereinafter referred to as “second half wafer”) with laser light, the distance from the bottom surface of the element isolation groove to the laser focusing point in scanning in the M-axis direction is set as follows. The distance in the scan in the A-axis direction was set to 40 μm, which was the same as that for the first half wafer.

　レーザ光照射後、ウェハを分断しない状態（ウェハ上のＬＥＤ素子をチップ化しない状態）で、第１半ウェハ上のＬＥＤ素子および第２半ウェハ上のＬＥＤ素子に電流２０ｍＡを印加したときの放射束を、オートプローバを用いてウェハの表面に垂直な方向から測定した。その結果、２分割する前のＬＥＤウェハ上では近い位置にあった第１半ウェハ上のＬＥＤ素子と第２半ウェハ上のＬＥＤ素子との間で放射束の値に違いが見られた。具体的には、第２半ウェハ上のＬＥＤ素子の放射束は、第１半ウェハ上のＬＥＤ素子の放射束より約４％高かった。Radiation when a current of 20 mA is applied to the LED element on the first half wafer and the LED element on the second half wafer in a state where the wafer is not divided (the LED element on the wafer is not made into chips) after the laser light irradiation. The bundle was measured from a direction perpendicular to the surface of the wafer using an auto prober. As a result, there was a difference in the value of the radiant flux between the LED elements on the first half wafer and the LED elements on the second half wafer, which were close to each other on the LED wafer before being divided into two. Specifically, the radiant flux of the LED elements on the second half wafer was about 4% higher than the radiant flux of the LED elements on the first half wafer.

　以上、本発明を具体的な実施形態に即して説明したが、本発明はこれらの実施形態に限定されるものではない。As mentioned above, although this invention was demonstrated according to specific embodiment, this invention is not limited to these embodiment.

　本発明の実施形態に係る半導体チップの製造方法には、次の（１）～（１１）に記載の
方法が含まれる。
（１）第１主面およびその反対側の第２主面を有する基板の前記第１主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第１改質領域を第１方向に沿って形成する第１照射工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第２改質領域を前記第１方向とは異なる第２方向に沿って形成する第２照射工程とを含み、前記ウェハの前記半導体層が形成された側の表面から前記第１照射工程における集光点までの最小距離をＤ_min1、前記ウェハの前記半導体層が形成された側の表面から前記第２照射工程における集光点までの最小距離をＤ_min2としたとき、Ｄ_min1＜Ｄ_min2である、半導体チップの製造方法。
（２）前記第１改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第１方向に平行で前記第１主面に直交する第１平面からの乖離量の最大値が、前記第２改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第２方向に平行で前記第１主面に直交する第２平面からの乖離量の最大値より大きい、前記（１）に記載の製造方法。
（３）前記基板がＣ面サファイア基板であり、前記第１方向が該Ｃ面サファイア基板のＡ軸に沿った方向であり、前記第２方向が該Ｃ面サファイア基板のＭ軸に沿った方向である、前記（２）に記載の製造方法。
（４）前記ウェハは前記半導体層が形成された側の面に前記第１方向に沿った第１素子分離溝と前記第２方向に沿った第２素子分離溝とを有し、前記Ｄ_min1は前記第１素子分離溝の底面から前記第１照射工程における集光点までの最小距離であり、前記Ｄ_min2は前記第２素子分離溝の底面から前記第２照射工程における集光点までの最小距離であり、前記第１素子分離溝の幅よりも前記第２素子分離溝の幅が広い、前記（１）に記載の製造方法。
（５）前記第１照射工程では、前記Ｄ_min1が５μｍ以上５０μｍ以下の範囲内に調整される、前記（１）～（４）のいずれかの製造方法。
（６）Ｄ_min1とＤ_min2の差が１０μｍ以上に調整される、前記（１）～（５）のいずれかに記載の製造方法。
（７）前記半導体チップの平面形状は長辺および短辺を有する矩形であり、該短辺が前記第１方向に沿っている、前記（１）～（６）のいずれかの製造方法。
（８）前記第１照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させる、前記（１）～（７）のいずれかに記載の製造方法。
（９）前記第２照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させる、前記（１）～（８）のいずれかに記載の製造方法。
（１０）前記ウェハは、前記第１照射工程でレーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有する、前記（１）～（９）のいずれかに記載の製造方法。
（１１）前記ウェハは、前記第２照射工程でレーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有する、前記（１）～（１０）のいずれかに記載の製造方法。The semiconductor chip manufacturing method according to the embodiment of the present invention includes the following methods (1) to (11).
(1) preparing a wafer having a semiconductor layer formed on the first main surface side of a substrate having a first main surface and a second main surface opposite to the first main surface; A first irradiation step of irradiating a laser beam with a light spot to form a first modified region that can be used for dividing the wafer along a first direction, and a condensing point inside the wafer with respect to the first irradiation step And a second irradiation step of forming a second modified region that can be used for dividing the wafer along a second direction different from the first direction, and D_{min1 is} the minimum distance from the surface on the side where the semiconductor layer is formed to the condensing point in the first irradiation step, and the condensing point in the second irradiation step from the surface on the side where the semiconductor layer of the wafer is formed. when the minimum distance to the set to D_min2, a D_min1 <D_min2, Semiconductor chip manufacturing method.
(2) The maximum amount of divergence from a first plane that is parallel to the first direction and orthogonal to the first main surface of a divided section formed when the wafer is divided using the first modified region. The maximum value of the divergence amount from the second plane that is parallel to the second direction and perpendicular to the first main surface of the divided section formed when the wafer is divided using the second modified region The production method according to (1), which is larger than the value.
(3) The substrate is a C-plane sapphire substrate, the first direction is a direction along the A-axis of the C-plane sapphire substrate, and the second direction is a direction along the M-axis of the C-plane sapphire substrate. The production method according to (2), wherein
(4) The wafer has a first element isolation groove along the first direction and a second element isolation groove along the second direction on the surface on which the semiconductor layer is formed, and the D_min1 Is the minimum distance from the bottom surface of the first element separation groove to the condensing point in the first irradiation step, and D_min2 is from the bottom surface of the second element separation groove to the condensing point in the second irradiation step. The manufacturing method according to (1), which is the minimum distance and the width of the second element isolation groove is wider than the width of the first element isolation groove.
(5) The manufacturing method according to any one of (1) to (4), wherein in the first irradiation step, the_Dmin1 is adjusted within a range of 5 μm to 50 μm.
(6) The manufacturing method according to any one of (1) to (5), wherein a difference between D_min1 and D_min2 is adjusted to 10 μm or more.
(7) The manufacturing method according to any one of (1) to (6), wherein the planar shape of the semiconductor chip is a rectangle having a long side and a short side, and the short side is along the first direction.
(8) In any one of (1) to (7), in the first irradiation step, the depth of the condensing point with respect to the surface of the wafer on which the semiconductor layer is formed is periodically changed. The manufacturing method of crab.
(9) In any one of (1) to (8), in the second irradiation step, the depth of the condensing point with respect to the surface of the wafer on which the semiconductor layer is formed is periodically changed. The manufacturing method of crab.
(10) The wafer has an antireflection structure at a portion where the laser beam passes on a surface opposite to the side irradiated with the laser beam in the first irradiation step. The manufacturing method in any one of.
(11) The wafer has an antireflection structure at a portion through which the laser beam passes on a surface opposite to the side irradiated with the laser beam in the second irradiation step. The manufacturing method in any one of.

　本発明の実施形態に係る半導体チップの製造方法には、また、次の（１２）～（１４）に記載の方法が含まれる。
（１２）一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する照射工程を含み、前記照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させる、半導体チップの製造方法。
（１３）前記集光点の深さ変化の周期は、前記１つの方向に沿って形成される半導体チップの側面の長さの２分の１以下である、前記（１２）に記載の製造方法。
（１４）前記集光点の深さの１周期内での変化幅は、前記ウェハの厚さの３分の１以上である、前記（１２）または（１３）に記載の製造方法。The semiconductor chip manufacturing method according to the embodiment of the present invention also includes the following methods (12) to (14).
(12) preparing a wafer having a semiconductor layer formed on the one main surface side of the substrate having one main surface and the other main surface on the opposite side; Including an irradiation step in which a modified region that can be used for dividing the wafer is formed in one direction by irradiating a laser beam with a light spot aligned, and in the irradiation step, the semiconductor layer of the wafer is formed A method for manufacturing a semiconductor chip, wherein the depth of the condensing point with respect to the surface on the other side is periodically changed.
(13) The manufacturing method according to (12), wherein the depth change period of the condensing point is less than or equal to one half of the length of the side surface of the semiconductor chip formed along the one direction. .
(14) The manufacturing method according to (12) or (13), wherein a change width within one cycle of the depth of the condensing point is one third or more of the thickness of the wafer.

　本発明の実施形態に係る半導体チップの製造方法には、また、次の（１５）～（１７）に記載の方法が含まれる。
（１５）一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する照射工程を含み、前記ウェハは、前記レーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有する、半導体チップの製造方法。
（１６）前記反射防止構造は反射防止膜またはモスアイ構造である、前記（１５）に記載の製造方法。
（１７）前記照射工程において前記レーザ光を前記第一方の主面に対して垂直でない方向から前記ウェハに対して照射する、前記（１５）または（１６）に記載の製造方法。The semiconductor chip manufacturing method according to the embodiment of the present invention also includes the following methods (15) to (17).
(15) preparing a wafer having a semiconductor layer formed on the one main surface side of the substrate having one main surface and the other main surface on the opposite side; Including an irradiation step of forming a modified region that can be used to divide the wafer along one direction by irradiating the laser beam with a light spot, and the wafer is the side irradiated with the laser beam A method of manufacturing a semiconductor chip, comprising an antireflection structure at a site on the opposite surface through which the laser beam passes.
(16) The manufacturing method according to (15), wherein the antireflection structure is an antireflection film or a moth-eye structure.
(17) The manufacturing method according to (15) or (16), wherein in the irradiation step, the laser beam is irradiated to the wafer from a direction that is not perpendicular to the first main surface.

　本発明の実施形態に係るＬＥＤチップの製造方法には、次の（１８）および（１９）に記載の方法が含まれる。
（１８）一方の主面およびその反対側の他方の主面を有するＣ面サファイア基板の前記一方の主面の側に窒化ガリウム系半導体層が形成されたウェハを準備する工程と、前記ウェハに対して前記Ｃ面サファイア基板の内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な改質領域を前記Ｃ面サファイア基板のＡ軸方向に沿って形成する照射工程と、前記改質領域を利用して前記ウェハを分断する分割工程とを含み、前記照射工程においては前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させ、それによって、前記分割工程で生じる分断面には前記集光点の深さ変化の周期に対応する周期で凹部と凸部が交互に配置された波型の凹凸面が含まれる、ＬＥＤチップの製造方法。
（１９）前記ＬＥＤチップの平面形状は長辺および短辺を有する矩形であり、前記長辺が前記Ａ軸方向に沿っている、前記（１８）に記載の製造方法。The LED chip manufacturing method according to the embodiment of the present invention includes the following methods (18) and (19).
(18) preparing a wafer in which a gallium nitride based semiconductor layer is formed on the one main surface side of a C-plane sapphire substrate having one main surface and the other main surface on the opposite side; On the other hand, an irradiation step of irradiating a laser beam with a condensing point inside the C-plane sapphire substrate and forming a modified region that can be used for dividing the wafer along the A-axis direction of the C-plane sapphire substrate And a dividing step of dividing the wafer using the modified region, and in the irradiation step, the depth of the condensing point with respect to the surface of the wafer on the side where the semiconductor layer is formed is set. The dividing surface generated by the dividing step by the periodic change includes a corrugated concavo-convex surface in which concave portions and convex portions are alternately arranged at a cycle corresponding to the cycle of the depth change of the focal point. A method for manufacturing an LED chip.
(19) The manufacturing method according to (18), wherein the planar shape of the LED chip is a rectangle having a long side and a short side, and the long side is along the A-axis direction.

　本発明の実施形態に係る半導体チップの製造方法には、また、次の（２０）に記載の方法が含まれる。
（２０）一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、第１スキャン方向に沿って前記ウェハをレーザ光でスキャンして、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を前記第１スキャン方向に沿って形成する第１スキャン工程と、前記第１スキャン方向と異なる第２スキャン方向に沿って前記ウェハをレーザ光でスキャンして、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を前記第２スキャン方向に沿って形成する第２スキャン工程とを含み、前記第１スキャン工程におけるレーザ光スキャン速度が前記第２スキャン工程におけるレーザ光スキャン速度よりも高く、前記第１スキャン工程および前記第２スキャン工程で形成される改質領域を利用して前記ウェハを分割して得られる半導体チップの平面形状が、前記第１スキャン方向に沿った２つの短辺と前記第２スキャン方向に沿った２つの長辺を有する平行四辺形である、半導体チップの製造方法。The method for manufacturing a semiconductor chip according to the embodiment of the present invention also includes the method described in (20) below.
(20) A step of preparing a wafer having a semiconductor layer formed on the one main surface side of a substrate having one main surface and the other main surface on the opposite side, and the wafer along a first scan direction. Is scanned with a laser beam to form a modified region in the wafer that can be used for dividing the wafer along the first scan direction, and a second scan step different from the first scan direction. A second scanning step of scanning the wafer with a laser beam along a scanning direction, and forming a modified region in the wafer along the second scanning direction that can be used for dividing the wafer, The laser beam scan speed in the first scan process is higher than the laser beam scan speed in the second scan process, and is formed in the first scan process and the second scan process. The planar shape of the semiconductor chip obtained by dividing the wafer using the modified region has two short sides along the first scan direction and two long sides along the second scan direction. A manufacturing method of a semiconductor chip which is a parallelogram.

　本発明の実施形態に係るＬＥＤチップの製造方法には、また、次の（２１）～（２５）に記載の方法が含まれる。
（２１）一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成されたウェハを準備する工程と、前記ウェハに対してレーザ光を照射して、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する工程と、前記改質領域を形成した後に前記基板の前記他方の主面上にその全面を覆うメタル膜を形成する工程と、を含むＬＥＤチップの製造方法。
（２２）前記基板の前記他方の主面と前記メタル膜との間に、無機材料からなる透光性の下地層を設ける、前記（２１）に記載の製造方法。
（２３）前記下地層が前記基板よりも低い屈折率を有する、前記（２２）に記載の製造方法。
（２４）前記基板が結晶基板であり、前記下地層がアモルファス膜である、前記（２２）または（２３）に記載の製造方法。
（２５）前記基板の前記他方の主面がポリッシング仕上げされており、前記下地層がアモルファス膜である、前記（２２）～（２４）のいずれかに記載の製造方法。
（２６）前記基板がサファイア基板であり、前記下地層がＳｉＯ₂膜または多成分ガラス膜である、前記（２２）～（２５）のいずれかに記載の製造方法。
（２７）前記基板の前記他方の主面がラッピング仕上げされており、前記下地層がリフローにより平滑化された表面を有する多成分ガラス膜である、前記（２２）～（２４）のいずれかに記載の製造方法。
（２８）前記基板がサファイア基板である、前記（２７）に記載の製造方法。
（２９）前記メタル膜が、Ａｇ、Ａｇ合金、ＡｌまたはＡｌ合金のいずれかを用いて形成される高反射層を含む、前記（２１）～（２８）のいずれかに記載の製造方法。The LED chip manufacturing method according to the embodiment of the present invention also includes the following methods (21) to (25).
(21) A step of preparing a wafer having a semiconductor layer formed on the one main surface side of a substrate having one main surface and the other main surface on the opposite side, and irradiating the wafer with laser light Forming a modified region that can be used to divide the wafer along one direction inside the wafer, and forming the modified region on the other main surface of the substrate after forming the modified region. Forming a metal film covering the entire surface, and a method of manufacturing an LED chip.
(22) The manufacturing method according to (21), wherein a transparent base layer made of an inorganic material is provided between the other main surface of the substrate and the metal film.
(23) The manufacturing method according to (22), wherein the base layer has a lower refractive index than the substrate.
(24) The manufacturing method according to (22) or (23), wherein the substrate is a crystal substrate and the base layer is an amorphous film.
(25) The manufacturing method according to any one of (22) to (24), wherein the other main surface of the substrate is polished and the underlayer is an amorphous film.
(26) The manufacturing method according to any one of (22) to (25), wherein the substrate is a sapphire substrate and the base layer is a SiO₂ film or a multicomponent glass film.
(27) Any one of (22) to (24), wherein the other main surface of the substrate is lapped and the underlayer is a multi-component glass film having a surface smoothed by reflow. The manufacturing method as described.
(28) The manufacturing method according to (27), wherein the substrate is a sapphire substrate.
(29) The manufacturing method according to any one of (21) to (28), wherein the metal film includes a highly reflective layer formed using any one of Ag, an Ag alloy, Al, or an Al alloy.

　本発明の実施形態に係るＬＥＤチップの製造方法には、また、次の（３０）～（３３）に記載の方法が含まれる。
（３０）一方の主面およびその反対側の他方の主面を有する基板の前記一方の主面の側に半導体層が形成され、前記他方の主面が粗い面であるウェハを準備する工程と、前記基板の前記他方の主面上に多成分ガラスからなる平坦化膜を形成する工程と、前記平坦化膜を形成した前記ウェハに対して前記基板の前記他方の主面側からレーザ光を照射して、前記ウェハの内部に前記ウェハの分断に利用可能な改質領域を１つの方向に沿って形成する工程と、を含むＬＥＤチップの製造方法。
（３１）前記改質領域を形成した後、前記平坦化膜を除去する、前記（３０）に記載の製造方法。
（３２）前記改質領域を形成した後、前記平坦化膜の上にメタル膜を形成する、前記（３０）に記載の製造方法。
（３３）前記メタル膜が、Ａｇ、Ａｇ合金、ＡｌまたはＡｌ合金のいずれかを用いて形成される高反射層を含む、前記（３２）に記載の製造方法。The LED chip manufacturing method according to the embodiment of the present invention also includes the following methods (30) to (33).
(30) preparing a wafer in which a semiconductor layer is formed on a side of the one main surface of a substrate having one main surface and the other main surface on the opposite side, and the other main surface is a rough surface; A step of forming a planarizing film made of multi-component glass on the other main surface of the substrate; and a laser beam from the other main surface side of the substrate to the wafer on which the planarizing film is formed. Irradiating and forming a modified region that can be used to divide the wafer along one direction inside the wafer.
(31) The manufacturing method according to (30), wherein the planarizing film is removed after the modified region is formed.
(32) The manufacturing method according to (30), wherein a metal film is formed on the planarization film after forming the modified region.
(33) The manufacturing method according to (32), wherein the metal film includes a highly reflective layer formed using Ag, an Ag alloy, Al, or an Al alloy.

　本発明の実施形態に係るＬＥＤチップには、次の（３４）～（３８）に記載のＬＥＤチップが含まれる。
（３４）一方の主面およびその反対側の他方の主面を有する基板と、前記基板の前記一方の主面の側に形成された半導体層とを有し、前記基板の前記他方の主面はポリッシング仕上げされており、前記他方の主面上には無機材料からなるアモルファス膜である透光性の下地層を介してメタル膜が形成されている、ＬＥＤチップ。
（３５）前記下地層が前記基板よりも低い屈折率を有する、前記（３４）に記載のＬＥＤチップ。
（３６）前記基板がサファイア基板である、前記（３４）または（３５）に記載のＬＥＤチップ。
（３７）前記下地層がＳｉＯ₂膜または多成分ガラス膜である、前記（３６）に記載のＬＥＤチップ。
（３８）前記メタル膜が、Ａｇ、Ａｇ合金、ＡｌまたはＡｌ合金のいずれかを用いて形成される高反射層を含む、前記（３４）～（３７）のいずれかに記載のＬＥＤチップ。The LED chips according to the embodiments of the present invention include the LED chips described in the following (34) to (38).
(34) A substrate having one main surface and the other main surface opposite to the main surface, and a semiconductor layer formed on the one main surface side of the substrate, and the other main surface of the substrate Is a polished LED chip, and a metal film is formed on the other main surface through a translucent underlayer that is an amorphous film made of an inorganic material.
(35) The LED chip according to (34), wherein the base layer has a lower refractive index than the substrate.
(36) The LED chip according to (34) or (35), wherein the substrate is a sapphire substrate.
(37) The LED chip according to (36), wherein the base layer is a SiO₂ film or a multicomponent glass film.
(38) The LED chip according to any one of (34) to (37), wherein the metal film includes a highly reflective layer formed using any one of Ag, an Ag alloy, Al, or an Al alloy.

　本発明の実施形態に係るＬＥＤチップには、次の（３９）～（４２）に記載のＬＥＤチップが含まれる。
（３９）一方の主面およびその反対側の他方の主面を有し、前記他方の主面が粗い面である基板と、前記基板の前記一方の主面の側に形成された半導体層とを有し、前記基板の前記他方の主面に多成分ガラスからなる平坦化膜が形成され、前記平坦化膜上にメタル膜が形成されている、ＬＥＤチップ。
（４０）前記平坦化層が前記基板よりも低い屈折率を有する、前記（３９）に記載のＬＥＤチップ。
（４１）前記基板がサファイア基板である、前記（４０）に記載のＬＥＤチップ。
（４２）前記メタル膜が、Ａｇ、Ａｇ合金、ＡｌまたはＡｌ合金のいずれかを用いて形成される高反射層を含む、前記（３９）～（４１）のいずれかに記載のＬＥＤチップ。The LED chips according to the embodiments of the present invention include the LED chips described in the following (39) to (42).
(39) a substrate having one main surface and the other main surface on the opposite side, wherein the other main surface is a rough surface; and a semiconductor layer formed on the one main surface side of the substrate; An LED chip in which a planarizing film made of multi-component glass is formed on the other main surface of the substrate, and a metal film is formed on the planarizing film.
(40) The LED chip according to (39), wherein the planarizing layer has a lower refractive index than the substrate.
(41) The LED chip according to (40), wherein the substrate is a sapphire substrate.
(42) The LED chip according to any one of (39) to (41), wherein the metal film includes a highly reflective layer formed using any one of Ag, an Ag alloy, Al, or an Al alloy.

　本発明の実施形態に係る半導体チップには、また、次の（４３）および（４４）に記載の半導体チップが含まれる。
（４３）前記（１）～（１７）のいずれかに記載の製造方法を用いて製造された、半導体チップ。
（４４）第１主面およびその反対側の第２主面を有する基板の前記第１主面の側に半導体層が形成されたウェハを、第１方向に沿って該ウェハをレーザ光でスキャンすることにより該第１主面と該第２主面の間に形成した第１改質領域と、該第１方向とは異なる第２方向に沿って該ウェハをレーザ光でスキャンすることにより該第１主面と該第２主面の間に形成した第２改質領域と、を利用して分断することにより得られる半導体チップであって、前記ウェハの前記半導体層が形成された側の表面から前記第１改質領域までの最小距離をｄ_min1、前記ウェハの前記半導体層が形成された側の表面から前記第２改質領域までの最小距離をｄ_min2としたとき、ｄ_min1＜ｄ_min2である半導体チップ。The semiconductor chip according to the embodiment of the present invention includes the semiconductor chips described in (43) and (44) below.
(43) A semiconductor chip manufactured using the manufacturing method according to any one of (1) to (17).
(44) A wafer having a semiconductor layer formed on the first main surface side of the substrate having the first main surface and the second main surface opposite to the first main surface is scanned with laser light along the first direction. By scanning the wafer with a laser beam along a second direction different from the first direction and a first modified region formed between the first main surface and the second main surface, A semiconductor chip obtained by dividing using a first main surface and a second modified region formed between the second main surface, on the side of the wafer where the semiconductor layer is formed When the minimum distance from the surface to the first modified region is d_min1 , and the minimum distance from the surface of the wafer on the side where the semiconductor layer is formed to the second modified region is d_min2 , d_min1 < A semiconductor chip that is d_min2 .

２２ 第１方向
２４ 第２方向
１００ ＬＥＤチップ
１０１ 第１側面
１０２ 第２側面
１１０、１１０’ 半導体層
１１２、１１２’ 第１導電型層
１１４ 活性層
１１６ 第２導電型層
１２０、１２０’ 基板
１２２ 改質領域
１２２ａ 第１改質領域
１２２ｂ 第２改質領域
１２６ 第１主面
１２７ 第２主面
１３２ 上部電極
１３４ 下部電極
１５０ 素子分離溝
２００ ウェハ
Ｆ 集光点
Ｆ１ 第１集光点
Ｆ２ 第２集光点
ＡＲ 反射防止構造
Ｍ メタル膜
Ｕ 下地層22First direction 24Second direction 100LED chip 101First side surface 102Second side surface 110, 110 ′Semiconductor layer 112, 112 ′ Firstconductive type layer 114Active layer 116 Secondconductive type layer 120, 120 ′Substrate 122Quality region 122a First modifiedregion 122b Second modifiedregion 126 Firstmain surface 127 Secondmain surface 132Upper electrode 134Lower electrode 150Element isolation groove 200 Wafer F Condensing point F1 First condensing point F2 Second collection Light spot AR Antireflection structure M Metal film U Underlayer

Claims (13)

Translated fromJapanese

　第１主面およびその反対側の第２主面を有する基板の前記第１主面の側に半導体層が形成されたウェハを準備する工程と、
　前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第１改質領域を第１方向に沿って形成する第１照射工程と、
　前記ウェハに対してその内部に集光点を合わせてレーザ光を照射し、前記ウェハの分断に利用可能な第２改質領域を前記第１方向とは異なる第２方向に沿って形成する第２照射工程とを含み、
　前記ウェハの前記半導体層が形成された側の表面から前記第１照射工程における集光点までの最小距離をＤ_min1、前記ウェハの前記半導体層が形成された側の表面から前記第２照射工程における集光点までの最小距離をＤ_min2としたとき、Ｄ_min1＜Ｄ_min2である、
　ことを特徴とする半導体チップの製造方法。Preparing a wafer having a semiconductor layer formed on the first main surface side of a substrate having a first main surface and a second main surface opposite to the first main surface;
A first irradiation step of forming a first modified region along a first direction that can be used for dividing the wafer by irradiating the wafer with a laser beam with a focusing point inside the wafer;
A second modified region that can be used for dividing the wafer is formed along a second direction different from the first direction by irradiating the wafer with a laser beam with a converging point inside the wafer. 2 irradiation steps,
D_{min1 is} the minimum distance from the surface of the wafer on which the semiconductor layer is formed to the condensing point in the first irradiation step, and the second irradiation step from the surface of the wafer on which the semiconductor layer is formed. when the minimum distance to the focal point was D_min2 in a D_min1 <D_min2,
A method of manufacturing a semiconductor chip.　前記第１改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第１方向に平行で前記第１主面に直交する第１平面からの乖離量の最大値が、前記第２改質領域を利用して前記ウェハを分断したときに形成される分断面の前記第２方向に平行で前記第１主面に直交する第２平面からの乖離量の最大値より大きい、
　ことを特徴とする請求項１に記載の半導体チップの製造方法。A maximum value of a deviation amount from a first plane that is parallel to the first direction and orthogonal to the first main surface of a divided section formed when the wafer is divided using the first modified region, It is larger than the maximum value of the amount of deviation from the second plane parallel to the second direction and perpendicular to the first main surface of the divided section formed when the wafer is divided using the second modified region. ,
The method of manufacturing a semiconductor chip according to claim 1.　前記基板がＣ面サファイア基板であり、前記第１方向が該Ｃ面サファイア基板のＡ軸に沿った方向であり、前記第２方向が該Ｃ面サファイア基板のＭ軸に沿った方向である、
　ことを特徴とする請求項２に記載の半導体チップの製造方法。The substrate is a C-plane sapphire substrate, the first direction is a direction along the A-axis of the C-plane sapphire substrate, and the second direction is a direction along the M-axis of the C-plane sapphire substrate.
The method of manufacturing a semiconductor chip according to claim 2.　前記ウェハは前記半導体層が形成された側の面に前記第１方向に沿った第１素子分離溝と前記第２方向に沿った第２素子分離溝とを有し、前記Ｄ_min1は前記第１素子分離溝の底面から前記第１照射工程における集光点までの最小距離であり、前記Ｄ_min2は前記第２素子分離溝の底面から前記第２照射工程における集光点までの最小距離であり、前記第１素子分離溝の幅よりも前記第２素子分離溝の幅が広い、
　ことを特徴とする請求項１に記載の半導体チップの製造方法。The wafer has a first element isolation groove along the first direction and a second element isolation groove along the second direction on a surface on which the semiconductor layer is formed, and the D_min1 is the first element isolation groove. The minimum distance from the bottom surface of the one element separation groove to the condensing point in the first irradiation step, and the D_min2 is the minimum distance from the bottom surface of the second element separation groove to the condensing point in the second irradiation step. A width of the second element isolation groove is wider than a width of the first element isolation groove;
The method of manufacturing a semiconductor chip according to claim 1.　前記第１照射工程では、前記Ｄ_min1が５μｍ以上５０μｍ以下の範囲内に調整される、
　ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体チップの製造方法。In the first irradiation step, the D_min1 is adjusted within a range of 5 μm to 50 μm.
The method for manufacturing a semiconductor chip according to claim 1, wherein:　Ｄ_min1とＤ_min2の差が１０μｍ以上に調整される、
　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体チップの製造方法。The difference between D_min1 and D_min2 is adjusted to 10 μm or more.
The method of manufacturing a semiconductor chip according to claim 1, wherein　前記半導体チップの平面形状は長辺および短辺を有する矩形であり、該短辺が前記第１方向に沿っている、
　ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体チップの製造方法。The planar shape of the semiconductor chip is a rectangle having a long side and a short side, and the short side is along the first direction.
The method for manufacturing a semiconductor chip according to claim 1, wherein:　前記第１照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させる、
　ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体チップの製造方法。In the first irradiation step, the depth of the condensing point is periodically changed based on the surface of the wafer on which the semiconductor layer is formed.
The method for manufacturing a semiconductor chip according to claim 1, wherein:　前記第２照射工程では、前記ウェハの前記半導体層が形成された側の表面を基準とする集光点の深さを周期的に変化させる、
　ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体チップの製造方法。In the second irradiation step, the depth of the condensing point is periodically changed based on the surface of the wafer on which the semiconductor layer is formed.
9. The method of manufacturing a semiconductor chip according to claim 1, wherein　前記ウェハは、前記第１照射工程でレーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有する、
　ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体チップの製造方法。The wafer has an antireflection structure at a site through which the laser beam passes on a surface opposite to the side irradiated with the laser beam in the first irradiation step.
The method for manufacturing a semiconductor chip according to claim 1, wherein:　前記ウェハは、前記第２照射工程でレーザ光が照射される側とは反対側の表面上の該レーザ光が通過する部位に反射防止構造を有する、
　ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体チップの製造方法。The wafer has an antireflection structure at a site where the laser beam passes on a surface opposite to the side irradiated with the laser beam in the second irradiation step.
The method for manufacturing a semiconductor chip according to claim 1, wherein the method is a semiconductor chip manufacturing method.　請求項１乃至１１のいずれか１項に記載の製造方法を用いて製造された、ことを特徴とする半導体チップ。A semiconductor chip manufactured using the manufacturing method according to claim 1.　第１主面およびその反対側の第２主面を有する基板の前記第１主面の側に半導体層が形成されたウェハを、第１方向に沿って該ウェハをレーザ光でスキャンすることにより該第１主面と該第２主面の間に形成した第１改質領域と、該第１方向とは異なる第２方向に沿って該ウェハをレーザ光でスキャンすることにより該第１主面と該第２主面の間に形成した第２改質領域と、を利用して分断することにより得られる半導体チップであって、前記ウェハの前記半導体層が形成された側の表面から前記第１改質領域までの最小距離をｄ_min1、前記ウェハの前記半導体層が形成された側の表面から前記第２改質領域までの最小距離をｄ_min2としたとき、ｄ_min1＜ｄ_min2である半導体チップ。By scanning a wafer having a semiconductor layer formed on the first main surface side of the substrate having the first main surface and the second main surface opposite to the first main surface along the first direction with a laser beam. A first modified region formed between the first main surface and the second main surface, and the first main region by scanning the wafer with a laser beam along a second direction different from the first direction. A semiconductor chip obtained by dividing using a second modified region formed between the surface and the second main surface, the surface of the wafer on the side where the semiconductor layer is formed, When d_{min1 is} the minimum distance to the first modified region and d_min2 is the minimum distance from the surface of the wafer on which the semiconductor layer is formed to the second modified region, d_min1 <d_min2 A semiconductor chip.

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