WO2007010955A1 - Active matrix display device and method for driving same - Google Patents

Abstract

An active matrix display device is provided with a reverse biased voltage generating section for generating a reverse biased voltage; and a reverse biased voltage applying section, which supplies a data line with the reverse biased voltage in a selected period of time and applies the reverse biased voltage to a driving transistor.

Description

明細書 ァクティブマトリクス型 装置及びその馬隱方法 漏分野 Description ACTIVE MATRIX TYPE APPARATUS AND ITS MATERIAL METHOD

• 本発明は、 EL (Electroluminescent) LED (発光ダイオード） などの ¾¾ を屠隱するための能動素子を含む表示装置及びその,画方法に関し、 特に、 アモルファス シリコンや有機半 本を棚した薄膜トランジスタ （TFT ; thin film transistor) を能 動 »として含む表^ S置及びその,睡方法に関する。 • The present invention relates to a display device including an active element for slaughtering a light emitting diode (EL) such as an EL (Electroluminescent) LED (Light Emitting Diode), and a display method thereof, and more particularly, a thin film transistor (TFT) on which amorphous silicon or an organic semiconductor is shelved. a thin film transistor) as an active »and a sleep method.

背景漏Background leakage

T F Tは、 有機 ELディスプレイや液晶ディスプレイといったァクティブマトリクス型 ディスプレイを睡するための能動素子として広く棚されている。 図 1は、 有機 EL ( Organic Electroluminescent) 素子 (OEL) 100の睡回路の^ fffi回路の一例を、一つ の画素 PL i，jについて示している。 図 1を参照すると、 この 面回路は、 能動軒であ る 2つの pチャンネル TFT101, 102と、 キャパシタ （Cs) 104とを含む。 走 泉 Ws«¾ T FT101のゲ一卜に接続され、 デ、一夕 ^(1«¾択丁 F T 101のソー スに換読され、 一定の雷原電圧 Vddを供給する電源線 Wzほ H¾TFT102のソースに 接続されている。 選択 T F T 101のドレインは I睡 T FT102のゲー卜に接続されて おり、 駆動 T FT102のゲートとソース間にキャパシタ 104が形成されている。 〇 E L 100のアノード «I隱 TFT 102のドレインに、 その力ソードはアース電位 （又は 共通電 にそれぞれ接続されている。 TFT is widely shelved as an active element for sleeping active matrix displays such as organic EL displays and liquid crystal displays. Fig. 1 shows an example of a ^ fffi circuit of an organic electroluminescent (OEL) device (OEL) 100 for one pixel PL i, j. Referring to FIG. 1, this surface circuit includes two p-channel TFTs 101 and 102 that are active eaves and a capacitor (Cs) 104. Spring Ws «¾ T Connected to the gate of FT101, de, overnight ^ (1« ¾chosen FT 101 source power supply line that supplies constant lightning voltage Vdd Wz H¾TFT102 Selection The drain of TFT 101 is connected to the gate of the TFT FT102, and the capacitor 104 is formed between the gate and the source of the driving TFT 102. 〇 EL 100 anode « I 隱 The power sword is connected to the ground potential (or common voltage) to the TFT 102 drain.

^S泉 Wsに ¾Rパルスが印加されると、 スィツチとしての ¾ T FT101がオンに なりソースとドレイン間が導通する。 このとき、 データ線 Wdから、 戮 TFT 1 0 1の ソースとドレイン間を介してデ一夕電圧が供給され、 キャパシタ 1 0 4に^ tされる。 こ のキャパシタ 1 0 4に観されたデ一夕電圧が漏 T FT 1 0 2のゲートとソース間に印 カロされるので、 駆動 TFT 1 0 2のゲート ·ソース間電圧 Vgsに応じたドレイン電流 I d が流れ、 OEL 1 0 0に供給されることとなる。^ S When ¾R pulse is applied to Ws Ws, ¾ T FT101 as a switch turns on The source and drain become conductive. At this time, a voltage is supplied from the data line Wd via the source and drain of the TFT 10 0 1 and is applied to the capacitor 10 4. Since the voltage across the capacitor 10 4 is leaked between the gate and source of the TFT 10 0 2, the drain current corresponding to the gate-source voltage Vgs of the driving TFT 1 0 2 I d flows and is supplied to OEL 1 0 0.

• しかしながら、 ア ]/ ΐファスシリコン或いは有機半 # (本等を用いた TFTは、 ゲートに «flEを印加し続けると閾値電圧 Vthがシフトする現象、 すなわちゲ一トストレスと呼ばれ る現象があることが知られている （例えば、 非特言 ΐ¾ 1参照） 。 この現象を Ρチャネル T F Tを例に説明する。 • However, A] / ΐPhas silicon or organic semi- # (TFTs using this etc. have a phenomenon that the threshold voltage Vth shifts when «flE is continuously applied to the gate, that is, a phenomenon called gate stress. (For example, refer to non-special note ΐ¾1.) This phenomenon will be explained by taking a Ρchannel TFT as an example.

図 2にゲートストレスによる閾値電圧 Vthのシフトの様子を示す。 Pチャネル T F Tの には、 ゲート .ソース間電圧を負極性 （すなわち、 Vgsく 0) にして印加し続けると Figure 2 shows how the threshold voltage Vth shifts due to gate stress. If the voltage between the gate and source is negative (ie, Vgs> 0) and applied to the P channel TFT,

、 ゲートストレスによって時間縫と共に I d— Vgs特性は、 図 2に示すようにマイナス 方向に （曲線 1 2 O A力ら曲線 1 2 0 Bへ） 変化し、 これにより、 閾値電圧 Vthが Vthlか ら Vth2にシフトしていく。 なお、 図 2においては、 蘭の容易さのため、 Vgsを正の値 ( Vgs> 0) として示している。As shown in Fig. 2, the Id-Vgs characteristics change in the negative direction (curve 1 2 OA force to curve 1 2 0 B) due to gate stress, and the threshold voltage Vth changes from Vthl. Shift to Vth2. In FIG. 2, Vgs is shown as a positive value (Vgs> 0) for ease of orchid.

この TFTの特性変化において、 ゲ一ト ·ソース間電圧 Vgsを 0 V若しく «ΙΕ極性にし て印加し続けることによって元の閾値電圧 Vthに復帰する。 逆に、 Vgsを正極性にして印 加し続けると、 時間 »と共に閾値電圧 Vthはプラス方向にシフトし、 その後、 Vgsを 0 V若しくは負極性にして印加し続けることによつて元の閾値電圧 V thに復帰する。 シフト 量は、 閾値電圧 vgsの^^値及び mti口時間が大きいほど大きくなる。 このような特性を示 す T F Tを有機 E L素子の馬隱に用いると、 中に徐々に閾値電圧 Vthがシフトしてい くことになる。 閾値電圧シフトは、 OE Lの発 »度の低下や T FTの動作不倉 gを引き起 こすという問題がある。 'In this TFT characteristic change, the gate-source voltage Vgs is restored to the original threshold voltage Vth by continuing to apply the voltage Vgs between 0 V and 0%. Conversely, if Vgs continues to be applied with positive polarity, the threshold voltage Vth shifts in the positive direction with time »and then the original threshold voltage is applied by continuing to apply Vgs with 0 V or negative polarity. Return to V th. The amount of shift increases as the ^^ value of the threshold voltage vgs and the mti mouth time increase. If a TFT exhibiting such characteristics is used as an organic EL device, the threshold voltage Vth will gradually shift. The threshold voltage shift causes a decrease in OE L level and TFT operation failure. There is a problem of rubbing. '

T FTを構成するお "料として、 単結晶シリコン、 アモルファスシリコン、 多結晶シリコ ンもしくは街 結晶シリコンが広く棚されている。 また、 近年、 これらシリコン材料 の代わりに、 有機材料を活性層として使用する T FT (以下、 有機 T FTと和する。 ） が 注目されている。 有機半 (材才料としては、 比較的キヤリァ移動度の高い 系または 高分子系有機材料、 たとえば、 ペンタセン、 ナフ夕センまたはポリチォフェン系材料が挙 げられる。 この種の有機 T FTは、 プラスチックなどの可撓 [生フィルム基板上に比較的低 温のプロセスで形 5¾τることが^?きるので、 機柳勺に柔軟で、 つ薄型のディスプレ ィを容易に作製することを可能にするものである。 また、 有機 TF Tは、 印刷工程や口一 ル ·ツー ·ロール （RoH— to— roll) 工程によって比較的低コストで形成可能である。 Monocrystalline silicon, amorphous silicon, polycrystalline silicon, or crystalline silicon is widely used as a material for TFT. In recent years, instead of these silicon materials, organic materials are used as the active layer. TFT (hereinafter referred to as “organic TFT”) is attracting attention. Organic semi-materials include materials with relatively high carrier mobility or high molecular weight organic materials such as pentacene and naphtha. This type of organic TFT is a flexible material such as plastic, which can be formed on a raw film substrate in a relatively low temperature process. Flexible, thin displays can be easily produced, and organic TFTs can be used in the printing process and in the roll-to-roll process. It can be formed at a relatively low cost me.

上記した閾値電圧シフトの現象は、 特にァモフレファスシリコン T F Tや有機 T F Tにお いて显藤に現れる。 有機 T FTの閾値電圧シフトについては、 たとえば、 S. J. Zilker, C. The phenomenon of threshold voltage shift described above appears in the display especially in the Ammofrefus silicon TFT and the organic TFT. For example, see S. J. Zilker, C.

Detcheverry, E. Cantatore, and D. M. de Leeuw, Bias stress in organic thin-film transistors and logic gates, " Applied Physics Letters Vol 79(8) pp. 1124-1126, August 20, 2001 (以下、 非特 という。 ） に開示されている。Detcheverry, E. Cantatore, and DM de Leeuw, Bias stress in organic thin-film transistors and logic gates, "Applied Physics Letters Vol 79 (8) pp. 1124-1126, August 20, 2001 (hereinafter referred to as non-special). It is disclosed.

TF Tの閾値電圧シフトを補 fi "るための,画力回路および隱方法は、 たとえば、 特許 An artistic circuit and a saddle method to compensate for the threshold voltage shift of TFT

(特表 2 0 0 2— 5 1 4 3 2 0号公報） ゃ特言¾2 (特開 2 0 0 2— 3 5 1 4 0 1号公報） に開示されている。 これら ¾ に記載される馬隱回路および ¾方法はいずれ も、 馬睡 T FTの閾値 シフトを容認しつつ、 閾値電圧シフトに関係なく発光軒の発 光輝度を一定に制御し得るものである。 しかしながら、 これら; «の馬隱回路でも閾値電 圧シフトの発生を抑えることはできないため、 閾値電圧シフトによる消費電力の増大を防 止できない。 また、 ，画 T FTの閾値電圧が許容範囲を超えてシフトすれば、 そのシフト を補 f ることは難しく、 ¾ ^度のバラツキや T FTの動作不能が きる。 さらに、 駆 動 T F T!m MiT F Tにも閾値電圧シフトが こるので、 選択 T F Tの閾値電圧シフ トが許容範囲を超えてシフトすれば、 選択 TFTの動作不能が こる。 特に有機 TFTの 閾値電圧シフトは、 衝显ポリシリコン T F Tや単結晶シリコン T F Tのそれと比べると大 きいため、 有機 TFTを翻するアクティブマトリクス型ディスプレイでは、 軒の 発光輝度のバラツキや T F Tの動作不能が きやすいという問題がある。(Special Table 2 0 0 2-5 1 4 3 2 0 publication) is disclosed in Special Publication 3 (Japanese Patent Laid-Open No. 2 0 0 2-3 5 1 4 0 1 publication). Both of the horseshoe circuit and the method described in the third example can control the emission luminance of the light emitting eave regardless of the threshold voltage shift while accepting the threshold shift of the horse sleep TFT. However, since the generation of the threshold voltage cannot be suppressed even with these other horseshoe circuits, an increase in power consumption due to the threshold voltage shift cannot be prevented. If the threshold voltage of the image TFT shifts beyond the allowable range, the shift It is difficult to compensate for ¾ ^ ° variation and TFT inoperability. Furthermore, since the threshold voltage shift also occurs in the driving TFT! M MiT FT, if the threshold voltage shift of the selection TFT shifts beyond the allowable range, the selection TFT may become inoperable. In particular, the threshold voltage shift of organic TFTs is larger than that of display polysilicon TFTs and single crystal silicon TFTs. Therefore, in active matrix displays that use organic TFTs, there are variations in emissive brightness and inoperability of TFTs. There is a problem that it is easy to feel.

さらに、 T F Tの特性ばらつきを解決するため、 IKliTFTのソ一ス若しくはドレイン 及び、キャパシ夕と、 走 線との接続に工夫を行った構成 m S (特開 2 0 0 4—1 7 0 8 1 5号公 参照） や、 a— S iトランジスタの閾値電圧シフトを f氐 るための TFTの接繳冓成（特 ΐΐ«4 (特開 2 0 0 5 - 0 0 4 1 7 4号公幸 g)参照） について開 示されている。 Furthermore, in order to solve the TFT characteristic variation, a configuration in which the connection between the source or drain of the IKliTFT and the capacitor and the running line is devised m S (Japanese Unexamined Patent Application Publication No. 2 0 0 4-1 7 0 8 1 (See No. 5) and a TFT connection for a threshold voltage shift of a-Si transistor (special reference 4 (Japanese Patent Laid-Open No. 2 0 0 5-0 0 4 1 7 4 g) (See)).

しかしながら、 これら ¾s犬に開示された馬隱回路、 方法においては回路構成、 動作が複 雑であったり、 その効果も限定的であるという問題がある。 However, the horseshoe circuit and method disclosed in these dogs have a problem that the circuit configuration and operation are complicated, and the effects are limited.

発明の開示Disclosure of the invention

本発明が解決しょうとする讓には、 上記の欠点が一例として挙げられる。 本発明は、 ァクティブマトリクス馬働方式において使用されるトランジスタ、 特にアモルファスシリ コンゃ有機半導体トランジス夕の特性を改善し得る表示 置及びその駆動方法を ίϋする ことを目的とする。 また、 トランジスタの閾値特性のばらつきを解決し、 低消費電力で、 表示品質力稿く、 かつ簡便な回路構成及び動作を有する表示装置及びその馬隱方法を提供 する。 The defect mentioned above is given as an example in the bag to be solved by the present invention. It is an object of the present invention to provide a display device that can improve the characteristics of a transistor used in the active matrix horsepower method, particularly an amorphous silicon, and an organic semiconductor transistor, and a driving method thereof. In addition, the present invention provides a display device that solves variations in threshold characteristics of transistors, has low power consumption, displays display quality, and has a simple circuit configuration and operation, and a method for the display device.

請求項 1に記載の発明は、 各々が発光^?、 データ信号を保持するキャパシタ及び上記 素子を該保持されたデ一夕信号に基づいて駆動する馬 KS)トランジスタを有する «の 画素部からなるァクティブマトリクス型の表示パネルと、 上記表示パネルの各麵泉を順 次越する 睡部と、 上記 ¾1隱部による趙に応じて上記表示パネルのデータ線 にデータ信号を供給するデータ瞎隱部と、 を^ る表示装置であって、 ¾Λィァス電圧を 生^ る; Ϊ^Λィァス 成部と、 ァス «j£をデータ線に選択された時間帯に供給 して, I隱トランジスタに ί¾Λィァス電圧を印加する ί¾Λィァス mm印加部と、 を るこ とを,としている。The invention described in claim 1 includes: a light-emitting element, a capacitor that holds a data signal, and a horse (KS) transistor that drives the element based on the held signal. A data signal is supplied to the data line of the display panel in accordance with an active matrix display panel including a pixel unit, a sleep unit that sequentially passes through each spring of the display panel, and a 趙 by the ¾1 unit A display unit that generates a ΛΛ bias voltage; and supplies a Λ ^ Λ component generation unit and a case «j £ during the time period selected for the data line, It is assumed that the ί¾Λ bias mm application section that applies the ί¾Λ bias voltage to the I 隱 transistor is used.

請求項 8に記載の発明は、 各々が ？、 デ一夕信号を ί腊するキャパシタ及び上記 を該保持されたデータ信号に基づいて ΙΚ»Γする 卜ランジスタを有する複数の 画素部からなるァクティブマトリクス型の表示パネルと、 上記表示パネルの各^!泉を順 次越する越藝部と、 上記越 «1部による趙に応じて上記表示パネルのデータ線 にデータ信号を供給するデータ馬隱部と、 を る表示装置の馬隱方法であって、 i¾Aィ ァス電圧を生 J¾Tるステツプと、 ァス を嫌己データ線に選択された時間帯に供 給して前記漏トランジスタに嫌 sinィァス ¾3Εを印加する印加ステップと、 を有する ことを としている。 Each of the inventions according to claim 8 is? An active matrix type display panel having a plurality of pixel portions each having a capacitor for displaying a data signal and a capacitor for performing the above processing based on the held data signal, and each of the display panels ^! In the method of the display device, the Koshibe part that passes the fountain sequentially, the data part that supplies the data signal to the data line of the display panel in response to the fault of the first part above, A step of generating an i¾A bias voltage, and an application step of supplying the pass in a time zone selected for the selfish data line and applying the sinusoidal current ¾3 ト ラ ン ジ ス タ to the leakage transistor. I am trying to do that.

図面の簡単な説明Brief Description of Drawings

図 1は、 徹の舰軒, I隨回路の 面回路の一例を示す図である。 Fig. 1 is a diagram showing an example of the surface circuit of Toru no Genken, I-I circuit.

図 2は、 ゲートストレスによるゲ一ト閾値 ¾EV thのシフトの様子を示す図である。 図 3は、 本発明の霞例 1であるァクティブマトリクス表示パネルを用いた表示装置の ブロック図である。 FIG. 2 is a diagram showing how the gate threshold ¾EV th is shifted due to gate stress. FIG. 3 is a block diagram of a display device using an active matrix display panel which is Example 1 of the present invention.

図 4は、 本発明の難例 1に係る、 表示パネルのデ一夕線 X i及び «泉 Y jに関連す る画 ¾¾P 及び 素データ信号及びバイアス電圧を供給するデータドライバ回路を模 式的に示す図である。 図 5は、 画素デ一夕 ¾E信号 (Vdata) 及びバイアス電圧 Vbの印加動作について示す タイミングチヤ一トである。FIG. 4 is a schematic diagram of a data driver circuit that supplies an image data P and an elementary data signal and a bias voltage related to display line X i and spring Y j according to Difficulty 1 of the present invention. FIG. FIG. 5 is a timing chart showing the operation of applying the pixel signal E signal (Vdata) and the bias voltage Vb.

図 βは、 本発明の雄例 2に係る、 表示パネルのデ一夕線 Xi及び 線 Yjに関連す る画素部 P 及び Βί素データ信号及びバイアス電圧を供給するデ一夕ドライバ回路を模 式的に示す図である。 FIG. Β schematically illustrates a pixel part P related to the display panel line Xi and line Yj and a data driver circuit that supplies a pixel data signal and a bias voltage according to male example 2 of the present invention. FIG.

' 図 7は、 画素データ電流信号 ( I data) 及びバイアス電圧 Vbの印加動作について示す タイミングチャートである。 ' 'Fig. 7 is a timing chart showing the application operation of the pixel data current signal (I data) and the bias voltage Vb. '

図 8は、 本発明の他の実施例に係る表示装置を示すプロック図である。 FIG. 8 is a block diagram showing a display device according to another embodiment of the present invention.

発明を実 ½ るための形態DETAILED DESCRIPTION OF THE INVENTION

以下、 本発明の無例を図面を参照しつつ詳細に説明する。 尚、 以下に説明する図にお いて、 実質的に同等な部分には同一の参照符を付している。 Hereinafter, an example of the present invention will be described in detail with reference to the drawings. In the drawings described below, substantially the same parts are denoted by the same reference numerals.

[実施例 1] [Example 1]

図 3は本発明によるァクティブマ卜リクス パネルを用いた表示装置 10を示してい る。 この表示装置; 10は、 表示パネゾレ 11、 ドライノ 12、 デ、一夕ドライノ 13、 コ ントローラ 15、 及び 素子駆 源 （以下、 単に電源ともいう。 ） 16を備えている 表示パネル 11は、 mX n個 （m, nは 2以上の籠） 'の画素からなるァクティブマト リクス型のものであり、 各々が ¥ί亍に配置された複数のデ一夕線 XI〜Xm (Xi ： i = l〜m) と、 複数の越線 Yl〜Yn (Y j ： j =l〜n) と、 複数の画素部 PLい〜 P r_aを有している。 画素部 ΡΙ^ ΡΙ^は、 データ線 Xl〜Xmと趙線 Υ1〜Υηとの 錢部分に配置され 全て同一の構成を有する。 また、 画素部 PL_u〜Pl^_nは電麟泉 Ζ に嫌されている。 葡原镍 Zには発光素子馬 ΕΚιβ ΐ 6から所定の 軒馬 KM圧 (V a) 力 ¾給される。 'FIG. 3 shows a display device 10 using an active matrix panel according to the present invention. This display device 10 includes a display panel 11, a dry 12, a de, an overnight dry 13, a controller 15, and an element power source (hereinafter also simply referred to as a power source) 16. (M, n is 2 or more 籠) is an active matrix type consisting of 'pixels, each of which is arranged in a line of 亍 ~ Xm (Xi: i = l ~ m ) and a plurality of overflow lines Yl~Yn (Y j: the j = l~n), has a have a plurality of pixel portions PL ~ P r_a. The pixel parts ΡΙ ^ ΡΙ ^ are arranged in the 錢 part of data lines Xl to Xm and 趙 lines Υ1 to Υη, and all have the same configuration. Also, the pixel parts PL_{u to} Pl ^_n are disliked by the electronic springs.葡 原 镍 Z has a light emitting element horse ΕΚιβ ΐ 6 to a predetermined eaves KM pressure (V a) Power ¾ be paid. '

表示パネル 11の趨線 Y 1〜 Y nは走査ドライバ 12に接続され、 またデ、一タ線 X 1 〜Xmはデータドライバ 13に接続されている。 コントローラ 15は、 入力される!^象信 号に応じて表示パネル 11の表示制御を行うための錢制御信号及びデータ制御信号を生 る。 趙制御信号は越ドライバ 12に供給され デ一夕制御信号はデ一夕ドライバ 13に供給される。 The vertical lines Y 1 to Y n of the display panel 11 are connected to the scanning driver 12, and the data lines X 1 to Xm are connected to the data driver 13. The controller 15 generates a control signal and a data control signal for performing display control of the display panel 11 in accordance with the input! ^ Signal. The control signal is supplied to the driver 12 and the control signal is supplied to the driver 13.

錢ドライバ 12は、 コントローラ 15から送出された越制御信号に応じて表示用走 查パルスを所定のタイミングで趙線 Y 1〜Y nに供給し、 線順 がなされる。 データドライバ 13は、 コントローラ 15から送出されたデータ制御信号に応じて越 パルスが供給される «泉上に位置する画素部の各々に対する画素データ信号をデ一夕線 Xl〜Xmを介して画素部 画素部） に供給する。 非発光の画素部に対しては EL素 子を させることがないレベルの画素データ信号を供給する。 さらに、 後に詳述するよ うに、 データドライノ 13は、 画素部 Pl^にデータ線 Xiを介してバイアス電圧を供給 する機能を有している。 The 錢 driver 12 supplies display 走 pulses to the 趙 lines Y1 to Yn at a predetermined timing in accordance with the over-control signal sent from the controller 15, and the line order is made. The data driver 13 is supplied with an overpulse in accordance with the data control signal sent from the controller 15. The pixel data signal for each of the pixel parts located on the spring is sent to the pixel part via the evening lines Xl to Xm. To the pixel portion). A pixel data signal at a level that does not cause an EL element to be supplied to a non-light emitting pixel portion. Further, as will be described in detail later, the data dryer 13 has a function of supplying a bias voltage to the pixel portion Pl ^ via the data line Xi.

コントローラ 15は表示装置 10全体の制御、 すなわち ¾ドライバ 12、 データドラ ィバ 13、 及び魏關 6の制御を行う。 The controller 15 controls the entire display device 10, that is, controls the ¾ driver 12, the data driver 13, and the cage 6.

図 4は、 表示パネル 11の徹の画素部のうち、 データ線 Xi (i = l， 2, . . ， m ) 及び錢線 Yj (j =l, 2， . . ， n) に関連する画歸 PLuと、 データドライバ 13に設けられ、 データ線 X iを介して画素部 Pl^に画素データ信号及びバイアス電圧 を供給する回路部分を^的に示している。 以下、 説明の簡便さのため、 当該回路部分を データドライバ要素 13 iとして説明する。 FIG. 4 shows images related to the data line Xi (i = l, 2,..., M) and the vertical line Yj (j = l, 2,..., N) in the pixel portion of the display panel 11.歸 PLu and a circuit portion provided in the data driver 13 and supplying a pixel data signal and a bias voltage to the pixel portion Pl ^ via the data line Xi are schematically shown. Hereinafter, for the sake of simplicity of explanation, the circuit portion will be described as the data driver element 13 i.

画素部 P L_uには 2つのトランジスタ、 すなわち選択トランジスタ 21 MMmトラン ジス夕 22と、 データ?辦キャパシ夕 Cs 24と、 赚軒 25と、 が設けられている。 なお、 本雄例においては、 軒 25とし 機 EL (エレクト口ルミネッセンス）The pixel part PL_u has two transistors, namely a selection transistor 21 MMm transistor. Jis Yu 22, Data Capacitance Yu Cs 24, and 25 Yuken are provided. In this example, the eaves are 25 and the machine is EL (elect mouth luminescence).

(〇EL) を用い、 トランジスタ 21, 22として Pチャネル TFT (薄膜トランジ ス夕） を用いた齢を例に説明する。 なお、 トランジスタ 21， 22の導翻はこれらに 限定され ¾gs択することができる。 また、 有樹才料を用いた 素子、 トランジスタ に限らず、 アモルファス 'シリコン (α— S i) その他の半導体をべ一スとする発光素子 やバイポ一ラトランジス夕その他のトランジスタを用いることもできる。 各種信号ゃ葡原 電圧、 例えば 信号、 データ信号及びハ、ィァス 素子 β«£Ε等の極性、 及び 大きさは、 用いられるトランジスタの種類、 子の材料、 及びそれらの導電型等に応 じて ¾iS択すればよい。We will use (OEL) as an example and consider the age when P-channel TFTs (thin film transistors) are used as transistors 21 and 22. Note that the transduction of the transistors 21 and 22 is limited to these and can be selected. In addition, not only devices and transistors that use organic materials, but also amorphous' silicon (α-Si) and other semiconductor-based light emitting devices, bipolar transistors and other transistors can be used. The polarity and size of various signals, such as signals, data signals and signals, and devices β «, depending on the type of transistor used, the material of the child, and their conductivity type, etc. ¾iS should be selected.

¾)¾TFT (第 1のトランジスタ T1) 21のゲートは ¾S線 Yj (j =l〜n) に接 続され そのソースはデータ線 X iに嫌されている。選択 T F T 21のドレインには駆 動 T F T (第 2のトランジス夕 T 2) 22のゲ一卜 （制御電極） が接続されている。 駆動 TFT 22のソースは壩廳泉 Zに接続され 葡原 16力 電源電圧（正 ffiVa) が供給 される。 馬隱 TFT22のドレインは有機 EL素子 (OEL) 25のアノードに接続され ている。 EL素子 25の力ソードは接地されている。 ¾) ¾TFT (first transistor T1) 21 has its gate connected to ¾S line Yj (j = 1 to n) and its source is disliked by data line X i. A gate (control electrode) of a driving TFT (second transistor T2) 22 is connected to the drain of the selection TFT21. The source of the driving TFT 22 is connected to Koizumi Z, and the EBARA 16 power supply voltage (positive ffiVa) is supplied. Ma drain The drain of TFT22 is connected to the anode of organic EL element (OEL) 25. The power sword of EL element 25 is grounded.

データ麟キャパシタ （C s ) 24の一端 ME 1 ) は ®¾IT FT22のゲ一ト （及 ぴ選択 T F Τ 21のドレイン） に接続され、 鶴 (電極 Ε 2 ) は碧隱 T FT22のソース (M WI MZ) に接続されている。 One end of the data capacitor (C s) 24 ME 1) is connected to the gate of ®¾IT FT22 (and the drain of the selection TF Τ 21), and the crane (electrode Ε 2) is connected to the source of T FT22 (M WI MZ).

画素部 Pl^にはデータ線 X iを介してデータドライノ要素 13 iから画素データ電圧 信号 (Vdata) 及びバイアス電圧 (Vb) が供給される。 より詳細には、 データドライバ 要素 13 iには、 入力 象デ一夕に応じた電圧の画素データ電圧信号 (Vdata) を生 J¾T るデ '一夕電圧源 31と、 データ電圧源 31からのデ'一夕電圧信号 Vdataをデータ ί泉 X iに 供給するスィッチ回路 (SW1) 32と、 ノイァス電圧 Vbを生 β¾ るバイアス電圧源 3 3と、 ノイァス電圧源 33からのバイアス電圧 Vbをデータ線 X iに供給するスィッチ回 路 （SW2) 34と、 を有している。 すなわち、 スィッチ回路 (SW1) 32及びスイツ チ回路 (SW2) 34はデータ電圧信号 Vdata又 ィァス電圧 Vbを顾された時間帯 にデータ線 X iに供給する。 なお、 鍵するように、 当該バイアス電圧 Vbは、 瞧 TF T22を^ Λィァス状態とするための電圧である。 各データ線 X i (i = l〜m) につい てデータドライノ要素 13 i (i = l〜m) が、設けられ、 デ一夕ドライバ 13を構成して いる。A pixel data voltage signal (Vdata) and a bias voltage (Vb) are supplied to the pixel unit Pl ^ from the data dry element 13 i via the data line X i. More specifically, the data driver element 13 i generates a pixel data voltage signal (Vdata) having a voltage corresponding to the input signal. A switch circuit (SW1) 32 that supplies a data voltage V31 from the data voltage source 31 to the data voltage source 31 and a bias voltage source that generates a noise voltage Vb. 3 and a switch circuit (SW2) 34 for supplying the bias voltage Vb from the noise voltage source 33 to the data line Xi. That is, the switch circuit (SW1) 32 and the switch circuit (SW2) 34 supply the data voltage signal Vdata or the bias voltage Vb to the data line Xi in the specified time zone. It should be noted that the bias voltage Vb is a voltage for setting TFTFT22 to the ^ Λ state. A data dry element 13 i (i = l to m) is provided for each data line X i (i = l to m), and constitutes a data driver 13.

なお、 上記したように、 データドライバ要素 13 iはデ一タ線 X iを介して第 i列上の 画素部 P L_uに画素デ一夕信号及びバイァス匍王を供給する回路構成を容易に できる ように説明的に示すものである。従って、 必ずしもデータ線 Xi (i = l, 2, . · , m ) に対応してデ一夕ドライノ要素 13 i (i = l, 2, . . , m) が個別にデ、一夕ドライ ノ U 3内に設けられている必要はなぐ 鍵するように、 データ信号の供給に加えてバイ ァス電圧の選択的な供給動作を行う機能を^ Tるように構成されていればよい。As described above, the data driver element 13 i can easily have a circuit configuration for supplying the pixel data signal and the bias signal to the pixel unit PL_u on the i-th column via the data line X i. As shown in FIG. Therefore, it is not always necessary for the data element Xi (i = l, 2,..., M) to correspond to the data line Xi (i = l, 2,..., M). As long as it is not necessary to provide in U 3, it is only necessary to have a function of selectively supplying a bias voltage in addition to supplying a data signal.

次に、 画素デ一タ¾£信号 (Vdata) 及びバイアス電圧 Vbの印加動作について図 5を 参照して詳細に説明する。 Next, the operation of applying the pixel data transfer signal (Vdata) and the bias voltage Vb will be described in detail with reference to FIG.

入力画像信号の各フレームにおいて、 第 1〜第 n走査線 （Yl〜Yn) には所 ルス 時間幅 側間： Tsp) の ¾パルス SPが) l|次印加され 線順 ^¾が行われる。 1フレ —ムについて、 第 1越線から第 n越線まで «を行い、 データを書き込むのに要する 期間がアドレス期間 （Tadr) である。 そして、 当識劍 に対応して画素ごとの発 度を示すデータ信号 DPがデータ線 XI〜Xmを介して印加され、 表示パネル 11の 画纖示制御がなされる。 本雄例においては、 バイアス ®EVb及び面素デ一夕電圧信 号 （Vdata) が各画素部に印加される。 データドライバ 13は、 画素データ 言号の供 給に航つて馬隱トランジスタに ィァス «ΒΕを印加するよう動 ί る。 なお、 図 5に おいては、 的に j番目の越線 Y j (j =1〜n) について説明する。In each frame of the input image signal, the first to nth scanning lines (Yl to Yn) are applied with the ¾ pulse SP of the pulse width SP between the first and second scanning lines (Tsp) for the line order ^ ¾. For one frame, the period required to perform data from the first overline to the nth overline and write data is the address period (Tadr). Then, a data signal DP indicating the intensity of each pixel corresponding to this knowledge is applied via the data lines XI to Xm, and the display panel 11 Screen display control is performed. In this example, the bias EVb and the surface element voltage signal (Vdata) are applied to each pixel part. The data driver 13 operates so as to apply a bias signal to the horse transistor in response to the supply of the pixel data code. In FIG. 5, the j-th overpass line Y j (j = 1 to n) will be described.

画素部 P L_j;i (i = l〜m) に接続されている越線 Y jに趙パルス S P (パルス幅 ·： Tsp) が印加されて越線 Yjが選択されると、 颜 TFT21が導通し、 データドラ ィバ 13からの出力電圧が選択 T FT21を介して馬隱 T FT22のゲ一トに供給される 。 デ一夕ドライバ 13 (データドライノ要素 13 i) は、 越パルス SPの印加に同期し て、 あるいは錢パルス SPの印加後、 スィッチ回路 (SW2) 34を導通させて ON状 態とし、 バイアス 源 33からのバイアス ¾£Vbをデータ線 X iに舰的に供給する 。 このとき、 スィッチ回路 (SW1) 32は非導通状態 (OFF) とされ、 デ一夕電圧源 31からのデ一夕電圧信号 Vdataはデータ線 X iには供給されない。 なお、 図 4は、 かか る状態、 すなわちスィッチ回路 (SW1) 32^OFF, スィッチ回路 (SW2) 34が ONの状 IIを; ^的に示している。When 趙 pulse SP (pulse width ·: Tsp) is applied to the overshoot Y j connected to the pixel part PL_{j; i} (i = l to m) and the overshoot Yj is selected, 颜 TFT21 becomes conductive The output voltage from the data driver 13 is supplied to the gate of the horse TFT FT22 via the selection TFT 21. The driver 11 (data dry element 13 i) is synchronized with the application of the over-pulse SP or, after the application of the negative pulse SP, the switch circuit (SW2) 34 is turned on to turn on the bias source. The bias ¾ £ Vb from 33 is supplied to the data line Xi. At this time, the switch circuit (SW1) 32 is turned off (OFF), and the data signal Vdata from the data voltage source 31 is not supplied to the data line X i. FIG. 4 shows the state II in which the switch circuit (SW1) 32 ^ OFF and the switch circuit (SW2) 34 are ON.

当該パイァス ¾£V bの印加によってキャパシタ 2 に電荷力職され 当該電荷に対 iSTる電圧が搬される （搬電圧と称する。 ） 。 そして、 馬隱 TFT 22の制御電極で あるゲ一トの電圧 V g ァス電圧 V bとなる。 当該ハ、ィァス電圧 V b〖ま駆動 T FT2 2 ¾¾Λィァス状態とする電圧として設定されている。 より具体的には、 馬隱 TFT22 のゲート電圧 Vgが馬豳 TFT22のソ一ス HffiVsを超えるように、 すなわちゲート · ソース間電圧 Vgs=Vb— Vaく 0であるように設定されている。 これにより、 馬隱 TF T22には ί¾Λィァス ftffiV r=Vb-V aが印加され、 馬鳓 T FT22の閾値電圧 (V th) シフトを ί氐減することが、できる。 あるいは、 馬隱 TFT22のゲート電圧 Vgが駆動 TFT22

になるように設^ Τ ることによって、 ゲート 'ソース間電圧を OV (Vr = 0) とすることが きる。 かかる ノィァス電圧の印加によっても T FTの閾値 ¾E (Vth) シフトの ί氐減には有効である。 なお、 当該バイアス MEVbの印加時間 （印加期間： Tr) は ffi：、 設定すること力 ?き る。By applying the bias voltage Vb, the capacitor 2 is charged, and a voltage iST is carried with respect to the charge (referred to as a carrying voltage). Then, the voltage V g of the gate, which is the control electrode of the horse TFT 22, is equal to the voltage V b. This voltage is set as a voltage for setting the bias voltage V b to the driving T FT2 2 ¾¾Λ bias state. More specifically, the gate voltage Vg of the horse TFT22 is set so as to exceed the source HffiVs of the horse TFT22, that is, the gate-source voltage Vgs = Vb−Va = 0. As a result, the Λ / Λ bias ftffiVr = Vb−Va is applied to the horse TF T22, and the threshold voltage (V th) shift of the horse FT22 can be reduced. Or, Magate TFT22 gate voltage Vg is driven TFT22

The gate-source voltage can be set to OV (Vr = 0). The application of such a noise voltage is also effective in reducing the TFT threshold ¾E (Vth) shift. The bias MEVb application time (application period: Tr) must be set to ffi :.

'バイアス電圧 Vbの印加期間が βした後、 スィッチ回路 (SW2) 34は非導通状態 (OFF) とされ ノイァス電圧源 33からのバイアス電圧 Vbの供給を遮断すると共に 、 スィッチ回路 (SW1) 32を導通させて ON状態とすることによって、 データ電圧源 31からのデータ電圧信号 Vdataがデ一夕線 X iに供給される。 そして、 当該画素データ 信号パルス D P (デ一夕電圧 Vdata) が顧 T FT21を介して馬嘞 T FT22のゲ一卜 に供給される。 キャパシタ (Cs) 24の一方の電極 E 2には葡原電圧 V a (>0) が供 給されているので、 キャパシタ 24には電圧 V a— Vdataに対応する電荷が され、 当 該電荷に対 JiS る電圧 （i¾t«ffiと称する。 ） が腊される。 そして、 当該 ί腊電圧によ って睡 TFT22の制御電極であるゲートが制御される。 より具体的には、 睡 TFT 22にはゲート ·ソース間電圧 Vgs (= Vdata— Va<0) に応じた 'ドレイン電流が流れ る。従って、 画素デ一夕信号 （デ一夕載 Vdata) に応じて 素子 (OEL) 25は駆 動され 当該デ一タ «EVdataに応じた輝度で する。 なお、 データ電圧 Vdataは入力 I ^象データの輝度に応じた大きさを有している。 つまり、 データ ¾EVdataの大きさは輝 度に応じて変化される。 あるいは、 データ電圧 Vdataの大きさを一定として、 電圧 Vdata 持^!間 （すなわち、 パルス幅 Tdata) を!^象データの輝度に応じて変化するようにし てもよい。 'After the bias voltage Vb application period is β, the switch circuit (SW2) 34 is turned off (OFF), and the supply of the bias voltage Vb from the noise voltage source 33 is cut off and the switch circuit (SW1) 32 is turned off. By turning it on and turning it on, the data voltage signal Vdata from the data voltage source 31 is supplied to the data line X i. Then, the pixel data signal pulse D P (depot voltage Vdata) is supplied to the gate of the horse TFT 22 via the reference TFT 21. Since one source electrode E 2 of the capacitor (Cs) 24 is supplied with the source voltage V a (> 0), the capacitor 24 is charged with a voltage corresponding to the voltage V a− Vdata. The voltage across JiS (referred to as i¾t «ffi) is entered. The gate which is the control electrode of the sleep TFT 22 is controlled by the voltage. More specifically, a drain current corresponding to the gate-source voltage Vgs (= Vdata—Va <0) flows in the sleep TFT 22. Therefore, the element (OEL) 25 is driven in accordance with the pixel data signal (de data Vdata), and the data has a luminance corresponding to the EV data. Note that the data voltage Vdata has a magnitude corresponding to the luminance of the input data. That is, the size of data ¾ EVdata is changed according to the brightness. Alternatively, the magnitude of the data voltage Vdata may be constant, and the voltage Vdata holding range (that is, the pulse width Tdata) may be changed according to the luminance of the image data.

上記したように、 データ線 X iに ィァス を印加する手段を設けているので、 画 素部の構成を^することなく' βトランジス夕に容易に ^ fァス葡王を印加すること ができる。 すなわち、 かかる構成によれば、 画素部内に i Aィァス電圧印加のための素子 や回! ^を設ける必要がないので、 画素部の開口率 （^^域の大きさ） を置にするこ となぐ また、 表示パネルの歩留まりを低下させることなく ί¾Λィァス電圧を印加するこ と力 きる。 また、 回路構成も簡便であり、 低コストで安定性に優れた表示装置を提供す ることができる。As described above, since a means for applying a bias to the data line X i is provided, It is possible to easily apply the fass king to the β-transistor without any configuration of the element. In other words, according to such a configuration, it is not necessary to provide an element or circuit for applying the i A bias voltage in the pixel portion, so that the aperture ratio (the size of the ^^ region) of the pixel portion can be set. In addition, it is possible to apply the ί¾Λ bias voltage without reducing the yield of the display panel. In addition, it is possible to provide a display device that has a simple circuit configuration, low cost, and excellent stability.

[難例 2 ] [Challenge 2]

上記した無例においては、 データドライバ 1 3として入力 B條データに応じた電圧の 画素データ電圧信号 (Vdata) を生 るデ一夕電圧源 3 1を用いた:！^、 すなわち 書き込み;^のデータドライバについて説明した。 本 例においては、 入力 象デ一夕 に応じた電流を生成するデ一夕電流源を用いた場合、 すなわち電流書き込み方式のデータ ドライバについて説明する。 In the above example, the data driver 13 is a data source 13 that generates a pixel data voltage signal (Vdata) having a voltage corresponding to the input B 條 data:! ^, Ie, writing; ^ explained the data driver. In this example, a data driver that uses a current source that generates a current according to the input current, that is, a current write type data driver will be described.

図 6は、 データ線 X i ( i = l， 2 , . . , m) 及び ¾g線 Y j ( j = 1 , 2 , . . ， n) に関連する画歸 P と、 デ一夕ドライバ 1 3に設けられ、 データ線 X iを介し て画素部 P 1^に画素デ一夕電流信号及びバイァス ¾ϊを供給するデ、一夕ドライノ要素 1 3 iを^:的に示している。 FIG. 6 shows the screen P associated with the data line X i (i = l, 2,..., M) and the ¾g line Y j (j = 1, 2,..., N) and the driver 1 3 shows an example of a drino element 13 i that supplies a pixel current signal and a bias voltage to a pixel unit P 1 ^ via a data line X i.

画 ¾¾^ 1^に«されたデータドライノ要素 1 3 iには、 入力 ϋ¾ί象データに応じた電 流の画素データ電流信号 ( I data) を生^ "Tるデータ電流源 3 5と、 ノィァス電圧 V bを 生成するバイアス電圧源 3 6と、 ノイァス電圧源 3 6からのバイアス V bをデータ線 X iに選択された時間帯に供給するスィッチ回路 （SW) 3 7と、 を有している。 A data current source element 3 5 that generates a pixel data current signal (I data) of a current according to the input data is input to the data dyno element 1 3 i «¾¾ ^ 1 ^ A bias voltage source 3 6 for generating the noise voltage V b, and a switch circuit (SW) 3 7 for supplying the bias V b from the noise voltage source 3 6 to the data line X i in a selected time zone. ing.

なお、 デ一夕ドライバ要素 1 3 iは、 データ線 X iを介して第 i列上の画素部 P に 画素デ一夕信号及びパイァス電圧を供給する回路構成を容易に理解できるように説明的に 示すものである。従って、 上記した難例と同様、 必ずしもデ一夕線 X iに対応してデー 夕ドライノ要素 13 iが個別に設けられている必要はなぐ データ信号に加えてバイアス 電圧を選択的に供給可能な機能を有するように構成されていればよい。It should be noted that the device driver element 13 i is descriptive so that the circuit configuration for supplying the pixel device signal and the bias voltage to the pixel part P on the i-th column via the data line X i can be easily understood. In It is shown. Therefore, as with the above-mentioned difficult example, it is not always necessary to separately provide the data line element 13 i corresponding to the data line X i. In addition to the data signal, a bias voltage can be selectively supplied. What is necessary is just to be comprised so that it may have a function.

次に、 画素データ電流信号 ( I data) 及びバイアス電圧 Vbの印加動作について図 7を 参照して詳細に説明する。 Next, the application operation of the pixel data current signal (I data) and the bias voltage Vb will be described in detail with reference to FIG.

' 入力画像信号の各フレームにおいて、 第 1〜第 n雄泉 （Yl〜Yn) には所定パルス 時間幅 溯間： Tsp) の錢パルス SPが jll欽印加され 線順^^カ^¹われる。 そして 、 当識泉 に対応して画素ごとの発光輝度を示すデ一タ信号 D Pがデ一夕線 X 1〜 Xmを介して印加され、 表示パネル 1 1の画 « 卿がなされる。 ： 例においては 、 ノィァス電圧 Vb及南素データ電流信号 (Idata) が各画素部に供給される。 なお、 図 7においては、 ,勺に j番目の «HY j (j =l〜n) について説明する。In each frame of the 'input image signal, first through n male Izumi (Yl~Yn) in a predetermined pulse time width Sakanoboma: Tsp)錢pulse SP jll Kin applied line order ^^ Ca ^¹ over the. Then, the data signal DP indicating the light emission luminance for each pixel corresponding to this knowledge is applied via the data lines X 1 to Xm, and the display panel 11 is displayed. In the example, the noise voltage Vb and the south element data current signal (Idata) are supplied to each pixel unit. In FIG. 7, the j-th «HY j (j = 1 to n) in 勺 will be described.

画素部 P L ( i = 1 ~m) に接続されている ¾ ^泉 Y jに ¾gパルス S P (パルス幅 ： Tsp) が印加されて «HYjが選択されると、 蔵 TFT21が導通し、 データドラ ィパ 13 (デ一夕ドライノ要素 13 i) 力、らの出力カ飄 TFT 21を介して隱 TFT 22のゲ一トに供給される。 デ一夕ドライバ 13は、 越パルス S Pの印加に同期して、 あるいは ルス SPの印加後、 スィッチ回路 (SW) 37を導通させて ON状態とし 、 バイアス電圧源 36からのバイアス ¾ffiVbをデータ線 X iに供給する。 なお、 この際 、 データ電流源 35とデータ線 X iは擁されたままでよいが、 スィッチ手段によって遮 断するようにしてもよい。 When the ¾g pulse SP (pulse width: Tsp) is applied to the ¾ ^ spring Y j connected to the pixel part PL (i = 1 to m) and «HYj is selected, the storage TFT 21 becomes conductive and the data driver The output 13 is supplied to the gate of the TFT 22 through the TFT 21. The driver 13 turns on the switch circuit (SW) 37 in synchronization with the application of the overpulse SP or after the application of the loss SP, and turns on the bias ¾ffiVb from the bias voltage source 36 on the data line X. to i. At this time, the data current source 35 and the data line Xi may remain held, but may be cut off by a switch means.

当該バイァス電圧 V bの印加によって,駆動 T FT22の制御電極であるゲ一トの電圧 V g ィァス電圧 V bとなる。 当該バイァス ttffiV bは睡 T FT22を ィァス状態 とする電圧として設定されている。 より具体的には、 r FT22のゲート ¾EV が睡 T FT22のソース電圧 V s を超えるように、 すなわちゲ、一ト ·ソース間電圧 Vgs=Vb— Vaぐ 0であるように設定 されている。 これにより、 馬隠 TFT22に ¾¾Λ、ィァス電圧 Vr=Vb— Vaが印加さ れ '漏 TFT22の閾値電圧 (Vth) シフトを低減すること力 きる。 あるいは、 ，醫 TFT22のゲ一 ¾EV gが βΤ FT22のソース電圧 V s = V aと同じ (すなわち '、、 Vb=Va) になるように設定することによって、 ゲート ·ソ一ス間電圧を 0V (Vr -0) とすることが きる。 力かるノィァス の印加によっても TFTの閾値電圧 (V th) シフトの低減には有効である。 なお、 当該バイアス電圧 Vbの印加時間 （印加期間： Tr) は ¾¾、 設 することができる。By applying the bias voltage V b, the gate voltage V g bias voltage V b which is the control electrode of the driving TFT 22 is obtained. The bias ttffiV b is set as a voltage that puts the sleep TFT FT22 into the false state. More specifically, the gate ¾EV of the r FT22 is set so as to exceed the source voltage V s of the sleep TFT 22, that is, the gate-source voltage Vgs = Vb−Va 0. As a result, the threshold voltage (Vth) shift of the leakage TFT 22 can be reduced by applying ¾¾Λ and the bias voltage Vr = Vb−Va to the Magakuri TFT22. Alternatively, the gate-source voltage can be reduced to 0V by setting the gate ¾EV g of TFT22 to be the same as the source voltage V s = Va of βΤFT22 (ie, 'Vb = Va'). (Vr -0). The application of powerful noise is also effective in reducing the threshold voltage (V th) shift of the TFT. Note that the application time (application period: Tr) of the bias voltage Vb can be set after a while.

バイアス電圧 Vbの印加期間が 過した後、 スィッチ回路 (SW) 37は非導通状態 ( OFF)'とされ ノ'ィァス電圧源 36からのバイアス電圧 Vbの供給を蕭する。 ノ ァ ス電圧源 36をデータ線 X iから藤することによづて、 デ一タ鬅麵 35からの画素デ —夕電流信号（ I data) がデ一タ線 X iに供給される。 そして、 当該画素デ一夕電流 I data が選択 TFT 21を介してキャパシ夕 24に供給される。 当該画素デ'一夕電流 I dataはキ ャパシ夕 24に難され、 睡 T FT22のゲート は Vdataとなる。 そして、 当該保 龍圧によって駆動 TFT 22の制御電極であるゲートが制御される。 より具体的には、 馬睡 T FT22にはゲ一ト ·ソース間電圧 Vgs (=Vdata- V aく 0 ) に応じたドレイン 電流が流れる。 従って、 データ電流信号 I data (データ電圧 Vdata) に応じて発光素子 2 5は 1¾ /され、 当該データ電圧 Vdataに応じた輝度で する。 · After the application period of the bias voltage Vb has passed, the switch circuit (SW) 37 is turned off (OFF), and the supply of the bias voltage Vb from the noisy voltage source 36 is allowed. The pixel current signal (I data) from the data line 35 is supplied to the data line X i by connecting the noise voltage source 36 from the data line X i. Then, the current pixel data I data is supplied to the capacitor 24 via the selection TFT 21. The pixel current I data is affected by Capacitor 24 and the gate of Sleep TFT 22 becomes Vdata. The gate which is the control electrode of the driving TFT 22 is controlled by the holding pressure. More specifically, the drain current corresponding to the gate-source voltage Vgs (= Vdata−V a 0) flows through the horse sleep TFT 22. Therefore, the light emitting element 25 is turned 1 / in accordance with the data current signal I data (data voltage Vdata), and has a luminance corresponding to the data voltage Vdata. ·

上記したように、 デ一夕線 Xiに ¾ ィァス ¾J£を印加する手段を設けているので、 画 素部の構成を^することなく馬隨カトランジス夕に容易に ί¾ ィァス葡王を印加すること ができる。 また、 電流書き込み^;による であっても、 容易に馬隞トランジスタに逆 ノイァス電圧を印加す ¾ことができる。 'As described above, since the means for applying ¾ J £ to the evening line Xi is provided, it is possible to easily apply the ί¾ to the 隨 ト ラ ン ト ラ ン な く を without having to configure the pixel part. Can do. Also according to current writing ^; A noise voltage can be applied. '

上記した難例において説明したように、 デ一夕ドライノ， JJに隱トランジスタへの逆 ノ、ィァス電圧印加手段が設けられている。 また、 データ書き込みに航つてデータ線にバ ィァス電圧源を 的に據読して駆動トランジス夕に逆バイァス電圧を印加させるよう動 H"るスィッチ手段が設けられている。 か力る構成によれば、 画素部内に イァス電圧 印加のための素 回 £縛を設ける必要がないので、 画素部の開口率 （¾¾ 域の大きさ ) を にすることなく、 また、 表示パネルの歩留まりを低下させることなく ¾Aィァス 電圧を印加することカ^⁵きる。 また、 回路構成も簡便であり、 低コストで安定性に優れた 装置を提供すること力 きる。As described in the above-mentioned difficult example, a reverse voltage and bias voltage applying means to the transistor is provided in the device JJ. In addition, there is provided a switching means for moving the data voltage so that the bias voltage source is read on the data line and the reverse bias voltage is applied to the drive transistor in the drive line. For example, since it is not necessary to provide a simple constraint for applying the bias voltage in the pixel portion, the aperture ratio of the pixel portion (the size of the sample area) is not reduced, and the yield of the display panel is reduced. kill that Ca ^⁵ applies a rather ¾A Iasu voltage. the circuit arrangement is also convenient, kill it forces to provide a device having excellent stability at low cost.

なお、 上記した難例においては、 各趨泉の錢時 （趙パルスの印加期間） 内にお いて、 データ書き込みに航つてデータ線に ί¾Αィァス電圧を印加する構成について説明 したが、 ί¾Λィァス ¾J£の印加タイミングはこれに限らない。 また、 データの書き込みを 行う度に i^ 'ィァス敏を印加する必要はなぐ 所定の難で 択された時間帯に印加す るように構成すること力 ?きる。 In the above-mentioned difficult example, the configuration in which the ί¾ に voltage is applied to the data line in response to the writing of data during the time of each spring (the application period of the 趙 pulse) has been described. The application timing of £ is not limited to this. In addition, it is not necessary to apply i ^ 's agility every time data is written.

例えば、 図 8に示すように、 表示装置 1 0にパイァス設定部 4 1を設けることができる V)o ノ ァス設定音 1^4 1は、 ¾ドライバ 1 2及びデータドライバ 1 3を制御するコント口 ーラ 1 5に双方向的に接続されている。 ノィァス設定部 4 1は、 表示パネル 1 1により表 示を行った期間の累積時間である累積翻時間 （累積睡時間） 、 ί¾Λィァス電圧印加の 累積時間等から、 ¾Λィァス電圧を印加すべき «、 印加時間等のバイアス印加設定情報 を設¾ ~る。 当該バイアス印加言貌情報は、 印加回数、 印加期間及び印加タイミングに関 する情報を含む。 For example, as shown in FIG. 8, the display device 10 can be provided with a bias setting unit 41. V) o The noise setting sound 1 ^ 4 1 controls the ¾ driver 1 2 and the data driver 13 Controller 1 2 Bidirectionally connected to 5. The noise setting unit 41 should apply the ¾Λ bias voltage based on the cumulative time (cumulative sleep time) that is the cumulative time of the period displayed on the display panel 11 1, the cumulative time of the application of the Λ / Λ bias voltage, etc. The bias application setting information such as the application time is set. The bias application phrase information includes information on the number of times of application, the application period, and the application timing.

ァス電圧を印加する «、 印加時間等を ¾ ^するように構 することができ l bApply the first voltage «, the application time can be set to ¾ ^ lb

る。 例えば、 ノ ァス設定部 4 1は、 入力! ^象データの数フレーム毎に数ィァス電圧を 印加するように印加頻度を定める。 コント口一ラ 1 5は、 走査ドライバ 1 2、 及びスイツ チ回路及びバイアス饍原を含むデ一夕ドライバ 1 3を制御して、 ノィァス設定部 4 1から の当該印加難に応じた数の B她フレーム毎に ¾Aィァス電圧を印力 ΠΤる。 あるいは、 当 該印加鍵に応じた印加期間 （T r ) を定め、 ¾Λィァスを印加する。The For example, the noise setting unit 41 determines the application frequency so that a few bias voltages are applied every several frames of input! The controller 15 controls the scanning driver 1 2 and the driver 1 3 including the switch circuit and the bias field, and the number of B corresponding to the difficulty of application from the noise setting unit 4 1 is controlled. Apply ¾A bias voltage for each frame. Alternatively, an application period (T r) corresponding to the application key is determined, and a ΛΛ bias is applied.

•また、 他の実施例としては、 コントローラ 1 5は、 表示パネル 1 1の表示動作を行わな い期間あるい 示装置 1 0 木止している期間において、 ィァス HEを印加するよ うに制御することが きる。 例えば、 表示装置 1 0への電力 ¾λ時 （立ち上け寺） に所定 期間上記スィツチ回路を導通させて ^Λ'ィァス を印加するようにしてもよい。 この場 合、 コントローラ 1 5は、 当該電力^ λを觀し、 当 に応答して趙ドライバ 1 2 、 及びスィッチ回路及びパイァス電源を含むデータドライバ 1 3を制御して ¾；ィァス電 圧を印加するように構 β¾Τればよい。 あるいは、 表示の切り替え時、 例えば入力 Β ^(象信号 (記録済みビデオ信号、 放送波信号、 方燈チャネル信号等） の切り替え時において ίί¾Λィ ァス電圧を印加するように構 J¾Tることもできる。As another embodiment, the controller 15 controls to apply the bias HE during the period when the display operation of the display panel 1 1 is not performed or during the period when the display device 1 0 is stopped. I can. For example, when the power to the display device 10 is ¾λ (rising temple), the switch circuit may be turned on for a predetermined period to apply ^ Λ 'bias. In this case, the controller 15 inputs the power ^ λ, and controls the driver 12 and the data driver 13 including the switch circuit and the bias power supply in response to apply the ¾; bias voltage. As long as the structure is β¾Τ. Alternatively, it can be configured to apply the ίίΛΛ bias voltage when switching the display, for example, when switching input Β ^ (elephant signal (recorded video signal, broadcast wave signal, direction channel signal, etc.)). .

Claims

請求の範囲 The scope of the claims

1 . 各々が発光 m？、 デ一夕信号を保持するキャパシタ及び前記発光素子を該保持された データ信号に基づいて する馬隱トランジスタを る複数の画素部からなるァクティ ブマトリクス型の表示パネルと、 嫌己表示パネルの各 線を順^^する 隱部と 、'前記走査隱部による走査に応じて前記表示パネルのデ一タ線にデータ信号を供給する デ '一夕, «部と、 を^ る表示装置であって、 1. Each emits light? Each of an active matrix type display panel comprising a plurality of pixel portions each having a capacitor that holds a data signal and a light-emitting element that uses the light-emitting element based on the held data signal, and a selfish display panel A display device that forwards the lines and a data device that supplies data signals to the data lines of the display panel in response to scanning by the scanning head. And

ィァス電圧を生 る ί¾ ィァス電圧生成部と、 A bias voltage generator for generating a bias voltage;

前記 ィァス電圧を前記デ一夕線に通された時間帯に供給して嫌己睡トランジス 夕に嫌 S¾Aィァス ¾ΐを印加する ¾Λィァス mm印加部と、 を^ ることを體とする Suppose that the bias voltage is supplied during the time period passed through the de-evening line to apply the disgusting S¾A bias ¾ 嫌 to the ¾Λ bias mm applying section, and

2. 前記 ¾ ィァス 印加部は、 tiff己デ'一夕 »部による前記デ、一夕信号の供給に先 立つて嫌己画トランジス夕に嫌己¾/ ァス を印加することを赚とする請求項 1 に記載の表示装置。2. The above-mentioned ¾-pass applying unit should apply the hate-passing / passing to the hate-transisting-transistor evening prior to the supply of the signal from the tiff-to-all-evening section. The display device according to claim 1.

3 . 前記データ信号は電圧信号であり、 嫌 3¾Aィァス電圧印加部は鎌己 信号を遮 断して嫌 EI隱トランジス夕に嫌己 ィァス HEを印加することを赚とする請求項 1 に記載の表示装置。3. The data signal according to claim 1, wherein the data signal is a voltage signal, and the disagreeable 3¾A bias voltage applying unit interrupts the Kamiki signal and applies the disgusting HE to the disliked EI transistor. Display device.

4. 漏己表示パネルの累積馬睡時間に基づいて前記 ¾/ィァス電圧の印加頻度を定める 設定部を有し、 前記 ί¾Α、ィァス電圧印加部は漏己印加 »に基づいて嫌己 ¾Α、ィァス電圧 を印加することを 1敷とする請求項 1に記載の表示装置。 4. A setting unit is provided for determining the frequency of application of the ¾ / false voltage based on the accumulated horse sleep time of the self-indication display panel, and the bias voltage applying unit is not sensitive to self-application » The display device according to claim 1, wherein the voltage is applied to one floor.

5. 前記嫌 3¾Λ、ィァス電圧印加部は、 前記印加鍵に応じた数のフレーム毎に前記逆 ノィァス電圧を印加することを樹敷とする請求項 4に記載の表示装置。5. The display device according to claim 4, wherein the negative voltage application unit applies the reverse noise voltage every number of frames corresponding to the application key.

6. 漏己表示パネルの累積 J睡 B寺間に基づいて嫌己¾/ィァス電圧の印加期間の長さを 定める設定部を有し、 嫌 a¾Aィァス電圧印加部は前記印加期間の長さに応じて嫌己 ¾ ィァス電圧を印加することを とする請求項 2に記載の表示装置。6. Accumulation of leakage display panel There is a setting part that determines the length of the application period of the disgusting ¾ / false voltage based on the distance between the J sleep B temples. The display device according to claim 2, wherein a self-assist voltage is applied accordingly.

7. 嫌己 ィァス Sffi印加部は、 前記越漏部による趙がなされなレ >ί木 lb期間に 前記 ί¾Λ、ィァス葡王を印力 Πすることを とする請求項 1に記載の表 置。 7. The apparatus according to claim 1, wherein the disgusting Sffi application unit applies the printing force to the ί¾Λ and the king of the wall during the time period of 木 to lb which is not caused by the leakage part.

8. 各々力 6»、 データ信号を するキャパシ夕及び前記発光素子を該 された データ信号に基づいて »する βトランジスタを有する複数の画素部からなるァクティ ブマトリクス型の表示パネルと、 嫌己表示パネルの各 ¾¾|泉を順; ^^する ¾s隱部と 、 前記走査駆動部による走査に応じて前記表示パネルのデータ線にデータ信号を供給する デ一タ腿部と、 を^ る表示装置の,睡方法であって、 8. Active matrix type display panel composed of a plurality of pixel portions each having a power of 6 », a capacity for performing data signal, and a β transistor for performing the light emitting element based on the received data signal, and selfish display A display device that displays a ¾s | fountain in each order of the panel; a data section that supplies a data signal to a data line of the display panel in response to scanning by the scanning drive unit; The sleep method

¾Aィァス電圧を生成するステツプと、 ¾ A step of generating a bias voltage;

mm ァス ¾ΐを觀データ線に選択された時間帯に供給して嫌 睡トランジス 夕に編 S¾Aィァス ffiを印加する印加ステツプと、 を ることを憶とする,画方法 9. 前記印加ステップは、 嫌己データ駆動部による前記デ一夕信号の供給に先立って前 記導隱卜ランジス夕に嫌 ffi^A、ィァス電圧を印加することを とする請求項 8に記載の 睡方法。 Applying the mm pass ¾ に to the selected time zone on the 觀 data line and applying the S¾A pass ffi in the anxiety transition evening, remembering: 9. The sleep method according to claim 8, wherein a negative voltage and a negative voltage are applied to the lead-in-range signal prior to the supply of the data signal by the self-intuition data driving unit.