WO2005038929A1 - Method for manufacturing semiconductor device - Google Patents

Abstract

A foundation layer (103) composed of a silicon oxide is formed on a silicon substrate (101) by an RTO method. In this connection, the foundation layer (103) is formed to have a film thickness of not less than 1.5 nm. A metal compound layer (104) is then formed by depositing a hafnium nitride on the foundation layer (103) in the thickness of 0.5-1.0 nm by a CVD method. Next, the resulting is subjected to a heat treatment in a hydrogen atmosphere, so that hafnium is diffused into the foundation layer (103) from the metal compound layer (104) and converted into a silicate, thereby forming a gate insulating film (106). The resulting is subjected to a heat treatment in an oxidizing atmosphere. These heat treatments are conducted in such a manner that hafnium does not reach the interface between the silicon substrate (101) and the gate insulating film (106).

Description

Translated fromJapanese

明 細 書 Specification

半導体装置の製造方法 Method for manufacturing semiconductor device

技術分野 Technical field

[0001] 本発明は、高誘電率薄膜を備えた半導体装置の製造方法に関し、特に、 MOSFE T(Meta卜 Oxide- Semiconductor Field Effect Transistor)を構成するゲート絶縁膜の 高性能化及び低消費電力化を図った半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device provided with a high-dielectric-constant thin film, and more particularly to a high-performance and low-power gate insulating film constituting a MOSFET (Meta-Oxide-Semiconductor Field Effect Transistor). And a method of manufacturing a semiconductor device.

背景技術 Background art

[0002] 従来より、シリコン基板とゲート電極との間にゲート絶縁膜が形成された半導体装置 、例えば、 MOSFETを備えた半導体装置が知られている。シリコン酸ィ匕膜は、プロ セス上の安定性及び絶縁特性が優れて!/、るため、 MOSFETのゲート絶縁膜を形成 する材料として広く使用されている。近時の半導体装置の素子微細化に伴って、ゲ ート絶縁膜の薄層化が進んでおり、ゲート長が lOOnm以下のデバイスにおいては、 スケーリング則の要請から、ゲート絶縁膜であるシリコン酸ィ匕膜の厚さが 1. 5nm以下 であることが必要となって 、る。 Conventionally, a semiconductor device in which a gate insulating film is formed between a silicon substrate and a gate electrode, for example, a semiconductor device including a MOSFET is known. Silicon oxide films have excellent process stability and excellent insulating properties and are therefore widely used as materials for forming gate insulating films of MOSFETs. With the recent miniaturization of semiconductor device elements, the thickness of the gate insulating film is becoming thinner.For devices with a gate length of less than 100 nm, the silicon oxide that is the gate insulating film is It is necessary that the thickness of the film is 1.5 nm or less.

[0003] MOSFETにこのような極薄のゲート絶縁膜を使用する場合、ゲートバイアス電圧を 印加したときにゲート絶縁膜を貫通して流れるトンネル電流力、ソース'ドレイン電流 に対して無視できない値となる。このため、 MOSFETの高性能化及び低消費電力 化を図るために、実効的なゲート絶縁膜の膜厚を薄くし、且つトンネル電流をデバイ ス設計上の許容値内に抑えるための研究開発が進められている。 [0003] When such an ultra-thin gate insulating film is used for a MOSFET, the tunnel current force flowing through the gate insulating film when a gate bias voltage is applied and the value of the source-drain current cannot be ignored. Become. Therefore, in order to improve the performance and reduce the power consumption of MOSFETs, research and development to reduce the effective gate insulating film thickness and to keep the tunnel current within the permissible value in the device design have been conducted. Is underway.

[0004] その研究開発の 1つとして、シリコン酸ィ匕膜に窒素を添加してシリコン酸窒化膜とす ることにより、純粋なシリコン酸ィ匕膜に比べて誘電率を増カロさせ、ゲート絶縁膜の物理 的な膜厚を薄層化することなしに、実効的 (電気的)な膜厚を減少させる方法が挙げ られる。このようなシリコン酸窒化膜は、例えば、シリコン基板表面にシリコン酸ィ匕膜を 形成した後、アンモニア (NH )等の窒素を含有したガス中で高温熱処理すること〖こ [0004] One of the research and developments is that by adding nitrogen to a silicon oxide film to form a silicon oxynitride film, the dielectric constant is increased compared to a pure silicon oxide film, and a gate is formed. There is a method of reducing the effective (electrical) film thickness without reducing the physical film thickness of the insulating film. For example, such a silicon oxynitride film is formed by forming a silicon oxide film on the surface of a silicon substrate and then performing a high-temperature heat treatment in a gas containing nitrogen such as ammonia (NH 3).

3 Three

より、シリコン酸化膜に窒素を導入して形成される。 Thus, the silicon oxide film is formed by introducing nitrogen.

[0005] し力しながら、このようなガス雰囲気中での熱処理では、窒素がシリコン酸ィ匕膜とシ リコン基板との界面に偏祈し、界面電気特性が劣化するという問題が生じる。上述の シリコン酸ィ匕膜の場合には、シリコン基板とシリコン酸ィ匕膜との間で、界面ラフネス及 び欠陥密度が少ない良質な接合を実現することが可能である。これに対して、上述 の手段でシリコン酸窒化膜を作製した場合には、界面に窒素が偏析することにより、 界面ラフネスが増大し、界面欠陥密度が増加する。However, in such a heat treatment in a gas atmosphere, there is a problem that nitrogen is biased toward the interface between the silicon oxide film and the silicon substrate, and the electrical characteristics at the interface deteriorate. The above In the case of the silicon oxidized film, it is possible to realize a high-quality bonding with a low interface roughness and a low defect density between the silicon substrate and the silicon oxidized film. On the other hand, when a silicon oxynitride film is formed by the above-described means, interface segregation of nitrogen at the interface increases interface roughness and interface defect density.

[0006] また、シリコン酸窒化膜を形成する他の方法として、シリコン酸ィ匕膜を窒素プラズマ に曝し、表面側を選択的に窒化する技術が検討されている。この技術をプラズマ窒 化技術という。このプラズマ窒化技術によれば、シリコン基板とシリコン酸窒化膜との 界面の窒素濃度を低く抑えることが可能であり、上述の界面偏析窒素に起因する電 気特性の劣化を抑制することができる。 [0006] As another method of forming a silicon oxynitride film, a technique of exposing a silicon oxynitride film to nitrogen plasma and selectively nitriding the surface side has been studied. This technology is called plasma nitriding technology. According to this plasma nitriding technique, the nitrogen concentration at the interface between the silicon substrate and the silicon oxynitride film can be kept low, and the deterioration of the electrical characteristics caused by the interface segregated nitrogen can be suppressed.

[0007] し力しながら、純粋なシリコン窒化膜の比誘電率もシリコン酸ィ匕膜の 2倍程度である ため、シリコン酸窒化膜の比誘電率はシリコン酸ィ匕膜の比誘電率の 2倍以下である。 従って、シリコン酸ィ匕膜に窒素を添加することによる高誘電率ィ匕には限界があり、比 誘電率が 10以上のゲート絶縁膜を形成することは、原理的に不可能である。 However, since the relative dielectric constant of the pure silicon nitride film is about twice that of the silicon oxide film, the relative dielectric constant of the silicon oxynitride film is lower than that of the silicon oxide film. It is less than twice. Therefore, there is a limit to high dielectric constant by adding nitrogen to the silicon oxide film, and it is theoretically impossible to form a gate insulating film having a relative dielectric constant of 10 or more.

[0008] 更に、素子の微細化が進んだ世代の技術として、シリコン酸化膜及びシリコン酸窒 化膜の替わりに、比誘電率が 10以上の金属酸ィ匕物からなる薄膜材料、又は、これら の薄膜材料とシリコンとの複合材料であるシリケート薄膜材料を、ゲート絶縁膜に使 用する試みがなされている。このような高誘電率材料には、 Al O、 ZrO、 HfO及 [0008] Further, as a technology of a generation in which element miniaturization has advanced, instead of a silicon oxide film and a silicon oxynitride film, a thin film material made of a metal oxide having a relative dielectric constant of 10 or more, Attempts have been made to use a silicate thin film material, which is a composite material of silicon and a thin film material, for a gate insulating film. Such high dielectric constant materials include Al O, ZrO, HfO and

2 3 2 2 び γ o等の希土類元素酸化物、並びに、 La O等のランタノイド系希土類元素の酸 2 3 2 2 and oxides of rare earth elements such as γ o, and acids of lanthanoid rare earth elements such as La 2 O

2 3 2 32 3 2 3

化物が候補材料として検討されて 、る。これらの高誘電率材料力 なる膜をゲート絶 縁膜に使用することにより、ゲート長を短くしても、ゲート絶縁膜の膜厚を、スケーリン グ則に則ったゲート絶縁膜容量を保持しつつトンネル電流を許容範囲内に抑制可能 な膜厚にすることができる。 Is considered as a candidate material. By using these films with a high dielectric constant as the gate insulating film, even if the gate length is reduced, the thickness of the gate insulating film can be maintained while maintaining the gate insulating film capacitance in accordance with the scaling rule. The film thickness can suppress the tunnel current within an allowable range.

[0009] なお、ゲート絶縁膜の種類によらず、ゲート絶縁膜材料がシリコン酸ィ匕膜であると仮 定して、ゲート容量カゝら逆算して得られる絶縁膜の電気的な膜厚をシリコン酸ィ匕膜換 算膜厚（EOT Equivalent Oxide Thickness)という。即ち、絶縁膜の比誘電率を ε h、 シリコン酸化膜の比誘電率を ε οとし、絶縁膜の厚さを dhとしたとき、シリコン酸ィ匕膜 換算膜厚 deは、下記数式 1で表される。 [0009] Regardless of the type of the gate insulating film, it is assumed that the gate insulating film material is a silicon oxide film, and the electrical film thickness of the insulating film obtained by reverse calculation from the gate capacitance. This is called EOT Equivalent Oxide Thickness. That is, when the relative permittivity of the insulating film is ε h, the relative permittivity of the silicon oxide film is ε ο, and the thickness of the insulating film is dh, the equivalent thickness de of the silicon oxide film is expressed by the following equation 1. expressed.

[0010] [数 1] d e = d h X ( E Q / ( h )[0010] [number 1] de = dh X (EQ / (h)

[0011] 上記数式 1は、ゲート絶縁膜に、シリコン酸化膜の比誘電率 ε οに比べて大きな誘 電率 ε hをもった材料を用いた場合には、シリコン酸ィ匕膜換算膜厚は、このゲート絶 縁膜の膜厚よりも薄いシリコン酸ィ匕膜と同等になることを示している。なお、シリコン酸 化膜の比誘電率 ε οは 3. 9程度である。そのため、例えば、 ε h = 39の高誘電率材 料からなる膜は、その物理膜厚を 15nmにしても、シリコン酸化膜換算膜厚 (電気膜 厚）が 1. 5nmになり、ゲート絶縁膜の容量値を膜厚が 1. 5nmのシリコン酸ィ匕膜と同 等に保ちつつ、トンネル電流を著しく低減することができる。[0011] Equation 1 above indicates that when a material having a dielectric constant ε h greater than the relative dielectric constant ε ο of the silicon oxide film is used for the gate insulating film, the equivalent silicon oxide film thickness Indicates that the thickness becomes equal to that of the silicon oxide film which is thinner than the thickness of the gate insulating film. The relative permittivity εο of the silicon oxide film is about 3.9. Therefore, for example, a film made of a high dielectric constant material with ε h = 39 has a silicon oxide equivalent film thickness (electric film thickness) of 1.5 nm even if the physical film thickness is 15 nm, and the gate insulating film While maintaining the same capacitance value as that of the silicon oxide film having a thickness of 1.5 nm, the tunnel current can be significantly reduced.

[0012] 次に、このような金属酸ィ匕物又はシリケートからなるゲート絶縁膜の特徴を述べる。 Next, characteristics of the gate insulating film made of such a metal oxide or silicate will be described.

先ず、 ZrO及び HfO等の金属酸ィ匕物をゲート絶縁膜の材料として使用した場合に First, when a metal oxide such as ZrO and HfO is used as a material for a gate insulating film,

2 2 twenty two

は、高い比誘電率を実現することができる。一方、これらの金属酸化物にシリコンが 混入したシリケート材料をゲート絶縁膜の材料として使用した場合には、比誘電率は 金属酸ィ匕膜からなるゲート絶縁膜よりも低下するものの、熱安定性が向上すると共に 、金属酸化物をシリコン基板上に直接接合した場合と比べて、界面の電気特性を改 善できる。 Can realize a high relative dielectric constant. On the other hand, when a silicate material in which silicon is mixed with these metal oxides is used as the material of the gate insulating film, the relative dielectric constant is lower than that of the gate insulating film made of the metal oxide film, but the thermal stability is low. And the electrical characteristics of the interface can be improved as compared with the case where the metal oxide is directly bonded on the silicon substrate.

[0013] 上述の如ぐ次世代の MOSFETの開発においては、金属酸化物又はシリケートか らなる高誘電率薄膜をゲート絶縁膜として使用することが検討されており、シリコン基 板の表面上に高誘電率薄膜を堆積する方法としては、各種の原料ガスを用いた CV D (Chemical Vapor Deposition)法、又は CVD成長を原子層単位で制御した ALCV D (Atomic Layer CVD)法等が検討されている。 [0013] In the development of the next-generation MOSFET as described above, the use of a high-dielectric-constant thin film made of a metal oxide or silicate as a gate insulating film has been studied, and a high dielectric constant film has been formed on the surface of the silicon substrate. As a method of depositing a dielectric constant thin film, a CV D (Chemical Vapor Deposition) method using various source gases or an ALCV D (Atomic Layer CVD) method in which CVD growth is controlled in atomic layers are being studied. .

[0014] 上述の高誘電率ゲート絶縁膜を開発する初期段階にお!/、ては、最適な材料の探 索を目的として、スパッタリング及び反応性スパッタリング並びに分子線蒸着（ Molecular Beam Deposition)等の物理蒸着法が用いられてきた。そして、生産展開を 視野に入れた段階の開発研究においては、 CVD法又は ALCVD法による成膜が主 流となっている。 [0014] In the early stage of developing the above-mentioned high dielectric constant gate insulating film, the aim is to search for the most suitable material, such as sputtering and reactive sputtering, and molecular beam deposition (Molecular Beam Deposition). Physical vapor deposition has been used. In development research with a view to production development, film deposition by CVD or ALCVD is predominant.

[0015] これらのゲート絶縁膜の成膜手法については、シリコン基板の表面に直接高誘電 率膜を堆積する技術が報告されている。また、成長初期の反応制御及び高誘電率 薄膜とシリコン基板との界面の熱安定性を改善することを目的として、界面に極薄 (通 常 lnm未満)のシリコン酸ィ匕膜を挿入する技術が報告されている。この技術において は、シリコン基板表面に極薄のシリコン酸ィ匕膜を形成した後に、各種の成膜方法で高 誘電率薄膜を堆積する。[0015] As a technique for forming these gate insulating films, a technique of directly depositing a high dielectric constant film on the surface of a silicon substrate has been reported. In addition, reaction control and high dielectric constant in the early stage of growth For the purpose of improving the thermal stability of the interface between the thin film and the silicon substrate, a technique of inserting an extremely thin (usually less than lnm) silicon oxide film into the interface has been reported. In this technique, an extremely thin silicon oxide film is formed on the surface of a silicon substrate, and then a high dielectric constant thin film is deposited by various film forming methods.

[0016] これらのゲート絶縁膜の成膜手法における共通点は、シリコン基板の表面に、その 組成が化学量論的な組成 (又は酸素濃度に過不足のな ヽシリケート組成）と一致した 高誘電率膜を堆積させることである。特に、ゲート絶縁膜中の酸素欠損等の構造欠 陥は、電気特性を劣化させ、リーク電流を増大させる原因となる。 [0016] The common feature of these gate insulating film forming methods is that the surface of the silicon substrate has a high dielectric constant whose composition matches the stoichiometric composition (or the silicate composition with sufficient or insufficient oxygen concentration). Is to deposit a rate film. In particular, structural defects such as oxygen vacancies in the gate insulating film deteriorate electrical characteristics and increase leak current.

[0017] これまで、上述の薄膜堆積法により作製した種々の高誘電率膜について、その特 性が検討されてきた。この中で、次世代 MOSFETの開発に向けての最も大きな技 術課題は、界面電気特性の改善である。つまり、上述のシリコン酸窒化膜の場合と同 様に、高誘電率薄膜とシリコン基板との界面欠陥密度は、シリコン酸ィ匕膜とシリコン基 板との界面欠陥密度に比べて 10乃至 100倍程度高い。そのため、捕獲されたチヤ ージによる移動度の劣化が顕著になり、 MOSFETの電流駆動能力が低下し、ゲー ト絶縁膜を薄膜ィ匕した効果が相殺されてしまう。 Until now, the characteristics of various high dielectric constant films manufactured by the above-described thin film deposition method have been studied. Among them, the biggest technical challenge for the development of next-generation MOSFETs is to improve interfacial electrical characteristics. That is, as in the case of the silicon oxynitride film described above, the interface defect density between the high dielectric constant thin film and the silicon substrate is 10 to 100 times the interface defect density between the silicon oxide film and the silicon substrate. About high. Therefore, the mobility of the trapped charge significantly deteriorates, the current driving capability of the MOSFET is reduced, and the effect of thinning the gate insulating film is offset.

[0018] 界面電気特性を改善する方法としては、高誘電率膜とシリコン基板との界面にシリ コン酸化膜を界面酸化層として挿入する方法が検討されている。この場合、電気特 性を決定する界面構造は、高誘電率薄膜の作製方法と深い関係がある。例えば、 C VD法又はスパッタリング法によりシリコン基板表面に高誘電率薄膜を直接堆積させ るときに、成膜時に酸化剤を導入した場合及び成膜装置内に多量の残留酸素が存 在する場合には、薄膜堆積と同時にシリコン基板の酸ィ匕が進行し、シリコン酸ィ匕膜を 主成分とした界面層が形成される。このため、これらの界面層の成長と高誘電率薄膜 とは相互に独立に制御することが困難であり、界面電気特性を最適化した構造を独 立に設計することができない。 As a method for improving the interfacial electric characteristics, a method of inserting a silicon oxide film as an interfacial oxide layer at the interface between the high dielectric constant film and the silicon substrate has been studied. In this case, the interface structure that determines the electrical characteristics is closely related to the method of manufacturing the high dielectric constant thin film. For example, when depositing a high-dielectric-constant thin film directly on a silicon substrate surface by the CVD method or the sputtering method, when an oxidizing agent is introduced during film formation, or when a large amount of residual oxygen exists in the film forming apparatus. In the method, the silicon substrate is oxidized simultaneously with the deposition of the thin film, and an interface layer mainly composed of the silicon oxidized film is formed. For this reason, it is difficult to control the growth of the interface layer and the high dielectric constant thin film independently of each other, and it is not possible to independently design a structure that optimizes the interfacial electrical characteristics.

[0019] 一方、意図的にシリコン酸ィ匕膜を界面酸ィ匕層として挿入する手段としては、（1)シリ コン基板の表面に極薄のシリコン酸ィ匕膜を形成し、その後高誘電率膜を堆積させる 方法 (例えば、特許文献 1等参照）、（2)高誘電率薄膜を堆積させ、その後熱処理を 施してシリコン酸ィ匕膜を成長させる方法、（3)シリコン基板表面にシリコン酸ィ匕膜を形 成し、その後このシリコン酸ィ匕膜内に少なくとも一種類の金属をイオン注入し、熱処理 によりこの金属をシリコン酸ィ匕膜内に拡散させる方法 (例えば、特許文献 2等参照）が 知られている。On the other hand, means for intentionally inserting a silicon oxide film as an interfacial oxide film include (1) forming an ultra-thin silicon oxide film on the surface of a silicon substrate and then forming a high dielectric (See, for example, Patent Document 1), (2) a method of depositing a high dielectric constant thin film and then performing a heat treatment to grow a silicon oxide film, and (3) a method of depositing silicon on a silicon substrate surface. Shape an acid film A method is known in which at least one kind of metal is ion-implanted into the silicon oxide film and then the metal is diffused into the silicon oxide film by heat treatment (for example, see Patent Document 2). I have.

[0020] 特許文献 1：特開 2002-289844号公報Patent Document 1: JP-A-2002-289844

特許文献 2：特開 2002—314074号公報 Patent Document 2: Japanese Patent Application Laid-Open No. 2002-314074

発明の開示 Disclosure of the invention

発明が解決しょうとする課題 Problems to be solved by the invention

[0021] し力しながら、上述の従来の技術には、以下に示すような問題点がある。上記（1) の方法においては、シリコン酸ィ匕膜が界面熱安定性を向上させる効果があるが、シリ コン酸ィ匕膜の比誘電率が低いため、シリコン基板表面に形成する初期シリコン酸ィ匕 膜の膜厚を 0. 6nm以下と極めて薄くすることが必要となり、膜厚の制御が困難であ る。また、この方法においては、シリコン酸ィ匕膜が極めて薄いため、シリコン酸ィ匕膜上 に高誘電率薄膜を堆積する工程にぉ ヽて、下地のシリコン酸化膜が変質する場合が あり、初期シリコン酸ィ匕膜とシリコン基板との界面特性が劣化する場合がある。 [0021] However, the conventional technique described above has the following problems. In the above method (1), the silicon oxide film has an effect of improving interfacial thermal stability, but since the silicon oxide film has a low relative dielectric constant, the initial silicon oxide film formed on the surface of the silicon substrate is reduced. It is necessary to make the film thickness of the film so thin as 0.6 nm or less, and it is difficult to control the film thickness. Further, in this method, since the silicon oxide film is extremely thin, the underlying silicon oxide film may be altered during the step of depositing the high dielectric constant thin film on the silicon oxide film, The interface characteristics between the silicon oxide film and the silicon substrate may deteriorate.

[0022] また、上記 (2)の方法は、高誘電率膜中を酸素が容易に拡散して界面層を形成す る現象を利用したものである。しかしながら、この方法においては、熱処理工程にお いて高誘電率膜中の金属元素が界面層中に拡散する場合があり、この場合には、電 気特性が優れた理想的なシリコン酸ィ匕膜とシリコン基板との界面を形成することがで きない。 The method (2) above utilizes a phenomenon in which oxygen easily diffuses in a high dielectric constant film to form an interface layer. However, in this method, the metal element in the high dielectric constant film may diffuse into the interface layer in the heat treatment step. In this case, an ideal silicon oxide film having excellent electrical characteristics is obtained. The interface between the silicon and the silicon substrate cannot be formed.

[0023] 更に、上記（3)の方法は、シリコン酸ィ匕膜内に金属をイオン注入する際に欠陥が生 じやすぐまた、熱処理時に金属元素の拡散を制御できない。 Further, in the method (3), a defect occurs immediately upon ion implantation of a metal into the silicon oxide film, and diffusion of a metal element cannot be controlled during heat treatment.

[0024] このように、高誘電率ゲート絶縁膜の界面電気特性を向上させるためには、良質の シリコン酸化膜とシリコン基板との界面を保持しつつ、膜質が優れた高誘電率薄膜を 形成することが必要である。しかしながら、従来の技術においては、界面層であるシリ コン酸ィ匕膜の形成工程と高誘電率膜堆積工程とを分離して制御することが困難であ るため、良好な界面状態と良質な高誘電率膜とを両立させることができないという問 題点がある。 [0024] As described above, in order to improve the interfacial electrical characteristics of the high dielectric constant gate insulating film, a high dielectric constant thin film having excellent film quality is formed while maintaining the interface between the high quality silicon oxide film and the silicon substrate. It is necessary to. However, in the conventional technology, it is difficult to separate and control the step of forming the silicon oxide film as the interface layer and the step of depositing the high dielectric constant film. There is a problem that it cannot be compatible with a high dielectric constant film.

[0025] 本発明は力かる問題点に鑑みてなされたものであって、シリコン基板上に高誘電率 のゲート絶縁膜を形成する半導体装置の製造方法において、ゲート絶縁膜とシリコン 基板との界面に良質のシリコン酸ィ匕物/シリコン界面を形成してゲート絶縁膜とシリコ ン基板との界面の電気特性の改善を図ることができると共に、良質な高誘電率膜を 形成できる半導体装置の製造方法を提供することを目的とする。The present invention has been made in view of a powerful problem, and has a high dielectric constant on a silicon substrate. In the method of manufacturing a semiconductor device in which a gate insulating film is formed, a high-quality silicon oxide / silicon interface is formed at the interface between the gate insulating film and the silicon substrate, and the electrical interface between the gate insulating film and the silicon substrate is formed. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of improving characteristics and forming a high-quality high dielectric constant film.

課題を解決するための手段 Means for solving the problem

[0026] 本発明に係る半導体装置の製造方法は、ゲート電極と基板とを電気的に絶縁する ゲート絶縁膜を備えた半導体装置の製造方法であって、前記基板上にシリコンを含 有する下地層を形成する下地層形成工程と、前記下地層上に金属化合物からなる 金属化合物層を堆積させる金属化合物層堆積工程と、前記下地層及び前記金属化 合物層を熱処理することにより、前記下地層及び前記金属化合物層からゲート絶縁 膜を形成するゲート絶縁膜形成工程と、を有することを特徴とする。 [0026] A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a gate insulating film for electrically insulating a gate electrode from a substrate, wherein the base layer contains silicon on the substrate. Forming an underlayer, forming a metal compound layer made of a metal compound on the underlayer, and heat treating the underlayer and the metal compound layer to form the underlayer. And a step of forming a gate insulating film from the metal compound layer.

[0027] 本発明においては、基板上にシリコンを含有する下地層を形成し、この下地層の表 面側から金属化合物層に含まれる金属を導入してゲート絶縁膜を形成する。これ〖こ より、ゲート絶縁膜とシリコン基板との界面において良質なシリコン酸ィ匕物/シリコン 界面保持したまま、良質なゲート絶縁膜を得ることができる。 In the present invention, a base layer containing silicon is formed on a substrate, and a metal contained in a metal compound layer is introduced from the surface side of the base layer to form a gate insulating film. Thus, a good-quality gate insulating film can be obtained while maintaining a good-quality silicon oxide / silicon interface at the interface between the gate insulating film and the silicon substrate.

[0028] また、前記ゲート絶縁膜形成工程において、前記下地層と前記基板との界面には 、前記金属化合物層に含まれる金属元素を拡散させな 、ことが好ま 、。 [0028] In the gate insulating film forming step, it is preferable that a metal element contained in the metal compound layer is not diffused at an interface between the base layer and the substrate.

[0029] 更に、前記ゲート絶縁膜形成工程において、前記金属化合物層の表面が露出した 状態で、前記下地層及び前記金属化合物層を熱処理することが好まし 、。 Further, in the step of forming the gate insulating film, it is preferable that the underlayer and the metal compound layer are subjected to a heat treatment in a state where the surface of the metal compound layer is exposed.

[0030] 更にまた、前記基板には、シリコン基板、ゲルマニウム基板、又はシリコンとゲルマ -ゥムとからなる半導体基板を用いてもよい。 Further, as the substrate, a silicon substrate, a germanium substrate, or a semiconductor substrate made of silicon and germanium may be used.

[0031] 更にまた、本発明に係る半導体装置の製造方法は、前記ゲート絶縁膜形成工程の 後に、ゲート電極を形成する工程を有していてもよい。 Further, the method for manufacturing a semiconductor device according to the present invention may include a step of forming a gate electrode after the step of forming a gate insulating film.

[0032] 更にまた、前記ゲート絶縁膜形成工程は、前記下地層中に前記金属化合物層に 含まれる金属元素を拡散させる工程であってもよぐ前記金属化合物層中に前記下 地層に含まれるシリコン元素を拡散させる工程であってもよ 、。 [0032] Furthermore, the step of forming the gate insulating film may be a step of diffusing a metal element contained in the metal compound layer into the underlayer, and the step of forming the gate insulating film is included in the underlayer in the metal compound layer. It may be a step of diffusing a silicon element.

[0033] 更にまた、前記下地層は、シリコン酸ィ匕物又はシリコン酸窒化物力 なることが好ま しい。 [0034] 更にまた、前記下地層の膜厚は、 1. Onm以上であることが好ましぐ 1. 5nm以上 であることがより好ましい。[0033] Furthermore, it is preferable that the underlayer is made of silicon nitride or silicon oxynitride. Further, the thickness of the underlayer is preferably not less than 1. Onm, more preferably not less than 1.5 nm.

[0035] 前記金属化合物層は、 Zr、 Hf、 Ta、 Al、 Ti、 Nb、 Sc、 Y、 La、 Ce、 Pr、 Nd、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Er、 Tm、 Yb及び Luからなる群から選択された 1種又は 2種 以上の金属元素を含有してもよい。このとき、前記金属化合物は、前記金属元素と酸 素とを含む金属酸化物又は前記金属元素と窒素とを含む金属窒化物であってもよく 、具体的には、前記金属酸化物は、前記金属元素と酸素のみ力 なる化合物、前記 金属元素と酸素と窒素とからなる金属酸窒化物、前記金属元素と酸素とシリコンとか らなる金属珪素酸化物、前記金属元素と酸素と窒素とシリコンとからなる金属珪素酸 窒化物、アルミニウム以外の前記金属元素と酸素とアルミニウムとからなる金属アルミ ユウム酸ィ匕物、又は、アルミニウム以外の前記金属元素とアルミニウムと酸素と窒素と 力もなる金属アルミニウム酸窒化物であってもよ 、。 [0035] The metal compound layer is made of Zr, Hf, Ta, Al, Ti, Nb, Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb And one or more metal elements selected from the group consisting of Lu. At this time, the metal compound may be a metal oxide containing the metal element and oxygen or a metal nitride containing the metal element and nitrogen.Specifically, the metal oxide is A compound comprising only a metal element and oxygen, a metal oxynitride comprising the metal element, oxygen and nitrogen, a metal silicon oxide comprising the metal element, oxygen and silicon, and a metal silicon oxide comprising the metal element, oxygen, nitrogen and silicon Metal oxynitride, metal aluminum oxynitride comprising the above metal element other than aluminum, oxygen and aluminum, or metal aluminum oxynitride comprising the above metal element other than aluminum, aluminum, oxygen and nitrogen It may be.

[0036] 前記金属化合物層が前記金属酸化物からなる場合において、前記金属化合物層 の膜厚が 2. Onm以下であることが好ましぐ 1. 5nm以下であることがより好ましい。 このとき、前記金属化合物層の膜厚が 0. 5nm以上であることが好ましい。 When the metal compound layer is made of the metal oxide, the thickness of the metal compound layer is preferably 2.Onm or less, more preferably 1.5 nm or less. At this time, the metal compound layer preferably has a thickness of 0.5 nm or more.

[0037] 前記金属化合物層が前記金属酸化物からなる場合において、前記下地層の膜厚 に対する前記金属化合物層の膜厚の比 (金属化合物層の膜厚 Z下地層の膜厚)の 値が 1. 5以下であることが好ましぐ 1. 0以下であることがより好ましい。 When the metal compound layer is made of the metal oxide, the value of the ratio of the film thickness of the metal compound layer to the film thickness of the underlayer (film thickness of the metal compound layer Z film thickness of the underlayer) is It is preferably 1.5 or less, more preferably 1.0 or less.

[0038] 前記金属化合物層が前記金属酸化物からなり、前記金属化合物層の組成は、化 学量論組成カゝら酸素が欠損した組成であることが好ましぐこの場合、前記ゲート絶 縁膜形成工程において、熱処理時の酸化反応によって前記金属化合物層からなる 前記ゲート絶縁膜中の欠損して 、る酸素を補償することが好まし 、。 [0038] In this case, it is preferable that the metal compound layer is made of the metal oxide, and the composition of the metal compound layer is a composition in which oxygen is deficient in a stoichiometric composition. In the film forming step, it is preferable that oxygen in the gate insulating film made of the metal compound layer be compensated by an oxidation reaction during heat treatment.

[0039] 前記金属酸化物が、前記金属珪素酸化物、前記金属珪素酸窒化物、前記金属ァ ルミニゥム酸化物又は前記金属アルミニウム酸窒化物であり、前記金属酸化物にお けるシリコン及びアルミニウムのうち少なくとも一方の含有率力 前記金属酸ィ匕物から 酸素及び窒素を除 、たものに対して 20乃至 40原子％であることが好ま U、。 [0039] The metal oxide is the metal silicon oxide, the metal silicon oxynitride, the metal aluminum oxide or the metal aluminum oxynitride, and among the silicon and aluminum in the metal oxide. The content of at least one of the metal oxides is preferably 20 to 40 atomic% with respect to the value obtained by removing oxygen and nitrogen from the metal oxide.

[0040] 前記金属化合物層が前記金属窒化物である場合において、前記金属化合物層の 膜厚が 1. Onm以下であることが好ましぐ 0. 6nm以下であることがより好ましい。 [0041] 本発明に係る半導体装置の製造方法においては、前記ゲート絶縁膜の酸化膜換 算膜厚が、金属化合物層堆積工程前の前記下地層の酸ィ匕膜換算膜厚に比べて薄 くなることが好ましい。When the metal compound layer is the metal nitride, the metal compound layer preferably has a thickness of 1. Onm or less, more preferably 0.6 nm or less. In the method for manufacturing a semiconductor device according to the present invention, the equivalent oxide film thickness of the gate insulating film is smaller than the equivalent oxide film thickness of the underlayer before the metal compound layer deposition step. Preferably.

[0042] 前記金属化合物層堆積工程は、前記下地層上に、前記金属化合物として、ハフ二 ゥム窒化物を 1. Onm以下の膜厚に堆積させる工程であってもよぐ又は、ハフニウム 珪素酸ィ匕物若しくはハフニウム珪素酸窒化物を 1. 5nm以下の膜厚に堆積させるェ 程であってもよい。 [0042] The metal compound layer deposition step may be a step of depositing hafdium nitride as the metal compound on the underlayer to a thickness of 1. Onm or less, or hafnium silicon It may be a step of depositing an oxide or hafnium silicon oxynitride to a thickness of 1.5 nm or less.

[0043] 前記ゲート絶縁膜形成工程は、前記金属化合物層を構成する金属化合物の結晶 化温度よりも低温で熱処理する低温熱処理工程を有することが好ましぐこのとき、前 記低温熱処理工程の後に、前記結晶化温度よりも高温で熱処理する高温熱処理ェ 程を有することがより好まし 、。 Preferably, the step of forming a gate insulating film includes a low-temperature heat treatment step of performing a heat treatment at a temperature lower than a crystallization temperature of a metal compound constituting the metal compound layer. In this case, after the low-temperature heat treatment step, It is more preferable to have a high-temperature heat treatment step of performing heat treatment at a temperature higher than the crystallization temperature.

[0044] 前記ゲート絶縁膜形成工程において、熱処理の少なくとも一部を還元性雰囲気中 において行うことが好ましい。このとき、前記還元性雰囲気が水素雰囲気又はアンモ ユア雰囲気であってもよ 、。 In the step of forming a gate insulating film, it is preferable that at least a part of the heat treatment is performed in a reducing atmosphere. At this time, the reducing atmosphere may be a hydrogen atmosphere or an ammonia atmosphere.

[0045] 前記ゲート絶縁膜形成工程において、前記金属化合物層の最上部の組成が前記 金属化合物層堆積工程後の組成と異なるまで熱処理することが好ましい。又は、前 記ゲート絶縁膜形成工程において、前記金属化合物層に前記下地層と未反応の領 域を残留させる場合は、この未反応の領域を剥離する未反応領域剥離工程をさら〖こ 有することが好ましい。この未反応領域剥離工程は、フッ酸溶液又はアンモニア過酸 化水素水溶液を用いて前記未反応の領域を剥離する工程であってもよい。また、前 記未反応領域剥離工程の後に、さらに熱処理を行う工程を有することが好ましい。 発明の効果 In the gate insulating film forming step, it is preferable to perform a heat treatment until the composition of the uppermost part of the metal compound layer is different from the composition after the metal compound layer depositing step. Alternatively, in the case where a region that has not reacted with the underlayer is left in the metal compound layer in the gate insulating film forming step, an unreacted region peeling step of peeling off the unreacted region is further provided. Is preferred. This unreacted region peeling step may be a step of peeling off the unreacted region using a hydrofluoric acid solution or an aqueous solution of ammonium hydrogen peroxide. It is preferable that the method further includes a step of performing a heat treatment after the unreacted region peeling step. The invention's effect

[0046] 本発明によれば、成膜条件を最適化することにより、ゲート絶縁膜とシリコン基板と の界面に良質のシリコン酸ィ匕膜 Zシリコン界面を保存した構造を形成することができ る。そのため、高誘電率のゲート絶縁膜の実用化において課題となっていた界面電 気特性の改善を図ることができる。 According to the present invention, by optimizing the film forming conditions, it is possible to form a structure in which a good quality silicon oxide film Z silicon interface is preserved at the interface between the gate insulating film and the silicon substrate. . Therefore, it is possible to improve the interfacial electrical characteristics, which has been a problem in the practical use of a gate insulating film having a high dielectric constant.

[0047] また、本発明においては、シリコン酸ィ匕膜中への金属拡散の条件を独立に制御す ることで、シリコン酸ィ匕膜の表面側のみに金属元素を拡散させ、シリコン酸ィ匕膜 Zシリ コン基板界面には金属元素が到達しない条件の最適化が容易となり、優れた界面電 気特性を有した高誘電率のゲート絶縁膜の形成が可能となる。Further, in the present invention, by independently controlling the conditions of metal diffusion into the silicon oxide film, the metal element is diffused only on the surface side of the silicon oxide film, and the silicon oxide film is diffused. Dangeon Z series This makes it easy to optimize the conditions under which the metal element does not reach the interface of the capacitor substrate, and makes it possible to form a high dielectric constant gate insulating film having excellent interfacial electrical characteristics.

図面の簡単な説明 Brief Description of Drawings

[0048] [図 l] (a)乃至 (d)は、本発明の第 1の実施形態に係る半導体装置の製造方法にお けるゲート絶縁膜の形成工程をその工程順に示す断面図である。 [FIG. 1] (a) to (d) are cross-sectional views showing the steps of forming a gate insulating film in the method of manufacturing a semiconductor device according to the first embodiment of the present invention in the order of the steps.

[図 2]本実施形態によって製造された半導体装置を示す断面図、及び、横軸に金属 元素濃度をとり、縦軸にゲート絶縁膜の厚さ方向の位置をとつて、ゲート絶縁膜中の 金属元素濃度分布を示すグラフ図である。 FIG. 2 is a cross-sectional view showing a semiconductor device manufactured according to the present embodiment, and the horizontal axis represents the metal element concentration, and the vertical axis represents the position in the thickness direction of the gate insulating film. It is a graph which shows a metal element concentration distribution.

[図 3] (a)及び (b)は本発明の第 2の実施形態に係る半導体装置の製造方法をその 工程順に示す断面図である。 3 (a) and 3 (b) are cross-sectional views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention in the order of steps.

[図 4] (a)乃至 (c)は、第 1実施例に係る半導体装置の製造方法をその工程順に示す 断面図である。 FIGS. 4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first example in the order of steps.

[図 5] (a)及び (b)は、横軸に熱拡散処理前の HfSiO膜の膜厚をとり、縦軸にヒステリ シスをとつて、 HfSiO力もなるゲート絶縁膜を備えた MOSFETの特性を示すグラフ 図であり、（a)は N型 MOSFETの特性を示し、（b)は P型 MOSFETの特性を示す。 [Figure 5] (a) and (b) are the characteristics of a MOSFET with a gate insulating film that also has HfSiO force, with the horizontal axis representing the thickness of the HfSiO film before thermal diffusion treatment and the vertical axis representing the hysteresis. 5A is a graph showing the characteristics of an N-type MOSFET, and FIG. 5B is a graph showing the characteristics of a P-type MOSFET.

[図 6] (a)及び (b)は、横軸に熱拡散処理前の HfSiO膜の膜厚をとり、縦軸にトランジ スタのオン電流 (Ion)を反転容量で規格ィ匕した値の割合をとつて、 Hf SiO力もなるゲ ート絶縁膜を備えた MOSFETの特性を示すグラフ図であり、 (a)は N型 MOSFET の特性を示し、 (b)は P型 MOSFETの特性を示す。 [FIG. 6] (a) and (b) show the values of the HfSiO film thickness before the thermal diffusion treatment plotted on the horizontal axis and the transistor on-current (Ion) normalized by the inversion capacitance on the vertical axis. Fig. 3 is a graph showing the characteristics of a MOSFET provided with a gate insulating film that also has a Hf SiO force, where (a) shows the characteristics of an N-type MOSFET and (b) shows the characteristics of a P-type MOSFET. .

[図 7] (a)乃至 (d)は、本第 5実施例に係る半導体装置の製造方法をその工程順に示 す断面図である。 FIGS. 7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a fifth embodiment in the order of steps.

符号の説明 Explanation of symbols

[0049] 101、 401、 701；シリコン基板[0049] 101, 401, 701; silicon substrate

102 ;表面終端水素 102; Surface terminated hydrogen

103、 402、 702 ;下地層 103, 402, 702; Underlayer

104 ;金属化合物層 104; metal compound layer

106、 406、 704 ;ゲート絶縁膜 106, 406, 704; Gate insulating film

106a;シリコン酸ィ匕膜領域 106b ;シリケート領域106a; Silicon oxide film area 106b; silicate area

106c ;金属リッチ層 106c; metal rich layer

107 ;ゲート電極 107; Gate electrode

108 ;未反応金属化合物層 108; unreacted metal compound layer

403、 703 ;ハフニウムシリケ一 HHfSiO)膜 403, 703; Hafnium silicon (HHfSiO) film

404 ;Hfリッチ領域 404; Hf rich area

405 ; Siリッチ領域 405; Si rich region

705 ;未反応 HfSiO領域 705; unreacted HfSiO region

発明を実施するための最良の形態 BEST MODE FOR CARRYING OUT THE INVENTION

[0050] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先 ず、本発明の第 1の実施形態について説明する。図 1 (a)乃至 (d)は、本実施形態に 係る半導体装置の製造方法におけるゲート絶縁膜の形成工程をその工程順に示す 断面図であり、図 2は、本実施形態によって製造された半導体装置を示す断面図、 及び、横軸に金属元素濃度をとり、縦軸にゲート絶縁膜の厚さ方向の位置をとつて、 ゲート絶縁膜中の金属元素濃度分布を示すグラフ図である。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings. First, a first embodiment of the present invention will be described. 1A to 1D are cross-sectional views showing the steps of forming a gate insulating film in the method of manufacturing a semiconductor device according to the present embodiment in the order of steps, and FIG. 2 is a cross-sectional view showing a semiconductor device manufactured according to the present embodiment. FIG. 3 is a cross-sectional view showing the device, and a graph showing the distribution of the metal element concentration in the gate insulating film by taking the metal element concentration on the horizontal axis and the position in the thickness direction of the gate insulating film on the vertical axis.

[0051] 先ず、図 1 (a)に示すように、シリコン力もなるシリコン基板 101を用意する。そして、 このシリコン基板 101について、フッ酸溶液を用いたウエットエッチング等を行う。これ により、シリコン基板 101の表面に形成されている酸ィ匕膜等を洗浄し、除去する。また 、この洗浄により、シリコン基板 101の表面に表面終端水素 102があらわれるようにす る。なお、図 1 (a)においては、水素原子を「H」の記号で示している。このように、シリ コン基板 101の表面を洗浄することにより、後述する工程によって、シリコン基板 101 上に高品質な下地層 103 (図 1 (b)参照)を形成することができる。 First, as shown in FIG. 1A, a silicon substrate 101 having a silicon force is prepared. Then, wet etching or the like using a hydrofluoric acid solution is performed on the silicon substrate 101. Thus, the silicon oxide film and the like formed on the surface of the silicon substrate 101 are washed and removed. In addition, this cleaning allows the surface-terminated hydrogen 102 to appear on the surface of the silicon substrate 101. In FIG. 1A, a hydrogen atom is indicated by a symbol “H”. By cleaning the surface of the silicon substrate 101 in this manner, a high-quality underlayer 103 (see FIG. 1B) can be formed on the silicon substrate 101 by a process described later.

[0052] 次に、洗浄後のシリコン基板 101上に、例えば、 RTO (Rapid Thermal Oxidation; 急速熱酸化)法により、シリコン酸ィ匕物力もなる下地層 103を形成する（下地層形成 工程)。なお、下地層 103は、シリコン酸ィ匕膜中に微量 (数％)の窒素を導入したシリ コン酸窒化物により形成してもよい。この場合には、界面に窒素が偏祈しないようなラ ジカル窒化プロセスによって、シリコン酸ィ匕膜の表面を選択的に窒化することが好ま しい。 [0053] このとき、下地層 103の膜厚は、例えば、従来の界面挿入層（通常 0. 6nm以下)よ りも厚く設定する。具体的には、最終的に必要となる電気膜厚 (シリコン酸化膜換算 膜厚)と同程度又はそれ以上の膜厚とすることが好ましい。なお、シリコン酸ィ匕膜換算 膜厚は、上記数式 1により定義される。通常の高誘電率絶縁膜の成膜においては、 酸化膜換算膜厚を低減するために、初期の下地シリコン酸ィ匕膜の膜厚を薄くすること が求められる。し力しながら、本発明の後述するゲート絶縁膜形成工程において、下 地層 103中に金属元素が拡散して高誘電率ィ匕することを考慮し、かつ良質な下地層 103とシリコン基板 101との界面を保持するために、下地層 103の物理膜厚は、例え ば 1. Onm以上、好ましくは 1. 5nm以上とする。Next, on the cleaned silicon substrate 101, for example, an underlayer 103 having silicon oxide properties is formed by an RTO (Rapid Thermal Oxidation) method (underlayer formation step). The underlayer 103 may be formed of silicon oxynitride in which a very small amount (several%) of nitrogen is introduced into the silicon oxide film. In this case, it is preferable to selectively nitride the surface of the silicon oxide film by a radial nitridation process in which nitrogen is not biased at the interface. At this time, the thickness of the underlayer 103 is set to be thicker than, for example, a conventional interface insertion layer (normally 0.6 nm or less). Specifically, the thickness is preferably equal to or more than the finally required electric film thickness (equivalent film thickness of silicon oxide film). The silicon oxide equivalent film thickness is defined by the above equation (1). In forming a normal high-dielectric-constant insulating film, it is required to reduce the initial thickness of the underlying silicon oxide film in order to reduce the equivalent oxide film thickness. In the gate insulating film forming step of the present invention described later, in consideration of the fact that the metal element is diffused into the underlying layer 103 to reduce the dielectric constant, and the high quality underlayer 103 and the silicon substrate 101 are formed. The physical thickness of the underlayer 103 is, for example, not less than 1. Onm, and preferably not less than 1.5 nm in order to maintain the interface.

[0054] 次に、図 1 (c)に示すように、下地層 103上に金属化合物層 104を CVD法又はス ノ ッタリング法により堆積する (金属化合物層堆積工程)。この金属化合物層 104を 形成する金属化合物には、金属酸化物、金属酸窒化物、金属シリケート、金属アルミ ネート、金属窒化物が挙げられる。これらの金属化合物は、後述するゲート絶縁膜形 成工程における熱処理によって、金属元素を下地層 103中に拡散させて、下地層 1 03の一部、特にシリコン基板 101との界面部分以外の下地層 103の上層部分を、シ リケートに変換した高誘電率のゲート絶縁膜 106とするものである。 Next, as shown in FIG. 1C, a metal compound layer 104 is deposited on the underlayer 103 by a CVD method or a nottering method (metal compound layer deposition step). Examples of the metal compound forming the metal compound layer 104 include a metal oxide, a metal oxynitride, a metal silicate, a metal aluminate, and a metal nitride. These metal compounds diffuse a metal element into the underlayer 103 by heat treatment in a gate insulating film forming step described later, and form a part of the underlayer 103, particularly an underlayer other than the interface with the silicon substrate 101. The upper layer portion of 103 is a gate insulating film 106 of high dielectric constant converted into silicate.

[0055] なお、本発明にお 、て金属化合物とは、金属元素と酸素を含む金属酸化物、及び 金属元素と窒素を含む金属窒化物を含む。また、金属酸化物は、金属元素と酸素の み力 なる化合物、金属元素と酸素と窒素とからなる金属酸窒化物、金属元素と酸素 とシリコンとからなる金属珪素酸ィ匕物、金属元素と酸素と窒素とシリコンとからなる金 属珪素酸窒化物、アルミニウム以外の金属元素と酸素とアルミニウムとからなる金属 アルミニウム酸ィ匕物、及び、アルミニウム以外の金属元素とアルミニウムと酸素と窒素 とからなる金属アルミニウム酸窒化物を含む。以下において、単純に金属酸化物と呼 ぶ場合には、金属元素と酸素のみ力もなる化合物を示す。また、金属珪素酸化物及 び金属珪素酸窒化物を総称して金属シリケートという。更に、金属アルミニウム酸ィ匕 物及び金属アルミニウム酸窒化物を総称して金属アルミネートと 、う。この金属化合 物は、好ましくは、酸素、窒素等を含んでおり、金属のみ力 なる化合物を含まない。 [0055] In the present invention, the metal compound includes a metal oxide containing a metal element and oxygen, and a metal nitride containing a metal element and nitrogen. In addition, metal oxides are compounds consisting only of a metal element and oxygen, metal oxynitrides consisting of a metal element, oxygen and nitrogen, metal silicon oxides consisting of a metal element, oxygen and silicon, and metal elements. A metal silicon oxynitride composed of oxygen, nitrogen and silicon, a metal aluminum oxide composed of a metal element other than aluminum, oxygen and aluminum, and a metal aluminum oxynitride composed of a metal element other than aluminum, aluminum, oxygen and nitrogen Contains metal aluminum oxynitride. In the following, when simply referred to as a metal oxide, it indicates a compound having only a metal element and oxygen. Further, metal silicon oxide and metal silicon oxynitride are collectively referred to as metal silicate. Further, metal aluminum oxide and metal aluminum oxynitride are collectively referred to as metal aluminate. This metal compound preferably contains oxygen, nitrogen, and the like, and does not contain a compound capable of acting only as a metal.

[0056] 具体的には、金属化合物層 104に含まれる金属元素としては、 Zr、 Hf、 Ta、 Al、 T i及び Nb、希土類元素である Sc及び Y、ランタノイド系元素の La、 Ce、 Pr、 Nd、 Sm 、 Eu、 Gd、 Tb、 Dy、 Ho、 Er、 Tm、 Yb及び Luからなる群から選択される 1種又は 2 種以上の金属元素が挙げられる。これらの金属元素の全てについて、本発明で提案 する半導体装置の製造方法、即ち、高誘電率のゲート絶縁膜の形成方法を適用す ることが可能である。上述の如ぐこれらの金属元素を含む金属化合物層 104は、各 種の原料ガスを用いた CVD法又はスパッタリング法により形成することができる。Specifically, the metal element contained in the metal compound layer 104 includes Zr, Hf, Ta, Al, T i and Nb, selected from the group consisting of rare earth elements Sc and Y, and lanthanoid elements La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu One or more metal elements can be mentioned. For all of these metal elements, the method of manufacturing a semiconductor device proposed in the present invention, that is, the method of forming a gate insulating film having a high dielectric constant can be applied. As described above, the metal compound layer 104 containing these metal elements can be formed by a CVD method or a sputtering method using various kinds of source gases.

[0057] なお、金属化合物層 104に含まれる金属元素の物性の違いによって、下地層 103 への金属拡散速度に違いが生じる。従って、上述の各金属元素について金属供給 量と拡散条件とを最適化する必要がある。 Note that the difference in the metal diffusion rate into the underlayer 103 occurs due to the difference in the physical properties of the metal elements included in the metal compound layer 104. Therefore, it is necessary to optimize the metal supply amount and the diffusion conditions for each of the above metal elements.

[0058] 金属化合物層 104の物理膜厚は、金属酸化物、金属酸窒化物、金属シリケート又 は金属アルミネートを用いる場合においては、比較的薄ぐ例えば 2. Onm以下、好 ましくは 1. 5nm以下とし、 0. 5nm以上とする。具体的には、金属化合物層 104をノ、 フニゥム窒化物により形成し、その物理膜厚を 1. Onm以下とすることが好ましい。又 は、金属化合物層 104をノ、フニゥム珪素酸ィ匕物若しくはハフニウム珪素酸窒化物に より形成し、その物理膜厚を 1. 5nm以下とすることが好ましい。そして、下地層 103 及び金属化合物層 104の膜厚は、金属化合物層 104を金属酸化物、金属酸窒化物 、金属シリケート又は金属アルミネートにより形成した場合において、下地層 103の膜 厚に対する金属化合物層 104の膜厚の比の値、即ち、比 (金属化合物層 104の膜 厚 Z下地層 103の膜厚)で表される膜厚比の値を、 1. 5以下とすることが好ましぐ 1 . 0以下とすることがより好ましい。また、金属化合物層 104の組成は、化学量論比よ りも酸素が不足した組成とすることが好ましい。これは、後述するように、金属の拡散 速度を高くするためである。 [0058] The physical thickness of the metal compound layer 104 is relatively thin, for example, 2. Onm or less, preferably 1 mm, when a metal oxide, metal oxynitride, metal silicate or metal aluminate is used. .5 nm or less and 0.5 nm or more. Specifically, it is preferable that the metal compound layer 104 is formed of a metal oxide or a nitride of silicon, and the physical thickness thereof is set to 1. Onm or less. Alternatively, it is preferable that the metal compound layer 104 be formed of a metal oxide, a silicon oxynitride, or a hafnium silicon oxynitride, and have a physical thickness of 1.5 nm or less. When the metal compound layer 104 is formed of a metal oxide, metal oxynitride, metal silicate, or metal aluminate, the film thickness of the base layer 103 and the metal compound layer 104 The value of the ratio of the film thickness of the layer 104, that is, the value of the film thickness ratio represented by the ratio (the film thickness of the metal compound layer 104 and the film thickness of the underlayer 103) is preferably 1.5 or less. It is more preferably set to 1.0 or less. Further, the composition of the metal compound layer 104 is preferably a composition in which oxygen is less than the stoichiometric ratio. This is to increase the metal diffusion rate, as described later.

[0059] 次に、図 1 (d)に示すように、還元性雰囲気中において、下地層 103及び金属化合 物層 104に対して熱処理を行う。これにより、金属化合物層 104が金属拡散源となり Next, as shown in FIG. 1D, a heat treatment is performed on the underlayer 103 and the metal compound layer 104 in a reducing atmosphere. As a result, the metal compound layer 104 becomes a metal diffusion source.

、金属化合物層 104から下地層 103に金属元素が拡散してシリケ一トイ匕し、ゲート絶 縁膜 106が形成される（ゲート絶縁膜形成工程)。なお、還元性雰囲気は、例えば、 水素雰囲気又はアンモニア雰囲気とする。Then, the metal element is diffused from the metal compound layer 104 to the underlayer 103 to form a gate insulating film 106 (gate insulating film forming step). Note that the reducing atmosphere is, for example, a hydrogen atmosphere or an ammonia atmosphere.

[0060] 還元性雰囲気中において熱処理を行うことにより、金属拡散中に金属化合物層 10 4から酸素原子が奪われるため、金属化合物層 104に酸素欠損が生じ、下地層 103 への金属拡散が促進される。この結果、金属化合物層 104から下地層 103への金属 元素の拡散を効果的に行うことができる。By performing the heat treatment in a reducing atmosphere, the metal compound layer 10 Since oxygen atoms are deprived from 4, oxygen deficiency occurs in the metal compound layer 104, and metal diffusion into the underlayer 103 is promoted. As a result, the metal element can be effectively diffused from the metal compound layer 104 to the base layer 103.

[0061] このとき、熱処理温度としては、金属化合物層 104を構成する金属化合物 (金属酸 化物、金属酸窒化物、金属シリケート、金属アルミネート又は金属窒化物）の結晶化 温度よりも低い温度で実施することが好ましい。これは、高温で熱処理を施し、金属 拡散させた場合には、金属化合物層 104と下地層 103とのシリケート反応が進行す ると共に、金属化合物層 104の上部の結晶化が進行し、下地層 103への金属拡散 が抑制されるだけでなぐ面内の均一性が低下する場合があるためである。そして、 上述の如く結晶化温度未満の比較的低温で金属の拡散を目的とした熱処理を行つ た後、膜質の改善を目的として、結晶化温度以上の温度で高温熱処理を行う。 At this time, the heat treatment temperature is a temperature lower than the crystallization temperature of the metal compound (metal oxide, metal oxynitride, metal silicate, metal aluminate, or metal nitride) forming metal compound layer 104. It is preferred to carry out. This is because, when the metal is diffused by heat treatment at a high temperature, the silicate reaction between the metal compound layer 104 and the underlayer 103 progresses, and the crystallization of the upper part of the metal compound layer 104 progresses. This is because the in-plane uniformity may be reduced only by suppressing the metal diffusion to 103. Then, as described above, after performing a heat treatment for the purpose of metal diffusion at a relatively low temperature lower than the crystallization temperature, a high-temperature heat treatment is performed at a temperature equal to or higher than the crystallization temperature for the purpose of improving the film quality.

[0062] 本実施形態にぉ 、ては、上述の熱処理は、金属化合物層 104と下地層 103とのシ リケート反応を十分に進行させ、金属化合物層 104全体に下地層 103に含まれるシ リコン原子が拡散して、金層化合物層 104の最上部の組成が金属化合物層 104の 堆積時の組成と異なるまで行う。 In the present embodiment, the heat treatment described above allows the silicate reaction between the metal compound layer 104 and the underlayer 103 to sufficiently proceed, and the silicon compound contained in the underlayer 103 over the entire metal compound layer 104 The process is performed until atoms diffuse and the composition of the uppermost part of the gold compound layer 104 differs from the composition at the time of deposition of the metal compound layer 104.

[0063] その後、ゲート絶縁膜 106の表面が露出した状態で、酸素雰囲気中において熱処 理を施す。これにより、界面反応によって形成された金属シリケート膜 (ゲート絶縁膜 106)中の酸素欠損を補うことができる。 After that, heat treatment is performed in an oxygen atmosphere with the surface of the gate insulating film 106 exposed. Thus, oxygen vacancies in the metal silicate film (gate insulating film 106) formed by the interface reaction can be compensated.

[0064] 上述の如ぐ還元性雰囲気中の熱処理及び酸化性雰囲気中での熱処理は、ゲート 電極形成前の金属化合物層表面が露出した状態で実施することが望まし 、。特に、 ゲート絶縁膜 106中に酸素欠損が残存すると、その電気特性は著しく劣化する。従 つて、堆積時の金属化合物層 104の組成を、化学量論比によって決まる組成よりも 酸素が不足した組成とする場合、及び還元性雰囲気中での熱処理を行った場合は、 上述の酸ィ匕性雰囲気中での熱処理は、金属化合物層 104の表面が露出した状態で 、気相中力 の酸素供給によって膜中の酸素欠損が補償される工程とすることが必 須である。 The heat treatment in the reducing atmosphere and the heat treatment in the oxidizing atmosphere as described above are desirably performed in a state where the surface of the metal compound layer before the formation of the gate electrode is exposed. In particular, when oxygen vacancies remain in the gate insulating film 106, its electrical characteristics are significantly deteriorated. Accordingly, when the composition of the metal compound layer 104 at the time of deposition is a composition in which oxygen is insufficient than the composition determined by the stoichiometric ratio, and when the heat treatment is performed in a reducing atmosphere, It is essential that the heat treatment in the dunning atmosphere be a step in which oxygen deficiency in the film is compensated for by supplying oxygen in a gaseous phase with the surface of the metal compound layer 104 exposed.

[0065] また、酸化性雰囲気中での熱処理条件を適切に設定することで、基板界面の酸ィ匕 反応を数オングストローム程度に抑制しつつ、ゲート絶縁膜中の酸素欠損を十分に 低減することができる。このように、シリコンを含有する下地層 103中へ金属元素を拡 散させるプロセス条件を最適化することにより、金属化合物層 104から拡散する金属 元素が、下地層 103とシリコン基板 101との界面に到達しないようにすることができる 。即ち、下地層 103とシリコン基板 101との界面には、金属化合物層 104に含まれる 金属元素は拡散しない。By appropriately setting the heat treatment conditions in an oxidizing atmosphere, the oxygen deficiency in the gate insulating film can be sufficiently reduced while the oxidation reaction at the substrate interface is suppressed to about several angstroms. Can be reduced. As described above, by optimizing the process conditions for diffusing the metal element into the silicon-containing base layer 103, the metal element diffused from the metal compound layer 104 is formed at the interface between the base layer 103 and the silicon substrate 101. Can be reached. That is, the metal element contained in the metal compound layer 104 does not diffuse into the interface between the underlayer 103 and the silicon substrate 101.

[0066] 次に、図 2に示すように、ゲート絶縁膜 106上にゲート電極 107を形成する。その後 、ゲート電極 107をマスクとして、シリコン基板 101の表面に不純物イオンを注入し、 ソース領域及びドレイン領域を形成する。これにより、シリコン基板 101の表面に MO SFETを作製する。この結果、 MOSFETを備えた半導体装置を製造することができ る。Next, as shown in FIG. 2, a gate electrode 107 is formed on the gate insulating film 106. After that, using the gate electrode 107 as a mask, impurity ions are implanted into the surface of the silicon substrate 101 to form a source region and a drain region. Thus, a MOS FET is manufactured on the surface of the silicon substrate 101. As a result, a semiconductor device having a MOSFET can be manufactured.

[0067] 本実施形態により製造された半導体装置においては、ゲート電極 107とシリコン基 板 101とを電気的に絶縁するゲート絶縁膜 106が形成されている。そして、ゲート絶 縁膜 106において、シリコン基板 101との界面付近は、金属元素を含まないシリコン 酸ィ匕膜領域 106aとなり、ゲート絶縁膜 106とシリコン基板 101との界面は、初期の下 地層 103形成直後と同様の良質な界面構造が保持される。 In the semiconductor device manufactured according to the present embodiment, a gate insulating film 106 that electrically insulates the gate electrode 107 from the silicon substrate 101 is formed. In the gate insulating film 106, the vicinity of the interface with the silicon substrate 101 is a silicon oxide film region 106a containing no metal element, and the interface between the gate insulating film 106 and the silicon substrate 101 is the initial underlying layer 103. A good interface structure similar to that immediately after formation is maintained.

[0068] そして、ゲート絶縁膜 106の最表面部分はシリコンをほとんど含まない金属リッチ領 域 106cとなる。そして、シリコン酸化膜領域 106aと金属リッチ領域 106cとの間力 シ リケート反応が進行したシリケート領域 106bとなる。この結果、ゲート絶縁膜 106全体 としては、金属濃度は上部に行くほど連続的に高くなり、シリコン濃度は下部に行くほ ど連続的に高くなる。即ち、図 2に示すように、このゲート絶縁膜 106中の金属元素の 分布は、シリコン基板 101側力も順に、シリコン酸ィ匕膜領域 106aくシリケート領域 10 6b<金属リッチ領域 106cとなる。但し、シリコン酸ィ匕膜領域 106a、シリケート領域 10 6b、金属リッチ領域 106cの各領域間には、明確な界面は形成されず、組成変化は 連続的なものとなる。 Then, the outermost surface portion of the gate insulating film 106 becomes a metal-rich region 106c containing almost no silicon. Then, a silicate region 106b in which a force silicate reaction between the silicon oxide film region 106a and the metal-rich region 106c has progressed is formed. As a result, in the entire gate insulating film 106, the metal concentration continuously increases toward the upper portion, and the silicon concentration continuously increases toward the lower portion. That is, as shown in FIG. 2, the distribution of the metal element in the gate insulating film 106 is such that the silicon substrate 101 side force is also in the order of the silicon oxide film region 106a and the silicate region 106b <the metal rich region 106c. However, a clear interface is not formed between the silicon oxide film region 106a, the silicate region 106b, and the metal-rich region 106c, and the composition change is continuous.

[0069] このように、本実施形態に係る半導体装置の製造方法においては、シリコン基板 10 1の表面にシリコンを含む下地層（酸化膜または酸窒化膜） 103を形成し (下地層形 成工程)、下地層 103の表面上に金属供給源又は金属拡散源として金属化合物か らなる金属化合物層 104を堆積させ (金属化合物層堆積工程)、下地層 103及び金 属化合物層 104を熱処理することにより下地層 103と金属化合物層 104とからゲート 絶縁膜 106を形成する（ゲート絶縁膜形成工程)。このゲート絶縁膜形成工程は、金 属化合物 104から下地層 103に金属元素を拡散することによって、ゲート絶縁膜 10 6を形成するものである。なお、本明細書における「上下」という表現は、半導体装置 の製造過程における上下を示す。As described above, in the method for manufacturing a semiconductor device according to the present embodiment, the underlayer (oxide film or oxynitride film) 103 containing silicon is formed on the surface of the silicon substrate 101 (underlayer formation step). ), Depositing a metal compound layer 104 made of a metal compound on the surface of the underlayer 103 as a metal supply source or a metal diffusion source (metal compound layer deposition step). By subjecting the metal compound layer 104 to heat treatment, a gate insulating film 106 is formed from the base layer 103 and the metal compound layer 104 (gate insulating film forming step). In this gate insulating film forming step, the gate insulating film 106 is formed by diffusing a metal element from the metal compound 104 into the base layer 103. Note that the expression “up and down” in this specification indicates the upper and lower directions in the manufacturing process of a semiconductor device.

[0070] 本実施形態においては、図 1 (c)に示す工程において下地層 103上に金属化合物 層 104を形成し、その後、図 1 (d)に示す工程において熱処理を施すことにより、金 属化合物層 104中の金属を下地層 103へ拡散させて、シリケート薄膜からなるゲート 絶縁膜 106を形成することができる。これにより、ゲート絶縁膜 106を高誘電率ィ匕する ことができる。そして、金属化合物層 104と下地層 103とを最適な条件で十分に反応 させることにより、シリケート膜からなるゲート絶縁膜 106の電気膜厚 (上記数式 1参照 )を、初期の下地層 103の電気膜厚 (酸化膜換算膜厚)よりも薄くすることができる。 In the present embodiment, the metal compound layer 104 is formed on the underlayer 103 in the step shown in FIG. 1 (c), and thereafter, a heat treatment is performed in the step shown in FIG. By diffusing the metal in the compound layer 104 into the underlayer 103, the gate insulating film 106 made of a silicate thin film can be formed. Thus, the gate insulating film 106 can have a high dielectric constant. Then, by sufficiently reacting the metal compound layer 104 and the underlayer 103 under optimal conditions, the electric film thickness of the gate insulating film 106 made of a silicate film (see the above formula 1) is changed to the initial electric film of the underlayer 103. It can be thinner than the film thickness (equivalent oxide film thickness).

[0071] また、前述の如ぐ従来の技術においては、ゲート絶縁膜として高誘電率膜を形成 する場合には、膜厚が 1. Onm以下である極薄の下地酸ィ匕膜を形成する必要があり 、下地酸ィ匕膜の膜厚の制御が困難であった。これに対して、本実施形態においては 、下地層 103を厚く形成することができるため、プロセス設計が容易になる。 In the conventional technique as described above, when a high dielectric constant film is formed as a gate insulating film, an extremely thin base oxide film having a thickness of 1. Onm or less is formed. Therefore, it was difficult to control the thickness of the underlying oxide film. On the other hand, in the present embodiment, since the underlayer 103 can be formed thick, the process design becomes easy.

[0072] 更に、本実施形態によれば、従来の技術、例えば、シリコン酸ィ匕膜に金属元素を直 接イオン注入することによりゲート絶縁膜を形成する技術と比較して、シリコン基板 10 1とシリコンを含む下地層 103との間に良質の界面を形成することができ、シリコン基 板とゲート絶縁膜との界面の電気特性を改善することができる。また、ゲート絶縁膜 1 06に欠陥が入りに《なる。更に、熱処理時に金属元素の拡散距離を制御することが でき、良質なゲート絶縁膜 106を形成することができる。更にまた、本実施形態にお いては、シリケートからなる高誘電率のゲート絶縁膜をシリコン基板 101上に直接堆 積させるのではなぐ下地層 103と金属化合物層 104との界面反応によって形成した 高品質なシリケ一ト膜をゲート絶縁膜 106として用いている。このゲート絶縁膜 106は 、誘電率が高ぐ膜厚を極めて薄くすることができる。このように、本実施形態は、シリ コン酸ィ匕膜に金属元素を直接イオン注入する従来の技術と比較して、数多くの利点 がある。 [0073] なお、本実施形態において、金属化合物層 104内において、下地層 103と未反応 な領域が残された場合には、膜質が劣る未反応金属酸化物領域となり、ゲート絶縁 膜としての特性が劣化する。一方、ゲート絶縁膜 106の物理膜厚を厚くしてリーク電 流を低減するためには、金属化合物層 104の物理膜厚を厚くする方が有利である。 従って、金属拡散源となる金属化合物層 104はリーク低減効果を確保しつつ、かつ 下地層 103と完全にシリケート反応が進む程度の膜厚であることが望ま 、。なお、 上述の各実施形態にぉ ヽて示した金属化合物層 104を構成する金属化合物のうち 、金属酸化物、金属酸窒化物、金属シリケート及び金属アルミネートを用いた場合に は、膜厚は上述の通りである。Further, according to the present embodiment, compared to the conventional technology, for example, a technology of forming a gate insulating film by directly ion-implanting a metal element into a silicon oxide film, the silicon substrate 10 1 A high-quality interface can be formed between the silicon substrate and the base layer 103 containing silicon, and the electrical characteristics of the interface between the silicon substrate and the gate insulating film can be improved. In addition, a defect occurs in the gate insulating film 106. Further, the diffusion distance of the metal element can be controlled at the time of heat treatment, so that a high-quality gate insulating film 106 can be formed. Furthermore, in the present embodiment, a high dielectric constant gate insulating film made of silicate is not deposited directly on the silicon substrate 101, but rather is formed by an interface reaction between the underlayer 103 and the metal compound layer 104. A high-quality silicate film is used as the gate insulating film 106. The thickness of the gate insulating film 106 where the dielectric constant is high can be made extremely thin. As described above, the present embodiment has many advantages as compared with the conventional technique of directly ion-implanting a metal element into a silicon oxide film. In the present embodiment, when a region that has not reacted with the underlayer 103 is left in the metal compound layer 104, the region becomes an unreacted metal oxide region having inferior film quality and has a characteristic as a gate insulating film. Deteriorates. On the other hand, in order to increase the physical thickness of the gate insulating film 106 and reduce the leakage current, it is advantageous to increase the physical thickness of the metal compound layer 104. Therefore, it is desirable that the metal compound layer 104 serving as a metal diffusion source has a film thickness such that the silicate reaction completely proceeds with the underlayer 103 while ensuring a leak reducing effect. In the case where a metal oxide, a metal oxynitride, a metal silicate, and a metal aluminate are used among the metal compounds constituting the metal compound layer 104 shown in each of the above embodiments, the film thickness is As described above.

[0074] また、金属化合物層 104の材料には金属窒化物を使用してもよい。この場合は、金 属化合物層 104の物理膜厚は 1. Onm以下とすることが好ましぐ 0. 6nm以下とする ことがより好ましい。 Further, as a material of the metal compound layer 104, a metal nitride may be used. In this case, the physical thickness of the metal compound layer 104 is preferably 1. Onm or less, more preferably 0.6 nm or less.

[0075] 次に、本発明の第 2の実施形態について説明する。図 3 (a)及び (b)は本実施形態 に係る半導体装置の製造方法をその工程順に示す断面図である。本実施形態にお いて、シリコン基板上に下地層及び金属化合物層を形成する工程は、前述の第 1の 実施形態と同様である。即ち、図 1 (a)乃至 (c)に示すように、シリコン基板 101をフッ 酸溶液によりウエットエッチングを行い、 RTOによりシリコン基板 101の表面を酸ィ匕し て下地層 103を形成し、その後、例えば CVD法により金属化合物層 104を形成する Next, a second embodiment of the present invention will be described. 3A and 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present embodiment in the order of steps. In the present embodiment, the steps of forming the underlayer and the metal compound layer on the silicon substrate are the same as those in the first embodiment. That is, as shown in FIGS. 1A to 1C, the silicon substrate 101 is wet-etched with a hydrofluoric acid solution, the surface of the silicon substrate 101 is oxidized by RTO to form an underlayer 103, and thereafter, For example, the metal compound layer 104 is formed by a CVD method.

[0076] 次に、下地層 103と金属化合物層 104とを反応させるための熱処理を行う。このとき 、本実施形態においては、図 3 (a)に示すように、下地層 103と金属化合物層 104と の反応が不完全であり、下地層 103と金属化合物層 104とが反応して形成されたシリ ケート層からなるゲート絶縁膜 106上に、金属化合物層 104が未反応なまま残留す る。この金属化合物層 104における未反応部分を、未反応金属化合物層 108とするNext, heat treatment is performed to cause the base layer 103 and the metal compound layer 104 to react. At this time, in the present embodiment, as shown in FIG. 3A, the reaction between the underlayer 103 and the metal compound layer 104 is incomplete, and the underlayer 103 and the metal compound layer 104 react to form. The metal compound layer 104 remains unreacted on the gate insulating film 106 made of the silicate layer thus formed. An unreacted portion in the metal compound layer 104 is referred to as an unreacted metal compound layer 108

[0077] このように、未反応金属化合物層 108が残留すると、ゲート絶縁膜 106の特性劣化 を引き起こす。このため、本実施形態においては、図 3 (b)に示すように、未反応金属 化合物層 108を剥離し、金属化合物層 104のうち、下地層 103との界面反応でシリ ケート化された部分のみを、ゲート絶縁膜 106として使用する。この未反応金属化合 物層 108の剥離工程は、例えばウエットエッチングにより行う。このウエットエッチング には、例えば、希フッ酸溶液又はアンモニア過酸ィ匕水素水溶液をベースとした溶液 を用いることができる。As described above, when the unreacted metal compound layer 108 remains, the characteristics of the gate insulating film 106 are degraded. For this reason, in this embodiment, as shown in FIG. 3B, the unreacted metal compound layer 108 is peeled off, and the metal compound layer 104 is silicified by an interface reaction with the underlayer 103. Only the gated portion is used as the gate insulating film 106. The step of removing the unreacted metal compound layer 108 is performed by, for example, wet etching. For this wet etching, for example, a solution based on a dilute hydrofluoric acid solution or an aqueous solution of ammonia and hydrogen peroxide can be used.

[0078] このようにして、未反応金属化合物層 108を剥離した後、追加の熱処理を施しても よい。この追加の熱処理により、ゲート絶縁膜 106の電気特性を改善することができ る。本実施形態における上記以外の構成、作用及び効果は、前述の第 1の実施形態 と同様である。 [0078] After the unreacted metal compound layer 108 is peeled off as described above, an additional heat treatment may be performed. With this additional heat treatment, the electrical characteristics of the gate insulating film 106 can be improved. The configuration, operation, and effects of the present embodiment other than those described above are the same as those of the above-described first embodiment.

[0079] なお、上述の各実施形態においては、前述の如ぐ金属化合物層 104に用いられ る金属化合物は、化学量論組成力 酸素が欠損した組成であることが好ましい。金 属化合物が多量の酸素欠損を多く含む場合には、金属元素の拡散反応がより速や かに進行するからである。但し、金属化合物層 104に用いられる金属化合物が化学 量論組成を満たし、膜中の酸素欠損が少ない場合においても、高温で熱処理を施 す力 又は低温で長時間の熱処理を施すことにより、下地層 103中への金属の拡散 を促進することができる。 In each of the above embodiments, the metal compound used for the metal compound layer 104 as described above preferably has a stoichiometric composition and a composition lacking oxygen. This is because when the metal compound contains a large amount of oxygen vacancies, the diffusion reaction of the metal element proceeds more rapidly. However, even when the metal compound used for the metal compound layer 104 satisfies the stoichiometric composition and the oxygen deficiency in the film is small, the heat treatment at a high temperature or the heat treatment for a long time at a low temperature can reduce Diffusion of metal into the formation 103 can be promoted.

[0080] また、金属化合物層 104に含まれる金属化合物として、金属シリケート又は金属ァ ルミネートを用いた場合には、金属拡散源としての効果を得るために、金属化合物層 104中のシリコン (珪素）又はアルミニウム濃度が 20— 40原子⁰ /₀であることが望まし い。この原子％の単位は、各金属化合物における酸素及び窒素を除いた全ての原 子の数を 100%としたときに、シリコン原子又はアルミニウム原子の占める割合を示す 。なお、以下において原子％の単位を用いる場合も同様とする。When a metal silicate or a metal aluminate is used as the metal compound contained in the metal compound layer 104, silicon (silicon) in the metal compound layer 104 is used in order to obtain an effect as a metal diffusion source. or it has to desirable aluminum concentration is 20-40 atoms_^0/0. The unit of atomic% indicates the proportion of silicon atoms or aluminum atoms when the number of all atoms excluding oxygen and nitrogen in each metal compound is 100%. The same applies to the case where the unit of atomic% is used below.

[0081] 更に、上述のように種々の方法により高誘電率のゲート絶縁膜 106を形成した後に 、このゲート絶縁膜中に窒素を導入してもよい。この窒化工程としては、例えば、アン モニァ雰囲気中における熱処理、窒素プラズマ処理等が挙げられる。これにより、ゲ ート絶縁膜 106の耐熱性を向上させることができる。 Further, after forming the gate insulating film 106 having a high dielectric constant by various methods as described above, nitrogen may be introduced into the gate insulating film. Examples of the nitriding step include a heat treatment in an ammonia atmosphere, a nitrogen plasma treatment, and the like. Thereby, the heat resistance of the gate insulating film 106 can be improved.

[0082] 更にまた、上述の各実施形態においては、ゲート絶縁膜形成工程における熱処理 により、金属化合物層 104が金属拡散源となり、金属化合物層 104から下地層 103 に金属元素が拡散される形態について説明した。しかしながら、本発明の半導体装 置の製造方法はこれに限定されず、ゲート絶縁膜形成工程における熱処理により、 例えば、シリコン元素を含有する下地層 103がシリコン拡散源となり、下地層 103から 金属化合物層 104にシリコン元素が拡散される形態としてもょ 、。Further, in each of the above embodiments, the metal compound layer 104 serves as a metal diffusion source and the metal element is diffused from the metal compound layer 104 to the base layer 103 by the heat treatment in the gate insulating film forming step. explained. However, the semiconductor device of the present invention The method of manufacturing the device is not limited to this. For example, the silicon element is diffused from the underlayer 103 to the metal compound layer 104 by the heat treatment in the gate insulating film forming step, for example, the underlying layer 103 containing the silicon element serving as a silicon diffusion source. In some forms,

[0083] 更にまた、ゲート電極 107を形成する工程は、ゲート絶縁膜 106を形成する熱処理 の後に設けることが好ましい。更にまた、上述の各実施形態では、シリコン基板上に 半導体装置を製造する工程を示したが、シリコン基板に代えてゲルマニウム基板、又 はシリコンとゲルマニウムとからなる半導体基板を用いることも可能である。Further, the step of forming the gate electrode 107 is preferably provided after the heat treatment for forming the gate insulating film 106. Furthermore, in each of the above-described embodiments, the process of manufacturing a semiconductor device on a silicon substrate has been described, but a germanium substrate or a semiconductor substrate made of silicon and germanium may be used instead of the silicon substrate. .

実施例 Example

[0084] (第 1実施例） (First Example)

以下、本発明の実施例の効果について、その特許請求の範囲から外れる比較例と 比較して具体的に説明する。先ず、第 1実施例について説明する。図 4 (a)乃至 (c) は、本第 1実施例に係る半導体装置の製造方法をその工程順に示す断面図である。 本第 1実施例においては、 HfSiO (ハフニウムシリケート)膜からなる高品質のゲート 絶縁膜 406を形成する。 Hereinafter, the effect of the embodiment of the present invention will be specifically described in comparison with a comparative example outside the scope of the claims. First, a first embodiment will be described. 4A to 4C are cross-sectional views illustrating a method of manufacturing the semiconductor device according to the first embodiment in the order of steps. In the first embodiment, a high-quality gate insulating film 406 made of a HfSiO (hafnium silicate) film is formed.

[0085] 先ず、図 4 (a)に示すように、シリコン基板 401を洗浄した後、膜厚が 0. 6乃至 1. 8 nmのシリコン熱酸ィ匕膜又はシリコン熱酸窒化膜を形成して下地層 402とした。このと き、下地層 402の膜厚が相互に異なる複数の試料を作製した。次に、図 4 (b)に示す ように、下地層 402の表面上に、 MOCVD法によって金属化合物層となる HfSiO膜 403を堆積させた。このとき、 Hf原料ガスとしては HTB (Tertiary Butoxy Halhium)を 、 Si原料としてはシラン又はジシランを用い、物理膜厚が 1. 5乃至 3. Onmの HfSiO 膜 403を堆積させた。そして、 HfSiO膜 403の膜厚を相互に異ならせて、複数の試 料を作製した。 First, as shown in FIG. 4A, after cleaning the silicon substrate 401, a silicon thermal oxidation film or a silicon thermal oxynitride film having a thickness of 0.6 to 1.8 nm is formed. To form a base layer 402. At this time, a plurality of samples having different thicknesses of the underlayer 402 were prepared. Next, as shown in FIG. 4B, an HfSiO film 403 to be a metal compound layer was deposited on the surface of the underlayer 402 by MOCVD. At this time, Ht (Tertiary Butoxy Halhium) was used as the Hf source gas, and silane or disilane was used as the Si source, and an HfSiO film 403 having a physical thickness of 1.5 to 3. Onm was deposited. Then, a plurality of samples were manufactured by making the thicknesses of the HfSiO films 403 different from each other.

[0086] その後、図 4 (c)に示すように、アンモニア雰囲気中及び酸素雰囲気中において、 温度が 600乃至 800°Cの熱処理を行 、、下地層 402と CVDにより堆積させた Hf Si O膜 403との界面反応 (金属拡散反応)を促進することにより、 HfSiO力もなるゲート 絶縁膜 406を形成した。このゲート絶縁膜 406においては、上部が、 Hf濃度が高い Hfリッチ領域 404となり、下部、即ちシリコン基板 401側が、 Si濃度が高い Siリッチ領 域 405となった。 [0087] その後、ゲート絶縁膜 406上に、ポリシリコン力もなるゲート電極（図示せず)を形成 し、イオンを注入し、活性ィ匕ァニール等の通常のトランジスタ製造工程を経て N型 M OSFET及び P型 MOSFETを作製した。なお、これらの製造工程は、従来公知のェ 程と同様であるため、詳細な記載を省略する。Then, as shown in FIG. 4 (c), a heat treatment at a temperature of 600 to 800 ° C. was performed in an ammonia atmosphere and an oxygen atmosphere, and the underlayer 402 and the HfSiO film deposited by CVD were formed. By promoting the interfacial reaction with 403 (metal diffusion reaction), a gate insulating film 406 having HfSiO force was formed. In the gate insulating film 406, the upper portion becomes the Hf-rich region 404 having a high Hf concentration, and the lower portion, that is, the silicon substrate 401 side becomes the Si-rich region 405 having a high Si concentration. [0087] Thereafter, a gate electrode (not shown) capable of forming a polysilicon force is formed on the gate insulating film 406, ions are implanted, and an N-type MOS FET and an N-type MOS FET are formed through a normal transistor manufacturing process such as activation annealing. A P-type MOSFET was fabricated. Since these manufacturing steps are the same as those of the conventionally known steps, detailed description thereof will be omitted.

[0088] これらの条件で作製した HfSiO力もなるゲート絶縁膜 406は、酸ィ匕膜換算膜厚が 1 . 5乃至 1. 9nmであった。また、この HfSiOからなるゲート絶縁膜 406のリーク電流 は、従来のシリコン酸ィ匕膜に対して約 2— 3. 5桁程度低くなつた。 [0088] The gate insulating film 406 having HfSiO force produced under these conditions had an equivalent oxide film thickness of 1.5 to 1.9 nm. Also, the leakage current of the gate insulating film 406 made of HfSiO is lower by about 2 to 3.5 digits than that of the conventional silicon oxide film.

[0089] 次に、上述の如く作製した MOSFETについて、ゲート容量—ゲート電圧（C V)特 性に見られるヒステリシスを測定した。図 5 (a)及び (b)は、横軸に熱拡散処理前の Hf SiO膜 403の膜厚をとり、縦軸にヒステリシスをとつて、 HfSiOカゝらなるゲート絶縁膜を 備えた MOSFETの特性を示すグラフ図であり、 (a)は N型 MOSFETの特性を示し 、（b)は P型 MOSFETの特性を示す。図 5 (a)及び (b)には、ヒステリシスの測定結果 を、種々の下地層 402の膜厚及び初期 Hf SiO膜 403の膜厚にっ 、てまとめた結果 である。なお、図 5 (a)及び (b)中において、下地層 402として、シリコン熱酸化膜を 用いた場合には「RTO」として示し、シリコン酸窒化膜を用いた場合には「SiON」とし て示した。また、「RTO」又は「SiON」の表記の後に、下地層 402の膜厚を示した。こ れは、後述する図 6においても同様である。 Next, for the MOSFET fabricated as described above, the hysteresis observed in the gate capacitance-gate voltage (C V) characteristics was measured. 5 (a) and 5 (b) show the thickness of the Hf SiO film 403 before the thermal diffusion process on the horizontal axis, and the hysteresis on the vertical axis of the MOSFET with a gate insulating film made of HfSiO. FIG. 4 is a graph showing characteristics, in which (a) shows the characteristics of an N-type MOSFET and (b) shows the characteristics of a P-type MOSFET. FIGS. 5A and 5B show the results of the measurement of the hysteresis in terms of the thickness of various underlayers 402 and the thickness of the initial HfSiO film 403. FIG. In FIGS. 5A and 5B, when the silicon thermal oxide film is used as the underlayer 402, it is shown as “RTO”, and when the silicon oxynitride film is used, it is shown as “SiON”. Indicated. After the notation “RTO” or “SiON”, the film thickness of the underlayer 402 is shown. This is the same in FIG. 6 described later.

[0090] なお、 C V測定時の電圧スイープ幅（V Sweepとして示す。）を 1. 2V力ら 2. 5V [0090] Note that the voltage sweep width (shown as V Sweep) at the time of CV measurement is set to 2.5V to 2.5V.

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まで変化させた。ヒステリシスの増加は電圧印加時にゲート絶縁膜中に電荷が捕獲さ れる現象に対応し、ヒステリシスが顕著なゲート絶縁膜においては、トランジスタの特 性が低下する。 Changed. The increase in hysteresis corresponds to the phenomenon that charges are trapped in the gate insulating film when a voltage is applied. In a gate insulating film with remarkable hysteresis, the characteristics of the transistor decrease.

[0091] 図 5 (a)及び (b)に示すように、電圧スイープ幅 (V Sweep)を高くすると、ヒステリシ [0091] As shown in Figs. 5 (a) and (b), increasing the voltage sweep width (V Sweep) increases the hysteresis.

G G

スが発生した。また、各成膜条件について見ると、初期の HfSiO膜 403の膜厚が薄く なるに従ってヒステリシスが減少し、特性が改善することがわ力 た。 Has occurred. Looking at the film forming conditions, it was found that as the initial thickness of the HfSiO film 403 becomes thinner, the hysteresis decreases and the characteristics are improved.

[0092] 図 5 (a)〖こ示すように、 N型 MOSFETにおいては、電圧スイープ幅が 1. 2Vの場合 、 HfSiO膜 403の膜厚が 2. Onm以下の条件でヒステリシスが数 mV以下となり、 HfS iO膜 403の膜厚が 1. 5nmの条件ではスイープ幅を 1. 8Vとした測定条件でもヒステ リシスが数 mV以下となった。同様の傾向は、図 5 (b)に示す P型 MOSFETにおいて も認められた。[0092] As shown in Fig. 5 (a), in the N-type MOSFET, when the voltage sweep width is 1.2V, the hysteresis becomes several mV or less under the condition that the thickness of the HfSiO film 403 is 2. Onm or less. When the thickness of the HfS iO film 403 was 1.5 nm, the hysteresis was several mV or less even when the sweep width was 1.8 V. A similar tendency is observed in the P-type MOSFET shown in Fig. 5 (b). Was also recognized.

[0093] 以上より、ヒステリシスを抑制するためには、 HfSiO膜 403の膜厚を 2. Onm以下に 、好ましくは 1. 5nm以下にすればよぐこれにより、トランジスタ特性を改善できること を確認した。また、ヒステリシス抑制のためには、 HfSiO膜 403の膜厚を薄くすること が有効であるが、 0. 5nm未満とした場合には、リーク電流低減の効果が激減する（1 桁未満となる）ため、 HfSiO膜 403の堆積厚を 0. 5nm以上とする必要があった。 From the above, it was confirmed that the transistor characteristics can be improved by suppressing the hysteresis by setting the thickness of the HfSiO film 403 to 2.Onm or less, preferably 1.5 nm or less. To suppress the hysteresis, it is effective to reduce the thickness of the HfSiO film 403. However, when the thickness is less than 0.5 nm, the effect of reducing the leak current is drastically reduced (to less than one digit). Therefore, the deposition thickness of the HfSiO film 403 had to be 0.5 nm or more.

[0094] 一方、 HfSiO膜 403の膜厚が同じであっても、下地層 402の膜厚が厚くなるに従つ て各電圧スイープ条件でのヒステリシスが減少した。図 5 (b)に示す P型 MOSFETに おいては、そのヒステリシスの差異は顕著であり、下地層 402の膜厚が 1. 6nm及び 1 . 8nmの場合はヒステリシスが小さいが、下地層 402の膜厚が 1. 4nmとなると急激に ヒステリシスが増加した。下地層 402の膜厚が 0. 6nmではさらにヒステリシスが大きく なった。なお、下地層 402の膜厚が 0. 6nmの測定結果は図 5 (a)及び (b)中にはプ ロットしていない。これらの結果から、トランジスタ特性向上のためには、下地層 402 の膜厚は 1. Onm以上とすることが必要であり、好ましくは、 1. 5nm以上である。 On the other hand, even when the thickness of the HfSiO film 403 was the same, the hysteresis under each voltage sweep condition decreased as the thickness of the underlayer 402 increased. In the P-type MOSFET shown in FIG. 5 (b), the difference in the hysteresis is remarkable, and when the thickness of the underlayer 402 is 1.6 nm and 1.8 nm, the hysteresis is small. When the film thickness reached 1.4 nm, the hysteresis increased rapidly. When the thickness of the underlayer 402 was 0.6 nm, the hysteresis was further increased. Note that the measurement results when the thickness of the underlayer 402 is 0.6 nm are not plotted in FIGS. 5A and 5B. From these results, in order to improve the transistor characteristics, the thickness of the base layer 402 needs to be 1. Onm or more, and preferably 1.5 nm or more.

[0095] 図 6 (a)及び (b)は、横軸に熱拡散処理前の HfSiO膜 403の膜厚をとり、縦軸にトラ ンジスタのオン電流 (Ion)を反転容量で規格ィ匕した値の割合をとつて、 HfSiO力もな るゲート絶縁膜を備えた MOSFETの特性を示すグラフ図であり、 (a)は N型 MOSF ETの特性を示し、（b)は P型 MOSFETの特性を示す。なお、図 6 (a)及び (b)の縦 軸は、参照用の SiONゲート絶縁膜を備えたトランジスタのオン電流の大きさを 100と し、これを基準として本第 1実施例における各サンプルのオン電流の大きさを規格ィ匕 した値の割合（％)を示すものである。 In FIGS. 6 (a) and 6 (b), the horizontal axis indicates the thickness of the HfSiO film 403 before the thermal diffusion treatment, and the vertical axis indicates the on-current (Ion) of the transistor in terms of the inversion capacity. FIG. 4 is a graph showing the characteristics of a MOSFET having a gate insulating film that also has an HfSiO force by taking a ratio of the values, where (a) shows the characteristics of an N-type MOSFET and (b) shows the characteristics of a P-type MOSFET. Show. The vertical axis in FIGS. 6 (a) and 6 (b) indicates the magnitude of the on-state current of the transistor provided with the SiON gate insulating film for reference as 100, and each sample in the first embodiment is based on this value. 3 shows the ratio (%) of the value obtained by standardizing the magnitude of the on-current of FIG.

[0096] 図 6 (a)及び (b)に示すように、 Hf SiO膜 403が薄くなるに従ってトランジスタの特性 が向上した。具体的には、 N型 MOSFETでも HfSiO膜 403の膜厚を 2. Onm以下と することで SiON膜をゲート絶縁膜としたトランジスタの 90%程度の特性を実現して おり、 Hf SiO膜 403の膜厚が 1. 5nmのときに、最も優れた特性が得られた。また、下 地層 402の膜厚依存性に関しても、下地層 402の膜厚が 1. 5nm以上になると、オン 電流が著しく増加した。 As shown in FIGS. 6A and 6B, the characteristics of the transistor were improved as the HfSiO film 403 became thinner. Specifically, even with an N-type MOSFET, by setting the thickness of the HfSiO film 403 to 2.Onm or less, about 90% of the characteristics of a transistor using a SiON film as a gate insulating film are realized. The best properties were obtained when the film thickness was 1.5 nm. Regarding the thickness dependence of the underlayer 402, when the thickness of the underlayer 402 was 1.5 nm or more, the on-state current was significantly increased.

[0097] 次に、これらの特性改善が見られた成膜条件の試料について、熱処理前後の表面 組成を X線光電子分光 (XPS)法で調べた。その結果、下地層 402と HfSiO膜 403と の間で界面シリケート反応が進行し、即ち、 HfSiO膜 403から下地層 402への金属 の拡散が進行し、最表層の HfSiO組成が変化して Si濃度が増加して 、ることを確認 した。つまり、金属拡散源である HfSiO層 403が 2. Onm以下、好ましくは 1. 5nm以 下の場合に、下地層 402との反応が十分に進行し、未反応領域が残されないことが 明らかとなった。[0097] Next, with respect to the sample under the film forming conditions in which these characteristics were improved, the surface before and after the heat treatment was measured. The composition was examined by X-ray photoelectron spectroscopy (XPS). As a result, an interfacial silicate reaction proceeds between the underlayer 402 and the HfSiO film 403, that is, diffusion of metal from the HfSiO film 403 to the underlayer 402 progresses, and the HfSiO composition of the outermost layer changes, thereby increasing the Si concentration. Increased. In other words, when the HfSiO layer 403, which is a metal diffusion source, is 2.Onm or less, preferably 1.5 nm or less, the reaction with the underlayer 402 sufficiently proceeds and no unreacted region is left. Was.

[0098] また、トランジスタの製造時にはドーパント活性ィ匕のための熱処理 (通常、 1000°C 以上の温度）を行うため、下地層 402への金属の拡散がさらに進む。このときにシリコ ン基板 401まで多量の金属元素が拡散しない条件、即ち、ゲート絶縁膜 406とシリコ ン基板 401との界面にシリコン酸化膜からなる層が残存する条件は、熱処理前の下 地層 402の膜厚が 1. Onm以上、好ましくは 1. 5nm以上であった。 [0098] In addition, since a heat treatment (usually at a temperature of 1000 ° C or higher) for dopant activation is performed during the manufacture of the transistor, diffusion of the metal into the base layer 402 further proceeds. At this time, the condition under which a large amount of metal element does not diffuse to the silicon substrate 401, that is, the condition under which a layer made of a silicon oxide film remains at the interface between the gate insulating film 406 and the silicon substrate 401 is determined by the lower layer 402 before the heat treatment. Had a thickness of 1. Onm or more, and preferably 1.5 nm or more.

[0099] (第 2実施例） [0099] (Second embodiment)

前述の第 1実施例においては、下地層 402として、主として物理膜厚が 0. 6乃至 1 . 8nmのシリコン熱酸ィ匕膜を作製したが、本第 2実施例においては、下地層 402とし てシリコン酸窒化膜を作製した。 In the first embodiment described above, a silicon thermal oxidation film having a physical thickness of 0.6 to 1.8 nm was mainly produced as the underlayer 402, but in the second embodiment, the underlayer 402 was used. To produce a silicon oxynitride film.

[0100] 第 1実施例と同様に、シリコン基板 401を洗浄した後、シリコン熱酸化膜を形成した 。これらのシリコン酸ィ匕膜を窒素プラズマに曝すことにより、シリコン熱酸ィ匕膜中に約 5 %の窒素を導入してシリコン酸窒化膜である下地層 402を形成した。その後、第 1実 施例と同様の条件で HfSiO層 403を堆積させ、熱処理を施して、高誘電率のゲート 絶縁膜 406を作製した。 As in the case of the first embodiment, after cleaning the silicon substrate 401, a silicon thermal oxide film was formed. By exposing these silicon oxide films to nitrogen plasma, about 5% of nitrogen was introduced into the silicon thermal oxide films to form an underlayer 402 which was a silicon oxynitride film. Thereafter, an HfSiO layer 403 was deposited under the same conditions as in the first embodiment, and a heat treatment was performed to produce a gate insulating film 406 having a high dielectric constant.

[0101] これらのゲート絶縁膜 406を用いて試作した MOSFETの特性を評価した結果、酸 化膜換算膜厚は窒素を導入しない下地層 402を用いた場合に比べて平均で約 0. 0 5nm薄くなつた。さらに C V特性のヒステリシスおよび Ion特性は窒素導入で差異が 見られず、図 5 (a)及び (b)並びに図 6 (a)及び (b)に示したものと同様の結果が得ら れた。 [0101] As a result of evaluating the characteristics of the MOSFETs prototyped using these gate insulating films 406, the equivalent oxide film thickness was about 0.05 nm on average compared to the case where the underlayer 402 without introducing nitrogen was used. It's thin. Furthermore, there was no difference in the hysteresis and Ion characteristics of the CV characteristics with the introduction of nitrogen, and the same results as those shown in Figs. 5 (a) and (b) and Figs. 6 (a) and (b) were obtained. .

[0102] (第 3実施例） [0102] (Third embodiment)

前述の第 1実施例と同様の工程により、シリコン酸ィ匕膜からなる下地層 402上に金

断面 TEMによる構造解析の結果、この HfSiO膜 403を形成する HfSiOは、 800°C以下 の熱処理では結晶化しないが、 1000°Cの熱処理では結晶化するものであることを確 piひし/こ οBy the same steps as in the first embodiment described above, a gold layer is formed on the underlayer 402 made of a silicon oxide film.

cross section As a result of TEM structural analysis, it was confirmed that HfSiO forming the HfSiO film 403 does not crystallize by heat treatment at 800 ° C or lower, but crystallizes by heat treatment at 1000 ° C.

[0103] 本第 3実施例においては、シリコン熱酸ィ匕膜からなる下地層 402上に HfSiO膜 40 3を堆積させた後、アンモニア又は水素雰囲気中において 600°Cの温度に 30乃至 6 0分間保持する長時間熱処理を行い、その後、 1000°Cの温度に 1秒間保持する短 時間熱処理を実施した。 In the third embodiment, after depositing the HfSiO film 403 on the underlayer 402 made of the silicon thermal oxidation film, the temperature is raised to a temperature of 600 ° C. for 30 to 60 ° C. in an ammonia or hydrogen atmosphere. A long-term heat treatment was performed for a period of 1 minute, followed by a short-time heat treatment for 1 second at a temperature of 1000 ° C.

[0104] このァニール条件を採用したデバイスについて界面準位密度を評価した結果、 80 0°Cで処理を施した第 1実施例の結果に比べて、欠陥密度を 30%低減することがで きた。 [0104] As a result of evaluating the interface state density of the device adopting the annealing condition, the defect density was reduced by 30% as compared with the result of the first example in which the treatment was performed at 800 ° C. .

[0105] 上述の第 1乃至第 3実施例では、金属拡散源として HfSiO膜 403を用いたが、本 発明では、ゲート絶縁膜 406としてのシリケ一ト膜を構成する金属元素として、 Zr、 Hf 、 Ta、 Al、 Ti、 Nb、 Sc、 Y、 La、 Ce、 Pr、 Nd、 Sm、 Eu、 Gd、 Tb、 Dy、 Ho、 Er、 Tm 、 Yb、 Luのいずれか 1つ以上の元素を金属拡散源として用いても高品質ゲート絶縁 膜の作製が可能であった。なお、金属化合物層に A1元素を含有する場合には、ゲー ト絶縁膜は金属アルミネートとなる。また、シリコン (Si)元素を含有したシリケート膜に 代えて、上述の金属元素と酸素のみ力 構成される金属酸ィ匕物膜を金属供給源とし て用いることも可能である。 In the first to third embodiments described above, the HfSiO film 403 is used as a metal diffusion source. However, in the present invention, Zr, Hf is used as a metal element constituting the silicate film as the gate insulating film 406. , Ta, Al, Ti, Nb, Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu Even when used as a diffusion source, a high-quality gate insulating film could be produced. When the metal compound layer contains the A1 element, the gate insulating film is made of metal aluminate. Further, instead of the silicate film containing the silicon (Si) element, a metal oxide film composed only of the above-described metal element and oxygen can be used as a metal supply source.

[0106] (第 4実施例） (Fourth Embodiment)

本第 4実施例においては、金属拡散源として Hf窒化物 (HfN)膜を金属化合物層 として用いた。シリコン基板を洗浄した後に、熱酸化処理を施し、下地層として物理膜 厚が 1. 8nmのシリコン熱酸ィ匕膜を形成した。このシリコン熱酸ィ匕膜の表面に反応性 スパッタリング法により HfN膜を 0. 5nm又は 1. Onm堆積した。 HfN膜の形成は、タ 一ゲットとして金属 Hfターゲットを使用し、スパッタガス (反応ガス）としてアルゴンと窒 素の混合ガスと使用して成膜した。その後、酸素雰囲気中で温度が 500°Cの熱処理 を施すことにより、 HfN膜に酸素を供給するのと同時に、下地層に Hf金属元素を拡 散させた。次に、窒素雰囲気中において 800°Cの温度で熱処理を施し、下地層への 金属拡散及び膜の緻密化を促進させた。その後、さらに熱処理を行うことにより、窒 素の大部分は膜外に放出され、最終的な HfSiON膜中の窒素濃度は 5%前後とな つた。その後、この HfSiON膜をゲート絶縁膜とした MOSFETを作製した。In the fourth embodiment, an Hf nitride (HfN) film was used as a metal diffusion layer as a metal diffusion source. After cleaning the silicon substrate, a thermal oxidation treatment was performed to form a silicon thermal oxidation film having a physical film thickness of 1.8 nm as an underlayer. An HfN film was deposited to a thickness of 0.5 nm or 1. Onm on the surface of the silicon thermal oxidation film by a reactive sputtering method. The HfN film was formed using a metal Hf target as a target and a mixed gas of argon and nitrogen as a sputtering gas (reaction gas). Thereafter, a heat treatment at a temperature of 500 ° C. was performed in an oxygen atmosphere to supply oxygen to the HfN film and simultaneously diffuse the Hf metal element into the underlayer. Next, a heat treatment was performed at a temperature of 800 ° C. in a nitrogen atmosphere to promote metal diffusion into the underlayer and densification of the film. Thereafter, a further heat treatment is performed to Most of the element was released outside the film, and the final nitrogen concentration in the HfSiON film was around 5%. After that, a MOSFET using this HfSiON film as a gate insulating film was fabricated.

[0107] このようにして形成した MOSFETにつ ヽて、酸化膜換算膜厚を評価した。その結 果、 HfN膜厚が 0. 5nmの条件では酸ィ匕膜換算膜厚が 1. 6nm、 HfN膜厚が 1. On mの条件では酸ィ匕膜換算膜厚が 1. 8nmとなった。特に、 HfN膜厚が 0. 5nmの条 件の結果においては、 Hf金属元素が下地層中に拡散したことにより高誘電率化が 進んだため、初期のシリコン熱酸化膜の電気膜厚 (酸化膜換算膜厚)よりも熱処理後 における HfSiON膜の酸ィ匕膜換算膜厚の方が薄くなつた。 For the MOSFET thus formed, the equivalent oxide thickness was evaluated. As a result, when the HfN film thickness was 0.5 nm, the equivalent oxide film thickness was 1.6 nm, and when the HfN film thickness was 1. On m, the equivalent oxide film thickness was 1.8 nm. Was. In particular, under the condition that the HfN film thickness is 0.5 nm, since the Hf metal element diffused into the underlayer and the dielectric constant was increased, the electrical film thickness of the initial silicon thermal oxide film (oxidation The equivalent film thickness of the HfSiON film after the heat treatment was smaller than the equivalent film thickness).

[0108] これらのデバイスについて、 HfSiONからなるゲート絶縁膜とシリコン基板との界面 に存在する電気的欠陥 (界面欠陥密度)、及びデバイス動作に伴う閾値電圧シフトか ら見積った素子寿命 (絶縁膜信頼性)を評価した。その結果、 HfN膜厚を 0. 5nmと して作製したデバイスにおいては、 HfN膜厚を 1. Onmとして作製したものと比較して 界面欠陥密度を 1Z2未満に低減でき、また素子寿命 (信頼性)を 10倍以上に改善 できた。さら〖こ、トランジスタの動作電圧内での容量 電圧特性 (C V特性)のヒステリ シスを 5mV以下とすることができた。 [0108] For these devices, the element lifetime (insulating film reliability) estimated from the electrical defects (interface defect density) existing at the interface between the gate insulating film made of HfSiON and the silicon substrate, and the threshold voltage shift accompanying device operation Was evaluated. As a result, in devices fabricated with an HfN film thickness of 0.5 nm, the interface defect density can be reduced to less than 1Z2 compared to devices fabricated with an HfN film thickness of 1.Onm, and the device lifetime (reliability) ) Was improved more than 10 times. Furthermore, the hysteresis of the capacitance-voltage characteristics (CV characteristics) within the operating voltage of the transistor could be reduced to 5 mV or less.

[0109] 従って、デバイス設計上、リーク電流低減を優先する場合には、 HfN膜の堆積膜厚 を 1. Onm程度としたシリケート成膜が効果的であり、デバイス信頼性を優先する場合 には、 HfNの堆積膜厚を 0. 5nmとすることが有効であることがわ力つた。 [0109] Therefore, when priority is given to reducing leakage current in device design, silicate film formation with an HfN film thickness of about 1. Onm is effective. It has been found that it is effective to set the deposited film thickness of HfN to 0.5 nm.

[0110] (第 5実施例） [0110] (Fifth embodiment)

上述の第 1乃至第 4実施例のように、金属拡散源となる金属化合物層 403が金属 酸化物、金属酸窒化物、金属シリケート又は金属アルミネートからなる場合には、物 理膜厚を 2. Onm以下、好ましくは 1. 5nm以下に設定することにより、金属化合物層 403に下地層 402との未反応部分を残さないようにできた。また、金属化合物層 403 が金属窒化物力 なる場合には、物理膜厚を 1. Onm以下、好ましくは 0. 6nm以下 に設定することにより、金属化合物層 403に下地層 402との未反応部分を残さないよ うにできた。従って、このような条件において、電気特性に優れたゲート絶縁膜 406を 作製することができた。これに対して、本第 5実施例においては、金属拡散源として 厚い HfSiO膜を形成し、熱処理後に、 HfSiO膜の未反応領域を剥離する製造方法 を採用した。図 7 (a)乃至 (d)は、本第 5実施例に係る半導体装置の製造方法をその 工程順に示す断面図である。When the metal compound layer 403 serving as a metal diffusion source is made of a metal oxide, a metal oxynitride, a metal silicate or a metal aluminate as in the above-described first to fourth embodiments, the physical film thickness is set to 2 By setting it to Onm or less, preferably 1.5 nm or less, it was possible to prevent the metal compound layer 403 from leaving unreacted portions with the underlayer 402. When the metal compound layer 403 has a metal nitride property, the unreacted portion of the metal compound layer 403 with the underlayer 402 is set by setting the physical film thickness to 1.Onm or less, preferably 0.6 nm or less. I could not leave it. Therefore, under such conditions, a gate insulating film 406 having excellent electric characteristics could be manufactured. On the other hand, in the fifth embodiment, a thick HfSiO film is formed as a metal diffusion source, and after heat treatment, an unreacted region of the HfSiO film is separated. It was adopted. 7A to 7D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the fifth embodiment in the order of steps.

[0111] 先ず、図 7 (a)に示すように、シリコン基板 701上に物理膜厚が 1. 8nmのシリコン熱 酸化膜を形成し、下地層 702とした。次に、図 7 (b)に示すように、この下地層 702上 に、 CVD法により、物理膜厚が 4. Onmの HfSiO膜 703を堆積させた。 First, as shown in FIG. 7A, a silicon thermal oxide film having a physical film thickness of 1.8 nm was formed on a silicon substrate 701 to form an underlayer 702. Next, as shown in FIG. 7B, an HfSiO film 703 having a physical thickness of 4. Onm was deposited on the underlayer 702 by a CVD method.

[0112] 次に、図 7 (c)に示すように、窒素雰囲気中で温度が 900°Cの熱処理を行い、界面 シリケート反応を進行させてゲート絶縁膜 704を形成した。このとき、 HfSiO膜 703の 下部は、シリコン熱酸ィ匕膜からなる下地層 702と反応してシリケ一トイ匕し、ゲート絶縁 膜 704となったが、 HfSiO膜 703の上部は反応せずに残存した。以下、この残存部 分を未反応 Hf SiO領域 705と!ヽぅ。この未反応 Hf SiO領域 705の物理膜厚は 3nm であった。 Next, as shown in FIG. 7 (c), a heat treatment was performed at a temperature of 900 ° C. in a nitrogen atmosphere, and an interface silicate reaction was allowed to proceed to form a gate insulating film 704. At this time, the lower portion of the HfSiO film 703 reacts with the underlying layer 702 made of a silicon thermal oxidation film to form a gate insulating film 704, but the upper portion of the HfSiO film 703 does not react. It remained. Hereinafter, this remaining portion is referred to as unreacted Hf SiO region 705 !! The physical thickness of the unreacted Hf SiO region 705 was 3 nm.

[0113] 次に、図 7 (d)に示すように、希釈フッ酸溶液又はアンモニア過酸化水素水溶液を 用いたウエットエッチングにより、未反応 HfSiO領域 705を剥離して除去した。次に、 ゲート絶縁膜 704の膜質改善を目的として、希釈酸素雰囲気中において、温度が 85 0°C、時間が 30秒間の熱処理を施した。 Next, as shown in FIG. 7 (d), the unreacted HfSiO region 705 was peeled off and removed by wet etching using a diluted hydrofluoric acid solution or an aqueous ammonia hydrogen peroxide solution. Next, in order to improve the film quality of the gate insulating film 704, a heat treatment was performed in a diluted oxygen atmosphere at a temperature of 850 ° C. for 30 seconds.

[0114] 次に、未反応 Hf SiO領域 705を剥離する前の絶縁膜、及び未反応 Hf SiO領域 70 5を剥離し熱処理を施した後のゲート絶縁膜 704につ 、て、 C V測定力もヒステリシ ス幅を比較した。 Next, the CV measurement force of the insulating film before the unreacted Hf SiO region 705 was stripped and the gate insulating film 704 after the unreacted Hf SiO region 705 was stripped and heat-treated were also reduced in hysteresis. Widths were compared.

[0115] その結果、未反応 Hf SiO領域 705が残存した Hf SiO膜にお!、ては、ヒステリシスが 約 lOOmVであった。一方、未反応 Hf SiO領域 705を剥離したゲート絶縁膜 706に おいては、ヒステリシスが 5mV程度であった。このように、電気的欠陥（電荷トラップ） が多く存在する未反応 HfSiO領域 705を除去することにより、上述の第 1乃至第 4実 施例で示したような、電気特性が優れたゲート絶縁膜 704を形成することができた。 As a result, the hysteresis was about 100 mV in the Hf SiO film in which the unreacted Hf SiO region 705 remained. On the other hand, in the gate insulating film 706 from which the unreacted Hf SiO region 705 was stripped, the hysteresis was about 5 mV. As described above, by removing the unreacted HfSiO region 705 where many electric defects (charge traps) exist, the gate insulating film having excellent electric characteristics as shown in the above-described first to fourth embodiments. 704 could be formed.

[0116] なお、本発明は、上述の各実施形態及び実施例に限定されず、本発明の技術思 想の範囲内において、各実施形態及び実施例が適宜変更され得ることは明らかであ る。また、上記構成部材の数、位置、形状等は上述の各実施形態及び実施例に限 定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。 [0116] It should be noted that the present invention is not limited to the above-described embodiments and examples, and it is clear that the embodiments and examples can be appropriately modified within the scope of the technical idea of the present invention. . Further, the number, position, shape, and the like of the above-mentioned constituent members are not limited to the above-described embodiments and examples, and can be set to numbers, positions, shapes, and the like suitable for carrying out the present invention.

産業上の利用可能性 本発明は、ゲート絶縁膜を備えた半導体装置の製造方法に好適に利用することが できる。Industrial applicability INDUSTRIAL APPLICATION This invention can be utilized suitably for the manufacturing method of the semiconductor device provided with the gate insulating film.

Claims

Translated fromJapanese

請求の範囲 The scope of the claims [1] ゲート電極と基板とを電気的に絶縁するゲート絶縁膜を備えた半導体装置の製造方 法であって、前記基板上にシリコンを含有する下地層を形成する下地層形成工程と 、前記下地層上に金属化合物力 なる金属化合物層を堆積させる金属化合物層堆 積工程と、前記下地層及び前記金属化合物層を熱処理することにより、前記下地層 及び前記金属化合物層からゲート絶縁膜を形成するゲート絶縁膜形成工程と、を有 することを特徴とする半導体装置の製造方法。 [1] A method for manufacturing a semiconductor device provided with a gate insulating film that electrically insulates a gate electrode from a substrate, comprising: a base layer forming step of forming a silicon-containing base layer on the substrate; Forming a gate insulating film from the underlayer and the metal compound layer by subjecting the underlayer and the metal compound layer to a heat treatment by depositing a metal compound layer on the underlayer; A method of manufacturing a semiconductor device, comprising: [2] 前記ゲート絶縁膜形成工程において、前記下地層と前記基板との界面には、前記金 属化合物層に含まれる金属元素を拡散させな!ヽことを特徴とする請求項 1に記載の 半導体装置の製造方法。 2. The method according to claim 1, wherein, in the step of forming the gate insulating film, a metal element contained in the metal compound layer is not diffused at an interface between the base layer and the substrate. A method for manufacturing a semiconductor device. [3] 前記ゲート絶縁膜形成工程において、前記金属化合物層の表面が露出した状態で [3] In the gate insulating film forming step, a state in which a surface of the metal compound layer is exposed、前記下地層及び前記金属化合物層を熱処理することを特徴とする請求項 1又は 2 に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the underlayer and the metal compound layer are heat-treated.[4] 前記基板には、シリコン基板、ゲルマニウム基板、又はシリコンとゲルマニウムとから なる半導体基板を用いることを特徴とする請求項 1乃至 3のいずれか 1項に記載の半 導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the substrate is a silicon substrate, a germanium substrate, or a semiconductor substrate made of silicon and germanium. [5] 前記ゲート絶縁膜形成工程の後に、ゲート電極を形成する工程を有することを特徴と する請求項 1乃至 4のいずれか 1項に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a gate electrode after the step of forming the gate insulating film.[6] 前記ゲート絶縁膜形成工程は、前記下地層中に前記金属化合物層に含まれる金属 元素を拡散させる工程であることを特徴とする請求項 1乃至 5のいずれか 1項に記載 の半導体装置の製造方法。6. The semiconductor according to claim 1, wherein the step of forming the gate insulating film is a step of diffusing a metal element contained in the metal compound layer into the underlayer. Device manufacturing method.[7] 前記ゲート絶縁膜形成工程は、前記金属化合物層中に前記下地層に含まれるシリコ ン元素を拡散させる工程であることを特徴とする請求項 1乃至 5のいずれか 1項に記 載の半導体装置の製造方法。7. The method according to claim 1, wherein the step of forming the gate insulating film is a step of diffusing a silicon element contained in the underlayer into the metal compound layer. Manufacturing method of a semiconductor device.[8] 前記下地層は、シリコン酸ィ匕物又はシリコン酸窒化物からなることを特徴とする請求 項 1乃至 7のいずれか 1項に記載の半導体装置の製造方法。[8] The method of manufacturing a semiconductor device according to any one of claims 1 to 7, wherein the underlayer is made of a silicon nitride or a silicon oxynitride.[9] 前記下地層の膜厚は、 1. Onm以上であることを特徴とする請求項 1乃至 8のいずれ 力 1項に記載の半導体装置の製造方法。9. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness of the underlayer is 1. Onm or more.[10] 前記下地層の膜厚は、 1. 5nm以上であることを特徴とする請求項 9に記載の半導体 装置の製造方法。10. The method for manufacturing a semiconductor device according to claim 9, wherein the thickness of the underlayer is 1.5 nm or more. [11] 前記金属ィ匕合物層は、 Zr、 Hf、 Ta、 Al、 Ti、 Nb、 Sc、 Y、 La、 Ce、 Pr、 Nd、 Sm、 E u、 Gd、 Tb、 Dy、 Ho、 Er、 Tm、 Yb及び Luからなる群から選択された 1種又は 2種 以上の金属元素を含有することを特徴とする請求項 1乃至 10のいずれか 1項に記載 の半導体装置の製造方法。 [11] The metal conjugate layer is made of Zr, Hf, Ta, Al, Ti, Nb, Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er The method according to any one of claims 1 to 10, further comprising one or more metal elements selected from the group consisting of, Tm, Yb, and Lu. [12] 前記金属化合物は、前記金属元素と酸素とを含む金属酸化物又は前記金属元素と 窒素とを含む金属窒化物であることを特徴とする請求項 11に記載の半導体装置の 製造方法。 12. The method according to claim 11, wherein the metal compound is a metal oxide containing the metal element and oxygen or a metal nitride containing the metal element and nitrogen. [13] 前記金属酸化物は、前記金属元素と酸素のみからなる化合物、前記金属元素と酸 素と窒素とからなる金属酸窒化物、前記金属元素と酸素とシリコンとからなる金属珪 素酸化物、前記金属元素と酸素と窒素とシリコンとからなる金属珪素酸窒化物、アル ミニゥム以外の前記金属元素と酸素とアルミニウムと力 なる金属アルミニウム酸ィ匕物 [13] The metal oxide is a compound composed of only the metal element and oxygen, a metal oxynitride composed of the metal element, oxygen and nitrogen, and a metal silicon oxide composed of the metal element, oxygen and silicon A metal silicon oxynitride comprising the metal element, oxygen, nitrogen, and silicon; and a metal aluminum oxynitride comprising the metal element other than aluminum, oxygen, and aluminum.、又は、アルミニウム以外の前記金属元素とアルミニウムと酸素と窒素とからなる金属 アルミニウム酸窒化物であることを特徴とする請求項 12に記載の半導体の製造方法13. The method of manufacturing a semiconductor according to claim 12, wherein the metal is aluminum oxynitride comprising the metal element other than aluminum, aluminum, oxygen, and nitrogen.[14] 前記金属化合物層が前記金属酸ィ匕物力 なり、前記金属化合物層の膜厚が 2. On m以下であることを特徴とする請求項 12又は 13に記載の半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 12, wherein the metal compound layer is a metal oxide film, and a thickness of the metal compound layer is 2. On m or less.[15] 前記金属化合物層の膜厚が 1. 5nm以下であることを特徴とする請求項 14に記載の 半導体装置の製造方法。15. The method according to claim 14, wherein the metal compound layer has a thickness of 1.5 nm or less.[16] 前記金属化合物層の膜厚が 0. 5nm以上であることを特徴とする請求項 14又は 15 に記載の半導体装置の製造方法。16. The method for manufacturing a semiconductor device according to claim 14, wherein the thickness of the metal compound layer is 0.5 nm or more.[17] 前記金属化合物層が前記金属酸化物からなり、前記下地層の膜厚に対する前記金 属化合物層の膜厚の比の値が 1. 5以下であることを特徴とする請求項 12乃至 16の いずれか 1項に記載の半導体装置の製造方法。17. The method according to claim 12, wherein the metal compound layer is made of the metal oxide, and a value of a ratio of a film thickness of the metal compound layer to a film thickness of the underlayer is 1.5 or less. 17. The method for manufacturing a semiconductor device according to any one of 16.[18] 前記膜厚の比の値が 1. 0以下であることを特徴とする請求項 17に記載の半導体装 置の製造方法。18. The method for manufacturing a semiconductor device according to claim 17, wherein the value of the ratio of the film thickness is 1.0 or less. [19] 前記金属化合物層が前記金属酸化物からなり、前記金属化合物層の組成は、化学 量論組成力も酸素が欠損した組成であることを特徴とする請求項 12乃至 18のいず れか 1項に記載の半導体装置の製造方法。[19] The metal compound layer is made of the metal oxide, and the composition of the metal compound layer is a chemical compound. 19. The method for manufacturing a semiconductor device according to claim 12, wherein the stoichiometric composition is also a composition in which oxygen is deficient.[20] 前記ゲート絶縁膜形成工程において、熱処理時の酸ィ匕反応によって前記金属化合 物層からなる前記ゲート絶縁膜中の欠損している酸素を補償することを特徴とする請 求項 19に記載の半導体装置の製造方法。20. The method according to claim 19, wherein in the gate insulating film forming step, oxygen missing in the gate insulating film made of the metal compound layer is compensated by an oxidation reaction during heat treatment. The manufacturing method of the semiconductor device described in the above.[21] 前記金属酸化物が、前記金属珪素酸化物、前記金属珪素酸窒化物、前記金属アル ミニゥム酸ィヒ物又は前記金属アルミニウム酸窒化物であり、前記金属酸ィヒ物におけ るシリコン及びアルミニウムのうち少なくとも一方の含有率力 前記金属酸ィ匕物力 酸 素及び窒素を除いたものに対して 20乃至 40原子％であることを特徴とする請求項 1[21] The metal oxide is the metal silicon oxide, the metal silicon oxynitride, the metal aluminum oxynitride or the metal aluminum oxynitride, and the silicon in the metal oxynitride is 2. The content of at least one of aluminum and aluminum is 20 to 40 atomic% with respect to the content excluding oxygen and nitrogen. 3.3乃至 20のいずれか 1項に記載の半導体装置の製造方法。21. The method for manufacturing a semiconductor device according to any one of 3 to 20.[22] 前記金属化合物層が前記金属窒化物であり、前記金属化合物層の膜厚が 1. Onm 以下であることを特徴とする請求項 12に記載の半導体装置の製造方法。22. The method according to claim 12, wherein the metal compound layer is the metal nitride, and the thickness of the metal compound layer is 1. Onm or less.[23] 前記金属化合物層の膜厚が 0. 6nm以下であることを特徴とする請求項 22に記載の 半導体装置の製造方法。23. The method according to claim 22, wherein the thickness of the metal compound layer is 0.6 nm or less.[24] 前記ゲート絶縁膜の酸ィ匕膜換算膜厚が、金属化合物層堆積工程前の前記下地層 の酸ィ匕膜換算膜厚に比べて薄くなることを特徴とする請求項 1乃至 23のいずれか 1 項に記載の半導体装置の製造方法。24. The oxidized film equivalent thickness of the gate insulating film is smaller than the oxidized film equivalent thickness of the underlayer before the metal compound layer deposition step. 13. The method for manufacturing a semiconductor device according to claim 1.[25] 前記金属化合物層堆積工程は、前記下地層上に、前記金属化合物として、ハフニゥ ム窒化物を 1. Onm以下の膜厚に堆積させる工程であることを特徴とする請求項 1乃 至 24の 、ずれか 1項に記載の半導体装置の製造方法。[25] The metal compound layer depositing step is a step of depositing hafnium nitride as the metal compound to a thickness of 1. Onm or less on the underlayer. 24. The method for manufacturing a semiconductor device according to item 1, wherein[26] 前記金属化合物層堆積工程は、前記下地層上に、前記金属化合物として、ハフニゥ ム珪素酸ィ匕物又はハフニウム珪素酸窒化物を 1. 5nm以下の膜厚に堆積させる工程 であることを特徴とする請求項 1乃至 24のいずれか 1項に記載の半導体装置の製造 方法。[26] The metal compound layer depositing step is a step of depositing hafnium silicon oxynitride or hafnium silicon oxynitride as the metal compound on the underlayer to a thickness of 1.5 nm or less. The method for manufacturing a semiconductor device according to claim 1, wherein the method comprises: [27] 前記ゲート絶縁膜形成工程は、前記金属化合物層を構成する金属化合物の結晶化 温度よりも低温で熱処理する低温熱処理工程を有することを特徴とする請求項 1乃 至 26のいずれか 1項に記載の半導体装置の製造方法。 27. The method according to claim 1, wherein the gate insulating film forming step includes a low-temperature heat treatment step of performing a heat treatment at a temperature lower than a crystallization temperature of a metal compound constituting the metal compound layer. 13. The method for manufacturing a semiconductor device according to item 13. [28] 前記ゲート絶縁膜形成工程は、前記低温熱処理工程の後に、前記結晶化温度よりも 高温で熱処理する高温熱処理工程を有することを特徴とする請求項 27に記載の半 導体装置の製造方法。[28] In the gate insulating film forming step, the crystallization temperature is lower than the crystallization temperature after the low-temperature heat treatment step. 28. The method of manufacturing a semiconductor device according to claim 27, further comprising a high-temperature heat treatment step of performing heat treatment at a high temperature. [29] 前記ゲート絶縁膜形成工程において、熱処理の少なくとも一部を還元性雰囲気中に おいて行うことを特徴とする請求項 1乃至 28のいずれか 1項に記載の半導体装置の 製造方法。 29. The method of manufacturing a semiconductor device according to claim 1, wherein in the gate insulating film forming step, at least a part of the heat treatment is performed in a reducing atmosphere. [30] 前記還元性雰囲気が水素雰囲気又はアンモニア雰囲気であることを特徴とする請求 項 29に記載の半導体装置の製造方法。 30. The method according to claim 29, wherein the reducing atmosphere is a hydrogen atmosphere or an ammonia atmosphere.[31] 前記ゲート絶縁膜形成工程において、前記金属化合物層の最上部の組成が前記金 属化合物層堆積工程後の組成と異なるまで熱処理することを特徴とする請求項 1乃 至 30のいずれか 1項に記載の半導体装置の製造方法。31. The method according to claim 1, wherein in the step of forming the gate insulating film, heat treatment is performed until the composition at the top of the metal compound layer is different from the composition after the metal compound layer deposition step. 2. The method for manufacturing a semiconductor device according to item 1.[32] 前記ゲート絶縁膜形成工程において、前記金属化合物層に前記下地層と未反応の 領域を残留させ、この未反応の領域を剥離する未反応領域剥離工程をさらに有する ことを特徴とする請求項 1乃至 30のいずれか 1項に記載の半導体装置の製造方法。32. The gate insulating film forming step, further comprising an unreacted region removing step of leaving an unreacted region with the underlayer in the metal compound layer and removing the unreacted region. 31. The method for manufacturing a semiconductor device according to any one of items 1 to 30.[33] 前記未反応領域剥離工程は、フッ酸溶液又はアンモニア過酸ィ匕水素水溶液を用い て前記未反応の領域を剥離する工程であることを特徴とする請求項 32に記載の半 導体装置の製造方法。33. The semiconductor device according to claim 32, wherein the unreacted region removing step is a step of removing the unreacted region using a hydrofluoric acid solution or an aqueous solution of ammonium peroxide. Manufacturing method. [34] 前記未反応領域剥離工程の後に、さらに熱処理を行う工程を有することを特徴とする 請求項 32又は 33に記載の半導体装置の製造方法。 34. The method of manufacturing a semiconductor device according to claim 32, further comprising a step of performing a heat treatment after the unreacted region peeling step.