認為，於包含井層與障壁層交替積層而成之多重量子井構造之活性層的半導體發光元件中，藉由對障壁層摻雜n型雜質，能減小發光元件之電阻而降低順向電壓。然而，若障壁層之n型雜質濃度增高，則從p側之半導體層供給之電洞於活性層之靠近p側之半導體層之井層中容易大量消耗。結果，電洞不易被供給至活性層之靠近中央之井層，故而存在不易提高發光效率之問題。
本發明之發明係基於上述見解進行悉心研究後而完成，其旨在調整障壁層之n型雜質濃度而提高整體之發光效率。
作為有效發揮該功能之具體的活性層之構成，具有包含井層及障壁等之複數個積層部，井層包含位於n側氮化物半導體層側之複數個第1井層、及位於p側氮化物半導體層側之複數個第2井層，複數個障壁層各自包含第1障壁層、及較第1障壁層更位於靠近p側氮化物半導體層側之第2障壁層。
第1障壁層含有n型雜質。關於該第1障壁層之n型雜質濃度，位於第1井層之間之第1障壁層之n型雜質濃度高於位於第2井層之間之第1障壁層之n型雜質濃度。而且，第2障壁層含有濃度低於第1障壁層之n型雜質。
關於該等第1障壁層與第2障壁層之n型雜質濃度之關係，設定為，位於第1井層之間之第1障壁層之n型雜質濃度與第2障壁層之n型雜質濃度之差大於位於第2井層之間之第1障壁層之n型雜質濃度與第2障壁層之n型雜質濃度之差。藉由如此設定n型雜質濃度，容易將電洞供給至活性層之靠近中央之井層。結果，於活性層之靠近中央之井層能高效地使電子與電洞再結合，故而，能增加容易有助於發光之井層，因此能改善發光效率。而且，能抑制半導體層之結晶性之惡化，故而能改善發光效率。
以下，將更詳細地說明具體實施方式。再者，後述之本實施方式之氮化物半導體發光元件中，作為氮化物半導體，可列舉III-V族氮化物半導體(InXAlYGa1-X-YN(0≦X，0≦Y，X+Y≦1))，可於III族元素之一部分使用B，亦可為將V族元素之N之一部分以P、As、Sb取代而得之混晶。該等氮化物半導體層例如可藉由有機金屬氣相沈積法(MOCVD)、氫化物氣相沈積法(HVPE)、分子束磊晶沈積法(MBE)等方法形成。
而且，作為本實施方式之氮化物半導體發光元件，係以活性層中具有含有較多In之井層之發光峰值波長為500nm以上的氮化物半導體發光元件(例如，InGaN構成之井層中，為In之比率為20.0~28.0%左右之發出綠色的發光元件)為例示進行說明。再者，發光峰值波長並不限於上述波長。而且，本說明書中，當使用數字記載為A~B時，數字為A之情形及數字為B之情形亦包含在內。
-氮化物半導體發光元件-<<第1實施方式>>以下，參照圖1及圖2對本發明之第1實施方式之氮化物半導體發光元件進行說明。本實施方式之氮化物半導體發光元件100包含基板1、設於基板1上之n側氮化物半導體層10、p側氮化物半導體層20、及位於n側氮化物半導體層10與p側氮化物半導體層20之間之活性層5。n側氮化物半導體層10包含基底層2、n側接觸層3及n側超晶格層4。p側氮化物半導體層20包含p型障壁層6及p側接觸層7。首先，說明本發明之氮化物半導體發光元件中之活性層5，之後，對於基板1、n側氮化物半導體層10、及p側氮化物半導體層20依序進行詳細說明。
(活性層5)活性層5包含具有井層及障壁層之複數個積層部5bw。圖2之實施方式中，例示出具備4個積層部5bw的積層構造，該積層部5bw於障壁層上積層有井層。
井層例如可使用含有In之氮化物半導體，藉由適當設定In組成比，能發出藍~綠色光。例如，當使用InXAlYGa1-X-YN(0≦X，0≦Y，X+Y≦1)時，藉由使In組成比x達到所需量，能使氮化物半導體發光元件之發光峰值波長處於430nm~570nm之範圍，例如用於發出綠色光之500nm~570nm之範圍。
活性層5中之井層(參照圖2)包含位於n側氮化物半導體層10側之複數個第1井層5w1(圖示例中為2個)、及較複數個第1井層5w1更位於靠近p側氮化物半導體層20側之複數個第2井層5w2(圖示例中為2個)。再者，為了抑制第1井層5w1及第2井層5w2中InGaN之分解，可於各井層之上積層中間層5c。
第1井層5w1可為與較第1井層5w1更位於靠近p側氮化物半導體層20側之井層相比對發光之幫助受到抑制的層。第1井層5w1之膜厚例如設定為0.5~4.0nm之範圍，較佳為1.0~2.5nm之範圍，更佳為1.2~1.9nm之範圍。圖2所示之實施方式中，設為1.6nm。
第2井層5w2係使經由第1井層5w1供給之電子與由p側氮化物半導體層20供給之電洞高效地再結合後以高輸出發光之層。第2井層5w2可較第1井層5w1厚。藉由使第2井層5w2較第1井層5w1厚，能使大量電子與電洞在易於幫助發光之第2井層中再結合。第2井層5w2之膜厚設定為例如1.5~5.5nm之範圍，較佳為2.0~4.0nm之範圍，更佳為2.5~3.2nm之範圍。圖2所示之實施方式中，設為3.0nm。
活性層5之障壁層係由可將載子封閉於井層之材料構成，例如，可由帶隙較井層更寬之GaN、InGaN或AlGaN等構成。障壁層構成為，位於被井層夾住之位置，且包括位於n側氮化物半導體層10側之第1障壁層5b1、及較第1障壁層5b1更位於靠近p側氮化物半導體層20側之第2障壁層5b2。
第1障壁層5b1含有n型雜質。第1障壁層5b1因含有n型雜質，故而能降低發光元件之順向電壓。n型雜質例如可包含Si或Ge，本實施方式中包含Si。關於該第1障壁層5b1之n型雜質濃度，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度高於位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度。位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度設定為例如1.0×1017~1.0×1019/cm3之範圍，較佳為3.0×1017~5.0×1018/cm3之範圍，更佳為5.0×1017~2.0×1018/cm3之範圍，位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度可設定於例如1.0×1017~1.0×1019/cm3之範圍，較佳為3.0×1017~5.0×1018/cm3之範圍，更佳為4.0×1017~1.0×1018/cm3之範圍。於作為一例所示之圖2之實施方式中，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度為1.3×1018/cm3，位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度為8.8×1017/cm3。
進而，位於第1井層5w1之間之第1障壁層5b1之膜厚可較位於第2井層5w2之間之第1障壁層5b1之膜厚更厚。藉由使位於第1井層5w1之間之第1障壁層5b1之膜厚較位於第2井層5w2之間之第1障壁層5b1之膜厚更厚，能容易地向容易有助於發光之第2井層5w2及靠近活性層中央之井層供給電洞。位於第1井層5w1之間之第1障壁層5b1之膜厚可設定為例如5~30nm之範圍，較佳為10~25nm之範圍，更佳為14~18nm之範圍，位於第2井層5w2之間之第1障壁層5b1之膜厚可設定為例如5~30nm之範圍，較佳為6~16nm之範圍，更佳為8~11nm之範圍。於作為一例所示之圖2之實施方式中，位於第1井層5w1之間之第1障壁層5b1之膜厚為15.8nm，位於第2井層5w2之間之第1障壁層5b1之膜厚為9.5nm。
第2障壁層5b2含有n型雜質濃度低於第1障壁層5b1之n型雜質。而且，藉由使位於第1井層5w1之間之第2障壁層5b2為未摻雜之半導體層，從而能抑制位於第1井層5w1之間之第2障壁層5b2及其後形成之半導體層之結晶性之惡化。另一方面，位於第2井層5w2之間之第2障壁層5b2之n型雜質濃度可設定為例如1.0×1017~1.0×1019/cm3之範圍，較佳為2.0×1017~1.0×1018/cm3之範圍，更佳為3.0×1017~8.0×1017/cm3之範圍。於作為一例所示之圖2之實施方式中，位於第2井層5w2之間之第2障壁層5b2之n型雜質濃度為6.3×1017/cm3。再者，未摻雜之半導體層意指，當形成半導體層時不供給n型雜質氣體而形成之半導體層。因此，當形成半導體層時雖未供給n型雜質氣體但混入有反應爐內之環境中所存在之n型雜質的半導體層亦屬於未摻雜之半導體層。例如，未摻雜之半導體層係指n型雜質之濃度為1.7×1017/cm3以下者。
進而，位於第1井層5w1之間之第2障壁層5b2之膜厚可設定為例如0.5~5.0nm之範圍，較佳為0.5~1.5nm之範圍，更佳為0.5~0.8nm之範圍，位於第2井層5w2之間之第2障壁層5b2之膜厚可設定為例如0.5~5.0nm之範圍，較佳為0.5~1.5nm之範圍，更佳為0.5~0.8nm之範圍。於作為一例所示之圖2之實施方式中，位於第1井層5w1之間之第2障壁層5b2之膜厚及位於第2井層5w2之間之第2障壁層5b2之膜厚均為0.6nm。再者，膜厚並不限於該例，可彼此不同。
如此之第1障壁層5b1與第2障壁層5b2之n型雜質濃度之關係可設定為，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差大於位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差。於作為一例所示之圖2之實施方式中，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差為1.3×1018/cm3(第1障壁層：1.3×1018/cm3、第2障壁層：未摻雜半導體層)，位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差為2.5×1017/cm3(第1障壁層：8.8×1017/cm3、第2障壁層：6.3×1017/cm3)。
此處，關於設定為上述n型雜質濃度之理由，考慮到活性層之價帶之帶而進行說明。作為障壁層，於含有作為未摻雜之半導體層之障壁層的構成之價帶之帶中，因井層之能階與障壁層之能階之差大，故而電洞難以越過障壁層。結果，活性層之靠近中央之井層難以被供給電洞。
另一方面，作為位於第2井層5w2之間之障壁層，包含含有n型雜質之第1障壁層5b1及含有濃度低於第1障壁層5b1之n型雜質之第2障壁層5b2的構成之價帶之帶係於井層與障壁層之鄰接位置上能階下降，與障壁層為未摻雜之半導體層之情形相比能減小井層之能階與障壁層之能階之差。結果，電洞容易越過障壁層，故而，電子容易供給至活性層之靠近中央之井層，從而能提高發光效率。進而，藉由使位於第1井層5w1之間之障壁層中，第2障壁層5b2中所摻雜之n型雜質之量為未摻雜、或者較位於第2井層5w2之間之第2障壁層5b2更少，能抑制因半導體層中摻雜n型雜質引起之半導體層之結晶性之惡化。結果，位於第1井層之間之第1障壁層之n型雜質濃度與第2障壁層之n型雜質濃度之差大於位於第2井層之間之第1障壁層之n型雜質濃度與第2障壁層之n型雜質濃度之差。
繼而，將說明本發明之氮化物半導體發光元件之活性層5以外之構成。
(未摻雜半導體層5u)於p側氮化物半導體層20與最位於靠近該p側氮化物半導體層20之第2井層5w2之間，可設置未摻雜半導體層5u。藉由設置未摻雜半導體層5u，能防止p型雜質從p側氮化物半導體層20擴散至活性層5，從而抑制發光元件之可靠性之惡化。未摻雜半導體層5u之材料只要為能適當抑制p型雜質擴散之材料即可，從層形成之容易性之觀點出發，可使用與第1障壁層及第2障壁層相同之材料(GaN、InGaN或AlGaN等)。再者，亦可為不同的材料。未摻雜半導體層5u之膜厚可設定為例如0.5~15nm之範圍，較佳為2~10nm之範圍，更佳為4~6nm之範圍。
(基板1)基板1(參照圖1)可使用例如以C面、R面、及A面之任一面作為主面的藍寶石、尖晶石(MgAl2O4)之類的絕緣性基板。其中，當氮化物半導體發光元件100採用氮化物半導體時，較佳為使用以C面作為主面之藍寶石基板。而且，作為基板1，亦可使用SiC(包含6H、4H、3C)、ZnS、ZnO、GaAs、Si等。亦可最終並不設置基板1。
(n側氮化物半導體層10)如圖1所示，n側氮化物半導體層10從基板1側起依序包含基底層2、n側接觸層3及n側超晶格層4。n側氮化物半導體層10包含含有n型雜質之至少1個n型半導體層。n型雜質可為例如Si、Ge等。
基底層2設於基板1與n側接觸層3之間。藉由設置基底層2，能於基底層2之上表面形成高結晶性之n側接觸層3。基底層2可為例如AlGaN、GaN。再者，可於基底層2與基板1之間形成緩衝層。緩衝層係用於抑制基板1與基底層2之間之晶格失配的層，可使用例如未摻雜之AlGaN、GaN。
n側接觸層3設於基底層2之上表面，且至少一部分含有n型雜質。如圖1所示，於n側接觸層3之上表面形成有n電極8。n側接觸層3較佳為摻雜有濃度相對較高之n型雜質，以從n電極8向活性層5供給電子。n側接觸層3之n型雜質濃度可設為例如6×1018/cm3~1×1019/cm3。n側接觸層3較佳為由GaN、AlGaN、AlN、或InGaN構成。n側接觸層3亦可為積層構造，例如，可將未摻雜之GaN與摻雜有n型雜質之GaN交替積層。n側接觸層3之膜厚例如可為5μm~20μm。
n側超晶格層4設於n側接觸層3之上表面。藉由設置n側超晶格層4，能抑制n側接觸層3與活性層5之間之晶格鬆弛，從而改善活性層5之結晶性。n側超晶格層4具有晶格常數不同的半導體層交替積層而成之構造。n側超晶格層4例如包含n對單對，每一單對包含1個未摻雜之InGaN層及1個未摻雜之GaN層。n側超晶格層4之對數n可設定為例如10個~40個之範圍，較佳為15個~35個之範圍，更佳為25個~35個之範圍。
(p側氮化物半導體層20)如圖1所示，p側氮化物半導體層20從活性層5側起依序包含p型障壁層6及p側接觸層7。p側氮化物半導體層20包含含有p型雜質之至少1個p型半導體層。p型雜質可使用例如Mg等。
p型障壁層6在p側氮化物半導體層20中位於最位於靠近活性層5的位置。p型障壁層6係為了封閉電子而設的層，可由例如含有Mg等p型雜質之GaN、AlGaN等構成。p型障壁層6之帶隙能大於活性層5之第1障壁層5b1之帶隙能。作為p型障壁層6之膜厚之一例，可設為例如10nm~50nm。p型障壁層6之p型雜質濃度可設為例如2×1020/cm3~6×1020/cm3。
p側接觸層7係上表面上形成有p電極9之層。p側接觸層7可由例如含有Mg等p型雜質之GaN、AlGaN等構成。作為p側接觸層7之膜厚之一例，可設為例如10nm~150nm之厚度。
如以上說明所述，根據本實施方式之氮化物半導體發光元件100，容易將電洞供給至活性層之靠近中央之井層。結果，活性層的靠近中央的井層中亦能高效地使電子與電洞再結合，故而能改善發光效率。而且，能抑制半導體層之結晶性之惡化。
<<第2實施方式>>繼而，參照圖3說明本發明之第2實施方式。再者，省略與第1實施方式相同的構成(基板1、設於基板1上之基底層2、n側氮化物半導體層10及p側氮化物半導體層20)之說明。
第2實施方式之活性層中之井層構成為例如，如圖3所示，第1井層5w1為2個，第2井層5w2為3個。即，第2井層5w2之數量多於第1井層5w1之數量。再者，第1井層5w1及第2井層5w2之數量若滿足有助於發光之第2井層5w2之數量多於第1井層5w1之數量，則並不限於上文所述之數量。亦可為例如，第1井層5w1為5個，第2井層5w2為8個。藉由設為此種層構造，因有助於發光之第2井層5w2之數量多，故能使第2井層5w2更多地發光。
而且，本實施方式中，於最位於靠近p側氮化物半導體層20側之第1井層5w1、與最位於靠近n側氮化物半導體層10側之第2井層5w2之間，可包含第3障壁層5b3、及較第3障壁層5b3更位於靠近p側氮化物半導體層20側之第4障壁層5b4(參照圖3)。
第3障壁層5b3含有n型雜質。第3障壁層5b3之n型雜質濃度可設定為例如1.0×1017~1.0×1019/cm3之範圍，較佳為2.0×1017~1.0×1018/cm3之範圍，更佳為3.0×1017~8.0×1017/cm3之範圍。於作為一例所示之圖3之實施方式中，第3障壁層5b3之n型雜質濃度為6.3×1017/cm3。而且，第3障壁層5b3之膜厚可設定為例如5~30nm之範圍，較佳為10~20nm之範圍，更佳為13~16nm之範圍。於作為一例所示之圖3之實施方式中，第3障壁層5b3之膜厚為15.75nm。
第4障壁層5b4含有n型雜質。第4障壁層5b4之n型雜質濃度可設定為例如1.0×1017~1.0×1019/cm3之範圍，較佳為2.0×1017~1.0×1018/cm3之範圍，更佳為3.0×1017~8.0×1017/cm3之範圍。於作為一例所示之圖3之實施方式中，第4障壁層5b4之n型雜質濃度為6.3×1017/cm3。而且，第4障壁層5b4之膜厚可設定為例如0.5~5.0nm之範圍，較佳為0.5~1.5nm之範圍，更佳為0.5~0.8nm之範圍。於作為一例所示之圖3之實施方式中，第4障壁層5b4之膜厚為0.6nm。
本實施方式中，第3障壁層5b3之膜厚厚於位於第2井層5w2之間之第1障壁層5b1之膜厚。於作為一例所示之圖3之實施方式中，第3障壁層5b3之膜厚為15.8nm，相對於此，位於第2井層5w2之間之第1障壁層5b1之膜厚為9.5nm。藉由使第3障壁層5b3之膜厚厚於位於第2井層5w2之間之第1障壁層5b1之膜厚，能提高第3障壁層5b3及第3障壁層5b3之後之層之結晶性。再者，結晶性之評估可利用例如X射線繞射光譜(XRD)進行分析。作為測定對象之層，當結晶性高時會呈現出尖銳的繞射峰，當結晶性低時會呈現出較寬的繞射峰。
進而，本實施方式中，第3障壁層5b3之n型雜質濃度低於位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度。藉由使第3障壁層5b3之n型雜質濃度低於位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度，能提高第3障壁層5b3及第3障壁層5b3之後之層之結晶性。於作為一例所示之圖3之實施方式中，第3障壁層5b3之n型雜質濃度為6.3×1017/cm3，相對於此，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度為1.3×1018/cm3。再者，位於第1井層5w1之間之第2障壁層5b2較佳為未摻雜之半導體層，以便容易將電洞供給至有助於發光之第2井層5w2及活性層之靠近中央之井層。
而且，與實施方式1相同，於p側氮化物半導體層20與最位於靠近該p側氮化物半導體層20之第2井層5w2之間，可設置未摻雜半導體層5u。
-氮化物半導體發光元件之製造方法-如圖4所示，本發明之氮化物半導體發光元件之製造方法具備n側氮化物半導體層形成步驟、活性層形成步驟、p側氮化物半導體層形成步驟及電極形成步驟。n側氮化物半導體層形成步驟具備基底層形成步驟、n側接觸層形成步驟及n側超晶格層形成步驟。p側氮化物半導體層形成步驟具備p型障壁層形成步驟及p側接觸層形成步驟。以下，對本發明之氮化物半導體發光元件之製造方法之步驟依序進行說明。具體而言，按照圖3之實施方式之製造方法進行說明。
(n側氮化物半導體層形成步驟)‧基底層形成步驟首先，例如，於包含藍寶石之基板1之C面上，利用有機金屬氣相沈積法(MOCVD)形成基底層2。亦可於形成基底層2之前，在基板1之上形成緩衝層，並介隔緩衝層形成基底層2。此處，緩衝層係藉由例如將沈積溫度設為600℃以下，使用TMA(三甲基鋁)、TMG(三甲基鎵)、氨等作為原料氣體，於基板1上沈積AlGaN而形成。而且，基底層2係藉由例如使用TMG、氨作為原料氣體，於緩衝層之上沈積GaN層而形成。
‧n側接觸層形成步驟n側接觸層形成步驟中，藉由將摻雜有n型雜質之GaN層積層而形成n側接觸層3。當沈積摻雜有n型雜質之GaN層時，使用TMG、氨作為原料氣體，使用甲矽烷作為n型雜質氣體。n側接觸層3之沈積溫度可設為例如1150℃。
‧n側超晶格層形成步驟n側超晶格層形成步驟中，藉由將未摻雜之GaN層與未摻雜之InGaN層交替積層而形成n側超晶格層4。n側超晶格層4之沈積溫度較佳為低於n側接觸層3之沈積溫度，例如，可將沈積溫度設為910℃左右。當沈積未摻雜之GaN層時，使用TEG(三乙基鎵)、氨等作為原料氣體。而且，當沈積未摻雜之InGaN層時，使用TEG、TMI(三甲基銦)、氨等作為原料氣體。再者，當沈積未摻雜之GaN層時，亦可使用含H2之氣體作為載子氣體。藉由使用此種氣體作為載子氣體，能減少GaN層之表面之V坑。此處，V坑係指因半導體層上形成之錯位而導致半導體層之表面產生的凹狀之坑。
(活性層形成步驟)‧障壁層形成步驟障壁層形成步驟具備形成含有n型雜質之第1障壁層之步驟、及形成較第1障壁層更位於靠近p側氮化物半導體層側之第2障壁層之步驟。
第1障壁層之形成步驟中，將形成溫度設為910℃以上1010℃以下來形成含有n型雜質之第1障壁層。為了使第1障壁層中含有n型雜質，可使用甲矽烷作為n型雜質氣體來形成含有n型雜質之GaN。可將氣體流量之約7sccm腔室內之壓力設為約600Torr，以使位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度為5.0×1017/cm3以上2.0×1018/cm3以下。而且，可將氣體流量在約5sccm腔室內之壓力設為約600Torr，以使位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度為4.0×1017/cm3以上1.0×1018/cm3以下。即，於第1障壁層之形成步驟中，以位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度高於位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度之方式形成障壁層。
第2障壁層之形成步驟中，將形成溫度設為780℃以上830℃以下來形成含有n型雜質之第2障壁層。即，第2障壁層之形成步驟中，使障壁層之形成溫度低於第1障壁層之形成步驟中之形成溫度。而且，當形成第2障壁層時，能使n型雜質氣體之流量少於形成第1障壁層時n型雜質氣體之流量。此處，當形成位於第1井層5w1之間之第2障壁層5b2時，可形成未摻雜之半導體層。另一方面，當形成位於第2井層5w2之間之第2障壁層5b2時，為了含有n型雜質，可使用甲矽烷形成含有n型雜質的GaN。可使氣體流量之約1sccm腔室內之壓力設為約600Torr，以使位於第2井層5w2之間之第2障壁層5b2之n型雜質濃度為3.0×1017/cm3以上8.0×1017/cm3以下。
如此，於障壁層形成步驟中，係以如下方式形成障壁層，即，針對第1障壁層5b1與第2障壁層5b2之n型雜質濃度之關係，使位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差大於位於第2井層5w2之間之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差。
而且，作為實現上述之第1障壁層5b1與第2障壁層5b2之n型雜質濃度之關係之其它方法，亦可為使形成位於第1井層之間之第1障壁層時之n型雜質氣體之流量多於形成位於第2井層之間之第1障壁層時之n型雜質氣體之流量。
而且，藉由在以較高的溫度(910℃以上1010℃以下)形成之第1障壁層5b1上積層以較低的溫度(780℃以上830℃以下)形成之第2障壁層5b2，可於其上形成井層來抑制井層之結晶性之惡化。其理由如下所述。為了抑制結晶性惡化，障壁層需要以較高的溫度形成。另一方面，於形成井層時，為了抑制III族元素之脫離，需要以較障壁層更低的溫度沈積。形成障壁層之後，中止半導體層之形成，進行降溫直至到達適於形成井層之溫度為止時，可能會因中止半導體層之形成而導致產生結晶缺陷。因此認為，當以較高的溫度形成障壁層後，利用以較低的溫度形成之障壁層來填埋因中止半導體層而產生之結晶缺陷，藉此能抑制結晶性之惡化。結果，能抑制因結晶性之惡化導致的發光效率之下降。進而，如上文所述，藉由向障壁層中摻雜n型雜質，能減小井層之能階與障壁層之能階之差。於以較低的溫度形成障壁層時，亦可藉由摻雜n型雜質來進而減小井層之能階與障壁層之能階之差。而且，藉由以低於以較高的溫度形成之障壁層之濃度摻雜n型雜質，能減小井層之能階與障壁層之能階之差，且能抑制因摻雜n型雜質導致的結晶性之惡化。
而且，作為上述之用於製造第2實施方式之障壁層形成步驟，亦可包括如下步驟：於最位於靠近p側氮化物半導體層側之第1井層5w1與最位於靠近n側氮化物半導體層側之第2井層5w2之間，形成第3障壁層5b3、及較第3障壁層5b3更位於靠近p側氮化物半導體層側之第4障壁層5b4。
第3障壁層5b3之形成步驟中，將形成溫度設為910℃以上1010℃以下來形成含有n型雜質之第3障壁層5b3。為了使第3障壁層5b3含有n型雜質，可使用甲矽烷作為n型雜質氣體來形成含有n型雜質之GaN。可使氣體流量之約3sccm腔室內之壓力為約600Torr，以使第3障壁層5b3之n型雜質濃度為5.0×1017/cm3以上2.0×1018/cm3以下，且使其膜厚為13nm以上16nm以下。
第4障壁層5b4之形成步驟中，將形成溫度設為780℃以上830℃以下來形成含有n型雜質之第4障壁層5b4。為了使第4障壁層5b4含有n型雜質，可使用甲矽烷作為n型雜質氣體來形成含有n型雜質之GaN。可使氣體流量之約1sccm腔室內之壓力為約600Torr，以使第4障壁層5b4之n型雜質濃度為5.0×1017/cm3以上2.0×1018/cm3以下，且使其膜厚為0.5nm以上0.8nm以下。
如此，使第3障壁層5b3之膜厚厚於位於第2井層5w2之間之第1障壁層5b1之膜厚，使第3障壁層5b3之n型雜質濃度低於位於第1井層5w1之間之第1障壁層之n型雜質濃度。藉此，能提高第3障壁層5b3及第3障壁層5b3之後之層之結晶性。
而且，作為障壁層形成步驟，可於p側氮化物半導體層與最位於靠近該p側氮化物半導體層之第2井層5w2之間，形成未摻雜半導體層5u。藉由形成未摻雜半導體層5u，能抑制p型雜質擴散至活性層5。
未摻雜半導體層5u之形成步驟中，相對於形成最位於靠近p側之第1障壁層5b1之步驟而言，並不供給n型雜質氣體而形成未摻雜半導體層，且形成溫度、n型雜質氣體以外的氣體流量、腔室內之壓力可與第1障壁層5b1之形成步驟實質相同。
‧井層形成步驟井層形成步驟具有形成複數個第1井層之步驟、及形成較複數個第1井層5w1更位於靠近p側氮化物半導體層側之複數個第2井層之步驟。
第1井層之形成步驟中，使用TEG(三乙基鎵)、TMI、氨作為原料氣體，將溫度設為780~830℃而形成InGaN。而且，第2井層之形成步驟中，係以如下方式形成第2井層，即，使用TEG、TMI、氨作為原料氣體，將溫度設為780~830℃而形成InGaN，且使第2井層5w2之數量多於第1井層5w1之數量。如此，以易於幫助發光之第2井層5w2之數量增多之方式形成井層，故而能使第2井層5w2產生更多的發光。
(p側氮化物半導體層形成步驟)‧p型障壁層形成步驟於p型障壁層形成步驟中，例如，使用TEG、TMA、氨作為原料氣體，使用Cp2Mg(雙環戊二烯基鎂)作為p型雜質氣體，形成含有p型雜質之AlGaN層作為p型障壁層6。
‧p側接觸層形成步驟於p側接觸層形成步驟中，例如，使用TMG、TMA、氨作為原料氣體，沈積未摻雜之包含GaN之層。之後，於該未摻雜之包含GaN之層上，使用TMG、TMA、氨作為原料氣體，使用Cp2Mg(雙環戊二烯基鎂)作為p型雜質氣體，沈積含有p型雜質之GaN層，藉此形成p側接觸層7。p側接觸層7之雜質濃度較佳為高於p型障壁層6。
藉由上述步驟沈積各半導體層後，於氮環境中，在反應爐內例如以700℃左右之溫度對晶圓進行退火。
(電極形成步驟)退火後，去除p側氮化物半導體層20之一部分、活性層5、n側氮化物半導體層10之一部分，使n側接觸層3之表面之一部分露出。
之後，於p側接觸層7之表面之一部分形成p電極9，於露出之n側接觸層3之表面之一部分形成n電極8。經過以上步驟，製作出氮化物半導體發光元件100。
如以上說明所述，根據本實施方式之氮化物半導體發光元件之製造方法，可製造出發光效率得到改善之氮化物半導體發光元件。
[實施例]以下將對表示本發明之較佳之一實施例之氮化物半導體發光元件說明。基板1係使用藍寶石基板。於基板1之上表面形成有未摻雜之AlGaN層即緩衝層。於緩衝層上形成有基底層2。
於基底層2之上表面形成有n側接觸層3。n側接觸層3係摻雜有作為n型雜質之Si之GaN層。n側接觸層3之厚度設為約8μm。
於n側接觸層3之上表面形成有n側超晶格層4。首先，形成厚度約80nm之摻Si之GaN層。繼而，以厚度約3nm之未摻雜之GaN層與厚度約1.5nm之未摻雜之InGaN層為一對，形成有27對。繼而，以厚度約3nm之未摻雜之GaN層與厚度約1.5nm之摻Si之InGaN層為一對，形成有3對。最後，以厚度約10nm之摻Si之AlGaN層與厚度約1nm之摻Si之InGaN層為一對，形成有6對。藉由形成該等半導體層，而形成包含複數個半導體層之n側超晶格層4。
於n側超晶格層4之上表面形成有活性層5。
首先，形成厚度約6nm之摻Si之InGaN層、作為障壁層之厚度約2.3nm之未摻雜之GaN層、作為障壁層之厚度約0.6nm之未摻雜之GaN層、作為井層之厚度約1.6nm之未摻雜之InGaN層、及作為中間層之厚度約1.6nm之未摻雜之GaN層。
繼而，形成作為障壁層之厚度約15.8nm之摻Si(n型雜質濃度：7.0×1017/cm3)之GaN層、作為障壁層之厚度約0.6nm之未摻雜之GaN層、作為第1井層5w1之厚度約1.6nm之未摻雜之InGaN層、及作為中間層5c之厚度約1.6nm之未摻雜之GaN層。
繼而，形成作為第1障壁層5b1之厚度約15.8nm之摻Si之GaN層、作為第2障壁層5b2之厚度約0.6nm之未摻雜之GaN層、作為第1井層5w1之厚度約1.6nm之未摻雜之InGaN層、及作為中間層5c之厚度約1.6nm之未摻雜之GaN層。將該等第1障壁層5b1、第2障壁層5b2、第1井層5w1、及中間層5c之形成步驟反覆實施3次。該步驟中，第1障壁層5b1之n型雜質濃度設為7.0×1017/cm3。
繼而，形成作為障壁層之厚度約15.8nm之摻Si(n型雜質濃度：7.0×1017/cm3)之GaN層、作為障壁層之厚度約0.6nm之摻Si(n型雜質濃度：3.5×1017/cm3)之GaN層、作為井層之厚度約3.0nm之未摻雜之InGaN層、及作為中間層之厚度約1.6nm之未摻雜之GaN層。
繼而，形成作為第3障壁層5b3之厚度約15.8nm之摻Si(n型雜質濃度：3.5×1017/cm3)之GaN層、作為第4障壁層5b4之厚度約0.6nm之摻Si(n型雜質濃度：3.5×1017/cm3)之GaN層、作為井層之厚度約3.0nm之未摻雜之InGaN層、及作為中間層之厚度約1.6nm之未摻雜之GaN層。
繼而，形成作為第3障壁層5b3之厚度約15.8nm之摻Si(n型雜質濃度：3.5×1017/cm3)之GaN層、作為第4障壁層5b4之厚度約0.6nm之摻Si(n型雜質濃度：3.5×1017/cm3)之GaN層、作為第2井層5w2之厚度約3.0nm之未摻雜之InGaN層、及作為中間層5c之厚度約1.6nm之未摻雜之GaN層。
繼而，形成作為第1障壁層5b1之厚度約9.5nm之摻Si之GaN層、作為第2障壁層5b2之厚度約0.6nm之摻Si之GaN層、作為第2井層5w2之厚度約3.0nm之未摻雜之InGaN層、及作為中間層5c之厚度約1.6nm之未摻雜之GaN層。將該等第1障壁層5b1、第2障壁層5b2、第2井層5w2、及中間層5c之形成步驟反覆實施4次。該步驟中，第1障壁層5b1之n型雜質濃度設為4.9×1017/cm3，第2障壁層5b2之n型雜質濃度設為3.5×1017/cm3。
最後，形成作為障壁層之厚度約9.5nm之摻Si(n型雜質濃度：4.9×1017/cm3)之GaN層、作為障壁層之厚度約0.6nm之未摻雜之GaN層、作為井層之厚度約3.4nm之未摻雜之InGaN層、作為中間層之厚度約1.6nm之未摻雜之GaN層、及作為未摻雜半導體層5u之厚度約18.4nm之未摻雜之GaN層。藉由形成以上半導體層而形成包含複數個半導體層之活性層5。
於形成活性層5時，將鄰接於中間層之障壁層(包含第1障壁層5b1)之形成溫度設為910℃以上1010℃以下，將井層正下方之障壁層(包含第2障壁層5b2)之形成溫度設為780℃以上830℃以下。
於活性層5之上表面形成厚度約11nm之p型障壁層6。p型障壁層6係含有作為p型雜質之Mg之AlGaN層。該p型障壁層6中，Al之比率設為約12.5%。
於p型障壁層6之上表面形成p側接觸層7。首先，形成厚度約80nm之未摻雜之GaN，之後，形成厚度約20nm之摻Mg之GaN。
如上所述沈積各半導體層後，於氮環境中，在反應爐內以約700℃對晶圓進行熱處理。
熱處理後，去除p側氮化物半導體層20之一部分、活性層5、n側氮化物半導體層10之一部分，使n側接觸層3之表面之一部分露出。
之後，於p側接觸層7之表面之一部分形成p電極9，於露出之n側接觸層3之表面之一部分形成n電極8。
於上述實施例中，位於第1井層5w1之間之第1障壁層5b1之n型雜質濃度(7.0×1017/cm3)高於位於第2井層5w2之間之第1障壁層5b1(4.9×1017/cm3)之n型雜質濃度。
而且，本實施例中，位於第1井層5w1之間之障壁層之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差(7.0×1017/cm3)大於位於第2井層5w2之間之障壁層之第1障壁層5b1之n型雜質濃度與第2障壁層5b2之n型雜質濃度之差(1.4×1017/cm3)。
而且，本實施例中，位於第1井層5w1之間之第1障壁層5b1之膜厚(約15.8nm)厚於位於第2井層5w2之間之第1障壁層5b1之膜厚(約9.5nm)。
而且，本實施例中，於p側氮化物半導體層、與複數個第2井層5w2中最位於靠近p側氮化物半導體層之第2井層5w2之間，設有未摻雜半導體層5u。
而且，本實施例中，複數個障壁層中、位於最位於靠近p側氮化物半導體層側之第1井層5w1與最位於靠近n側氮化物半導體層側之第2井層5w2之間之至少1個障壁層包含含有n型雜質之第3障壁層5b3、及含有n型雜質且較第3障壁層5b3更位於靠近p側氮化物半導體層側之第4障壁層5b4。
而且，第3障壁層5b3之膜厚(約15.8nm)較複數個障壁層中位於第2井層5w2之間之障壁層之第1障壁層5b1之膜厚(約9.5nm)更厚，第3障壁層5b3之n型雜質濃度(3.5×1017/cm3)較複數個障壁層中位於第1井層5w1之間之障壁層之第1障壁層5b1之n型雜質濃度(7.0×1017/cm3)更低。
而且，本實施例中，第2井層5w2之數量(5個)多於第1井層5w1之數量(4個)。
而且，本實施例中，位於第1井層5w1之間之第2障壁層5b2係未摻雜之半導體層。
而且，本實施例中，n型雜質為Si。
以上所說明之本實施例中，流通有100mA之電流時氮化物半導體發光元件之發光效率為43.9%。
再者，本次揭示之實施方式於所有方面均為例示，並非為限定性解釋之根據。因此，本發明之技術範圍並非僅由上文所述之實施態樣解釋，而是基於專利申請範圍之記載而界定。而且，本發明之技術範圍中包含與專利申請範圍同等之含義及範圍內之所有變更。