1360128 九、發明說明： I：發明戶斤廣之技術領域;j 發明領域 本申請案係有關取名為”記憶體模組電路板層次路由 5安排技術，，之一申請案，據此與本申請案，代理人案號 042390.P20944之相同發明者於同一日期提出。
本發明係有關一種s己憶體模組之路由安排技術 維持錯誤校正碼(ECC)與非ECC形狀因數之相容性。 ’用於 1〇 發明背景
今曰的電腦系統包括記憶體，其典型存於—記憶體模 組中》—記憶體模組典型包括一電路板，諸如—印刷電路 板(PCB)、與若干積體電路(1C)、或耦合至該電路板之—或 更多表面之晶片。該等晶片可以是記憶體裝置以提供記慎 15體資源至一計算平台諸如，例如，一個人電腦(PC)。一種 記憶體模組類型使用一雙倍資料速率（D D R)型之動態隨機 存取記憶體（DRAM)晶片。例如，該等模組可安排該等 DRAM晶片作為一單直列式記憶體模組(simM)或作為一雙 直列式記憶體模組(DIMM)。 該電路板（或PCB)可具有一邊緣與一母板上之一插座 連接器相容的一連接器，用於將該記憶體模組整合至該計 算平台。以一DDR2 DIMM聞名之一種技術類型，具有240 支接腳之一電氣連接器。 雙直列式記憶體模組(DIMM)包括多個耦合至該PCB之 5 1360128 DRAM晶片。例如，某些實施典型可包括耦合至該電路板 之八個DRAM晶片。爲了提供錯誤校正碼，一額外晶片（例 如’一第九個DRAM晶片）會加入來實施同位位元核對。然 而’當該等信號線於現存插座之維度中仍安裝於該模組時 5 ，一額外晶片之加入會使該等信號線很難轉彎來提供該等 晶片之飛越順序。 例如’對未來雙倍資料速率3(DDR3)技術而言，大容量 尺寸DRAM晶片計畫來達成一尺寸，是習知路由安排技術 不允許九個DRAM放置於一 5.25英吋長之DIMM模組的單 10 一側（若是雙侧則是18個DRAM)。該等DRAM之實體尺寸( 典型大於12.5毫米），結合解耦合電容器與終止電阻器，將 不允許錯誤校正碼（ECC)模組來安裝於與非ECC DIMM相 同之形狀因數中。錯誤校正碼記憶體是一種記憶體類型， 其包括特別電路來測試往返記憶體之資料的準確性。例如 15 ，非ECC模組可包括八個DRAM晶片，而上CC模姐可包板九 個DRAM晶月。例如，當與該DDR3命令與位址匯流排使用 之飛越式拓樸結構結合時，該DIMM電路板只是無足夠空間 來對該匯流排安排路由。 此問題之完全緩衝DIMM(FBD)解決方案先前已增加 20 該DIMM之尺寸。增加該DIMM之形狀因數尺寸會違背形狀 因數的趨勢，並使一高階桌上型電腦或一低階伺服器，很 難以一母板設計來支援非ECC與ECC DIMM兩者。 此問題之另一可能解決方案是再加入四層至該DIMM 電路板之每一側（例如，兩層用於峰鱼皇一層用於電 6 1360128 源、而一層用於接地）。這會形成具有十層之一DIMM電路 板。 【發明内容】 本發明係有關一種記憶體模組電路板包含：適合耦合 5 多個第一記憶體裝置之一第一表面；多條信號線；與耦合 至該等信號線之一命令與位址匯流排，其中該命令與位址 匯流排從該等信號線來安排路由，並適合以下列方式來耦 合至該等多個記憶體裝置之至少其中之一，該命令與位址 匯流排線路耦合至該等多個第一記憶體裝置之至少其中之 10 —前，不需轉動超過大約九十度。 圖式簡單說明 從下列給定之詳細說明與本發明之某些實施例的伴隨 圖式，將可更完全地了解本發明，然而，不應將本發明侷 限於上述之特定實施例中，而是僅用於解釋與了解。 15 第1圖繪示一根據本發明之某些實施例的非ECC記憶 體模組。 第2圖繪示一根據本發明之某些實施例的E C C記憶體 模組。 第3圖繪示一根據本發明之某些實施例，與非ECC記憶 20 體模組相容的ECC記憶體模組。 第4圖繪示一根據本發明之某些實施例的記憶體模組。 第5圖繪示一根據本發明之某些實施例的一記憶體模 組之層次。 第6圖繪示一根據本發明之某些實施例的一記憶體模 7 1360128 組之層次。 I：實施方式3 較佳實施例之詳細說明 本發明之某些實施例係有關記憶體模組之路由安排技術 5 ，用於維持錯誤校正碼(ECC)與非ECC形狀因數之相容性。 某些實施例中，一記憶體模組電路板包括適合耦合多 個第一記憶體裝置之一第一表面、多條信號線、與耦合至 該等信號線之一命令與位址匯流排。該命令與位址匯流排 從該等信號線來安排路由，並適合以下列方式來耦合至該 10 等多個記憶體裝置之至少其中之一，該命令與位址匯流排 線路耦合至該等多個第一記憶體裝置之至少其中之一前， 不需轉動超過大約九十度。 某些實施例中，一記憶體模組包括具有一第一表面之 一電路板、耦合至該第一表面之多個第一記憶體裝置、多 15 條信號線、與耦合至該等信號線之一命令與位址匯流排。 該命令與位址匯流排從該等信號線來安排路由，並適合以 下列方式來耦合至該等多個第一記憶體裝置之至少其中之 一，該命令與位址匯流排線路耦合至該等多個第一記憶體 裝置之至少其中之一前，不需轉動超過大約九十度。 20 某些實施例中，一系統包括一母板與耦合至該母板之 一記憶體模組。該記憶體模組包括具有一第一表面之一電 路板、耦合至該第一表面之多個第一記憶體裝置、多條信 號線、與耦合至該等信號線之一命令與位址匯流排。該命 令與位址匯流排從該等信號線來安排路由，並適合以下列 8 1360128 方式來耦合至該等多個第一記憶體裝置之至少其中之一， 該命令與位址匯流排線路耦合至該等多個第一記憶體裝置 之至少其中之一前，不需轉動超過大約九十度。 某些實施例係有關一層次電路板實施方式，使ECC記 5 憶體模組之路由安排不同於非ECC記憶體模組，以維持該 E C C記憶體模組與該非EC C記憶體模組之接腳相容能力。 某些實施例係有關一層次電路板實施方式以安排記憶 體模組之路由。 某些實施例中，一記憶體模組電路板包括具有一第一 10 表面之一第一層，該第一表面適合將多個第一記憶體裝置 耦合至該電路板，與具有一第一部位與一第二部位之一第 二層，該第一部位包括耦合至該等多個第一記憶體裝置之 多個第一信號路徑，而該第二部位包括一參考電壓平面。 某些實施例中，一記憶體模組包括多個第一記憶體裝 15 置與一電路板。該電路板包括具有一第一表面之一第一層 、耦合至該第一表面之該等多個第一記憶體裝置、與具有 一第一部位與一第二部位之一第二層，該第一部位包括耦 合至該等多個第一記憶體裝置之多個第一信號路徑，而該 第二部位包括一參考電壓平面。 20 某些實施例中，一系統包括一母板與搞合至該母板之 一記憶體模組。該記憶體模組包括多個第一記憶體裝置與 一電路板。該電路板包括具有一第一表面之一第一層、耦 合至該第一表面之該等多個第一記憶體裝置、與具有一第 一部位與一第二部位之一第二層，該第一部位包括耦合至 9 該等多個第一記憶體裝置之多個第一信號路徑，而該第二 部位包括一參考電壓平面。 第1圖繪示根據某些實施例之一非ECC記憶體模組(例 如，DIMM)l〇〇。記憶體模組100支承八個記憶體（例如， DRAM)積體電路（亦參照為IC、晶片、等等）1〇2、1〇4、I% 、108 ' 110、112、114、與116以及位於該模組之一側（第i 圖之右側）的若干終止電阻器12〇。該等記憶體晶片與/或終 止電阻器可由該記憶體模組100支承，可焊接至該記憶體模 組100 ’與/或可耦合至該記憶體模組1〇(^該箭頭13〇繪示 該命令與位址匯流排之飛，式扣樸結構，如何從位於該記 憶體模組100之、端的連接器14〇流向該等記憶體晶片ι〇2 、104、106、108、11〇、112、114、與 116。某些實施例中 ，該記憶體模組100之接腳已選擇來匹配該DDR2(雙倍資料 速率2)之接腳’以促進從DDR2至DDR3(雙倍資料速率3)之 技術移轉。連接器140於第1圖中並不完全詳細顯示但位於 δ己憶體模組100之底端。例如，連接器140可類似與/或等同 於第2圖繪示之連接器240。如第1圖所繪示，該等高階與低 階位址接腳自然連接，並且之後以需進入位於該模組1〇〇之 左側的記憶體晶片之方式轉動，而既然該低階與高階接腳 之每一個取得一”内部，，旋轉與一，’外部”旋轉半徑，則長度 會變得較容易匹配◊該第一分支箭頭130繞至左側並藉由轉 動§玄角洛而使該等位元依序排列。此方式中，該非ECC DIMM 100可以印刷電路板(PCB)層之一最小數量（例如，六 個PCB層中）來安排路由。 1360128 第2圖繪示根據某些實施例之一ECC記憶體模組（例如 ’ ECC DIMM)200。ECC記憶體模組200支承九個記憶體晶 片 202、204、206、208、210、212、214、216、與218、位 於該記憶體模組200之一側（第2圖之右側）的若干終止電阻 5 器120 ’並包括一連接器240(位於第2圖之記憶體模組200底 端）。需注意某些實施例中，ECC記憶體模組200支承十八個 記憶體晶片，包括第2圖繪示之九個記憶體晶片與位於該記 憶體模組底端之九個額外記憶體晶片。該等記憶體晶片與/ 或終止電阻器可由該記憶體模組200支承，可焊接至該模組 10 200，與/或可耦合至該模組200。當加入第九個記憶體晶片 (例如，或ECC記憶體晶片、或ECC DRAM)至該記憶體模組 時會產生一問題。如第2圖所繪示，第2圖之模組2〇〇左側無 空間使該路由安排（箭頭230)以類似第1圖繪示之方式作旋 轉。此問題可藉由加入一内部線路層、路由安排至該最左 15 側記憶體晶片202之左側、之後並透過記憶體晶片202、204 、206、208、210、212、214、216、與218繼續穿越該記憶 體晶片陣列區域來補償，以到達位於該記憶體模組2〇〇右側 之終止電阻器220。 以上有關第2圖所述之補償類型的問題，是該位址匯流 2〇 排之位置需”扭開”使該記憶體模組(例如，DIMM)之連接運 作正常。顯示該命令與存取匯流排之相關寬度的箭頭230， 於連接至該記憶體晶片之低位元的連接器上具有高位元， 但其不能運作。爲了”倒裝”或”扭開”該匯流排，每個信號 最少需要一額外通孔（或總共最少大約30個通孔）來改變該 11 等位元之順序。然而，特別是該等通孔需位於一相當小區 域來倒裝該匯流排時，該等記憶體晶片之襯塾會佔用一相 當大空間使其變為一困難或不實用的解決方案。 或者，改變該連接器240之接腳亦可解決此問題。然而 5 ，此可完全消除使用相同母板來支撑ECC與非ECC記憶體 模組的可能性。轉動該等記憶體晶片202、204、206、208 、210、212、214、216、與218可協助修正此命令與位址匯 流排（C/A)的問題，但會破壞從該連接器接腳直上至該記憶 體晶片之資料匯流排的路由安排。 10 第3圖繪示根據某些實施例之一 ECC記憶體模組（例如 ，ECCDIMM)300。記憶體模組300支承九個記憶體（例如， DRAM)積體電路（亦參照為1C、晶片、等等）3〇2、304、306 、308、310、312、314、316與318以及位於該模組之一側（ 第3圖之右側）的若干終止電阻器320。該等記憶體晶片與/ 15 或終止電阻器可由該記憶體模組300支承，可焊接至該記憶 體模組300，與/或可耦合至該記憶體模組3〇〇。該箭頭330 繪示該命令與位址匯流排之飛越式拓樸結構，如何從位於 該記憶體模組300之底端的連接器340流向該等記憶體晶片 318、316、314、312、310、308、306、304與302。某些實 20 施例中，該記憶體模組300之接腳已選擇來匹配該DDR2(雙 倍資料速率2)之接腳，以促進從DDR2至DDR3(雙倍資料速 率3)之技術移轉。連接器340於第3圖中並不完全詳細顯示 但位於記憶體模組3〇〇之底端。例如，連接器340可類似與/ 或等同於第2圖繪示之連接器240。 12 1360128 如第3圖所繪示，該等高階與低階位址接腳以需進入位 於該模組3GG右側之記憶體晶片318左側上的記憶體晶片之 方式’自然與該等記憶體晶片連接。該等高與低位元可藉 由不轉彎來路由安排至右側以保持依序排列。該命令與^ 5址匯流排之流程330於某些實施例中，可藉由首先將其移至 最右側記憶體晶片318,之後朝向記憶體模組3〇〇左側之終 止以通過記憶體晶片316、314、312、310、308、3〇6、3〇4 與302來改變。第3圖之下方箭頭330中，該命令與位址匯流 排之尚位元於左側開始並移至箭頭頂端，並與該上方箭頭 10 330自然連接，於記憶體模組300右側不需任何額外轉動。 該命令與位址匯流排會自動倒裝，不需額外通孔，而該記 憶體模組300便可安排路由。 不需額外通孔下，該命令與位址匯流排之自動倒裝可 於某些實施例中，藉由在與該等記憶體耦合之層次不同的 15 一層中，將該命令與位址匯流排耦合至該連接器340而實施 ，藉此該匯流排從連接器340之中心部位下方，至一般位於 記憶體晶片318下方之分離層的一部位運作，藉此其於一般 位於底部箭頭330下方之分離層運作。該類實施例中，之後 s玄命令與位址匯流排之某部位麵合至該命令與位址匯流排 20之另一部位，該另一部位於另一層中從該記憶體晶片318下 方延伸柄跨至其他s己憶體晶片，藉此其可在一般位於第3圖 之頂端箭頭330下方之另一層中運作。 該命令與位址匯流排之自動倒裝可使諸如一 ECC DIMM之一 ECC記憶體模組以不同於_ ECc記憶體模組之 13 線路方式來佈局設計。此方式中’爲了維持一相容的邊緣 爪式接腳，ECC記憶體模組與非ECC記憶體模組可以不同 的線路方式來佈局設計。此對於，例如，ECC DDR3記憶體 模組特別有利。 第4圖繪示根據某些實施例之一非ECC記憶體模組(例 如，非ECCDIMM)400。記憶體模組4〇〇支承八個記憶體晶 片（例如，DRAM 晶片）402、404、406、408、410、412、414 、與416以及位於該模組之一側（第4圖之右側）的若干終止電 阻器420。該等記憶體晶片與/或終止電阻器可由該記憶體 模組400支承，可焊接至該記憶體模組400，與/或可耦合至 该記憶體模組400。該箭頭43〇繪示該命令與位址匯流排之 飛越式拓樸結構，如何從位於該記憶體模組4〇〇之底端的連 接器440流向該等記憶體晶片4〇2、4〇4、4〇6、4〇8、41〇、 412、414、與410。第4圖之箭頭430以兩個次流程來安排， 一個繪示於該記憶體模組4〇〇之頂端而另一個繪示於該記 憶體模組400之底端。該位址與命令匯流排之第一分支(模 組400中間顯示之每一箭頭43〇向上並至左側），是該pCB上 從該連接器440至該第一記憶體晶片4〇2之一連接。該分支 可於該記憶體晶片（或DRAM)402下方，或該記憶體晶片（ 或DRAM)402上方選擇路由。該位址與命令匯流排之第二分 支（第4圖從左至右顯示之箭頭43〇)提供從該第一記憶體晶 片402至其他記憶體晶片4〇4、4〇6、4〇8、41〇、412、414、 416之連接。該等每一方法之轉彎可使該命令與位址匯流排 上之位元從高至低依序排列。某些實施例中，該記憶體模 組400之接腳已選擇來匹配獅R2(雙倍資料速率2)之接腳 ’以促進從DDR2至DDR3(雙倍資料速率3)之技術移轉。連 接器440於第4圖中並不完全詳細顯示但位於記憶體模組 400之底端。例如，連接器440可類似與/或等同於第2圖繪 示之連接器240。如第4圖所繪示，該等高階與低階位址接 腳自然連接，並且之後以需進入位於該模組4 〇 〇之左側的記 憶體晶片402之方式轉動，而既然該低階與高階接腳之每一 個取得一内部旋轉與一”外部”旋轉半徑，則長度會變得 較容易匹配。此方式中，該非ECC記憶體模組4〇〇可以印刷 電路板(PCB)層之一最小數量（例如，六個pcB層中）來安排 路由。 爲了使諸如DDR3記憶體模組之記憶體模組能於一四 層母版中支撐，需對其返回電流以類&DDR2之方式來使該 等資料信號參考該等接地平面，而該等命令與位址匯流排 (C/A)信號參考該等電源平面。然而，爲了加倍DDR2上之 最大貧料速率，DDR3已對該命令與位址匯流排採用一飛越 式拓樸結構。嘗試對該拓樸結構作路由安排需加入額外層 -人至该§己憶體模組(DIMM) ’以維持四層母板之相容性。藉 由消除任何額外的電路板區域來使該命令與存取匯流排於 該記憶體模組末端轉動，加入一ECC裝置至該記憶體模組 (DIMM)會更複雜化該路由安排的設計。此問題可藉由使用 一對稱PCB多層技術、藉由以信號來分開電源層與/或接地 層來克服，以最小化需路由安排諸如DDR3記憶體模組之大 型記憶體模組的層次數量。 第5圖繪示根據某些實施例，包括一層次電路板之一記 憶體模組500。記憶體模組5〇〇包括具有一第一層502、一第 二層504、一第三層506、一第四層508、一第五層510、一 第六層512、一第七層514、與一第八層516之一電路板(例 如’一PCB)。某些實施例中，記憶體模組500是一mMM。 某些實施例中，記憶體模組5〇〇包括九個記憶體晶片（例如 ，DRAM記憶體晶片）。 該第一層502包括具有與其耦合’例如藉由焊接，之多 個記憶體晶片524(例如，DRAM記憶體晶片）的一表面522 。記憶體晶片524轉合(例如’由該表面522之線路)至包括於 該第一層502之一連接器中的多條資料線526 ^該第一層5〇2 之資料線526參照箭頭534所繪示之第二層504的一接地部 位（接地電壓參考平面）532。該第二層504之命令與/或位址 匯流排線路5 3 6參照箭頭540所繪示之第三層506的一 Vcc部 位（Vcc電壓參考平面）538。例如對應第3圖之頂端箭頭330 ，命令與/或位址匯流排線路536亦參照為一第二分支。該 第二分支（亦參照為一’’飛越”)將該第一記憶體晶片（例如， DRAM)連接至該等記憶體晶片（例如，dRAM)之其餘部分 。§玄第四層508之命令與/或位址匯流排線路m2亦參照箭頭 544所繪示之第三層506的Vcc部位538。例如對應第3圖之底 端箭頭330，命令與/或位址匯流排線路542亦參照為一第一 分支。该第一分支是該電路板PCB上從該連接器至該第一 記憶體晶片（例如，DRAM)之一連接。 某些貫施例中，需注意該第一分支之路由安排於具有 八層、諸如第5圖所繪示之記憶體模組500的一ECC記憶體 模組之右側進入該等記憶體模組。使用六層的解決方案（例 如’於一非ECC記憶體模組中）之某些實施例中，分支路由 安排需進入該等記憶體晶片之右側。 5 該第五層510之命令與/或位址匯流排線路546可參照箭 頭550所繪示之第六層512的一 Vcc部位（Vcc電壓參考平面 )548。例如對應第3圖之底端箭頭330 ’命令與/或位址匯流 排線路544亦參照為一第一分支。該第七層514之命令與/或 位址匯流排線路552亦參照箭頭554所繪示之第六層512的 10 Vcc部位548。例如對應第3圖之頂端箭頭330，命令與/或位 址匯流排線路552亦參照為一第二分支。 該第八層516包括具有，例如由該表面562之線路與其 耦合的多個記憶體晶片564之一表面562。記憶體晶片564耦 «至包括於該第八層516之一連接器中的多條資料線566。 15該第八層516之資料線566參照箭頭5 70所繪示之第七層514 的一接地部位(接地電壓參考平面)568。 第5圖繪示每一層之路由安排保持該等信號線之返回 =所需的信號參考。資料線會—直參照接地線，而該等 叩7與位址匯流排線路會一直參照Vcc。DDR3 DRAM滾珠
已被佈局藉此該dram晶片上之滾珠的每一列有四個 仏號爲了達成10毫米或更多之間隔規定（用於串音控制） 對每方向行進之信號而言，使用兩個路由安排層變得 相田重要根據某些實施例，使用分離電源/路由安排平面 (或層）之一組態，對路由安排少於十層之一 DDR3 ECC 17 1360128 DIMM&供一解決方案。根據某些實施例，相較其他實施 之裸板，具有八層之一電路板可用來提供—成本節省約 25%。 第6圖繪示根據某些實施例之一記憶體模組6〇〇的一部 5位。記憶體模組6〇〇包括具有一第一層602、一第二層6〇4、 一第三層606、與一第四層608之一電路板（例如，一PCB) 。某些貫施例中，記憶體模組6〇〇亦包括個別映射該第四層 608、該第三層606、該第二層6〇4、.與該第—層6〇2之第五 、第六、第七、與第八層。某些實施例中，記憶體模組6〇〇 10包括九個記憶體晶片624(例如，DRAM記憶體晶片）。 該第一層602包括具有與其耦合，例如藉由焊接，之多 個記憶體晶片624(例如，DRAM記憶體晶片）的一表面622 。記憶體晶片624麵合(例如，由該表面622之線路)至包括於 該第一層602之一連接器中的多條資料線626。該第一層6〇2 15之資料線626參照一接地（例如，該第二層604之接地部位 632)。該第二層604之命令與/或位址匯流排線路636參照 Vcc(例如’第三層6〇6之一 Vcc電壓參考平面部位638)。例 如對應第3圖之頂端箭頭330，命令與/或位址匯流排線路 636亦參照為一第二分支。該第四層608(—信號層）之命令與 20 /或位址匯流排線路642亦參照Vcc(例如，第三層606之Vcc 部位638)。例如對應第3圖之底端箭頭330，命令與/或位址 .匯流排線路642亦參照為一第一分支。 命令與/或位址匯流排線路642已繪示於第6圖並以一直 角轉彎。然而’其可以諸如第5圖繪示之命令與/或位址匯 18 流排線路542的分段來彎曲與/或轉動，或者可以任何種類 之方法來導引將該等命令與/或位址匯流排線路642的末端 連接一起。同樣地，第5圖繪示之命令與/或匯流排線路542 可以任何方式移動。命令與/或匯流排線路642之一第一端 耦合至該第一層之某些資料線626，如第6圖之虛線所繪示 。命令與/或匯流排線路642之一第二端耦合至命令與/或匯 流排線路636，如第6圖之額外虛線所繪示。此方式中，該 命々與位址匯流排之高位元於該命令與/或匯流排線路642 之第一端的左侧開始，並移至該命令與/或匯流排線路642 之第二端’以便與該命令與/或匯流排線路636自然連接， 而於屺憶體模組600右側不需任何額外轉動。 第6圖繪示之記憶體模組6〇〇的層次安排，以類似該記 憶體模組600可耦合之母板的方式，使該等資料線626參照 接地’而該命令與存取匯流排線路636與642參照vC£^此提 供相同的插槽痕跡以便提供舊有相容性與爲了非ECC記憶 體模組設計之插槽，並亦可提供與非ECC記憶體模組相同 的形狀因數。某些實施例中，該安排亦可使一非ECC DIMM 以八層（而非十層或更多層）來實施。 雖然某些實施例已敘述為與DIMM以及/或DDR3相關 ，例如，其他實施可根據某些實施例’但例如，本發明之 實施例不必限制於DIMM或DDR3。特別是，例如，某些實 施例可於任何類型之記憶體模組中實施，並且不限制於一 DIMM實施與/或一 DDR3實施。 雖然某些實施例已參照特定實施來敘述，但其他實施 1360128 例可參照某些實施例。此外，圖式中繪示與/或本文敘述之 電路元件與其他特徵的安排與/或順序，不需以繪示與敘述 之特定方式來安排。許多其他安排可根據某些實施例。 一圖式所示之每一系統中，某些狀況中的元件每一個 5 可具有一相同參考數字或一相異參考數字，以暗示該等代 表元件可以是相異與/或類似。然而，一元件可饒性地足以 具有相異的實施，並與本文顯示或敘述之某些或所有系統 運作。該等圖式所示之各種不同元件可以相同或相異。其 中之一參照為一第一元件而稱為一第二元件是任選的。 10 說明與申請專利範圍中，該等術語”耦合”與”連接”，及 其衍生詞彙可被使用。應了解該等術語並不意欲彼此作為 同意字。而是，於特定實施例中，”連接”可用來指出兩個 或更多元件直接作實體或電氣上彼此接觸。”耦合”可表示 兩個或更多元件直接作實體或電氣接觸。然而，”耦合”亦 15 可表示兩個或更多元件彼此不直接接觸，而是彼此合作或 互動。 一演算法於本文中，一般視為導致一所欲結果之動作 或操作的一自我符合順序。此包括實體數量之實體調處。 通常，雖然並非必要，該等數量可採用能被儲存、轉換、 20 組合、比較、與其他不同調處的電氣或磁性信號之型式。 主要為了共同使用的原因，參照該等信號為位元、數值、 元件、符號、字元、術語、數字等等，有時證實是較方便 的。然而，應了解該等所有與類似術語皆與適當的實體數 量相關聯，並且只是應用於該等數量的方便標號。 20 1360128 某些實施例可以—硬體、韌體、與軟體或其組合來實 施。某些實施例亦可以儲存於一機器可讀媒體之指令來予 以實施，其可由一計算平台來讀取與執行以實行本文敘述 之刼作。—機器可讀媒體可包括用於以—機器（例如，一計 5异機)可讀之型式來儲存或發射資訊的任何機構。例如，一 機器可瀆媒體可包括唯讀記憶體(R〇M);隨機存取記憶體 (RAM)，磁碟儲存媒體；光學儲存媒體；快取記憶體裝置 ，電亂、光學、音響或其他型式之傳播信號(例如，載波、 紅外線仏號、數位信號、發射與/或接收信號之介面、等等 10 )等等。 貫知例是本發明之一實施或範例。本規格說明中參 照”一實施例，，、”某一實施例某些實施例，，、或，，其他實 施例表示與該等實施例相關敘述之一特定特徵、架構、或 特性是包括於至少某些實施例中，但不需包括於本發明之 15所有實施例中。出現各種不同，，一實施例，，、，，某一實施例，， 、或’某些實施例”並不需全參照至相同實施例。 例如，若該規格說明陳述一元件、特徵、架構、或特 可 可此、”能，’、”能夠”被包括，則該特定元件、特 徵架構、或特性不需被包括。若該規格說明或申請專利 20範圍參照或，，一個，，元件，並不表示僅有-個該元件。 若該規格說明或申請專利範圍參照，，一額外，，元件，其並不 排除該額外元件超過一個。 雖然流程圖與/或狀態圖於本文中可用來敘述實施例， 但本發明並不侷限於本文之圖形或相對應之說明。例如， 21 流程不需經過每一個繪示方塊或狀態，或者實際與本文繪 示與敘述相同的順序。 本發明不侷限於本文所列之特定細節》實際上，具有 本揭示内容優點之業界中熟於此技者將體認，之前說明與 圖示中許多其他的變化蜇態可於本發明之範疇中完成。因 此，下列申請專利範圍包括定義本發明之範疇的任何修正。 【圖式簡單説明】 第1圖繪示一根據本發明之某些實施例的非ECC記憶 體模組。 苐2圖繪示一根據本發明之某些實施例的ecc記憶體 模組。 第3圖繪示一根據本發明之某些實施例，與非ECC記憶 體模組相容的ECC記憶體模組。 第4圖繪示一根據本發明之某些實施例的記憶體模組。 第5圖續'不·一根據本發明之某些貫施例的一記憶體模 組之層次。 第6圖繪示一根據本發明之某些實施例的一記憶體模 組之層次。 【主要元件符號說明】 100、400···非ECC記憶體模組 電路 102、104、106、108、110、112 、114、116、302、304、 306、308、310、312、314 、316、318…記憶體積體 120、220、320、420…終止電阻器 130'230'330'430 >534 >540 、544、550、554…箭頭 140、240、340、440...連接器 1360128
200、300…ECC記憶體模組 202、204、206、208、210、212 、214、216、218、402、 404、406、408、410、412 、414、416、524、564、 624…記憶體晶片 500、600…記憶體模組 502、602…第一層 504、604…第二層 506、606…第三層 508、608…第四層 510··第五層 512…第六層 514.·.第七層 516…第八層 522、562、622…表面 526、566、626…資料線 532、632…接地線部位 536、542'546、552、636、642 …命令與/或位址匯流排 線路 538、548…Vcc部位 638...Vcc電壓參考平面部位
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