本發明主張申請日為2021年12月15日之美國臨時專利第63/289,714號之優先權，該專利藉由引用的方式併入本文。
如在此說明書及隨附發明申請專利範圍中所使用，單數形式「一」、「一個」及「該」包含複數參照物，除非內容另有明確指示。如在此說明書及隨附發明申請專利範圍中使用，術語「或」通常以包含「及/或」之其意義採用，除非內容另有明確指示。
術語「約」通常係指被視為等效於所陳述之值(例如，具有相同功能或結果)之數量之範圍。在許多例項中，術語「約」可包含捨入至最接近有效數字之數。
使用端點表達之數字範圍包含包含在該範圍內之所有數字(例如，1至5包含1、1.5、2、2.75、3、3.80、4及5)。
在第一態樣，本發明提供一種用於在具有不同組成之複數個表面之微電子裝置基板上沉積氮化矽之程序，其包括 a. 在約150℃至約400℃之溫度下，在低於約15托之壓力下，在氣相沉積條件下，使該基板與脈衝四碘化矽或六碘化二矽以及含氮共反應物接觸，藉此界定脈衝循環，及 b. 其中該基板(i)用氨電漿預處理，且其中(ii)此後週期性地用氨電漿進一步處理基板。
本發明提供一種用於將氮化矽層選擇性地氣相沉積至各種微電子裝置基板上之程序。一般而言，本發明能夠在包括較高k介電質、金屬及金屬氮化物表面之表面上方且在存在該等表面之情況下，將氮化矽膜選擇性地沉積至具有矽、氧化矽及/或氮化矽表面之微電子裝置基板上。如上文提及，步驟b(ii)涉及用氨電漿週期性處理。「週期性」係指在四碘化矽(SiI4)或六碘化二矽(Si2I6)及含氮共反應物之各脈衝循環之後不發生氨電漿處理。
在某些實施例中，本發明之氣相沉積係原子層沉積(ALD)。出於本文之目的，ALD被稱為化學氣相沉積模式，其中各種反應物及共反應物在空間或時間上分離，使得基板交替地暴露於與共反應物分離之一種反應物。在其他實施例中，本發明之氣相沉積係空間ALD，其中藉由將基板暴露於含有不同前驅體之位置來達成膜生長。在其他實施例中，氣相沉積條件包括脈衝化學氣相沉積(脈衝CVD)條件，由此將第一反應物(諸如四碘化矽或六碘化矽)連續引入至含有微電子裝置基板之反應區，且將基板脈衝暴露於氨，各組脈衝界定循環，其中用氨電漿對基板進行初始預處理。在選定數量個循環之後，將氨電漿之額外脈衝引入至反應區中。在ALD及脈衝CVD方案兩者中，在四碘化矽(或六碘化矽)及氨脈衝之兩個或更多個循環之後，實現將氨電漿週期性地引入至反應區中。在某些實施例中，在3、5、10、50、100、150、200或1000個此等循環之後，或在3至1000之範圍內之任何此脈衝循環之後，週期性地引入氨電漿。換言之，氨電漿在初始表面處理之後引入至少一次，且可在3至1000個循環之範圍內，以規則時間間隔或不規則時間間隔引入複數次。如以下實驗結果中展示，雖然用氨電漿預處理基板實現氮化矽之高度選擇性沉積，但此選擇性在達成約10 nm(100 Å)之氮化矽膜厚度之後開始消散。有利地，在各200個循環之後用氨電漿處理(在本文之ALD實例中)大大改良選擇性。
在本發明之實踐中，合適溫度為約150℃至約400℃，且壓力低於約15托。在其他實施例中，溫度為從約175℃至約350℃，或約200℃至約250℃。當氮化矽膜以某一可製造速率沉積在一些暴露表面上，且其他表面接收可忽略或容易移除之氮化矽量時，達成選擇性沉積。
在某些實施例中，期望在其上沉積氮化矽之微電子裝置表面之一者(即，「第一」表面)將包括氮化矽表面。在其他實施例中，此第一表面選自氧化物，諸如二氧化矽、氧化鍺、SiOC、SiOF、碳化矽、氧氮化矽及低k基板。在一些實施例中，介電質係多孔材料。在一些實施例中，多孔介電質含有彼此連接之孔，而在其他實施例中，孔彼此不連接。在一些實施例中，介電質包括低k材料，界定為具有低於約4.0之介電質值之絕緣體。在一些實施例中，低k材料之介電質值低於約3.5、低於約3.0、低於約2.5或低於約2.3。在一些實施例中，第一表面包括Si-O鍵。
在某些實施例中，微電子裝置亦將擁有不期望在其上沉積氮化矽之基板或表面(即，「第二」表面)。在一項實施例中，此第二表面係氧化鋁。在其他實施例中，此第二表面選自氮化鈦、氮化鉭、氮化鋁、氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鉭、氧化鈮、氧化鑭、氧化釔、氧化鎂、氧化鈣、氧化鍶及其等組合。
在某些實施例中，裝置基板包括至少一個二氧化矽表面及至少一個氧化鋁表面，由此氮化矽選擇性地沉積在氧化鋁表面上。
在某些實施例中，裝置基板包括至少一個二氧化矽表面及至少一個二氧化鋯表面，由此氮化矽選擇性地沉積在至少一個二氧化鋯表面上。
在某些實施例中，裝置基板包括至少一個二氧化矽表面及至少一個氧化鋁表面，裝置表面用氨電漿預處理，接著用氨電漿週期性處理，如本文陳述，且由此氮化矽選擇性地沉積在至少一個二氧化矽表面上。
在某些實施例中，裝置基板包括至少一個二氧化矽表面及至少一個氧化鉿表面，裝置表面用氨電漿預處理，且由此氮化矽選擇性地沉積在至少一個二氧化矽表面上；接著用氨電漿週期性處理，如本文描述。
在某些實施例中，裝置基板包括至少一個二氧化矽表面及至少一個二氧化鋯表面，裝置表面用氨電漿預處理，且由此氮化矽選擇性地沉積在至少一個二氧化矽表面上；接著用氨電漿週期性處理，如本文描述。
在此等實施例中，術語「選擇性沉積」或「選擇性」旨在反映氮化矽在一個表面上相對於另一表面之優先沉積。數值定義已由Gladfelter [Chem.Mater.5, 1372 (1993)]給出作為正規化為兩個表面之覆蓋範圍之總和之該兩個表面之間的覆蓋範圍差。實務上，程序之選擇性通常取決於膜之厚度。本發明實現在97 Å之厚度下之大於約89%之選擇性。在其他實施例中，氮化矽在一個表面上相對於另一表面之優先沉積在超過190 Å之厚度下以大於99%之入射率發生。
此方法利用使用四碘化矽(SiI4)或六碘化二矽(Si2I6)作為一種「矽」前驅體，且使用含氮材料作為共反應物或作為另一前驅體。含氮材料可係有機的(例如叔丁基肼、甲基肼、1,1-二甲基肼、1,2-二甲基肼、烷基胺或吡啶)或無機的(例如氨或肼)。在一些實施例中，含氮材料之混合物可用作ALD之前驅體，而在其他實施例中，僅一種含氮材料可用作ALD之前驅體(例如，僅氨，或僅叔丁基肼)。如本文使用，術語「含氮材料」可用於指代純的前驅體材料(例如，其完全為氨或完全為叔丁基肼)，或可指代作為含氮材料之混合物之部分之含有「含氮材料」之前驅體。在某些實施例中，本發明之氣相沉積可用於形成包括矽及氮之材料。此材料可包括氮化矽、本質上由氮化矽構成或由氮化矽構成及/或可具有其他組分。
在一項實施例中，藉由用氨電漿對具有不同組成之表面或基板之微電子裝置進行預處理，接著在選定數量個循環或脈衝之後週期性地引入氨電漿，經由四碘化矽及氮化合物(諸如氨)可在二氧化矽表面上選擇性地沉積約0.3至約5.0奈米之氮化矽，而在一些金屬氧化物表面(例如，Al2O3、HfO2及ZrO2)上未達成沉積或達成有限沉積。
在原子層沉積中，循序處理步驟通常被稱為「脈衝」或循環。因而，ALD程序基於前驅體化學品之受控、自限制性表面反應。本發明可用完全飽和之反應來實踐，或，若更可製造，僅用前驅體及共反應物之分離脈衝來實踐。藉由交替及循序地使基板與前驅體接觸而實質上避免氣相反應。此可藉由從不同反應物及共反應物之區移動基板或藉由在靜止基板上方交替氣流來實踐。在兩個情況下，氣相反應物在時間上及在基板表面上彼此分離，例如，藉由在反應物脈衝之間從反應腔室移除過量之反應物及/或反應物副產物。在一些實施例中，一或多個基板表面交替且循序地與兩個或更多個氣相前驅體或反應物接觸。使基板表面與氣相反應物接觸意味著反應物蒸氣與基板表面接觸達有限時間段。換言之，可理解，基板表面暴露於各氣相反應物達有限時間段。
簡而言之，通常在約0.5至小於15托之較低壓力下，將包括至少第一表面及第二不同表面之基板加熱至從150℃至400℃之合適沉積溫度。在其他實施例中，溫度從約175℃至350℃或200℃至250℃。沉積溫度通常維持在反應物之熱分解溫度以下，但維持在足夠高之溫度以避免反應物之冷凝且為所要「選擇性」表面反應提供活化能。
基板之表面與氣相第一反應物接觸。在某些實施例中，將氣相第一反應物之脈衝提供至含有基板之反應空間。在其他實施例中，將基板移動至含有氣相第一反應物之反應空間。通常選擇條件，使得不超過約一個單層之第一反應物以自限制性方式吸附在基板表面上。合適接觸時間可由熟習此項技術者基於特定條件、基板及反應器組態容易地判定。過量第一反應物及反應副產物(若存在)從基板表面移除，諸如藉由用惰性氣體沖洗或藉由從第一反應物之存在移除基板。
沖洗意味著氣相前驅體及/或氣相副產物從基板表面移除，諸如藉由用真空泵抽空腔室及/或藉由用諸如氬氣或氮氣之惰性氣體取代反應器內部之氣體。在某些實施例中，沖洗時間為約0.05至20秒、約1與10秒之間或約1與3秒之間。然而，若需要，可利用其他沖洗時間，諸如其中需要對極高深寬比結構或具有複雜表面形態之其他結構進行高度保形步階覆蓋。
基板之表面與氣相第二氣態反應物接觸。在某些實施例中，將第二氣態反應物之脈衝提供至含有基板之反應空間。在其他實施例中，將基板移動至含有氣相第二反應物之反應空間。過量第二反應物及表面反應之氣態副產物(若存在)從基板表面移除。重複接觸及移除之步驟，直至在基板之第一表面上已選擇性地形成所要厚度之薄膜，其中各循環留下不超過約一個分子單層。可包含包括交替地及循序地使基板表面與其他反應物接觸之額外階段，以形成更複雜之材料，諸如三元材料。
各循環之各階段通常係自限制性的。在各階段中供應過量之反應物前驅體以使易受影響之結構表面飽和。表面飽和確保反應物佔據所有可用之反應位點(例如，經受實體尺寸或「空間位阻」限制)，且因此確保優異步階覆蓋。通常，用各循環沉積少於一個分子層之材料，然而，在一些實施例中，在循環期間沉積超過一個分子層。
移除過量反應物可包含抽空反應空間之一些內容物及/或用氦氣、氮氣或另一惰性氣體沖洗反應空間。在某些實施例中，沖洗可包括關閉反應氣體之流，同時繼續使惰性載氣流動至反應空間。在另一實施例中，沖洗步驟可採用真空步驟以從表面移除過量反應物。
關於氨電漿，該程序可包括直接電漿產生程序，其中電漿在反應器中直接產生，或替代地包括遠端電漿產生程序，其中電漿在反應區及基板之「遠端」產生，被供應至反應器中。在此方面，諸如射頻(RF)源之能量源可向沉積腔室提供足以離子化氨氣之功率，該氨氣作為預處理步驟引入，且此後週期性地引入。在用氨電漿處理之步驟中，應用之功率大於200 W，且在某些實施例中大於約250 W，大於約275 W，大於約300 W，大於約325 W，或甚至大於約350 W。例如，應用之功率可在約250至約500 W之範圍內、約300至約475 W之範圍內、約350至約450 W之範圍內或約375至約425 W之範圍內。在氨電漿處理步驟中，應用之功率可視情況變化，諸如藉由在處理週期內增加功率。
氨電漿之例示性流速為至少50 sccm、至少約100 sccm、至少約150 sccm、或至少約175 sccm。在更具體態樣中，還原氣體之流速在約100 sccm至約400 sccm之範圍內，在約150 sccm至約300 sccm之範圍內，或在約175 sccm至約275 sccm之範圍內。流動至腔室中之氨電漿之量可視情況用氨電漿之量對在氨電漿處理步驟期間流動至腔室中之總氣體(氨電漿及惰性氣體)來表達。例如，氨電漿之量可在氨電漿處理步驟期間流動至腔室中之氣體總量之約10%至約50%、約15%至約40%、或約20%至約35%之範圍內。
能夠用於本發明之程序中之反應器包含ALD反應器，以及配備有用於以「脈衝」方式提供反應物之適當設備及構件之CVD反應器。根據某些實施例，可使用噴頭反應器。可使用之合適反應器之實例包含市售設備以及自製反應器，且對於熟習CVD及/或ALD之技術者將係已知的。
如本文所使用，術語「微電子裝置」對應於經製造用於微電子、積體電路或電腦晶片應用中之半導體基板，包含3D NAND結構、邏輯裝置、DRAM、功率裝置、平板顯示器及微機電系統(MEMS)。應理解，術語「微電子裝置」絕不意欲為限制性。
就本發明之程序實現氮化矽之高度選擇性沉積而言，所得微電子裝置基板藉由在非所要表面上沉積最少氮化矽而具有優勢。因此，在另一態樣中，本發明提供一種具有不同組成之複數個表面之微電子裝置，其中該裝置包括包含選自氮化矽、二氧化矽、氧化鍺、SiCO、SiC、SiON、SiOF及低k基板之至少一個表面之至少一個第一表面，以及包含選自氮化鈦、氮化鉭、氮化鋁、氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鉭、氧化鈮、氧化鑭、氧化釔、氧化鎂、氧化鈣及氧化鍶之至少一個第二表面之一個表面。
在一項實施例中，本發明提供一種微電子裝置，其具有不同組成之複數個表面，其中該裝置包括包含選自氮化矽、二氧化矽、氧化鍺、SiCO、SiC、SiON、SiOF及低k基板之至少一個表面之至少一個第一表面，以及包含選自氮化鈦、氮化鉭、氮化鋁、氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鉭、氧化鈮、氧化鑭、氧化釔、氧化鎂、氧化鈣、氧化鍶之至少一個第二表面之一個表面，且其中該第一表面在其上沉積有厚度至少為200 Å之氮化矽膜，且其中該第二表面在其上沉積有厚度不超過約3 Å之氮化矽膜。
在另一實施例中，本發明提供一種具有不同組成之複數個表面之微電子裝置，其中該裝置包括包含二氧化矽之至少一個表面及包含氧化鋁之至少一個表面，且其中包括二氧化矽之表面在其上沉積有厚度至少為200 Å之氮化矽膜，且其中包括氧化鋁之表面在其上沉積有厚度不超過約3 Å之氮化矽膜。
本發明可藉由其之某些實施例之以下實例進一步繪示，儘管應理解，包含此等實例僅僅係為了圖解之目，且不旨在限制本發明之範疇，除非另有特別指示。
實例
實例1
在此實例中，氮化矽相對於基板之第二、第三及第四不同表面選擇性地沉積在基板之第一表面上。基板之第一表面包括天然氧化矽。基板之第二表面包括由ALD沉積之Al2O3。基板之第三表面包括由ALD沉積之HfO2。基板之第四表面包括由ALD沉積之ZrO2。在氮化矽沉積之前，基板經受氨電漿處理程序。
氮化矽膜藉由使用四碘化矽(SiI4)作為第一前驅體及使用氨作為第二前驅體之ALD程序選擇性地沉積。四碘化矽包含在ProE-Vap安瓿中，且加熱至100℃。在200℃之溫度之基板及1.5托之反應腔室壓力下，N2載氣流過固體四碘化矽之表面，載送四碘化矽蒸氣至經加熱腔室中。各沉積循環包含10秒之四碘化矽蒸氣脈衝、3秒之惰性N2沖洗、10秒之氨脈衝及3秒之惰性N2沖洗。參考圖1，使用由100個至600個沉積循環構成之ALD程序沉積樣品，沉積在第一電漿處理之天然氧化矽表面上之材料之厚度經量測，且與沉積在第二、第三及第四電漿處理之Al2O3、HfO2及ZrO2表面上之材料之厚度比較。圖1展示，在電漿處理之天然氧化矽表面上之氮化矽沉積具有高達400個循環之相對於電漿處理之Al2O3表面非常高之選擇性。(選擇性大於95%)。然而，電漿處理之HfO2及ZrO2表面展示僅高達300個循環之95%之相同選擇性。
實例2
在此實例中，氮化矽相對於基板之第二、第三及第四不同表面選擇性地沉積在基板之第一表面上。基板之第一表面包括天然氧化矽。基板之第二表面包括由ALD沉積之Al2O3。基板之第三表面包括由ALD沉積之HfO2。基板之第四表面包括由ALD沉積之ZrO2。在氮化矽沉積之前，基板經受氨電漿處理程序。在每200個沉積循環之後，氨電漿處理程序被再應用於基板之所有表面。參考圖2，使用由200個至800個沉積循環構成之ALD程序沉積樣品，沉積在第一電漿處理之天然氧化矽表面上之材料之厚度經量測且與沉積在第二、第三及第四電漿處理之Al2O3、HfO2及ZrO2表面上之材料之厚度比較。圖2展示，在電漿處理之天然氧化矽表面上之氮化矽沉積具有高達800個循環之相對於電漿處理之Al2O3表面非常高之選擇性。(選擇性大於95%)。然而，電漿處理之HfO2及ZrO2表面分別展示僅高達600及400個循環之95%之相同選擇性。藉由比較圖1及圖2，再應用氨電漿處理程序大大增強天然氧化矽與所有其他三種表面之間的選擇性。
實例3
在此實例中，使用光譜橢圓偏光術量測使用實例1及2中論述之方法沉積之氮化矽之折射率(RI)。不同氨電漿處理再應用頻率從每200個循環至每50個循環不等。藉由比較未再應用及塊體氮化矽膜之RI，每50個循環再應用大大增強沉積之氮化矽膜之RI。
態樣
在第一態樣，本發明提供一種用於在具有不同組成之複數個表面之微電子裝置基板上沉積氮化矽膜之程序，其包括 a. 在約150℃至約400℃之溫度下，在低於約15托之壓力下，在氣相沉積條件下，使該基板與脈衝四碘化矽或六碘化二矽以及含氮共反應物接觸，藉此界定脈衝循環，及 b. 其中該基板(i)用氨電漿預處理，且其中(ii)此後週期性地用氨電漿進一步處理基板。
在第二態樣，本發明提供第一態樣之程序，其中在每10個脈衝循環之後至每1000個脈衝循環之後之範圍內，用銨電漿進一步處理基板至少一次。
在第三態樣，本發明提供第一或第二態樣之程序，其中在每15個脈衝循環之後，用氨電漿進一步處理基板。
在第四態樣，本發明提供第一或第二態樣之程序，其中在每20個脈衝循環之後，用氨電漿進一步處理基板。
在第五態樣，本發明提供第一或第二態樣之程序，其中在每25個脈衝循環之後，用氨電漿進一步處理基板。
在第六態樣，本發明提供第一或第二態樣之程序，其中在每30個脈衝循環之後，用氨電漿進一步處理基板。
在第七態樣，本發明提供第一或第二態樣之程序，其中在每35個脈衝循環之後，用氨電漿進一步處理基板。
在第八態樣，本發明提供第一或第二態樣之程序，其中在每40個脈衝循環之後，用氨電漿進一步處理基板。
在第九態樣，本發明提供第一或第二態樣之程序，其中在每45個脈衝循環之後，用氨電漿進一步處理基板。
在第十態樣，本發明提供第一或第二態樣之程序，其中在每50個脈衝循環至每200個脈衝循環之後之範圍內，用氨電漿進一步處理基板至少一次。
在第十一態樣，本發明提供第一至第十態樣中任一者之程序，其中氮化矽沉積至選自氮化矽、二氧化矽、氧化鍺、SiCO、SiC、SiON、SiOF及低k基板之表面上。
在第十二態樣，本發明提供第一至第十態樣中任一項之程序，其中氮化矽膜相對於沉積至選自氮化鈦、氮化鉭、氮化鋁、氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鉭、氧化鈮、氧化鑭、氧化釔、氧化鎂、氧化鈣、氧化鍶及其等組合之表面上以約85%至約99%之選擇性沉積至選自氮化矽、二氧化矽、氧化鍺、SiCO、SiC、SiON、SiOF及低k基板之表面上。
在第十三態樣，本發明提供第一至第十態樣中任一項之程序，其中該裝置基板包括包含二氧化矽之至少一個表面及包含氧化鋁之至少一個表面，且其中該程序導致在沉積在二氧化矽表面上之氮化矽膜中以約99%之選擇性在二氧化矽上優先沉積氮化矽，且其中該氮化矽膜具有200 Å之近似厚度。
在第十四態樣，本發明提供第一至第十態樣中任一項之程序，其中該裝置基板包括包含二氧化矽之至少一個表面及包含氧化鋁之至少一個表面，且其中該程序導致在沉積在二氧化矽表面上之氮化矽膜中以約99%之選擇性在二氧化矽上優先沉積氮化矽，且其中該氮化矽膜具有至少50 Å之近似厚度。
在第十四態樣，本發明提供一種微電子裝置，其具有不同組成之複數個表面，其中該裝置包括包含選自氮化矽、二氧化矽、氧化鍺、SiCO、SiC、SiON、SiOF及低k基板之至少一個表面之至少一個第一表面，以及包含選自氮化鈦、氮化鉭、氮化鋁、氧化鉿、氧化鋯、氧化鋁、氧化鈦、氧化鉭、氧化鈮、氧化鑭、氧化釔、氧化鎂、氧化鈣、氧化鍶之至少一個第二表面之一個表面，其中該第一表面在其上沉積有厚度約為200 Å之氮化矽膜，且其中該第二表面在其上沉積有厚度不超過約3 Å之氮化矽膜。
在第十五態樣，本發明提供一種具有不同組成之複數個表面之微電子裝置，其中該裝置包括包含二氧化矽之至少一個表面及包含氧化鋁之至少一個表面，且其中包括二氧化矽之表面在其上沉積有厚度約為200 Å之氮化矽膜，且其中包括氧化鋁之表面在其上沉積有厚度不超過約3 Å之氮化矽膜。 因此描述本發明之若干闡釋性實施例，熟習此項技術者將輕易瞭解可在所附發明申請專利範圍之範疇內製成且使用其他實施例。已在上文描述中陳述由此文件涵蓋之本發明之許多優勢。然而，應理解，本發明在許多態樣中僅係闡釋性的。當然，本發明之範疇以隨附發明申請專利範圍所表達之語言定義。