參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是本發明在不脫離其精神及其範圍的條件下，其方式及詳細內容可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
注意，在用來說明發明的實施方式的圖式中，有時使用相同的元件符號來表示相同的部分或具有相同功能的部分而省略其重複說明。
在本說明書中，例如，有時將時脈信號CLK簡稱為信號CLK或CLK等。其它構成要素(例如，信號、電壓、電位、電路、元件、電極及佈線等)也是同樣的。
下面示出幾個實施方式。各實施方式所記載的結構可以與其他實施方式適當地組合。當在一個實施方式中示出幾個結構實例時，可以適當地組合結構實例。
實施方式1〈〈半導體裝置的結構實例1〉〉圖1是示出半導體裝置的結構的一個例子的方塊圖。半導體裝置100包括輸入端子INa、輸入端子INb、輸出端子OUTa、電路10及電路RC1。端子INa、端子INb是能夠輸入半導體裝置100所處理的資料信號的端子。端子OUTa是輸出半導體裝置100(電路10)所處理的資料信號的端子。
〈電路10〉電路10包括電路20及電路30。電路10是能夠被用作邏輯電路的半導體裝置。電路10被輸入時脈信號CLK等控制信號、高電源電位VDD及低電源電位VSS。電路10是能夠進行時脈閘控及電源閘控的電路方塊，由於組裝有半導體裝置100的半導體裝置的時脈閘控電路而控制時脈信號CLK的供應，由於該半導體裝置的電源閘控電路而控制電源電位VDD的供應。
電路20能夠被用作選擇電路，具有選擇輸入端子a20的輸入信號和輸入端子a21的輸入信號中的一個並將該輸入信號從輸出端子b20輸出的功能。端子a20與端子INa電連接，端子a21與電路RC1的輸出端子b1電連接，端子b20與電路30的輸入端子a30電連接。電路30的輸出端子b30與端子OUTa電連接。
電路30可以為能夠保持資料(狀態)的電路。典型的是，電路30可以為順序電路。在此情況下，從端子b30輸出的資料信號的邏輯位準根據輸入到端子a30的資料信號或者保持在該資料信號及電路30內部的資料(狀態)而決定。例如，電路30可以使用閂鎖電路、正反器電路、移位暫存器、計數電路、分頻電路等順序電路構成。
〈電路RC1〉電路RC1被用作能夠保持資料(狀態)的保持電路。電路RC1包括節點FN1、輸入端子a1、輸入端子a2、輸入端子c1、輸出端子b1、開關SW1、開關SW2、開關SW3及電容元件CP1。
節點FN1是以能夠處於電浮動狀態的方式被設置的被用作電路RC1的資料(狀態)保持部的節點。端子a1與端子INa電連接，端子a2與端子INb電連接。
開關SW1能夠控制節點FN1與端子a1之間的導通狀態。開關SW2能夠控制節點FN1與端子b1之間的導通狀態。開關SW3能夠控制端子a2與端子b1之間的導通狀態。電容元件CP1的第一端子與節點FN1電連接，其第二端子與端子c1電連接。藉由電容元件CP1而在節點FN1與端子c1之間電容耦合。由此，可以根據端子c1的電位而控制節點FN1的電位。例如，當節點FN1處於電浮動狀態時，藉由使端子c1的電位上升，可以使節點FN1的電位上升。
電路RC1具有如下功能：選擇從端子a1輸入的資料和從端子a2輸入的資料中的一個並將被選擇的資料保持在節點FN1中的功能以及從端子b1輸出在節點FN1中保持的資料的功能。在寫入從端子a1輸入的資料的情況下，使開關SW1處於導通狀態，使開關SW2及開關SW3處於非導通狀態。在寫入從端子a2輸入的資料的情況下，使開關SW2及開關SW3處於導通狀態，使開關SW1處於非導通狀態。在讀出資料的情況下，使開關SW2處於導通狀態，使開關SW1及開關SW3處於非導通狀態。在保持資料的情況下，使開關SW1及開關SW2處於非導通狀態，使節點FN1電浮動狀態。
電容元件CP1的靜電容量考慮到寫入保持在RC1中的資料的節點(在圖1的例子中，相當於端子a30的節點)的負載而設定即可。
可以將電路RC1用作保持在電路10中的資料的備份用記憶體電路。因此，電路RC1具備在遮斷電源的期間能夠保持備份的資料的保持特性(retention characteristics)。為了在RC1中長時間保持資料，較佳為儘可能抑制電浮動狀態下的節點FN1的電位的變動(尤其是，電位的下降)。作為解決方法之一，可以舉出使用非導通狀態下的汲極電流(關態電流)非常小的電晶體構成開關SW1、SW2的方法。
為了減少電晶體的關態電流，例如使用能隙大的半導體形成半導體區域即可。在此情況下，半導體的能隙較佳為2.5eV以上、2.7eV以上或3eV以上。作為上述半導體可以舉出氧化物半導體。例如，開關SW1、SW2可以為使用氧化物半導體層形成半導體區域的電晶體(OS電晶體)。例如，在源極-汲極間電壓為10V，室溫(25℃左右)的狀態下，以通道寬度標準化的OS電晶體的洩漏電流可以為10×10-21A/μm(10zA/μm)以下。應用於開關SW1及開關SW2的OS電晶體的洩漏電流在室溫(25℃左右)下較佳為1×10-18A以下、1×10-21A以下或1×10-24A以下。或者，洩漏電流在85℃下較佳為1×10-15A以下、1×10-18A以下或1×10-21A以下。
因為氧化物半導體是能隙大，電子不容易被激發，電洞的有效質量大的半導體，所以OS電晶體與使用矽等的一般的電晶體相比有時不容易發生突崩潰(avalanche breakdown)等。藉由抑制起因於突崩潰的熱載子劣化等，OS電晶體具有高汲極耐壓，由此能夠以高汲極電壓驅動。因此，藉由將OS電晶體應用於電路RC1，可以提高信號的電位位準及輸入時序等驅動條件的工作裕度(margin)。例如，也可以進行在資料保持狀態下節點FN1的電位變高的驅動。
在OS電晶體中，即使使閘極絕緣層增厚，即其等效氧化物厚度為11nm左右，並使通道長度減短，即為50nm，也可以具有非常良好的關態電流特性及次臨界值特性。由此，因為OS電晶體可以使用比構成邏輯電路的一般的Si電晶體厚的閘極絕緣層，所以經過閘極絕緣層的洩漏電流可以得到降低，並且也可以抑制起因於閘極絕緣層的厚度的不均勻而發生的電特性的不均勻。關於OS電晶體的詳細內容，在實施方式2中進行說明。
對構成開關SW3及電路10的電晶體沒有特別的限制，可以採用適用於邏輯電路的一般的電晶體，例如可以採用使用第四族元素(Si、Ge、C)形成半導體區域的電晶體。電路10的電晶體的典型例子是使用矽形成半導體區域的電晶體(Si電晶體)。另外，為了提高Si電晶體的移動率等，也可以使用對Si電晶體的半導體區域添加Ge的彎曲電晶體。
開關SW3既可以與開關SW1及開關SW2同樣使用OS電晶體構成，又可以使用類比開關等的開關電路構成。藉由作為開關SW3採用OS電晶體，如下所述，可以使追加電路RC1時的半導體裝置100的面積開銷成為0。另外，在作為開關SW3採用類比開關的情況下，藉由使用Si電晶體形成p型電晶體，使用OS電晶體形成n型電晶體並將該n型電晶體層疊在p型電晶體上，可以與只使用Si電晶體構成開關SW3的情況相比縮小半導體裝置100的面積。
在半導體裝置100中，不需要因設置電路RC1而發生的電路20及電路30的電路結構的改變，作為電路20也可以應用稱為選擇器或多工器的一般的選擇電路，作為電路30也可以應用閂鎖電路或正反器電路等一般的順序電路。由於在電路20及電路30上可以層疊電路RC1，所以可以設置電路RC1而幾乎不改變電路20及電路30的佈局。就是說，在本實施方式中，藉由在使用選擇電路及順序電路構成的電路方塊上層疊包括OS電晶體的電路方塊，可以使追加包括OS電晶體的電路方塊時的面積開銷成為0，並且也可以使選擇電路及順序電路進行正常工作時的性能障礙成為0。
以下，說明半導體裝置100的更具體的電路結構實例及驅動方法例。
〈〈半導體裝置的結構實例2〉〉圖2是示出半導體裝置的結構實例的電路圖，圖3及圖4是示出圖2所示的半導體裝置的驅動方法例的時序圖。圖2的電路圖是圖1所示的半導體裝置100的具體例子之一。圖2所示的半導體裝置101包括電路11及電路RC2。
電路11是對應於圖1的電路10的電路方塊，包括電路SELC1及正反器電路(FF)31。
SELC1可以被用作選擇電路，包括一個反相器(NOT閘)電路及兩個類比開關電路。對SELC1輸入作為控制信號的信號SEL以及作為電源電位的VDD、VSS。
對FF31輸入作為控制信號的時脈信號CLK及重設信號RESET以及作為電源電位的VDD及VSS。CLKB是CLK的反轉信號，藉由設置在電路11中的反相器電路等從CLK生成。在圖2的例子中，FF31是主從型FF，由兩個閂鎖電路(LATa、LATb)構成。LATa包括一個類比開關、一個NAND閘電路及一個時脈反相器電路。LATb包括一個類比開關、一個反相器電路及一個時脈NAND閘電路。在FF31中，既可以設置一個類比開關和一個反相器電路代替時脈反相器電路，又可以設置一個類比開關和NAND閘電路代替時脈NAND閘電路。
電路RC2是對應於圖1的電路RC1的電路。電晶體Mos1、電晶體Mos2及電晶體Mos3是n通道型的OS電晶體，分別被用作SW1、SW2及SW3。信號OG1至OG3是控制電晶體Mos1至Mos3的導通狀態的控制信號。電容元件CP1的第二端子被輸入信號CSB。
圖2所示的半導體裝置101例如可以被用作掃描正反器電路，可以由多個半導體裝置101構成掃描器鏈。可以將端子INa用作正常工作時的資料輸入端子並將端子INb用作掃描器鏈的輸入部。為了構成掃描器鏈，將相鄰的兩個半導體裝置101中的一個的輸入端子INb電連接於另一個的輸出端子OUTa。將多個半導體裝置101的各輸入端子INa連接於組合電路的輸出端子即可。
例如，半導體裝置101可以應用於FPGA等PLD(可程式的邏輯裝置)的邏輯元件。可以使用電路11構成電路方塊，該電路方塊包括構成邏輯元件的暫存器及選擇暫存器的輸入信號的選擇電路。在此情況下，可以由多個半導體裝置101構成具有備份功能的暫存器鏈。
半導體裝置101是能夠進行時脈閘控及電源閘控的半導體裝置，在對組裝有電路11的半導體裝置不需要電路11的工作的期間可以遮斷對電路11的CLK及VDD的供應。由此，可以減少半導體裝置101的動態耗電量。下面，參照圖3和圖4說明半導體裝置101的驅動方法例。
圖3及圖4示出控制信號(OG1至OG3、CSB、CLK、RESET、SEL)、輸入信號(D0、SC)、輸出信號Q0的波形、節點FN1的電位的變化以及電路11的電源電位VDD的輸入端子的電位的變化。在圖3及圖4的例子中，輸入到半導體裝置101的信號(OG1至OG3、CSB、CLK、RESET、SEL、D0、SC)的高(H)位準的電位為VDD，低(L)位準的電位為VSS。
〈〈半導體裝置的驅動方法實例1〉〉圖3示出時脈閘控及電源閘控的控制方法的一個例子。
〈期間T1〉在期間T1中，半導體裝置101以正常工作模式工作。“正常工作”是指半導體裝置101(電路11)作為正反器電路工作。在圖3的例子中，在正常工作下以FF31保持信號D0的狀態的方式被驅動。
電路11被供應VDD及CLK。因為信號SEL的電位是L位準，所以由於SELC1而在FF31的輸入端子a30與端子INa之間處於導通狀態。FF31的狀態(輸出信號Q0)根據從信號CLK及端子a30輸入的信號D0而變化。
當正常工作時，節點FN1的電位維持為邏輯位準成為L的電位。在此，利用從端子INb輸入的信號SC將節點FN1的邏輯位準維持為L。明確而言，將SC的電位設定為L位準(VSS)，使電晶體Mos2及電晶體Mos3處於導通狀態。由此，節點FN1的電位成為VSS。就是說，當正常工作時，節點FN1因信號SC而被進行預充電。雖然SC的L位準的電位不侷限於VSS，但是藉由將SC的L位準的電位設定為VSS，能夠生成信號SC，而不使所使用的電源電位的數量增加。
〈期間T2〉在期間T2中，由於雖然繼續進行VDD的供應但是停止CLK的供應，所以半導體裝置101成為待機狀態。RC2備份FF31的狀態。明確而言，輸入到FF31的資料信號D0的邏輯位準被寫入到RC2。
首先，藉由使電晶體Mos2及電晶體Mos3處於非導通狀態，使節點FN1處於電浮動狀態，將信號CSB設定為H位準，並且將節點FN1的電位升壓到邏輯位準為H的電位。藉由使電晶體Mos1成為導通狀態，將信號D0輸入到節點FN1。如果信號D0的邏輯位準為L，則節點FN1的電荷被抽出到端子INa，因此節點FN1的電位下降，其邏輯位準成為L。如果信號D0的邏輯位準為H，則節點FN1的電荷被儲存，節點FN1的邏輯位準維持為H。
如此，在將節點FN1的邏輯位準設定為L的預充電工作以及利用電容耦合使節點FN1升壓而進行的RC2的備份工作中，只在寫入L的資料時，節點FN1的電荷移動。由此，因為能夠高速地進行備份工作，所以在遮斷CLK之後的短期間能夠遮斷VDD。此外，在寫入H的資料的情況下因電晶體Mos1的臨界電壓而也不發生節點FN1的電壓下降。因此，也不需要將電晶體Mos1的控制信號OG1的H位準的電位設定為高於VDD的電位。
在規定期間使電晶體Mos1處於導通狀態之後，使電晶體Mos1處於非導通狀態，使節點FN1處於電浮動狀態。由此完成FF31的備份。
在圖3的例子中，將CSB設定為H位準，然後將OG1設定為H位準。例如，也可以將CSB和OG1同時漂移到H位準。由此，可以縮短備份工作所需要的時間。
〈期間T3〉在期間T3中，VDD被遮斷，半導體裝置101處於停止狀態。在將OG1及RESET設定為L位準之後，遮斷VDD。
〈期間T4〉為了將半導體裝置101恢復到正常工作，首先再次開始VDD的供應。當再次開始VDD的供應時，由於SELC1而在端子a20與端子a30之間處於導通狀態。
〈期間T5〉將FF31恢復到遮斷CLK之前的狀態。具體地，將保持在RC2中的資料寫入到FF31。首先，將SEL及OG3設定為H位準，使端子INb與FF31的輸入端子a30之間處於導通狀態，將信號SC設定為H位準。因此，端子a30的邏輯位準成為H。接著，使電晶體Mos2處於導通狀態，使節點FN1與端子a30之間處於導通狀態。如果節點FN1的邏輯位準為L，則端子a30的電位為L位準，因此端子a30的邏輯位準為L。如果節點FN1的邏輯位準為H，則端子a30的電位幾乎沒有變化，因此端子a30的邏輯位準維持為H的狀態。如上所述，可以使FF31的狀態成為在節點FN1中保持的狀態。就是說，可以將FF31恢復到遮斷CLK之前的狀態。
如此，由於在RC2的恢復工作中將端子a30的邏輯位準設定為H之後將保持在RC2中的資料寫入到FF31，所以只在將L的資料寫入到FF31的情況下，節點FN1的電荷移動。由此，因為能夠高速地進行恢復工作，所以在再次開始VDD的供應之後的短期間能夠使半導體裝置101進行正常工作。此外，在寫入H的資料的情況下不發生因電晶體Mos2的臨界電壓而導致的端子a30的電壓下降，因此不需要將電晶體Mos2的控制信號OG2的H位準的電位設定為高於VDD的電位。
將端子a30的邏輯位準設定為H的工作沒有受到FF31的電路結構和遮斷電源時的狀態的影響。這意味著可以將各種順序電路應用於電路11。如此，本實施方式的保持電路的通用性高，可以對各種順序電路追加用來進行電源閘控的資料保持功能。
〈期間T6〉再次開始CLK的供應，使半導體裝置101正常工作。在再次開始CLK的供應之前的期間T5中，將信號RESET設定為H位準。期間T6的半導體裝置101的驅動方法與期間T1同樣，所以省略說明。
如上所述，在節點FN1的預充電工作、RC2的備份工作及RC2的恢復工作中，電晶體Mos1至電晶體Mos3的臨界電壓對寫入到RC2或FF31的資料的邏輯位準沒有影響。因此，即使電晶體Mos1至電晶體Mos3是OS電晶體，也可以將這些電晶體的控制信號OG1至OG3的H位準的電位設定為與電路11的VDD相同的電位。就是說，即使在半導體裝置101中設置RC2也不使工作所需要的電位的數量增加。
〈〈半導體裝置的驅動方法實例2〉〉在圖3的驅動方法實例中，RC2對輸入到端子INa的資料信號D0進行備份。RC2也可以對輸入到端子INb的信號SC進行備份。圖4示出這樣的驅動方法實例。在圖4的驅動方法實例中，關於與圖3的驅動方法實例相同的工作省略說明，而援用圖3的說明。
〈期間T11〉在期間T11中，半導體裝置101以正常工作模式驅動。與圖3的期間T1不同之處是在期間T11中信號D0的邏輯位準維持為L。當然，在期間T11中，信號D0也可以為如圖3所示的邏輯位準會變化的資料信號。
〈期間T12〉進行輸入到端子INb的資料信號的備份。在遮斷CLK之後，首先使其電位升壓以使節點FN1的邏輯位準成為H。為此，使電晶體Mos1至電晶體Mos3處於非導通狀態，將信號CSB設定為H位準。接著，使電晶體Mos2及電晶體Mos3處於導通狀態，將信號SC寫入到節點FN1。
〈期間T13〉在期間T13中，與圖3的期間T3同樣地使半導體裝置101驅動。使電晶體Mos2及電晶體Mos3處於非導通狀態，並遮斷VDD。RC2保持在期間T12中輸入到端子INb的資料。
〈期間T14、期間T15〉與圖3的期間T4、T5同樣，使半導體裝置101驅動。再次開始VDD的供應，將RC2所保持的資料寫入到FF31的輸入端子a30，而恢復FF31的狀態。並且，再次開始CLK的供應，使半導體裝置101進行正常工作。
〈期間T16〉期間T16是半導體裝置101進行正常工作的期間。與圖3的期間T6不同之處是：在期間T16中，由於電晶體Mos3而使端子INb與端子a21之間處於導通狀態，並且藉由將信號SEL設定為H位準，由於SELC1而使端子a30與端子a21之間處於導通狀態。由此，輸入到端子INb的資料信號(SC)被輸入到FF31。
例如，在將半導體裝置101用作掃描FF的情況下，在期間T12中，將測試資料輸入到端子INb即可。例如，在期間T12中進行對半導體裝置101(RC1)設定測試模式的scan-in工作，在期間T16中進行漂移工作，即可。在此情況下，藉由如圖4所示使半導體裝置101驅動，可以根據電路11(掃描FF)的輸出信號Q0的邏輯值而判斷保持在RC2中的資料是否正常，由此可以判定有沒有RC2的故障。
圖2的電路結構實例示出可以使用由選擇電路和正反器電路構成的一般的掃描正反器電路構成電路11，圖3、圖4的驅動方法實例示出可以將半導體裝置101用作一般的掃描FF。
就是說，根據本實施方式的半導體裝置101可以為包括掃描FF(電路11)和由OS電晶體構成的保持電路(OS方塊)的半導體裝置。因為作為掃描FF可以應用一般使用的電路，所以可以防止因OS方塊的追加而發生的電路結構及佈局的改變。由於OS方塊可以由OS電晶體和電容元件構成，所以可以在掃描FF上層疊。藉由使半導體裝置101的裝置結構具有在掃描FF上層疊有OS方塊的三維結構，可以使追加OS方塊時的佈局面積的開銷成為0，並也可以使正常工作時的性能障礙成為0。
如上所述，根據本實施方式的半導體裝置在追加OS方塊時也幾乎不發生性能開銷及面積開銷，並且根據電源閘控而可以減少半導體裝置101的動態功耗。
〈〈半導體裝置的變形例子〉〉下面，半導體裝置100(圖1)的幾個變形例子。
〈結構實例3〉圖1示出將RC1的輸入端子a1電連接於電路10的輸入端子a20(輸入端子INa)的例子。端子a1與電路10的連接節點不侷限於端子a20。作為這樣的連接節點，例如有電路20的輸出端子b20、電路30的輸入端子a30、輸出端子b30及其內部節點等。在此的電路30的內部節點是指在端子a30與端子b30之間的資料信號的傳送路徑上的節點。例如，在使用圖2所示的FF31構成電路30的情況下，該內部節點相當於LATa的時脈反相器電路的輸出端子、LATa的NAND閘電路的輸出端子、LATb的反相器電路的輸出端子。
圖5所示的半導體裝置111是將端子a1電連接於端子b30的例子。如圖5所示，該結構實例也不需要電路10的電路結構和佈局的改變。
〈結構實例4〉為了補償輸入到RC1的端子a1的信號的邏輯位準，也可以將緩衝部電連接於端子a1。該緩衝部可以使用一級緩衝電路、級聯連接的多級緩衝電路、一級反相器電路以及級聯連接的多級反相器電路等構成。在圖1中，在根據電路10的電路結構等的限制而需要使反轉信號D0的邏輯的資料保持在RC1中的情況下，由奇數級反相器電路構成緩衝部即可。
為了補償從RC1的端子b1的輸出信號的邏輯位準或者反轉輸出信號的邏輯，也可以將上述緩衝部電連接於端子b1。
圖6A所示的半導體裝置112是將一級緩衝電路52電連接於端子a1的例子。圖6B所示的半導體裝置113是將一級反相器電路53電連接於端子b1的例子。
〈結構實例5〉圖1所示的電路RC1能夠保持一個狀態。也可以將能夠保持多個狀態的保持電路設置在半導體裝置中。圖7示出這樣的結構實例。圖7所示的半導體裝置114作為用來備份狀態的記憶體電路包括電路RC14代替電路RC1。
RC14是對RC1追加兩個電路(RC1c、RC1d)的電路。因此，RC14能夠保持三個狀態。RC1c和RC1d是具有與RC1相同結構的電路，可以與RC1同樣地使RC1c和RC1d工作。RC1c及RC1d也可以保持從端子INa及端子INb輸入的資料信號並將保持的狀態寫入到電路10。節點FN1c、節點FN1d分別為RC1c、RC1d的資料保持節點。
RC14的開關(SW1、SW1c、SW1d、SW2、SW2c、SW2d、SW3、SW3c、SW3d)獨立控制導通狀態。開關(SW1、SW1c、SW1d、SW2、SW2c、SW2d)使用OS電晶體構成。此外，開關(SW3c、SW3d)可以與SW3同樣地構成，既可以使用OS電晶體構成，又可以使用類比開關等的開關電路構成。
電容元件(CP1、CP1c、CP1d)的第二端子分別被輸入信號CSB。或者，也可以將彼此不同的信號輸入到電容元件(CP1、CP1c、CP1d)的第二端子並獨立使節點(FN1、FN1c、FN1d)的電位升壓。
在使半導體裝置114正常工作的期間，在RC14中的RC1、RC1c和RC1d中的任一個保持電路中可以進行電路30的狀態的寫入工作。就是說，RC14能夠保持在正常工作的半導體裝置114(電路30)的任意時間的三個狀態。
實施方式2在本實施方式中，作為半導體裝置的一個例子說明OS電晶體。
〈〈OS電晶體的結構實例1〉〉圖8A至圖8D示出OS電晶體的結構的一個例子。圖8A是示出OS電晶體的結構的一個例子的俯視圖。圖8B是y1-y2線剖面圖，圖8C是x1-x2線剖面圖，圖8D是x3-x4線剖面圖。為了明確起見，在圖8A中省略裝置結構的構成要素的一部分。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線方向稱為通道寬度方向。因此，圖8B是示出OS電晶體的通道長度方向的剖面結構的圖，圖8C及圖8D是示出OS電晶體的通道寬度方向的剖面結構的圖。
如圖8A至圖8D所示，OS電晶體600形成在基板640上並由絕緣層654及絕緣層655覆蓋。OS電晶體包括絕緣層652、閘極絕緣層653、氧化物半導體(OS)層661至663、電極671、電極672及閘極電極673。在此，將OS層661、OS層662及OS層663總稱為OS層660。
在絕緣層652上形成有依次層疊有氧化物半導體(OS)層661、氧化物半導體(OS)層662的氧化物半導體膜的疊層。電極671及電極672與該疊層電連接。電極671及電極672分別是可以被用作OS電晶體600的源極電極或汲極電極的電極。OS層663覆蓋OS層661、OS層662、電極671及電極672。在OS層663上層疊有閘極絕緣層653。閘極電極673隔著閘極絕緣層653重疊於OS層661至663的疊層部分並隔著閘極絕緣層653及OS層663的疊層重疊於電極671及電極672。
〈〈OS電晶體的結構實例2〉〉圖9A至圖9D示出OS電晶體的結構的一個例子。圖9A是示出OS電晶體的結構的一個例子的俯視圖。圖9B是y1-y2線剖面圖，圖9C是x1-x2線剖面圖，圖9D是x3-x4線剖面圖。為了明確起見，在圖9A中省略裝置結構的構成要素的一部分。
圖9A至圖9D所示的OS電晶體601對應於在OS電晶體600中設置第二閘極電極的電晶體。隔著絕緣層651在基板640上形成有導電層674。導電層674包括用作閘極電極層的區域。導電層674既可以被供應與閘極電極673相同的電位或信號，又可以與閘極電極673獨立地被控制電位。在前者的情況下，也可以使閘極電極673與導電層674電連接。
藉由採用如OS電晶體600、601那樣的立體裝置結構，可以提供技術節點為60nm以下或30nm以下的OS電晶體。下面，說明OS電晶體600、601的構成要素。
〈〈氧化物半導體層〉〉作為OS層661至663的半導體材料，典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)等。OS層660較佳為In-M-Zn氧化物膜。當然，OS層661至663不侷限於包含銦的氧化物膜。OS層661至663例如可以使用Zn-Sn氧化物膜、Ga-Sn膜形成。
當OS層661至663藉由濺射法製造的In-M-Zn氧化物膜(M為Ti、Ga、Y、Zr、La、Ce、Nd、Sn或Hf)時，用來形成In-M-Zn氧化物膜的靶材的金屬元素的原子個數比較佳為滿足InM及ZnM。這種靶材的金屬元素的原子個數比較佳為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=3：1：2、In：M：Zn=2：1：3。注意，藉由濺射法形成的氧化物半導體膜的原子個數比分別包含所使用的濺射靶材中的金屬元素的原子個數比的±40%的範圍內的誤差。
例如，當作為OS層661及OS層663，使用由濺射法形成的In-Ga-Zn氧化物膜時，可以使用In-Ga-Zn氧化物(In：Ga：Zn=1：3：2[原子個數比])的靶材形成該氧化物半導體膜。例如，可以採用如下成膜條件：作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，並使基板溫度為200℃，DC功率為0.5kW。
當作為OS層662，使用由濺射法形成的In-Ga-Zn氧化物膜時，較佳為使用包含In-Ga-Zn氧化物(In：Ga：Zn=1：1：1[原子個數比])的多晶靶材形成氧化物半導體膜。藉由使用上述靶材，可以形成CAAC-OS膜。至於CAAC-OS膜後面描述。例如，當使用該靶材時可以採用如下成膜條件：作為成膜氣體使用30sccm的氬氣體和15sccm的氧氣體，將壓力設定為0.4Pa，並使基板溫度為300℃，DC功率為0.5kW。也可以將多晶的In-Ga-Zn氧化物(In：Ga：Zn=2：1：3[原子個數比])用於靶材。CAAC-OS膜是具有c軸配向的結晶部的氧化物半導體膜，至於該CAAC-OS膜後面描述。藉由使用CAAC-OS膜形成半導體區域，可以得到起因於可見光或紫外光的照射的電特性的變動小的可靠性高的OS電晶體。
(能帶結構)接著，參照圖10B所示的能帶結構圖說明由OS層661、OS層662及OS層663的疊層構成的OS層660的功能及效果。圖10A是放大OS電晶體600的通道的圖，且是圖8B的局部放大圖。圖10B示出在圖10A中以虛線z1-z2表示的部分(OS電晶體600的通道)的能帶結構。
在圖10B中，Ec652、Ec661、Ec662、Ec663及Ec653分別示出絕緣層652、OS層661、OS層662、OS層663及閘極絕緣層653的導帶底端的能量。
真空能階和導帶底端的能量之間的能量差(也稱為“電子親和力”)是真空能階與價電子帶上端之間的能量差(也稱為游離電位)減去能隙的值。可以利用光譜橢圓偏光計(由HORIBA JOBIN YVON製造的UT-300)測量能隙。另外，真空能階與價電子帶上端的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)測量。
例如，使用原子個數比為In：Ga：Zn=1：3：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用原子個數比為In：Ga：Zn=1：3：4的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用原子個數比為In：Ga：Zn=1：3：6的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用原子個數比為In：Ga：Zn=1：6：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用原子個數比為In：Ga：Zn=1：6：8的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用原子個數比為In：Ga：Zn=1：6：10的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用原子個數比為In：Ga：Zn=1：1：1的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用原子個數比為In：Ga：Zn=3：1：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為5.0eV。
因為絕緣層652和閘極絕緣層653是絕緣體，所以Ec653和Ec652比Ec661、Ec662及Ec663更接近於真空能階(電子親和力小)。
另外，Ec661比Ec662更接近於真空能階。明確而言，Ec661較佳比Ec662更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec663比Ec662更接近於真空能階。明確而言，Ec663較佳比Ec662更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
另外，因為在OS層661與OS層662的介面附近以及OS層662與OS層663的介面附近形成混合區域，所以導帶底端的能量連續地變化。就是說，在這些介面不存在能階或者幾乎不存在能階。
因此，在具有該能帶結構的疊層結構中，電子主要在OS層662中移動。由此，即使在OS層661與絕緣層652的介面或者OS層663與閘極絕緣層653的介面存在有能階，該能階也幾乎不會影響到電子的移動。另外，因為在OS層661與OS層662的介面以及OS層663與OS層662的介面不存在能階或者幾乎不存在能階，所以在該區域中不會阻礙電子的移動。因此，具有上述氧化物半導體的疊層結構的OS電晶體600可以實現高場效移動率。
此外，如圖10B所示，雖然在OS層661與絕緣層652的介面以及OS層663與閘極絕緣層653的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et600，但是由於OS層661及OS層663的存在，可以使OS層662遠離該陷阱能階。
尤其是，在本實施方式所例示的OS電晶體600中，在通道寬度方向上OS層662的頂面和側面接觸於OS層663，OS層662的底面接觸於OS層661(參照圖8C)。如此，藉由採用OS層661和OS層663覆蓋OS層662的結構，可以進一步減少上述陷阱能階的影響。
注意，當Ec661或Ec663與Ec662的能量差小時，有時OS層662的電子越過該能量差到達陷阱能階。在電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。因此，藉由將Ec661與Ec662的能量差以及Ec663與Ec662的能量差都設定為0.1eV以上，較佳為0.15eV以上，電晶體的臨界電壓的變動得到抑制，從而可以使電晶體的電特性良好，所以是較佳的。
另外，OS層661及OS層663的能帶間隙較佳寬於OS層662的能帶間隙。
例如，OS層661及OS層663可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於OS層662的材料。明確而言，上述元素的原子數比為OS層662的1.5倍以上，較佳為2倍以上，更較佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體中產生氧缺損的功能。由此可說，與OS層662相比，在OS層661及OS層663中難以產生氧缺損。
另外，在OS層661、OS層662及OS層663為至少包含銦、鋅及M(M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬)的In-M-Zn氧化物，且OS層661的原子個數比為In：M：Zn=x1：y1：z1，OS層662的原子個數比為In：M：Zn=x2：y2：z2，OS層663的原子個數比為In：M：Zn=x3：y3：z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更較佳為3倍以上。此時，在OS層662中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳小於x2的3倍。
OS層661及OS層663中的除了Zn及O之外的In與M的原子百分比較佳為In的比率低於50atomic%且M的比率為50atomic%以上，更較佳為In的比率低於25atomic%且M的比率為75atomic%以上。另外，OS層662中的除了Zn及O之外的In與M的原子百分比較佳為In的比率為25atomic%以上且M的比率低於75atomic%，更較佳為In的比率為34atomic%以上且M的比率低於66atomic%。
OS層661及OS層663的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。另外，OS層662的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更較佳為3nm以上且50nm以下。另外，OS層662較佳比OS層661及OS層663厚。
另外，為了對將氧化物半導體用作通道的OS電晶體賦予穩定的電特性，藉由降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017/cm3，低於1×1015/cm3或低於1×1013/cm3。
此外，對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使OS電晶體的電特性劣化。因此，較佳為降低OS層661、OS層662及OS層663中或各層的介面的雜質濃度。
為了使氧化物半導體成為本質或實質上本質，在氧化物半導體的某個深度或氧化物半導體的某個區域較佳為如下：矽濃度低於1×1019atoms/cm3，低於5×1018atoms/cm3，或低於1×1018atoms/cm3。此外，在氧化物半導體的某個深度或氧化物半導體的某個區域較佳為如下：氫濃度為2×1020atoms/cm3以下，5×1019atoms/cm3以下，1×1019atoms/cm3以下，或5×1018atoms/cm3以下。此外，在氧化物半導體的某個深度或氧化物半導體的某個區域較佳為如下：氮濃度低於5×1019atoms/cm3，5×1018atoms/cm3以下，1×1018atoms/cm3以下，或5×1017atoms/cm3以下。
當氧化物半導體包含結晶部時，如果以高濃度包含矽或碳，氧化物半導體的結晶性則有可能降低。為了防止氧化物半導體的結晶性的降低，在氧化物半導體的某個深度或氧化物半導體的某個區域中較佳為包含如下部分：矽濃度低於1×1019atoms/cm3，低於5×1018atoms/cm3或低於1×1018atoms/cm3。此外，在氧化物半導體的某個深度或氧化物半導體的某個區域中較佳為包含如下部分：碳濃度低於1×1019atoms/cm3，低於5×1018atoms/cm3或低於1×1018atoms/cm3。
所例舉的氧及碳等的雜質濃度是藉由利用SIMS(Secondary Ion Mass Spectrometry：二次離子質譜分析法)獲得的值。藉由使用如上述那樣的被高度純化了的氧化物半導體，可以減少OS電晶體的關態電流極小。例如，可以使以源極與汲極之間的電壓為0.1V至10V左右時的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
在本實施方式所例示的OS電晶體600、601中，以在通道寬度方向上電性上包圍OS層660的方式形成有閘極電極673，由此閘極電場除了在垂直方向上之外，還在側面方向上施加到OS層660(參照圖8C)。換而言之，閘極電場施加到氧化物半導體層整體，所以電流流過成為通道的OS層662整體，從而可以進一步增高通態電流。下面，對OS電晶體600、601的構成要素進行說明。
〈〈氧化物半導體的結晶結構〉〉首先，對構成OS層660的氧化物半導體的結構進行說明。另外，在本說明書中，在結晶為三方晶系或菱方晶系的情況下，記為六方晶系。
氧化物半導體大致分為非單晶氧化物半導體和單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
作為非晶結構的定義，一般而言，已知：處於介穩狀態並沒有被固定化；具有各向同性且不具有不均勻結構等。也可以換句話說為非晶結構具有靈活鍵角並具有短距離秩序性，而不具有長距秩序性。
從相反的觀點來看，不能將實質上穩定的氧化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
〈CAAC-OS〉CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以確認到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS中，不容易發生由晶界引起的電子移動率的下降。
當從與樣本面大致平行的方向觀察CAAC-OS的高解析度剖面TEM影像時，可以確認到在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著其上形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凹凸的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
由CAAC-OS的剖面的高解析度TEM影像可知，CAAC-OS的一個結晶部的尺寸為1nm以上或3nm以上，由結晶部與結晶部之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將結晶部稱為奈米晶(nc：nanocrystal)。注意，也可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS是雜質濃度低的氧化物半導體。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體的金屬元素與氧的結合力更強而成為因從氧化物半導體奪取氧而打亂氧化物半導體的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體內部時成為打亂氧化物半導體的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS是缺陷態密度低的氧化物半導體。例如，氧化物半導體中的氧缺陷有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較少的載子陷阱。因此，使用該氧化物半導體的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體的電特性有時不穩定。
〈微晶氧化物半導體、nc-OS〉在nc-OS的高解析度TEM影像中有觀察到結晶部及觀察不到明確的結晶部的區域。nc-OS中含有的結晶部的尺寸大多為1nm以上且10nm以下，或1nm以上且3nm以下。另外，有時將結晶部的尺寸為大於10nm且100nm以下的氧化物半導體稱為微晶氧化物半導體。例如在nc-OS的高解析度TEM影像中，有時觀察不到明確的晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
nc-OS在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS進行使用其束徑近於結晶部或者比結晶部小的奈米束電子射線的電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是其規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
〈非晶氧化物半導體〉非晶氧化物半導體是具有無序的原子排列並不具有結晶部的氧化物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中，觀察不到結晶部。使用XRD裝置對非晶氧化物半導體進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
〈a-like OS〉a-like OS是具有nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。在a-like OS的高解析度TEM影像中，有時觀察到空洞。此外，在高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。因為具有空洞，所以a-like OS的結構不穩定。a-like OS有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在優質的nc-OS中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生晶化。
此外，a-like OS及nc-OS的結晶部的大小的測量可以使用高解析度TEM影像進行。例如，InGaZnO4的結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4的結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從結晶結構分析求出其值為0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域，每個晶格條紋都對應於InGaZnO4的結晶的a-b面。
氧化物半導體例如也可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層。
〈基板〉基板640不侷限於僅進行支撐的基板，也可以是形成有電晶體等其他裝置的基板。此時，OS電晶體600的閘極電極673、電極671和電極672中的一個也可以與上述其他裝置電連接。
〈基底絕緣膜〉絕緣層652除了防止雜質從基板640擴散的功能以外，還可以具有對OS層660供應氧的功能。因此，絕緣層652較佳為含氧的絕緣膜，更較佳為包含比化學計量組成多的氧的絕緣膜。例如，絕緣層652為利用熱脫附譜(TDS(Thermal Desorption Spectroscopy))分析而得到的換算為氧原子的氧釋放量為1.0×1019atoms/cm3以上的膜。在此，TDS分析時的膜的表面溫度為100℃以上且700℃以下。在如上所述基板640是形成有其他裝置的基板的情況下，絕緣層652較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理，以使其表面平坦。
作為絕緣層652可以使用氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等氧化物絕緣膜、氮化矽、氮氧化矽和氮氧化鋁等氮化物絕緣膜或者這些的混合材料形成。
〈閘極電極〉閘極電極673可以使用選自鉻(Cr)、銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鋅(Zn)、鉬(Mo)、鉭(Ta)、鈦(Ti)、鎢(W)、錳(Mn)、鎳(Ni)、鐵(Fe)、鈷(Co)、釕(Ru)中的金屬元素、以上述金屬元素中的一種或多種為成分的合金以及導電化合物等形成。作為導電化合物，可以舉出氮化鈦、鎳矽化物等。
閘極電極673可以具有單層結構或兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鈦膜的雙層結構、在氮化鈦膜上層疊鎢膜的雙層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的雙層結構、依次層疊鈦膜、鋁膜以及鈦膜的三層結構、Cu-Mn合金膜的單層結構、在Cu-Mn合金膜上層疊Cu膜的雙層結構、依次層疊Cu-Mn合金膜、Cu膜以及Cu-Mn合金膜的三層結構等。尤其是，Cu-Mn合金膜的電阻低且可以在與包含氧的絕緣膜的介面形成氧化錳而防止Cu的擴散，所以是較佳的。
另外，構成閘極電極673的導電體膜也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加氧化矽的銦錫氧化物等透光導電材料而形成。例如，也可以使用上述透光導電材料和上述金屬元素的疊層膜形成閘極電極673。
〈閘極絕緣層〉閘極絕緣層653使用單層結構或疊層結構的絕緣膜形成。該絕緣膜可以使用含有氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭等的絕緣材料而形成。閘極絕緣層653也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。絕緣層651可以與閘極絕緣層653同樣地形成。
例如，可以使用氧化鉿膜與氧化矽膜的疊層膜或者氧化鉿膜與氧氮化矽膜的疊層膜形成閘極絕緣層653。氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，可以使厚度比氧化矽大，由此可以減少穿隧電流引起的洩漏電流。也就是說，可以實現關態電流小的電晶體。再者，與具有非晶結構的氧化鉿相比，具有結晶結構的氧化鉿的相對介電常數高。因此，為了減少OS電晶體的關態電流，較佳為使閘極絕緣層653包含具有結晶結構的氧化鉿。作為結晶結構的一個例子，可以舉出單斜晶系或立方晶系等。注意，本發明的一個方式不侷限於此。
〈源極電極、汲極電極、第二閘極電極〉電極671、電極672及導電層674可以與閘極電極673同樣地形成。Cu-Mn合金膜的電阻低且可以在與OS層660的介面形成氧化錳而防止Cu的擴散，所以較佳為用於電極671、電極672。
〈保護絕緣膜〉絕緣層654具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層654，可以防止氧從OS層660擴散到外部並防止氫、水等從外部進入到OS層660中。作為絕緣層654，例如可以使用氮化物絕緣膜。該氮化物絕緣膜可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等形成。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，可以舉出氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。氧化鋁膜的不使氫、水分等雜質及氧透過的阻擋效果高，所以較佳為適用於絕緣層654。因此，氧化鋁膜適合被用作具有如下效果的保護膜：在電晶體的製程中及製造電晶體之後，防止導致電晶體的電特性變動的氫、水分等雜質混入OS層660；防止作為OS層660的主要成分的氧從氧化物半導體釋放；防止氧從絕緣層652的不必要的釋放。也可以將包含於氧化鋁膜的氧擴散到氧化物半導體中。
〈層間絕緣膜〉另外，絕緣層654上較佳為形成有絕緣層655。絕緣層655可以使用單層或疊層的絕緣膜形成。作為該絕緣膜例如可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等而成的膜。
〈〈成膜方法〉〉作為構成半導體裝置的絕緣膜、導電膜及半導體膜等的成膜方法的典型例子，有濺射法、電漿CVD法。也可以使用其他方法，例如熱CVD法形成。作為熱CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。可以以如下方法進行利用熱CVD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到腔室內，使其在基板附近或在基板上起反應。
另外，可以以如下方法進行利用ALD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入腔室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到腔室內。為了防止多種源氣體混合，例如，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOx(x>0)膜時，使用三甲基銦、三甲基鎵及二乙基鋅。三甲基銦的化學式為(CH3)3In。二乙基鋅的化學式為(C2H5)2Zn。但是，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)代替三甲基鎵，並使用二甲基鋅(化學式為(CH3)2Zn)代替二乙基鋅。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後同時引入WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的成膜裝置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入(CH3)3In氣體和O3氣體形成InO2層，然後同時引入Ga(CH3)3氣體和O3氣體形成GaO層，之後同時引入Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替(CH3)3In氣體。也可以使用(C2H5)3Ga氣體代替Ga(CH3)3氣體。也可以使用(CH3)2Zn氣體。
實施方式3說明實施方式1的半導體裝置的裝置結構。圖11是示出半導體裝置的裝置結構的一個例子的剖面圖。圖11所示的半導體裝置是藉由將包括OS電晶體及電容元件的電路方塊層疊在包括Si電晶體的電路方塊上而形成的半導體裝置，圖11是半導體裝置的IC裸晶的示意性的剖面圖。圖11不是將IC裸晶沿著指定的切割線切出來的圖，而是用來說明IC裸晶的疊層結構的圖。
圖11所示的半導體裝置包括基板2201、電晶體2301、電晶體2302及電容元件2303。在圖11中，左側示出電晶體2301及電晶體2302的通道長度方向上的剖面，右側示出通道寬度方向上的剖面。當然，在實際的半導體裝置中，電晶體2301的通道長度方向與電晶體2302的通道長度方向也可以不一致。
電晶體2301與電晶體2302藉由插頭2011及插頭2012電連接。由於電晶體2302的一個電極和電容元件2303的一個電極使用相同導電膜形成，所以電晶體2302與電容元件2303電連接。
在圖11中，沒有附加符號及陰影圖案的區域表示由絕緣體構成的區域。在這些區域中，可以使用包含選自氧化鋁、氮氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿、氧化鉭等中的一種以上的絕緣體。另外，在該區域中，也可以使用聚醯亞胺樹脂、聚醯胺樹脂、丙烯酸樹脂、矽氧烷樹脂、環氧樹脂或酚醛樹脂等有機樹脂。
電晶體2301是使用第14族元素形成半導體區域的電晶體，在此是Si電晶體。電晶體2302是OS電晶體。在圖11所示的半導體裝置包括半導體裝置101(圖2)的情況下，例如電晶體2301構成電路11，電晶體2302及電容元件2303構成電路RC2。更具體地，電晶體2301構成與電路SELC1的端子a20電連接的類比開關。電晶體2302、電容元件2303分別對應於電路RC1的開關SW1、開關SW2、開關SW3、電容元件CP1。
如圖11所示，藉由層疊Si電晶體和OS電晶體，可以將電路以三維方式集成在半導體基板上，由此即使對半導體裝置追加包括OS電晶體的電路也可以使面積開銷成為0。
在圖11的例子中，將OS電晶體2302和電容元件2303形成在相同的元件層內。例如，也可以將電容元件2303層疊在OS電晶體2302上，由此可以使電容元件2303的靜電容量增大，而不使電路面積增加。
作為基板2201，可以使用矽、碳化矽或矽鍺等的單晶半導體基板或多晶半導體基板、SOI(Silicon on Insulator：絕緣層上覆矽)基板等。使用半導體基板形成的電晶體容易進行高速工作。另外，當作為基板2201使用p型單晶矽基板時，可以對基板2201的一部分添加賦予n型的雜質元素來形成n型井(well)，並且在形成有n型井的區域形成p型電晶體。作為賦予n型導電型的雜質元素，可以使用磷(P)、砷(As)等。作為賦予p型導電型的雜質元素，可以使用硼(B)等。
另外，基板2201也可以是在導電體基板或絕緣基板上設置有半導體膜的基板。作為該導電體基板，可以舉出金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板等。作為該絕緣基板，例如可以舉出玻璃基板、石英基板、塑膠基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板的一個例子，有以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)為代表的塑膠或丙烯酸樹脂等具有撓性的合成樹脂等。作為貼合薄膜的一個例子，有聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作為基材薄膜的一個例子，有聚酯、聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。
在此，作為基板2201使用單晶矽基板。因此，電晶體2301是使用單晶矽形成半導體區域的Si電晶體。下面，有時將電晶體2301稱為Si電晶體2301，將電晶體2302稱為OS電晶體2302。
在圖11中，符號2204表示元件分離層。Si電晶體2301包括雜質區域2001、雜質區域2002、閘極電極2003、閘極絕緣膜2004及側壁絕緣層2005。雜質區域2001被用作源極區域或汲極區域。雜質區域2002被用作LDD(輕摻雜汲極：Lightly Doped Drain)區域或者擴展區域(extension region)。
雖然在圖11的例子中Si電晶體2301是平面型電晶體，但是不侷限於平面型電晶體而可以使用各種各樣類型的電晶體。例如，可以是FIN(鰭)型、TRI-GATE(三閘極)型等以半導體區域為三維結構的電晶體等。雖然在圖11的例子中OS電晶體2302具有設置背閘極的結構，但是也可以具有不設置背閘極的結構。
設置在Si電晶體2301的半導體區域附近的絕緣膜中的氫使矽的懸空鍵終結而提高Si電晶體2301的可靠性。另一方面，對設置在上層的OS電晶體2302的氧化物半導體層來說，絕緣膜中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，如圖11所示，當在Si電晶體2301上層疊使用OS電晶體2302時，在它們之間設置具有防止氫擴散的功能的絕緣膜2207是特別有效的。藉由將氫封閉在絕緣膜2207的下層(基板2201一側)，可以提高Si電晶體2301及OS電晶體2302的可靠性。
為了將絕緣膜2207用作防止氫擴散的膜，例如可以使用包含氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯(YSZ)等而成的膜形成絕緣膜2207。
此外，與絕緣膜2207同樣，覆蓋OS電晶體2302的絕緣膜2208較佳為使用具有防止氫擴散的功能的絕緣膜形成。尤其是，作為絕緣膜2208較佳為使用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質和氧透過膜的遮斷(阻擋)效果高。因此，藉由使用氧化鋁膜覆蓋OS電晶體2302，可以防止氧從OS電晶體2302中的氧化物半導體層脫離，還可以防止水及氫混入氧化物半導體層。在圖11的例子中，絕緣膜2208還用作電容元件2303的電介質。
實施方式4正反器電路等順序電路用於如下各種領域的電子裝置的積體電路：數位信號處理、軟體無線電(software-defined radio devices)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器、用來控制及/或保護電池(2次電池)的IC及射電天文學中的電波望遠鏡等。另外，實施方式1等所示的保持電路可以應用於用來備份順序電路的狀態(資料)的記憶體裝置。因此，實施方式1等所示的半導體裝置能夠組裝在各種半導體裝置中。在本實施方式中，作為這種半導體裝置的一個例子，說明對資料進行處理的處理單元進行說明。
〈〈CPU〉〉圖12示出CPU的結構的一個例子。圖12所示的CPU300包括CPU核301、電源管理單元321及週邊電路322。電源管理單元321包括功率控制器302及功率開關303。週邊電路322包括具有快取記憶體的快取記憶體304、匯流排介面(BUS I/F)305及調試介面(Debug I/F)306。CPU核301包括資料匯流排323、控制裝置307、PC(程式計數器)308、管線暫存器309、管線暫存器310、ALU(Arithmetic logic unit：算術邏輯單元)311及暫存器堆312。經過資料匯流排323進行CPU核301與快取記憶體304等週邊電路322之間的資料的發送和接收。控制裝置307藉由對PC308、管線暫存器309、管線暫存器310、ALU311、暫存器堆312、快取記憶體304、匯流排介面305、調試介面306及功率控制器302的工作進行整體控制，能夠將被輸入的應用軟體等程式所包含的指令解碼並執行。
ALU311能夠進行四則運算及邏輯運算等各種運算處理。快取記憶體304能夠暫時儲存使用次數多的資料。PC308是能夠儲存接下來執行的指令的位址的暫存器。另外，雖然在圖12中沒有進行圖示，但是快取記憶體304還設置有控制快取記憶體的工作的快取記憶體控制器。
管線暫存器309是能夠暫時儲存指令的暫存器。暫存器堆312具有包括常用暫存器的多個暫存器，而可以儲存從主記憶體讀出的資料或者由ALU311的運算處理的結果得出的資料等。管線暫存器310是能夠暫時儲存用於ALU311的運算處理的資料或者由ALU311的運算處理結果得出的資料等的暫存器。
匯流排介面305被用作CPU300與位於CPU300外部的各種裝置之間的資料的路徑。調試介面306被用作用來將控制調試的指令輸入到CPU300的信號的路徑。
功率開關303能夠控制對CPU300所包括的功率控制器302以外的各種電路供應電源電位。上述各種電路分別屬於幾個電源定域，屬於同一電源定域的各種電路被功率開關303控制是否供應電源電位。另外，功率控制器302能夠控制功率開關303的工作。藉由具有上述結構，CPU300能夠進行電源閘控。對電源閘控的一個例子進行說明。
首先，CPU核301將停止供應電源電位的時機設定在功率控制器302的暫存器中。接著，從CPU核301對功率控制器302發送開始進行電源閘控的指令。接著，CPU300內的各種暫存器及快取記憶體304開始進行資料的備份。接著，利用功率開關303停止對CPU300所包括的功率控制器302以外的各種電路的電源電位供應。接著，藉由對功率控制器302輸入中斷信號，開始對CPU300所包括的各種電路的電源電位供應。此外，也可以對功率控制器302設置計數器，不依靠輸入中斷信號而利用該計數器來決定開始供應電源電位的時機。接著，各種暫存器及快取記憶體304開始進行資料的恢復。接著，再次開始執行控制裝置307中的指令。
這種電源閘控在處理單元整體或者構成處理單元的一個或多個邏輯電路中能夠進行。藉由應用本實施方式1等半導體裝置，以在空間上或時間上微細的細微性能夠進行電源閘控，從而可以減少處理單元整體的功耗。
在此，雖然作為處理單元說明CPU，但是可以將根據本發明的一個方式的半導體裝置應用於各種處理單元。例如，還可以應用於RFID標籤、GPU(Graphics Processing Unit)、PLD(Programmable Logic Device)、DSP(Digital Signal Processor)、MCU(Microcontroller Unit)、定製LSI等。
實施方式5在本實施方式中，作為半導體裝置的一個例子，對電子構件及具備該電子構件的電子裝置等進行說明。
〈電子構件的製造方法實例〉圖13A是示出電子構件的製造方法實例的流程圖。電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有多個不同規格和名稱。在本實施方式中，說明其一個例子。
藉由組裝製程(後製程)，並且藉由在印刷電路板上組合多個能夠裝卸的構件，完成由電晶體構成的半導體裝置。後製程可以藉由進行圖13A所示的各製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此階段使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面並將基板分成多個晶片的切割(dicing)製程。並且，進行如下晶片接合(die bonding)製程(步驟S3)：拾取被切割的各晶片，並將其安裝且接合於引線框架上。該晶片接合製程中的晶片與引線框架的接合可以適當地根據產品選擇合適的方法，如利用樹脂的接合或利用膠帶的接合等。另外，該晶片接合製程中的晶片與引線框架的接合可以在插入物(interposer)上安裝晶片來進行。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔結合(wedge bonding)。
實施由環氧樹脂等密封進行了打線接合的晶片的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以保護安裝於電子構件內部的電路部及金屬細線免受機械外力的影響，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由最後的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以是包括在上述實施方式中說明的半導體裝置的結構。因此，可以實現耗電量低且小型的電子構件。
圖13B示出完成的電子構件的透視示意圖。在圖13B中，作為電子構件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。如圖13B所示，電子構件700包括引線701及電路部703。電子構件700例如安裝於印刷電路板702。藉由組合多個這樣的電子構件700並使其在印刷電路板702上彼此電連接，可以安裝於電子裝置內部。完成的電路基板704設置於電子裝置等的內部。例如，電子構件700能夠被用作儲存資料的隨機記憶體或進行各種處理的處理單元如MCU(微控制單元)或RFID標籤等。
因此，電子構件700能夠用於如下各種領域的電子裝置的電子構件(IC晶片)：數位信號處理、軟體無線電(software-defined radio devices)、航空電子(如通信設備、導航系統、自動駕駛系統(autopilot systems)、飛行管理系統等與航空有關的電子裝置)、ASIC原型(ASIC prototyping)、醫學影像處理、語音辨識、暗號、生物資訊學(bioinformatics)、機械裝置的仿真器及射電天文學中的電波望遠鏡等。作為這種電氣設備，可以舉出顯示裝置、個人電腦(PC)或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用本發明的一個方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資訊終端、電子書閱讀器終端、拍攝裝置(視頻攝影機、數位相機等)、可穿戴顯示裝置(頭戴式、護目鏡型、眼鏡型、袖章型、手鐲型、項鍊型等)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖14A至圖14F示出這些電子裝置的具體例子。
圖14A所示的可攜式遊戲機900包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907等以及觸控筆908等。
圖14B所示的可攜式資訊終端910包括外殼911、外殼912、顯示部913、顯示部914、連接部915及操作鍵916等。顯示部913設置在外殼911中，顯示部914設置在外殼912中。並且，外殼911與外殼912藉由連接部915連接，外殼911與外殼912所形成的角度可以藉由連接部915改變。由此，顯示部913的影像也可以根據連接部915所形成的外殼911和外殼912之間的角度切換。另外，也可以作為顯示部913及/或顯示部914使用設置有觸控感測器的顯示裝置。
圖14C所示的膝上型個人電腦920包括外殼921、顯示部922、鍵盤923及指向裝置924等。
圖14D所示的電冷藏冷凍箱930包括外殼931、冷藏室門932及冷凍室門933等。
圖14E所示的視頻攝影機940包括外殼941、外殼942、顯示部943、操作鍵944、透鏡945以及連接部946等。操作鍵944及透鏡945設置在外殼941中，顯示部943設置在外殼942中。而且，外殼941和外殼942由連接部946連接，由連接部946可以改變外殼941和外殼942之間的角度。可以根據外殼942與外殼941所形成的角度而改變顯示在顯示部943中的影像的方向並切換影像的顯示/非顯示。
圖14F是示出汽車的結構的一個例子的外觀圖。汽車950包括車體951、車輪952、儀表板953及燈954等。
本實施方式所示的電子裝置安裝有包括之前的實施方式的半導體裝置的電子構件。由此，可以提供降低了耗電量且實現小型化的電子裝置。
注意，在本說明書中，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表現為如下。
例如，可以表現為“X、Y、電晶體的源極(或第一端子等)及電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y依次電連接”。或者，可以表現為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)及Y依次電連接”。或者，可以表現為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表現方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。注意，這種表現方法是一個例子，不侷限於上述表現方法。在此，X、Y、Z1及Z2為對象物(例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等)。
在本說明書等中，即使未指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的所有端子的連接目標，所屬技術領域的普通技術人員有時也能夠構成發明的一個方式。就是說，可以說，即使未指定連接目標，發明的一個方式也是明確的。而且，當指定了連接目標的內容記載於本說明書等中時，有時可以判斷未指定連接目標的發明的一個方式記載於本說明書等中。尤其是在考慮出多個端子連接目標的情況下，該端子的連接目標不必限定在指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接目標，能夠構成發明的一個方式。
另外，在本說明書等中，只要至少指定某一個電路的連接目標，所屬技術領域的普通技術人員就有時可以構成發明。或者，只要至少指定某一個電路的功能，所屬技術領域的普通技術人員就有時可以構成發明。就是說，可以說，只要指定功能，發明的一個方式就是明確的。另外，有時可以判斷指定了功能的發明的一個方式記載於本說明書等中。因此，即使未指定某一個電路的功能，只要指定連接目標，就算是所公開的發明的一個方式，而可以構成發明的一個方式。另外，即使未指定某一個電路的連接目標，只要指定其功能，就算是所公開的發明的一個方式，而可以構成發明的一個方式。