SU547773A1 - Pseudo-random delay search device - Google Patents

Description

Translated fromRussian

содержащее элемент ИЛИ-НЕ, соединенный с входом счетчика, и последовательно соединенные коррел тор и нороговый блок. Вход коррел тора св зан с входом ограничител  и  вл етс  входом устройства, выход ограничител  - с входом нервого регистра, разр дные выходы этого регистра - с первой группой входов блока сумматоров, втора  групна входов которого подключена к разр дным выходам второго регистра, входом соединенного с первым выходом блока переключени , второй выход блока переключени  к управл ющему входу коррел тора. Первый вход блока переключени  соединен с вы ходом первого регистра, второй - с соответствующим выходом блока сумматоров, а управл ющий вход - с выходом счетчика. Однако такое устройство не обеспечивает достаточно высокого быстродействи . Цель изобретени  - сокращение времени поиска пес по задержке, т. е. повышение быстродействи . Это достигаетс  тем, что устройство содержит первый и второй пороговые цифровые элементы и логический блок. Первый и второй входы логического блока соединены с выходами соответственно первого и второго цифровых пороговых элементов, входы которых подключены к соответствующим выходам блока сумматоров, выход первого регистра с третьим входом логического блока, выход которого подключен к третьему входу блока переключени , а первый и второй входы эле мента ИЛИ-НЕ - соответственно с выходам первого и второго цифровых пороговых элементов ., Сущность изобретени  состоит в обеспечении автоматической остановки процесса исправлени  ошибок по достижении наиболее достоверной оценки фазы. Блок-схема устройства показана на чертеже . Устройство содержит коррел тор 1, поро вый блок 2, ограничитель 3, регистры сдви га 4 и 5, цифровые пороговые элементы 6 и 7, блок сумматоров 8 по модулю два, логический блок 9 выбора сигнала записи, блок переключени  10 - сдвоенный переклю чатель, двухвходовой элемент ИЛИ-НЕ 11 и счетчик 12. Входна  щина устройства соединена с одним из входов коррел тора 1, выходом по ключенного к входу порогового блока 2, выход которого  вл етс  выходом всего устройства. Вход регистра 4 через ограничитель 3 подключен к входной шине устройства , выход регистра 4 через блок переключени  10 - к входу регистра 5, выходы регистров 4 и 5 - к входам блока сумматора 8 по модулю два, выходы которых сое k входами порогового цифрового инены с 6. Параллельно упом нутым k вхолемента ам порогового элемента 6 подсоединены ходы дополнительного порогового элемента 7с инверторами на входах. Выходы цифровых пороговых элементов 6 и 7 и выход региста 4 через логический блок 9 выработки игнала записи и блок переключени  Ю подключены к входу регистра 5. Параллельно входам цифровых пороговых элементов 6 и 7 включены входы элемента ИЛИ-НЕ 11, выход которого подключен к шине сброса счетчика 12, входом св занного с тактовой шиной, а выходом - с шиной управлени  блока переключени  10. Выход сумматора по модулю два из блока сумматоров 8, подключенного к разр дным выходам регистра 5, соединен через блок 10 с вторым входом коррел тора 1. Устройство работает следующим образом. В исходном cocтo  iии положение блокапереключател  10 соответствует тому, что подвижные контакты переключател  наход тс  в положении Q и видеосигнал с выхода ограничител  3 поступает в регистры 4 и 5. После заполнени  всех  чеек регистров 4 и 5 блок переключени  устанавливаетс  в положение б , при этом, на вход регистра 4 продолжают поступать сигналы с выхода ограничител  3 . На выходах блока суммато- ров по модулю два вырабатываютс  сигналы, соответствующие значению разр да Q регистра 4, проход щие на входы цифровых пороговых элементов 6 и 7, пороги которых ( одинаковы и превышают порог мажоритарного элемента На выходе порогового элемента 6 по вл етс  сигнал только при условии, если число единичных входных сигналов больше или равно h , а на выходе цифрового порогового элемента 7 образуетс  сигнал, если число нулевых входных сигналов больше или равно h (так как входы порогового цифрового элемента 7 инвертированы). Таким образом, назначение цифровых пороговых элементов 6 и 7 состоит в выработке только наиболее достоверных элементарных символов СС. В св зи с тем, что при большой веро тности искажени  символов факт превыщени  порога в цифровых пороговых элементах 6 и 7 имеет место не в каждом такте, то на вход регистра 5 кроме достоверных значений символов поступает часть символов с выхода регистра 4. Запись соответствующих символов с цифровых пороговых элементов 6 и 7 или с выхода регистра 4 проводитс  с помощью логического блока О выбора сигнала записи. Логический блок 9 вырабатывает сигналы, соответствующие значени м символа О , ко-containing the element OR NOT, connected to the input of the counter, and a series-connected correlator and a normal unit. The input of the correlator is connected to the input of the limiter and is the device input, the output of the limiter is connected to the nerve register input, the bit outputs of this register are connected to the first group of inputs of the block of adders, the second group of inputs of which is connected to the bit outputs of the second register connected to the first output of the switching unit; the second output of the switching unit to the correlator control input. The first input of the switching unit is connected to the output of the first register, the second to the corresponding output of the block of adders, and the control input to the output of the counter. However, such a device does not provide a sufficiently high speed. The purpose of the invention is to reduce the search time for a dog by delay, i.e., increase in speed. This is achieved in that the device contains first and second threshold digital elements and a logic unit. The first and second inputs of the logic unit are connected to the outputs of the first and second digital threshold elements, respectively, whose inputs are connected to the corresponding outputs of the adder unit, the output of the first register with the third input of the logic unit, the output of which is connected to the third input of the switching unit, and the first and second inputs OR-NOT - respectively, with the outputs of the first and second digital threshold elements., The essence of the invention is to provide an automatic stop of the error correction process on reaching SRI most accurate phase estimation. The block diagram of the device shown in the drawing. The device contains a correlator 1, a threshold block 2, a limiter 3, shift registers 4 and 5, digital threshold elements 6 and 7, a block of adders 8 modulo two, a logical block 9 of selection of a recording signal, a switch block 10 — a dual switch, the two-input element OR-NE 11 and the counter 12. The device input is connected to one of the inputs of the correlator 1, the output connected to the input of the threshold unit 2, the output of which is the output of the entire device. The input of the register 4 through the limiter 3 is connected to the input bus of the device, the output of the register 4 through the switching unit 10 to the input of the register 5, the outputs of the registers 4 and 5 to the inputs of the block of the adder 8 modulo two, the outputs of which are k input threshold digital in 6 Parallel to the aforementioned k on the output of the threshold element 6 are the strokes of an additional threshold element 7 with inverters at the inputs. The outputs of the digital threshold elements 6 and 7 and the output of the register 4 through the logical block 9 generating a recording needle and switching unit Yu are connected to the input of the register 5. Parallel to the inputs of the digital threshold elements 6 and 7, the inputs of the OR-HE element 11 are connected, the output of which is connected to the reset bus the counter 12, the input connected to the clock bus, and the output to the control bus of the switching unit 10. The output of the modulo two adder from the block of adders 8 connected to the bit outputs of register 5 is connected through block 10 to the second input of the correlator 1. Device works as follows. In the initial state, the position of the switch block 10 corresponds to the fact that the movable contacts of the switch are in the Q position and the video signal from the output of the limiter 3 enters registers 4 and 5. After filling all the cells of registers 4 and 5, the switch unit is set to position b, the input of register 4 continues to receive signals from the output of the limiter 3. At the outputs of the block of modulo-two modulators, signals are generated corresponding to the value of the bit Q of register 4, passing to the inputs of digital threshold elements 6 and 7, whose thresholds are the same and exceed the threshold of the majority element. provided that the number of single input signals is greater than or equal to h, and a signal is produced at the output of digital threshold element 7 if the number of zero input signals is greater than or equal to h (since the inputs of threshold digital element 7 are inverted). Thus, the purpose of the digital threshold elements 6 and 7 is to develop only the most reliable elementary symbols CC, because with a high probability of character distortion, the fact that the threshold is exceeded in the digital threshold elements 6 and 7 does not take place in every measure, then, to the input of register 5, in addition to the reliable values of the characters, a part of the characters comes from the output of the register 4. The recording of the corresponding characters from the digital threshold elements 6 and 7 or from the output of the register 4 is performed using the logical block O of the recording signal . Logic block 9 generates signals corresponding to the values of the symbol O, which

торые записываютс  в регистр 5 в режиме исправлени  ошибок 5 . Если порог превышен , в элементе 6, то наиболее веро тным значением символа QQ  вл етс  1, если же порог превышен в элементе 7, то наиболее веро тное значение - О. Когда нет превышени  порога ни в одном цифровом пороговом элементе 6 и 7, то невозможно с повышенной достоверностью судить о значении О- ив регистр 5 переписываетс  зна- чение QL из последней  чейки регистра 4. Если ввести обозначени ; - сигнал с выхода логического блока 9, х - сигнал с выхода элемента 6, У - сигнал с выхода элемента 7, z - сигнал с выхода регист ра 4, то функционирование логического блока 9 может быть задано логической функциейThe latter are written to register 5 in error correction mode 5. If the threshold is exceeded, in element 6, then the most likely value of the QQ symbol is 1; if the threshold is exceeded in element 7, then the most likely value is O. When there is no threshold in any digital threshold element 6 and 7, then it is impossible to judge with increased reliability the value of O-and in register 5 rewrites the value of QL from the last cell of register 4. If you enter designations; - signal from the output of logic block 9, x - signal from the output of element 6, Y - signal from the output of element 7, z - signal from the output of register 4, then the operation of logical block 9 can be specified by a logic function

f y(xv2.f y (xv2.

Это означает, что при превышении порога в элементе 6 ( X 1), логический блок вырабатывает сигнал 1, когда же порог превышен в элементе 7 ( ), то вырабатываетс  сигнал в пpoтивнo случае, если порог не превышен ни в элементе 6, ни в элементе 7, то вырабатываетс  сигнал, равный выходному сигналу регистра 4.This means that when the threshold in element 6 (X 1) is exceeded, the logical block generates signal 1, and when the threshold is exceeded in element 7 (), a signal is produced in the opposite case, if the threshold is not exceeded either in element 6 or in element 7, a signal is generated equal to the output of register 4.

Таким образом, требуетс  дл  построени  логического блока рдин инвертор, двухвходо- вой элемент И и двухвходовой элемент ИЛИ. Выходные сигналы логического блока 9 чере блок 10 записываютс  в регистр 5 до тех пор, пока в и (где ц - длина регистра ПСС) соседних тактах не окажутс  сигналы, полученные с помощью пороговых цифровых эле- ментов 6 и 7, т, е. момент записи в регист 5 достоверных символов ПСС фиксируетс  с помощью счетчика 12 с коэффициентам пересчета, равным п , на вход которого поступают тактовые импульсы, а на шину сбро- са - сигнал с выхода элемента ИЛИ-НЕ 11, вырабатывающего сигнал сброса счетчика 12 с О в случае, если на выходах элементов 6 и 7 сигналы не по вл ютс .Thus, it is required to build a logical block of a single inverter, a two-input AND element and a two-input OR element. The output signals of logic block 9 over block 10 are recorded in register 5 until the signals received by threshold digital elements 6 and 7, t, i. records in the register of 5 reliable PSS symbols are recorded using counter 12 with scaling factors equal to n, the input of which receives clock pulses, and the reset bus is a signal from the output of the OR-NOT element 11 generating the reset signal of the counter 12 sec O if the outputs of the elements 6 and 7 signals do not appear.

При превышении порогов элементов 6 и 7 в и тактах подр д, т. е. при получении подр д достоверных значений символов ПСС, счетчик 12 переполн етс  и на его выходе по вл етс  сигнал, перевод щий блок переключени  10 в положение 6 , при котором регистр 5 вместе с депью обратной св зи, замыкающейс  через соответствующий сумматор 8 и блок переключени  10, переходит в режим генератора ПСС. При этом выходной сигнал генератора ПСС через блок 10 поступает на вход коррел тора 1 дл  подтверждени  правильности предварительной оценки фазы.When the thresholds of elements 6 and 7 are exceeded and the cycles are incremental, i.e., upon receipt of the valid values of the MSS symbols, counter 12 overflows and a signal appears at its output, which switches the switching unit 10 to position 6, at which the register 5, together with the feedback depot closed via the corresponding adder 8 and the switching unit 10, enters the MSS generator mode. At the same time, the output signal of the PSS generator through block 10 is fed to the input of the correlator 1 to confirm the correctness of the preliminary phase estimate.

Claims (3)

Translated fromRussian

1.Авторское свидетельство СССР №447718, кл. G- Об F 15/36, 1973.1. USSR author's certificate No. 447718, cl. G- On F 15/36, 1973.2..А.вторское свидетельство СССР jNa 492883, кл. G Об F 15/36, 1974.2..Avtorskoe certificate of the USSR jNa 492883, cl. G About F 15/36, 1974.3.Авторское свидетельство СССР №500528, кл. G Об F 15/36, 1974.3. USSR author's certificate No. 500528, cl. G About F 15/36, 1974.ВыходOutput