SU1208553A1 - Device for sequential selecting of ones from binary code - Google Patents

Abstract

Translated fromRussian

Изобретение относитс  к вычислительной технике и может быть использовано в ассоциативных запоминающих- устройствах, в устройствах MHKponporiiaMMHoro управлени  и выбора приоритета. Цель изобретени  расширение функциональных возможностей , котора  достигаетс  введением новых блоков и функциональных св зей, позвол ющих осуществл ть временное распределение вьщел емых. единиц с переменными интервалами в соответствии с заданной программой Устройство содержит регистры, счетчики, формирователи импульсов, блок сравнени , блок пам ти, эле- ,менты задержки, элементы И, элементы ЗАПРЕТ, элементы ИЛИ. Расшире- ние функциональных возможностей . достигаетс  введением элементов задержки, трех элементов И, двух элементов ИЛИ, трех формирователей импульсов, двух счетчиков, блока . пам ти, второго регистра и блока сравнени . 1 ил. (Л to о 00 ел сд соThe invention relates to computing and can be used in associative memory devices, in MHKponporiiaMMHoro devices for control and priority selection. The purpose of the invention is the extension of the functionality that is achieved by the introduction of new blocks and functional connections that allow for the time distribution of the features. units with variable intervals in accordance with a given program. The device contains registers, counters, pulse shapers, a comparison unit, a memory unit, delay elements, AND elements, BAN elements, OR elements. Expansion of functionality. is achieved by the introduction of delay elements, three AND elements, two OR elements, three pulse formers, two counters, a block. memory, second register and comparison unit. 1 il. (L to about 00 ate sd with

Description

Translated fromRussian

Изобретение относитс  к вычислительной технике и может быть использовано в ассоциативных запоминающих устройствах, в устройствах микрокомандного управлени  и выбора приоритета .The invention relates to computing and can be used in associative memory devices, microcommand control devices and priority selection.

Целью изобретени   вл етс  расширение функциональных возможностей устройства дл  последовательного вы, единиц из двоичного кода за счет временного распределени ; выдел емых единиц с переменными интервалами в соответствии с заданной программой.The aim of the invention is to expand the functionality of the device for serial you, units of binary code due to the time distribution; allocated units with variable intervals in accordance with a given program.

На чертеже приведена блок-схема предлагаемого устройства.The drawing shows a block diagram of the proposed device.

Устройство содержит счетчик 1, блок 2 пам ти, регистр 3, блов: 4 сравнени , счетчик 5, формирователь 6 импульсов, элемент 7 задержки , элемент ИЛИ 8, элементы И 9,, И ID, элемент ИЛИ П, элемент 12 задержки , формирователь 13 импульсов , 1 енератор 14 импульсов, формирователь 15 импульсов, регистр 16, элементы ИЛИ 17 группы, элемент ЗАПРЕТ 18 группы, элементы Р 19 группы , блок 20 задержки, элемент 21 задержки , элемент И 22„The device contains a counter 1, block 2 memory, register 3, BLS: 4 comparisons, counter 5, driver 6 pulses, delay element 7, element OR 8, elements AND 9 ,, AND ID, element OR P, delay element 12, driver 13 pulses, 1 oscillator 14 pulses, shaper 15 pulses, register 16, elements of OR 17 groups, BAN element of 18 groups, elements of P 19 group, delay unit 20, delay element 21, AND 22 element

Устройство работает следующим образом ,The device works as follows

требуемой комбинации двоичного кода, из которого выдел ютс  единицы, соответствует заданна  послдовательность временпых интервалов, котора  предБа1)ительно записана в блоке 2 пам ти, в определен- , ной ;;oiTe его пам ти, задаваемой па - чельным адресом. Код начатшного адреса соответствующей зоны пам ти подаетс  через кодовые входы устройства и группу входов счетчика 1, Одновремепно по первым информационным входам устройства в регистр 16 записьшаетс  дво1-гчный код, и соответствующие триггеры 16 устанавливаютс  в единичное состо ние. При этом ближайший к первому (или первый 16-1) разр д кода, имеющий единичное со- CTOHHvje, получает приоритет над всеми последующими разр дами. Сигнал с пр мого триггера 16 каждого разр да с едшигчным значением поступает на вход соответствующего элемента ЗАЛРЕТ 8 и на вход последовательной цепи из элементов И.Ш 17, С выходов соответствуюга;их . элементов ИЛИ 17 сигналы подаютс  на The required combination of binary code, from which the units are separated, corresponds to a predetermined sequence of time intervals, which is preBa1) written in block 2 of memory, in a certain ;; oiTe of its memory, given by the address. The code of the start address of the corresponding memory zone is fed through the code inputs of the device and the group of inputs of the counter 1. At the same time, a double code is written to the register 16 in the first information inputs of the device, and the corresponding triggers 16 are set to one. At the same time, the code bit closest to the first (or first 16-1), having a single co-CTOHHvje, receives priority over all subsequent bits. The signal from the direct trigger 16 of each bit with an absolute value is fed to the input of the corresponding element ZALRET 8 and to the input of the serial circuit of elements I.SH 17, From the outputs of the corresponding; elements of OR 17 signals are sent to

иь верспые входы последующих элементов ЗАЛРЕТ 18, закрьгоают их и тем самым отключают цепи пр мых выходов триггеров 16 всех последующих разр дов первого регистра. Так как все разр ды кода, предыдущие по отношению к ближайшему разр ду с единичным значением , наход тс  в нулевом состо нии, то управл емьш этим ближайшим разр -. дом элемент ЗАПРЕТ 18 открьшаетс  и подает единичньп сигнал на первьш вход соответствующего элемента И 19. Таким образом, при подаче входного кода в регистр 16 после окончани  переходных процессов каждый предыдущий разр д с единичным значением имеет приоритет перед всеми предыдущими разр дами и единичный сигнал присутствует только на одном из элементов И 19, соответствующем разр  ду большого приоритета. Если в единичном состо нии находитс  первый разр д 16-1, который имеет наивысший приоритет, то сигнал с выходаAnd the upper inputs of the subsequent elements of LABEL 18 lock them and thereby disconnect the direct output circuits of the flip-flops of all 16 subsequent bits of the first register. Since all code bits previous to the closest bit with a single value are in the zero state, this closest bit is controlled by. The home element BANGE 18 opens and supplies a single signal to the first input of the corresponding element AND 19. Thus, when the input code is fed into register 16 after the end of transients, each previous bit with a single value takes precedence over all previous bits and a single signal is present on one of the elements And 19, corresponding to the discharge of high priority. If the first bit is 16-1, which has the highest priority, the signal from the output

триггера 16-1 поступает на первый вход первого элемента И 19-1, закрывает элемент ЗАПРЕТ 18-1 и через последовательную цепь элементов ИЛИ 17-1,,. 17-(к-2) закрывает все следующие элементы ЗАЛРЕТ 18-2.., 8(К-2, Лосле записи двоичного кода в разр дах 16 регистра формируетс  потенциальный сигнал на выходе последнего элемента ИЛИ 17-(к-1, который подаетс  на входы элемента И 22 через элемент 21 задержки. Элемент 21 задержки учитывает врем  переходных процессов выборки приоритетного разр да 16 с единичным значением. Элемент И 22 открываетс  и потенциальный сигнал с его выхода подготавливает к открьшанию элементы И 19 и 10 и подаетс  на формирователь 15. Элемент И 10 разр )ешает прохождение сигналов дл  управлени  счетчиком 1 адреса и счи- тьшани  информации из блока 2 пам ти . Импульс с выхода формировател  15 ерез элементы ИЛИ 11 и задержки 12 устанавливает в нулевое состо ние регистр 3, счетчик 5 и открывает элемент И 10, Импульс с выхода элемента Pi 10 подаетс  на счетный вход счетчика 1, увеличиваетtrigger 16-1 enters the first input of the first element AND 19-1, closes the element BAN 18-1 and through a series circuit of elements OR 17-1 ,,. 17- (k-2) closes all the following elements. ZALRET 18-2 .., 8 (K-2, Elder of the binary code entry in bits 16 of the register) a potential signal is formed at the output of the last element OR 17- (k-1, which is fed to the inputs of the element 22 and through the delay element 21. The delay element 21 takes into account the time of the transient sampling of the priority bit 16 with a single value. The element 22 opens and the potential signal from its output prepares the elements 19 and 10 for opening and is fed to the driver 15. Element And 10 bit) prevents the passage of signals for pack countering the address 1 and reading information from memory block 2. The pulse from the output of the imaging unit 15 through the OR 11 and delays 12 sets the register 3 to the zero state, the counter 5 opens the AND 10 element, the pulse from the output of the Pi 10 is supplied on the counting input of counter 1, increases

его содержимое на единицу и через элемент задержки 7 подаетс  на вход считывани  информации из блока 2 пам ти. На выходах счетчика 1 устаits contents per unit and through the delay element 7 is fed to the input of reading information from memory block 2. At the outputs of the counter 1 mouth

навливаетс  адрес первой  чейки данной зоны пам ти блока 2, где записана программа временных интервалов . Из блока 2 пам ти импульсом с выхода элемента 7 задержки счи- тьшаетс  код первого временного интервала, которьш записьшаетс  в регистр 3. С выходов {регистра 3 это код подаетс  на первые.входы блока 4 сравнени  и через элемент ИЛИ открьшает элемент И 9, При этом выход генератора 14 импульсов подключаетс  к счетному входу счетчика 5. Генератор 14 генерирует импулсы с частотой, определ емой задан- ной единицей измерени  временных интервалов Импульсы генератора 14 последовательно заполн ют счетчик 5, сигналы с выходов которого подаютс  на вторые входы блока 4 сравне ни . При совпадении кодов, отличных от нулевых, на входах блока 4 сравнени , т.е. по окончании вьфа- ботки первого временного интервала от момента записи двоичного код в разр ды 16 первого регистра, блок 4 сравнени  выдает сигнал, который подаетс  на формирователь 13 импуль сов« С выхода формировател  13 ,импульс считьтани  поступает на третьи входы элементов И 19. При этом открьшаетс  только один из элементов 19, подготовленный к открыванию сигналом с ближайшего разр да кода с единичным значением. На выходе этого элемента И 19 и на выходе устройства по вл етс  сигнал, соответствующий первой вьщеленной единице с заданным интервалом. При этом на других выходах устройства с налы отсутствуют Сигнал с выхода этого открытого элемента И 19 подаетс  на блок 20 задержки, который здерживает его на врем  действи  импульса считьшани  формировател  13, затем обнул ет соответствующий разр д 16 первого регистра и подаетс  на вход элемента РШИ 11, После обнулени  данного разр да 16 снимаетс  запрещающий сигнал с инверсных вхо-- дов всех элементов ЗАПРЕТ 18, предшествующих следующему единичному разр ду кода, который получает приоритет над всеми последующими разр дами кода и подготавливает к открьшанию соответствующий ему элемент И 19. Параллельно импульс, поданный с выхода блока 20 задерж5The address of the first cell of this zone of memory of block 2 is written, where the program of time intervals is recorded. From the memory block 2, the pulse from the output of the delay element 7 is read out the code of the first time interval, which is written to the register 3. From the outputs {register 3) this code is fed to the first inputs of the comparison block 4 and through the element OR The output of the pulse generator 14 is connected to the counting input of the counter 5. The generator 14 generates impulses with a frequency determined by the specified unit of time intervals. The pulses of the generator 14 sequentially fill the counter 5, the signals from the outputs of which are fed to the second block 4 moves comparison audio. If the codes different from the zero ones coincide, the inputs of the comparison block 4, i.e. after the end of the processing of the first time interval from the moment of writing the binary code to bits 16 of the first register, comparison unit 4 generates a signal that is fed to the shaper 13 pulses From the output of the shaper 13, the read pulse arrives at the third inputs of the And 19 elements. This reveals only one of the elements 19, prepared for opening with a signal from the nearest bit of a code with a single value. At the output of this element AND 19 and at the output of the device, a signal appears corresponding to the first assigned unit at a specified interval. At the same time, there are no signals on the other outputs of the device. The signal from the output of this open element I 19 is fed to a delay unit 20, which keeps it for the duration of the pulse of the imaging unit 13, then zeroes the corresponding bit 16 of the first register and feeds it to the input of the PCHI element 11 After zeroing this bit 16, the inhibit signal is removed from the inverse inputs of all the elements of the prohibition 18, preceding the next bit of the code, which takes precedence over all subsequent bits of the code and prepared otkrshaniyu flushes to a corresponding AND gate 19. Simultaneously pulse fed from the output of block 20 zaderzh5

5 О 5 20 0 5 5 0 55 O 5 20 0 5 5 0 5

ки, через элемент 1ШИ II, элемент 12 задержки обнул ет регистр 3, счетчик 5, при этом закрываетс  элемент И 9 и генератор 14 отключаетс  от счетчика 5, и через элемент И 10 снова подаетс  на счетный вход счетчика 1. Содержимое счетчика 1 увеличиваетс  еще на единицу, что соответствует адресу следующей  чейкн зоны пам ти, где записан код второго временного интервала. Этот адрес подаетс  на входы блока 2 пам ти , и описанный процесс повтор етс  до тех пор, пока не будут выделены все единицы входного двоичного кода с заданными временными интервалами . После вьщелени  последней единицы все разр ды 16 первого регистра устанавливаютс  в нулевое положение , снимаетс  потенциальный сигнал на выходе элементов ИЛИ 17-(К-1), И 22 и закрьшаютс  элементы И 19 и 10. При этом элемент И 10 закрьшаетс  до пЬдачи на его второй вход импульса последней выделенной единицы с выхода элемента ИЛИ 11, что обеспечиваетс  элементом 12 задержки. Поэтому импульс последней выделенной единицы, задержанный элементом 12, не измен ет состо ние счетчика 1 и не поступает на вход считьшани  блока 2 пам ти, но обнул ет регистр 3 и счетчик 5. При сн тии потенциального сигнала на выходе элемента И 22 формирователь 6 импульса по заднему фронту формирует импульс , который подаетс  на обнул ющий вход счетчика 1 и устанавливает его в нулевое положение. Устройство готово к приему следующего двоичного кода числа в разр ды 16 первого регистра и двоичного кода адреса в счетчик 1.ki, through element 1 of SHI II, delay element 12 zeroes the register 3, counter 5, and element 9 is closed and generator 14 is disconnected from counter 5, and through element AND 10 is again fed to the counting input of counter 1. The contents of counter 1 are increased per unit, which corresponds to the address of the next memory zone, where the code of the second time interval is written. This address is fed to the inputs of memory block 2, and the described process is repeated until all units of the input binary code have been allocated at specified time intervals. After the last unit has been selected, all bits 16 of the first register are set to zero, the potential signal at the output of the elements OR 17- (K-1) and 22 is removed, and elements 19 and 10 are closed and the element 10 is closed before it is sent to the second pulse input of the last selected unit from the output of the element OR 11, which is provided by the delay element 12. Therefore, the pulse of the last selected unit, delayed by element 12, does not change the state of counter 1 and does not arrive at the input of the memory of memory block 2, but reset the register 3 and counter 5. When the potential signal was removed at the output of element And 22, pulse shaper 6 on the falling edge generates a pulse, which is fed to the zero input of counter 1 and sets it to the zero position. The device is ready to receive the next binary code of the number in bits 16 of the first register and the binary code of the address in counter 1.

Claims (1)

Translated fromRussian

Формула изобретени Invention FormulaУстройство дл  последовательного вьщелени  единиц из двоичного кода, содержащее грзшпу элементов И, группу элементов ИЛИ, группу элементов ЗАПРЕТ и первый регистр, единичные входы которого  вл ютс  группой информационных входов устройства, выход первого разр да первого регистра соединен с первым входом первого элемента И группы, с индерсным входом первого элемента ЗАПРЕТ группы и с первым входом первого элементаA device for sequentially separating units from a binary code, containing a group of AND elements, a group of OR elements, a group of BANKS and a first register, the single inputs of which are a group of information inputs of the device; the first bit of the first register is connected to the first input, with the input of the first element of the banned group and with the first input of the first element5151ИЛИ группы, выход каждого элемента ИЛИ группы, кроме последнего, соединен с первым входом последующего элемента .ИЛИ группы, выход каждого разр да первого регистра, начина  со второго разр да, соединен с вторым входом соответствующего элемен - та ИЛИ группы и с первым входом соответствующего элемента ЗАПРЕТ группы, инверсный вход каждого элемента ЗАПРЕТ группы, начина  со второго, соединён с выходом соответствующего элемента ИЛИ группы, выходы элементов ЗАПРЕТ группы соединены с первыми входами соответств то щих элементов PI группы, начина  со второго элемента И в группе, выходы элементов И группы  вл ютс  группой выходов устройства, о т л и ч а ю- щ е е с   тем, что. с целью расширени  функциональных возможностей за счет временного распределени  вьщел емых единиц с переменными интервалами в соответствии с задан™ ной программой, в него введены блок задер жи, генератор импульсов, три элемента задержки, три элемента И, два элемента ЕГШ, три формировател  импульсов, два счетчика, блок пам ти , второй регистр и блок сравнени  при этом первые входы первого счет-- чика  вл ютс  кодовьми входами устройства , BbDi-оды первого счетчика соединены с адресными в-ходами блока пам ти, которого сое,ци:;-1ены с группой входов BTOpoj- o регистра; выходы которого , с нерзьии входами блока сравн пи  к входами первого ИЛИ. выход которого соединен с nepB .iM н;;ол,г;м порзо085536OR group, the output of each element OR group, except the last one, is connected to the first input of the next element. OR group, the output of each bit of the first register, starting from the second bit, is connected to the second input of the corresponding element OR group and the first input of the corresponding element. the group BANNER element, the inverse input of each BANNER element of the group, starting from the second, is connected to the output of the corresponding element OR group, the outputs of the BANNER group elements are connected to the first inputs of the corresponding PI elements of the group, starting Ina from the second element AND in the group, the outputs of the elements AND group are the group of outputs of the device, so that. In order to expand the functionality due to the time distribution of the units at variable intervals in accordance with the specified program, a delay block, a pulse generator, three delay elements, three AND elements, two EGSh elements, three pulse shapers, two the counter, the memory block, the second register and the comparison block, the first inputs of the first counter being the code inputs of the device, the BbDi-ods of the first counter are connected to the address in-turns of the memory block, which is coded group in odov BTOpoj- o register; the outputs of which, with the power of the inputs of the block compare to the inputs of the first OR. the output of which is connected to nepB .iM n ;; ol, g; m porous 085536го элемента.И, второй вход которо- соединен с выходом генератора импульсов , выход первого элемента И соединен со счетным входом второго 5 счетчика, выходы которого соединены с вторыми входами блока сравнени , выход которого соединен с выходом первого формировател  импульсов , выход которого соединен с вто- iO рыми входами элементов И группы, выходы которых соединены с входа- ми блока задержки, выходы которого соединены с нулевыми входами соответствующих разр дов первого регист15 ра и с соответствующими входами второго элемента ИЛИ, выход которого соединен с входом первого элемента за держки, выход которого соединен с входами сброса второго регистра, вто- 20 рого счетчика и первым входом второго элемента И, выход которого соединен со счет1-:ы1-1 входом первого счетчика и входом второго элемента задержки , выход которого соединен с 25 входом считьшани  блока пам ти, выход последнего элемента ИЛИ группы соединен с первым входом третьего элемента И и через третий элемент -задержки с вторым входом третьегоelement. And the second input is connected to the output of the pulse generator, the output of the first element I is connected to the counting input of the second 5 counter, the outputs of which are connected to the second inputs of the comparator unit, the output of which is connected to the output of the first pulse shaper - iO ry inputs of elements AND groups, the outputs of which are connected to the inputs of the delay unit, the outputs of which are connected to the zero inputs of the corresponding bits of the first register and with the corresponding inputs of the second element OR, output which is connected to the input of the first element of the delay, the output of which is connected to the reset inputs of the second register, the second counter 20 and the first input of the second element AND whose output is connected to account1-: s1-1 the input of the first counter and the input of the second delay element, output which is connected to the 25th input of the memory block of the memory block, the output of the last element of the OR group is connected to the first input of the third element AND and through the third element of the delay to the second input of the third30 элемента И, выход которого соединен с третьими входами элементов И груп- пь;, с вторьм входом второго элемен- Т Я И и с второго и третье- } о формирователей импульсов, выход 35 второго формировател  импульсов соединен с соответствующим входом второго элемента ИЛР1 и выход третьего формировател  импульсов соединен е входом сброса первого счетчика .30 And, the output of which is connected to the third inputs of the AND group, with the second input of the second element and from the second and third pulse formers, the output 35 of the second pulse shaper is connected to the corresponding input of the second element ILR1 and the output of the third pulse generator is connected to the reset input of the first counter.ВНИИШ Заказ 289/58 Тираж 673 ПодписноеVNIISH Order 289/58 Circulation 673 SubscriptionФилкал ШШ Патент, г.Ужгород, у .Проектна , 4Filkal ShSh Patent, Uzhgorod, u.Proektna, 4