RU2188520C1 - Multistage hierarchical radial-ring communication network - Google Patents

Abstract

FIELD: building communication networks for data transmission over computer networks. SUBSTANCE: novelty is is that network has switching units using staged ring connection, address processing units, and backup switching units and also that it uses coupled processing units and provides for broadband traffic transmission. EFFECT: enhanced reliability of data transmission by using alternate routes. 4 dwg

Description

Translated fromRussian

Изобретение относится к области связи, в частности к построению сетей связи для передачи информации и вычислительным сетям. The invention relates to the field of communication, in particular to the construction of communication networks for transmitting information and computer networks.

Известны сети связи, содержащие коммутационные узлы различного уровня, соединенные через соответствующие интерфейсы между собой и позволяющие передавать информацию от вычислительных машин (патент 5499290, кл. Н 04 М 3/00, 1996). Однако время передачи информации в таких сетях значительно, что не позволяет передавать большие объемы информации. Known communication networks containing switching nodes of various levels, connected via respective interfaces to each other and allowing information to be transmitted from computers (patent 5499290, class N 04M 3/00, 1996). However, the transmission time of information in such networks is significant, which does not allow the transfer of large amounts of information.

Известны также сети связи, в которых путем создания определенного трафика уменьшается время передачи информации (патент Великобритании 2299485, кл. Н 04 М 3/00, 1996). Однако такие сети не могут быть построены по иерархическому принципу. Communication networks are also known in which, by creating certain traffic, the transmission time of information is reduced (UK patent 2299485, CL H 04M 3/00, 1996). However, such networks cannot be built on a hierarchical basis.

Наиболее близкой к предлагаемому изобретению является иерархическая сеть связи, содержащая сети связи высшего, среднего и низшего уровня, узлы перехода, абонентские блоки, передающие и приемные сетевые интерфейсы и узлы управления трансляцией, содержащие регистр сдвига, выделитель адреса (патент РФ 2004946, кл. Н 04 Q 11/06,1993). Closest to the proposed invention is a hierarchical communication network containing communication networks of the highest, middle and lower levels, transition nodes, subscriber units, transmitting and receiving network interfaces and broadcast control nodes containing a shift register, an address allocator (RF patent 2004946, class N 04Q 11 / 06.1993).

Однако наличие лишь одного пути между двумя узлами сети снижает ее надежность, так как при выходе из строя линии связи в локальных сетях используется специальный протокол 802.lq, который активизирует резервные линии связи, но это требует довольно продолжительного времени, что недопустимо в сетях связи. However, the presence of only one path between two network nodes reduces its reliability, since when the communication line fails in local networks, the special protocol 802.lq is used, which activates the backup communication lines, but this requires a rather long time, which is unacceptable in communication networks.

Кроме того, существующие коммутаторы, являясь по сути многопортовыми мостами, размножают широковещательные кадры (адрес назначения у которых состоит из одних "1"), то есть широковещательный кадр, поступивший на один из портов коммутатора, автоматически ретранслируется во все остальные порты, что приводит к "широковещательному шторму", блокирующему работу всей сети, ввиду переполнения буферной памяти в портах коммутаторов. Поэтому невозможно построить большие сети на базе существующих коммутаторов, а необходимо использовать коммутаторы 3-го уровня (маршрутизаторы), сложные и дорогие аппаратно-программные устройства, использующие специальные протоколы для обмена информацией между собой с целью построения и обновления маршрутно-адресных таблиц, что сильно перегружает сеть. In addition, existing switches, being essentially multi-port bridges, multiply broadcast frames (the destination address of which consists of one “1”), that is, the broadcast frame received on one of the switch ports is automatically relayed to all other ports, which leads to "broadcast storm" blocking the operation of the entire network due to buffer overflow in switch ports. Therefore, it is impossible to build large networks on the basis of existing switches, but it is necessary to uselevel 3 switches (routers), complex and expensive hardware and software devices that use special protocols for exchanging information with each other in order to build and update route-address tables, which is very overloads the network.

Предлагаемое изобретение исключает эти недостатки. The present invention eliminates these disadvantages.

Для этого в иерархическую сеть, содержащую (к+1)+(к х к) узлов коммутации (где к - любое целое число, удовлетворяющее соотношению 2≤ к ≤12), соединенных по пирамидальной схеме, и абонентские блоки, соединенные с соответствующими узлами коммутации, при этом каждый коммутационный узел содержит (к+1) узлов перехода, каждая из которых содержит приемный интерфейс, выход которого соединен с входом блока обработки адреса и входом блока доступа, выход которого соединен с внутренней шиной, а второй вход - с выходом блока обработки адреса, а также блок фильтрации, вход которого соединен с внутренней шиной, и выходной интерфейс, выход которого соединен со входом приемного интерфейса, а также узлы управления и обработки, причем узлы коммутации соответствующих уровней соединены по кольцевой схеме, в каждый узел коммутации, кроме верхнего в пирамидальной схеме, введены по два узла перехода, при этом в каждый узел перехода введены блок резервного переключения и буферное запоминающее устройство (ЗУ), выход которого соединен с входом выходного интерфейса, а вход соединен с первым выходом блока резервного переключения, первый вход которого соединен с выходом блока фильтрации, а второй вход - со вторым выходом приемного интерфейса, при этом к узлов перехода соединены по кольцевой схеме с третьим и четвертым входами и вторым и третьим выходами блоков резервного переключения, а (к+2)-ой узел перехода соединен с (к+1)-ым и (к+3)-им узлами перехода, при этом каждый блок резервного переключения содержит первый триггер, вход которого является вторым входом блока резервного переключения, первым входом которого являются объединенные входы первой, второй и третьей схем И, вторые входы первой и второй схем И соединены соответственно с первым и вторым выходами первого триггера, второй триггер, первый и второй выходы которого соединены соответственно с третьим входом второй схемы И и вторым входом третьей схемы И, при этом вход второго триггера соединен с выходом четвертой схемы И, входы которой являются соответствующими входами блока резервного переключения, как и первый и второй входы схемы ИЛИ, третий вход которой соединен с выходом первой схемы И, причем блок обработки адреса содержит последовательно соединенные выделитель адреса и первый регистр адреса, выход которого соединен с входами выделителя широковещательного адреса и первого, второго и третьего компараторов, вторые входы первого, второго и третьего компараторов соединены соответственно с выходами выделителя тетрады адреса порта, второго регистра адреса и третьего регистра адреса, а выходы первого, второго и третьего компараторов соединены соответственно с входами схемы формирования адреса порта, второго регистра адреса порта и третьего регистра адреса порта, причем второй выход выделителя тетрады адреса порта соединен со вторым входом схемы формирования адреса порта, первый и второй выходы которого соединены с первыми входами второй схемы ИЛИ и схемы НЕ, выходы второго и третьего регистров адреса порта соединены соответственно с первым входом третьей схемы ИЛИ и вторым входом второй схемы ИЛИ, и вторым входом третьей схемы ИЛИ, и третьим входом второй схемы ИЛИ, выход выделителя широковещательного адреса через регистр порта нулевого сигнала соединен со вторым входом схемы НЕ и четвертым входом второй схемы ИЛИ, пятый вход которой соединен с выходом схемы НЕ, третий вход которой соединен с выходом третьей схемы ИЛИ, а выход второй схемы ИЛИ соединен со входом первого регистра адреса порта, при этом введено (к+1)+(к х к) сдвоенных блоков обработки и обеспечения передачи широковещательного трафика, подключенных к внутренней шине узлов коммутации. To do this, in a hierarchical network containing (k + 1) + (k x k) switching nodes (where k is any integer satisfying theratio 2≤ to ≤12) connected in a pyramid scheme and subscriber units connected to the corresponding nodes switching, with each switching node containing (k + 1) transition nodes, each of which contains a receiving interface, the output of which is connected to the input of the address processing unit and the input of the access unit, the output of which is connected to the internal bus, and the second input to the output of the block address processing as well as block filter traction, the input of which is connected to the internal bus, and the output interface, the output of which is connected to the input of the receiving interface, as well as control and processing nodes, the switching nodes of the corresponding levels are connected in a ring circuit, each switching node, except the top one in the pyramidal circuit, is introduced two transition nodes, with a redundant switching unit and a buffer memory (memory) introduced into each transition node, the output of which is connected to the input of the output interface, and the input is connected to the first output of the res the first switch, the first input of which is connected to the output of the filtering unit, and the second input - to the second output of the receiving interface, while the transition nodes are connected in a ring circuit with the third and fourth inputs and the second and third outputs of the backup switching units, and (k + 2 The) -th transition node is connected to the (to + 1) -th and (to + 3) -th transition nodes, with each backup switching unit contains a first trigger, the input of which is the second input of the backup switching unit, the first input of which is the combined inputs first , the second and third circuits And, the second inputs of the first and second circuits And are connected respectively to the first and second outputs of the first trigger, the second trigger, the first and second outputs of which are connected respectively to the third input of the second circuit And and the second input of the third circuit And, while the input the second trigger is connected to the output of the fourth AND circuit, the inputs of which are the corresponding inputs of the backup switching unit, like the first and second inputs of the OR circuit, the third input of which is connected to the output of the first AND circuit, and the processing unit of the address neighbors the address allocator and the first address register, the output of which is connected to the inputs of the broadcast address allocator and the first, second and third comparators, the second inputs of the first, second and third comparators are connected respectively to the outputs of the port address book, the second address register and third address register and the outputs of the first, second and third comparators are connected respectively to the inputs of the port address generation circuit, the second port address register and the third address register port, and the second output of the port address book tetrad extractor is connected to the second input of the port address generation circuit, the first and second outputs of which are connected to the first inputs of the second OR circuit and the NOT circuit, the outputs of the second and third registers of the port address are connected respectively to the first input of the third OR circuit and the second input of the second OR circuit, and the second input of the third OR circuit, and the third input of the second OR circuit, the output of the broadcast address allocator through the register of the zero signal port is connected to the second input of the NOT circuit and the fourth the third input of the second OR circuit, the fifth input of which is connected to the output of the NOT circuit, the third input of which is connected to the output of the third OR circuit, and the output of the second OR circuit is connected to the input of the first register of the port address, while (k + 1) + (k x j) dual processing and transmission blocks for broadcast traffic connected to the internal bus of switching nodes.

На фиг. 1 приведена структурная электрическая схема многоярусной иерархической радиально-кольцевой сети связи. In FIG. 1 is a structural electrical diagram of a multi-tiered hierarchical radial-ring communication network.

На фиг.2 приведена структурная электрическая схема узла коммутации. Figure 2 shows the structural electrical diagram of the switching node.

На фиг.3 приведена структурная электрическая схема блока резервного переключения. Figure 3 shows the structural electrical circuit of the backup switching unit.

На фиг. 4 приведена структурная электрическая схема блока обработки адреса. In FIG. 4 is a structural electrical diagram of an address processing unit.

Многоярусная иерархическая радиально-кольцевая сеть связи содержит узлы коммутации 1, сдвоенные блоки обработки и обеспечения передачи широковещательного трафика 2, абонентские блоки 3₁-3_к.Tiered hierarchical radially annular communication network comprisingswitching nodes 1, dual processing units and providingbroadcast traffic transmission 2, subscriber units 3₁ -3_k.

Узлы коммутации 1 содержат узлы перехода la₁-la_к+3, приемный интерфейс 4, блок обработки адреса 5, блок доступа 6, внутреннюю шину 7, блок фильтрации 8, блок резервного переключения 9, буферное запоминающее устройство (ЗУ) 10 и выходной интерфейс 11.Switching nodes 1 contain nodes of the transition la₁ -la_{to + 3} , areceiving interface 4, anaddress processing unit 5, anaccess unit 6, aninternal bus 7, afiltering unit 8, abackup switching unit 9, abuffer memory 10 and an output interface eleven.

Блок обработки адреса 5 содержит выделитель адреса 12, первый регистр адреса 13, первый компаратор 14, выделитель тетрады адреса порта 15, схему формирования адреса порта 16, вторую схему ИЛИ 17, первый регистр адреса порта 18, второй компаратор 19, второй регистр адреса 20, второй регистр адреса порта 21, третий компаратор 22, третий регистр адреса 23, третий регистр адреса порта 24, третью схему ИЛИ 32, схему НЕ 33, выделитель широковещательного адреса 34 и регистр порта блока обработки (С) 35. Theaddress processing unit 5 contains anaddress allocator 12, afirst address register 13, afirst comparator 14, aport 15 address tetrad allocator, aport 16 address generation circuit, asecond OR circuit 17, afirst port 18 address register, asecond comparator 19, asecond address register 20, a secondport address register 21, athird comparator 22, athird address register 23, athird port 24 address register, a third OR 32 circuit, a NOT 33 circuit, abroadcast address allocator 34, and a processing unit port register (C) 35.

Блок резервного переключения 9 содержит первый триггер 25, первую схему ИЛИ 26, первую, вторую, третью и четвертую схемы И 27, 28, 29 и 30 соответственно и второй триггер 31. Thebackup switching unit 9 comprises afirst trigger 25, afirst OR circuit 26, a first, second, third and fourth circuit I 27, 28, 29 and 30, respectively, and asecond trigger 31.

Иерархическая радиально-кольцевая сеть связи работает следующим образом. The hierarchical radial-ring communication network operates as follows.

Узлы коммутации 1 обеспечивают обработку 48-битного адреса назначения (АН), который является MAC-адресом кадра информации по стандартам Ethernet. Switching nodes 1 provide the processing of a 48-bit destination address (AN), which is the MAC address of the Ethernet information frame.

Каждый АН состоит из 12-ти тетрад, состоящих из 4 бит каждая. Each AN consists of 12 tetrads, consisting of 4 bits each.

Каждый узел коммутации 1 имеет составной адрес, состоящий из старшей части префикса Р (значащей части) и младшей части, все тетрады которой равны 0. Eachswitching node 1 has a composite address consisting of the highest part of the prefix Р (the significant part) and the lower part, all the tetrads of which are 0.

При этом число нулевых тетрад соответствует уровню иерархии, на котором размещается данный узел коммутации 1. The number of zero notebooks corresponds to the hierarchy level at which thisswitching node 1 is located.

Кадр информации Ethernet из канала связи через приемный интерфейс 4 поступает на блок обработки адреса 5, где выделитель адреса 12 обеспечивает выделение из заголовка кадра адрес назначения (АН) и передачу его на первый регистр адреса 13, на первом компараторе 14 производится его сравнение с префиксом Р адреса коммутатора, находящимся на регистре адреса 16. В случае несравнения в схему формирования адреса порта 18 через схему НЕ 33 и вторую схему ИЛИ 17 заносится код порта (Z) для последующей передачи на верхние уровни сети. В случае сравнения префикса с соответствующей частью адреса назначения следующая по порядку за префексом Р тетрада адреса назначения передается на схему формирования адреса порта 16 и далее через вторую схему ИЛИ 17 передается на первый регистр адреса порта 18. The Ethernet information frame from the communication channel through thereceiving interface 4 is supplied to theaddress processing unit 5, where theaddress allocator 12 provides the allocation of the destination address (AN) from the frame header and its transmission to thefirst address register 13, on thefirst comparator 14 it is compared with the prefix P the address of the switch located on theaddress register 16. In case of non-comparison, the port code (Z) is entered into the circuit for generating the address ofport 18 through the circuit NOT 33 and the second circuit OR 17 for subsequent transmission to the upper levels of the network. In the case of comparing the prefix with the corresponding part of the destination address, the destination address tetrad next to the prefix P is transmitted to the portaddress generation circuit 16 and then through thesecond OR circuit 17 it is transmitted to the first register of theport 18 address.

В случае, если на втором компараторе 19 или третьем компараторе 22 обеспечивается сравнение АН приходящего кадра с адресом коммутатора, находящегося слева по кольцевой сети (формирование кода порта L), либо с адресом коммутатора, находящегося справа по кольцевой сети (формирование кода порта R) соответственно, сигналы сравнения через третью схему ИЛИ 32 и схему НЕ 33 обеспечат запрет передачи кода порта Z. В случае получения широковещательного кадра выделитель 34 обеспечивает формирование кода на регистре порта блока обработки (С) и передачу его через вторую схему ИЛИ 17 на регистр адреса порта 18 и одновременно через схему НЕ 33 запрещает формирование кода порта Z. If thesecond comparator 19 or thethird comparator 22 provides a comparison of the incoming frame AN with the address of the switch located on the left on the ring network (generating the port code L), or with the address of the switch located on the right on the ring network (forming the port code R), respectively , the comparison signals through the third OR 32 circuit and the NOT 33 circuit will ensure the prohibition of transmitting the port Z code. In the case of receiving a broadcast frame, theallocator 34 provides the code generation on the port register of the processing unit (C) and its transmission through thesecond circuit OR 17 to the register of the address ofport 18 and at the same time through the circuit NOT 33 prohibits the formation of the port code Z.

С выхода первого регистра адреса порта 18 информация поступает в блок доступа 6, где формируется адресуемое слово из m бит для высокоскоростной передачи по внутренней шине 7 всем блокам фильтрации 8, которые фильтруют только адресуемые ему слова и через блок резервного переключения 9 передают в буферное ЗУ 10 и далее через передающий интерфейс 11 направляют в канал связи. From the output of the first register of the address of theport 18, the information goes to theaccess unit 6, where an addressable word is formed of m bits for high-speed transmission on theinternal bus 7 to allfiltering units 8, which filter only the words addressed to it and are transferred to thebuffer memory 10 through thebackup switching unit 9 and then through the transmittinginterface 11 is sent to the communication channel.

Блок резервного подключения 9 в штатном режиме (приемный интерфейс 4) выдает на первый триггер ТГ 25 сигнал "активности", устанавливает его в состояние "1" и обеспечивает передачу данных из блока фильтрации 8 через первую схему И 27 и первую схему ИЛИ 26 в буферное ЗУ 10. Thebackup connection unit 9 in the normal mode (receiving interface 4) issues an “activity” signal to the first trigger of theTG 25, sets it to state “1” and provides data transfer from thefiltering unit 8 via the first AND 27 circuit and the first OR 26 circuit to thebuffer Memory 10.

В случае выхода из строя канала связи первый триггер ТГ 25 сбрасывается в состояние "0", этим обеспечивается закрытие первой схемы И 27 и открытие второй схемы И 28, что обеспечивает прохождение данных из блока фильтрации 8 через вторую схему И 28 и вход 1 первой схемы ИЛИ 26 в буферное ЗУ 10 и передающий интерфейс соседнего (правого) порта (резерв 1-й очереди). In case of failure of the communication channel, the first trigger of theTG 25 is reset to the state "0", this ensures the closure of the first circuit And 27 and the opening of the second circuit And 28, which ensures the passage of data from thefiltering unit 8 through the second circuit And 28 and theinput 1 of the first circuit OR 26 to thebuffer memory 10 and the transmitting interface of the neighboring (right) port (reserve of the 1st stage).

В том случае, если два канала вышли из строя, первые триггеры ТГ 25 центрального и правого канала сбрасываются в "0" и через четвертую схему И 30 устанавливают второй триггер ТГ 31 в состояние "1", что обеспечивает прохождение данных из блока фильтрации 8 центрального канала через третью схему И 29 и вход первой схемы ИЛИ 26 в буферное ЗУ 10 и передающий интерфейс 11 соседнего (левого) канала (резерв 2-й очереди). In the event that two channels are out of order, the first triggers ofTG 25 of the central and right channels are reset to "0" and through the fourth circuit And 30 set the second trigger ofTG 31 to state "1", which ensures the passage of data from thefiltering unit 8 of the central channel through the third circuit And 29 and the input of the first circuit OR 26 in thebuffer memory 10 and the transmittinginterface 11 of the adjacent (left) channel (reserve 2nd stage).

После восстановления каналов система автоматически возвращается в исходное сотояние. After restoring the channels, the system automatically returns to its original state.

Предлагаемое изобретение позволяет подключить резервный путь за время переключения логического элемента (триггера). The present invention allows you to connect a backup path during the switching of a logical element (trigger).

Использование сдвоенных блоков обработки и обеспечение передачи широковещательного трафика 2, выполненных в виде ЭВМ, обеспечивает предварительное резервирование пропускной способности портов коммутатора для передачи приоритетной информации с использованием протокола IEEE 802.1р, а вся неприоритетная передается на ЭВМ для промежуточного хранения и передачи в свободное от приоритетного трафика время, и, таким образом, обеспечивается необходимое качество обслуживания (Q_oS).The use of dual processing units and the transmission ofbroadcast traffic 2, made in the form of a computer, provides preliminary reservation of the bandwidth of the switch ports for transmitting priority information using the IEEE 802.1p protocol, and all non-priority is transferred to a computer for intermediate storage and transmission free of priority traffic time, and thus provides the necessary quality of service (Q_o S).

Claims (1)

Translated fromRussian

Многоярусная иерархическая радиально-кольцевая сеть связи, содержащая (к+1)+(кxк) узлов коммутации, (где к - любое целое число, удовлетворяющее соотношению 2 ≤ к ≤ 12), соединенных по пирамидальной схеме, и абонентские блоки, соединенные с соответствующими узлами коммутации, при этом каждый коммутационный узел содержит к+1 узлов перехода, каждый из которых содержит приемный интерфейс, выход которого соединен с входом блока обработки адреса и входом блока доступа, выход которого соединен с внутренней шиной, а второй вход - с выходом блока обработки адреса, а также блок фильтрации, вход которого соединен с внутренней шиной, и выходной интерфейс, выход которого соединен со входом приемного интерфейса, а также узлы управления и обработки, отличающаяся тем, что узлы коммутации соответствующих уровней соединены по кольцевой схеме, при этом в каждый узел коммутации, кроме верхнего в пирамидальной схеме, введены по два узла перехода, при этом в каждый узел перехода введены блок резервного переключения и буферное запоминающее устройство, выход которого соединен с входом выходного интерфейса, а вход соединен с первым выходом блока резервного переключения, первый вход которого соединен с выходом блока фильтрации, а второй вход - со вторым выходом приемного интерфейса, при этом к узлов перехода соединены по кольцевой схеме с третьим и четвертым входами и вторым и третьим выходами блоков резервного переключения, а (к+2)-й узел перехода соединен с (к+1)-ым и (к+3)-ым узлами перехода, при этом каждый блок резервного переключения содержит первый триггер, вход которого является вторым входом блока резервного переключения, первым входом которого являются объединенные входы первой, второй и третьей схем И, вторые входы первой и второй схем И соединены соответственно с первым и вторым выходами первого триггера, второй триггер, первый и второй выходы которого соединены соответственно с третьим входом второй схемы И и вторым входом третьей схемы И, при этом вход второго триггера соединен с выходом четвертой схемы И, входы которой являются соответствующими входами блока резервного переключения как и первый и второй входы схемы ИЛИ, третий вход которой соединен с выходом первой схемы И, причем блок обработки адреса содержит последовательно соединенные выделитель адреса и первый регистр адреса, выход которого соединен с входами выделителя широковещательного адреса и первого, второго и третьего компараторов, вторые входы первого, второго и третьего компараторов соединены соответственно с выходами выделителя тетрады адреса порта, второго регистра адреса и третьего регистра адреса, а выходы первого, второго и третьего компараторов соединены соответственно с входами схемы формирования адреса порта, второго регистра адреса порта и третьего регистра адреса порта, причем второй выход выделителя тетрады адреса порта соединен со вторым входом схемы формирования адреса порта, первый и второй выходы которого соединены с первыми входами второй схемы ИЛИ и схемы НЕ, выходы второго и третьего регистров адреса порта соединены соответственно с первым входом третьей схемы ИЛИ и вторым входом второй схемы ИЛИ, и вторым входом третьей схемы ИЛИ и третьим входом второй схемы ИЛИ, выход выделителя широковещательного адреса через регистр порта нулевого сигнала соединен со вторым входом схемы НЕ и четвертым входом второй схемы ИЛИ, пятый вход которой соединен с выходом схемы НЕ, третий вход которой соединен с выходом третьей схемы ИЛИ, а выход второй схемы ИЛИ соединен со входом первого регистра адреса порта, при этом введено (к+1)+(кxк) сдвоенных блоков обработки и обеспечения передачи широковещательного трафика, подключенных к внутренней шине узлов коммутации. A multi-tier hierarchical radial-ring communication network containing (k + 1) + (kxk) switching nodes (where k is any integer satisfying the relation 2 ≤ k ≤ 12) connected in a pyramidal scheme and subscriber units connected to the corresponding switching nodes, while each switching node contains + 1 transition nodes, each of which contains a receiving interface, the output of which is connected to the input of the address processing unit and the input of the access unit, the output of which is connected to the internal bus, and the second input to the output of the processing unit address ki, as well as a filtering unit, the input of which is connected to the internal bus, and an output interface, the output of which is connected to the input of the receiving interface, as well as control and processing nodes, characterized in that the switching nodes of the corresponding levels are connected in a ring circuit, while each switching node, except for the top one in the pyramidal scheme, has two transition nodes introduced, while a backup switching unit and a buffer storage device, the output of which is connected to the output of the output interface, are introduced into each transition node Iusa, and the input is connected to the first output of the backup switching unit, the first input of which is connected to the output of the filtering unit, and the second input is connected to the second output of the receiving interface, while the transition nodes are connected in a ring circuit with third and fourth inputs and second and third outputs backup switching units, and the (k + 2) th transition node is connected to the (k + 1) and (k + 3) th transition nodes, with each backup switching unit containing a first trigger, the input of which is the second input of the block backup switch, first input which are the combined inputs of the first, second and third circuits AND, the second inputs of the first and second circuits And are connected respectively to the first and second outputs of the first trigger, the second trigger, the first and second outputs of which are connected respectively to the third input of the second circuit And and the second input of the third circuit AND, while the input of the second trigger is connected to the output of the fourth circuit And, the inputs of which are the corresponding inputs of the backup switching unit as the first and second inputs of the OR circuit, the third input of which is connected to the output of And, wherein the address processing unit contains a series-connected address allocator and a first address register, the output of which is connected to the inputs of the broadcast address allocator and the first, second and third comparators, the second inputs of the first, second and third comparators are connected respectively to the outputs of the port address tetrad extractor , the second address register and the third address register, and the outputs of the first, second and third comparators are connected respectively to the inputs of the port address generation circuit, the second a port address register and a third port address register, wherein the second output of the port address tetrad highlighter is connected to the second input of the port address generation circuit, the first and second outputs of which are connected to the first inputs of the second OR circuit and the NOT circuit, the outputs of the second and third port address registers are connected, respectively with the first input of the third OR circuit and the second input of the second OR circuit, and the second input of the third OR circuit and the third input of the second OR circuit, the output of the broadcast address allocator through the zero port port register ala is connected to the second input of the NOT circuit and the fourth input of the second OR circuit, the fifth input of which is connected to the output of the NOT circuit, the third input of which is connected to the output of the third OR circuit, and the output of the second OR circuit is connected to the input of the first register of the port address, while k + 1) + (kxk) of dual processing and transmission units providing broadcast traffic connected to the internal bus of switching nodes.

Images