제 1 도는 제어용 컴퓨터 시스템 및 제어용 컴퓨터 시스템에 접속된 본 발명에 따른 메모리 보드의 일실 예를 예시하는 블록도1 is a block diagram illustrating one example of a memory board according to the present invention connected to a control computer system and a control computer system.
제 2 도는 EEPROM이 부가된 본 발명에 따른 메모리 보드의 다른 실시예를 예시하는 블록도2 is a block diagram illustrating another embodiment of a memory board according to the present invention with an EEPROM added.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 시스템 버스 2 : 중앙처리장치1: System Bus 2: Central Processing Unit
3 : 바이오스 판독전용메모리 4 : 기존 메모리3: BIOS read only memory 4: Existing memory
5 : 디스플레이 6 : 키보드5: display 6: keyboard
7 : 메모리 보드 71 : 디코더7: memory board 71: decoder
72 : 데이타 전송부 73 : 어드레스 발생부72: data transfer unit 73: address generator
74 : 정적임의접근메모리 75 : 백업용 배터리 장치74: static random access memory 75: backup battery unit
76 : EEPROM76: EEPROM
본 발명은 컴퓨터의 메모리 장치(memory unit)에 관한 것으로, 특히, 주 메모리(main memory)용량을 확장하여 제어용 프로그램 및 데이타를 저장할 수 있도록 한 메모리 보드(memory board)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a memory unit of a computer, and more particularly, to a memory board in which a main memory capacity can be expanded to store a control program and data.
메모리 장치는 디지털 컴퓨터 시스템(digital computer system)에 있어서 필수 구성요소로서, 프로그램 및 데이타를 저장하는 장치임은 주지하는 바와 같다. 이러한 메모리 장치는 주 메모리와 보조 메모리(auxiliary memrory)를 포함할 수 있는데, 극히 한정된 응용에 사용되는 소형 컴퓨터의 경우에는 주 메모리에만 의존하여 주어진 작업(task)을 수행할 수도 있으나, 대부분의 컴퓨터 시스템은 주 메모리 외에 보조 메모리를 갖추고 있다. 그 이유는 주어진 프로그램 및 데이타를 주 메모리에 모두 수용하기에는 주 메모리의 가격이 비싸며, 또한 이들 프로그램 및 데이타가 모두 주 메모리에 저장되어 어느 한 순간에 동시에 컴퓨터 시스템의 중앙처리장치(Central Processing Unit : CPU)에 의해 억세스(access)될 필요도 없기 때문이다. 따라서, 전형적인 컴퓨터 시스템은 컴퓨터의 중앙처리장치와 직접 교신할 수 있는 비교적 작은 용량의 주 메모리와, 중앙처리장치가 당장 필요로 하지 않는 프로그램(혹은 프로그램의 일부) 또는 데이타를 보관하며 주 메모리를 통해 중앙처리장치와 교신하는 비교적 큰 용량의 보조 메모리(예를 들어, 하드 디스크나 플로피 디스크와 같은 자기 디스크 장치)를 갖추고 있다. 이는 기존의 전형적인 제어용 컴퓨터(예를 들어, 로보트동작 시퀀스 제어용 컴퓨터)의 경우에도 마찬가지로, 제어용 프로그램 및 데이타(예를 들어, 로봇 동작의 시퀀스를 명시한 프로그램 및 파라미터)는 통상 보조 메모리에 저장되고 필요시에만 컴퓨터의 운영체제(Operating System : OS)에 의해 주 메모리로 적재(load)되므로써 양호한 가격대 성능비를 유지하여 왔다.It is noted that a memory device is an essential component of a digital computer system and is a device for storing programs and data. Such memory devices may include main memory and auxiliary memory, which may be dependent on main memory to perform a given task in the case of small computers used in extremely limited applications. Has auxiliary memory in addition to main memory. The reason is that the price of main memory is expensive to accommodate all the given programs and data in main memory, and also all of these programs and data are stored in main memory so that at any one time, the central processing unit (CPU) of the computer system It does not need to be accessed by. Thus, a typical computer system stores a relatively small amount of main memory that can communicate directly with the computer's central processing unit, and programs (or portions of the program) or data that the central processing unit does not need right now, It has a relatively large amount of auxiliary memory (such as a magnetic disk device such as a hard disk or a floppy disk) that communicates with the central processing unit. This is the same as in the case of the conventional control computer (for example, robot motion sequence control computer), and the control program and data (for example, the program and parameters specifying the sequence of robot motions) are usually stored in auxiliary memory and, if necessary, Only by being loaded into main memory by the computer's operating system (OS) has maintained a good price performance ratio.
그러나, 이와 같은 제어용 프로그램 및 데이타를 통상 보조 메모리에 저장할 경우, 주 메모리에 상시 기억된 경우에 비해 억세스 시간이 길어지므로 제어동작이 신속하지 못하게 되며, 작업현장의 먼지, 진동등과 같은 환경적 요인에 따라 에러발생확률이 높아져 신뢰도가 저하될 수 밖에 없다. 따라서, 특히 신속한 동작과 고신뢰도를 요구하는 제어응용에 있어서는, 제어용 프로그램 및 데이타를 보조 메모리에 저장하기 보다는 주 메모리에 적재하는 것이 바람직한 경우가 있다.However, when such a control program and data are normally stored in the auxiliary memory, the access time is longer than that stored in the main memory. Therefore, the control operation is not quick, and environmental factors such as dust and vibration in the work site are prevented. As a result, the probability of error is increased and reliability is deteriorated. Therefore, especially in a control application requiring fast operation and high reliability, it is sometimes desirable to load the control program and data into the main memory rather than storing it in the auxiliary memory.
그러나 기존의 주 메모리에는 다수의 주 메모리 상주 프로그램(예를들어, 운영체제, 장치제어기 및 기타 주 메모리 상주 프로그램)과 데이타(예를들어, 시스템 데이타)를 위한 공간이 확보되어야 하는 등의 이유로, 특히 제어용 컴퓨터와 같은 소형 컴퓨터의 경우, 기존의 한정된 주 메모리의 사용자 영역(user area)에서 제어용 프로그램 및 데이타를 모드 적재할 수 있는 공간을 확보하기는 힘들다. 따라서, 가능한 하나의 방법은 다소의 비용 증가에도 불구하고 기존의 주 메모리 용량을 확장하여 제어용 프로그램 및 파라미터를 저장하기 위한 공간을 확보하는 것이다.However, existing main memory has a number of main memory resident programs (e.g., operating systems, device controllers and other main memory resident programs) and space for data (e.g. system data), especially for reasons such as In the case of a small computer such as a control computer, it is difficult to secure a space for mode-loading the control program and data in the user area of the existing limited main memory. Thus, one possible approach is to expand the existing main memory capacity to free up space for storing control programs and parameters, despite some cost increase.
주 메모리(이하 "메모리"라 칭함)용량을 확장할 수 있는 컴퓨터 시스템의 하나의 예는 유럽 공개 특히 번호 제 0,394,935 호에 "Computer capable of expanding a memory capacity"라는 명칭으로 개시되어 있는데, 아는 표준 장착 메모리(standard memory)에 부가하여 선택사양적 메모리 모둘의 상태 신호(status signal)를 시스템 버스의 어드레스 신호와 함께 어드레스 디코더(address decoder)에 입력하여, 이 어드레스 디코더의 결정에 따라 상기 표준 메모리와 선택사양적 메모리 모듈 중 올바른 메모리 모듈이 엑세스 될 수 있도록 한 시스템 구성을 갖는다.One example of a computer system capable of expanding main memory (hereinafter referred to as "memory") capacity is disclosed in the European publication, in particular in the number 0,394,935 under the name "Computer capable of expanding a memory capacity", which is known as a standard installation. In addition to the standard memory, a status signal of all optional memories is input to an address decoder together with an address signal of a system bus, and the standard memory and the selection are selected according to the determination of the address decoder. It has a system configuration that allows the correct memory module of the specification memory module to be accessed.
그러나, 상기 유럽 특허 출원을 비롯한 대부분의 선행 기술의 메모리 확장기법의 경우에는 확장되는 메모리 모듈을 시스템 버스에 접속하는 외에 기존 컴퓨터 하드웨어의 변경(예를 들어, 상기한 유럽 특허출원의 경우 선택사양적 메모리 모듈의 상태 신호 라인을 마련하고 이를 기존 어드레스 디코더에 접속하여야하는 드의 하드웨어 변경)을 요구할 뿐만 아니라, 확장될 수 있는 메모리의 용량도 제한된다(즉, 컴퓨터 시스템 버스의 어드레스 라인 수 및 그 지원논리(supporting logic)가 제한적으므로, 확장될 수 있는 메모리 용량도 제한된다. 예를 들면, 바이트 단위로 어드레스할 수 있다고 가정할 때, 시스템 버스의 어드레스 라인수가 N이면 최대의 메모리 용량은 2 바이트까지이다.However, in the case of most prior art memory expansion techniques, including the European patent application, in addition to connecting the expansion memory module to the system bus, modification of existing computer hardware (for example, optional in the case of the European patent application described above) Not only does it require a hardware change in the number of memory signal lines that must be prepared and connected to the existing address decoder), but the capacity of the memory that can be expanded is also limited (ie, the number of address lines on the computer system bus and its support). Since the supporting logic is limited, the amount of memory that can be expanded is also limited, for example, assuming that the address can be addressed in bytes, the maximum memory capacity is 2 bytes if the number of address lines on the system bus is N. to be.
따라서, 본 발명의 목적은 메모리 용량을 확장하여 제어용 프로그램 및 데이타를 저장할 수 있는 메모리 보드를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a memory board capable of expanding a memory capacity and storing a control program and data.
본 발명의 다른 목적은 기존 컴퓨터의 하드웨어 구성을 변경함이 없이 또한 기존 컴퓨터의 하드웨어 구성에 따른 제약을 받지 않고 메모리를 확장하여 제어용 프로그램 및 데이타를 저장할 수 있는 메모리 보드를 제공하는 것이다.It is another object of the present invention to provide a memory board capable of storing a control program and data by expanding the memory without changing the hardware configuration of the existing computer and without being limited by the hardware configuration of the existing computer.
본 발명의 또 다른 목적은 기존 컴퓨터의 하드웨어 구성을 변경함이 없이 또한 기존 컴퓨터의 하드웨어 구성에 따른 제약을 받지 않고 메모리를 확장하여 제어용 프로그램 및 파라미터를 저장하므로써, 제어용 프로그램 및 데이타가 보조메모리에 기억되는 경우에 비해, 보다 신속한 엑세스 시간을 제공하고 보다 신뢰성 있는 제어 프로그램의 실행을 가능케하는 메모리 보드를 제공하는 것이다.Another object of the present invention is to store the control program and data in the auxiliary memory by expanding the memory and storing the control program and parameters without changing the hardware configuration of the existing computer and without being constrained by the hardware configuration of the existing computer. Compared to the case, it is to provide a memory board that provides faster access time and enables the execution of more reliable control programs.
상기한 목적을 달성하기 위한 본 발명에 따른 메모리 보드는 어드레스 라인, 데이타 라인, 제어라인을 포함하는 시스템 버스와, 이에 접속된 중앙처리장치와 기존의 메모리를 구비하는 컴퓨터 시스템 상기시 스템 버스에 접속하는 메모리 보드에 있어서, 제어용 프로그램 및 데이타를 저장하는 메모리와 ; 상기 중앙 처리장치가 상기 어드레스 라인과 상기 제어라인을 통해 제공하는 적어도 하나 이상의 사전결정된 어드레스 신호 및 제어 신호의 조합 각각에 응답하여 대응하는 래치 인에이들 신호와 데이타전송 인에이블 신호를 발생하고, 상기 중앙처리장치가 상기 어드레스 라인을 통해 제공하는 사전결정된 어드레스 신호에 응답하여 데이타 전송 인에이블 신호를 발생하는 디코더와 ; 상기 중앙처리장치가 상기 데이타 라인을 통해 제공하는 어드레스 데이타 신호를 상기 대응하는 래치 인에이블 신호에 각각 응답하여 래치하는 부 어드레스 발생부를 포함하므로써 상기 메모리에 대한 어드레스 신호와 칩 선택 신호를 발생하는 어드레스 발생부와 ; 상기 데이타 전송 인에이블 신호에 의해 인에이블되고, 상기 데이타 라인과 상기 어드레스 발생부 혹은 상기 메모리 사이에서 상기 어드레스 데이타 신호 또는 상기 제어용 프로그램 및 데이타 신호를 상기 제어라인의 신호에 따른 방향으로 전송하는 데이타 전송부를 포함한다.The memory board according to the present invention for achieving the above object is a system bus including an address line, a data line, a control line, a central processing unit connected thereto and a computer system having a conventional memory connected to the system bus A memory board comprising: a memory for storing a control program and data; Generating a corresponding latch enable signal and a data transfer enable signal in response to each combination of at least one predetermined address signal and a control signal provided by the central processing unit through the address line and the control line; A decoder for generating a data transfer enable signal in response to a predetermined address signal provided by the central processing unit through the address line; An address generator for generating an address signal and a chip select signal for the memory by including a sub-address generator configured to latch the address data signal provided by the CPU through the data line in response to the corresponding latch enable signal, respectively. Wealth and; Data transmission enabled by the data transfer enable signal and transferring the address data signal or the control program and data signal in a direction corresponding to the signal of the control line between the data line and the address generator or the memory. Contains wealth.
이하, 본 발명은 첨부 도면을 참조한 바람직한 실시예에 입각하여 다음과 같이 상세히 설명된다.Hereinafter, the present invention will be described in detail with reference to the preferred embodiments with reference to the accompanying drawings.
제 1 도를 참조하면, 기존의 제어용 컴퓨터 시스템과 컴퓨터 시스템의 시스템 버스(1)에 접속된 본 발명의 제어용 프로그램 및 데이타 저장용 메모리 보드(7)의 일 실시예가 도시되어 있다. 본 발명의 메모리 보드(7)는 단지 예시를 위하여 미합중국 뉴욕 아몬크 소재 인터내셔널 비지네스 머신즈 코포레이션(IBM)의 모델 XT 퍼스널 컴퓨터에서 동작하도록 구성된 것으로 도시되었으나, 다른 모든 컴퓨터에서도 동일한 방식으로 동작할 수 있다. 컴퓨터 시스템은 통상적인 바와 같이 버스(1)와 이에 접속된 중앙 처리장치(2), 바이오스(Basic Input Output System : BIOS) 판독전용 메모리(Read Only Memory : ROM)(3), 기존의 메모리(4), 디스플레이(5), 키보드(6)등을 포함한다.1, there is shown an embodiment of a control program and data storage memory board 7 of the present invention connected to an existing control computer system and a system bus 1 of the computer system. The memory board 7 of the present invention has been shown to be configured to operate on a Model XT personal computer from International Business Machines Corporation IBM of Armonk, NY, for illustrative purposes only, but may operate in the same manner on all other computers. The computer system, as usual, includes a bus (1) and a central processing unit (2) connected thereto, a Basic Input Output System (BIOS) Read Only Memory (ROM) (3), and conventional memory (4). ), Display 5, keyboard 6 and the like.
도시된 바와 같이 본 발명의 따른 메모리 보드(7)의 일실시에는 시스템 버스(1)의 어드레스 라인(A ∼A ), 데이타 라인(D ∼D )및 메모리 판독 및 기록 제어라인(MEMR, MEMW)에 접속하며, 디코더(71), 데이타 전송부(72), 어드레스 발생부(73), 정적 임의 접근 메모리(Static Random Access Memory : SRAM)로 구성된 메모리(74)와 상기 메모리의 백업용 배터리(backup battery)(75)를 포함한다. 어드레스 발생부(73)는 또한 하위 어드레스 발생부(731), 중위 어드레스 발생부(732), 상위 어드레스 발생부(733)의 세개의 부 어드레스 발생부를 포함한다.As shown, an embodiment of the memory board 7 according to the present invention includes an address line A to A, a data line D to D, and a memory read and write control line MEMR and MEMW of the system bus 1. A memory 74 comprising a decoder 71, a data transfer unit 72, an address generator 73, a static random access memory (SRAM), and a backup battery for the memory; (75). The address generator 73 also includes three sub-address generators, a lower address generator 731, an intermediate address generator 732, and an upper address generator 733.
시스템 버스(1)의 어드레스 라인(A ∼A)은 디코더(71)의 어드레스 입력단자(A ∼A )에 연결된다. 데이타 란인(D ∼D)은 데이타 전송부(72)를 통해 어드레스 발생부(73)의 하위, 중위, 상위발생부(731,732,733)의 각 데이타 입력단자(D ∼D, D ∼D, D ∼D )와 메모리(74)의 데이타 입력 단자(D ∼D )에 연결된다. 제어라인(MEMR, MEMW)은 디코더(71)의 제어입력단자(MEMR, MEMW)에 연결되며, 또한 메모리(74)의 반전형출력 인에이블 단자(inverted Output Enable :및 반전형 기록 인에이블 단자(inverted Write Enable :에 각기 연결된다. 한편, 제어라인(MEMR)은 데이타 전송부(72)의 방향신호단자(DIR)에도 또한 연결된다.The address lines A to A of the system bus 1 are connected to the address input terminals A to A of the decoder 71. The data fields D through D are data input terminals D through D, D through D, D through D, D, D, D, D, D, D, D, and D of the address generator 73 through the data transfer unit 72. D) and the data input terminals D to D of the memory 74. The control lines MEMR and MEMW are connected to the control input terminals MEMR and MEMW of the decoder 71 and also an inverted output enable terminal of the memory 74. And inverted write enable terminals Are connected to each other. On the other hand, the control line MEMR is also connected to the direction signal terminal DIR of the data transmission unit 72.
디코더(71)는 그 입력으로 제공되는 어드레스 라인(A ∼A )의 어드레스 신호 및 제어라인MEMR, MEMW)의 제어신호에 입각하여 네 개의 출력을 출력라인(711,712,713,714)을 통해 발생시킨다. 세 개의 출력(711,712,713,714)은, 차후 상세히 기술되는 바와 같이, 중앙처리 장치(2)가 메모리(74)에 대한 실제의 판독 혹은 기록 사이클 이전에 시스템 버스(2)의 어드레스 라인(A ∼A )과 제어란인(MEMR, MEMW)을 통해 순차적으로 제공하는 하위, 중위, 사위 어드레스 발생부(731,732,733)에 대한 각각의 사전 결정된 어드레스 신호와 제어 신호의 조합에 의하여 각기 활성화(이 경우, 출력 라벨이 "1"(하이라벨))되며, 하위, 중위, 상위 어드레스 발생부(731,732,733)의 각 래취 인에이블(LE)에 각각 연결된다. 나머지 하나의 출력(714)은 상기 세 개의 출력(711,712,713)중 어느 하나가 활성화되는 동안 및 중앙처리장치(2)가 메모시(74)에 대한 상기 실제의 판독 혹은 기록사이클시 시스템 버스(2)의 어드레스 라인(A ∼A )을 통해 제공하는 사전결정된 어드레스에 의하여 활성화(이 경우, 출력레벨이 "0"(로우레벨))도며, 데이타 전송부(72)의 반전형 데이타 전송 인에이블 단자에 연결된다.The decoder 71 generates four outputs through the output lines 711, 712, 713 and 714 based on the address signals of the address lines A to A and the control signals of the control lines MEMR and MEMW provided to the input. The three outputs 711, 712, 713, 714 are connected to the address lines A through A of the system bus 2 prior to the actual read or write cycle to the memory 74, as described in detail later. Each combination of the predetermined address signal and the control signal for the lower, middle, and son-in-law address generators 731,732,733, which are sequentially provided through the control columns MERM and MEMW, is activated. 1 " (high label) and connected to the respective latch enables LE of the lower, middle, and upper address generators 731, 732, and 733, respectively. The other output 714 is the system bus 2 during any one of the three outputs 711, 712, 713 being activated and during the actual read or write cycle for the central processing unit 2 to memo 74. Is activated by a predetermined address provided through the address lines A to A (in this case, the output level is " 0 " (low level)), and the inverted data transfer enable terminal of the data transfer unit 72 is provided. Is connected to.
데이타 전송부(72)는 그의 반전형 데이타 전송 인이이블 단자의 신호가 "0"일 때 인에이블되며, 방향 신호단자(DIR)를 통한 방향신호에 따라 시스템 버스(1) 데이타 라인(D ∼D )과 어드레스 발생부(73) 혹은 메모리(74) 사이에서 데이타 전송 방향을 결정한다. 즉, 방향신호가 "0"인 경우 데이타 전송방향은 시스템버스(1)쪽을 향하게 되며, 방향신호가 "1"인 경우 어드레스 발생부(73) 혹은 메모리(74)쪽을 향하게 된다.The data transfer section 72 has its inverted data transfer enable terminal. Is enabled when the signal of " 0 " is " 0 ", between the system bus 1 data line D to D and the address generator 73 or the memory 74 according to the direction signal through the direction signal terminal DIR. Determine the data transfer direction. That is, when the direction signal is "0", the data transfer direction is directed toward the system bus 1, and when the direction signal is "1", it is directed toward the address generator 73 or the memory 74.
어드레스 발생부(73)는 상술한 바와 같이 본 실시예에서 하위 어드레스 발생부(731), 중위 어드레스 발생부(732) 및 상위 어드레스 발생부(733)의 세 개의 부 어드레스 발생부를 포함하며, 중앙처리장치(2)가 메모리(74)에 대한 실제의 판독 혹은 기록 사이클 이전에, 상기한 하위, 중위 혹은 상위 어드레스 발생부(731,732,733)에 대한 어드레스 신호 및 제어 신호의 조합과 함께, 시스템 버스(1)의 데이타 라인(D ∼D )을 통해 전달하는 메모리(74)의 하위, 중위 혹은 상위 어드레스 데이타를 디코더(71)의 출력(711,712,713)에 따라 하위, 중위, 상위 어드레스 발생부(731,732,733)에 차례로 래치하여, 하나의 완전한 메모리(74)의 어드레스를 생성하는 역할을 수행한다(본 실시예의 경우 시스템 버스(1)의 데이타 라인(D0∼D7)이 8비트로 구성되어 있고 메모리(74)에는 반전형 칩 선택 신호를 포함하여 18비트의 어드레스가 인가되어야 하므로, 메모리(74)에 대한 어드레스 데이타는 시스템 버스(1)의 데이타 라인(D0∼D7)을 통해 3회(3 =「메모리(74)의 어드레스 라인 비트 수/데이타 라인(D0∼D7)비트 수」)As described above, the address generator 73 includes three sub-address generators of the lower address generator 731, the intermediate address generator 732, and the upper address generator 733 in this embodiment, and the central processing. Before the actual read or write cycle to the memory 74, the device 2, together with the combination of the address and control signals for the lower, middle or upper address generators 731, 732 and 733 described above, can be used for the system bus 1 The lower, middle, or upper address data of the memory 74 transferred through the data lines D to D of the latches are sequentially latched to the lower, middle, and upper address generators 731, 732, and 733 according to the outputs 711, 712, and 713 of the decoder 71. To generate an address of one complete memory 74 (in this embodiment, the data lines D0 to D7 of the system bus 1 are composed of 8 bits, and the memory 74 is half Typical chips Including select signal, so to be applied with the address of 18 bits, the address data for the memory 74 is data lines of the system bus(1) (D 0 ~D 7 ) 3 times (= 3 "memory 74 through the Address line bits / data lines (D0 to D7 )
즉, 하위, 중위, 상위 어드레스 데이타 순으로 제공된다). 이를 위하여, 하위 어드레스 발생부(731)와 중위 어드레스 발생부(732)는 각기 8개의 플립플롭(flipflops) 혹은 래치(Latches)를 포함하고 상위 어드레스 발생부(733)는 2개의 플립플롭 혹은 래치를 포함한다. 또한 하위 어드레스 발생부(731)에는 시스템 버스(1)의 데이타 라인(D0∼D7)이 데이타 전송부(72)를 통해 데이타 입력 단자(D0∼D7)에 연결되며 디코더(71)로 부터의 출력라인(711)이 래치 인에이블 단자(LE)에 연결된다. 상위 어드레스 발생부(733)에는 시스템 버스(1)의 두 개의 하위 데이타 라인(D0∼D7)이 데이타 입력단자(D0∼D1)에 연결되며 디코더(71)로 부터의 출력라인(713)이 래치 인에이블 단자(LE)에 연결된다.That is, in order of lower, middle, and upper address data). For this purpose, the lower address generator 731 and the middle address generator 732 include eight flip-flops or latches, respectively, and the upper address generator 733 performs two flip-flops or latches. Include. In the lower address generator 731, the data lines D0 to D7 of the system bus 1 are connected to the data input terminals D0 to D7 through the data transfer unit 72, and the decoder 71 is provided. An output line 711 from is connected to the latch enable terminal LE. In the upper address generator 733, two lower data lines D0 to D7 of the system bus1 are connected to the data input terminals D0 to D1 , and an output line from the decoder 71 ( 713 is connected to the latch enable terminal LE.
메모리(74)는 본 바람직한 실시예에서는 128K바이트의 용량을 갖는 것으로 예시되었으며, 통상의 경우와 같이 반전형 칩 선택 당자(inverted Chip Select :)의 입력신호가 0 일 때 인에이블되고, 이에 따라 어드레스 입력단자(A ∼A )를 통해 인가된 어드레스를 갖는 메모리(74)바이트가 반전형 출력 인에이블 단자및 반전형 기록 인에이블 다자를 통한 판독 혹은 기록신호에 따라 데이타 단자(D ∼D )를 통해 억세스 즉, 판독 혹은 기록된다.The memory 74 is illustrated as having a capacity of 128K bytes in this preferred embodiment, and inverted Chip Select: Is enabled when the input signal of < RTI ID = 0.0 > is 0, < / RTI > And inverted write enable multiples Access, that is, reading or writing through the data terminals D to D in accordance with a read or write signal through the?
본 발명의 메모리(74)는 또한 도시된 바와 같이 정전시 메모리(74)에 저장된 내용의 소멸을 방지하기 위해 배터리 백업 장치(75)를 구비한다.The memory 74 of the present invention also includes a battery backup device 75 to prevent extinction of the contents stored in the memory 74 at the time of power failure as shown.
상기와 같이 구성된 본 발명의 메모리 보드(7)의 일실시예의 작동은 다음과 같다Operation of one embodiment of the memory board 7 of the present invention configured as described above is as follows.
메모리(74)의 작동은 통상적인 정적 임의 접근 메모리와 동일하게 작동한다. 즉, 메모리(74)내의 내용을 중앙처리장치(2)로 판독하는 경우, 128K 바이트 크기의 메모리(74)내에서 소정 어드레스를 갖는 한 바이트의 내용을 중앙처리장치(2)로 판독하려면 메모리(74)의 어드레스 단자(A0∼A16)를 통해 상기한 소정 어드레스를 제공하고, 반전형 칩 선택 단자에는 "0"을 제공하고, 반전형 출력 인에이블 단자에도 "0"을 제공하며, 반전형 기록 인에이블 단자에는 "1"을 제공하면, 상기한 판독 동작이 성공적으로 수행된다. 이와 달리, 중앙처리장치(2)로부터 메모리(74)내로 데이타를 기록하는 경우, 중앙처리장치(2)로부터 메모리(74)내의 소정 어드레스를 갖는 바이트에 데이타를 기록하려면 메모리(74)의 어드레스 단자(A0∼A16)를 통해 상기한 소정 어드레스를 제공하고, 반전형 칩 선택 단자에는 "0"을 제공하고, 데이타 입출력 단자(D0∼D7)에 상기 기록하고자 하는 데이타를 제공하고, 반전형 기록 인에이블 단자에 "0"을 제공하며, 반전형 출력 인에이블 단자에는 "1"을 제공하면, 상기한 기록 동작이 성공적으로 수행된다.The operation of memory 74 works the same as conventional static random access memory. That is, when the contents in the memory 74 are read by the central processing unit 2, in order to read the contents of one byte having a predetermined address in the memory 74 having a size of 128K bytes by the central processing unit 2, the memory ( The above-mentioned predetermined address is provided through the address terminals A0 to A16 of 74, and the inverting chip select terminal Provides "0" and the inverting output enable terminal Also Provides a "0" and Reverse Write Enable Terminal If " 1 " is provided, the above read operation is successfully performed. In contrast, when data is written from the central processing unit 2 into the memory 74, an address terminal of the memory 74 is used to write data from the central processing unit 2 to a byte having a predetermined address in the memory 74. The predetermined address is provided through (A0 to A16 ), and the inverting chip select terminal Provides "0", provides the data to be written to the data input / output terminals D0 to D7 , and inverts the write enable terminal. Provides "0" to the inverting output enable terminal If " 1 " is provided, the above recording operation is successfully performed.
그러나, 본 발명의 메모리 보드(7)내의 메모리(74)에 인가되는 상기한 소정 어드레스 신호 및 반전형 칩 선택 신호는 반전형 출력 인에이블 신호 및 반전형 기록 인에이블 신호등과는 달리, 중앙처리장치(2)에 의한 실제의 판독 혹은 기록 동작 이전에 디코더(71), 데이타 전소부(72), 어드레스 발생부(73)의 동작에 의해 생성되어야 한다. 이제 이러한 어드레스 신호 및 반전형 칩 선택 신호의 발생이 단계적으로 설명된다.However, the predetermined address signal and inverted chip select signal applied to the memory 74 in the memory board 7 of the present invention are different from the inverted output enable signal and the inverted write enable signal. Before the actual read or write operation by (2), it should be generated by the operations of the decoder 71, the data burner 72, and the address generator 73. The generation of such an address signal and an inverted chip select signal is now described step by step.
먼저 중앙처리장치(2)에 의해 시스템 버스(1)의 어드레스라인(A0∼A19)을 통해 어드레스 발생부(73)의 하위 어드레스 발생부(731)를 지정하는 어드레스 신호가 디코더(71)에 제공되고, 제어라인(MEMR)을 통한 신호가 "1"상태로 디코더(71)의 제어입력단자(MEMR)및 데이타 전송부(72)의 방향신호 단자(DIR)에 제공되고, 제어라인(MEMW)을 통한 신호가 "0" 상태로 디코더(71)의 제어입력단자(MEMW)에 제공되며, 또한 데이타 라인(D ∼D )을 통해 메모리(74)의 하위 어드레스를 나타내는 데이타가 데이타 전송부(72)에 전달되면, 디코더(71)에서는 이러한 디코더 입력 신호 조합이 유지되는 동안(이러한 디코더 입력 신호 조합이 변하면 다시 초기 상태로 복귀) 출력(711)이 초기의 "0" 상태에서 "1"상태로 되어, 하위 어드레스 발생부(731)에 래치 인에이블 신호를 제공하고 출력(714)이 초기의 "1"상태에서"0" 상태로 되어 데이타 전송부(72)를 인에이블 시키며, 또한 데이타 전송부(72)에서는 (그의 방향신호단자(DIR)를 통한 방향신호가 "1"의 상태이므로)상기 전달된 어드레스 데이타 신호 즉, 메모리(74)의 하위 어드레스가 발생부(73)로 전달된다. 이에 따라, 데이타 전송부(72)를 통한 메모리(74)의 하위 어드레스는 디코더(71)에서 발생한 출력 신호(711)에 의해 (상기한 디코더 입력 신호 조합이 변하여 출력(711)이 초기의 "0" 상태로 복귀할 때)어드레스 발생부(73)의 하위 어드레스 발생부(731)에 래치된다.First, an address signal for designating the lower address generator 731 of the address generator 73 through the address lines A0 to A19 of the system bus 1 by the central processing unit 2 is the decoder 71. Is supplied to the control input terminal MEMR of the decoder 71 and the direction signal terminal DIR of the data transmission unit 72 in a state of " 1 " MEMW) is supplied to the control input terminal MEMW of the decoder 71 in the state " 0 ", and data representing the lower address of the memory 74 is provided via the data lines D to D. When passed to 72, the decoder 71 outputs 711 to an " 1 " state at the initial " 0 " state while such a decoder input signal combination is maintained (and back to the initial state if this decoder input signal combination changes). State, the latch enable signal is supplied to the lower address generator 731, and the output 714 is From the initial "1" state to the "0" state, the data transfer unit 72 is enabled, and in the data transfer unit 72 (the direction signal through its direction signal terminal DIR is "1" state). The transmitted address data signal, that is, the lower address of the memory 74 is transmitted to the generator 73. Accordingly, the lower address of the memory 74 through the data transmission unit 72 is changed by the output signal 711 generated by the decoder 71 (the above-described decoder input signal combination is changed so that the output 711 is initially set to "0". Is latched by the lower address generating portion 731 of the address generating portion 73. "
그다음, 중앙처리장치(20에 의해 시스템 버스(1)의 어드레스 라인(A0∼A19)을 통해 어드레스 발생부(73)의 중위 어드레스 발생부(732)를 지정하는 어드레스 신호가 디코더(71)에 제공되고, 제어라인(MEMR)을 통한 신호가 "1"상태로 디코더(71)의 제어입력단자(MEMR) 및 데이타 전송부(72)의 방향신호단자(DIR)에 제공되고 제어라인(MEMW)을 통한 신호가"0"상태로 디코더(71)의 제어입력단자(MEMW)에 제공되며, 또한 데이타 라인(D0∼D7)을 통해 메모리(74)의 중위 어드레스를 나타내는 데이타가 데이타 전송부(72)에 전달되면, 디코더(71)에서는 이러한 디코더 입력 신호 조합이 유지되는 동안 출력(712)이 초기의 "0"상태에서"1"상태로되어, 중위 어드레스 발생부(732)에 래치 인에이블 신호를 제공하고 출력(714)의 초기의 "1"상태에서 "0"상태로되어, 중위 어드레스 발생부(72)를 인에이블 시키며, 또한 데이타 전송부(72)에서는 (그의 방향신호단자(DIR)를 통한 방향신호가 "1"의 상태이므로)상기 전달된 어드레스 데이타 신호 즉, 메모리(74)의 중위 어드레스는 디코더(71)에서 발생한 출력신호(712)에 의해 어드레스 발생부(73)의 중위 어드레스 발생부(732)에 래치된다.Next, an address signal for designating the intermediate address generator 732 of the address generator 73 through the address lines A0 to A19 of the system bus 1 by the central processing unit 20 is the decoder 71. And a signal through the control line MEMR are supplied to the control input terminal MEMR of the decoder 71 and the direction signal terminal DIR of the data transmission unit 72 in a state of " 1 " ) Is supplied to the control input terminal (MEMW) of the decoder 71 in the state " 0 ", and data representing the median address of the memory 74 is transferred via the data lines D0 to D7 . When passed to the unit 72, the decoder 71 outputs from the initial " 0 " state to " 1 " state while the decoder 71 maintains such a decoder input signal combination, and latches the intermediate address generator 732. Providing an enable signal and moving from the initial " 1 " state of the output 714 to the " 0 " state, thereby causing the intermediate address generator 72 to In addition, the data transfer unit 72 is configured to transmit the address data signal, i.e., the median address of the memory 74, since the direction signal through its direction signal terminal DIR is " 1 " By the output signal 712 generated at 71, it is latched to the median address generator 732 of the address generator 73.
그 다음, 중앙처리장치(2)에 의해 시스템 버스(1)의 어드레스 라인(0A ∼A19)을 통해 어드레스 발생부(73)의 상위 어드레스 발생부(733)를 지정하는 어드레스 신호가 디코더(71)에 제공되고, 제어라인(MEMR)을 통한 신호가 "1"상태로 디코더(71)의 제어입력단자(MEMR) 및 데이타 전송부(72)의 방향신호단자(DIR)에 제공되고, 제어라인(MEMW)을 통한 신호가 "0"상태로 디코더(71)의 제어입력단자(MEMW)에 제공되며, 또한 데이타 라인(D0∼D7)을 통해 메모리(74)의 최상위 어드레스 비트와 (본 실시예에서는 반드시 "0"이어야 하는)반전형 칩 선택 신호를 나타내는 두 비트의 데이타(나머지 여섯 비트는 본 실시예에서는 무관(don′t care) 비트임)가 데이타 전송부(72)에 전달되면, 디코더(71)에서는 이러한 디코더 입력 시노 조합이 유지되는 동안 출력(713)의 초기의 "0" 상태에서 "1"상태로 되어 상위 어드레스 발생부(733)에 래치 인에이블 신호를 제공하고 출력(714)의 초기의 "1"상태에서"0"상태로 되어 데이타 전송부(72)를 인에이블시키며, 또한 데이타 전송부(72)에서는 (그의 방향신호단자(DIR)를 통한 방향신호가 "1"의 상태이므로) 상기 전달된 테이타 신호 즉, 메모리(74)의 최상위 어드레스 비트 및 반전형 칩 선택 신호는 어드레스 발생부(73)로 전달된다. 이에 따라, 데이타 전송부(72)를 통한 메모리(74)의 최상위 어드레스 비트 및 반전형 칩 선택 신호는 디코더(71)에서 발생한 출력 신호(713)에 의해 어드레스 발생부(73)의 상위 어드레스 발생부(733)에 래치되어 각기 메모리(74)의 최상위 어드레스 비트 단자(A)와 반전형 칩 선택 단자에 입력된다.Then, the central processing unit 2 designates an address signal that designates the upper address generating unit 733 of the address generating unit 73 via the address lines0 A to A19 of the system bus 1. 71 is provided to the control input terminal MEMR of the decoder 71 and the direction signal terminal DIR of the data transmission unit 72 in the state of " 1 " The signal through the line MEMW is supplied to the control input terminal MEMW of the decoder 71 in the state " 0 ", and also through the data lines D0 to D7 and the most significant address bit of the memory 74; In this embodiment, two bits of data (the remaining six bits are don't care bits in this embodiment) representing the inverted chip select signal, which must be "0", are transferred to the data transfer unit 72. In the decoder 71, the " 1 " in the initial " 0 " state of the output 713 while the decoder input signal combination is maintained. &Quot; state to provide a latch enable signal to the upper address generator 733, and from the initial " 1 " state of the output 714 to the " 0 " state to enable the data transfer unit 72, In the transmission unit 72 (since the direction signal through its direction signal terminal DIR is "1" state), the transmitted data signal, that is, the most significant address bit of the memory 74 and the inverted chip select signal, generate an address. It is passed to the unit 73. Accordingly, the most significant address bit of the memory 74 and the inverted chip select signal of the memory 74 through the data transfer unit 72 are generated by the output signal 713 generated by the decoder 71 and the higher address generator of the address generator 73. Latched to 733, respectively, the most significant address bit terminal A and inverting chip select terminal of memory 74, respectively. Is entered.
따라서, 본 발명의 메모리 보드(7)내의 메모리(74)는, 컴퓨터 시스템의 중앙처리장치(2)가 메모리(74)에 대한 실제의 판독 혹은 기록 사이클에 앞서 3개의 순차적인 기록 사이클을 통해 메모리(74)내의 소정 어드레스 및 반전형 칩 선택신호를 시스템 버스(1)의 데이타 라인(D0∼D7)을 통해 제공하면, 본 발명의 메모리보드(7)내의 디코더(71), 데이타 전송부(72), 어드레스 발생부(73)의 동작에 의해 상기 소정 어드레스 및 반전형 칩 선택신호가 발생되어 메모리(74)의 어드레스 단자(A0∼A16)와 반전형 칩 선책 단자에 제공된다.Thus, the memory 74 in the memory board 7 of the present invention uses the memory 74 through three sequential write cycles before the central processing unit 2 of the computer system actually reads or writes the memory 74. When the predetermined address and the inverted chip select signal in the 74 are provided through the data lines D0 to D7 of the system bus 1, the decoder 71 and the data transfer unit in the memory board 7 of the present invention. 72, the predetermined address and the inverted chip select signal are generated by the operation of the address generator 73 so that the address terminals A0 to A16 and the inverted chip predetermine terminal of the memory 74 are generated. Is provided.
따라서, 중앙처리장치(2)는, 후속하는 메모리(74)에 대한 실제의 판독 혹은 기록 사이클에서, 사전결정된 어드레스 신호를 시스템 버스(2)의 어드레스 라인(A0∼A19)을 통해 디코더(71)에 제공하여 데이타 전송부(2)를 인에이블 시키고, 판독 혹은 기록 제어신호를 제어라인(MEMR, MEMW)을 통해 데이타 전송부(72) 및 메모리(74)에 제공하므로써, 메모리(74)내에서 소정 어드레스를 갖는 바이트의 내용을 판독하거나, 상기 소정 어드레스를 갖는 바이트에 데이타를 기록할 수 있다.Therefore, the central processing unit 2 transmits the predetermined address signal through the address line A0 -A19 of the system bus 2 in the actual read or write cycle to the subsequent memory 74. 71 to enable the data transfer unit 2, and provide a read or write control signal to the data transfer unit 72 and the memory 74 via the control lines MEMR and MEMW, thereby providing a memory 74. The contents of a byte having a predetermined address can be read, or data can be written to the byte having the predetermined address.
결론적으로, 본 발명의 제 1 실시예에 의하면 4바이트의 사용되지 않는 가족 메모리 어드레스 영역을 어드레스 발생부(73)의 하위 어드레스 발생부(731), 중위 어드레스 발생부(732), 상위 어드에스 발생부(733) 및 후속하는 메모리(74)에 대한 실제의 판독 혹은 기록 사이클의 특정 어드레스에 할당하여, 기존 컴퓨터 시스템의 시스템 버스(1)의 어드레스 라인(A0∼A16)비트 수에 제약을 받지 않고 메모리 용량을 새로이 128K 바이트 만큼 확장할 수 있다.In conclusion, according to the first embodiment of the present invention, the four-byte unused family memory address area is generated by the lower address generator 731, the middle address generator 732, and the upper address generation of the address generator 73. By assigning to a specific address of the actual read or write cycles for the section 733 and subsequent memory 74, a restriction is placed on the number of bits of address lines A0 to A16 of the system bus 1 of the existing computer system. It can extend the memory capacity to 128K bytes newly without receiving.
이제 제 2 도를 살펴보면, 본 발명의 메모리 보드의 다른 실시예가 도시되어 있다. 이 실시예는 제 1 도의 메모리 보드(7)에 EEPROM(Electrically Erasable Programmable Read Only Memory)(76)을 부가한 구성이다. EEPROM(76)은 주지하는 바와 같이 전원 오프시 배터리 백업 없이도 저장된 내용이 소멸되지 않으므로, 이러한 EEPROM(76)이 부가된 구성에 의하면 제어용 프로그램 및 일반 데이타는 메모리(74), 즉, 정적 임의접근 메모리에 저장하고, 보다 중요하여 정전시 소멸될 가능성이 전혀 없도록 할 필요가 있는 데이타는 이러한 EEPROM(76)에 저장할 수 있는 장점이 있다.Referring now to FIG. 2, another embodiment of a memory board of the present invention is shown. In this embodiment, the EEPROM (Electrically Erasable Programmable Read Only Memory) 76 is added to the memory board 7 of FIG. Since the EEPROM 76 does not lose its stored contents even without a battery backup when the power is turned off as is known, according to the configuration in which the EEPROM 76 is added, the control program and the general data are stored in the memory 74, that is, the static random access memory. The data that needs to be stored in the EEPROM 76 and stored in the EEPROM 76 may be stored in the EEPROM 76.
도시된 바와같이, EEPROM(76)은 본 실시예에서 2K 바이트 크기를 갖는 것으로 예시되었으며, 시스템버스(1)의 어드레스 라인(A0∼A19)중 하위 어드레스 라인(A0∼A10)이 EEPROM(76)의 어드레스 입력단자(A0∼A10)에 입력되고, 데이타 전송부(72)로 부터의 데이타 라인(D0∼D7)이 EEPROM(76)의 데이타 입출력 단자(D0∼D7)에 연결되며, 시스템 버스(1)의 제어라인(MEMR, MEMW)이 또한 EEPROM (76)의 반전형 출력인 에이블 단자(OE) 및 반전형 기록 인에이블 단자(WE)에 각기 연결된다. 또한 디코더(71)에는 하나의 출력라인(710)이 부가되어 EEPROM(76)의 반전형 칩 인에이블 단자에 연결되는데, 이에 따라 디코더(71)에서는 상기 EEPROM(76)내의 한 바이트를 지정하는 어드레스가 어드레스 입력 단자(A0∼A19)를 통해 입력되면 상기 어드레스가 유지되는 동안 출력(710)이 초기 "1"에서"0"으로 되어 EEPROM(76)을 인에이블시키고 출력(714)이 초기의 "1"상태에서"0"상태로 변하여 데이타 전송부(72)를 인에이블 시킨다.As shown, the EEPROM 76 is illustrated as having a size of 2K bytes in this embodiment, and the lower address lines A0 to A10 of the address lines A0 to A19 of the system bus 1 The data lines D0 to D7 input from the address input terminals A0 to A10 of the EEPROM 76 are connected to the data input / output terminals D0 to D7 of the EEPROM 76. D7 ) and the control lines MEMR and MEMW of the system bus 1 are also connected to the enable terminal OE and the inverting write enable terminal WE which are inverted outputs of the EEPROM 76, respectively. . In addition, an output line 710 is added to the decoder 71 so that the inverted chip enable terminal of the EEPROM 76 is provided. In the decoder 71, when an address specifying one byte in the EEPROM 76 is input through an address input terminal A0 to A19 , the output 710 is initially initialized while the address is maintained. &Quot; 1 " to " 0 " to enable EEPROM 76 and output 714 to change from the initial " 1 " state to " 0 " state to enable data transfer 72.
이와같은 구성하에, 컴퓨터 시스템의 중앙처리장치(2)와 EEPROM(76)간의 판독 혹은 기록 동작은 통상의 메모리의 판독 혹은 기록과 유사하게 이루어지는데 이를 간략히 설명하면, 중앙처리장치(2)는 EEPROM(76)내의 소정 어드레스를 갖는 바이트에 대해 판독 혹은 기록동작을 수행하기 위하여 시스템 버스(1)의 어드레스 라인(A0∼A19)을 통해 어드레스를 지정한다. 어드레스 라인(A0∼A10)중 하위 어드레스 라인(A0∼A10)은 EEPROM(76)의 어드레스 입력 단자(A0∼A10)에 직접 인가되며, 상위 어드레스(A11∼A19)는 디코더(71)에 의해 사용된다. 디코더(71)에서는 상기 지정된 어드레스가 EEPROM(76)내의 바이트에 대한 어드레스 인지가 결정되고, EEPROM (76)내의 바이트에 대한 어드레스일 경우, 상기 지정된 어드레스가 유지되는 동안 출력(710)이 초기의 "1"에서"0"으로 되어 EEPROM(76)을 인에이블 시키며, 출력(714)이 초기의 "1"상태에서"0"상태로 되어 데이타 전송부(72)를 인에이블 시킨다.Under such a configuration, the read or write operation between the central processing unit 2 and the EEPROM 76 of the computer system is similar to the reading or writing of a conventional memory. In brief, the central processing unit 2 is an EEPROM. Addresses are designated via the address lines A0 to A19 of the system bus 1 to perform a read or write operation on the byte having a predetermined address in 76. The lower address lines of the address lines(A 0 ~A 10) (A 0 ~A 10) is applied directly to the address input terminals (A0 ~A10) of the EEPROM (76) is, the upper address (A11 ~A19) Is used by the decoder 71. In the decoder 71, it is determined whether the designated address is an address for a byte in the EEPROM 76, and if the address is for an byte in the EEPROM 76, the output 710 is initially initialized while the designated address is maintained. 1 "to" 0 "enables the EEPROM 76, and the output 714 goes from the initial" 1 "state to the" 0 "state to enable the data transfer unit 72.
결국, 중앙처리장치(2)가 EEPROM(76)내의 바이트에대한 어드레스를 지정하여 메모리 판독 혹은 기록 사이클을 개시하면 EEPROM(76)의 어드레스 입력단자(A0∼A10)에 입력되는 어드레스를 갖는 EEPROM(76)내의 바이트는 제어라인(MEMR, MEMW)으로부터 입력되는 반전형 출력 인에이블, 반전형 기록 인에이블단자의 신호에 따라 판독 혹은 기록된다.As a result, when the CPU 2 designates an address for a byte in the EEPROM 76 and starts a memory read or write cycle, the CPU 2 has an address input to the address input terminals A0 to A10 of the EEPROM 76. Bytes in EEPROM 76 are inverted output enable input from control lines (MEMR, MEMW). , Reverse recording enable Read or write according to the signal of the terminal.
결론적으로 본 발명의 제 2 실시예에 의하면 4 바이트의 사용되지 않은 기존 메모리 어드레스 영역을 어드레스 발생부(73)의 하위 어드레스 발생부(731), 중위 어드레스 발생부(732), 상위 어드레스 발생부(733) 및 후속하는 메모리(74)에 대한 실제의 판독 혹은 기록 사이클의 특정 어드레스에 할당하고 2K 바이트의 사용되지 않는 기존 메모리 어드레스 영역을 EEPROM(76)에 할당하여 메모리 용량을 새로이 2K+128K 바이트 만큼 확장할 수 있으므로, 기존 메모리의 사용에 큰 영향을 주지 않을 정도의 기존 메모리 어드레스 영역의 할당을 통해, 제어용 프로그램 및 데이타가 저장될 수 있는 확장된 메모리 용량의 확보가 가능함을 알 수 있다.In conclusion, according to the second exemplary embodiment of the present invention, the unused existing memory address area of 4 bytes is stored in the lower address generator 731, the intermediate address generator 732, and the upper address generator (of the address generator 73). 733) and subsequent addressing of memory 74 to a specific address of the actual read or write cycle, and 2K bytes of unused existing memory address area to EEPROM 76 to newly allocate memory capacity by 2K + 128K bytes. Since it can be extended, it can be seen that by allocating an existing memory address area that does not significantly affect the use of the existing memory, it is possible to secure an extended memory capacity in which a control program and data can be stored.
본 실시예들의 메모리 보드에 의하면 기존 메모리에서 사용되지 않는 적은 양의 어드레스 영역의 할당을 통해 각각 128K 바이트, 2K+128K 바이트의 메모리가 확장되는 것으로 예시되었으나, 보다 애용량의 메모리 용량도 확보 가능하다. 예를들면, 제 1 실시예의 경우, 메모리(74)의 어드레스 입력단자가 A0∼A16까지의 범위이고, 이에 따라, 어드레스 발생부(73)의 상위 어드레스 발생부(733)는 두 개의 데이타 타인(D0∼D1)만을 이용하였으나, 보다 큰 용량을 갖는 메모리, 즉, 메모리 어드레스 단자가 A0∼A16까지의 17비트보다 큰 비트수를 갖을 때라도, 어드레스 발생부(73)의 상위 어드레스 발생부(733)가 이용되지 않았던 나머지 데이타 라인(D2∼D7)을 이용한다면, 이러한 대용량의 메모리도 수용할 수 있다.According to the memory boards of the present embodiments, 128K bytes and 2K + 128K bytes of memory are expanded by allocating a small amount of address areas that are not used in the conventional memory, but memory capacity of more capacity can be secured. . For example, in the case of the first embodiment, the address input terminal of the memory 74 is in the range of A0 to A16 , and accordingly, the upper address generator 733 of the address generator 73 has two data sets. Although only the tines D0 to D1 are used, even when the memory having a larger capacity, that is, the memory address terminal has the number of bits larger than 17 bits from A0 to A16 , the upper part of the address generator 73 If the address generator 733 uses the remaining data lines D2 to D7 that have not been used, such a large memory can also be accommodated.
그러므로, 상기에 그 원리가 설명된 본 발명의 메모리 보드에 의하면, 기존 컴퓨터의 하드웨어 구성을 변경함이 없이 또한 기존 컴퓨터의 하드웨어 구성에 따른 제약을 받지 않고 메모리 용량을 확장하여 제어용 프로그램 및 데이타를 저장할 수 있으며, 이에 따라 제어용 프로그램 및 데이타가 보조 메모리에 기억되는 경우에 비해, 보다 신속한 엑세스 시간이 제공되며, 보다 신뢰성 있는 제어프로그램의 실행이 가능하다.Therefore, according to the memory board of the present invention, the principle described above, it is possible to store the control program and data by expanding the memory capacity without changing the hardware configuration of the existing computer and without being limited by the hardware configuration of the existing computer. As a result, a faster access time is provided and a more reliable control program can be executed than when the control program and data are stored in the auxiliary memory.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930018033AKR960004257B1 (en) | 1993-09-08 | 1993-09-08 | Memory board for control program and data storage |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930018033AKR960004257B1 (en) | 1993-09-08 | 1993-09-08 | Memory board for control program and data storage |
| Publication Number | Publication Date |
|---|---|
| KR950009443A KR950009443A (en) | 1995-04-24 |
| KR960004257B1true KR960004257B1 (en) | 1996-03-28 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930018033AExpired - Fee RelatedKR960004257B1 (en) | 1993-09-08 | 1993-09-08 | Memory board for control program and data storage |
| Country | Link |
|---|---|
| KR (1) | KR960004257B1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014088600A (en)* | 2012-10-31 | 2014-05-15 | C Uyemura & Co Ltd | Surface treating device |
| KR102351657B1 (en)* | 2020-07-02 | 2022-01-14 | 허기복 | Rapid cooling device of zinc plated steel plates |
| Publication number | Publication date |
|---|---|
| KR950009443A (en) | 1995-04-24 |
| Publication | Publication Date | Title |
|---|---|---|
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| JP2788765B2 (en) | Semiconductor storage device |
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| R17-X000 | Change to representative recorded | St.27 status event code:A-3-3-R10-R17-oth-X000 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 | |
| G160 | Decision to publish patent application | ||
| PG1605 | Publication of application before grant of patent | St.27 status event code:A-2-2-Q10-Q13-nap-PG1605 | |
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration | St.27 status event code:A-1-2-D10-D22-exm-PE0701 | |
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment | St.27 status event code:A-2-4-F10-F11-exm-PR0701 | |
| PR1002 | Payment of registration fee | St.27 status event code:A-2-2-U10-U11-oth-PR1002 Fee payment year number:1 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee | St.27 status event code:A-4-4-U10-U13-oth-PC1903 Not in force date:19990329 Payment event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE | |
| PC1903 | Unpaid annual fee | St.27 status event code:N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date:19990329 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 |