제1도는 본 발명에 따른 a-Si 박막트랜지스터의 제작과정을 도시한 공정 흐름도.1 is a process flow diagram illustrating a fabrication process of an a-Si thin film transistor according to the present invention.
제2도는 제1도 방법에 따라 제작된 a-Si 박막트랜지스터의 단면도이다.2 is a cross-sectional view of an a-Si thin film transistor manufactured according to the method of FIG. 1.
본 발명은 비정질 실리콘 박막트랜지스터의 어닐링 방법에 관한 것으로서, 특히 액정 표시소자의 스위칭 소자로 사용되는 박막트랜지스터의 제조공정에 있어서 다량의 기판을 일괄처리 할 수 있는 트랜지스터의 어닐링 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an annealing method of an amorphous silicon thin film transistor, and more particularly to an annealing method of a transistor capable of collectively processing a large amount of substrates in a manufacturing process of a thin film transistor used as a switching element of a liquid crystal display device.
a-Si(amorphous silicon) 박막트랜지스터는 평판 액정표시기, 이미지 센서, 복사기, 프린터, 그리고 스캐너 등의 대면적 직접회로에 적용되고 있다.Amorphous silicon (a-Si) thin film transistors are applied to large area integrated circuits such as flat panel liquid crystal displays, image sensors, copiers, printers, and scanners.
근래에는 고품위(TVhigh definition TV) 등의 새로운 첨단 영상기기가 개발됨에 따라 이에 대응한 평판 표시기에 대한 요구가 대두되고 있다. 액정 표시소자는 평판 표시기의 대표적인 기술로서, 크개 능동형(active type)과 수동형(passive type)의 두가지 형태로 나누어지는데 능동형 소자는 각 화소 하나 하나를 박막트랜지스터와 같은 능동소자가 제어하게 되어 있어 속도, 시야각, 그리고 대조비(contrast ratio)에 있어서 수동형 액정 표시소자보다 훨씬 뛰어나 100만 화소 이상의 해상도를 필요로 하는 HDTV에 가장 적합한 표시기로 나타나고 있다.Recently, with the development of new high-tech imaging devices such as TV high definition TV, there is a demand for a flat panel display. Liquid crystal display is a representative technology of flat panel display, and is divided into two types of active type (active type) and passive type (passive type). Each type of active element is controlled by an active element such as a thin film transistor. In terms of viewing angle and contrast ratio, it is far superior to a passive liquid crystal display device, and has been shown as the most suitable indicator for HDTV requiring a resolution of 1 million pixels or more.
액정 표시소자에 a-Si 박막트랜지스터를 사용하는 주된 이유는 400℃ 이하의 저온에서 공정이 가능하고 소자 특성의 안정성이 우수하며, 대면적의 유리기판에 손쉽게 직접화가 이루어질 수 있기 때문이다.The main reason for using a-Si thin film transistors in liquid crystal display devices is that they can be processed at low temperatures below 400 ° C, have excellent stability of device characteristics, and can be easily directly fabricated on large-area glass substrates.
상술한 저온공정의 잇점으로 인하여 a-Si 박막트랜지스터의 제조방법에는 역시 저온공정이 가능한 PECVD(plasma enhanced CVD)기술이 널리 이용되고 있다. 이 기술은 실란(SiH4) 등의 반응가스들을 비교적 낮은 온도에서 글로우 방전에 의해 분해시켜 비정질 실리콘계 막을 증착시키는 것으로서 대면적의 기판 위에 낮은 비용으로 박막을 만들 수 있기 때문에 a-Si 박막트랜지스터 제조기술에 널리 이용되고 있다.Due to the advantages of the low temperature process described above, the plasma enhanced CVD (PECVD) technology, which is also capable of low temperature process, is widely used in the method of manufacturing a-Si thin film transistor. This technology decomposes reactive gases such as silane (SiH4 ) by glow discharge at a relatively low temperature to deposit an amorphous silicon-based film, so that a thin film can be made on a large-area substrate at low cost. It is widely used in.
또한, 제작된 박막트랜지스터의 특성 안정화를 위해 수행하는 어닐링 공정 역시 상술한 증착기 내에서 이루어지고 있다.In addition, the annealing process performed to stabilize the characteristics of the manufactured thin film transistor is also performed in the above-described deposition apparatus.
예를 들어 a-Si 박막트랜지스터의 어닐링 공정은 통상적으로 수소분위기에서 실시되어지며, 그 조건은 250℃, 100sccm, 10-1Torr에서 30분간 PECVD 장치에서 실시해 오고 있다.For example, the annealing process of an a-Si thin film transistor is usually carried out in a hydrogen atmosphere, and the conditions have been performed in a PECVD apparatus for 30 minutes at 250 ° C., 100 sccm, and 10−1 Torr.
a-Si 박막트랜지스터의 제작에 사용되고 있는 상술한 어닐링 공정의 문제점 중 하나는, 생산성의 저하에 있다. 즉, 어닐링 공정이 이루어지고 있는 상술한 2채널 PECVD 장치는 어닐링 뿐만 아니라 보호막 증착공정까지 겸하고 있기 때문에, 다량의 기판 제조시 병목현상을 일으키게 된다. 또한 어닐링 공정을 수행하기 위해서는 소정의 진공이 필요하기 때문에 정체현상은 더욱 가중된다.One of the problems of the annealing process described above used in the production of a-Si thin film transistors is a decrease in productivity. That is, the above-described two-channel PECVD apparatus in which the annealing process is performed also serves as a protective film deposition process as well as annealing, thus causing bottlenecks in the production of a large amount of substrates. In addition, since a certain vacuum is required to perform the annealing process, stagnation is further increased.
더구나. 상술한 PECVD 방법은 모든 반응가스가 증착실 내에서 플라즈마 활성화되거나 분해되어 이온화된 라디칼 등을 형성하는 결과, 시료는 이러한 것들에 의해 표면손상을 받거나 결함이 증가되어 소자의 특성을 저하시킨다.Moreover. In the above-described PECVD method, all reaction gases are plasma-activated or decomposed in the deposition chamber to form ionized radicals and the like, and thus, the samples are subjected to surface damage or increase in defects, thereby degrading the characteristics of the device.
따라서, 이러한 문제점을 해결할 수 있는 신규의 어닐링 방법을 개발한다면, 그것은 고효율, 고신뢰도의 박막트랜지스터를 제조하는데에 뿐만 아니라 생산성을 개선하여 코스트를 절감하는 데에도 극히 유용할 것이다.Therefore, if a new annealing method is developed that can solve this problem, it will be extremely useful not only to manufacture high efficiency, high reliability thin film transistors, but also to improve productivity and reduce costs.
본 발명의 목적은 다량의 기판을 동시에 처리할 수 있을 뿐만 아니라 특성의 개선은 물론 용이한 공정까지 겸비한 a-Si 박막트랜지스터의 어닐링 방법을 제공하는데에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an annealing method of an a-Si thin film transistor which not only can process a large amount of substrates at the same time, but also improves properties as well as an easy process.
본 발명자는 a-Si 박막트랜지스터의 제작에 있어서 상술한 바와같은 어닐링 방법의 문제점을 감안하고 또한, 현재의 어닐링 공정이 기초실험을 통한 최적공정이 아니므로 어닐링 방법의 개량에 관한 집중적인 연구를 행한 결과, 상기한 수소분위기 어닐링보다도 개선된 효과를 보이며 일괄처리(batch process)에 의해 다량의 기판을 동시에 처리가능한 베이크 오븐(bake oven) 어니링 방법을 발견하였다.In view of the above problems of the annealing method in the fabrication of a-Si thin film transistor, the present inventors have made intensive studies on the improvement of the annealing method because the current annealing process is not an optimal process through basic experiments. As a result, there has been found a bake oven annealing method which has an improved effect than the above-described hydrogen atmosphere annealing and can simultaneously process a large amount of substrates by a batch process.
본 발명에 의한 a-Si 박막트랜지스터의 베이크 오븐 어닐링 방법은 대기상태라 할 수 있는 상압의 공기(air) 분위기에서 열처리하는 것에 특징이 있다.The baking oven annealing method of the a-Si thin film transistor according to the present invention is characterized by heat treatment in an atmospheric air atmosphere, which can be said to be an atmospheric state.
본 발명의 방법에 효과적으로 사용되는 어닐링 조건은 150℃~275℃ 사이에서 10분~12시간까지 실시할 수 있다.Annealing conditions effectively used in the method of the present invention can be carried out between 150 ° C and 275 ° C for 10 minutes to 12 hours.
어닐링 시간은 특별히 정해져 있는 것이 아니며 어닐링이 행해지는 장소에 따라 다르기는 하지만, 베이크 오븐의 특성 및 기판의 활성화를 감안해서 10분에서 12시간으로 하는 것이 바람직하다.Although annealing time is not specifically determined and it changes with the place where annealing is performed, it is preferable to set it as 10 minutes to 12 hours in consideration of the characteristic of a baking oven and activation of a board | substrate.
또한, 어닐링 온도가 150℃이하일 때는 열처리에 의한 효과가 없어질 수 있으며, 어닐링 온도가 275℃ 이상일 때는 수소화된 비정질 실리콘(a-Si : H)의 증착온도가 275℃이므로, 상술한 온도 이상으로 열처리를 하게 되면 a-Si : H에 있는 수소가 빠져나가 소자의 특성이 오히려 나빠질 수 있다.In addition, when the annealing temperature is 150 ℃ or less may be no effect by the heat treatment, when the annealing temperature is 275 ℃ or more because the deposition temperature of hydrogenated amorphous silicon (a-Si: H) is 275 ℃, above the above temperature When heat treatment is carried out, hydrogen in a-Si: H can escape, which can deteriorate the device's characteristics.
본 발명의 어닐링 방법에 의해 실시되는 어니링 공정은 현재 실시되고 있는 수소분위기 어닐링시 요구되는 조건들, 예컨데 소정의 진공도, 수소 플라즈마 처리를 하기 위한 장비, 그리고 상기 장비에 의해 제한되는 협소한 공간 및 이에 따라 생산성의 저하를 야기시키는 정체현상 등에 구애없이 상압의 공기 분위기 즉, 장소에 구애받지 않고 소정의 온도를 가해줄 수 있는 곳이면 어디에서든지 어닐링을 실시할 수 있다. 따라서, 트랜지스터의 제조공정이 완료된 상태에서 뿐만 아니라 트랜지스터의 특성이 저하되지 않는 범위내에서 여러번 다양하게 어닐링을 실시할 수 있다. 물론 상술한 수소분위기 어닐링 방법과 병행하여 실시할 수도 있다.The annealing process carried out by the annealing method of the present invention is carried out in the conditions required for annealing hydrogen atmospheres currently being carried out, such as a predetermined degree of vacuum, equipment for performing hydrogen plasma treatment, and a narrow space limited by the equipment. As a result, annealing can be performed wherever a predetermined temperature can be applied irrespective of a stagnant phenomenon causing a decrease in productivity, i. Therefore, various annealing can be performed not only in the state where the transistor manufacturing process is completed but also in the range in which the characteristics of the transistor are not deteriorated. Of course, it can also be performed in parallel with the above-mentioned hydrogen atmosphere annealing method.
이하 상세히 설명할 a-Si 박막트랜지스터의 제작에 있어서, 본 발명에 의한 어닐링 방법은 기존의 어닐링 공정순서인 트랜지스터 제작 후에서 뿐만 아니라 보호막 증착전에, 그리고 보호막 증착후에도 어닐링을 실시할 수 있다.In the fabrication of an a-Si thin film transistor, which will be described in detail below, the annealing method according to the present invention can be annealed not only after the transistor fabrication, which is a conventional annealing process sequence, but also before the protective film deposition, and after the protective film deposition.
실시예 1에서는 기존의 어닐링 방법으로 제작완료된 트랜지스터와 이를 본 발명의 방법에 의해 한번 더 어닐링을 실시한 경우 나타나는 트랜지스터의 특성변화를 비교 설명한다.In Example 1, the transistors manufactured by the conventional annealing method and the characteristics change of the transistors when the annealing is performed once again by the method of the present invention will be described.
실시예 2에서는 기존의 어닐링 방법과 본 발명의 방법에 의한 어닐링을 소자제작의 최종공정에 적용한 경우 나타나는 특성변화를 비교 설명한다.In Example 2, the characteristics change when the annealing according to the method of the present invention and the existing annealing method are applied to the final process of device fabrication are compared.
그리고 실시예 3에서는 본 발명의 방법에 의한 어닐링을 보호막 증착전에 실시한 경우에 나타나는 특성변화를 설명한다.And Example 3 describes the characteristic change which appears when annealing by the method of this invention is performed before protective film deposition.
또한, 실시예 4에서는 본 발명의 방법에 의한 어닐링을 보호막 증착전과 보호막 증착후에 실시한 경우에 나타나는 특성 변화를 설명한다.In addition, in Example 4, the characteristic change which appears when the annealing by the method of this invention is performed before protective film deposition and after protective film deposition is demonstrated.
이하, 첨부된 도면을 참조하여 본 발명의 대표적인 실시예에 관하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
[실시예 1]Example 1
제1도는 본 발명의 a-Si 막막트랜지스터의 제작과정을 도시하는 공정흐름도이도, 제2도는 제1도 방법에 따라 제작한 a-Si 박막트랜지스터의 단면도이다.1 is a process flow diagram showing the fabrication process of an a-Si film transistor of the present invention, and FIG. 2 is a cross-sectional view of an a-Si thin film transistor fabricated according to the method of FIG.
사용된 기판으로는 300㎜×300㎜크기의 코닝 7059 유리를 사용하였다. 먼저 기판(2) 세정 후, 알루미늄을 3000Å 증착하고 패터닝하여 게이트 전극(4)을 만들었다.As a substrate, Corning 7059 glass having a size of 300 mm x 300 mm was used. First, after cleaning the substrate 2, aluminum was deposited by 3000 Å and patterned to form a gate electrode 4.
다음 공정으로 PECVD법으로 SiNX의 절연막(6), a-Si의 반도체층(8), n+a-Si의 오믹층(10)을 각각 3000Å, 2000Å, 500Å의 두께로 하나의 침버내에서 연속 증착을 한다. 상기한 SiNX막(6)의 증착온도는 350℃, 유량은 SiH4/NH3/H2/N2를 42/500/500/1500(sccm), 압력은 90파스칼이었다. 상기한 a-Si막(8)은 275℃, 유량은 SiH4/H2를 60/500(sccm), 압력은 100파스칼이었으며, n+a-Si막(10)은 275℃, 유량은 SiH4/H2/PH3(1%)를 200/600/200(sccm), 압력은 110파스칼 이었다.In the next step, PECVD method is used to insulate the insulating film 6 of SiNX , the semiconductor layer 8 of a-Si, and the ohmic layer 10 of n+ a-Si in a single chamber with thicknesses of 3000 kPa, 2000 kPa and 500 kPa, respectively. Continuous deposition is performed. The SiNX film 6 had a deposition temperature of 350 占 폚, a flow rate of SiH4 / NH3 / H2 / N2 , 42/500/500/1500 (sccm), and a pressure of 90 Pascals. The a-Si film 8 was 275 ° C., the flow rate was SiH4 / H2 at 60/500 (sccm), the pressure was 100 pascal, and the n+ a-Si film 10 was 275 ° C., and the flow rate was SiH.4 / H2 / PH3 (1%) was 200/600/200 (sccm) and the pressure was 110 Pascals.
이어 인접된 소자와의 분리(isolation)를 위해 상기한 오믹층(10)과 a-Si 반도체층(8)을 반응성 이온 식각법(reactive ion etching)으로 패터닝하여 활성영역을 정의한다.Subsequently, the ohmic layer 10 and the a-Si semiconductor layer 8 are patterned by reactive ion etching to define an active region for isolation from adjacent devices.
다음 공정으로 상기 게이트 전극(4)의 패드(pad)부를 RIE로 노출시킨 후, 2000Å두께의 크롬을 증착하고 패터닝하여 소오스 및 드레인 전극(12)을 만든다. 이때 상기한 박막트랜지스터의 소오스 및 드레인 전극(12) 사이에 즉, 채널부위의 n+a-Si막이 남아 있게 되는데 이를 역시 RIE로 제거한 후, 보호막(14)을 형성한다.In the next step, the pad portion of the gate electrode 4 is exposed by RIE, and then, chromium having a thickness of 2000 m is deposited and patterned to form the source and drain electrodes 12. At this time, an n+ a-Si film, that is, a channel region, remains between the source and drain electrodes 12 of the thin film transistor, which is also removed by RIE, and then a protective film 14 is formed.
다음 공정으로 상기한 수소분위기(1000sccm, 0.8Torr)에서 어닐링을 실시한다. 이때 어니링 조건은 250℃, 30분간 PECVD 장치에서 플라즈마 처리한다. 이어서 본 발명의 방법에 의해 어닐링을 한번 더 실시한다. 이때는 물론 상압의 공기 분위기엔 베이크 오븐에서 어닐링을 실시하되 200℃에서 30분간, 90분간, 그리고 120분간 실시하였다.In the next step, annealing is performed in the above-described hydrogen atmosphere (1000 sccm, 0.8 Torr). In this case, the annealing conditions are plasma treated in a PECVD apparatus at 250 ° C. for 30 minutes. Subsequently, annealing is performed once more by the method of the present invention. At this time, of course, the annealing was carried out in a baking oven in an atmospheric air atmosphere at 30 ℃, 30 minutes, 90 minutes, and 120 minutes.
이상의 제조공정을 통하여 제작된 소자들의 어닐링 효과를 관찰하기 위하여 발명자는 각각의 샘플들에 대해 전기적 특성을 조사하였다.In order to observe the annealing effect of the devices fabricated through the above manufacturing process, the inventors investigated the electrical properties of each sample.
표 1은 기존의 어닐링 방법으로 제작완료된 트랜지스터와 이를 본 발명의 방법에 의해 한번 더 어닐링을 실시한 경우 나타나는 트랜지스터의 특성을 측정하여 요약한 것이다. 각각의 측정치는 샘플 10개의 평균값을 나타낸다.Table 1 summarizes the characteristics of the transistor produced by the conventional annealing method and the transistor appearing when the annealing is performed once again by the method of the present invention. Each measurement represents the average value of ten samples.
종래의 방법으로 수소 플라즈마 처리한 상태의 오프 전류(Loff)값이 Sub pico, 수 pico, 수십 pico인 3종류의 샘플을 사용하여 아래와 같은 어닐링 효과를 얻었다.The annealing effect described below was obtained using three types of samples in which the off current (Loff) value in the state of hydrogen plasma treatment by the conventional method was Sub pico, several pico, and several tens pico.
표 1을 보면, 본 발명의 방법인 베이크 오븐(공기 분위기, 200℃)에서 30분 이상 어닐링을 실시한 샘플의 온 전류(Ion) 및 문턱전압(Vth) 특성은 약간의 향상을 보임과 함께 Ioff값은 상당히 감소함을 알 수 있다.In Table 1, the on current (Ion ) and threshold voltage (Vth ) characteristics of the sample subjected to annealing for 30 minutes or more in a baking oven (air atmosphere, 200 ° C.) of the present invention showed a slight improvement. It can be seen that the Ioff value decreases considerably.
[표 1]TABLE 1
※ 데이타는 10개 TFT의 평균값임.※ Data is average of 10 TFTs.
[실시예 2]Example 2
하기의 방법으로 어닐링을 실시하였다.Annealing was performed by the following method.
소자제작의 최종공정으로 기존의 어닐링 방법과 본 발명의 방법에 의해 어닐링을 각각 실시하되, 제반 어닐링 조건은 실시예 1과 같으나, 어닐링 시간은 30분으로 고정하였다.Annealing was carried out by the conventional annealing method and the method of the present invention as a final process of device fabrication, but the general annealing conditions were the same as in Example 1, but the annealing time was fixed to 30 minutes.
표 2는 본 발명의 방법 및 기존의 방법에 의해 어닐링된 a-Si 트랜지스터의 전기적 특성을 측정한 결과를 요약한 것이다. 하기 표의 sub는 0.2pA 이하의 극소량의 전류를 가르킨다. 이는 측정장비가 감지할 수 있는 최소치의 전류량이 0.2pA이기 때문이다.Table 2 summarizes the results of measuring the electrical properties of the a-Si transistor annealed by the method of the present invention and the conventional method. Sub in the following table indicates a very small amount of current of 0.2 pA or less. This is because the minimum amount of current that the measuring instrument can detect is 0.2pA.
표 2를 보면, 대체적으로 Ioff값이 1pA 이하로 떨어지는 효과는 기존공정의 수소분위기 어닐링 방법보다 우수하며, Ion, Vth은 두가지 방법상에 큰 유의차가 없는 것으로 나타났다. 즉, 본 발명의 어닐링 효과는 기존의 어닐링 공정보다 우수함을 나타내며, 특히 Ioff특성은 매우 향상됨을 알 수 있다.As shown in Table 2, the effect that the Ioff value falls below 1 pA is superior to the hydrogen atmosphere annealing method of the conventional process, and Ion and Vth have no significant difference between the two methods. That is, the annealing effect of the present invention indicates that it is superior to the conventional annealing process, in particular, it can be seen that the Ioff characteristic is very improved.
[표 2]TABLE 2
[실시예 3]Example 3
실시예 3에서는 제2도에서의 보호막(14) 증착전, 다시말해 n+a-Si층 에칭후에 어닐링을 실시한 경우 나타나는 어닐링 효과를 조사한 것이다.In Example 3, the annealing effect which occurs when annealing is performed before the deposition of the protective film 14 in FIG. 2, that is, after the n+ a-Si layer etching is investigated.
n+a-Si 에칭후에 트랜지스터의 특성을 조사해 보면 하기의 표 3과 같이 Ioff는 수백 pA에서 수 nA까지 상당히 큰 값을 나타내고 있으며, 그 특성값들의 변화폭도 상당히 크다. 그 이유는 상기 n+a-Si에칭시 발생되는 RIE손상에 기인하는데 일반적으로 장시간 대기중에서 보관하면 자연적으로 어닐링되어 수 pA까지는 Ioff특성이 회복되고 있다. 그러나, 회복되는 특성은 기판마다 양상이 다르며 장시간 정체에서도 회복이 느려, 수백 pA를 유지하는 샘플도 있다.Investigation of the characteristics of the transistor after n+ a-Si etching shows that Ioff has a large value from several hundred pA to several nA as shown in Table 3 below. The reason is due to the RIE damage generated during the n+ a-Si etching. In general, when stored in the air for a long time, it is naturally annealed, and the Ioff characteristic is restored up to several pA. However, the recovery characteristics vary from substrate to substrate, and recovery is slow even in stagnation for a long time, and some samples maintain several hundred pA.
[표 3]TABLE 3
따라서, 상술한 지연 어닐링 효과를 가속시키기 위하여 본 발명의 어닐링 방법을 n+a-Si 에칭후 실시하게 되었으며, 200℃에서 실시할 경우 30분 이상이면 충분한 효과를 나타남을 확인할 수 있었다.Therefore, in order to accelerate the delayed annealing effect described above, the annealing method of the present invention was performed after n+ a-Si etching, and when it was carried out at 200 ° C., it was confirmed that a sufficient effect was obtained in 30 minutes or more.
[실시예 4]Example 4
실시예 4에서는 제2도에서 보호막(14) 증착전과 증착후에 어닐링을 행하였다.In Example 4, annealing was performed before and after the deposition of the protective film 14 in FIG.
표 4는 n1a-Si에칭 후 장시간 정체시킨, 다시말해서 자연 어닐링 시킨 샘플과 보호막 증착전과 후에, 200℃, 150분간 베이크 오븐 어닐링시킨 샘플 들에 대한 각각의 전기적 특성을 조사한 결과를 요약한 것이다.Table 4 summarizes the results of the investigation of the electrical properties of the samples that were stagnated for a long time after n1 a-Si etching, that is, the samples that were naturally annealed, and the samples that were baked at 200 ° C. for 150 minutes before and after the deposition of the protective film. .
[표 4]TABLE 4
상기 표 4의 시험결과는 본 발명의 어닐링 공정을 n+a-Si에칭 전과 후에 각각 실시한 경우, 박막트랜지스터의 전반적인 특성이 더욱 향상됨을 보여주고 있다.The test results of Table 4 show that when the annealing process of the present invention is performed before and after n+ a-Si etching, the overall characteristics of the thin film transistor are further improved.
이상에서 상세히 설명한 바와같이, 본 발명의 방법에 의하면, 현재 실시되고 있는 수소분위기 어닐링시 요구되는 조건들, 예컨대 소정의 진공도, 수소 플라즈마 처리를 하기 위한 장비, 그리고 상기한 장비에 의해 제한되는 협소한 공간 및 이에따라 생산성의 저하를 야기시키는 정체현상 등에 구애없이 효과적으로 어닐링할 수 있으며, 그에따른 재반특성도 향상시킬 수 있다.As described in detail above, according to the method of the present invention, the conditions required for annealing hydrogen atmospheres currently being implemented, such as a predetermined vacuum degree, equipment for performing hydrogen plasma treatment, and narrowing limited by the aforementioned equipment It can be effectively annealed regardless of space and consequent phenomena that cause a decrease in productivity, and thus can be improved.
이와같이 본 발명에 의한 어닐링 방법에 의해 제조된 박막트랜지스터는 전기적 특성이 우수할 뿐만 아니라 생산 효율도 대폭 향상된다. 따라서, 본 발명의 방법은 고효율의 박막트랜지스터 장치를 제조하는 가공기술로서 극히 유용하다.As described above, the thin film transistor manufactured by the annealing method according to the present invention not only has excellent electrical characteristics but also greatly improves production efficiency. Therefore, the method of the present invention is extremely useful as a processing technique for manufacturing a high efficiency thin film transistor device.
이상에서 본 발명에 관하여 상세히 설명하였으나 이는 어디까지나 일예에 불과한 것이고 본 발명의 취지 및 범위를 벗어나지 않는 한도 내에서는 이를 다양하게 변경실시할 수 있다.Although the present invention has been described in detail above, this is only one example, and various changes may be made without departing from the spirit and scope of the present invention.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008943AKR950006349B1 (en) | 1992-05-26 | 1992-05-26 | Annealing method of amorphous silicon thin film transistor |
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008943AKR950006349B1 (en) | 1992-05-26 | 1992-05-26 | Annealing method of amorphous silicon thin film transistor |
| Publication Number | Publication Date |
|---|---|
| KR930024206A KR930024206A (en) | 1993-12-22 |
| KR950006349B1true KR950006349B1 (en) | 1995-06-14 |
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920008943AExpired - Fee RelatedKR950006349B1 (en) | 1992-05-26 | 1992-05-26 | Annealing method of amorphous silicon thin film transistor |
| Country | Link |
|---|---|
| KR (1) | KR950006349B1 (en) |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927508B1 (en)* | 2000-07-07 | 2009-11-19 | 어플라이드 머티어리얼스, 인코포레이티드 | Deposition of Amorphous Silicon Film by High Density Plasma HDP-CHD at Low Temperature |
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927508B1 (en)* | 2000-07-07 | 2009-11-19 | 어플라이드 머티어리얼스, 인코포레이티드 | Deposition of Amorphous Silicon Film by High Density Plasma HDP-CHD at Low Temperature |
| Publication number | Publication date |
|---|---|
| KR930024206A (en) | 1993-12-22 |
| Publication | Publication Date | Title |
|---|---|---|
| US5589233A (en) | Single chamber CVD process for thin film transistors | |
| US4624737A (en) | Process for producing thin-film transistor | |
| US6338990B1 (en) | Method for fabricating thin-film transistor | |
| KR100300263B1 (en) | Manufacturing method of thin film transistor, manufacturing method of active matrix substrate and liquid crystal display device | |
| US8299466B2 (en) | Thin film transistors having multiple doped silicon layers | |
| US6395652B2 (en) | Method of manufacturing thin film transistor | |
| WO2014149682A1 (en) | Multilayer passivation or etch stop tft | |
| US7253041B2 (en) | Method of forming a thin film transistor | |
| KR0154817B1 (en) | Thin film transistor for liquid crystal display device and manufacturing method thereof | |
| KR100272260B1 (en) | Thin film transistor using pseudo diamond and its manufacturing method | |
| US20080296580A1 (en) | Silicon oxide film, production method therefor and semiconductor device having gate insulation film using the same | |
| EP0744776A2 (en) | Amorphous silicon thin film transistor and method preparing same | |
| US5808316A (en) | Microcrystal silicon thin film transistor | |
| KR950006349B1 (en) | Annealing method of amorphous silicon thin film transistor | |
| KR100276413B1 (en) | Semiconductor device, manufacturing method thereof, and processing method after dry etching | |
| JP3204735B2 (en) | Manufacturing method of hydrogenated amorphous silicon thin film transistor | |
| CN107910378B (en) | LTPS thin film transistor, array substrate, manufacturing method of LTPS thin film transistor and array substrate, and display device | |
| JP3606991B2 (en) | Coating preparation method | |
| JP4286738B2 (en) | Method for manufacturing insulated gate field effect semiconductor device | |
| JP4469465B2 (en) | Manufacturing method of semiconductor device | |
| JPH04304677A (en) | Amorphous silicon thin film semiconductor device and manufacture thereof | |
| KR100571005B1 (en) | Manufacturing Method of Semiconductor Device | |
| Li et al. | P‐11.11: The Study of Solving the Film Peeling in the Application of the LCD Technology | |
| KR0179139B1 (en) | Method for forming polycrystalline silicon layer | |
| KR970000467B1 (en) | Method of forming gate insulating film of semiconductor device |
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| R17-X000 | Change to representative recorded | St.27 status event code:A-3-3-R10-R17-oth-X000 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 | |
| G160 | Decision to publish patent application | ||
| PG1605 | Publication of application before grant of patent | St.27 status event code:A-2-2-Q10-Q13-nap-PG1605 | |
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration | St.27 status event code:A-1-2-D10-D22-exm-PE0701 | |
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment | St.27 status event code:A-2-4-F10-F11-exm-PR0701 | |
| PR1002 | Payment of registration fee | St.27 status event code:A-2-2-U10-U11-oth-PR1002 Fee payment year number:1 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:4 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:5 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:6 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:7 | |
| R17-X000 | Change to representative recorded | St.27 status event code:A-5-5-R10-R17-oth-X000 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:8 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:9 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:10 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:11 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PN2301 | Change of applicant | St.27 status event code:A-5-5-R10-R13-asn-PN2301 St.27 status event code:A-5-5-R10-R11-asn-PN2301 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:12 | |
| R17-X000 | Change to representative recorded | St.27 status event code:A-5-5-R10-R17-oth-X000 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:13 | |
| FPAY | Annual fee payment | Payment date:20080528 Year of fee payment:14 | |
| PR1001 | Payment of annual fee | St.27 status event code:A-4-4-U10-U11-oth-PR1001 Fee payment year number:14 | |
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee | St.27 status event code:A-4-4-U10-U13-oth-PC1903 Not in force date:20090615 Payment event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE | |
| PC1903 | Unpaid annual fee | St.27 status event code:N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text:Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date:20090615 | |
| R18-X000 | Changes to party contact information recorded | St.27 status event code:A-5-5-R10-R18-oth-X000 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 | |
| P22-X000 | Classification modified | St.27 status event code:A-4-4-P10-P22-nap-X000 |