제 1 도는 본 발명이 적용되는 ISDN 기본속도 가입자 정합장치의 구성도.1 is a block diagram of an ISDN basic speed subscriber matching apparatus to which the present invention is applied.
제 2 도는 본 발명의 세부 구성도.2 is a detailed block diagram of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : U-인터페이스부 22 : IEPC21: U-interface part 22: IEPC
23 : EPIC 24 : IDEC23: EPIC 24: IDEC
25 : 메모리 맵 디코더 26 : CPU25: memory map decoder 26: CPU
27 : 인터럽트 처리기 28 : 타임스위치 연결 정합부27: interrupt handler 28: time switch connection matching unit
29 : 메모리부 30 : 공통메모리(CM)29: memory unit 30: common memory (CM)
31 : L-C 버스 정합부 32 : 클럭보상부31: L-C bus matching section 32: clock compensation section
33 : 주소, 데이타, 제어버스33: address, data, control bus
본 발명은 전전자 교환시스팀의 ISDN 기본속도 가입자 정합장치내에 실장되는 가입자 정합회로에 관한 것으로서, 특히 서로 코드가 4B3T(4 Binary 3 Ternary) 정합회로에 관한 것이다.The present invention relates to a subscriber matching circuit mounted in an ISDN basic speed subscriber matching apparatus of an electronic switching system, and more particularly, to a 4B3T (4 Binary 3 Ternary) matching circuit.
통신기술에 대한 수요자의 욕구증대에 따라 기존의 전전자 교환기에서 ISDN 기능부가가 요구되었고, 상기 요구에 부응하기 위한 디지틀 가입자 정합장치의 개발이 절실해 지고 있다.As the demand for communication technology increases, the ISDN functional unit is required in the existing electronic switchboard, and the development of the digital subscriber matching device to meet the demand is urgently needed.
이에 따른 ISDN 기본속도 가입자 정합장치는 디지틀 신호 정보를 가입자 선로를 통해 효과적으로 전송하기 위하여 전송방식에 따라서 선로 코드가 4B3T(4 Binary 3 Ternary)인 방식, 혹은 2B1Q(2 Bianry 1 Quarternary) 방식의 회로를 임의로 실장하여 서비스를 할 수 있다.Accordingly, the ISDN basic speed subscriber matching apparatus uses a circuit code of 4B3T (4 Binary 3 Ternary) or 2B1Q (2 Bianry 1 Quarternary) scheme depending on the transmission scheme in order to effectively transmit digital signal information through subscriber lines. The service can be arbitrarily mounted.
따라서, 본 발명의 목적은 전전자 교환기에 정합되는 디지틀 가입자에 필요한 서비스를 효과적으로 제공하기 위하여 지멘스사의 가입자 선로의 코드가 4B3T 방식인 가입자 정합회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a subscriber matching circuit in which the code of a subscriber line of Siemens Co., Ltd. is 4B3T method in order to effectively provide a service required for a digital subscriber to be matched to an electronic switch.
상기 목적을 달성하기 위하여 본 발명은, 가입자 선로에 입력이 연결되어 가입자 선로측에서 유입되는 과전압을 억제시키는 과전압 보호소자, 상기 과전압 소자의 출력에 연결되고 망 종단회로(NT1)와 ISDN 교환기간의 가입자 선로를 통하여 디지틀 정보를 교환하는 모드를 설정해주는 에코 제거 회로부(IEC-T)를 구비한 다수의 U-인터페이스 수단과, 상기 U-인터페이스 수단 내의 과전압 보호소자를 거친 가입자 선로의 일측에 연결되어 가입자의 사용 전원이 단락되었을때 정합회로에서 전원을 공급하여 회소한의 서비스를 받을 수 있도록 하는 ISDN 교환 전원 제어기(IEPC)와, 상기 U-인터페이스 수단 내의 내의 에코 제거 회로부(IEC-T)에 IOM-1 버스로 연결되어 가입자측으로부터 입력되는 채널을 시분할 스위칭하여 출력하는 확장 PCM 정합 제어수단(EPIC)과, 상기 확장 PCM 정합제어수단에 연결되어 데이타 송수신 레벨을 TTL 레벨로 조정하는 TSL 정합수단과, 상기 TSL 정합수단에 입력이 연결되고 상기 U-인터페이스 수단내의 에코 제거 회로부(IEC-T)에 출력이 연결되어 상기 TSL 정합수단으로부터 공급되는 4.096MHz를 참고하여 안정된 클럭으로서 15.360MHz를 상기 U-트랜시버로 공급하는 클럭보상 수단과, 상기 에코 제거 회로부(IEC-T)와 상기 확장 PCM 정합제어수단(EPIC)과 상기 ISDN 교환 전원 제어기(IEPC)에 연결된 주소, 데이타, 제어버스, 상기 주소, 데이타, 제어버스에 연결되어 D채널 데이타를 처리하는 ISDN D채널 교환 제어수단(IDEC)과, 상기 주소, 데이타, 제어버스에 연결되어 계층 1 의 기능을 처리하는 메모리부와, 상기 주소, 데이타, 제어버스에 연결되어 각 기능회로부의 어드레스를 분류하는 메모리 맵 디코딩 수단과, 상기 주소, 데이타, 제어버스를 통해 연결되고 버스 액세스를 제어하는 공통메모리와 LC 버스 정합수단과, 상기 주소, 데이타, 제어버스를 통해 연결되어 중앙제어기능을 담당하는 CPU와 상기 주소, 데이타, 제어버스를 통해 연결되어 7채널의 인터럽트 우선순위를 지원하며, 인터럽트가 발생하면 우선순위에 따라서 서비스를 제공받을 수 있도록 하는 인터럽트 처리수단을 구비하고 있는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an overvoltage protection device connected to an input of a subscriber line to suppress overvoltage flowing from the subscriber line, connected to an output of the overvoltage device, and connected to a network termination circuit NT1 and an ISDN exchange period. A plurality of U-interface means having an echo cancellation circuit section (IEC-T) for setting a mode of exchanging digital information through the subscriber line, and connected to one side of the subscriber line via an overvoltage protection element in the U-interface means. IOM to the ISDN Switching Power Controller (IEPC), which allows the matching circuit to receive power when the power supply of the subscriber is short-circuited, and to the echo cancellation circuit section (IEC-T) in the U-interface means. An extended PCM matching control means (EPIC) connected to a -1 bus and time-switched switching the channel inputted from the subscriber side and outputting the same; A TSL matching means connected to an extended PCM matching control means for adjusting a data transmission / reception level to a TTL level, an input connected to the TSL matching means, and an output connected to an echo cancellation circuit part (IEC-T) in the U-interface means. A clock compensating means for supplying 15.360 MHz to the U-transceiver as a stable clock with reference to 4.096 MHz supplied from the TSL matching means, the echo cancellation circuit section (IEC-T) and the extended PCM matching control means (EPIC); An ISDN D channel switching control means (IDEC) connected to the ISDN switched power controller (IEPC) to process D channel data connected to the address, data, control bus, the address, data, and control bus; A memory unit connected to a bus to process a layer 1 function, memory map decoding means connected to the address, data, and control bus to classify an address of each function circuit unit; And a common memory and LC bus matching means connected to the address, data, and control bus to control bus access, and the CPU, the address, data, connected to the address, data and control bus to perform a central control function. It is connected via a control bus to support interrupt priority of 7 channels, and when interrupt occurs, it is provided with an interrupt processing means for receiving a service according to the priority.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
제 1 도는 본 발명이 적용되는 ISDN 기본속도 가입자 정합장치와 그 주변구성도로서, 도면에서 10은 본 발명인 ISDN 기본속도 가입자 정합장치, 1은 가입자 정합회로, 2는 IDPA 정합회로, 3은 타임스위치(TSW) 정합회로, 4은 FMXP 정합회로, 5는 ISAP 정합회로, 6은 경보장치 정합회로, 7은 시험장치 정합회로, 8은 가입자 선로 정합회로를 각각 나타낸다.1 is an ISDN basic speed subscriber matching device to which the present invention is applied, and a peripheral configuration thereof, in which 10 is an ISDN basic speed subscriber matching device according to the present invention, 1 is a subscriber matching circuit, 2 is an IDPA matching circuit, and 3 is a time switch. (TSW) matching circuit, 4 is FMXP matching circuit, 5 is ISAP matching circuit, 6 is alarm device matching circuit, 7 is test equipment matching circuit, 8 is subscriber line matching circuit.
본 발명인 ISDN 가입자 정합회로(1)는 ISDN 가입자 선로 정합회로(8)와 직접 연결되는 부분으로 2선 전이중화(full duplex) 통신을 위한 에코 제거(echo cancellaltion) 방식을 사용하며, 가입자 선로 정합회로(8)로부터 유입되는 과전압 보호기능, 가입자 선로측 및 교환기측을 시험하기 위한 시험기능, 단말기측의 전원 이상시 전원을 공급하는 등의 기능을 수행한다.The ISDN subscriber matching circuit (1) of the present invention is a part directly connected to the ISDN subscriber line matching circuit (8) and uses an echo cancellaltion scheme for full duplex communication, and the subscriber line matching circuit (8) It performs overvoltage protection function, test function to test subscriber line side and exchange side, and supply power in case of power failure of terminal side.
또한, 본 발명은 2B1Q 회선코드를 사용한 기본속도 디지틀 가입자(2B+D)를 전전자 교환시스팀에 정합시키며, 2B+D의 신호를 B채널과 D채널로 분리하고, 유지 보수용 채널을 이용하여 교환기와 단말기간의 통신 신뢰도를 증대한다. B채널은 가입자 정합보드 2매 단위로 2.048MHz의 양방향 서브하이웨이 케이블로 타임스위치 정합회로(3)에 연결되며, 타임스위치 정합회로(3)로부터 가입자 정합보드에 필요한 8Khz의 FS신호 및 4.096MHz의 클럭신호를 받는다. D채널 및 가입자 정합보드 제어를 위한 데이타는 가입자 정합보드내의 공통메모리를 사용하여 IDPA 정합회로(2)로 송/수신하고, 가입자 선로측 및 교환기측을 시험하기 위한 경로를 제공하기 위하여 가입자 정합장치 단위로 시험장치 정합회로(7)와 연결한다.In addition, the present invention matches the basic speed digital subscriber (2B + D) using the 2B1Q line code to the electronic switching system, separates the signals of 2B + D into B and D channels, and uses a maintenance channel. Increase the communication reliability between the exchange and the terminal. The B channel is a 2.048 MHz bidirectional subhighway cable connected to the time switch matching circuit (3) in units of two subscriber matching boards, and the 8 kHz FS signal and 4.096 MHz of the required signal is required for the subscriber matching board from the time switch matching circuit (3). Receive a clock signal. Data for controlling D-channel and subscriber matching board is transmitted / received to IDPA matching circuit 2 using common memory in subscriber matching board, and subscriber matching device to provide a path for testing subscriber line side and exchange side. Connect the test device matching circuit (7) as a unit.
또한 전원의 on 혹은 수동리셋시 세프 테스트를 수행하여 정상 여부를 CRT 터미널로 출력하고 IDPA(RD-ch.Processing Board Assembly) 정합회로(2)를 통해 ISAP(ISDN Subscriber Access Processor) 정합회로(5)로 보고한다. 보드에 실장된 MMC 포트를 이용하여 휨웨어에 내장된 시험프로그램을 수행할 수 있으며 시스팀 운용시 IDPA 정합회로(2)를 통해 ISAP 정합회로(5)에서 제어할 수도 있다.In addition, when the power is turned on or manually reset, a safety test is performed to output normality to the CRT terminal, and an ISAP (ISDN Subscriber Access Processor) matching circuit (5) is provided through an IDPA (RD-ch. Processing Board Assembly) matching circuit (2). Report as. The MMC port mounted on the board can be used to perform a test program embedded in the warpware, and can also be controlled from the ISAP matching circuit (5) through the IDPA matching circuit (2) during system operation.
한편, 상기 IDPA 정합회로(2)는 가입자 정합회로(1)에서 수신한 D채널을 처리하여 회선교환을 위한 신호(signalling) 정보, 가입자 정합장치내의 각종 장애 정보, 상태 정보 및 가입자 정합장치에 대한 각종 유지보수를 위한 제어정보를 ISAP 정합회로(5)와 TD-bus를 통하여 상호 교환하며, 본 발명인 가입자 정합회로(1)로부터 수신된 D채널 정보중에서 패킷 메시지 정보들은 D-채널 링크 액세스 처리(LAPD)한 다음 분리되어 서브유니트 단위로 DP-bus를 통하여 FMXP(Frame Malutiplex Processor) 정합회로로 전송되며, FMXP 정합회로(4) 출력으로부터 전송되어 온 패킷 메시지 정보들은 하나의 D 채널로 다중화 한다.Meanwhile, the IDPA matching circuit 2 processes the D-channel received by the subscriber matching circuit 1 to provide signaling information for circuit switching, various fault information in the subscriber matching device, status information, and subscriber matching device. Control information for various maintenance is exchanged with the ISAP matching circuit 5 through the TD-bus, and among the D channel information received from the subscriber matching circuit 1 according to the present invention, packet message information is used for D-channel link access processing ( LAPD) is separated and transmitted to the frame malutiplex processor (FMXP) matching circuit through DP-bus in subunit units, and the packet message information transmitted from the output of the FMXP matching circuit 4 is multiplexed onto one D channel.
또한 IDPA 정합회로(2)는 가입자 정합회로(1)에서 발생된 장애를 하나의 기본 블럭 단위로 수집하여 경보장치(6)로 직접 통보하며, 경보의 종류로는 기능장애(function fail)정보, 보드 탈장 정보, 케이블 탈장 정보 등이 있어 유지보수를 용이하게 한다.In addition, the IDPA matching circuit 2 collects the faults generated by the subscriber matching circuit 1 in one basic block unit and directly informs the alarm device 6. The types of alarms include function failure information, Board stripping information, cable stripping information, etc. make maintenance easy.
그리고, 본 발명이 적용되는 ISDN 기본속도 가입자 정합장치는 하나의 백보드에 DC/DC 변환기, IDPA, 가입자 정합회로 보드 및 케이블을 실장하여, ISDN 기본속도 가입자를 128 가입자까지 수용할 수 있다.In addition, the ISDN basic speed subscriber matching apparatus to which the present invention is applied may mount a DC / DC converter, IDPA, subscriber matching circuit board and cable on one back board, and accommodate up to 128 subscribers of ISDN basic speed subscriber.
제 2 도는 본 발명의 세부 구성도로서, 도면에서 21은 U-인터페이스부, 211은 과전압 보호소자, 212는 ISDN 에코 제거 회로(이하, IEC-T라 함), 22는 ISDN 교환 전원 제어기(이하, IEPC라 함), 23은 확장 PCM 정합제어기(이하 EPIC라 함), 24는 ISDN D채널 교환 제어기(이하, IDEC라 함), 25는 메모리 맵 디코더, 26은 CPU, 27은 인터럽트 처리기, 28은 타임스위치 연결 정합부(이하, TSL이라 함), 29는 메모리부, 30은 공통메모리(CM), 31은 L-C 버스 정합부, 32는 클럭보상부, 33은 주소, 데이타, 제어버스를 각각 나타낸다.2 is a detailed configuration diagram of the present invention, in which 21 is an U-interface part, 211 is an overvoltage protection device, 212 is an ISDN echo cancellation circuit (hereinafter referred to as IEC-T), and 22 is an ISDN switched power controller (hereinafter (IEPC), 23 is an extended PCM matching controller (hereinafter referred to as EPIC), 24 is an ISDN D-channel switching controller (hereinafter referred to as IDEC), 25 is a memory map decoder, 26 is a CPU, 27 is an interrupt handler, 28 Is a time switch connection matching part (hereinafter referred to as TSL), 29 is a memory part, 30 is a common memory (CM), 31 is an LC bus matching part, 32 is a clock compensating part, 33 is an address, data and control bus Indicates.
본 발명인 가입자 정합회로는 교환기와 NT1(Network Terminator 1) 사이의 정합기능을 수행하는 회로로써, 상기 NT1과 2선으로 전이중 방식의 통신을 위한 ECH(Echo Cancellation with Hybrid) 방식과 2B+D 기본속도를 전송하기 위하여 2B1Q선로 코드를 이용한다. 그리고 가입자에게 들어오는 데이타에서 2B+D채널을 분리하여 2B 채널은 IDPA(2)를 통하여 TSL(Time Switch Link) 블럭으로 전송하며, D채널 데이타는 IDEC(24)를 거쳐 LC-버스(Line Controller Bus)를 통하여 상기 IDPA(2)로 전송된다.The subscriber matching circuit of the present invention is a circuit for performing a matching function between the switch and the NT1 (Network Terminator 1), and the ECH (Echo Cancellation with Hybrid) method and 2B + D basic speed for full-duplex communication with the NT1 and the two wires. The 2B1Q line code is used to transmit. In addition, the 2B + D channel is separated from the data coming to the subscriber, and the 2B channel is transmitted to the TSL (Time Switch Link) block through the IDPA (2), and the D-channel data is transmitted through the IDEC (24) to the LC-bus (Line Controller Bus). Is transmitted to the IDPA (2).
도면을 참조하여 본 발명의 일실시예에 따른 구성 및 동작을 상세히 살펴보면 다음과 같다.Referring to the drawings and the configuration and operation according to an embodiment of the present invention in detail.
U-인터페이스부(21)내의 IEC-T(212)는 지멘스사의 PEB 20901, 20902 IC칩으로 구성하였으며, 망 종단회로(NT1)와 ISDN 교환기간의 가입자 선로를 통하여 디지틀 정보를 교환할 수 있도록 IOM-1 모드로 설계하였으며, 가입자의 라인별로 지정된 256Kbps의 TS(Time Slot)를 가지며, 활성화 및 비활성화에 관한 절차는 CCTTT 1, 430에 따른다. 본 발명 내에는 8회로가 실장되도록 설계되어 있다. EPIC(22)는 지멘스사의 PEB 2055 소자를 사용하였으며, IEC-T로 입력된 데이타중 2B 채널은 EPIC(23)에서 처리하며, D채널 데이타는 IDEC(24)가 처리할 수 있도록 통로를 제공한다. 또한 C/I채널을 이용하여 가입자로부터의 활성화 요구 상태를 CPU(26)가 감시할 수 있도록 하였으며, CPU로부터 요구된 가입자의 활성화/비활성화 요구 및 각종 루프백 요구 신호는 C/I 채널로 스위칭이 되며, 모니터 채널을 이용하여 가입자의 동기 상태 및 사용 가능여부를 판단할 수도 있도록 하였다.The IEC-T 212 in the U-interface unit 21 is composed of Siemens PEB 20901 and 20902 IC chips, and the IOM can exchange digital information through the network termination circuit (NT1) and the subscriber line during the ISDN exchange period. Designed in -1 mode, it has a 256Kbps TS (Time Slot) designated for each subscriber's line, and the procedure for activation and deactivation follows CCTTT 1,430. In the present invention, eight circuits are designed to be mounted. EPIC 22 uses Siemens PEB 2055 element, 2B channel of IEC-T input data is processed by EPIC 23, and D channel data provides a path for IDEC 24 to process. . In addition, the CPU 26 monitors the activation request status from the subscriber by using the C / I channel, and the activation / deactivation request and various loopback request signals of the subscriber requested from the CPU are switched to the C / I channel. In addition, the monitor channel can be used to determine the subscriber's synchronization status and availability.
IDEC(24)는 지멘사의 PEB 2075를 사용하여 구현하였으며, IEC-T(212)로 입력된 D채널 데이타를 처리할 수 있으며, 본 발명내에 2개를 설정하여, 0-3번 가입자는 0의 IDEC가, 4-7번 가입자는 1번의 IDEC가 D채널 데이타를 처리하며, 4개의 D채널 콘트롤러는 다중화 되어 한개의 IOM-1 버스에 접속되는 단일 접속 모드로 설계되어 있으며, 역다중화기 버스구조를 가지며, 신호 및 패킷 데이타는 모두 D채널로 처리하도록 설계되어 있다.IDEC 24 is implemented using Siemens PEB 2075, can process the D-channel data input to the IEC-T (212), by setting two in the present invention, 0-3 subscribers 0 IDEC of 4, Subscriber 4-7, 1 IDEC processes D-channel data, 4 D-channel controllers are designed in a single access mode that is multiplexed and connected to one IOM-1 bus. The signal and packet data are all designed to be processed by D channel.
인터럽트 처리기(27)는 AM 9519로 구현하였으며, 이 소자는 7채널의 인터럽트 우선순위를 지원하며, 인터럽트가 발생하면 우선순위에 따라서 서비스에 들어가며 CPU로부터 ACK 신호를 받으므로서 헤제가 되도록 설계되어 있다.The interrupt handler 27 is implemented with AM 9519. This device supports interrupt priority of 7 channels. It is designed to be interrupted by entering the service according to the priority and receiving an ACK signal from the CPU when an interrupt occurs. .
CPU(26)는 자일로그사의 8bit인 Z-180를 사용하였으며, 정합회로의 초기화, D채널 송수신 및 유지보수 기능을 수행하며, 또한 입출력 포트를 이용하여 LED 제어, IEPC(22) 제어, 정합회로 모드 선택 리드, 타임 슬롯 지정을 위한 보드 실장 위치 구분 등을 할 수 있도록 하였다. 가입자 측으로부터 불어오는 데이타와 계층 2 로부터 오는 신호를 제어하며, 상위로부터의 입출력 시험 요구, 전원공급 및 정합회로 리셋 등을 수행하도록 구성되어 있다.The CPU 26 uses Z-180, 8-bit Zylog Corporation, performs initialization of the matching circuit, D channel transmission and maintenance, and also uses LED input / output ports to control the LED, control the IEPC 22, and match the circuit. Mode selection lead and board mounting position for time slot designation can be made. It controls the data coming from the subscriber side and the signal coming from layer 2, and it is configured to perform input / output test request from upper level, power supply and matching circuit reset.
공통메모리(30)와 LC-버스 정합부(31)는 각각 2Kbyte의 이중 포트 램(Dual Port RAM) 2개와, 게이트 어레이 로직(GAL)으로 구현하여 계층 1 에 대한 메시지를 저장하는 기능을 담당하며, 계층 2 와의 통신을 할 수 있는 통로를 제공하고 두개의 포트중 상위인 IDPA(2)가 항상 높은 우선순위를 가지고, 공통메모리(30)에 내용을 엑세스가 가능하도록 구현되어 있다.The common memory 30 and the LC-bus matching unit 31 are each configured with two 2 Kbyte dual port RAMs and a gate array logic (GAL) to store messages for layer 1. In addition, the IDPA 2, which is a higher level of the two ports, always provides a high priority and provides access to the common memory 30.
메모리 맵 디코더(7)는 74LS138로 구현하였으며, 정합회로 자체 기능을 수행하기 위하여 각각의 회로의 초기화, 제어 및 2B+D 채널의 분리 등의 기능을 수행하기 위하여 각각의 회로를 엑세스 할 수 있도록 디코더회로를 사용하여 각각 회로의 어드레스를 분류하였다.The memory map decoder 7 is implemented as 74LS138, and the decoder can access each circuit to perform functions such as initialization, control, and separation of 2B + D channels for performing the matching circuit itself. The circuits were used to classify the addresses of each circuit.
IEPC(22)는 지멘스사의 PEB 2025로 구현하였으며, 가입자의 상용 전원이 단락되었을때 정합회로에서 전원을 공급하여 회소한의 서비스를 받을 수 있도록 하였다.IEPC 22 was implemented with Siemens PEB 2025, and when the commercial power supply of the subscriber is short-circuited, the matching circuit is supplied with power to receive a simple service.
메모리부(29)는 ROM과 RAM으로 구성되어 각각 32Kbyte 영역을 제공토록 하였으며, 휨웨어(F/W)로 계층 1 의 기능을 처리하도록 구현하였다.The memory unit 29 is composed of a ROM and a RAM to provide a 32 Kbyte area, respectively, and implemented to process the functions of the layer 1 by the bending software (F / W).
TSL 정합부(28)는 RS-422 드라이버/리시버로 구현하여 TTL 레벨로 데이타를 송.수신할 수 있도록 설계하였다.The TSL matching unit 28 is designed to transmit and receive data at the TTL level by implementing the RS-422 driver / receiver.
클럭보상회로(32)는 NE 564와 74LS93, 74LS393으로 구성되어 TSL 블럭으로부터 공급되는 4.096MHz를 참고하여 안정된 클럭으로서 15.360MHz를 IEC-T(212)로 공급한다.The clock compensating circuit 32 is composed of NE 564, 74LS93, and 74LS393, and supplies 15.360MHz to the IEC-T 212 as a stable clock with reference to 4.096MHz supplied from the TSL block.
또한, 상기 CPU(26) 내에 MMC 포트를 두어, RS-232C 인터페이스를 구성하고 CRT를 이용한 시험 및 유지 보수 기능을 수행하도록 하였다.In addition, an MMC port is provided in the CPU 26 to configure an RS-232C interface and to perform a test and maintenance function using a CRT.
따라서, 상기와 같이 구성되어 동작하는 본 발명은, 2B1Q 방식으로 IOM-1 모드로 구성되어, 음성 및 비음성계를 포함한 다양한 서비스를 제공할 수 있으며, 2B+D 기본속도 디지틀 단말기와 교환 시스팀과의 정합이 용이하며, 본 발명이 실장되는 가입자 정합장치에 내장된 시험 프로그램을 이용하여 전송로의 장애상태의 검출이 용이하며 신뢰성을 향상시키는 효과가 있다.Therefore, the present invention configured and operated as described above is configured in the IOM-1 mode in the 2B1Q manner, and can provide various services including voice and non-voice systems, and the 2B + D basic speed digital terminal and the exchange system. It is easy to match, and it is easy to detect a failure state of a transmission path by using a test program built in the subscriber matching device in which the present invention is mounted, and has an effect of improving reliability.
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