KR920001884B1 - Data Control Protocol Circuits and Data Communication Interface Circuits - Google Patents

Abstract

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Description

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데이터 조정 프로토콜 회로 및 데이터 통신 인터페이스 회로Data adjustment protocol circuit and data communication interface circuit

제1도는 인터페이스 회로를 블록도 형태로 도시한 도면.1 is a block diagram of an interface circuit;

제2도 내지 제5도는 상기 인터페이스 회로를 사용하는 다양한 데이터 흐름장치를 도시하는 도면.2 through 5 illustrate various data flow devices employing the interface circuit.

제6도는 종래 기술의 인터페이스 회로를 도시하는 도면.6 illustrates a prior art interface circuit.

제7도는 상기 인터페이스 회로의 보다 상세한 도면.7 is a more detailed view of the interface circuit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 마이크로프로세서 14, 15, 16, 17, 18, 19 : 멀티플렉서10:microprocessor 14, 15, 16, 17, 18, 19: multiplexer

101 : 단말기 102 : 데이터 통신망101: terminal 102: data communication network

본 발명은 통신 환경에 사용하기 위한 인터페이스 회로에 관한 것이며, 특히 융통성 프로토콜 및 데이터 조정이 필요한 상황에 사용하기 위한 회로에 관한 것이다.The present invention relates to interface circuits for use in communication environments, and more particularly to circuits for use in situations where flexibility protocols and data coordination are required.

데이터 통신 인터페이스에 있어서, 프로토콜처리는 전형적으로 결정론적 방식에서 마이크로프로세서 소프트웨어와 하드웨어로 분리된다. 상기 형태의 구성은 마이크로프로세서의 실시간(즉 처리율)과 융통성을 교환한다. 보다 많은 기능성을 하드웨어에 두면 상기 마이크로프로세서상의 실시간 요구는 용이하게 되지만, 다른 응용 및 프로토콜을 조정하기 위한 인터페이스의 융통성이 감소된다. 보다 많은 기능성을 소프트웨어에 두면 인터페이스의 융통성은 증가하지만, 마이크로프로세서의 실시간 한계에 기인하여 처리율이 저하된다. 상기 종래 기술을 사용하여 융통성 및 고처리율을 갖는 인터페이스를 설계하는 것은 매우 어렵다.In the data communication interface, protocol processing is typically separated into microprocessor software and hardware in a deterministic manner. This type of configuration exchanges the real time (ie throughput) and flexibility of the microprocessor. Putting more functionality in hardware facilitates real-time demands on the microprocessor, but reduces the flexibility of the interface for coordinating other applications and protocols. Putting more functionality in software increases the flexibility of the interface, but at the expense of throughput due to the real-time limitations of the microprocessor. It is very difficult to design an interface with flexibility and high throughput using the prior art.

우리는 비용이 효과적인 방법으로 실현될 융통성 및 고처리율 모두를 허용하는 회로 기술 문제를 해결하였다. 상기 기술에서 중요한 요소를 정상적인 조건하에서 마이크로프로세서를 로딩하지 않고 고속으로 인터페이스가 실행할 수 있도록 데이터 스트림내의 어떤 점에도 소프트웨어제어를 삽입하는 능력이다. 그러나, 필요하다면 하드웨어프로토콜 지원은 무시될 수 있고, 상기 프로토콜은 처리된 처리율을 갖는 소프트웨어에 의해 완전하게 끝나 버리게 된다. 하드웨어가 설계되었을 때 기대되지 않은 새로운 프로토콜을 지원하는 것, 또 하드웨어 프로토콜 처리가 고장나면 보다 낮은 처리율로 작동을 계속하는 것등과 같은 몇가지 이유에 대해 상기 모드가 유용하게 될 수도 있다.We have solved the circuit technology problem that allows for both flexibility and high throughput to be realized in a cost effective manner. An important element of the technology is the ability to embed software control at any point in the data stream so that the interface can run at high speed without loading the microprocessor under normal conditions. However, hardware protocol support can be ignored if necessary, and the protocol is completely terminated by software with processed throughput. This mode may be useful for several reasons, such as supporting new protocols that were not expected when the hardware was designed, and continuing to operate at lower throughput if hardware protocol processing failed.

부가적으로, 각각의 상기 회로는 시스템의 상태(호출 설정 상태, 선택 셋팅 상태, 비상 상태등)에 따라 데이터 흐름이 변경될 수 있도록 상기 마이크로프로세서에 의해 동적으로 구성될 수있다. 더욱이 수신된 정보의 특정형태만이, 또는 모두가 특정 경로를 통과하도록 또는 수신된 정보중 어느것도 특정경로를 통과하지 않도록 상기 회로가 셋트될 수도 있다.In addition, each of the circuits may be dynamically configured by the microprocessor such that the data flow can be changed according to the state of the system (call setup state, selection setting state, emergency state, etc.). Moreover, the circuit may be set such that only certain types of information received, or all pass through a particular path, or none of the received information passes through a particular path.

본 발명의 작동 및 이용과 함께 상기 및 다른 목적과 특성은 도면과 관련하여 설명하는 실시예로 보다 명백하게 될 것이다.These and other objects and features in conjunction with the operation and use of the present invention will become more apparent in the embodiments described in connection with the drawings.

상세하게 설명하기 전에, 제6도와 종래 기술의 인터페이스 구성을 재고해보는 것이 가치있을 것 같다.Before explaining in detail, it may be worth reconsidering the interface configuration of FIG. 6 and the prior art.

단말기(601)로 혹은 단말기로부터의 통신은 상기 단말기와 데이터 통신망(602) 사이의 인터페이스 회로를 통해 통과한다. 상기 통신망으로부터 상기 터미날로 데이터가 흐른다고 가정하면, 상기 데이터는 장치로 구성되는 하드웨어 구조에 따라 데이터를 조작하는 장치인 하드웨어 프로토콜 조정기(62)를 통해 통과한다. 몇가지 경우에 있어서, 상기 하드웨어 조정기(62)는 판독 전용 메모리(ROM)를 변화시킴으로써 변화될 수 있게 되고, 상기 관점에서, 상기 하드웨어 프로토콜 조정기는 펌웨어(firmware)제어가 되는 것으로 고려될 수 있다. 만일의 어떤 경우, 어떤 고정된 시간 주기에 대해서도 통신 요구에 응하는 상기 하드웨어 프로토콜 조정기(62)의 성능은 제한된다. 그러나, 전술한 바와 같이 상기 조정기의 특성을 결정하도록 실행되어야 하는 소프트웨어 루틴은 없기 때문에 상기 처리율은 높다.Communication to or from theterminal 601 passes through an interface circuit between the terminal and thedata communication network 602. Assuming data flows from the communication network to the terminal, the data passes through ahardware protocol coordinator 62, which is a device that manipulates data in accordance with a hardware structure comprised of devices. In some cases, thehardware coordinator 62 may be changed by changing the read only memory (ROM), and in view of the above, the hardware protocol coordinator may be considered to be firmware control. In any event, thehardware protocol coordinator 62's ability to respond to communication requirements for any fixed time period is limited. However, as mentioned above, the throughput is high since no software routine has to be executed to determine the characteristics of the regulator.

그때 상기 하드웨어 프로토콜 조정기(62)로부터의 데이터는 마이크로프로세서(61)를 통해 통과하고, 필요하다면, 상기 데이터에 관해 소프트웨어 루틴이 실행될 수 있다. 상기 데이터는 마이크로프로세서 제어하에서 정지될 수 있고 혹은 변형될 수 있으며 또는 오로지 남을 수도 있다.The data from thehardware protocol coordinator 62 then passes through themicroprocessor 61 and, if necessary, a software routine can be executed on the data. The data may be stopped or modified under microprocessor control or may be left alone.

상기 데이터는 그 다음 단말기(601)로의 통신라인으로 보내기 위해 변형이 이루어지는 것이 UART(60)를 통해 통과한다.The data then passes through the UART 60 where modifications are made to send to the communication line to theterminal 601.

이제 제1도를 돌아가면, 인터페이스 회로(100)는 하드웨어 수신기 프로토콜 조정기(11)와, 하드웨어 송신기 프로토콜 조정기(12) 및, 데이터 통신망(102)으로부터 하드웨어 수신기 프로토콜 조정기(11)나 혹은 마이크로프로세서(10)(혹은 둘다 함께)로 통신 데이터를 분배하는 멀티플렉서(18)와, 하드웨어 송신기 프로토콜 조정기(12)나 혹은 마이크로프로세서(10)로부터의 데이터에 대해 반대로 작동하는 멀티플렉서(19) 및, UART(13)(Universal Asynchronous Receiver Transmitter)와 하드웨어 수신기 프로토콜 조정기(11) 및 마이크로프로세서(10) 사이에서 데이터를 제어하는 멀티플렉서(14),(16)를 포함하며, 또한 UART(13)와 하드웨어 송신기 프로토콜 조정기(12)와 마이크로프로세서(10)사이에서 데이터를 조정하는 멀티플렉서(15),(17)를 포함한다.Turning now to FIG. 1, the interface circuit 100 may include a hardware receiver protocol coordinator 11, a hardwaretransmitter protocol coordinator 12, and a hardware receiver protocol coordinator 11 or a microprocessor from thedata communication network 102. 10) (or both together) amultiplexer 18 for distributing communication data, amultiplexer 19 operating in reverse with respect to data from a hardwaretransmitter protocol coordinator 12 ormicroprocessor 10, and a UART 13 (Universal Asynchronous Receiver Transmitter) and a multiplexer (14), (16) for controlling data between the hardware receiver protocol coordinator (11) and the microprocessor (10), and also includes a UART (13) and a hardware transmitter protocol coordinator ( 12) andmultiplexers 15, 17 for coordinating data betweenmicroprocessor 10.

호출 설정, 시스템 구성, 선택 셋팅 등에 대해, 상기 인터페이스는 제2도에 도시한 바와 같이 구성될 수 있다. 상기 구성이 실현되는 방법은 제7도를 참조하여 이후에 논의될 것이다. 상기 경우에 있어서, 사용자 단말기(101)는 UART(13)와 멀티플렉서(15)를 통해, 사용자가 다이얼링 정보, 파라미터 갱신 및 다른 정보를 입력할 수 있는 마이크로프로세서(10)와 직접 통신하고, 동시에 마이크로프로세서(10)는 라인(201)과 멀티플렉서(14)를 통해 호출 상태 정보, 현재 파라미터 셋팅 등을 단말기(101)로 되돌릴 수 있다. UART(13)는 단말기(101)로부터 나온 직렬식 데이터로부터 프레이밍 비트를 제거하고, 처리용 멀티플렉서(15)에 정보를 병렬 방식으로 제공하도록, 공지된 방법으로 작동한다. 정보가 단말기(101)로 가도록 하기 위해, UART(13)는 멀티플렉서(14)로부터의 병렬식 정보를 직렬식 포맷으로 변환하고, 프레이밍 비트를 첨가한다.For call setup, system configuration, selection settings, etc., the interface may be configured as shown in FIG. How this configuration is realized will be discussed later with reference to FIG. In this case, theuser terminal 101 communicates directly with themicroprocessor 10 through which the user can enter dialing information, parameter update, and other information via theUART 13 and themultiplexer 15, and at the same time the micro Theprocessor 10 may return the call state information, the current parameter setting, etc. to the terminal 101 through theline 201 and themultiplexer 14. TheUART 13 operates in a known manner to remove the framing bits from the serial data coming from the terminal 101 and provide the information to theprocessing multiplexer 15 in a parallel manner. In order for the information to go to the terminal 101, theUART 13 converts the parallel information from themultiplexer 14 into a serial format and adds framing bits.

고급 데이터 연결제어(HDLC)나 혹은 D 채널용 연결 억세스 프로토콜(LAPD)과 같은 표준(혹은 비표준) 프로토콜을 지원하기 위해, 제3도에 도시한 바와 같이 멀티플렉서가 구성될 수도 있다. 상기 경우에 있어서, 데이터 프레임은 단말기(101)로부터 멀티플렉서(15),(17)와, 하드웨어 송신기 프로토콜 조정기(12) 및 멀티플렉서(19)를 경유해 데이터 통신망으로 UART(13)를 통해 통과되며, 동시에 제어프레임이 발생되고 오직 마이크로프로세서에서 끝나게 된다.Multiplexers may be configured as shown in FIG. 3 to support standard (or non-standard) protocols such as Advanced Data Link Control (HDLC) or Link Access Protocol (LAPD) for D-channels. In this case, the data frame is passed from the terminal 101 through theUART 13 to the data communication network via themultiplexers 15 and 17, the hardwaretransmitter protocol coordinator 12 and themultiplexer 19, At the same time a control frame is generated and only ends at the microprocessor.

제4도는 주컴퓨터(410)와 같은, 마이크로프로세서(10)로 병렬 인터페이스를 갖는(UART(13)를 통해 직렬 인터페이스를 갖는 단말기에 반대되는 것으로) 지능 엔드포인트가 데이터 회로망(102)에 어떻게 접속될 수 있는가를 도시한다. 상기 모드에서, 주컴퓨터(410)로부터의 고속 병렬식 데이터가 멀티플렉서(14)를 통해 통과되고, 직렬방식으로 멀티플렉서(15)에 전달되고, 미터(metered)방식으로 데이터 통신망(102)에 계속 전달되도록 UART(13)가 역순환 모드(100p-back mode)로 구성된다. 인터페이스(701)와 UART(13)에서 선입선출(FIFO)제어하에 상기 미터링(metering)이 발생한다. 상기 관점에서, 미터링 기능에 주컴퓨터(410)의 참여없이, 데이터가 보다 고속으로 인터페이스로 들어간다.4 shows how an intelligent endpoint has a parallel interface to themicroprocessor 10, such as the host computer 410 (as opposed to a terminal having a serial interface via the UART 13) to thedata circuit 102. Show if it can be. In this mode, high-speed parallel data from themain computer 410 is passed through themultiplexer 14, passed in a serial manner to themultiplexer 15, and continued to thedata communication network 102 in a metered manner. TheUART 13 is configured in a reverse cycle mode (100p-back mode). The metering occurs at theinterface 701 and theUART 13 under first-in first-out (FIFO) control. In view of the above, data enters the interface at higher speed without the involvement of thehost computer 410 in the metering function.

제5도는 프로토콜에서의 변화에 대해 인터페이스를 구성하는 시스템을 도시한다. 그러므로 인터페이스 회로(100)와 특히 하드웨어 프로토콜 조정기(11),(12)가 어떤 프로토콜의 레벨 2(링크층)에 대해 구성된다고 가정하면, 상기 프로토콜에 새로운 레벨 3을 첨가하는 것이 필요하다. 이것은 마이크로프로세서(10)에서의 소프트웨어 변화에 의해 상기 하드웨어 프로토콜 조정기를 변형하지 않고 쉽게 완성될 수 있다. 예를들어, 만일 X.25 데이터 위상이 상기 프로토콜의 레벨 3에 첨가되면, 하드웨어 송신기 프로토콜 조정기(12)가 보다 낮은 층의 크로토콜을 처리하도록 허용하면서, 새로운 특성을 제공하기 위해 멀티플렉서(15)를 경유해 마이크로프로세서(10)를 통해 데이터 스트림을 전환함으로써 상기 변화가 수용될 수 있다. 소프트웨어 처리(501),(502)는 레벨 3 프로토콜이 어떻게 하드웨어 프로토콜 조정기(11),(12)로부터 분리조정되는가를 도식적으로 나타낸다.5 shows a system for configuring an interface for changes in a protocol. Therefore, assuming that the interface circuit 100 and in particular thehardware protocol coordinators 11 and 12 are configured for level 2 (link layer) of a protocol, it is necessary to add a new level 3 to the protocol. This can be easily accomplished without modifying the hardware protocol coordinator by software changes in themicroprocessor 10. For example, if an X.25 data phase is added to level 3 of the protocol, themultiplexer 15 may provide a new characteristic, while allowing the hardwaretransmitter protocol coordinator 12 to handle lower layer crotocols. The change can be accommodated by switching the data stream viamicroprocessor 10 via. Software processes 501 and 502 diagrammatically show how Level 3 protocols are co-ordinated fromhardware protocol coordinators 11 and 12.

본 인터페이스 사용의 특정예로서 DMI 프로토콜을 고려해보자. 미합중국 코포레이션인 AT ＆amp; T로부터 입수가능하며, 1985년 4월의 제3.0호에 ″디지탈 컬티플렉스된 인터페이스 기술명세″란 제목의 AT ＆amp; T 간행물에 상기 프로토콜이 상술되어 있다. DMI 모드 2는 HDLC에 근거한 데이터 통신 프로토콜이다. 제7도는 상기 프로토콜의 구현을 위해 상기 회로가 어떻게 배열될 수 있는가를 도시한다. CRC 발생 및 검사와, 플래그 발생 및 검출, 그리고 비트 스터핑(Stuffing)의 실시간 강도 기능을 조정하기 위해 특별 목적 하드웨어가 하드웨어 프로토콜 조정기(11),(12)에 제공된다. 상기 기능을 수행하기 위한 회로는 잘 알려져 있으며, 상업적으로도 유용하다. 모두 여섯개의 멀티플렉서는 마이크로프로세서 인터페이스(103)내의 제어레지스터를 통해 마이크로프로세서(10)에 의해 제어된다. 예를들어 마이크로프로세서로부터 각각의 멀티플렉서까지 제어 라인과 같은 잘 알려진 방법으로 보내진 명령에 의해, 혹은 공통 버스상의 어드레스된 명령어에 의해 멀티플렉서(18),(16),(15)는 라인 A 혹은 B상에 그 출력을 배치하도록 지시받을 수도 있다. 멀티플렉서(14),(19)는 상기 동일한 방법으로 라인 A 혹은 B로부터의 입력을 갖도록 지시될 수도 있다. 후자 경우에 잇어서, 다른 FIFO(즉 FIFO(704-1),(704-2) 둘다로부터의 메시지 바이트를 삽입하지 않는 것)를 검사하기 전에 특정 FIFO(704-1,704-2)로부터 완전한 프레임을 받아들이게 된다. 그러므로 상기 DMI 모드 2 프로토콜을 구현하기 위해서, 상기 멀티플렉서는 다음과 같이 설치된다; 멀티플렉서 18=출력 A : 멀티플렉서 16 : =출력 A : 멀티플렉서 14 : =입력 A : 멀티플렉서 19 : =입력 A : 멀티플렉서 17 : =입력 A,B : 멀티플렉서 15 : =출력 A. 상기 셋팅은 마이크로프로세서(10)내의 레지스터에 기억될 수 있고, 혹은 통신 라인(703)상에서 마이크로프로세서로 보내질 수 있다. 제어 프레임이 FIFO(702-2)를 통해 마이크로프로세서(10)로 통과되고 동시에 데이타 프레임이 fifo(701-1)와 멀티플렉서(14)를 통해 UART(13)로 전달되도록 인터페이스(702)내의 헤더 파스 회로(702-1)(Header parse circuit)가 설치된다.As a specific example of the use of this interface, consider the DMI protocol. AT & Available from T, entitled AT & The protocol is detailed in the T publication. DMI mode 2 is a data communication protocol based on HDLC. Figure 7 shows how the circuit can be arranged for the implementation of the protocol. Special purpose hardware is provided to thehardware protocol coordinators 11 and 12 to coordinate the CRC generation and checking, flag generation and detection, and the real-time strength functions of bit stuffing. Circuits for performing this function are well known and commercially useful. All six multiplexers are controlled by themicroprocessor 10 through control registers in themicroprocessor interface 103.Multiplexers 18, 16, and 15 are placed on either line A or B by instructions sent, for example, from a microprocessor to each multiplexer by well-known methods such as control lines, or by addressed instructions on a common bus. May be instructed to place the output.Multiplexers 14 and 19 may be instructed to have input from line A or B in the same manner. In the latter case, it is necessary to accept a complete frame from a particular FIFO 704-1,704-2 before checking another FIFO (ie not inserting message bytes from both FIFOs 704-1, 704-2). do. Therefore, to implement the DMI mode 2 protocol, the multiplexer is installed as follows;Multiplexer 18 = Output A: Multiplexer 16: = Output A: Multiplexer 14: = Input A: Multiplexer 19: = Input A: Multiplexer 17: = Input A, B: Multiplexer 15: = Output A. The setting is a microprocessor (10). May be stored in a register within the block) or may be sent to the microprocessor on thecommunication line 703. Header parses ininterface 702 such that control frames are passed through FIFO 702-2 tomicroprocessor 10 and at the same time data frames are passed to UART 13 through fifo 701-1 andmultiplexer 14. A circuit 702-1 (Header parse circuit) is provided.

전술한 바와 같이, 데이터 통신망(102)로부터 멀티플렉서(18)를 통해 수신된 데이터는 출력 A로 전달되어 HDLC처리회로(하드웨어 수신기 프로토콜 조정기(11))로 전달되는데, 여기서 플래그 및 비트 스터핑은 제거되고, 상기 CRC는 검사된다. 만일 상기 프레임이 양호하면, 그것은 멀티플렉서(16)의 출력 A를 통해 헤더 파스 회로(702-1)로 보내진다. 만일 상기 프레임이 데이터 프레임이면, FIFO(702-2)로 보내지고, 멀티플렉서(14)를 통해 마지막에는 사용자 단말기(101)로 전송이 이루어진다. 반면에 제어 프레임은 FIFO(702-2)로 덤프되는데, 여기서 상기 프레임은 편리한 때에 마이크로프로세서에 의해 판독될 수도 있다.As mentioned above, the data received from thedata network 102 through themultiplexer 18 is passed to output A to the HDLC processing circuit (hardware receiver protocol regulator 11), where flags and bit stuffing are removed. The CRC is checked. If the frame is good, it is sent to header parser circuit 702-1 through output A ofmultiplexer 16. If the frame is a data frame, it is sent to the FIFO 702-2, and finally transmitted to theuser terminal 101 through themultiplexer 14. Control frames, on the other hand, are dumped to FIFO 702-2, where the frames may be read by the microprocessor at convenient times.

사용자 단말기(101)로부터 UART(13)를 통해 수신된 데이터는 멀티플렉서(15)의 출력 A를 통해 인터페이스(703)의 헤더 발생회로(703-1)에 보내진다. 고유한 모드 2 헤더는 게산되어 데이터에 부가되고, 인터페이스 회로(704)의 FIFO(704-1)에 배치된다. 상기 메시지가 상기 FIFO의 끝에 도달하면, 멀티플렉서(17)를 통해 하드웨어 송신기 프로토콜 조정기(12)내의 송출 HDLC회로로 전달된다. 서술한 바와 같이, 상기 하드웨어는 CRC 다항식이 계산되어 상기 메시지에 부가되고, 명료성을 위해 비트 스터핑되는 것과 같은 종래 방식으로 작동한다. 그 다음 이것은 플래그 사이에 삽입되고, 멀티플렉서(19)를 통해 통과되며, 데이터 통신망(102)으로 보내진다.The data received from theuser terminal 101 via theUART 13 is sent to the header generation circuit 703-1 of theinterface 703 through the output A of themultiplexer 15. The unique mode 2 header is added to the data and placed in the FIFO 704-1 of theinterface circuit 704. When the message reaches the end of the FIFO, it is passed through themultiplexer 17 to the outgoing HDLC circuit in the hardwaretransmitter protocol coordinator 12. As described, the hardware operates in a conventional manner such that a CRC polynomial is calculated and added to the message and bit stuffed for clarity. It is then inserted between the flags, passed through themultiplexer 19 and sent to thedata network 102.

만일 마이크로프로세서가 데이터 프레임 전송을 필요로하면, 상기 메시지를 FIFO(704-2)로 적재한다.If the microprocessor needs to transmit a data frame, it loads the message into FIFO 704-2.

멀티플렉서(17)를 통해 전송될 다른 데이터가 없으면, 상기 마이크로프로세서로부터의 상기 데이터는 송출 HDLC회로(하드웨어 송신기 프로토콜 조정기 : (2)로 보내지며 여기서 FIFO(704-2)로부터의 데이터와 같은 방법으로 포맷된다.If there is no other data to be transmitted through themultiplexer 17, the data from the microprocessor is sent to the sending HDLC circuit (Hardware Transmitter Protocol Coordinator (2), in the same way as the data from the FIFO 704-2). Is formatted.

그러므로 상기 예에서 나타낸 바와 같이, 또한 전술한 바와 같이, 상기 인터페이스 회로(100)는 마이크로프로세서로부터 어떤 실시간 방해도 없이 하드웨어로 사용자 데이터를 완전하게 조정한다. 마이크로프로세서(10)는 오직 비교적 드물게 발생하는 제어 프레임(EIA 갱신, 핸드쉐이크 메시지등과 같은)처리에만 포함된다. 상기 장치는 단일 마이크로프로세서로 하여금 다수의 다른 인터페이스 회로를 지원하도록 허용한다.Therefore, as shown in the above example, and also as described above, the interface circuit 100 completely adjusts user data in hardware without any real-time interference from the microprocessor. Themicroprocessor 10 is only involved in the processing of relatively rarely occurring control frames (such as EIA updates, handshake messages, etc.). The apparatus allows a single microprocessor to support multiple different interface circuits.

사용자가 자기의 단말기 키보드로부터 ″다이얼링″함으로써 호출을 설정하도록 허용하는 것이 종종 바람직하다. 상기 단말기 다이얼링 기능을 제공하기 위해, 상기 사용자 단말기에서 타이프된 문자는 국부 마이크로프로세서(10)로 향하게 된다. 상기 마이크로프로세서(10)는 제2도에 도시한 구성을 사용하여 상기 사용자 단말기상의 호출 상태 정보와 다이얼 프롬프트(prompts)를 표시한다. 전술한 바와 같이, 상기 구성에 대한 제어는 마이크로프로세서(10)내의 파일이나 혹은 레지스터에 속할 수 있으며, 혹은 외부적으로 마이크로프로세서(10)에 제공될 수 있다. 그러므로 상기 마이크로프로세서(10)는 다음과 같이 멀티플렉서 셋팅함으로써 제3도의 구성에 인터페이스(100)를 동적으로 재구성할 수도 있다. : 멀티플렉서 18=오프(off) : 멀티플렉서 16=돈 캐어(don't care) : 멀티플렉서 14=입력 B : 멀티플렉서 19=오프 : 멀티플렉서 17=돈 캐어 : 멀티플렉서 15=출력 B.It is often desirable to allow a user to set up a call by ″ dialing ″ from his terminal keyboard. To provide the terminal dialing function, characters typed at the user terminal are directed to thelocal microprocessor 10. Themicroprocessor 10 displays call status information and dial prompts on the user terminal using the configuration shown in FIG. As described above, control over the configuration may belong to a file or register in themicroprocessor 10 or may be externally provided to themicroprocessor 10. Therefore, themicroprocessor 10 may dynamically reconfigure the interface 100 in the configuration of FIG. 3 by setting the multiplexer as follows. :Multiplexer 18 = off:multiplexer 16 = don't care:multiplexer 14 = input B:multiplexer 19 = off:multiplexer 17 = money carer:multiplexer 15 = output B.

상기 모드에서 하드웨어 프로토콜 조정기(11),(12)의 HDLC 처리 회로와 멀티플렉서(18),(16),(19),(17)는 사용되지 않는다. 상기 단말기로부터의 데이터는 멀티플렉서(15)의 B측을 통해 FIFO(703-2)로 전달된다. 마이크로프로세서(10)는 FIFO(703-2)(제7도)로부터의 데이터를 판독하고 적합한 동작을 취한다. 상기 마이크로프로세서에 의해 발생된 데이터(사용자 선택, 다이얼 프롬프트, 호출 상태 정보 등의 메뉴와 같은)는 FIFO(701-2, 제7도)에 기록되고, 멀티플렉서(14)와 UART(13)를 통해 단말기(101)로 통과된다.In this mode, the HDLC processing circuits of thehardware protocol regulators 11 and 12 and themultiplexers 18, 16, 19, and 17 are not used. Data from the terminal is delivered to the FIFO 703-2 through the B side of themultiplexer 15.Microprocessor 10 reads data from FIFO 703-2 (FIG. 7) and takes appropriate action. Data generated by the microprocessor (such as a menu of user selections, dial prompts, call status information, etc.) is recorded in the FIFO 701-2 (FIG. 7), and via themultiplexer 14 and theUART 13 Passed toterminal 101.

DMI 모드 2 프로토콜 대신에 DMI 모드 3 프로토콜을 지원하기 위해 전술한 바와 같이 또한 제7도에 도시한 시스템 구성의 개선이 필요하다고 가정하자. 모드 3는 레벨 3에서 X.25 데이터 위상 프로토콜을 더하고, 에러 수정을 위한 재전송과 같은 다수의 추가적인 기능을 제공한다. 상기 더욱 증진된 프로토콜을 지원하기 위해, 모든 데이터가 레벨 3 프로토콜 처리를 위해 마이크로프로세서(10)를 통해 통과되도록 인터페이스가 재구성되어야 한다. 이것을 완성하기 위해 멀티플렉서는 다음에 지시한 바와 같이 셋트된다 : 멀티플렉서 18=출력 A : 멀티플렉서 16=출력 B : 멀티플렉서 14=입력 B : 멀티플렉서 19=입력 A : 멀티플렉서 17=입력 B : 멀티플렉서 15=출력=B.Assume that the system configuration shown in FIG. 7 also needs improvement as described above to support the DMI mode 3 protocol instead of the DMI mode 2 protocol. Mode 3 adds an X.25 data phase protocol at level 3 and provides a number of additional features such as retransmission for error correction. To support the further enhanced protocol, the interface must be reconfigured to allow all data to pass through themicroprocessor 10 for level 3 protocol processing. To accomplish this, the multiplexer is set as indicated below:multiplexer 18 = output A:multiplexer 16 = output B:multiplexer 14 = input B:multiplexer 19 = input A:multiplexer 17 = input B:multiplexer 15 = output = B.

상기와 같이 함으로써 상기 레벨 3 프로토콜이 마이크로프로세서(10)에 의해 소프트웨어로 구현되며, 동시에 상기 레벨 2 기능은 여전히 하드웨어로 실행된다. 언제라도, 마이크로프로세서(10)는 상기 모드중 어느 하나로 복귀하여 인터페이스를 구성할 수 있다.By doing so, the level 3 protocol is implemented in software by themicroprocessor 10, while at the same time the level 2 functionality is still implemented in hardware. At any time, themicroprocessor 10 may return to any of the modes to configure the interface.

상기 인터페이스 구성은 하드웨어 구현의 특성인 고처리율과, 소프트웨어 구현의 특성인 융통성을 모두 제공하는 경제적인 구현을 허용한다. 또한 소프트웨어제어하에서 언제라도 인터페이스을 동적으로 구성하는 융통성을 제공하고, 새로운 프로토콜이 오직 소프트웨어변화로서 지원되도록 허용한다.The interface configuration allows for an economical implementation that provides both high throughput, a characteristic of a hardware implementation, and flexibility, a characteristic of a software implementation. It also provides the flexibility to dynamically configure the interface at any time under software control, allowing new protocols to be supported only as software changes.

데이터의 특정 긴급 요구에 따라, 인터페이스를 통해 다양한 전송 경로를 고려한 융통성 있는 데이터 프로토콜 조정기 인터페이스를 설명하였다. 상기 실시예는 상기와 동일하거나 혹은 비슷한 결과를 완성하는데 사용될 수 있는 몇가지중 하나에 불과하므로, 본 발명의 특허청구범위 및 정신을 침해하지 않고 본 회로 구성을 재구성하거나 혹은 변형할 수 있다.According to the specific urgent needs of the data, we described a flexible data protocol coordinator interface that takes into account various transmission paths through the interface. The embodiment is only one of several that can be used to complete the same or similar results as above, and thus, the circuit configuration can be reconfigured or modified without infringing on the claims and spirit of the present invention.

부가적으로, 단말기가 회로망에 접속되어 도시되어 있지만, 상기 인터페이스 회로는 전화, 단말기, 개인용 컴퓨터, 모뎀, 이나 혹은 주프레임 컴퓨터를 포함하여 어떤 통신 장치 사이에서도 작동이 가능하다는 것이 지적되어야 한다. 도시된 실시예에서, 단말기는 전형적으로 스위칭 회로망을 통해 주컴퓨터와 통신하게 된다. 상기 주컴퓨터는 상기 회로망에 직접 접속되거나 혹은 유사한 인터페이스 회로를 통해 통신 라인상에 접속될 수 있게 된다. 또한 상기 하드웨어 조정기는 단일 유니트나 혹은 다중 유니트가 될 수도 있으며, 내부에서 소프트웨어나 혹은 펌웨어에 의해 제어될 수 있다.Additionally, although the terminal is shown connected to the network, it should be pointed out that the interface circuit can operate between any communication device, including a telephone, terminal, personal computer, modem, or mainframe computer. In the illustrated embodiment, the terminal is typically in communication with the host computer via a switching network. The host computer can be connected directly to the network or on a communication line via a similar interface circuit. The hardware controller can also be a single unit or multiple units, and can be controlled internally by software or firmware.

Claims (17)

Translated fromKorean

통신 시스템과 통신 장치사이의 통신 매체상에서 데이터의 흐름을 제어하기에 적합한 인터페이스이며, 상기 통신 시스템과 최소한 하나의 통신 장치사이에 삽입하기 위한 인터페이스 회로에 있어서, 상기 인터페이스 회로는 상기 통신 시스템이나 혹은 상기 통신장치로부터 데이터를 수용하고, 상기 통신 매체를 따라 전송하기 위해 적합한 소정의 방법으로 상기 데이터를 적응시키기 위한 제1장치이며, 상기 제1장치 내부로부터의 고정 제어하에서 작동하는 제1장치와 상기 통신 시스템이나 혹은 상기 통신 장치로부터 데이터를 수용하고, 상기 데이터에 대해 조작을 실행하기 위한 제2장치 및; 상기 데이터가 상기 제1 및 제2장치 사이에서 직렬로 상기 인터페이스 회로를 통해 흐르거나 혹은 상기 제1 및 제2장치에 대해 병렬로 흐로거나 또한 상기 제1 및 제2장치중 어느 하나를 통해 혹은 다른 것을 통해 배타적으로 흐로도록 하며, 언제라도 직렬, 병렬 혹은 배타적 구성중 어느 하나가 지시 장치에 의해 설정될 수 있도록 상기 제1 및 제2장치로 상기 데이터의 흐름을 융통성 있게 지시하기 위한 지시장치를 구비하는 것을 특징으로 하는 인터페이스 회로.An interface suitable for controlling the flow of data on a communication medium between a communication system and a communication device, the interface circuit for inserting between the communication system and at least one communication device, wherein the interface circuit is the communication system or the A first device for adapting the data in a predetermined manner suitable for receiving data from a communication device and transmitting it along the communication medium, the communication with a first device operating under fixed control from within the first device A second device for receiving data from a system or the communication device and performing an operation on the data; The data flows through the interface circuit in series between the first and second devices, or in parallel to the first and second devices, or through any one of the first and second devices or other And an indication device for flexibly directing the flow of data to the first and second devices so that any one of serial, parallel or exclusive configurations can be set by the indicating device at any time. Interface circuit characterized in that.제1항에 있어서, 상기 지시장치는 상기 제2장치에 의해 제어되는 것을 특징으로 하는 인터페이스 회로.The interface circuit according to claim 1, wherein said indicating device is controlled by said second device.제1항에 있어서, 상기 지시장치는 상기 제1장치, 상기 제2장치, 상기 통신 장치 및 상기 시스템 사이에서 상기 통신 정보 데이터를 지시하기 위해 상기 제2장치로부터의 신호의 제어하에서 작동하는 다수의 멀티플렉서 회로인 것을 특징으로 하는 인터페이스 회로.2. The apparatus of claim 1, wherein the pointing device operates under the control of a signal from the second device to direct the communication information data between the first device, the second device, the communication device and the system. Interface circuit characterized in that the multiplexer circuit.제1항에 있어서, 상기 제1장치는 상기 시스템으로의 통신 정보 흐름을 제어하기 위한 제3장치와 상기 통신 장치로의 통신 정보 흐름을 제어하기 위한 제4장치를 포함하며, 상기 지시장치는 상기 제3장치와 제4장치 및 상기 제2장치를 상호 접속하고, 다수의 위치로부터 혹은 다수의 위치로 정보를 통과시킬 수 있는 다수의 스위치를 포함하며, 상기 제1장치, 상기 제2장치, 상기 시스템 및 상기 통신 장치사이에서 상기 통신 정보의 흐름을 제어하기 위해 상기 제2장치에 의해 제어되는 장치를 포함하는 것을 특징으로 하는 인터페이스 회로.The apparatus of claim 1, wherein the first apparatus comprises a third apparatus for controlling the flow of communication information to the system and a fourth apparatus for controlling the flow of communication information to the communication device. A plurality of switches interconnecting a third device, a fourth device, and the second device, and capable of passing information to or from a plurality of locations; wherein the first device, the second device, and the And a device controlled by the second device for controlling the flow of communication information between a system and the communication device.제1항에 있어서, 상기 제2장치는 통신 장치로부터 직렬 통신 정보를 수신하도록 작동 가능하고, 또한 통신 장치로부터 병렬 포맷으로 통신정보를 수신하도록 작동 가능한 것을 특징으로는 인터페이스 회로.The interface circuit of claim 1, wherein the second device is operable to receive serial communication information from a communication device, and further operable to receive communication information from the communication device in a parallel format.제5항에 있어서, 상기 인터페이스 회로는 상기 인터페이스를 통해 데이터 흐름을 제어하기 위해 상기 제2장치로부터의 신호 제어하에서 작동가능한 장치를 더 구비하며, 상기 장치는 통신 장치로부터 병렬 포맷으로 수신된 데이터를 직렬 포맷 데이터로 변환하기 위한 장치를 포함하는 것을 특징으로 하는 인터페이스 회로.6. The apparatus of claim 5, wherein the interface circuit further comprises a device operable under signal control from the second device to control data flow through the interface, the device receiving data received in parallel format from a communication device. And an apparatus for converting the serial format data.제2항에 있어서, 상기 제2장치는 상기 인터페이스 회로의 외부 신호로부터 제어가능한 것을 특징으로 하는 인터페이스 회로.3. The interface circuit of claim 2, wherein the second device is controllable from an external signal of the interface circuit.통신 장치 사이에 사용하기 위한 데이터 조정 프로토콜 회로에 있어서, 상기 데이터 조정 프로토콜 회로는 통신 장치가 제1장치의 내부에서 제어되는 일련의 규정하에서 미리 설정된 방식으로 상기 데이터상에 작동가능하며, 다른 통신 장치로 전달하기에 적당한 포맷으로 하나의 통신 장치로부터 수신된 데이터를 변형하고 감시하기 위한 제1장치와, 제2장치 내부에 속해 있는 소포트웨어의 제어하에서 상기 데이터에 대해 작동가능한 하나 혹은 그 이상의 통신 장치로부터 수신된 데이터에 대해 동작을 취하고 감시하기 위한 제2장치 및, 상기 제2장치에 의해 제어되어, 상기 제 1장치와, 제2장치 및 상기 통신 장치 사이에서 상기 데이터를 지시하기 위한 장치를 구비하는 것을 특징으로 하는 데이터 조정 프로토콜 회로.A data coordination protocol circuit for use between communication devices, the data coordination protocol circuit being operable on the data in a preset manner under a set of regulations in which the communication device is controlled inside the first device, and other communication devices. A first device for modifying and monitoring data received from one communication device in a format suitable for delivery to the device, and one or more communication devices operable to the data under control of software belonging to the second device. And a second device for taking an action and monitoring the data received from the device, and a device controlled by the second device to direct the data between the first device, the second device, and the communication device. And a data adjustment protocol circuit.제8항에 있어서, 상기 지시하기 위한 장치는 상기 데이터 조정 프로토콜 회로를 통해 데이터 흐름을 제어하기 위해 작동 가능하며 상기 제2장치로부터의 신호로 제어되는 다수의 스위치를 포함하는 것을 특징으로 하는 데이터 조정 프로토콜 회로.9. The apparatus of claim 8, wherein the indicating device comprises a plurality of switches operable to control data flow through the data adjustment protocol circuitry and controlled by signals from the second device. Protocol circuitry.제9항에 있어서, 상기 스위치는 상기 제1 및 제 2장치에 병렬 혹은 직렬로 데이터를 전송하도록 작동 가능하며, 또한 상기 제1 및 제2장치 둘다 혹은 둘중 하나에 데이터 흐름을 제외하도록 작동 가능한 것을 특징으로 하는 데이터 조정 프로토콜 회로.10. The device of claim 9, wherein the switch is operable to transmit data in parallel or in series to the first and second devices, and also to exclude data flow to both or one of the first and second devices. A data adjustment protocol circuit.제8항에 있어서, 상기 제2장치는 외부적으로 프로그램 가능한 것을 특징으로 하는 데이터 조정 프로토콜 회로.9. The data adjustment protocol circuit of claim 8, wherein said second device is externally programmable.인터페이스 회로가 많은 양의 고정 처리 및 프로그램 가능 처리로 데이터를 처리하기 위해 동적으로 구성될 수도 있도록 융통성 있는 방법으로 데이터 프로토콜을 처리하기 위한 인터페이스 회로에 있어서, 상기 인터페이스 회로는 다수의 고정 처리 장치와 프로그램 가능한 처리 장치 및 데이터가 상기 고정 처리 장치나 혹은 상기 프로그램 가능한 처리 장치에 의해 배타적으로 처리되도록 허용하거나 또한 상기 고정 및 프로그램 가능한 처리 장치의 결합에 의해 처리되도록 허용하는 장치를 포함하여, 상기 고정 처리 장치와 상기 프로그램 가능한 처리 장치 사이에서 데이터 흐름을 동적으로 제어하기 위한 장치를 포함하는 것을 특징으로 하는 인터페이스 회로.An interface circuit for processing a data protocol in a flexible manner such that the interface circuit may be dynamically configured to process data with a large amount of fixed and programmable processing, the interface circuit comprising a plurality of fixed processing devices and programs. The fixed processing device, including a processing device and a device which allows data to be processed exclusively by the fixed processing device or the programmable processing device or by a combination of the fixed and programmable processing devices. And a device for dynamically controlling data flow between the programmable processing device.제12항에 있어서, 상기 제어 장치는 상기 인터페이스 회로의 외부에서 인가되는 신호에 응답하여 작동 가능한 것을 특징으로 하는 인터페이스 회로.13. The interface circuit of claim 12, wherein the control device is operable in response to a signal applied externally of the interface circuit.제12항에 있어서, 상기 제어장치는 상기 프로그램 가능한 처리 장치내에 기억된 프로그램에 응답하여 작동되는 것을 특징으로 하는 인터페이스 회로.13. The interface circuit of claim 12, wherein the control device operates in response to a program stored in the programmable processing device.제12항에 있어서, 상기 제어 장치는 내부 프로그램 기억 장치를 포함하며, 상기 내부 기억 장치내에 기억된 프로그램 목록 및 상기 데이터 목록에 응답하여 공동으로 작동하는 장치를 포함하는 것을 특징으로 하는 인터페이스 회로.13. The interface circuit of claim 12, wherein the control device includes an internal program storage device, and includes a device operatively cooperatively responsive to the program list and the data list stored in the internal storage device.제12항에 있어서, 송신장치로부터 데이터를 수신하기 위한 입력 장치와, 수신 장치로부터 데이터를 전송하기 위한 출력장치를 더 구비하며, 상기 제어장치는 상기 입력 장치와 상기 고정 처리장치 및 상기 프로그램 가능한 처리 장치 사이에 접속된 멀티플렉스 회로를 포함하며, 상기 출력장치와 상기 고정 처리 장치 및 상기 프로그램 가능한 처리 장치 사이에 접속된 멀티플렉스 회로를 포함하는 것을 특징으로 하는 인터페이스 회로.13. The apparatus of claim 12, further comprising an input device for receiving data from the transmitting device and an output device for transmitting data from the receiving device, wherein the control device comprises the input device, the fixed processing device and the programmable processing. And a multiplex circuit connected between the devices, the multiplex circuit being connected between the output device and the fixed processing device and the programmable processing device.제12항에 있어서, 상기 회로를 통한 데이터의 흐름은 양방향성이며, 상기 제어장치는 각 방향에 대해 고정 및 프로그램 가능한 처리 장치의 다른 결합으로 상기 회로를 통한 각 방향으로의 데이터 흐름을 제어 하도록 작동 가능한 것을 특징으로 하는 인터페이스 회로.13. The method of claim 12, wherein the flow of data through the circuit is bidirectional and the controller is operable to control data flow in each direction through the circuit with another combination of fixed and programmable processing devices for each direction. Interface circuit characterized in that.

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