본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 상세하게는 크로스 포인트 구조의 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a variable resistance memory device and a method for manufacturing the same, and more particularly, to a variable resistance memory device having a cross-point structure and a method for manufacturing the same.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.Recently, with the spread of portable digital devices and the increasing need to store digital data, interest in nonvolatile memory devices that do not lose stored data even when power is turned off is increasing.
반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.As semiconductor devices, flash memory devices are widely used because they can be manufactured at low cost based on silicon processes, such as DRAM memory devices. However, flash memory devices have the disadvantages of having relatively low integration, slow operation speed, and requiring relatively high voltage for data storage compared to DRAM memory devices, which are volatile memory devices.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다. 특히, 자기 메모리 소자는 고속 동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.To overcome the shortcomings of such flash memory devices, various next-generation semiconductor devices such as phase changeable RAM (PRAM), magnetic RAM (MRAM), and resistance changeable RAM (RRAM) have been proposed. Such next-generation nonvolatile memory devices can operate at relatively low voltages and have fast access times, which significantly offsets the shortcomings of flash memory devices. In particular, magnetic memory devices are attracting attention as next-generation memories because they can have high-speed operation and/or non-volatility characteristics.
전자 산업이 고도로 발전함에 따라, 자기 메모리 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.As the electronics industry advances, the demand for high integration and/or low power consumption of magnetic memory devices is increasing. Accordingly, many studies are being conducted to meet these demands.
본원의 배경이 되는 기술은 공개특허 제10-2020-0022567호에 개시되어 있다.The background technology of this application is disclosed in Patent Publication No. 10-2020-0022567.
본 발명에서 해결하고자 하는 기술적 과제는, 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자 및 그의 제조 방법을 제공하는데 있다.The technical problem to be solved by the present invention is to provide a variable resistance memory device with improved electrical characteristics and reliability and a method for manufacturing the same.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고, 상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 차례로 적층된 하부 전극, 스위칭 패턴, 중간 전극, 가변 저항 패턴 및 상부 전극을 포함하되, 상기 가변 저항 패턴은 페로브스카이트(perovskite) 계열의 물질 또는 전이금속 산화물을 포함하고, 상기 가변 저항 패턴은 그의 일 측벽에 인접한 영역에 형성된 산소 음이온 강화 영역을 포함한다.According to embodiments of the present invention for achieving the above object, a variable resistance memory device includes: first conductive lines extending in a first direction; second conductive lines extending in a second direction intersecting the first direction; and memory cells respectively provided at intersections between the first conductive lines and the second conductive lines, each of the memory cells including a lower electrode, a switching pattern, a middle electrode, a variable resistance pattern, and an upper electrode sequentially stacked between corresponding first conductive lines and second conductive lines, wherein the variable resistance pattern includes a perovskite series material or a transition metal oxide, and the variable resistance pattern includes an oxygen anion enrichment region formed in a region adjacent to one sidewall thereof.
일 실시예에 따르면, 상기 산소 음이온 강화 영역은 전자 및 비활성 기체를 이용한 경사 이온 주입 공정을 통해 상기 가변 저항 패턴의 일 측벽으로 전자를 주입하여 형성된 영역이고, 상기 산소 음이온 강화 영역은 상기 가변 저항 패턴 내 다른 영역보다 높은 산소 음이온 농도를 가질 수 있다.According to one embodiment, the oxygen anion-enhanced region is a region formed by injecting electrons into one sidewall of the variable resistance pattern through a gradient ion implantation process using electrons and an inert gas, and the oxygen anion-enhanced region can have a higher oxygen anion concentration than other regions within the variable resistance pattern.
일 실시예에 따르면, 상기 비활성 기체는 아르곤(Ar)을 이용하고, 상기 경사 이온 주입 공정은 상기 가변 저항 패턴의 일 측벽을 타겟으로 상기 기판에 수직한 제3 방향에 대해 25°내지 40°로 틸트된 각도에서 실시될 수 있다.According to one embodiment, the inert gas may be argon (Ar), and the tilted ion implantation process may be performed at an angle tilted by 25° to 40° with respect to a third direction perpendicular to the substrate, targeting one sidewall of the variable resistance pattern.
본 발명의 실시예들에 따르면, 가변 저항 패턴의 내부에 산소 음이온 강화 영역이 형성됨에 따라, 가변 저항 패턴이 풍부한 산소 음이온을 가져 내구성이 향상될 수 있고, 가변 저항 패턴 내에 산소 공공 이온의 농도 차이가 생겨 스위칭 산포가 좋아질 수 있다.According to embodiments of the present invention, since an oxygen anion-enhanced region is formed inside a variable resistance pattern, the variable resistance pattern can have abundant oxygen anions, thereby improving durability, and a difference in the concentration of oxygen vacancies within the variable resistance pattern can be created, thereby improving switching distribution.
결과적으로, 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자의 제공이 가능할 수 있다.As a result, it may be possible to provide a variable resistance memory device with improved electrical characteristics and reliability.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 다른 가변 저항 메모리 소자를 나타내는 도면들로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5a 내지 도 8a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다.
도 5b 내지 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 II-II' 선에 대응하는 단면도들이다.
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.FIG. 1 is a perspective view schematically illustrating a variable resistance memory element according to embodiments of the present invention.
FIG. 2 is a plan view showing a variable resistance memory element according to one embodiment of the present invention.
Figures 3a and 3b are cross-sectional views taken along lines I-I' and II-II' of Figure 2, respectively.
FIGS. 4A and 4B are cross-sectional views taken along lines I-I' and II-II' of FIG. 2, respectively, showing a variable resistance memory element according to another embodiment of the present invention.
FIGS. 5A to 8A are drawings for explaining a method for manufacturing a variable resistance memory element according to one embodiment of the present invention, and are cross-sectional views corresponding to line II' of FIG. 2.
FIGS. 5b to 8b are drawings for explaining a method for manufacturing a variable resistance memory element according to one embodiment of the present invention, and are cross-sectional views corresponding to line II-II' of FIG. 2.
FIGS. 9A and 9B are drawings for explaining a method for manufacturing a variable resistance memory element according to another embodiment of the present invention, and are cross-sectional views taken along lines I-I' and II-II' of FIG. 2, respectively.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.The advantages and features of the present invention, and the methods for achieving them, will become clearer with reference to the embodiments described in detail below together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the present embodiments are provided only to make the disclosure of the present invention complete and to fully inform those skilled in the art of the scope of the invention, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.In this specification, when it is said that an element is “on” another element, this includes not only cases where the element is in contact with the other element, but also cases where another element exists between the two elements. Also, in this specification, when it is said that a part “includes” a certain element, this does not mean that the other element is excluded, but rather that the other element can be included, unless otherwise specifically stated.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.The terms “about,” “substantially,” and the like, as used throughout this specification, are used in a meaning that is at or near the numerical value when manufacturing and material tolerances inherent in the meanings referred to are presented, and are used to prevent unscrupulous infringers from unfairly exploiting the disclosure, which states precise or absolute values to aid understanding of this specification.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.FIG. 1 is a perspective view schematically illustrating a variable resistance memory element according to embodiments of the present invention.
도 1을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 실시예에서 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다. 메모리 셀 스택(MCA)은 복수 개로 제공되어 수직 적층될 수 있다.Referring to FIG. 1, first conductive lines (CL1) extending in a first direction (D1) and second conductive lines (CL2) extending in a second direction (D2) intersecting the first direction (D1) may be provided. The second conductive lines (CL2) may be spaced apart from the first conductive lines (CL1) along a third direction (D3) perpendicular to the first direction (D1) and the second direction (D2). A memory cell stack (MCA) may be provided between the first conductive lines (CL1) and the second conductive lines (CL2). The memory cell stack (MCA) may include memory cells (MC) provided at each of the intersections of the first conductive lines (CL1) and the second conductive lines (CL2). The memory cells (MC) may be arranged two-dimensionally to form rows and columns. Although one memory cell stack (MCA) is illustrated in the present embodiment, embodiments of the present invention are not limited thereto. Memory cell stacks (MCAs) can be provided in multiples and stacked vertically.
메모리 셀들(MC)의 각각은 스위칭 패턴(SW) 및 가변 저항 패턴(VR)을 포함할 수 있다. 스위칭 패턴(SW) 및 가변 저항 패턴(VR)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다.Each of the memory cells (MC) may include a switching pattern (SW) and a variable resistance pattern (VR). The switching pattern (SW) and the variable resistance pattern (VR) may be connected in series with each other between a pair of conductive lines (CL1, CL2) connected thereto.
일 예로, 메모리 셀들(MC)의 각각에 포함된 스위칭 패턴(SW) 및 가변 저항 패턴(VR)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 여기서, 제1 도전 라인(CL1)은 워드 라인(word line) 이고, 제2 도전 라인(CL2)은 비트 라인(bit line)이거나 혹은 그 반대일 수 있다. 또한, 도 1에는 스위칭 패턴(SW) 위에 가변 저항 패턴(VR) 이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.For example, a switching pattern (SW) and a variable resistance pattern (VR) included in each of the memory cells (MC) may be connected in series with each other between a corresponding first conductive line (CL1) and a corresponding second conductive line (CL2). Here, the first conductive line (CL1) may be a word line, and the second conductive line (CL2) may be a bit line, or vice versa. In addition, although FIG. 1 illustrates that the variable resistance pattern (VR) is provided on the switching pattern (SW), embodiments of the present invention are not limited thereto.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)을 통해 메모리 셀(MC)의 가변 저항 패턴(VR)에 전압이 인가되어 가변 저항 패턴(VR)에 전류가 흐를 수 있으며, 인가되는 전압에 따라 선택된 메모리 셀(MC)의 가변 저항 패턴(VR)의 저항이 변화될 수 있다.Voltage is applied to the variable resistance pattern (VR) of the memory cell (MC) through the first challenge line (CL1) and the second challenge line (CL2), so that current can flow through the variable resistance pattern (VR), and the resistance of the variable resistance pattern (VR) of the selected memory cell (MC) can change depending on the applied voltage.
가변 저항 패턴(VR)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.According to the change in resistance of the variable resistance pattern (VR), the memory cell (MC) can store digital information such as "0" or "1", and the digital information can be erased from the memory cell (MC). For example, data can be written in the memory cell (MC) in a high resistance state "0" and a low resistance state "1". Here, writing from the high resistance state "0" to the low resistance state "1" can be called a "set operation", and writing from the low resistance state "1" to the high resistance state "0" can be called a "reset operation". However, the memory cell (MC) according to the embodiments of the present invention is not limited to the digital information of the high resistance state "0" and the low resistance state "1" exemplified above, and can store various resistance states.
일 예로, 가변 저항 패턴(VR)는 전이금속 산화물층을 포함할 수 있으며, 이 경우 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항 패턴(VR) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항 패턴(VR)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항 패턴(VR)는 높은 저항 값을 가질 수 있다. 이러한 가변 저항 패턴(VR)의 저항 값 차이를 이용하여 가변 저항 메모리 소자는 데이터를 저장할 수 있다.For example, the variable resistance pattern (VR) may include a transition metal oxide layer, in which case at least one electrical passage may be created or destroyed within the variable resistance pattern (VR) by a program operation. When the electrical passage is created, the variable resistance pattern (VR) may have a low resistance value, and when the electrical passage is destroyed, the variable resistance pattern (VR) may have a high resistance value. By utilizing the difference in resistance values of the variable resistance pattern (VR), the variable resistance memory element may store data.
스위칭 패턴(SW)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 본 발명에서, 스위칭 패턴(SW)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 선택 소자일 수 있다. 즉, 스위칭 패턴(SW)은 스위칭 패턴(SW)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 스위칭 패턴(SW)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 패턴(SW)은 고저항 상태에 있고, 스위칭 패턴(SW)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 스위칭 패턴(SW)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 패턴(SW)은 고저항 상태로 변화될 수 있다.The switching pattern (SW) may be a current control element capable of controlling the flow of current. In the present invention, the switching pattern (SW) may be a selection element having an ovonic threshold switching (OTS) characteristic. That is, the switching pattern (SW) may include a material having an ovonic threshold switching characteristic in which resistance may change depending on the magnitude of a voltage applied to both ends of the switching pattern (SW). Accordingly, when a voltage smaller than the threshold voltage is applied to the switching pattern (SW), the switching pattern (SW) is in a high resistance state, and when a voltage larger than the threshold voltage is applied to the switching pattern (SW), it is in a low resistance state and current starts to flow. In addition, when the current flowing through the switching pattern (SW) becomes smaller than the holding current, the switching pattern (SW) may change to a high resistance state.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 제1 도전 라인(CL1)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.Any memory cell (MC) can be addressed by selecting a first challenge line (CL1) and a second challenge line (CL2), and by applying a predetermined signal between the first challenge line (CL1) and the second challenge line (CL2), the memory cell (MC) is programmed, and by measuring a current value through the first challenge line (CL1), information according to the resistance value of a variable resistor constituting the corresponding memory cell (MC) can be read.
이하 도 2, 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명한다.Referring to FIGS. 2, 3a, and 3b below, a variable resistance memory device according to one embodiment of the present invention will be described.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 4a 및 도 4b는 본 발명의 다른 실시예에 다른 가변 저항 메모리 소자를 나타내는 도면들로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.FIG. 2 is a plan view showing a variable resistance memory element according to one embodiment of the present invention. FIGS. 3a and 3b are cross-sectional views taken along lines I-I' and II-II' of FIG. 2, respectively. FIGS. 4a and 4b are drawings showing a variable resistance memory element according to another embodiment of the present invention, and are cross-sectional views taken along lines I-I' and II-II' of FIG. 2, respectively.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)이 차례로 제공될 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다.Referring to FIGS. 2, 3A, and 3B, first conductive lines (CL1) and second conductive lines (CL2) may be sequentially provided on a substrate (100). The first conductive lines (CL1) may extend in a first direction (D1) substantially parallel to a top surface of the substrate (100) and may be spaced apart from each other in a second direction (D2) substantially parallel to the top surface of the substrate (100) and intersecting the first direction (D1). The second conductive lines (CL2) may extend in the second direction (D2) and be spaced apart from each other in the first direction (D1). The first conductive lines (CL1) and the second conductive lines (CL2) may be spaced apart from each other in a third direction (D3) perpendicular to the top surface of the substrate (100).
기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.The substrate (100) may include a semiconductor substrate, such as a Si substrate, a Ge substrate, a Si-Ge substrate, a Silicon-on-Insulator (SOI) substrate, a Germanium-On-Insulator (GOI) substrate, etc. The substrate (100) may also include a III-V group compound, such as InP, GaP, GaAs, GaSb, etc. Meanwhile, although not shown, a p-type or n-type impurity may be injected into the upper portion of the substrate (100) to form a well.
제1 및 제2 도전 라인들(CL1, CL2)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.Each of the first and second challenge lines (CL1, CL2) may include a metal (e.g., copper, tungsten, or aluminum) and/or a metal nitride (e.g., tantalum nitride, titanium nitride, or tungsten nitride).
제1 도전 라인들(CL1) 사이에는 제1 절연 패턴들(102)이 배치될 수 있다. 제1 절연 패턴들(102)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.First insulating patterns (102) may be arranged between the first challenge lines (CL1). The first insulating patterns (102) may be formed of a silicon oxide film, a silicon nitride film, or a combination thereof.
도시하지는 않았지만, 기판(100) 상에 절연막(미도시)이 개재될 수 있다. 이 경우, 제1 도전 라인(CL1)은 상기 절연막 상에 형성될 수 있다. 또한, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시안됨)이 기판(100) 상에 형성될 수 있다.Although not illustrated, an insulating film (not illustrated) may be interposed on the substrate (100). In this case, the first conductive line (CL1) may be formed on the insulating film. In addition, a peripheral circuit (not illustrated) including a transistor, a contact, a wiring, etc. may be formed on the substrate (100). In addition, a lower insulating film (not illustrated) that at least partially covers the peripheral circuit may be formed on the substrate (100).
메모리 셀들(MC)이 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA, 도 1 참조)을 구성할 수 있다.Memory cells (MC) may be arranged between first conductive lines (CL1) and second conductive lines (CL2), and may be respectively positioned at intersections of the first conductive lines (CL1) and second conductive lines (CL2). The memory cells (MC) may be two-dimensionally arranged along the first direction (D1) and the second direction (D2). The memory cells (MC) may form one memory cell stack (MCA, see FIG. 1).
메모리 셀들(MC)의 각각은 차례로 적층된 하부 전극(112), 스위칭 패턴(122), 중간 전극(132), 가변 저항 패턴(142) 및 상부 전극(152)을 포함할 수 있으며, 이들의 적층 구조물은 그에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 직렬로 연결될 수 있다. 본 실시예에서, 제1 및 제2 도전 라인들(CL1, CL2), 스위칭 패턴(122) 및 가변 저항 패턴(142)은 도 1의 제1 및 제2 도전 라인들(CL1, CL2), 스위칭 패턴(SW) 및 가변 저항 패턴(VR)에 대응될 수 있다.Each of the memory cells (MC) may include a lower electrode (112), a switching pattern (122), a middle electrode (132), a variable resistance pattern (142), and an upper electrode (152) that are sequentially stacked, and the stacked structure thereof may be connected in series between a pair of conductive lines (CL1, CL2) connected thereto. In the present embodiment, the first and second conductive lines (CL1, CL2), the switching pattern (122), and the variable resistance pattern (142) may correspond to the first and second conductive lines (CL1, CL2), the switching pattern (SW), and the variable resistance pattern (VR) of FIG. 1.
하부 전극(112)은 제1 도전 라인(CL1)과 접하고, 상부 전극(152)은 제2 도전 라인(CL2)과 접할 수 있다. 하부 전극(112) 및 상부 전극(152)의 각각은 Ir, Ru, Pd, Au, Pt 와 같은 귀금속이나 IrO2 와 같은 금속산화물, W, Ni, Al, Ti, Ta, TiN, TiW, TaN 과 같은 비귀금속 또는 IZO, ITO 와 같은 도전성 산화물로 형성될 수 있다. 하부 전극(112) 및 상부 전극(152)의 각각은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 하부 전극(112)과 상부 전극(152)은 서로 동일하거나, 서로 다른 물질로 이루어질 수 있다.The lower electrode (112) may be in contact with the first conductive line (CL1), and the upper electrode (152) may be in contact with the second conductive line (CL2). Each of the lower electrode (112) and the upper electrode (152) may be formed of a noble metal such as Ir, Ru, Pd, Au, Pt, a metal oxide such as IrO2, a non-noble metal such as W, Ni, Al, Ti, Ta, TiN, TiW, TaN, or a conductive oxide such as IZO or ITO. Each of the lower electrode (112) and the upper electrode (152) may be formed through a physical vapor deposition (PVD) process, a sputtering process, or a chemical vapor deposition (CVD) process, but the present invention is not limited thereto. In addition, the lower electrode (112) and the upper electrode (152) may be formed of the same or different materials.
하부 전극(110) 상에 스위칭 패턴(122)이 구비될 수 있다. 스위칭 패턴(122)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 선택 소자로서, 스위치 역할을 할 수 있다.A switching pattern (122) may be provided on the lower electrode (110). The switching pattern (122) is a selection element having ovonic threshold switching (OTS) characteristics and may function as a switch.
일 실시예에 있어서, 스위칭 패턴(120)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 스위칭 패턴(120)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.In one embodiment, the switching pattern (120) may include a chalcogenide material. The chalcogenide material may include a compound in which at least one of the chalcogen elements Te and Se is combined with at least one of Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P. For example, the chalcogenide material may include at least one of AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, and GeAsBiSe. According to some embodiments, the switching pattern (120) may further include an impurity (for example, at least one of C, N, B, and O).
가변 저항 패턴(142)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치일 수 있다.The variable resistance pattern (142) may include a material whose electrical resistance changes due to oxygen vacancy or oxygen movement, and accordingly, the variable resistance memory element may be a resistive random access memory (ReRAM) device.
일 예로, 가변 저항 패턴(144)은 페로브스카이트(perovskite) 계열의 물질 또는 전이금속 산화물을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다. 상기 전이금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 들 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.For example, the variable resistance pattern (144) may include a perovskite series material or a transition metal oxide. Examples of the perovskite series material include STO (SrTiO3), BTO (BaTiO3), PCMO (Pr1-XCaXMnO3), etc. Examples of the transition metal oxide include titanium oxide (TiOx), zirconium oxide (ZrOx), aluminum oxide (AlOx), hafnium oxide (HfOx), tantalum oxide (TaOx), niobium oxide (NbOx), cobalt oxide (CoOx), tungsten oxide (WOx), lanthanum oxide (LaOx), zinc oxide (ZnOx), etc. These may be used alone or in combination of two or more.
가변 저항 패턴(144)은 상술한 물질을 포함하는 단일 막 구조를 갖거나, 혹은 복수 개의 막이 적층된 복합막 구조를 가질 수 있다.The variable resistance pattern (144) may have a single film structure including the material described above, or may have a composite film structure in which multiple films are laminated.
본 발명의 실시예들에 따르면, 가변 저항 패턴(144)은 그의 일 측벽에 인접한 영역에 형성된 산소 음이온 강화 영역(145)을 포함할 수 있다. 산소 음이온 강화 영역(145)은 가변 저항 패턴(144) 내 다른 영역보다 산소 음이온의 농도가 높은 영역에 해당될 수 있다.According to embodiments of the present invention, the variable resistance pattern (144) may include an oxygen anion enrichment region (145) formed in a region adjacent to one sidewall thereof. The oxygen anion enrichment region (145) may correspond to a region having a higher concentration of oxygen anions than other regions within the variable resistance pattern (144).
산소 음이온 강화 영역(145)은 전자 및 비활성 기체를 이용한 경사 이온 주입 공정을 통해 가변 저항 패턴(144)의 일 측벽으로 전자를 주입하여 형성될 수 있다. 가변 저항 패턴(144) 내로 주입된 전자는 가변 저항 패턴(144) 내의 산화물과 반응하여 산소 음이온을 형성할 수 있으며, 이 때 비활성 기체는 이온빔을 생성시켜 전자를 이동시키는 캐리어 역할을 할 수 있다. 비활성 기체로는 예컨대, 아르곤(Ar)을 이용할 수 있다.The oxygen anion-enhanced region (145) can be formed by injecting electrons into one sidewall of the variable resistance pattern (144) through a gradient ion injection process using electrons and an inert gas. The electrons injected into the variable resistance pattern (144) can react with oxides in the variable resistance pattern (144) to form oxygen anions, and at this time, the inert gas can act as a carrier that moves the electrons by generating an ion beam. For example, argon (Ar) can be used as the inert gas.
일 실시예에 따르면, 도 3a 및 도 3b에 도시된 바와 같이, 가변 저항 패턴(142)의 제1 방향(D1) 및/또는 제2 방향(D2)의 일 측벽에 인접한 영역에 산소 음이온 강화 영역(145)이 형성될 수 있다.According to one embodiment, as illustrated in FIGS. 3A and 3B , an oxygen anion-enhanced region (145) may be formed in a region adjacent to one sidewall of the variable resistance pattern (142) in the first direction (D1) and/or the second direction (D2).
다른 실시예에 따르면, 도 4a 및 도 4b에 도시된 바와 같이, 가변 저항 패턴(142)의 둘레를 따라 제1 방향(D1) 및 제2 방향(D2)의 양 측벽에 인접한 영역에 산소 음이온 강화 영역(145)이 형성될 수 있다.According to another embodiment, as illustrated in FIGS. 4a and 4b, an oxygen anion-enhanced region (145) may be formed in an area adjacent to both side walls in the first direction (D1) and the second direction (D2) along the periphery of the variable resistance pattern (142).
저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치에서 가변 저항 패턴(142)의 그의 동작에 따라 전도성 필라멘트의 형성과 파열의 반복으로 산소 음이온이 부족해져 내구성이 약화되는 문제점이 있다. 그러나, 본 발명의 실시예들에 따르면, 가변 저항 패턴(142)의 내부에 산소 음이온 강화 영역(145)이 형성됨에 따라, 가변 저항 패턴(142)이 풍부한 산소 음이온을 가져 내구성이 향상될 수 있고, 가변 저항 패턴(142) 내에 산소 공공 이온의 농도 차이가 생겨 스위칭 산포가 좋아질 수 있다.In a resistive random access memory (ReRAM) device, there is a problem that durability is weakened due to a lack of oxygen anions caused by repeated formation and rupture of conductive filaments according to the operation of the variable resistance pattern (142). However, according to embodiments of the present invention, since an oxygen anion enrichment region (145) is formed inside the variable resistance pattern (142), the variable resistance pattern (142) can have abundant oxygen anions, thereby improving durability, and a difference in the concentration of oxygen vacancies is created inside the variable resistance pattern (142), thereby improving switching distribution.
중간 전극(132)은 스위칭 패턴(122)과 가변 저항 패턴(142)을 전기적으로 연결할 수 있다. 중간 전극(132)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.The intermediate electrode (132) can electrically connect the switching pattern (122) and the variable resistance pattern (142). The intermediate electrode (132) can include at least one of W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, and TaSiN.
메모리 셀들(MC) 사이에는 제2 절연 패턴들(160)이 배치될 수 있다. 제1 절연 패턴들(160)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제2 절연 패턴들(160)은 단일막 또는 다층막으로 형성될 수 있다.Second insulating patterns (160) may be arranged between the memory cells (MC). The first insulating patterns (160) may be formed of a silicon oxide film, a silicon nitride film, or a combination thereof. The second insulating patterns (160) may be formed of a single film or a multilayer film.
설명한 것과 같이, 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)의 크로스 포인트에 가변 저항 메모리 셀들이 구비되는 가변 저항 메모리 소자를 제공할 수 있다.As described, a variable resistance memory device can be provided in which variable resistance memory cells are provided at the cross points of a first challenge line (CL1) and a second challenge line (CL2).
도 5a 내지 도 8a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다. 도 5b 내지 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 II-II' 선에 대응하는 단면도들이다. 도 2, 도 3a 및 도 3b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.FIGS. 5A to 8A are drawings for explaining a method for manufacturing a variable resistance memory element according to an embodiment of the present invention, and are cross-sectional views corresponding to line I-I' of FIG. 2. FIGS. 5B to 8B are drawings for explaining a method for manufacturing a variable resistance memory element according to an embodiment of the present invention, and are cross-sectional views corresponding to line II-II' of FIG. 2. The same reference numerals may be provided for components that are substantially the same as those described with reference to FIGS. 2, 3A, and 3B, and redundant descriptions may be omitted.
도 5a 및 도 5b를 참조하면, 기판(100) 상에 제1 방향(D1)으로 연장되고, 제2 방향(D2)으로 이격되는 제1 도전 라인들(CL1)이 형성될 수 있다. 제1 도전 라인들(CL1)은 기판(100) 상에 제1 도전막을 증착하고 이를 패터닝하여 형성될 수 있다. 제1 도전막은 예컨대, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 탄탈륨 질화물(TaNx)등과 같은 금속 또는 금속 질화물을 포함할 수 있다. 제1 도전막은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.Referring to FIGS. 5A and 5B, first conductive lines (CL1) extending in a first direction (D1) and spaced apart in a second direction (D2) may be formed on a substrate (100). The first conductive lines (CL1) may be formed by depositing a first conductive film on the substrate (100) and patterning the same. The first conductive film may include a metal or a metal nitride, such as, for example, copper, aluminum, tungsten, titanium, tantalum, titanium nitride (TiNx), tungsten nitride (WNx), tantalum nitride (TaNx), or the like. The first conductive film may be formed through a physical vapor deposition (PVD) process, a sputtering process, or a chemical vapor deposition (CVD) process.
제1 도전 라인들(CL1) 사이에는 제1 절연 패턴들(102)이 형성될 수 있다. 제1 절연 패턴들(102)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합으로 형성될 수 있다.First insulating patterns (102) may be formed between the first challenge lines (CL1). The first insulating patterns (102) may be formed of silicon oxide, silicon nitride, or a combination thereof.
도 6a 및 도 6b를 참조하면, 제1 도전 라인들(CL1) 및 제1 절연 패턴들(102)이 형성된 기판(100) 상에 하부 전극막(110), 스위칭 물질막(120), 중간 전극막(130), 가변 저항막(140) 및 상부 전극막(150)이 차례로 형성될 수 있다. 하부 전극막(110), 스위칭 물질막(120), 중간 전극막(130), 가변 저항막(140) 및 상부 전극막(150)은 각각 도 2, 도 3a 및 도 3b를 참조하여 설명한 하부 전극(112), 스위칭 패턴(122), 중간 전극(132), 가변 저항 패턴(142) 및 상부 전극(152)의 구성 물질과 동일할 수 있으므로, 이에 대한 상세한 설명은 생략한다.Referring to FIGS. 6A and 6B, a lower electrode film (110), a switching material film (120), an intermediate electrode film (130), a variable resistance film (140), and an upper electrode film (150) may be sequentially formed on a substrate (100) on which first conductive lines (CL1) and first insulating patterns (102) are formed. The lower electrode film (110), the switching material film (120), the intermediate electrode film (130), the variable resistance film (140), and the upper electrode film (150) may be the same as the constituent materials of the lower electrode (112), the switching pattern (122), the intermediate electrode (132), the variable resistance pattern (142), and the upper electrode (152) described with reference to FIGS. 2, 3A, and 3B, respectively, and therefore, a detailed description thereof will be omitted.
도 7a 및 도 7b를 참조하면, 하부 전극막(110), 스위칭 물질막(120), 중간 전극막(130), 가변 저항막(140) 및 상부 전극막(150)이 패터닝되어 하부 전극(112), 스위칭 패턴(122), 중간 전극(132), 가변 저항 패턴(142) 및 상부 전극(152)이 형성될 수 있다. 상기 패터닝은 상부 전극막(150) 상에 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되는 아일랜드 형태의 마스크 패턴들(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하는 것을 포함할 수 있다.Referring to FIGS. 7A and 7B, a lower electrode film (110), a switching material film (120), an intermediate electrode film (130), a variable resistance film (140), and an upper electrode film (150) may be patterned to form a lower electrode (112), a switching pattern (122), an intermediate electrode (132), a variable resistance pattern (142), and an upper electrode (152). The patterning may include forming island-shaped mask patterns (not shown) arranged along a first direction (D1) and a second direction (D2) on the upper electrode film (150), and performing an etching process using the island-shaped mask patterns as an etching mask.
도 8a 및 도 8b를 참조하면, 가변 저항 패턴(142)의 일 측벽 상으로 경사 이온 주입 공정이 수행되어, 가변 저항 패턴(142) 내에 산소 음이온 강화 영역(145)이 형성될 수 있다. 경사 이온 주입 공정은 전자와 비활성 기체를 이용하여 수행될 수 있다.Referring to FIGS. 8A and 8B, a gradient ion implantation process may be performed on one sidewall of a variable resistance pattern (142), so that an oxygen anion-enhanced region (145) may be formed within the variable resistance pattern (142). The gradient ion implantation process may be performed using electrons and an inert gas.
경사 이온 주입 공정을 통해 가변 저항 패턴(142) 내로 주입된 전자는 가변 저항 패턴(142) 내의 산화물과 반응하여 산소 음이온을 형성할 수 있다. 비활성 기체는 이온빔을 생성시켜 전자를 이동시키는 캐리어 역할을 할 수 있다. 비활성 기체로는 예컨대, 아르곤(Ar)을 이용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Electrons injected into the variable resistance pattern (142) through the inclined ion implantation process can react with oxides in the variable resistance pattern (142) to form oxygen anions. An inert gas can act as a carrier to move electrons by generating an ion beam. For example, argon (Ar) can be used as the inert gas, but the present invention is not limited thereto.
예컨대, 아르곤(Ar)을 이용한 경사 이온 주입 공정시, 아르곤(Ar)을 통해 이온빔이 생성될 수 있도록 1KeV 내지 15KeV의 에너지로 1E11 ion/cm2 내지 1E13 ion/cm2의 아르곤(Ar) 이온을 주입할 수 있다. 또한, 경사 이온 주입 공정은 가변 저항 패턴(142)의 일 측벽을 타겟으로 기판(100)에 수직한 제3 방향(D3))에 대해 25°내지 40°로 틸트된 각도에서 실시될 수 있으며, 틸트된 상태에서 기판(100)을 회전시키며 실시될 수 있다.For example, in the case of an inclined ion implantation process using argon (Ar), argon (Ar) ions can be implanted at 1E11 ion/cm2 to 1E13 ion/cm2 with an energy of 1 KeV to 15 KeV so that an ion beam can be generated through argon (Ar). In addition, the inclined ion implantation process can be performed at a tilted angle of 25° to 40° with respect to a third direction (D3) perpendicular to the substrate (100) targeting one sidewall of the variable resistance pattern (142), and can be performed while rotating the substrate (100) in a tilted state.
다시 도 3a 및 도 3b를 참조하면, 하부 전극(112), 스위칭 패턴(122), 중간 전극(132), 가변 저항 패턴(142) 및 상부 전극(152)을 포함하는 적층 구조물들의 측벽들을 덮으며, 상부 전극(152)의 상면과 동일한 높이의 상면을 갖는 제2 절연 패턴들(185)이 형성될 수 있다.Referring again to FIGS. 3A and 3B, second insulating patterns (185) can be formed to cover side walls of the laminated structures including the lower electrode (112), the switching pattern (122), the middle electrode (132), the variable resistance pattern (142), and the upper electrode (152), and having an upper surface of the same height as the upper surface of the upper electrode (152).
이어서, 제2 방향(D2)을 따라 배치되는 상부 전극들(1152)과 공통으로 연결되는 제2 도전 라인(CL2)이 형성될 수 있다.Next, a second conductive line (CL2) can be formed that is commonly connected to the upper electrodes (1152) arranged along the second direction (D2).
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.FIGS. 9A and 9B are drawings for explaining a method for manufacturing a variable resistance memory element according to another embodiment of the present invention, and are cross-sectional views taken along lines I-I' and II-II' of FIG. 2, respectively.
도 9a 및 도 9b를 참조하면, 도 6a 및 도 6b의 결과물 상에 마스크 패턴들(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정으로 상부 전극막(150), 가변 저항막(140)을 식각하여 상부 전극(152) 및 가변 저항 패턴(142)이 형성될 수 있다.Referring to FIGS. 9a and 9b, mask patterns (not shown) are formed on the results of FIGS. 6a and 6b, and an etching process using the mask patterns as an etching mask may be used to etch the upper electrode film (150) and the variable resistance film (140), thereby forming an upper electrode (152) and a variable resistance pattern (142).
이 후, 도 8a 및 도 8b를 참조하여 설명한 경사 이온 주입 공정을 수행하여, 가변 저항 패턴(142) 내에 산소 음이온 강화 영역(145)이 형성될 수 있다. 본 실시예의 경우, 경사 이온 주입 공정 동안 가변 저항 패턴(142) 아래의 다른 층들이 변형되는 것을 최소화할 수 있다. 이후의 공정은 전술한 봐와 같은 공지된 방법에 따라 수행될 수 있으므로, 상세한 설명은 생략한다.Thereafter, by performing the inclined ion implantation process described with reference to FIGS. 8A and 8B, an oxygen anion-enhanced region (145) can be formed within the variable resistance pattern (142). In the present embodiment, deformation of other layers under the variable resistance pattern (142) during the inclined ion implantation process can be minimized. Since the subsequent process can be performed according to a known method as described above, a detailed description thereof will be omitted.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the attached drawings, those skilled in the art will understand that the present invention can be implemented in other specific forms without changing the technical idea or essential features thereof. Therefore, it should be understood that the embodiments and application examples described above are exemplary in all respects and are not limiting.
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| Date | Code | Title | Description |
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| PA0109 | Patent application | St.27 status event code:A-0-1-A10-A12-nap-PA0109 | |
| PA0201 | Request for examination | St.27 status event code:A-1-2-D10-D11-exm-PA0201 | |
| D13-X000 | Search requested | St.27 status event code:A-1-2-D10-D13-srh-X000 | |
| PE0902 | Notice of grounds for rejection | St.27 status event code:A-1-2-D10-D21-exm-PE0902 | |
| PE0601 | Decision on rejection of patent | St.27 status event code:N-2-6-B10-B15-exm-PE0601 | |
| PG1501 | Laying open of application | St.27 status event code:A-1-1-Q10-Q12-nap-PG1501 |