본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 포함하는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor memory device and a semiconductor package including the semiconductor memory device.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다.Semiconductor memory devices can be classified into volatile memory devices and nonvolatile memory devices depending on whether or not they lose stored data when power is cut off. Volatile memory devices have fast read/write speeds, but have the disadvantage of losing stored content when power is cut off. On the other hand, nonvolatile memory devices retain their content even when power is cut off.
최근에는 반도체 메모리 장치의 입출력 성능을 향상시키기 위해, 외부 장치와 신호를 교환하기 위한 입출력 패드들을 다수 배치하는 반도체 메모리 장치가 연구되고 있으며, 이러한 반도체 메모리 장치를 효과적으로 설계 및 제조하기 위한 다양한 기술들이 연구되고 있다.Recently, in order to improve the input/output performance of semiconductor memory devices, semiconductor memory devices having a large number of input/output pads for exchanging signals with external devices have been studied, and various technologies for effectively designing and manufacturing such semiconductor memory devices have been studied.
본 발명의 일 목적은 PPA(power, performance, area) 측면에서의 이점을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.One object of the present invention is to provide a semiconductor memory device capable of securing advantages in terms of power, performance, and area (PPA).
본 발명의 일 목적은 상기 반도체 메모리 장치를 포함하는 반도체 패키지를 제공하는 것이다.One object of the present invention is to provide a semiconductor package including the semiconductor memory device.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 제1, 제2, 제3 및 제4 입출력 패드들, 및 제1, 제2, 제3 및 제4 입출력 구동 모듈들을 포함한다. 상기 제1 내지 제4 입출력 패드들은 상기 메모리 셀 어레이의 하부에 배치되고, 외부 장치와의 전기적인 연결을 위한 구성이다. 상기 제1 내지 제4 입출력 구동 모듈들은 상기 메모리 셀 어레이와 상기 제1 내지 제4 입출력 패드들 사이에 배치되고, 각각 상기 제1 내지 제4 입출력 패드들을 구동한다. 평면 상에서, 상기 제1 및 제2 입출력 구동 모듈들은 제1 방향으로 연장되는 제1 라인을 기준으로 대칭적으로 배치되고, 상기 제3 및 제4 입출력 구동 모듈들은 상기 제1 라인을 기준으로 대칭적으로 배치되고, 상기 제1 및 제3 입출력 구동 모듈들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 라인을 기준으로 대칭적으로 배치되며, 상기 제2 및 제4 입출력 구동 모듈들은 상기 제2 라인을 기준으로 대칭적으로 배치된다.In order to achieve the above object, a semiconductor memory device according to embodiments of the present invention includes a memory cell array, first, second, third and fourth input/output pads, and first, second, third and fourth input/output driving modules. The first to fourth input/output pads are arranged below the memory cell array and are configured for electrical connection with an external device. The first to fourth input/output driving modules are arranged between the memory cell array and the first to fourth input/output pads and drive the first to fourth input/output pads, respectively. On a plane, the first and second input/output driving modules are arranged symmetrically with respect to a first line extending in a first direction, the third and fourth input/output driving modules are arranged symmetrically with respect to the first line, the first and third input/output driving modules are arranged symmetrically with respect to a second line extending in a second direction intersecting the first direction, and the second and fourth input/output driving modules are arranged symmetrically with respect to the second line.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 패키지는 수직 방향으로 순차적으로 적층되는 복수의 반도체 메모리 장치들을 포함한다. 상기 복수의 반도체 메모리 장치들 각각은 메모리 셀 어레이, 제1, 제2, 제3 및 제4 입출력 패드들, 및 제1, 제2, 제3 및 제4 입출력 구동 모듈들을 포함한다. 상기 제1 내지 제4 입출력 패드들은 상기 메모리 셀 어레이의 하부에 배치되고, 외부 장치와의 전기적인 연결을 위한 구성이다. 상기 제1 내지 제4 입출력 구동 모듈들은 상기 메모리 셀 어레이와 상기 제1 내지 제4 입출력 패드들 사이에 배치되고, 각각 상기 제1 내지 제4 입출력 패드들을 구동한다. 평면 상에서, 상기 제1 및 제2 입출력 구동 모듈들은 제1 방향으로 연장되는 제1 라인을 기준으로 대칭적으로 배치되고, 상기 제3 및 제4 입출력 구동 모듈들은 상기 제1 라인을 기준으로 대칭적으로 배치되고, 상기 제1 및 제3 입출력 구동 모듈들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 라인을 기준으로 대칭적으로 배치되며, 상기 제2 및 제4 입출력 구동 모듈들은 상기 제2 라인을 기준으로 대칭적으로 배치된다.To achieve the above object, a semiconductor package according to embodiments of the present invention includes a plurality of semiconductor memory devices that are sequentially stacked in a vertical direction. Each of the plurality of semiconductor memory devices includes a memory cell array, first, second, third and fourth input/output pads, and first, second, third and fourth input/output driving modules. The first to fourth input/output pads are arranged below the memory cell array and are configured for electrical connection with an external device. The first to fourth input/output driving modules are arranged between the memory cell array and the first to fourth input/output pads and drive the first to fourth input/output pads, respectively. On the plane, the first and second input/output driving modules are arranged symmetrically with respect to a first line extending in a first direction, the third and fourth input/output driving modules are arranged symmetrically with respect to the first line, the first and third input/output driving modules are arranged symmetrically with respect to a second line extending in a second direction intersecting the first direction, and the second and fourth input/output driving modules are arranged symmetrically with respect to the second line.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치 및 반도체 패키지에서는, 인접한 4개의 입출력 구동 모듈들을 상하좌우 대칭 구조로 배치하고, 입출력 구동 모듈들 내에 로직 회로들이 미배치되는 빈 공간들이 중심 부근에 모이도록 4개의 입출력 구동 모듈들을 배치할 수 있다. 중심 부근의 상대적으로 넓은 빈 공간을 4개의 입출력 구동 모듈들이 공유할 수 있고, 예를 들어 4개의 입출력 구동 모듈들에 의해 공통적으로 사용되는 공통 제어 로직 회로, 파워 커패시터 등을 배치할 수 있다. 따라서, 전력 소모 감소, 면적 감소, 성능 향상 등을 도모할 수 있고, 신호 배선들 간의 상호 차폐를 구현할 수 있다.In the semiconductor memory device and semiconductor package according to the embodiments of the present invention as described above, four adjacent input/output driving modules can be arranged in a symmetrical structure in all directions, and the four input/output driving modules can be arranged so that empty spaces in which logic circuits are not arranged within the input/output driving modules are gathered near the center. The relatively wide empty space near the center can be shared by the four input/output driving modules, and, for example, a common control logic circuit, a power capacitor, etc. commonly used by the four input/output driving modules can be arranged. Accordingly, power consumption reduction, area reduction, performance improvement, etc. can be achieved, and mutual shielding between signal wires can be implemented.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 2, 3, 4 및 5는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 6 및 7은 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다.
도 8a, 8b 및 8c는 도 7의 입출력 구동 모듈 그룹의 동작을 설명하기 위한 도면들이다.
도 9 및 10은 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다.
도 11a, 11b, 11c, 11d, 12a, 12b, 12c 및 12d는 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.
도 14, 15a 및 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18, 19 및 20은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 도면들이다.FIG. 1 is a cross-sectional view showing a semiconductor memory device according to embodiments of the present invention.
Figures 2, 3, 4 and 5 are plan views showing semiconductor memory devices according to embodiments of the present invention.
Figures 6 and 7 are drawings showing specific examples of the input/output drive module groups of Figures 3 and 5.
Figures 8a, 8b and 8c are drawings for explaining the operation of the input/output driving module group of Figure 7.
Figures 9 and 10 are drawings showing specific examples of the input/output drive module groups of Figures 3 and 5.
FIGS. 11a, 11b, 11c, 11d, 12a, 12b, 12c and 12d are drawings showing specific examples of the input/output drive module groups of FIGS. 3 and 5.
FIG. 13 is a cross-sectional view showing a semiconductor memory device according to embodiments of the present invention.
FIGS. 14, 15a, and 15b are plan views showing semiconductor memory devices according to embodiments of the present invention.
FIG. 16 is a block diagram showing an example of a semiconductor memory device according to embodiments of the present invention.
FIG. 17 is a block diagram illustrating a memory system including a semiconductor memory device according to embodiments of the present invention.
FIGS. 18, 19 and 20 are drawings showing semiconductor packages according to embodiments of the present invention.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the attached drawings, a preferred embodiment of the present invention will be described in more detail. The same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다.FIG. 1 is a cross-sectional view showing a semiconductor memory device according to embodiments of the present invention.
본 명세서에서, 평면 상에서(예를 들어, 반도체 기판의 제1 면에서) 서로 교차하는 두 방향들을 각각 제1 방향(X) 및 제2 방향(Y)으로, 평면에 대해(예를 들어, 반도체 기판의 제1 면에 대해) 실질적으로 수직한 방향을 제3 방향(Z)으로 정의한다. 예를 들면, 제1 방향(X) 및 제2 방향(Y)은 실질적으로 서로 수직하게 교차하고, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y) 모두에 대해 수직하게 교차할 수 있다. 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다. 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 각각 X축 방향, Y축 방향 및 Z축 방향으로 지칭될 수도 있다.In this specification, two directions intersecting each other on a plane (e.g., on a first surface of a semiconductor substrate) are defined as a first direction (X) and a second direction (Y), and a direction substantially perpendicular to the plane (e.g., on the first surface of the semiconductor substrate) is defined as a third direction (Z). For example, the first direction (X) and the second direction (Y) intersect each other substantially perpendicularly, and the third direction (Z) can intersect perpendicularly to both the first direction (X) and the second direction (Y). A direction indicated by an arrow in the drawing and its opposite direction are described as the same direction. The definitions of the aforementioned directions are the same in all drawings thereafter. The first direction (X), the second direction (Y), and the third direction (Z) may also be referred to as an X-axis direction, a Y-axis direction, and a Z-axis direction, respectively.
도 1을 참조하면, 반도체 메모리 장치(10)는 메모리 셀 어레이(memory cell array, MCA)(20), 복수의 입출력 구동 모듈(input/output (I/O) driving module, IOM)들(30) 및 복수의 패드(pad, PD)들(40)을 포함한다.Referring to FIG. 1, a semiconductor memory device (10) includes a memory cell array (MCA) (20), a plurality of input/output (I/O) driving modules (IOMs) (30), and a plurality of pads (PDs) (40).
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함하고, 데이터를 저장한다. 상세하게 도시하지는 않았으나, 메모리 셀 어레이(20)는 반도체 기판 상에 배치/형성될 수 있다.The memory cell array (20) includes a plurality of memory cells and stores data. Although not illustrated in detail, the memory cell array (20) may be placed/formed on a semiconductor substrate.
복수의 패드들(40)은 메모리 셀 어레이(20)의 하부에 배치되고, 외부 장치와의 물리적 및/또는 전기적인 연결을 위해 형성된다. 예를 들어, 반도체 메모리 장치(10)는 복수의 패드들(40)을 통해 외부의 인쇄 회로 기판(printed circuit board, PCB) 상에 실장될 수 있다. 예를 들어, 도 2, 3 등을 참조하여 후술하는 것처럼, 복수의 패드들(40)은 외부 장치와 데이터 신호 등을 주고받기 위한 복수의 입출력 패드(I/O pad, IOP)들을 포함할 수 있고, 도 4, 5 등을 참조하여 후술하는 것처럼, 복수의 패드들(40)은 반도체 메모리 장치(10)에 전원 전압, 접지 전압 등을 제공하기 위한 복수의 전원 패드(power pad, PP)들을 더 포함할 수도 있다.A plurality of pads (40) are arranged at the bottom of the memory cell array (20) and are formed for physical and/or electrical connection with an external device. For example, the semiconductor memory device (10) may be mounted on an external printed circuit board (PCB) via the plurality of pads (40). For example, as described below with reference to FIGS. 2 and 3 , the plurality of pads (40) may include a plurality of input/output pads (I/O pads, IOPs) for transmitting and receiving data signals, etc. with an external device, and as described below with reference to FIGS. 4 and 5 , the plurality of pads (40) may further include a plurality of power pads (PPs) for providing a power voltage, a ground voltage, etc. to the semiconductor memory device (10).
복수의 입출력 구동 모듈들(30)은 메모리 셀 어레이(20)와 복수의 패드들(40) 사이에 배치되고, 복수의 패드들(40) 중 상기 복수의 입출력 패드들을 구동하도록 형성된다. 예를 들어, 하나의 입출력 구동 모듈은 하나의 입출력 패드를 구동할 수 있고, 이 경우 복수의 입출력 구동 모듈들(30)의 개수는 상기 복수의 입출력 패드들의 개수와 동일할 수 있다. 예를 들어, 도 6 등을 참조하여 후술하는 것처럼, 복수의 입출력 구동 모듈들(30) 각각은 입출력 패드를 구동하기 위한 복수의 로직 회로(logic circuit, LC)들을 포함할 수 있다. 예를 들어, 복수의 입출력 구동 모듈들(30)은 메모리 셀 어레이(20)와 전기적으로 연결되며, 메모리 셀 어레이(20)의 동작을 제어하는 주변 회로들 중에서 특히 복수의 패드들(40)을 구동하기 위한 구성요소를 포함할 수 있다.A plurality of input/output driving modules (30) are arranged between the memory cell array (20) and the plurality of pads (40), and are formed to drive the plurality of input/output pads among the plurality of pads (40). For example, one input/output driving module may drive one input/output pad, and in this case, the number of the plurality of input/output driving modules (30) may be the same as the number of the plurality of input/output pads. For example, as described below with reference to FIG. 6 and the like, each of the plurality of input/output driving modules (30) may include a plurality of logic circuits (LCs) for driving the input/output pad. For example, the plurality of input/output driving modules (30) are electrically connected to the memory cell array (20), and may include components for driving the plurality of pads (40) among the peripheral circuits that control the operation of the memory cell array (20).
본 발명의 실시예들에 따르면, 복수의 입출력 구동 모듈들(30) 중 인접한 4개의 입출력 구동 모듈들을 common-centroid 구조, 즉 상하좌우 대칭 구조로 배치하며, 이에 대해서는 후술하도록 한다.According to embodiments of the present invention, four adjacent input/output driving modules among a plurality of input/output driving modules (30) are arranged in a common-centroid structure, i.e., a symmetrical structure in all directions, vertically, horizontally, and horizontally, which will be described later.
한편, 복수의 패드들(40)이 반도체 메모리 장치(10)의 가장 하부에 배치되고 복수의 패드들(40) 상에 복수의 입출력 구동 모듈들(30) 및 메모리 셀 어레이(20)가 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 제조 과정에서 반도체 메모리 장치(10)가 반전됨에 따라 복수의 패드들(40)이 반도체 메모리 장치(10)의 가장 상부에 배치되고 복수의 패드들(40)의 하부에 복수의 입출력 구동 모듈들(30) 및 메모리 셀 어레이(20)가 배치될 수도 있다. 실시예에 따라서, 메모리 셀 어레이(20)와 복수의 입출력 구동 모듈들(30)은 동일 평면 상에 배치될 수도 있다.Meanwhile, although it is illustrated that a plurality of pads (40) are arranged at the lowest portion of the semiconductor memory device (10) and a plurality of input/output driving modules (30) and a memory cell array (20) are arranged on the plurality of pads (40), the present invention is not limited thereto, and as the semiconductor memory device (10) is inverted during the manufacturing process, a plurality of pads (40) may be arranged at the highest portion of the semiconductor memory device (10) and a plurality of input/output driving modules (30) and a memory cell array (20) may be arranged below the plurality of pads (40). According to an embodiment, the memory cell array (20) and the plurality of input/output driving modules (30) may be arranged on the same plane.
도 2, 3, 4 및 5는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.Figures 2, 3, 4 and 5 are plan views showing semiconductor memory devices according to embodiments of the present invention.
도 2를 참조하면, 도 1의 반도체 메모리 장치(10)에 포함되는 복수의 입출력 패드들(IOP) 및 복수의 입출력 구동 모듈들(IOM)의 평면 상에서의 배치를 예시하고 있다. 도시의 편의상, 도 1의 메모리 셀 어레이(20)는 생략하였다.Referring to FIG. 2, the arrangement of a plurality of input/output pads (IOPs) and a plurality of input/output driving modules (IOMs) included in the semiconductor memory device (10) of FIG. 1 on a plane is illustrated. For convenience of illustration, the memory cell array (20) of FIG. 1 is omitted.
복수의 입출력 패드들(IOP)은 제1 방향(X) 및 제2 방향(Y)을 따라 연속적으로 및/또는 규칙적으로 배치되며, 2차원 매트릭스 형태로 배열될 수 있다. 예를 들어, 도 2는 24개의 입출력 패드들(IOP)이 제1 방향(X)을 따라 6개 배치되고 제2 방향(Y)을 따라 4개 배치되는 경우, 즉 4행(row) 6열(column)로 배치되는 경우를 도시하고 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 동일한 행에 포함되는 입출력 패드들(IOP)은 일정한 간격만큼 이격되어 배치될 수 있고, 동일한 열에 포함되는 입출력 패드들(IOP)은 일정한 간격만큼 이격되어 배치될 수 있다.A plurality of input/output pads (IOPs) may be arranged sequentially and/or regularly along the first direction (X) and the second direction (Y), and may be arranged in a two-dimensional matrix form. For example, FIG. 2 illustrates a case where 24 input/output pads (IOPs) are arranged six along the first direction (X) and four along the second direction (Y), that is, arranged in four rows and six columns; however, the present invention may not be limited thereto. For example, input/output pads (IOPs) included in the same row may be arranged to be spaced apart from each other by a constant interval, and input/output pads (IOPs) included in the same column may be arranged to be spaced apart from each other by a constant interval.
일 실시예에서, 도 11을 참조하여 후술하는 것처럼, 복수의 입출력 패드들(IOP)은 데이터 신호(DQ)를 입출력하는 데이터 패드, 데이터 스트로브 신호(DQS)를 입출력하는 데이터 스트로브 패드, 데이터 마스크 신호(DM)를 입출력하는 데이터 마스크 패드, 및 신호를 입출력하지 않거나 반도체 메모리 장치의 동작과 무관한 신호를 입출력하는 더미(dummy) 패드를 포함할 수 있다.In one embodiment, as described below with reference to FIG. 11, the plurality of input/output pads (IOP) may include a data pad for inputting/outputting a data signal (DQ), a data strobe pad for inputting/outputting a data strobe signal (DQS), a data mask pad for inputting/outputting a data mask signal (DM), and a dummy pad for inputting/outputting no signal or a signal unrelated to the operation of the semiconductor memory device.
복수의 입출력 패드들(IOP)과 유사하게, 복수의 입출력 구동 모듈들(IOM) 또한 제1 방향(X) 및 제2 방향(Y)을 따라 연속적으로 및/또는 규칙적으로 배치될 수 있다. 예를 들어, 도 2는 24개의 입출력 구동 모듈들(IOM)이 제1 방향(X)을 따라 6개 배치되고 제2 방향(Y)을 따라 4개 배치될 수 있다. 다시 말하면, 복수의 입출력 구동 모듈들(IOM)은 각각 복수의 입출력 패드들(IOP) 중 하나에 대응하도록 및/또는 중첩하도록 배치될 수 있다. 서로 대응하도록 및/또는 중첩하도록 배치된 하나의 입출력 패드 및 하나의 입출력 구동 모듈이 서로 전기적으로 연결된 하나의 패드-모듈 쌍을 형성할 수 있다. 예를 들어, 제1 행 및 제1 열에 배치된 입출력 패드(IOP)는 이에 중첩하도록 제1 행 및 제1 열에 배치된 입출력 구동 모듈(IOM)에 의해 구동될 수 있다.Similarly to the plurality of input/output pads (IOPs), the plurality of input/output driving modules (IOMs) may also be arranged sequentially and/or regularly along the first direction (X) and the second direction (Y). For example, FIG. 2 illustrates that 24 input/output driving modules (IOMs) may be arranged six along the first direction (X) and four along the second direction (Y). In other words, the plurality of input/output driving modules (IOMs) may be arranged to correspond to and/or overlap one of the plurality of input/output pads (IOPs). An input/output pad and an input/output driving module arranged to correspond to and/or overlap each other may form a pad-module pair that are electrically connected to each other. For example, an input/output pad (IOP) arranged in a first row and a first column may be driven by an input/output driving module (IOM) arranged in the first row and the first column so as to overlap each other.
일 실시예에서, 복수의 입출력 구동 모듈들(IOM) 각각은 복수의 입출력 패드들(IOP)을 구동하는데 필요한 다양한 로직 회로들, 예를 들어, 풀업(pull-up) 회로, 풀다운(pull-down) 회로, 멀티플렉서(multiplexer), 출력 드라이버(driver), 입력 버퍼(buffer), 정전기 방전(electrostatic discharge, ESD) 보호 회로 등을 포함할 수 있다.In one embodiment, each of the plurality of input/output driver modules (IOMs) may include various logic circuits necessary to drive the plurality of input/output pads (IOPs), such as a pull-up circuit, a pull-down circuit, a multiplexer, an output driver, an input buffer, an electrostatic discharge (ESD) protection circuit, etc.
복수의 입출력 구동 모듈들(IOM) 중에서, 제1 방향(X) 및 제2 방향(Y)으로 인접한 4개의 입출력 구동 모듈들(IOM)이 하나의 입출력 구동 모듈 그룹(100)을 형성할 수 있다. 하나의 입출력 구동 모듈 그룹(100)에 포함되는 4개의 입출력 구동 모듈들(IOM)은 상하좌우 대칭 구조로 배치될 수 있다.Among a plurality of input/output driving modules (IOMs), four input/output driving modules (IOMs) adjacent in the first direction (X) and the second direction (Y) can form one input/output driving module group (100). The four input/output driving modules (IOMs) included in one input/output driving module group (100) can be arranged in a symmetrical structure in the upper, lower, left, and right directions.
도 3을 참조하면, 도 2의 입출력 구동 모듈 그룹(100)의 구체적인 일 예를 나타낸다.Referring to FIG. 3, a specific example of the input/output drive module group (100) of FIG. 2 is shown.
입출력 구동 모듈 그룹(100)은 제1 입출력 구동 모듈(IOM1), 제2 입출력 구동 모듈(IOM2), 제3 입출력 구동 모듈(IOM3) 및 제4 입출력 구동 모듈(IOM4)을 포함할 수 있다.The input/output drive module group (100) may include a first input/output drive module (IOM1), a second input/output drive module (IOM2), a third input/output drive module (IOM3), and a fourth input/output drive module (IOM4).
평면 상에서, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)은 2*2 구조로 배치되고, 상하좌우 대칭 구조로 배치될 수 있다. 구체적으로, 제1 입출력 구동 모듈(IOM1) 및 제2 입출력 구동 모듈(IOM2)은 제1 방향(X)으로 연장되는 제1 라인(L1)을 기준으로 대칭적으로 배치될 수 있다. 제3 입출력 구동 모듈(IOM3) 및 제4 입출력 구동 모듈(IOM4)은 제1 라인(L1)을 기준으로 대칭적으로 배치될 수 있다. 제1 입출력 구동 모듈(IOM1) 및 제3 입출력 구동 모듈(IOM3)은 제2 방향(Y)으로 연장되는 제2 라인(L2)을 기준으로 대칭적으로 배치될 수 있다. 제2 입출력 구동 모듈(IOM2) 및 제4 입출력 구동 모듈(IOM4)은 제2 라인(L2)을 기준으로 대칭적으로 배치될 수 있다. 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4) 각각의 모서리의 'F' 표시가 인접한 입출력 구동 모듈들 사이의 대칭 관계를 나타낼 수 있다.On a plane, the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4) are arranged in a 2*2 structure and can be arranged in a top-bottom, left-right, and right-hand symmetrical structure. Specifically, the first input/output drive module (IOM1) and the second input/output drive module (IOM2) can be arranged symmetrically with respect to a first line (L1) extending in a first direction (X). The third input/output drive module (IOM3) and the fourth input/output drive module (IOM4) can be arranged symmetrically with respect to the first line (L1). The first input/output drive module (IOM1) and the third input/output drive module (IOM3) can be arranged symmetrically with respect to a second line (L2) extending in a second direction (Y). The second input/output drive module (IOM2) and the fourth input/output drive module (IOM4) can be arranged symmetrically with respect to the second line (L2). The 'F' mark at each corner of the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4) may indicate a symmetrical relationship between adjacent input/output drive modules.
복수의 입출력 패드들(IOP)은 제1 입출력 패드(IOP1), 제2 입출력 패드(IOP2), 제3 입출력 패드(IOP3) 및 제4 입출력 패드(IOP4)를 포함할 수 있다.The multiple input/output pads (IOPs) may include a first input/output pad (IOP1), a second input/output pad (IOP2), a third input/output pad (IOP3), and a fourth input/output pad (IOP4).
평면 상에서, 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4)은 2*2 구조로 배치될 수 있다. 구체적으로, 제1 입출력 패드(IOP1) 및 제3 입출력 패드(IOP3)는 제1 행 내에서 제1 방향(X)을 따라 제1 간격만큼 이격되어 배열될 수 있다. 제2 입출력 패드(IOP2) 및 제4 입출력 패드(IOP4)는 제2 행 내에서 제1 방향(X)을 따라 상기 제1 간격만큼 이격되어 배열될 수 있다. 제1 입출력 패드(IOP1) 및 제2 입출력 패드(IOP2)는 제1 열 내에서 제2 방향(Y)을 따라 제2 간격만큼 이격되어 배열될 수 있다. 제3 입출력 패드(IOP3) 및 제4 입출력 패드(IOP4)는 제2 열 내에서 제2 방향(Y)을 따라 상기 제2 간격만큼 이격되어 배열될 수 있다. 실시예에 따라서, 상기 제1 간격과 상기 제2 간격은 동일할 수도 있고 서로 다를 수도 있다.On the plane, the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4) can be arranged in a 2*2 structure. Specifically, the first input/output pad (IOP1) and the third input/output pad (IOP3) can be arranged to be spaced apart from each other by a first interval along a first direction (X) within a first row. The second input/output pad (IOP2) and the fourth input/output pad (IOP4) can be arranged to be spaced apart from each other by the first interval along the first direction (X) within a second row. The first input/output pad (IOP1) and the second input/output pad (IOP2) can be arranged to be spaced apart from each other by a second interval along a second direction (Y) within a first column. The third input/output pad (IOP3) and the fourth input/output pad (IOP4) can be arranged to be spaced apart from each other by the second interval along the second direction (Y) within a second column. Depending on the embodiment, the first interval and the second interval may be the same or different.
제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)은 각각 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4)을 구동하며, 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 입출력 패드(IOP1)를 구동하는 제1 입출력 구동 모듈(IOM1)은 제1 입출력 패드(IOP1)와 중첩하도록 배치될 수 있다. 예를 들어, 제1 입출력 패드(IOP1)의 중심과 제1 입출력 구동 모듈(IOM1)의 중심이 중첩할 수 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다.The first, second, third and fourth input/output driving modules (IOM1, IOM2, IOM3, IOM4) drive the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4), respectively, and may be arranged to overlap the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4). For example, the first input/output driving module (IOM1) that drives the first input/output pad (IOP1) may be arranged to overlap the first input/output pad (IOP1). For example, the center of the first input/output pad (IOP1) and the center of the first input/output driving module (IOM1) may overlap, but the present invention may not be limited thereto.
제1 라인(L1) 및 제2 라인(L2)은 가상의 선일 수 있다. 예를 들어, 제1 라인(L1)은 제1 및 제2 입출력 패드들(IOP1, IOP2)의 사이 및 제3 및 제4 입출력 패드들(IOP3, IOP4)의 사이를 지나도록 형성될 수 있다. 예를 들어, 제2 라인(L2)은 제1 및 제3 입출력 패드들(IOP1, IOP3)의 사이 및 상기 제2 및 제4 입출력 패드들(IOP2, IOP4)의 사이를 지나도록 형성될 수 있다.The first line (L1) and the second line (L2) may be virtual lines. For example, the first line (L1) may be formed to pass between the first and second input/output pads (IOP1, IOP2) and between the third and fourth input/output pads (IOP3, IOP4). For example, the second line (L2) may be formed to pass between the first and third input/output pads (IOP1, IOP3) and between the second and fourth input/output pads (IOP2, IOP4).
도 4를 참조하면, 도 1의 반도체 메모리 장치(10)에 포함되는 복수의 입출력 패드들(IOP), 복수의 전원 패드들(PP) 및 복수의 입출력 구동 모듈들(IOM)의 평면 상에서의 배치를 예시하고 있다.Referring to FIG. 4, the arrangement of a plurality of input/output pads (IOP), a plurality of power pads (PP), and a plurality of input/output driving modules (IOM) included in the semiconductor memory device (10) of FIG. 1 on a plane is exemplified.
복수의 전원 패드들(PP)을 더 포함하는 것을 제외하면, 도 4의 실시예는 도 2의 실시예와 실질적으로 동일하며, 도 2와 중복되는 설명은 생략하도록 한다.Except for including a plurality of power pads (PP), the embodiment of FIG. 4 is substantially the same as the embodiment of FIG. 2, and any description overlapping with that of FIG. 2 will be omitted.
복수의 전원 패드들(PP)은 복수의 입출력 패드들(IOP) 사이에 배치될 수 있다. 예를 들어, 제1 행의 입출력 패드들(IOP)과 제2 행의 입출력 패드들(IOP) 사이에 제1 행의 전원 패드들(PP)이 배치될 수 있고, 제3 행의 입출력 패드들(IOP)과 제4 행의 입출력 패드들(IOP) 사이에 제2 행의 전원 패드들(PP)이 배치될 수 있다. 다시 말하면, 2개 행의 입출력 패드들(IOP)에 대응하도록 1개 행의 전원 패드들(PP)이 배치될 수 있으며, 다만 본 발명은 이에 한정되지 않을 수 있다.A plurality of power pads (PP) may be arranged between a plurality of input/output pads (IOP). For example, the power pads (PP) of a first row may be arranged between the input/output pads (IOP) of a first row and the input/output pads (IOP) of a second row, and the power pads (PP) of a second row may be arranged between the input/output pads (IOP) of a third row and the input/output pads (IOP) of a fourth row. In other words, one row of power pads (PP) may be arranged to correspond to two rows of input/output pads (IOP), but the present invention may not be limited thereto.
일 실시예에서, 복수의 전원 패드들(PP)은 전원 전압을 공급하는 전원 패드, 접지 전압을 공급하는 접지 패드를 포함할 수 있다.In one embodiment, the plurality of power pads (PP) may include a power pad supplying a power voltage and a ground pad supplying a ground voltage.
복수의 입출력 구동 모듈들(IOM)은 각각 복수의 입출력 패드들(IOP) 중 하나에 대응하도록 및/또는 중첩하도록 배치되며, 복수의 전원 패드들(PP) 중 하나의 일부에 대응하도록 및/또는 중첩하도록 배치될 수 있다. 복수의 입출력 구동 모듈들(IOM) 중에서, 제1 방향(X) 및 제2 방향(Y)으로 인접한 4개의 입출력 구동 모듈들(IOM)이 하나의 입출력 구동 모듈 그룹(110)을 형성할 수 있다. 하나의 입출력 구동 모듈 그룹(110)에 포함되는 4개의 입출력 구동 모듈들(IOM)은 상하좌우 대칭 구조로 배치될 수 있다.A plurality of input/output driving modules (IOMs) are arranged to correspond to and/or overlap one of the plurality of input/output pads (IOP), and may be arranged to correspond to and/or overlap a part of one of the plurality of power pads (PP). Among the plurality of input/output driving modules (IOMs), four input/output driving modules (IOMs) adjacent in the first direction (X) and the second direction (Y) may form one input/output driving module group (110). The four input/output driving modules (IOMs) included in one input/output driving module group (110) may be arranged in a vertically, horizontally, and rightwardly symmetrical structure.
도 5를 참조하면, 도 4의 입출력 구동 모듈 그룹(110)의 구체적인 일 예를 나타낸다.Referring to FIG. 5, a specific example of the input/output drive module group (110) of FIG. 4 is shown.
제1 및 제2 전원 패드들(PP1, PP2)을 더 포함하는 것을 제외하면, 도 5의 실시예는 도 3의 실시예와 실질적으로 동일하며, 도 3과 중복되는 설명은 생략하도록 한다.Except for further including first and second power pads (PP1, PP2), the embodiment of FIG. 5 is substantially identical to the embodiment of FIG. 3, and any description overlapping with that of FIG. 3 will be omitted.
평면 상에서, 제1 및 제2 전원 패드들(PP1, PP2)은 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4) 사이에 배치될 수 있다. 구체적으로, 제1 전원 패드(PP1)는 제1 입출력 패드(IOP1)와 제2 입출력 패드(IOP2) 사이에 배치될 수 있다. 제2 전원 패드(PP2)는 제3 입출력 패드(IOP3)와 제4 입출력 패드(IOP4) 사이에 배치될 수 있다.On the plane, the first and second power pads (PP1, PP2) may be arranged between the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4). Specifically, the first power pad (PP1) may be arranged between the first input/output pad (IOP1) and the second input/output pad (IOP2). The second power pad (PP2) may be arranged between the third input/output pad (IOP3) and the fourth input/output pad (IOP4).
평면 상에서, 제1 전원 패드(PP1) 및 제2 전원 패드(PP2)는 제1 방향(X)을 따라 배열될 수 있다. 제1 입출력 패드(IOP1), 제1 전원 패드(PP1) 및 제2 입출력 패드(IOP2)는 제2 방향(Y)을 따라 배열될 수 있다. 제3 입출력 패드(IOP3), 제2 전원 패드(PP2) 및 제4 입출력 패드(IOP4)는 제2 방향(Y)을 따라 배열될 수 있다.On the plane, the first power pad (PP1) and the second power pad (PP2) can be arranged along the first direction (X). The first input/output pad (IOP1), the first power pad (PP1) and the second input/output pad (IOP2) can be arranged along the second direction (Y). The third input/output pad (IOP3), the second power pad (PP2) and the fourth input/output pad (IOP4) can be arranged along the second direction (Y).
제1 입출력 구동 모듈(IOM1)은 제1 입출력 패드(IOP1) 및 제1 전원 패드(PP1)의 일부와 중첩하도록 배치될 수 있다. 제2 입출력 구동 모듈(IOM2)은 제2 입출력 패드(IOP2) 및 제1 전원 패드(PP1)의 다른 일부와 중첩하도록 배치될 수 있다. 제3 입출력 구동 모듈(IOM3)은 제3 입출력 패드(IOP3) 및 제2 전원 패드(PP2)의 일부와 중첩하도록 배치될 수 있다. 제4 입출력 구동 모듈(IOM4)은 제4 입출력 패드(IOP4) 및 제2 전원 패드(PP2)의 다른 일부와 중첩하도록 배치될 수 있다.The first input/output driving module (IOM1) can be arranged to overlap a portion of the first input/output pad (IOP1) and the first power pad (PP1). The second input/output driving module (IOM2) can be arranged to overlap another portion of the second input/output pad (IOP2) and the first power pad (PP1). The third input/output driving module (IOM3) can be arranged to overlap a portion of the third input/output pad (IOP3) and the second power pad (PP2). The fourth input/output driving module (IOM4) can be arranged to overlap another portion of the fourth input/output pad (IOP4) and the second power pad (PP2).
도 2, 3, 4 및 5를 참조하여 상술한 것처럼, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)을 상하좌우 대칭 구조로 배치함에 따라, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4) 내부의 빈 공간(empty area)을 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)이 공유하여 활용할 수 있다. 또한, 도 4 및 5를 참조하여 상술한 것처럼, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)을 배치하는데 있어서, 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4) 상의 영역들(즉, 입출력 패드 영역들)뿐만 아니라, 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4) 사이에 배치되는 제1 및 제2 전원 패드들(PP1, PP2) 상의 영역들(즉, 전원 패드 영역들)을 추가로 활용할 수도 있다.As described above with reference to FIGS. 2, 3, 4 and 5, by arranging the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4) in a top-down, left-right, and right-hand symmetrical structure, the empty area inside the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4) can be shared and utilized by the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4). In addition, as described above with reference to FIGS. 4 and 5, in arranging the first, second, third and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4), in addition to the areas (i.e., input/output pad areas) on the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4), the areas (i.e., power pad areas) on the first and second power pads (PP1, PP2) arranged between the first, second, third and fourth input/output pads (IOP1, IOP2, IOP3, IOP4) may be additionally utilized.
도 6 및 7은 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다.Figures 6 and 7 are drawings showing specific examples of the input/output drive module groups of Figures 3 and 5.
도 6을 참조하면, 도 3 및 5의 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)에 대응하는 제1 입출력 구동 모듈(122), 제2 입출력 구동 모듈(124), 제3 입출력 구동 모듈(126) 및 제4 입출력 구동 모듈(128)의 레이아웃의 구체적인 일 예를 나타낸다.Referring to FIG. 6, a specific example of the layout of a first input/output drive module (122), a second input/output drive module (124), a third input/output drive module (126), and a fourth input/output drive module (128) corresponding to the first, second, third, and fourth input/output drive modules (IOM1, IOM2, IOM3, IOM4) of FIGS. 3 and 5 is shown.
제1 입출력 구동 모듈(122)은 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16)을 포함할 수 있다. 제2 입출력 구동 모듈(124)은 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26)을 포함할 수 있다. 제3 입출력 구동 모듈(126)은 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36)을 포함할 수 있다. 제4 입출력 구동 모듈(128)은 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46)을 포함할 수 있다.The first input/output driving module (122) may include first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16). The second input/output driving module (124) may include second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26). The third input/output driving module (126) may include third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36). The fourth input/output driving module (128) may include fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46).
제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)은 실질적으로 동일한 설계/제조 과정을 통해 획득되며, 따라서 실질적으로 동일한 구조/배치를 가지고 실질적으로 동일한 기능/동작을 수행할 수 있다. 예를 들어, 제1 입출력 구동 모듈(122)에 포함되는 제1 로직 회로(LC11), 제2 입출력 구동 모듈(124)에 포함되는 제2 로직 회로(LC21), 제3 입출력 구동 모듈(126)에 포함되는 제3 로직 회로(LC31), 및 제4 입출력 구동 모듈(128)에 포함되는 제4 로직 회로(LC41)는 실질적으로 동일한 회로일 수 있다.The first, second, third and fourth input/output driving modules (122, 124, 126, 128) are obtained through substantially the same design/manufacturing process and thus have substantially the same structure/layout and can perform substantially the same function/operation. For example, the first logic circuit (LC11) included in the first input/output driving module (122), the second logic circuit (LC21) included in the second input/output driving module (124), the third logic circuit (LC31) included in the third input/output driving module (126), and the fourth logic circuit (LC41) included in the fourth input/output driving module (128) may be substantially the same circuits.
평면 상에서, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)이 상하좌우 대칭 구조로 배치됨에 따라, 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16), 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26), 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36) 및 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46) 또한 상하좌우 대칭 구조로 배치될 수 있다. 구체적으로, 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16)의 배치 및 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26)의 배치는 제1 라인(L1)을 기준으로 대칭적으로 형성될 수 있다. 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36)의 배치 및 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46)의 배치는 제1 라인(L1)을 기준으로 대칭적으로 형성될 수 있다. 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16)의 배치 및 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36)의 배치는 제2 라인(L2)을 기준으로 대칭적으로 형성될 수 있다. 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26)의 배치 및 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46)의 배치는 제2 라인(L2)을 기준으로 대칭적으로 형성될 수 있다.As the first, second, third and fourth input/output driving modules (122, 124, 126, 128) are arranged in a top-bottom, left-right, and right-hand symmetrical structure on a plane, the first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16), the second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26), the third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36) and the fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46) can also be arranged in a top-bottom, left-right, and right-hand symmetrical structure. Specifically, the arrangement of the first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16) and the arrangement of the second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26) may be formed symmetrically with respect to the first line (L1). The arrangement of the third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36) and the arrangement of the fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46) may be formed symmetrically with respect to the first line (L1). The arrangement of the first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16) and the arrangement of the third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36) can be formed symmetrically with respect to the second line (L2). The arrangement of the second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26) and the arrangement of the fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46) can be formed symmetrically with respect to the second line (L2).
제1 입출력 구동 모듈(122)은 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16)이 미배치되는 제1 빈 공간(EA1)을 포함할 수 있다. 제2 입출력 구동 모듈(124)은 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26)이 미배치되는 제2 빈 공간(EA2)을 포함할 수 있다. 제3 입출력 구동 모듈(126)은 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36)이 미배치되는 제3 빈 공간(EA3)을 포함할 수 있다. 제4 입출력 구동 모듈(128)은 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46)이 미배치되는 제4 빈 공간(EA4)을 포함할 수 있다. 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)은 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)에 의해 공유될 수 있다.The first input/output driving module (122) may include a first empty space (EA1) in which the first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16) are not placed. The second input/output driving module (124) may include a second empty space (EA2) in which the second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26) are not placed. The third input/output driving module (126) may include a third empty space (EA3) in which the third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36) are not placed. The fourth input/output driving module (128) may include a fourth empty space (EA4) in which the fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46) are not placed. The first, second, third, and fourth empty spaces (EA1, EA2, EA3, EA4) may be shared by the first, second, third, and fourth input/output driving modules (122, 124, 126, 128).
제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)이 상하좌우 대칭 구조로 배치됨에 따라, 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)을 하나로 합쳐서 보다 큰 빈 공간(wide (or merged) empty area)을 형성할 수 있으며, 이를 활용하여 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128) 모두가 필요로 하는 로직 회로를 배치할 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)이 중심 부근에 모이도록 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)을 배치할 수 있으며, 이 경우 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)은 제1 및 제2 라인들(L1, L2)과 인접하도록 형성될 수 있다.Since the first, second, third and fourth input/output driving modules (122, 124, 126, 128) are arranged in a top-down, left-right and right-hand symmetrical structure, the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) can be combined into one to form a wider (or merged) empty area, and by utilizing this, the logic circuits required by all of the first, second, third and fourth input/output driving modules (122, 124, 126, 128) can be arranged. For example, the first, second, third and fourth input/output drive modules (122, 124, 126, 128) can be arranged so that the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) are gathered near the center, and in this case, the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) can be formed adjacent to the first and second lines (L1, L2).
도 7을 참조하면, 도 6의 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)을 활용하는 구체적인 일 예를 나타낸다. 이하 도 6과 중복되는 설명은 생략한다.Referring to Fig. 7, a specific example of utilizing the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) of Fig. 6 is shown. The description overlapping with Fig. 6 is omitted below.
본 발명의 실시예들에 따른 반도체 메모리 장치는 공통 제어 로직 회로(common control logic circuit)(CCLC)를 더 포함할 수 있다. 공통 제어 로직 회로(CCLC)는 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)의 적어도 일부에 배치되고, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128) 모두를 공통적으로 제어할 수 있다. 예를 들어, 공통 제어 로직 회로(CCLC)는 제1 로직 회로들(LC11, LC12, LC13, LC14, LC15, LC16)의 적어도 일부, 제2 로직 회로들(LC21, LC22, LC23, LC24, LC25, LC26)의 적어도 일부, 제3 로직 회로들(LC31, LC32, LC33, LC34, LC35, LC36)의 적어도 일부 및 제4 로직 회로들(LC41, LC42, LC43, LC44, LC45, LC46)의 적어도 일부를 공통적으로 제어할 수 있다.The semiconductor memory device according to embodiments of the present invention may further include a common control logic circuit (CCLC). The common control logic circuit (CCLC) is arranged in at least some of the first, second, third, and fourth empty spaces (EA1, EA2, EA3, and EA4) and may commonly control all of the first, second, third, and fourth input/output driving modules (122, 124, 126, and 128). For example, the common control logic circuit (CCLC) can commonly control at least a portion of the first logic circuits (LC11, LC12, LC13, LC14, LC15, LC16), at least a portion of the second logic circuits (LC21, LC22, LC23, LC24, LC25, LC26), at least a portion of the third logic circuits (LC31, LC32, LC33, LC34, LC35, LC36), and at least a portion of the fourth logic circuits (LC41, LC42, LC43, LC44, LC45, LC46).
공통 제어 로직 회로(CCLC)는 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128) 모두를 제어하기 위한 구성요소이며, 따라서 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4) 모두에 대응하도록 배치될 수 있다. 예를 들어, 공통 제어 로직 회로(CCLC)는 제1 및 제2 라인들(L1, L2)의 교차점에 대응하도록 배치될 수 있다. 예를 들어, 공통 제어 로직 회로(CCLC)는 신호 리피터(signal repeater), 클럭 트리 리피터(clock tree repeater) 등을 포함할 수 있다.The common control logic circuit (CCLC) is a component for controlling all of the first, second, third and fourth input/output driving modules (122, 124, 126, 128), and thus can be arranged to correspond to all of the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4). For example, the common control logic circuit (CCLC) can be arranged to correspond to the intersection of the first and second lines (L1, L2). For example, the common control logic circuit (CCLC) can include a signal repeater, a clock tree repeater, etc.
4개의 입출력 구동 모듈들이 각각 제어 로직 회로를 구비하는 경우와 비교하여, 본 발명의 실시예들에 따라 4개의 입출력 구동 모듈들 모두를 제어하는 공통 제어 로직 회로(CCLC)를 구비하는 경우에, 보다 적은 면적(active area) 및 보다 적은 전력 소모(power)로 4개의 입출력 구동 모듈들을 효과적으로 제어할 수 있다. 또한, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)이 상하좌우 대칭 구조로 배치됨에 따라, 신호 특성 및 성능(performance)이 향상될 수 있다.Compared to a case where each of the four input/output driving modules has a control logic circuit, in the case where a common control logic circuit (CCLC) is provided to control all four input/output driving modules according to embodiments of the present invention, the four input/output driving modules can be effectively controlled with a smaller active area and less power consumption. In addition, since the first, second, third, and fourth input/output driving modules (122, 124, 126, 128) are arranged in a top-bottom, left-right, and right-hand symmetrical structure, the signal characteristics and performance can be improved.
도 8a, 8b 및 8c는 도 7의 입출력 구동 모듈 그룹의 동작을 설명하기 위한 도면들이다.Figures 8a, 8b and 8c are drawings for explaining the operation of the input/output driving module group of Figure 7.
도 8a를 참조하면, 본 발명의 실시예들에 따라 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122a, 124a, 126a, 128a)을 상하좌우 대칭 구조로 배치한 경우, 및 그 중심 부근의 빈 공간에 공통 제어 로직 회로(CCLC)를 배치한 경우에 신호 특성을 나타내고 있다.Referring to FIG. 8a, signal characteristics are shown when the first, second, third and fourth input/output driving modules (122a, 124a, 126a, 128a) are arranged in a symmetrical structure in all directions according to embodiments of the present invention, and when a common control logic circuit (CCLC) is arranged in an empty space near the center thereof.
제1 입출력 구동 모듈(122a)은 제1 목적지(destination) 로직 회로(DLC1)를 포함하고, 제2 입출력 구동 모듈(124a)은 제2 목적지 로직 회로(DLC2)를 포함하고, 제3 입출력 구동 모듈(126a)은 제3 목적지 로직 회로(DLC3)를 포함하며, 제4 입출력 구동 모듈(128a)은 제4 목적지 로직 회로(DLC4)를 포함할 수 있다. 제1, 제2, 제3 및 제4 목적지 로직 회로들(DLC1, DLC2, DLC3, DLC4)은 실질적으로 동일한 회로일 수 있다. 예를 들어, 도 7의 제1, 제2, 제3 및 제4 로직 회로들(LC12, LC22, LC32, LC42)이 각각 제1, 제2, 제3 및 제4 목적지 로직 회로들(DLC1, DLC2, DLC3, DLC4)에 대응할 수 있다.The first input/output driving module (122a) may include a first destination logic circuit (DLC1), the second input/output driving module (124a) may include a second destination logic circuit (DLC2), the third input/output driving module (126a) may include a third destination logic circuit (DLC3), and the fourth input/output driving module (128a) may include a fourth destination logic circuit (DLC4). The first, second, third, and fourth destination logic circuits (DLC1, DLC2, DLC3, DLC4) may be substantially the same circuit. For example, the first, second, third, and fourth logic circuits (LC12, LC22, LC32, LC42) of FIG. 7 may correspond to the first, second, third, and fourth destination logic circuits (DLC1, DLC2, DLC3, DLC4), respectively.
제1, 제2, 제3 및 제4 입출력 구동 모듈들(122a, 124a, 126a, 128a)의 동작 시에, 공통 제어 로직 회로(CCLC)가 신호 소스(source)로서 동작하고 제1, 제2, 제3 및 제4 목적지 로직 회로들(DLC1, DLC2, DLC3, DLC4)이 신호 목적지로서 동작할 수 있다. 도 8a의 예에서, 공통 제어 로직 회로(CCLC)로부터 제1 목적지 로직 회로(DLC1)까지의 제1 신호 경로(SP1)의 길이, 공통 제어 로직 회로(CCLC)로부터 제2 목적지 로직 회로(DLC2)까지의 제2 신호 경로(SP2)의 길이, 공통 제어 로직 회로(CCLC)로부터 제3 목적지 로직 회로(DLC3)까지의 제3 신호 경로(SP3)의 길이, 및 공통 제어 로직 회로(CCLC)로부터 제4 목적지 로직 회로(DLC4)까지의 제4 신호 경로(SP4)의 길이는 모두 동일할 수 있다. 따라서, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122a, 124a, 126a, 128a) 모두에 대해 동일한 타이밍 스큐(timing skew)를 가지게 되고, 대칭적인(symmetric) 신호 특성을 확보하며, 따라서 동작 성능이 향상될 수 있다.When the first, second, third and fourth input/output driving modules (122a, 124a, 126a, 128a) operate, the common control logic circuit (CCLC) may operate as a signal source and the first, second, third and fourth destination logic circuits (DLC1, DLC2, DLC3, DLC4) may operate as signal destinations. In the example of FIG. 8a, the length of the first signal path (SP1) from the common control logic circuit (CCLC) to the first destination logic circuit (DLC1), the length of the second signal path (SP2) from the common control logic circuit (CCLC) to the second destination logic circuit (DLC2), the length of the third signal path (SP3) from the common control logic circuit (CCLC) to the third destination logic circuit (DLC3), and the length of the fourth signal path (SP4) from the common control logic circuit (CCLC) to the fourth destination logic circuit (DLC4) may all be the same. Accordingly, the same timing skew is achieved for all of the first, second, third and fourth input/output driving modules (122a, 124a, 126a, 128a), symmetric signal characteristics are secured, and thus operating performance can be improved.
도 8b를 참조하면, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122b, 124b, 126b, 128b)을 비대칭 구조로 배치한 경우에 신호 특성을 나타내고 있다. 이하 도 8a와 중복되는 설명은 생략한다.Referring to Fig. 8b, signal characteristics are shown when the first, second, third, and fourth input/output driving modules (122b, 124b, 126b, 128b) are arranged in an asymmetrical structure. Any description overlapping with Fig. 8a is omitted.
도 8b의 예에서, 공통 제어 로직 회로(CCLC)가 중심 부근에 배치되어 있더라도, 공통 제어 로직 회로(CCLC)로부터 제1 목적지 로직 회로(DLC1)까지의 제1 신호 경로(SP1)의 길이, 공통 제어 로직 회로(CCLC)로부터 제2 목적지 로직 회로(DLC2)까지의 제2 신호 경로(SP2')의 길이, 공통 제어 로직 회로(CCLC)로부터 제3 목적지 로직 회로(DLC3)까지의 제3 신호 경로(SP3')의 길이, 및 공통 제어 로직 회로(CCLC)로부터 제4 목적지 로직 회로(DLC4)까지의 제4 신호 경로(SP4')의 길이는 서로 다를 수 있다. 따라서, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122b, 124b, 126b, 128b) 모두에 대해 대칭적인 신호 특성을 확보하기 어려울 수 있다.In the example of FIG. 8b, even if the common control logic circuit (CCLC) is arranged near the center, the length of the first signal path (SP1) from the common control logic circuit (CCLC) to the first destination logic circuit (DLC1), the length of the second signal path (SP2') from the common control logic circuit (CCLC) to the second destination logic circuit (DLC2), the length of the third signal path (SP3') from the common control logic circuit (CCLC) to the third destination logic circuit (DLC3), and the length of the fourth signal path (SP4') from the common control logic circuit (CCLC) to the fourth destination logic circuit (DLC4) may be different from each other. Therefore, it may be difficult to secure symmetrical signal characteristics for all of the first, second, third, and fourth input/output driving modules (122b, 124b, 126b, 128b).
도 8c를 참조하면, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122c, 124c, 126c, 128c)을 좌우대칭 구조로 배치한 경우에 신호 특성을 나타내고 있다. 이하 도 8a와 중복되는 설명은 생략한다.Referring to Fig. 8c, signal characteristics are shown when the first, second, third, and fourth input/output driving modules (122c, 124c, 126c, 128c) are arranged in a left-right symmetrical structure. Any description overlapping with Fig. 8a is omitted.
도 8c의 예에서, 공통 제어 로직 회로(CCLC)가 중심 부근에 배치되어 있는 경우에, 공통 제어 로직 회로(CCLC)로부터 제1 목적지 로직 회로(DLC1)까지의 제1 신호 경로(SP1)의 길이 및 공통 제어 로직 회로(CCLC)로부터 제3 목적지 로직 회로(DLC3)까지의 제3 신호 경로(SP3)의 길이는 동일하며, 제1 및 제3 입출력 구동 모듈들(122c, 126c)에 대해 대칭적인 신호 특성을 확보할 수 있다. 또한, 공통 제어 로직 회로(CCLC)로부터 제2 목적지 로직 회로(DLC2)까지의 제2 신호 경로(SP2')의 길이 및 공통 제어 로직 회로(CCLC)로부터 제4 목적지 로직 회로(DLC4)까지의 제4 신호 경로(SP4")의 길이는 동일하며, 제2 및 제4 입출력 구동 모듈들(124c, 128c)에 대해 대칭적인 신호 특성을 확보할 수 있다. 다만, 제1 및 제3 신호 경로들(SP1, SP3)의 길이와 제2 및 제4 신호 경로들(SP2', SP4")의 길이는 서로 다르며, 따라서 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122c, 124c, 126c, 128c) 모두에 대해 대칭적인 신호 특성을 확보하기 어려울 수 있다.In the example of FIG. 8c, when the common control logic circuit (CCLC) is arranged near the center, the length of the first signal path (SP1) from the common control logic circuit (CCLC) to the first destination logic circuit (DLC1) and the length of the third signal path (SP3) from the common control logic circuit (CCLC) to the third destination logic circuit (DLC3) are the same, and symmetrical signal characteristics can be secured for the first and third input/output driving modules (122c, 126c). In addition, the length of the second signal path (SP2') from the common control logic circuit (CCLC) to the second destination logic circuit (DLC2) and the length of the fourth signal path (SP4") from the common control logic circuit (CCLC) to the fourth destination logic circuit (DLC4) are the same, so that symmetrical signal characteristics can be secured for the second and fourth input/output driving modules (124c, 128c). However, the lengths of the first and third signal paths (SP1, SP3) and the lengths of the second and fourth signal paths (SP2', SP4") are different from each other, so that it may be difficult to secure symmetrical signal characteristics for all of the first, second, third and fourth input/output driving modules (122c, 124c, 126c, 128c).
한편, 도시하지는 않았으나, 제1, 제2, 제3 및 제4 입출력 구동 모듈들을 상하대칭 구조로 배치한 경우에도 제1, 제2, 제3 및 제4 입출력 구동 모듈들 모두에 대해 대칭적인 신호 특성을 확보하기 어려울 수 있다.Meanwhile, even if the first, second, third and fourth input/output driving modules are arranged in a vertically symmetrical structure, it may be difficult to secure symmetrical signal characteristics for all of the first, second, third and fourth input/output driving modules, although not shown.
상술한 것처럼, 본 발명의 실시예들에 따라 4개의 입출력 구동 모듈들을 상하좌우 대칭 구조로 배치하고 중심 부근의 상대적으로 넓은 빈 공간에 공통 제어 로직 회로(CCLC)를 배치하는 경우에, PPA(power, performance, area) 측면에서의 이점을 확보할 수 있다.As described above, when four input/output drive modules are arranged in a symmetrical structure in all directions according to embodiments of the present invention and a common control logic circuit (CCLC) is arranged in a relatively wide empty space near the center, an advantage in terms of power, performance, area (PPA) can be secured.
도 9 및 10은 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다.Figures 9 and 10 are drawings showing specific examples of the input/output drive module groups of Figures 3 and 5.
도 9를 참조하면, 도 6의 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)을 활용하는 구체적인 일 예를 나타낸다. 이하 도 6과 중복되는 설명은 생략한다.Referring to Fig. 9, a specific example of utilizing the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) of Fig. 6 is shown. The description overlapping with Fig. 6 is omitted below.
본 발명의 실시예들에 따른 반도체 메모리 장치는 파워 커패시터(power capacitor)들(PCAP12, PCAP34)을 더 포함할 수 있다. 파워 커패시터들(PCAP12, PCAP34)은 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)의 적어도 일부에 배치되고, 반도체 메모리 장치의 동작 시에 전원 안정화를 수행할 수 있다.A semiconductor memory device according to embodiments of the present invention may further include power capacitors (PCAP12, PCAP34). The power capacitors (PCAP12, PCAP34) are arranged in at least some of the first, second, third, and fourth empty spaces (EA1, EA2, EA3, EA4) and may perform power stabilization during operation of the semiconductor memory device.
파워 커패시터(PCAP12)는 제1 및 제2 입출력 구동 모듈들(122, 124)을 위한 구성요소이며, 따라서 제1 및 제2 빈 공간들(EA1, EA2)에 대응하도록 배치될 수 있다. 파워 커패시터(PCAP34)는 제3 및 제4 입출력 구동 모듈들(126, 128)을 위한 구성요소이며, 따라서 제3 및 제4 빈 공간들(EA3, EA4)에 대응하도록 배치될 수 있다. 도시하지는 않았으나, 실시예에 따라서 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128) 모두를 위한 하나의 파워 커패시터가 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4) 모두에 대응하도록 배치될 수도 있다.The power capacitor (PCAP12) is a component for the first and second input/output driving modules (122, 124), and thus can be arranged to correspond to the first and second empty spaces (EA1, EA2). The power capacitor (PCAP34) is a component for the third and fourth input/output driving modules (126, 128), and thus can be arranged to correspond to the third and fourth empty spaces (EA3, EA4). Although not illustrated, according to an embodiment, one power capacitor for all of the first, second, third and fourth input/output driving modules (122, 124, 126, 128) may be arranged to correspond to all of the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4).
4개의 입출력 구동 모듈들이 각각 파워 커패시터를 구비하는 경우와 비교하여, 본 발명의 실시예들에 따라 2개 이상의 입출력 구동 모듈들을 위한 파워 커패시터들(PCAP12, PCAP34)을 구비하는 경우에, 동일한 면적으로 보다 큰 커패시턴스(capacitance)를 확보할 수 있으며, power capability 성능이 향상될 수 있다.Compared to a case where each of the four input/output driving modules is provided with a power capacitor, in the case where power capacitors (PCAP12, PCAP34) for two or more input/output driving modules are provided according to embodiments of the present invention, a larger capacitance can be secured with the same area, and power capability performance can be improved.
일 실시예에서, 파워 커패시터들(PCAP12, PCAP34)은 다른 타입의 커패시터들, 즉 다른 기능을 수행하는 커패시터들로 대체될 수 있다. 예를 들어, 파워 커패시터들(PCAP12, PCAP34) 대신에 시그널(signal) 커패시터들이 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)의 적어도 일부에 배치될 수 있다. 시그널 커패시터는 신호 전송 시에 메모리 장치에 과도한 부하가 걸리는 문제를 해결하기 위한 것으로서, 높은 파워로 전송되는 신호의 전송 경로에 연결되어 부하를 분산 시키는 기능을 수행할 수 있다.In one embodiment, the power capacitors (PCAP12, PCAP34) may be replaced with other types of capacitors, i.e., capacitors that perform other functions. For example, instead of the power capacitors (PCAP12, PCAP34), signal capacitors may be placed in at least some of the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4). The signal capacitor is intended to solve the problem of excessive load being applied to the memory device during signal transmission, and may be connected to a transmission path of a signal transmitted at high power to perform the function of distributing the load.
도 10을 참조하면, 도 6의 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)을 활용하는 구체적인 일 예를 나타낸다. 이하 도 6, 7 및 9와 중복되는 설명은 생략한다.Referring to Fig. 10, a specific example of utilizing the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) of Fig. 6 is shown. The description overlapping with Figs. 6, 7 and 9 is omitted below.
본 발명의 실시예들에 따른 반도체 메모리 장치는 공통 제어 로직 회로(CCLC) 및 파워 커패시터들(PCAP12, PCAP34)을 더 포함할 수 있다. 도 10의 예는 도 7 및 9의 예들이 조합된 경우를 나타낼 수 있다.The semiconductor memory device according to embodiments of the present invention may further include a common control logic circuit (CCLC) and power capacitors (PCAP12, PCAP34). The example of Fig. 10 may represent a case in which the examples of Figs. 7 and 9 are combined.
한편, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)이 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)을 공유하는 예시로서, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)에 의해 공통적으로 이용되는 공통 제어 로직 회로(CCLC) 및/또는 파워 커패시터들(PCAP12, PCAP34)이 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)에 배치되는 경우를 설명하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(122, 124, 126, 128)에 의해 공통적으로 이용되는 다양한 구성요소들, 예를 들어 파워 게이팅 제어 회로, 리피터 회로 등이 제1, 제2, 제3 및 제4 빈 공간들(EA1, EA2, EA3, EA4)에 배치될 수도 있다.Meanwhile, as an example in which the first, second, third and fourth input/output driving modules (122, 124, 126, 128) share the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4), the case in which the common control logic circuit (CCLC) and/or power capacitors (PCAP12, PCAP34) commonly used by the first, second, third and fourth input/output driving modules (122, 124, 126, 128) are arranged in the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4) has been described, but the present invention may not be limited thereto. For example, various components commonly used by the first, second, third and fourth input/output drive modules (122, 124, 126, 128), such as a power gating control circuit, a repeater circuit, etc., may also be placed in the first, second, third and fourth empty spaces (EA1, EA2, EA3, EA4).
도 11a, 11b, 11c, 11d, 12a, 12b, 12c 및 12d는 도 3 및 5의 입출력 구동 모듈 그룹의 구체적인 예들을 나타내는 도면들이다. 이하 도 3 및 5와 중복되는 설명은 생략한다.FIGS. 11a, 11b, 11c, 11d, 12a, 12b, 12c and 12d are drawings showing specific examples of the input/output drive module groups of FIGS. 3 and 5. Any description overlapping with FIGS. 3 and 5 will be omitted below.
도 11a를 참조하면, 도 3의 입출력 구동 모듈 그룹(100)의 일 예를 나타낸다.Referring to FIG. 11a, an example of the input/output drive module group (100) of FIG. 3 is shown.
입출력 구동 모듈 그룹(100a)은 제1 데이터 패드(DQP1)를 구동하는 제1 데이터 구동 모듈(DQM1), 제2 데이터 패드(DQP2)를 구동하는 제2 데이터 구동 모듈(DQM2), 제3 데이터 패드(DQP3)를 구동하는 제3 데이터 구동 모듈(DQM3), 및 제4 데이터 패드(DQP4)를 구동하는 제4 데이터 구동 모듈(DQM4)을 포함할 수 있다. 제1, 제2, 제3 및 제4 데이터 패드들(DQP1, DQP2, DQP3, DQP4)은 도 3의 제1, 제2, 제3 및 제4 입출력 패드들(IOP1, IOP2, IOP3, IOP4)에 대응하고, 제1, 제2, 제3 및 제4 데이터 구동 모듈들(DQM1, DQM2, DQM3, DQM4)은 도 3의 제1, 제2, 제3 및 제4 입출력 구동 모듈들(IOM1, IOM2, IOM3, IOM4)에 대응할 수 있다. 도 11a는 4개의 입출력 패드들이 모두 데이터 패드들이고 4개의 입출력 구동 모듈들이 모두 데이터 구동 모듈들인 경우를 나타낼 수 있다.The input/output driving module group (100a) may include a first data driving module (DQM1) driving a first data pad (DQP1), a second data driving module (DQM2) driving a second data pad (DQP2), a third data driving module (DQM3) driving a third data pad (DQP3), and a fourth data driving module (DQM4) driving a fourth data pad (DQP4). The first, second, third, and fourth data pads (DQP1, DQP2, DQP3, DQP4) may correspond to the first, second, third, and fourth input/output pads (IOP1, IOP2, IOP3, IOP4) of FIG. 3, and the first, second, third, and fourth data driving modules (DQM1, DQM2, DQM3, DQM4) may correspond to the first, second, third, and fourth input/output driving modules (IOM1, IOM2, IOM3, IOM4) of FIG. 3. FIG. 11a may represent a case where all four input/output pads are data pads and all four input/output driving modules are data driving modules.
도 11b를 참조하면, 도 3의 입출력 구동 모듈 그룹(100)의 다른 예를 나타낸다. 이하 도 11a와 중복되는 설명은 생략한다.Referring to Fig. 11b, another example of the input/output drive module group (100) of Fig. 3 is shown. The description overlapping with Fig. 11a is omitted below.
입출력 구동 모듈 그룹(100b)은 제1 데이터 패드(DQP1)를 구동하는 제1 데이터 구동 모듈(DQM1), 제2 데이터 패드(DQP2)를 구동하는 제2 데이터 구동 모듈(DQM2), 제3 데이터 패드(DQP3)를 구동하는 제3 데이터 구동 모듈(DQM3), 및 데이터 스트로브 패드(DQSP)를 구동하는 데이터 스트로브 구동 모듈(DQSM)을 포함할 수 있다. 데이터 스트로브 구동 모듈(DQSM)의 구성은 데이터 구동 모듈들(DQM1, DQM2, DQM3)의 구성과 상이할 수 있다. 도 11b는 도 11a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 데이터 스트로브 패드 및 데이터 스트로브 구동 모듈로 대체되는 경우를 나타낼 수 있다.The input/output driving module group (100b) may include a first data driving module (DQM1) driving a first data pad (DQP1), a second data driving module (DQM2) driving a second data pad (DQP2), a third data driving module (DQM3) driving a third data pad (DQP3), and a data strobe driving module (DQSM) driving a data strobe pad (DQSP). The configuration of the data strobe driving module (DQSM) may be different from the configurations of the data driving modules (DQM1, DQM2, DQM3). FIG. 11b may illustrate a case where one data pad and one data driving module in the example of FIG. 11a are replaced with a data strobe pad and a data strobe driving module.
도 11c를 참조하면, 도 3의 입출력 구동 모듈 그룹(100)의 일 예를 나타낸다. 이하 도 11a와 중복되는 설명은 생략한다.Referring to Fig. 11c, an example of the input/output drive module group (100) of Fig. 3 is shown. The description overlapping with Fig. 11a is omitted below.
입출력 구동 모듈 그룹(100c)은 제1 데이터 패드(DQP1)를 구동하는 제1 데이터 구동 모듈(DQM1), 제2 데이터 패드(DQP2)를 구동하는 제2 데이터 구동 모듈(DQM2), 제3 데이터 패드(DQP3)를 구동하는 제3 데이터 구동 모듈(DQM3), 및 데이터 마스크 패드(DMP)를 구동하는 데이터 마스크 구동 모듈(DMM)을 포함할 수 있다. 데이터 마스크 구동 모듈(DMM)의 구성은 데이터 구동 모듈들(DQM1, DQM2, DQM3)의 구성과 유사하며, 적어도 하나의 로직 회로가 생략될 수 있다. 도 11c는 도 11a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 데이터 마스크 패드 및 데이터 마스크 구동 모듈로 대체되는 경우를 나타낼 수 있다.The input/output driving module group (100c) may include a first data driving module (DQM1) driving a first data pad (DQP1), a second data driving module (DQM2) driving a second data pad (DQP2), a third data driving module (DQM3) driving a third data pad (DQP3), and a data mask driving module (DMM) driving a data mask pad (DMP). The configuration of the data mask driving module (DMM) is similar to the configuration of the data driving modules (DQM1, DQM2, DQM3), and at least one logic circuit may be omitted. FIG. 11c may illustrate a case where one data pad and one data driving module in the example of FIG. 11a are replaced with a data mask pad and a data mask driving module.
도 11d를 참조하면, 도 3의 입출력 구동 모듈 그룹(100)의 다른 예를 나타낸다. 이하 도 11a와 중복되는 설명은 생략한다.Referring to Fig. 11d, another example of the input/output drive module group (100) of Fig. 3 is shown. The description overlapping with Fig. 11a is omitted below.
입출력 구동 모듈 그룹(100d)은 제1 데이터 패드(DQP1)를 구동하는 제1 데이터 구동 모듈(DQM1), 제2 데이터 패드(DQP2)를 구동하는 제2 데이터 구동 모듈(DQM2), 제3 데이터 패드(DQP3)를 구동하는 제3 데이터 구동 모듈(DQM3), 및 더미 패드(DUP)를 구동하는 더미 구동 모듈(DUM)을 포함할 수 있다. 더미 구동 모듈(DUM)의 구성은 데이터 구동 모듈들(DQM1, DQM2, DQM3)의 구성과 유사하며, 적어도 하나의 로직 회로가 생략될 수 있다. 도 11d는 도 11a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 더미 패드 및 더미 구동 모듈로 대체되는 경우를 나타낼 수 있다.The input/output driving module group (100d) may include a first data driving module (DQM1) driving a first data pad (DQP1), a second data driving module (DQM2) driving a second data pad (DQP2), a third data driving module (DQM3) driving a third data pad (DQP3), and a dummy driving module (DUM) driving a dummy pad (DUP). The configuration of the dummy driving module (DUM) is similar to the configuration of the data driving modules (DQM1, DQM2, DQM3), and at least one logic circuit may be omitted. FIG. 11d may illustrate a case where one data pad and one data driving module in the example of FIG. 11a are replaced with a dummy pad and a dummy driving module.
도 12a, 12b, 12c 및 12d를 참조하면, 도 5의 입출력 구동 모듈 그룹(110)의 예들을 나타낸다. 이하 도 11a, 11b, 11c 및 11d와 중복되는 설명은 생략한다.Referring to FIGS. 12a, 12b, 12c, and 12d, examples of the input/output drive module group (110) of FIG. 5 are shown. The description overlapping with FIGS. 11a, 11b, 11c, and 11d is omitted below.
도 11a와 유사하게, 도 12a의 입출력 구동 모듈 그룹(110a)은 4개의 입출력 패드들이 모두 데이터 패드들이고 4개의 입출력 구동 모듈들이 모두 데이터 구동 모듈들인 경우를 나타낼 수 있다.Similar to FIG. 11a, the input/output drive module group (110a) of FIG. 12a can represent a case where all four input/output pads are data pads and all four input/output drive modules are data drive modules.
도 11b와 유사하게, 도 12b의 입출력 구동 모듈 그룹(110b)은 도 12a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 데이터 스트로브 패드 및 데이터 스트로브 구동 모듈로 대체되는 경우를 나타낼 수 있다.Similar to FIG. 11b, the input/output drive module group (110b) of FIG. 12b may represent a case where one data pad and one data drive module in the example of FIG. 12a are replaced with a data strobe pad and a data strobe drive module.
도 11c와 유사하게, 도 12c의 입출력 구동 모듈 그룹(110c)은 도 12a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 데이터 마스크 패드 및 데이터 마스크 구동 모듈로 대체되는 경우를 나타낼 수 있다.Similar to FIG. 11c, the input/output driving module group (110c) of FIG. 12c may represent a case where one data pad and one data driving module in the example of FIG. 12a are replaced with a data mask pad and a data mask driving module.
도 11d와 유사하게, 도 12d의 입출력 구동 모듈 그룹(110d)은 도 12a의 예에서 1개의 데이터 패드 및 1개의 데이터 구동 모듈이 더미 패드 및 더미 구동 모듈로 대체되는 경우를 나타낼 수 있다.Similar to FIG. 11d, the input/output drive module group (110d) of FIG. 12d can represent a case where one data pad and one data drive module in the example of FIG. 12a are replaced with a dummy pad and a dummy drive module.
도 11a, 11b, 11c, 11d, 12a, 12b, 12c 및 12d를 참조하여 입출력 패드들 및 입출력 구동 모듈들의 예시적인 구성 및 배치를 설명하였으나, 본 발명은 이에 한정되지 않으며, 입출력 패드들 및 입출력 구동 모듈들의 종류, 구성 및 배치는 실시예에 따라서 다양하게 결정될 수 있다.Although exemplary configurations and arrangements of input/output pads and input/output driving modules have been described with reference to FIGS. 11a, 11b, 11c, 11d, 12a, 12b, 12c and 12d, the present invention is not limited thereto, and the types, configurations and arrangements of the input/output pads and input/output driving modules may be determined in various ways depending on the embodiment.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 단면도이다. 이하 도 1과 중복되는 설명은 생략한다.Fig. 13 is a cross-sectional view showing a semiconductor memory device according to embodiments of the present invention. Any description overlapping with Fig. 1 is omitted below.
도 13을 참조하면, 반도체 메모리 장치(12)는 메모리 셀 어레이(20), 복수의 입출력 구동 모듈들(30) 및 복수의 패드들(40)을 포함하며, 제1 주변 회로(peripheral circuit)부(PR1)(50) 및 제2 주변 회로부(PR2)(60)를 더 포함할 수 있다.Referring to FIG. 13, a semiconductor memory device (12) includes a memory cell array (20), a plurality of input/output driving modules (30), and a plurality of pads (40), and may further include a first peripheral circuit unit (PR1) (50) and a second peripheral circuit unit (PR2) (60).
제1 주변 회로부(50)는 메모리 셀 어레이(20)와 복수의 입출력 구동 모듈들(30) 사이에 배치될 수 있다. 제2 주변 회로부(60)는 복수의 입출력 구동 모듈들(30)과 복수의 패드들(40) 사이에 배치될 수 있다. 예를 들어, 제1 및 제2 주변 회로부들(50, 60)은 메모리 셀 어레이(20)와 전기적으로 연결되며, 메모리 셀 어레이(20)의 동작을 제어하는 주변 회로들 중에서 복수의 입출력 구동 모듈들(30)에 포함된 구성요소들을 제외한 나머지 구성요소들의 일부 또는 전부를 포함할 수 있다.The first peripheral circuit unit (50) may be arranged between the memory cell array (20) and a plurality of input/output driving modules (30). The second peripheral circuit unit (60) may be arranged between the plurality of input/output driving modules (30) and a plurality of pads (40). For example, the first and second peripheral circuit units (50, 60) may be electrically connected to the memory cell array (20) and may include some or all of the remaining components, excluding the components included in the plurality of input/output driving modules (30), among the peripheral circuits that control the operation of the memory cell array (20).
복수의 입출력 구동 모듈들(30)은 제1 및 제2 주변 회로부들(50, 60)과 전기적으로 연결될 수 있다. 이 때, 제1 및 제2 주변 회로부들(50, 60)과의 연결 방식은 복수의 입출력 구동 모듈들(30)의 각각의 위치에 따라서 상이하게 구현되며, 이에 대해서는 후술하도록 한다.The plurality of input/output driving modules (30) can be electrically connected to the first and second peripheral circuits (50, 60). At this time, the connection method with the first and second peripheral circuits (50, 60) is implemented differently depending on the respective positions of the plurality of input/output driving modules (30), and this will be described later.
도 14, 15a 및 15b는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 평면도들이다.FIGS. 14, 15a, and 15b are plan views showing semiconductor memory devices according to embodiments of the present invention.
도 14를 참조하면, 도 13의 반도체 메모리 장치(12)에 포함되는 복수의 입출력 구동 모듈들(IOM) 중에서, 제1 입출력 구동 모듈(132a), 제2 입출력 구동 모듈(134a), 제3 입출력 구동 모듈(136a) 및 제4 입출력 구동 모듈(138a)의 평면 상에서의 배치 및 레이아웃을 예시하고 있다.Referring to FIG. 14, the arrangement and layout on a plane of a first input/output driving module (132a), a second input/output driving module (134a), a third input/output driving module (136a), and a fourth input/output driving module (138a) among a plurality of input/output driving modules (IOMs) included in a semiconductor memory device (12) of FIG. 13 is exemplified.
제1 입출력 구동 모듈(132a)은 제1 로직 회로들(LC1_PR1, LC1_PR2)을 포함할 수 있다. 제2 입출력 구동 모듈(134a)은 제2 로직 회로들(LC2_PR1, LC2_PR2)을 포함할 수 있다. 제3 입출력 구동 모듈(136a)은 제3 로직 회로들(LC3_PR1, LC3_PR2)을 포함할 수 있다. 제4 입출력 구동 모듈(138a)은 제4 로직 회로들(LC4_PR1, LC4_PR2)을 포함할 수 있다.The first input/output driving module (132a) may include first logic circuits (LC1_PR1, LC1_PR2). The second input/output driving module (134a) may include second logic circuits (LC2_PR1, LC2_PR2). The third input/output driving module (136a) may include third logic circuits (LC3_PR1, LC3_PR2). The fourth input/output driving module (138a) may include fourth logic circuits (LC4_PR1, LC4_PR2).
도 2 내지 10을 참조하여 상술한 것처럼, 제1, 제2, 제3 및 제4 입출력 구동 모듈들(132a, 134a, 136a, 138a)은 실질적으로 동일한 구조/배치를 가지고 실질적으로 동일한 기능/동작을 수행하며, 상하대칭 구조로 배치되고 중심 부근의 빈 공간들을 공유하여 PPA 측면에서의 이점을 확보할 수 있다.As described above with reference to FIGS. 2 to 10, the first, second, third and fourth input/output drive modules (132a, 134a, 136a, 138a) have substantially the same structure/arrangement and perform substantially the same function/operation, and are arranged in a vertically symmetrical structure and share empty spaces near the center to secure an advantage in terms of PPA.
제1 입출력 구동 모듈(132a)에 포함되는 제1 로직 회로(LC1_PR1), 제2 입출력 구동 모듈(134a)에 포함되는 제2 로직 회로(LC2_PR1), 제3 입출력 구동 모듈(136a)에 포함되는 제3 로직 회로(LC3_PR1), 및 제4 입출력 구동 모듈(138a)에 포함되는 제4 로직 회로(LC4_PR1)는 실질적으로 동일한 회로이며, 도 13의 제1 주변 회로부(50)와 전기적으로 연결될 수 있다. 예를 들어, 제1 로직 회로(LC1_PR1)는 신호 경로(SP1_PR1)를 통해 제1 주변 회로부(50)와 연결되고, 제2 로직 회로(LC2_PR1)는 신호 경로(SP2_PR1)를 통해 제1 주변 회로부(50)와 연결되고, 제3 로직 회로(LC3_PR1)는 신호 경로(SP3_PR1)를 통해 제1 주변 회로부(50)와 연결되며, 제4 로직 회로(LC4_PR1)는 신호 경로(SP4_PR1)를 통해 제1 주변 회로부(50)와 연결될 수 있다.The first logic circuit (LC1_PR1) included in the first input/output driving module (132a), the second logic circuit (LC2_PR1) included in the second input/output driving module (134a), the third logic circuit (LC3_PR1) included in the third input/output driving module (136a), and the fourth logic circuit (LC4_PR1) included in the fourth input/output driving module (138a) are substantially the same circuits and can be electrically connected to the first peripheral circuit unit (50) of FIG. 13. For example, a first logic circuit (LC1_PR1) may be connected to a first peripheral circuit unit (50) through a signal path (SP1_PR1), a second logic circuit (LC2_PR1) may be connected to the first peripheral circuit unit (50) through a signal path (SP2_PR1), a third logic circuit (LC3_PR1) may be connected to the first peripheral circuit unit (50) through a signal path (SP3_PR1), and a fourth logic circuit (LC4_PR1) may be connected to the first peripheral circuit unit (50) through a signal path (SP4_PR1).
제1 입출력 구동 모듈(132a)에 포함되는 제1 로직 회로(LC1_PR2), 제2 입출력 구동 모듈(134a)에 포함되는 제2 로직 회로(LC2_PR2), 제3 입출력 구동 모듈(136a)에 포함되는 제3 로직 회로(LC3_PR2), 및 제4 입출력 구동 모듈(138a)에 포함되는 제4 로직 회로(LC4_PR2)는 실질적으로 동일한 회로이며, 도 13의 제2 주변 회로부(60)와 전기적으로 연결될 수 있다. 예를 들어, 제1 로직 회로(LC1_PR2)는 신호 경로(SP1_PR2)를 통해 제2 주변 회로부(60)와 연결되고, 제2 로직 회로(LC2_PR2)는 신호 경로(SP2_PR2)를 통해 제2 주변 회로부(60)와 연결되고, 제3 로직 회로(LC3_PR2)는 신호 경로(SP3_PR2)를 통해 제2 주변 회로부(60)와 연결되며, 제4 로직 회로(LC4_PR2)는 신호 경로(SP4_PR2)를 통해 제2 주변 회로부(60)와 연결될 수 있다.The first logic circuit (LC1_PR2) included in the first input/output driving module (132a), the second logic circuit (LC2_PR2) included in the second input/output driving module (134a), the third logic circuit (LC3_PR2) included in the third input/output driving module (136a), and the fourth logic circuit (LC4_PR2) included in the fourth input/output driving module (138a) are substantially the same circuits and can be electrically connected to the second peripheral circuit unit (60) of FIG. 13. For example, a first logic circuit (LC1_PR2) may be connected to a second peripheral circuit (60) through a signal path (SP1_PR2), a second logic circuit (LC2_PR2) may be connected to a second peripheral circuit (60) through a signal path (SP2_PR2), a third logic circuit (LC3_PR2) may be connected to a second peripheral circuit (60) through a signal path (SP3_PR2), and a fourth logic circuit (LC4_PR2) may be connected to a second peripheral circuit (60) through a signal path (SP4_PR2).
이 때, 공정 및/또는 설계 상의 문제로 인해 신호 경로들(SP1_PR1, SP1_PR2, SP2_PR1, SP2_PR2, SP3_PR1, SP3_PR2, SP4_PR1, SP4_PR2)에 포함되는 신호 배선들을 구현하는데 제약 조건이 있을 수 있다. 예를 들어, 제1 주변 회로부(50)와의 연결을 위한 신호 경로들(SP1_PR1, SP2_PR1, SP3_PR1, SP4_PR1)에 포함되는 신호 배선들은 위쪽으로 향하는 방향, 즉 +Y축 방향으로만 연장될 수 있고, 제2 주변 회로부(60)와의 연결을 위한 신호 경로들(SP1_PR2, SP2_PR2, SP3_PR2, SP4_PR2)에 포함되는 신호 배선들은 아래쪽으로 향하는 방향, 즉 -Y축 방향으로만 연장될 수 있다.At this time, there may be constraints in implementing signal wires included in signal paths (SP1_PR1, SP1_PR2, SP2_PR1, SP2_PR2, SP3_PR1, SP3_PR2, SP4_PR1, SP4_PR2) due to process and/or design issues. For example, signal wires included in signal paths (SP1_PR1, SP2_PR1, SP3_PR1, SP4_PR1) for connection with the first peripheral circuit unit (50) may extend only in an upward direction, that is, in the +Y-axis direction, and signal wires included in signal paths (SP1_PR2, SP2_PR2, SP3_PR2, SP4_PR2) for connection with the second peripheral circuit unit (60) may extend only in a downward direction, that is, in the -Y-axis direction.
상기와 같은 제약 조건으로 인해, 제1 로직 회로들(LC1_PR1, LC1_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성 및 제2 로직 회로들(LC2_PR1, LC2_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성은 서로 달라질 수 있다.Due to the above constraints, the configuration of signal wires for connecting the first logic circuits (LC1_PR1, LC1_PR2) and the first and second peripheral circuits (50, 60) and the configuration of signal wires for connecting the second logic circuits (LC2_PR1, LC2_PR2) and the first and second peripheral circuits (50, 60) may be different from each other.
구체적으로, 제1 입출력 구동 모듈(132a)에서는, 평면 상에서 제1 주변 회로부(50)와 연결되는 제1 로직 회로(LC1_PR1)가 상부에 배치되고 제2 주변 회로부(60)와 연결되는 제1 로직 회로(LC1_PR2)가 하부에 배치될 수 있다. 따라서, 제1 주변 회로부(50)와 제1 로직 회로(LC1_PR1)의 연결을 위한 신호 경로(SP1_PR1)에 포함되는 신호 배선들을 위쪽 방향으로 연장하더라도, 신호 경로(SP1_PR1)에 포함되는 신호 배선들이 다른 제1 로직 회로(LC1_PR2)를 지나가지 않을 수 있다. 이와 유사하게, 제2 주변 회로부(60)와 제1 로직 회로(LC1_PR2)의 연결을 위한 신호 경로(SP1_PR2)에 포함되는 신호 배선들을 아래쪽 방향으로 연장하더라도, 신호 경로(SP1_PR2)에 포함되는 신호 배선들이 다른 제1 로직 회로(LC1_PR1)를 지나가지 않을 수 있다.Specifically, in the first input/output driving module (132a), the first logic circuit (LC1_PR1) connected to the first peripheral circuit unit (50) on a plane may be arranged at the top, and the first logic circuit (LC1_PR2) connected to the second peripheral circuit unit (60) may be arranged at the bottom. Accordingly, even if the signal wires included in the signal path (SP1_PR1) for connecting the first peripheral circuit unit (50) and the first logic circuit (LC1_PR1) are extended upward, the signal wires included in the signal path (SP1_PR1) may not pass through another first logic circuit (LC1_PR2). Similarly, even if the signal wires included in the signal path (SP1_PR2) for connecting the second peripheral circuit unit (60) and the first logic circuit (LC1_PR2) are extended downward, the signal wires included in the signal path (SP1_PR2) may not pass through another first logic circuit (LC1_PR1).
이에 비하여, 제1 입출력 구동 모듈(132a)과 대칭적으로 배치되는 제2 입출력 구동 모듈(134a)에서는, 평면 상에서 제1 주변 회로부(50)와 연결되는 제2 로직 회로(LC2_PR1)가 하부에 배치되고 제2 주변 회로부(60)와 연결되는 제2 로직 회로(LC2_PR2)가 상부에 배치될 수 있다. 이 경우, 제1 주변 회로부(50)와 제2 로직 회로(LC2_PR1)의 연결을 위한 신호 경로(SP2_PR1)에 포함되는 신호 배선들을 위쪽 방향으로 연장하면, 신호 경로(SP2_PR1)에 포함되는 신호 배선들이 다른 제2 로직 회로(LC2_PR2)를 지나가게 된다. 이와 유사하게, 제2 주변 회로부(60)와 제2 로직 회로(LC2_PR2)의 연결을 위한 신호 경로(SP2_PR2)에 포함되는 신호 배선들을 아래쪽 방향으로 연장하면, 신호 경로(SP2_PR2)에 포함되는 신호 배선들이 다른 제2 로직 회로(LC2_PR1)를 지나가게 된다.In contrast, in the second input/output driving module (134a) that is arranged symmetrically with the first input/output driving module (132a), the second logic circuit (LC2_PR1) connected to the first peripheral circuit unit (50) on a plane may be arranged at the bottom, and the second logic circuit (LC2_PR2) connected to the second peripheral circuit unit (60) may be arranged at the top. In this case, when the signal wires included in the signal path (SP2_PR1) for connecting the first peripheral circuit unit (50) and the second logic circuit (LC2_PR1) are extended upward, the signal wires included in the signal path (SP2_PR1) pass through another second logic circuit (LC2_PR2). Similarly, when the signal wires included in the signal path (SP2_PR2) for connecting the second peripheral circuit (60) and the second logic circuit (LC2_PR2) are extended downward, the signal wires included in the signal path (SP2_PR2) pass through another second logic circuit (LC2_PR1).
따라서, 이러한 차이점을 고려하여, 제1 입출력 구동 모듈(132a)의 신호 경로들(SP1_PR1, SP1_PR2)에 포함되는 신호 배선들의 구성 및 제2 입출력 구동 모듈(134a)의 신호 경로들(SP2_PR1, SP2_PR2)에 포함되는 신호 배선들의 구성을 서로 다르게 함으로써, 효과적인 구현이 가능할 수 있다.Therefore, taking these differences into account, effective implementation may be possible by making the configuration of signal wires included in the signal paths (SP1_PR1, SP1_PR2) of the first input/output driving module (132a) different from the configuration of signal wires included in the signal paths (SP2_PR1, SP2_PR2) of the second input/output driving module (134a).
한편, 이와 유사하게, 제3 로직 회로들(LC3_PR1, LC3_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성 및 제4 로직 회로들(LC4_PR1, LC4_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성은 서로 달라질 수 있다. 다만, 제1 로직 회로들(LC1_PR1, LC1_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성 및 제3 로직 회로들(LC3_PR1, LC3_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성은 동일하며, 제2 로직 회로들(LC2_PR1, LC2_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성은 제4 로직 회로들(LC4_PR1, LC4_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성은 동일할 수 있다.Meanwhile, similarly, the configuration of signal wires for connecting the third logic circuits (LC3_PR1, LC3_PR2) and the first and second peripheral circuits (50, 60) and the configuration of signal wires for connecting the fourth logic circuits (LC4_PR1, LC4_PR2) and the first and second peripheral circuits (50, 60) may be different from each other. However, the configuration of signal wires for connecting the first logic circuits (LC1_PR1, LC1_PR2) and the first and second peripheral circuits (50, 60) and the configuration of signal wires for connecting the third logic circuits (LC3_PR1, LC3_PR2) and the first and second peripheral circuits (50, 60) are the same, and the configuration of signal wires for connecting the second logic circuits (LC2_PR1, LC2_PR2) and the first and second peripheral circuits (50, 60) may be the same as the configuration of signal wires for connecting the fourth logic circuits (LC4_PR1, LC4_PR2) and the first and second peripheral circuits (50, 60).
도 15a를 참조하면, 도 14의 영역(A1)의 구체적인 일 예, 즉 제1 로직 회로들(LC1_PR1, LC1_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성의 구체적인 일 예를 나타낸다.Referring to FIG. 15a, a specific example of an area (A1) of FIG. 14 is shown, that is, a specific example of a configuration of signal wires for connecting the first logic circuits (LC1_PR1, LC1_PR2) and the first and second peripheral circuits (50, 60).
신호 배선들(S11a, S11b, S11c, S11d)은 제1 로직 회로(LC1_PR1)와 제1 주변 회로부(50)를 전기적으로 연결할 수 있다. 예를 들어, 신호 배선들(S11a, S11b, S11c, S11d)은 비아들(V11a, V11b, V11c, V11d)에 의해 제1 로직 회로(LC1_PR1)와 전기적으로 연결되며, 도시하지는 않았으나 위쪽 방향으로 연장되어 다른 비아들에 의해 제1 주변 회로부(50)와 전기적으로 연결될 수 있다.The signal wires (S11a, S11b, S11c, S11d) can electrically connect the first logic circuit (LC1_PR1) and the first peripheral circuit (50). For example, the signal wires (S11a, S11b, S11c, S11d) are electrically connected to the first logic circuit (LC1_PR1) by vias (V11a, V11b, V11c, V11d), and although not shown, can extend upward and be electrically connected to the first peripheral circuit (50) by other vias.
신호 배선들(S12a, S12b, S12c, S12d)은 제1 로직 회로(LC1_PR2)와 제2 주변 회로부(60)를 전기적으로 연결할 수 있다. 예를 들어, 신호 배선들(S12a, S12b, S12c, S12d)은 비아들(V12a, V12b, V12c, V12d)에 의해 제1 로직 회로(LC1_PR2)와 전기적으로 연결되며, 도시하지는 않았으나 아래쪽 방향으로 연장되어 다른 비아들에 의해 제2 주변 회로부(60)와 전기적으로 연결될 수 있다.The signal wires (S12a, S12b, S12c, S12d) can electrically connect the first logic circuit (LC1_PR2) and the second peripheral circuit (60). For example, the signal wires (S12a, S12b, S12c, S12d) are electrically connected to the first logic circuit (LC1_PR2) by vias (V12a, V12b, V12c, V12d), and although not shown, can extend downward and be electrically connected to the second peripheral circuit (60) by other vias.
신호 배선들(S11a, S11b, S11c, S11d)이 제1 로직 회로(LC1_PR2)를 지나가지 않고 신호 배선들(S12a, S12b, S12c, S12d)이 제1 로직 회로(LC1_PR1)를 지나가지 않으며, 따라서 신호 배선들(S11a, S11b, S11c, S11d) 및 신호 배선들(S12a, S12b, S12c, S12d)은 전체적으로 제2 방향(Y)을 따라 정렬될 수 있다. 예를 들어, 신호 배선(S11a)은 제2 방향(Y)을 따라 연장되는 직선 형태이고, 신호 배선(S12a) 또한 제2 방향(Y)을 따라 연장되는 직선 형태이며, 2개의 직선이 제2 방향(Y)을 따라 정렬되도록 배치될 수 있다.The signal wires (S11a, S11b, S11c, S11d) do not pass through the first logic circuit (LC1_PR2) and the signal wires (S12a, S12b, S12c, S12d) do not pass through the first logic circuit (LC1_PR1), and therefore the signal wires (S11a, S11b, S11c, S11d) and the signal wires (S12a, S12b, S12c, S12d) can be aligned overall along the second direction (Y). For example, the signal wire (S11a) has a straight line shape extending along the second direction (Y), and the signal wire (S12a) also has a straight line shape extending along the second direction (Y), and the two straight lines can be arranged to be aligned along the second direction (Y).
신호 배선들(S11a, S11b, S11c, S11d, S12a, S12b, S12c, S12d)을 보호하기 위한 쉴드 배선들(SH11, SH12, SH13, SH14, SH15)이 형성될 수 있다. 예를 들어, 쉴드 배선들(SH11, SH12, SH13, SH14, SH15)과 신호 배선들(S11a, S11b, S11c, S11d, S12a, S12b, S12c, S12d)이 교번적으로 형성되며, 인접한 2개의 쉴드 배선들 사이에 적어도 하나의 신호 배선이 형성될 수 있다. 예를 들어, 쉴드 배선들(SH11, SH12) 사이에 신호 배선들(S11a, S12a)이 형성될 수 있다.Shield wires (SH11, SH12, SH13, SH14, SH15) may be formed to protect signal wires (S11a, S11b, S11c, S11d, S12a, S12b, S12c, S12d). For example, shield wires (SH11, SH12, SH13, SH14, SH15) and signal wires (S11a, S11b, S11c, S11d, S12a, S12b, S12c, S12d) are formed alternately, and at least one signal wire may be formed between two adjacent shield wires. For example, signal wires (S11a, S12a) may be formed between shield wires (SH11, SH12).
도 15a의 예와 같이 신호 배선들이 연결되지 않는 로직 회로 영역을 지나가지 않는 경우에는, 신호 배선들을 상대적으로 간단하게 구현할 수 있으며, 쉴드 배선들(SH11, SH12, SH13, SH14, SH15)이 끊어지지 않고 전체적으로 연장되도록 형성될 수 있다. 예를 들어, 신호 배선들(S11a, S12a)을 형성하는데 있어서, 직선 형태의 하나의 배선 패턴을 형성하고, 이후에 배선 패턴의 중간 부분을 제거하는 방식으로 정렬된 2개의 신호 배선들(S11a, S12a)이 구현될 수 있다. 또한, 신호 배선들(S11a, S11b, S11c, S11d)의 동작 및 신호 배선들(S12a, S12b, S12c, S12d)의 동작 시에 쉴드 배선들(SH11, SH12, SH13, SH14, SH15)에 의한 차폐 효과를 얻을 수 있다.In a case where the signal wires do not pass through an area of a logic circuit where they are not connected, as in the example of Fig. 15a, the signal wires can be implemented relatively simply, and the shield wires (SH11, SH12, SH13, SH14, SH15) can be formed to extend entirely without being interrupted. For example, in forming the signal wires (S11a, S12a), two signal wires (S11a, S12a) can be implemented by forming a single wiring pattern in a straight shape and then removing the middle portion of the wiring pattern. In addition, a shielding effect by the shield wires (SH11, SH12, SH13, SH14, SH15) can be obtained during the operation of the signal wires (S11a, S11b, S11c, S11d) and the operation of the signal wires (S12a, S12b, S12c, S12d).
도 15b를 참조하면, 도 14의 영역(A2)의 구체적인 일 예, 즉 제2 로직 회로들(LC2_PR1, LC2_PR2)과 제1 및 제2 주변 회로부들(50, 60)을 연결하기 위한 신호 배선들의 구성의 구체적인 일 예를 나타낸다.Referring to FIG. 15b, a specific example of an area (A2) of FIG. 14 is shown, that is, a specific example of a configuration of signal wires for connecting the second logic circuits (LC2_PR1, LC2_PR2) and the first and second peripheral circuits (50, 60).
신호 배선들(S21a, S21b, S21c, S21d)은 제2 로직 회로(LC2_PR1)와 제1 주변 회로부(50)를 전기적으로 연결할 수 있다. 예를 들어, 신호 배선들(S21a, S21b, S21c, S21d)은 비아들(V21a, V21b, V21c, V21d)에 의해 제1 로직 회로(LC1_PR1)와 전기적으로 연결되며, 도시하지는 않았으나 위쪽 방향으로 연장되어 다른 비아들에 의해 제1 주변 회로부(50)와 전기적으로 연결될 수 있다.The signal wires (S21a, S21b, S21c, S21d) can electrically connect the second logic circuit (LC2_PR1) and the first peripheral circuit (50). For example, the signal wires (S21a, S21b, S21c, S21d) are electrically connected to the first logic circuit (LC1_PR1) by vias (V21a, V21b, V21c, V21d), and although not shown, can extend upward and be electrically connected to the first peripheral circuit (50) by other vias.
신호 배선들(S22a, S22b, S22c, S22d)은 제2 로직 회로(LC2_PR2)와 제2 주변 회로부(60)를 전기적으로 연결할 수 있다. 예를 들어, 신호 배선들(S22a, S22b, S22c, S22d)은 비아들(V22a, V22b, V22c, V22d)에 의해 제2 로직 회로(LC2_PR2)와 전기적으로 연결되며, 도시하지는 않았으나 아래쪽 방향으로 연장되어 다른 비아들에 의해 제2 주변 회로부(60)와 전기적으로 연결될 수 있다.The signal wires (S22a, S22b, S22c, S22d) can electrically connect the second logic circuit (LC2_PR2) and the second peripheral circuit (60). For example, the signal wires (S22a, S22b, S22c, S22d) are electrically connected to the second logic circuit (LC2_PR2) by vias (V22a, V22b, V22c, V22d), and although not shown, can extend downward and be electrically connected to the second peripheral circuit (60) by other vias.
신호 배선들(S21a, S21b, S21c, S21d)이 제2 로직 회로(LC2_PR2)를 지나가고 신호 배선들(S22a, S22b, S22c, S22d)이 제2 로직 회로(LC2_PR1)를 지나가며, 따라서 신호 배선들(S21a, S21b, S21c, S21d) 및 신호 배선들(S22a, S22b, S22c, S22d)은 부분적으로 제2 방향(Y)을 따라 정렬되고 부분적으로 제2 방향(Y)을 따라 정렬되지 않을 수 있다. 예를 들어, 신호 배선(S21a)은 제2 방향(Y)을 따라 연장되는 직선 형태이고, 신호 배선(S22a)은 제2 방향(Y)을 따라 연장되는 부분 및 제1 방향(X)을 따라 연장되는 부분을 포함하는 꺾인 선 형태이며, 1개의 직선 및 1개의 꺾인 선이 일부 구간에서는 비정렬되고 나머지 구간에서는 정렬되도록 배치될 수 있다.The signal wires (S21a, S21b, S21c, S21d) pass through the second logic circuit (LC2_PR2) and the signal wires (S22a, S22b, S22c, S22d) pass through the second logic circuit (LC2_PR1). Accordingly, the signal wires (S21a, S21b, S21c, S21d) and the signal wires (S22a, S22b, S22c, S22d) may be partially aligned along the second direction (Y) and partially not aligned along the second direction (Y). For example, the signal wiring (S21a) is in the form of a straight line extending along the second direction (Y), and the signal wiring (S22a) is in the form of a bent line including a portion extending along the second direction (Y) and a portion extending along the first direction (X), and one straight line and one bent line can be arranged so as to be unaligned in some sections and aligned in other sections.
도 15a의 예에서와 유사하게, 신호 배선들(S21a, S21b, S21c, S21d, S22a, S22b, S22c, S22d)을 보호하기 위한 쉴드 배선들(SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25')이 형성될 수 있다.Similar to the example of Fig. 15a, shield wires (SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25') can be formed to protect the signal wires (S21a, S21b, S21c, S21d, S22a, S22b, S22c, S22d).
도 15b의 예와 같이 신호 배선들이 연결되지 않는 로직 회로 영역을 지나가는 경우에는, 쉴드 배선들의 일부분을 활용하여 라인 추가 없이 신호 배선들을 구현할 수 있다. 예를 들어, 신호 배선들(S21a, S22a) 및 쉴드 배선들(SH22, SH22')을 형성하는데 있어서, 서로 평행한 직선 형태의 2개의 배선 패턴들을 형성하고, 2개의 배선 패턴들의 중간 부분들을 제거하고, 일부 배선 패턴을 연결하는 방식으로 부분적으로 정렬된 2개의 신호 배선들(S21a, S22a)이 구현될 수 있다.In a case where signal wires pass through a logic circuit area where they are not connected, as in the example of Fig. 15b, signal wires can be implemented without adding lines by utilizing a portion of shield wires. For example, in forming signal wires (S21a, S22a) and shield wires (SH22, SH22'), two signal wires (S21a, S22a) that are partially aligned can be implemented by forming two wire patterns in a straight line shape that are parallel to each other, removing middle portions of the two wire patterns, and connecting some of the wire patterns.
일 실시예에서, 신호 배선들(S21a, S21b, S21c, S21d)의 동작 및 신호 배선들(S22a, S22b, S22c, S22d)의 동작은 동시에 수행되지 않으며, 교번적으로 수행될 수 있다. 예를 들어, 신호 배선들(S21a, S21b, S21c, S21d)의 동작 시에, 신호 배선들(S22a, S22b, S22c, S22d)은 동작하지 않으며, 쉴드 배선들(SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25') 및 신호 배선들(S22a, S22b, S22c, S22d)에 의한 차폐 효과를 얻을 수 있다. 이와 유사하게, 신호 배선들(S22a, S22b, S22c, S22d)의 동작 시에, 신호 배선들(S21a, S21b, S21c, S21d)은 동작하지 않으며, 쉴드 배선들(SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25') 및 신호 배선들(S21a, S21b, S21c, S21d)에 의한 차폐 효과를 얻을 수 있다.In one embodiment, the operations of the signal wires (S21a, S21b, S21c, S21d) and the operations of the signal wires (S22a, S22b, S22c, S22d) are not performed simultaneously, but may be performed alternately. For example, when the signal wires (S21a, S21b, S21c, S21d) are operated, the signal wires (S22a, S22b, S22c, S22d) do not operate, and a shielding effect can be obtained by the shield wires (SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25') and the signal wires (S22a, S22b, S22c, S22d). Similarly, when the signal wires (S22a, S22b, S22c, S22d) are in operation, the signal wires (S21a, S21b, S21c, S21d) do not operate, and a shielding effect can be obtained by the shield wires (SH21, SH22, SH22', SH23, SH23', SH24, SH24', SH25, SH25') and the signal wires (S21a, S21b, S21c, S21d).
도 16은 본 발명의 실시예들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.FIG. 16 is a block diagram showing an example of a semiconductor memory device according to embodiments of the present invention.
도 16을 참조하면, 반도체 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ESD 보호 회로(297) 및 데이터 입출력 패드(299)를 포함할 수 있다. 예를 들어, 반도체 메모리 장치(200)는 휘발성 메모리 장치이고, 특히 DRAM(dynamic random access memory)일 수 있다.Referring to FIG. 16, the semiconductor memory device (200) may include a control logic (210), a refresh control circuit (215), an address register (220), a bank control logic (230), a row address multiplexer (240), a column address latch (250), a row decoder, a column decoder, a memory cell array, a sense amplifier section, an input/output gating circuit (290), a data input/output buffer (295), an ESD protection circuit (297), and a data input/output pad (299). For example, the semiconductor memory device (200) may be a volatile memory device, and in particular, may be a DRAM (dynamic random access memory).
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a~280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a~280d), 제1 내지 제4 뱅크 센스 앰프들(285a~285d), 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 네 개의 뱅크들을 포함하는 반도체 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라서, 반도체 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.The above memory cell array includes a plurality of memory cells and may include first to fourth bank arrays (280a, 280b, 280c, 280d). In addition, the row decoder may include first to fourth bank row decoders (260a, 260b, 260c, 260d) respectively connected to the first to fourth bank arrays (280a to 280d), the column decoder may include first to fourth bank column decoders (270a, 270b, 270c, 270d) respectively connected to the first to fourth bank arrays (280a to 280d), and the sense amplifier unit may include first to fourth bank sense amplifiers (285a, 285b, 285c, 285d) respectively connected to the first to fourth bank arrays (280a to 280d). The first to fourth bank arrays (280a to 280d), the first to fourth bank sense amplifiers (285a to 285d), the first to fourth bank row decoders (260a to 260d), and the first to fourth bank column decoders (270a to 270d) may configure the first to fourth banks, respectively. An example of a semiconductor memory device (200) including four banks is illustrated, but depending on the embodiment, the semiconductor memory device (200) may include any number of banks.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 17의 메모리 컨트롤러(520))로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.The address register (220) can receive an address (ADDR) including a bank address (BANK_ADDR), a row address (ROW_ADDR), and a column address (COL_ADDR) from a memory controller (e.g., the memory controller (520) of FIG. 17). The address register (220) can provide the received bank address (BANK_ADDR) to the bank control logic (230), provide the received row address (ROW_ADDR) to the row address multiplexer (240), and provide the received column address (COL_ADDR) to the column address latch (250).
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.The bank control logic (230) can generate bank control signals in response to the bank address (BANK_ADDR). In response to the bank control signals, a bank row decoder corresponding to the bank address (BANK_ADDR) among the first to fourth bank row decoders (260a to 260d) can be activated, and a bank column decoder corresponding to the bank address (BANK_ADDR) among the first to fourth bank column decoders (270a to 270d) can be activated.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변경시키는 리프레쉬 카운터를 포함할 수 있다.The refresh control circuit (215) can generate a refresh address (REF_ADDR) when a refresh command is received or when entering a self-refresh mode. For example, the refresh control circuit (215) can include a refresh counter that sequentially changes the refresh address (REF_ADDR) from the first address to the last address of the memory cell array.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a~260d)에 각각 인가될 수 있다.The row address multiplexer (240) can receive a row address (ROW_ADDR) from the address register (220) and a refresh address (REF_ADDR) from the refresh control circuit (215). The row address multiplexer (240) can selectively output the row address (ROW_ADDR) or the refresh address (REF_ADDR). The row addresses output from the row address multiplexer (240) can be applied to the first to fourth bank row decoders (260a to 260d), respectively.
제1 내지 제4 뱅크 로우 디코더들(260a~260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.Among the first to fourth bank row decoders (260a to 260d), a bank row decoder activated by the bank control logic (230) can decode a row address output from a row address multiplexer (240) and activate a word line corresponding to the row address. For example, the activated bank row decoder can apply a word line driving voltage to a word line corresponding to the row address.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a~270d)에 각각 인가할 수 있다.The column address latch (250) can receive a column address (COL_ADDR) from the address register (220) and temporarily store the received column address (COL_ADDR). The column address latch (250) can apply the temporarily stored column address (COL_ADDR) to the first to fourth bank column decoders (270a to 270d), respectively.
제1 내지 제4 뱅크 컬럼 디코더들(270a~270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.Among the first to fourth bank column decoders (270a to 270d), a bank column decoder activated by the bank control logic (230) can activate a sense amplifier corresponding to the bank address (BANK_ADDR) and the column address (COL_ADDR) through the input/output gating circuit (290).
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a~280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a~280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.The input/output gating circuit (290) may include circuits for gating input/output data, input data mask logic, read data latches for storing data output from the first to fourth bank arrays (280a to 280d), and write drivers for writing data to the first to fourth bank arrays (280a to 280d).
제1 내지 제4 뱅크 어레이들(280a~280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a~280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 패드(299)를 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.Data (DQ) to be read from one of the first to fourth bank arrays (280a to 280d) can be sensed by a sense amplifier corresponding to the one bank array and stored in the read data latches. The data (DQ) stored in the read data latches can be provided to the memory controller through a data input/output buffer (295) and a data input/output pad (299). Data (DQ) to be written to one of the first to fourth bank arrays (280a to 280d) can be provided from the memory controller to the data input/output buffer (295) through the data input/output pad (299). The data (DQ) provided to the data input/output buffer (295) can be written to the one bank array through the write drivers.
제어 로직(210)은 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 반도체 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.The control logic (210) can control the operation of the semiconductor memory device (200). For example, the control logic (210) can generate control signals so that the semiconductor memory device (200) performs a write operation or a read operation. The control logic (210) can include a command decoder (211) for decoding a command (CMD) received from the memory controller and a mode register (212) for setting an operation mode of the semiconductor memory device (200). For example, the command decoder (211) can decode a write enable signal (/WE), a row address strobe signal (/RAS), a column address strobe signal (/CAS), a chip select signal (/CS), etc., to generate the control signals corresponding to the command (CMD). Additionally, the control logic (210) can further receive a clock signal (CLK) and a clock enable signal (/CKE) for driving the semiconductor memory device (200) in a synchronous manner.
일 실시예에서, 데이터 입출력 버퍼(295), ESD 보호 회로(297) 등이 입출력 구동 모듈(30)에 포함될 수 있다. 일 실시예에서, 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 센스 앰프부, 입출력 게이팅 회로(290) 등이 주변 회로부들(50, 60)에 포함될 수 있다.In one embodiment, a data input/output buffer (295), an ESD protection circuit (297), etc. may be included in the input/output driving module (30). In one embodiment, a control logic (210), a refresh control circuit (215), an address register (220), a bank control logic (230), a row address multiplexer (240), a column address latch (250), a row decoder, a column decoder, a sense amplifier section, an input/output gating circuit (290), etc. may be included in the peripheral circuit sections (50, 60).
한편, DRAM에 기초하여 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하였으나, 본 발명의 실시예들에 따른 반도체 메모리 장치는 SRAM(static random access memory), 플래시 메모리(flash memory), PRAM(phase-change Random Access Memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory)등과 같은 임의의 다른 휘발성/비휘발성 메모리 장치일 수도 있다.Meanwhile, although the semiconductor memory device according to the embodiments of the present invention has been described based on DRAM, the semiconductor memory device according to the embodiments of the present invention may be any other volatile/non-volatile memory device, such as SRAM (static random access memory), flash memory, PRAM (phase-change random access memory), RRAM (resistance random access memory), NFGM (nano floating gate memory), PoRAM (polymer random access memory), MRAM (magnetic random access memory), FRAM (ferroelectric random access memory), etc.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.FIG. 17 is a block diagram illustrating a memory system including a semiconductor memory device according to embodiments of the present invention.
도 17을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(520) 및 반도체 메모리 장치(540)를 포함한다. 메모리 시스템(500)은 메모리 컨트롤러(520)와 반도체 메모리 장치(540)를 연결하는 복수의 신호 라인들(530)을 더 포함할 수 있다.Referring to FIG. 17, a memory system (500) includes a memory controller (520) and a semiconductor memory device (540). The memory system (500) may further include a plurality of signal lines (530) connecting the memory controller (520) and the semiconductor memory device (540).
반도체 메모리 장치(540)는 메모리 컨트롤러(520)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(520)는 호스트(미도시)의 요청에 기초하여 반도체 메모리 장치(540)에 데이터를 기입하거나 반도체 메모리 장치(540)로부터 데이터를 독출할 수 있다.The semiconductor memory device (540) is controlled by the memory controller (520). For example, the memory controller (520) can write data to the semiconductor memory device (540) or read data from the semiconductor memory device (540) based on a request from a host (not shown).
복수의 신호 라인들(530)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(520)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 반도체 메모리 장치(540)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인을 통해 반도체 메모리 장치(540)와 데이터 신호(DAT)를 주고 받으며, 상기 전원 라인을 통해 반도체 메모리 장치(540)에 전원 전압(PWR)을 제공할 수 있다. 반도체 메모리 장치(540)는 본 발명의 실시예들에 따른 반도체 메모리 장치일 수 있다. 도시하지는 않았으나, 복수의 신호 라인들(530)은 데이터 스트로브 신호(즉, DQS 신호)를 전송하는 DQS 라인을 더 포함할 수 있다.The plurality of signal lines (530) may include a control line, a command line, an address line, a data line, and a power line. The memory controller (520) may transmit a command (CMD), an address (ADDR), and a control signal (CTRL) to the semiconductor memory device (540) through the command line, the address line, and the control line, may exchange a data signal (DAT) with the semiconductor memory device (540) through the data line, and may provide a power voltage (PWR) to the semiconductor memory device (540) through the power line. The semiconductor memory device (540) may be a semiconductor memory device according to embodiments of the present invention. Although not illustrated, the plurality of signal lines (530) may further include a DQS line that transmits a data strobe signal (i.e., a DQS signal).
도 18, 19 및 20은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 도면들이다.FIGS. 18, 19 and 20 are drawings showing semiconductor packages according to embodiments of the present invention.
도 18을 참조하면, 반도체 패키지(700)는 베이스 기판(710) 및 베이스 기판(710) 상에 적층되는 복수의 메모리 칩들(CHP1, CHP2, CHP3)을 포함한다.Referring to FIG. 18, a semiconductor package (700) includes a base substrate (710) and a plurality of memory chips (CHP1, CHP2, CHP3) stacked on the base substrate (710).
메모리 칩들(CHP1~CHP3)은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.The memory chips (CHP1 to CHP3) may include semiconductor memory devices according to embodiments of the present invention.
일 실시예에서, 메모리 칩들(CHP1~CHP3)은 입출력 패드들이 형성된 면이 위를 향하도록 적층될 수 있다. 일 실시예에서, 메모리 칩들(CHP1~CHP3) 각각에 대하여, 입출력 패드들은 일 모서리에 인접하여 배열될 수 있다. 일 모서리에 인접하여 배열된 입출력 패드들이 노출되도록, 메모리 칩들(CHP1~CHP3)은 계단 형태로 적층될 수 있다. 계단 형태로 적층된 상태에서, 메모리 칩들(CHP1~CHP3)의 입출력 패드들은 본딩 와이어(BW)를 통하여 베이스 기판(710)과 전기적으로 연결될 수 있다.In one embodiment, the memory chips (CHP1 to CHP3) may be stacked so that the surface on which the input/output pads are formed faces upward. In one embodiment, for each of the memory chips (CHP1 to CHP3), the input/output pads may be arranged adjacent to one edge. The memory chips (CHP1 to CHP3) may be stacked in a step shape so that the input/output pads arranged adjacent to one edge are exposed. In a state where the memory chips (CHP1 to CHP3) are stacked in a step shape, the input/output pads of the memory chips (CHP1 to CHP3) may be electrically connected to the base substrate (710) via a bonding wire (BW).
적층된 메모리 칩들(CHP1~CHP3)과 본딩 와이어(BW)는 밀봉 부재(740)로 고정될 수 있고, 베이스 기판(710)과 메모리 칩들(CHP1~CHP3) 사이에는 접착 부재(730)가 개재될 수 있다. 베이스 기판(710)의 하면에는 외부와의 전기적인 연결을 위한 도전성 범프들(720)이 형성될 수 있다.The stacked memory chips (CHP1 to CHP3) and the bonding wire (BW) can be fixed with a sealing member (740), and an adhesive member (730) can be interposed between the base substrate (710) and the memory chips (CHP1 to CHP3). Conductive bumps (720) for electrical connection with the outside can be formed on the lower surface of the base substrate (710).
도 19를 참조하면, 메모리 패키지(800)는 베이스 기판(810) 및 베이스 기판(810) 상에 적층되는 복수의 메모리 칩들(CHP1~CHP3)을 포함한다. 이하 도 18과 중복되는 설명은 생략한다.Referring to FIG. 19, the memory package (800) includes a base substrate (810) and a plurality of memory chips (CHP1 to CHP3) stacked on the base substrate (810). The description overlapping with FIG. 18 is omitted below.
메모리 칩들(CHP1~CHP3) 각각은 TSV(through silicon via)들(830)을 더 포함할 수 있다.Each of the memory chips (CHP1 to CHP3) may further include TSVs (through silicon vias) (830).
일 실시예에서, TSV들(830)은 메모리 칩들(CHP1~CHP3) 내의 동일한 위치에 형성될 수 있다. 이 때, 메모리 칩들(CHP1~CHP3)은 도 19에 도시된 것처럼 TSV들(830)이 완전히 중첩되도록 적층될 수 있다. 이와 같이 적층된 상태에서, 메모리 칩들(CHP1~CHP3)은 TSV들(830) 및 도전성 물질(840)을 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(810)과도 전기적으로 연결될 수 있다.In one embodiment, the TSVs (830) may be formed at the same location within the memory chips (CHP1 to CHP3). At this time, the memory chips (CHP1 to CHP3) may be stacked so that the TSVs (830) completely overlap each other, as illustrated in FIG. 19. In this stacked state, the memory chips (CHP1 to CHP3) may be electrically connected to each other through the TSVs (830) and the conductive material (840), and may also be electrically connected to the base substrate (810).
도전성 범프들(820) 및 밀봉 부재(850)는 도 18의 도전성 범프들(720) 및 밀봉 부재(740)와 실질적으로 동일할 수 있다.The conductive bumps (820) and sealing member (850) may be substantially identical to the conductive bumps (720) and sealing member (740) of FIG. 18.
도 20을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(920)을 포함할 수 있다.Referring to FIG. 20, a semiconductor package (900) may include one or more stacked memory devices (910) and a graphic processing unit (GPU) (920).
스택형 메모리 장치(910)와 GPU(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 GPU(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 패키지 기판(940)은 솔더 볼(950) 상에 장착될 수 있다. GPU(920)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(920)는 어플리케이션 프로세서, 그 밖의 다양한 프로세싱 장치로 구현될 수 있다.The stacked memory device (910) and the GPU (920) are mounted on an interposer (930), and the interposer (930) on which the stacked memory device (910) and the GPU (920) are mounted can be mounted on a package substrate (940). The package substrate (940) can be mounted on a solder ball (950). The GPU (920) can correspond to a semiconductor device capable of performing a memory controller function, and as an example, the GPU (920) can be implemented as an application processor or various other processing devices.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 도 18 및 19를 참조하여 상술한 것처럼 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 복수의 메모리 칩들이 적층되어 구현될 수 있다.The stacked memory device (910) can be implemented in various forms, and according to one embodiment, the stacked memory device (910) can be a memory device in the form of an HBM (High Bandwidth Memory) in which a plurality of layers are stacked. Accordingly, the stacked memory device (910) can be implemented by stacking a plurality of memory chips including semiconductor memory devices according to embodiments of the present invention as described above with reference to FIGS. 18 and 19.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, GPU(920)는 다수 개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 GPU(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 GPU(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.A plurality of stacked memory devices (910) may be mounted on the interposer (930), and the GPU (920) may communicate with the plurality of stacked memory devices (910). As an example, each of the stacked memory devices (910) and the GPU (920) may include a physical (PHY) region, and communication may be performed between the stacked memory devices (910) and the GPU (920) through the physical (PHY) region. Meanwhile, when the stacked memory device (910) includes a direct access region, a test signal may be provided into the stacked memory device (910) through a conductive means (e.g., a solder ball (950)) mounted on the lower portion of the package substrate (940) and the direct access region.
본 발명의 실시예들은 반도체 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone), 오토모티브(automotive) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.Embodiments of the present invention can be usefully applied to any electronic device and system including a semiconductor memory device. For example, embodiments of the present invention can be more usefully applied to electronic systems such as a PC (Personal Computer), a laptop, a cellular phone, a smart phone, an MP3 player, a PDA (Personal Digital Assistant), a PMP (Portable Multimedia Player), a digital TV, a digital camera, a portable game console, a navigation device, a wearable device, an IoT (Internet of Things) device, an IoE (Internet of Everything) device, an e-book, a VR (Virtual Reality) device, an AR (Augmented Reality) device, a drone, an automotive, and the like.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the present invention has been described above with reference to preferred embodiments thereof, it will be understood by those skilled in the art that various modifications and changes may be made to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below.
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