KR20240119763A - Display panel and display device - Google Patents

Abstract

Translated fromKorean

본 개시의 실시 예들은, 표시 패널 및 표시 장치에 관한 것으로서, 더욱 상세하게는, 제1 내지 제4 서브 픽셀 각각은, 기판 상에 배치된 제1 내지 제3 액티브 패턴을 포함하며, 제1 액티브 패턴은 제4 신호 라인과 전기적으로 연결되고, 제2 액티브 패턴은 제2 신호 라인 또는 제3 신호 라인과 전기적으로 연결되며, 제3 액티브 패턴은 제1 신호 라인과 전기적으로 연결되고, 제1 내지 제3 액티브 패턴 중 적어도 하나는 커팅 영역을 포함하며, 제1 및 제2 서브 픽셀에 배치된 제1 및 제2 액티브 패턴의 커팅 영역들은 상기 발광 영역과 중첩됨으로써, 개구율을 향상시킬 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.Embodiments of the present disclosure relate to a display panel and a display device, and more specifically, each of the first to fourth subpixels includes first to third active patterns disposed on a substrate, and the first to fourth subpixels include first to third active patterns disposed on a substrate, and The pattern is electrically connected to the fourth signal line, the second active pattern is electrically connected to the second signal line or the third signal line, the third active pattern is electrically connected to the first signal line, and the first to At least one of the third active patterns includes a cutting area, and the cutting areas of the first and second active patterns disposed in the first and second subpixels overlap the light emitting area, thereby improving the aperture ratio. and a display device may be provided.

Description

Translated fromKorean

표시 패널 및 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE}Display panel and display device {DISPLAY PANEL AND DISPLAY DEVICE}

본 개시의 실시 예들은 표시 패널 및 표시 장치에 관한 것이다.Embodiments of the present disclosure relate to display panels and display devices.

표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 다수의 도전층 및 발광 소자 등을 포함한다.The display device includes a thin film transistor (TFT), multiple conductive layers, and light emitting elements.

이러한 표시 장치를 제조하는 공정에서 이물 등으로 인해, 일부 발광 영역의 휘점 또는 암점 불량이 발생할 수 있다. 일부 표시 장치는 불량을 방지하기 위해, 불량이 발생된 발광 영역과 이를 구동하는 회로 영역의 연결을 끊는 등의 리페어 공정을 수행하나, 이로 인해, 표시 장치의 개구부가 줄어들거나, 리페어 공정의 성공률이 저하되는 문제가 있다.In the process of manufacturing such a display device, defects in bright spots or dark spots in some light-emitting areas may occur due to foreign substances. In order to prevent defects, some display devices perform repair processes such as disconnecting the defective light-emitting area and the circuit area that drives it. However, this reduces the opening of the display device or lowers the success rate of the repair process. There is a problem of deterioration.

본 개시의 실시 예들은 배선 역할을 하는 투명한 액티브 패턴을 리페어 패턴으로 사용함으로써, 리페어 패턴으로 인해 개구부의 면적이 줄어드는 것을 방지할 수 있는 표시 패널 및 표시 장치에 관한 것이다.Embodiments of the present disclosure relate to a display panel and display device that can prevent the area of an opening from being reduced due to the repair pattern by using a transparent active pattern that serves as a wiring as a repair pattern.

본 개시의 실시 예들은 액티브 패턴 상에 컬러 필터, 블랙 뱅크 및 오버코트층 중 적어도 하나를 배치함으로써, 리페어 공정 시에 조사되는 레이저로 인해 캐소드 전극 및 애노드 전극이 손상되지 않는 표시 패널 및 표시 장치에 관한 것이다.Embodiments of the present disclosure relate to a display panel and display device in which a cathode electrode and an anode electrode are not damaged by a laser irradiated during a repair process by disposing at least one of a color filter, a black bank, and an overcoat layer on an active pattern. will be.

본 개시의 실시 예들은 투명한 액티브 패턴을 리페어 패턴으로 사용하여 리페어 공정을 진행함으로써, 레이저가 캐소드 전극까지 도달하지 못하여 캐소드 전극의 손상을 방지함으로써, 캐소드 전극 상에 배치된 봉지층으로부터 침투되는 외부 원소로 인한 불량을 방지할 수 있는 표시 패널 및 표시 장치에 관한 것이다.Embodiments of the present disclosure proceed with the repair process using a transparent active pattern as a repair pattern, preventing damage to the cathode electrode by preventing the laser from reaching the cathode electrode, thereby preventing external elements penetrating from the encapsulation layer disposed on the cathode electrode. It relates to a display panel and display device that can prevent defects caused by.

본 개시의 실시 예들은 발광 영역 및 발광 영역을 둘러싸는 비 발광 영역을 포함하는 제1 내지 제4 서브 픽셀을 포함하는 기판 및 기판 상에 배치되며 서로 이격된 제1 신호 라인, 제2 신호 라인, 제3 신호 라인 및 제4 신호 라인을 포함하고, 제1 내지 제4 서브 픽셀 각각은, 기판 상에 배치된 제1 내지 제3 액티브 패턴을 포함하며, 제1 액티브 패턴은 제4 신호 라인과 전기적으로 연결되고, 제2 액티브 패턴은 제2 신호 라인 또는 제3 신호 라인과 전기적으로 연결되며, 제3 액티브 패턴은 제1 신호 라인과 전기적으로 연결되고, 제1 내지 제3 액티브 패턴 중 적어도 하나는 커팅 영역을 포함하며, 제1 및 제2 서브 픽셀에 배치된 제1 및 제2 액티브 패턴의 커팅 영역들은 상기 발광 영역과 중첩되고, 제3 및 제4 서브 픽셀에 배치된 제1 내지 제3 액티브 패턴의 커팅 영역들 중 적어도 하나는 비 발광 영역에 배치된 표시 패널을 제공할 수 있다.Embodiments of the present disclosure include a substrate including first to fourth subpixels including a light-emitting area and a non-emission area surrounding the light-emitting area, and a first signal line, a second signal line, and a first signal line disposed on the substrate and spaced apart from each other. It includes a third signal line and a fourth signal line, and each of the first to fourth subpixels includes first to third active patterns disposed on a substrate, and the first active pattern is electrically connected to the fourth signal line. is connected, the second active pattern is electrically connected to the second signal line or the third signal line, the third active pattern is electrically connected to the first signal line, and at least one of the first to third active patterns is It includes a cutting area, and the cutting areas of the first and second active patterns arranged in the first and second subpixels overlap the light emitting area, and the cutting areas of the first to third active patterns arranged in the third and fourth subpixels At least one of the cut areas of the pattern may provide a display panel disposed in a non-emission area.

본 개시의 실시 예들은 발광 영역 및 발광 영역을 둘러싸는 비 발광 영역을 포함하는 제1 내지 제4 서브 픽셀을 포함하는 표시 패널을 포함하고, 표시 패널의 기판 상에 배치되며 서로 이격된 제1 신호 라인, 제2 신호 라인, 제3 신호 라인 및 제4 신호 라인을 포함하고, 제1 내지 제4 서브 픽셀 각각은, 기판 상에 배치된 제1 내지 제3 액티브 패턴을 포함하며, 제1 액티브 패턴은 제4 신호 라인과 전기적으로 연결되고, 제2 액티브 패턴은 제2 신호 라인 또는 제3 신호 라인과 전기적으로 연결되며, 제3 액티브 패턴은 제1 신호 라인과 전기적으로 연결되고, 제1 내지 제3 액티브 패턴 중 적어도 하나는 커팅 영역을 포함하며, 제1 및 제2 서브 픽셀에 배치된 제1 및 제2 액티브 패턴의 커팅 영역들은 상기 발광 영역과 중첩되고, 제3 및 제4 서브 픽셀에 배치된 제1 내지 제3 액티브 패턴의 커팅 영역들 중 적어도 하나는 비 발광 영역에 배치된 표시 장치를 제공할 수 있다.Embodiments of the present disclosure include a display panel including first to fourth subpixels including a light-emitting area and a non-emission area surrounding the light-emitting area, and first signals disposed on a substrate of the display panel and spaced apart from each other. line, a second signal line, a third signal line, and a fourth signal line, and each of the first to fourth subpixels includes first to third active patterns disposed on a substrate, and the first active pattern is electrically connected to the fourth signal line, the second active pattern is electrically connected to the second signal line or the third signal line, the third active pattern is electrically connected to the first signal line, and the first to third active patterns are electrically connected to the first signal line. At least one of the three active patterns includes a cutting area, and the cutting areas of the first and second active patterns arranged in the first and second subpixels overlap the light emitting area and are arranged in the third and fourth subpixels. A display device may be provided in which at least one of the cutting areas of the first to third active patterns is disposed in a non-emission area.

본 개시의 실시 예들에 의하면, 배선 역할을 하는 투명한 액티브 패턴을 리페어 패턴으로 사용함으로써, 리페어 패턴으로 인해 개구부의 면적이 줄어드는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, a display panel and a display device that can prevent the area of the opening from being reduced due to the repair pattern can be provided by using a transparent active pattern serving as a wiring as a repair pattern.

본 개시의 실시 예들에 의하면, 액티브 패턴 상에 컬러 필터, 블랙 뱅크 및 오버코트층 중 적어도 하나를 배치함으로써, 리페어 공정 시에 조사되는 레이저로 인해 캐소드 전극 및 애노드 전극이 손상되지 않는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, a display panel and display device in which a cathode electrode and an anode electrode are not damaged by a laser irradiated during a repair process by disposing at least one of a color filter, a black bank, and an overcoat layer on an active pattern. can be provided.

본 개시의 실시 예들에 의하면, 투명한 액티브 패턴을 리페어 패턴으로 사용하여 리페어 공정을 진행함으로써, 레이저가 캐소드 전극까지 도달하지 못하여 캐소드 전극의 손상을 방지함으로써, 캐소드 전극 상에 배치된 봉지층으로부터 침투되는 외부 원소로 인한 불량을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, the repair process is performed using a transparent active pattern as a repair pattern, thereby preventing damage to the cathode electrode by preventing the laser from reaching the cathode electrode, thereby preventing the laser from penetrating from the encapsulation layer disposed on the cathode electrode. A display panel and display device that can prevent defects caused by external elements can be provided.

도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 개시의 실시 예들에 따른 표시 장치의 서브 픽셀의 등가 회로이다.
도 3은 본 개시의 실시 예들에 따른 표시 패널의 표시 영역의 일부를 도시한 평면도이다.
도 4는 도 3의 A-B를 따라 절단한 단면도이다.
도 5는 제1 서브 픽셀 또는 제2 서브 픽셀을 리페어하는 공정에서 액티브 패턴에 레이저를 조사한 형태를 개략적으로 도시한 도면이다.
도 6은 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 각각의 파장별 투과율을 도시한 그래프이다.
도 7은 은 도 3의 제1 서브 픽셀을 리페어 하는 공정에서, 제1 액티브 패턴의 제5 커팅 영역에 레이저가 조사되는 조사되는 것을 간략히 도시한 도면이다.
도 8은 투명 뱅크 및 블랙 뱅크 각각의 파장별 투과율을 도시한 그래프이다.
도 9는 도 3의 제3 서브 픽셀을 리페어 하는 공정에서, 제7 액티브 패턴의 제3 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다.
도 10은 본 개시의 실시 예들에 따른 표시 패널에 포함된 제1 내지 제4 서브 픽셀의 구조를 도시한 도면이다.
도 11은 제1 서브 픽셀을 리페어 하는 공정에서, 제3 액티브 패턴의 제1 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다.
도 12는 도 10의 제3 서브 픽셀을 리페어 하는 공정에서 제7 액티브 패턴의 제3 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다.
도 13은 비교 예에 따른 표시 패널의 개구율 및 실시 예에 따른 표시 패널의 개구율을 비교한 표이다.1 is a system configuration diagram of a display device according to embodiments of the present disclosure.
2 is an equivalent circuit of a subpixel of a display device according to embodiments of the present disclosure.
3 is a plan view illustrating a portion of the display area of a display panel according to embodiments of the present disclosure.
Figure 4 is a cross-sectional view taken along AB in Figure 3.
FIG. 5 is a diagram schematically showing a form in which a laser is irradiated to an active pattern in a process of repairing a first subpixel or a second subpixel.
Figure 6 is a graph showing the transmittance for each wavelength of a red color filter, a green color filter, and a blue color filter.
FIG. 7 is a diagram briefly illustrating how a laser is irradiated to a fifth cutting area of the first active pattern in a process of repairing the first subpixel of FIG. 3 .
Figure 8 is a graph showing the transmittance by wavelength for each transparent bank and black bank.
FIG. 9 is a diagram briefly illustrating a laser being irradiated to a third cutting area of the seventh active pattern in a process of repairing the third subpixel of FIG. 3 .
FIG. 10 is a diagram illustrating the structure of first to fourth subpixels included in a display panel according to embodiments of the present disclosure.
FIG. 11 is a diagram briefly showing that a laser is irradiated to the first cutting area of the third active pattern in a process of repairing the first subpixel.
FIG. 12 is a diagram briefly illustrating a laser being irradiated to a third cutting area of the seventh active pattern in a process of repairing the third subpixel of FIG. 10 .
Figure 13 is a table comparing the aperture ratio of the display panel according to the comparative example and the aperture ratio of the display panel according to the embodiment.

이하, 본 개시의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present disclosure will be described in detail with reference to illustrative drawings. In adding reference numerals to components in each drawing, the same components may have the same reference numerals as much as possible even if they are shown in different drawings. Additionally, in describing the present disclosure, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present disclosure, the detailed description may be omitted. When “comprises,” “has,” “consists of,” etc. mentioned in the specification are used, other parts may be added unless “only” is used. When a component is expressed in the singular, it can also include the plural, unless specifically stated otherwise.

또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.Additionally, in describing the components of the present disclosure, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the components are not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.In the description of the positional relationship of components, when two or more components are described as being “connected,” “coupled,” or “connected,” the two or more components are directly “connected,” “coupled,” or “connected.” ", but it should be understood that two or more components and other components may be further "interposed" and "connected," "combined," or "connected." Here, other components may be included in one or more of two or more components that are “connected,” “coupled,” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the explanation of temporal flow relationships related to components, operation methods, production methods, etc., for example, temporal precedence relationships such as “after”, “after”, “after”, “before”, etc. Or, when a sequential relationship is described, non-continuous cases may be included unless “immediately” or “directly” is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.Meanwhile, when a numerical value or corresponding information (e.g., level, etc.) for a component is mentioned, even if there is no separate explicit description, the numerical value or corresponding information is related to various factors (e.g., process factors, internal or external shocks, It can be interpreted as including the error range that may occur due to noise, etc.).

이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명한다.Hereinafter, various embodiments of the present disclosure will be described in detail with reference to the attached drawings.

도 1은 본 개시의 실시 예들에 따른 표시 장치의 시스템 구성도이다. 도 1을 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)의 디스플레이 구동 시스템은 표시 패널(110) 및 표시 패널(110)을 구동하기 위한 디스플레이 구동 회로를 포함할 수 있다.1 is a system configuration diagram of a display device according to embodiments of the present disclosure. Referring to FIG. 1 , the display driving system of thedisplay device 100 according to embodiments of the present disclosure may include adisplay panel 110 and a display driving circuit for driving thedisplay panel 110 .

표시 패널(110)은 영상이 표시되는 표시 영역(DA)과 영상이 표시되지 않는 비-표시 영역(NDA)을 포함할 수 있다. 표시 패널(110)은 영상 표시를 위하여 기판(SUB) 상에 배치되는 다수의 서브 픽셀들(SP)을 포함할 수 있다. 예를 들어, 다수의 서브 픽셀들(SP)은 표시 영역(DA)에 배치될 수 있다. 경우에 따라, 비-표시 영역(NDA)에 적어도 하나의 서브 픽셀(SP)이 배치될 수도 있다. 비-표시 영역(NDA)에 배치되는 적어도 하나의 서브 픽셀(SP)은 더미 서브 픽셀이라고도 한다.Thedisplay panel 110 may include a display area (DA) where an image is displayed and a non-display area (NDA) where an image is not displayed. Thedisplay panel 110 may include a plurality of subpixels SP disposed on the substrate SUB to display an image. For example, a plurality of subpixels SP may be disposed in the display area DA. In some cases, at least one subpixel SP may be disposed in the non-display area NDA. At least one subpixel SP disposed in the non-display area NDA is also called a dummy subpixel.

표시 패널(110)은 다수의 서브 픽셀들(SP)을 구동하기 위하여, 기판(SUB) 상에 배치되는 다수의 신호 배선들을 포함할 수 있다. 예를 들어, 다수의 신호 배선들은 데이터 라인들(DL), 게이트 라인들(GL), 구동 전압 라인들 등을 포함할 수 있다.Thedisplay panel 110 may include a plurality of signal wires disposed on the substrate SUB to drive the plurality of subpixels SP. For example, multiple signal lines may include data lines DL, gate lines GL, driving voltage lines, etc.

다수의 데이터 라인들(DL) 및 다수의 게이트 라인들(GL)은 서로 교차할 수 있다. 다수의 데이터 라인들(DL) 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인들(GL) 각각은 제1 방향과 교차하는 방향으로 연장되면서 배치될 수 있다. 여기서, 제1 방향은 칼럼(Column) 방향이고 제1 방향과 교차하는 방향은 로우(Row) 방향일 수 있다.Multiple data lines DL and multiple gate lines GL may cross each other. Each of the plurality of data lines DL may be arranged to extend in the first direction. Each of the plurality of gate lines GL may be arranged to extend in a direction intersecting the first direction. Here, the first direction may be a column direction and the direction intersecting the first direction may be a row direction.

디스플레이 구동 회로는 데이터 구동 회로(120), 게이트 구동 회로(130), 및 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위한 컨트롤러(140)를 더 포함할 수도 있다. 데이터 구동 회로(120)는 다수의 데이터 라인들(DL)로 영상 신호에 해당하는 데이터 신호들(데이터 전압들이라고도 함)을 출력할 수 있다. 게이트 구동 회로(130)는 게이트 신호들을 생성하여 다수의 게이트 라인들(GL)로 게이트 신호들을 출력할 수 있다. 컨트롤러(140)는, 외부 호스트(150)에서 입력되는 입력 영상 데이터를 데이터 구동 회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 데이터 구동 회로(120)에 공급할 수 있다.The display driving circuit may further include adata driving circuit 120, agate driving circuit 130, and acontroller 140 for controlling thedata driving circuit 120 and thegate driving circuit 130. Thedata driving circuit 120 may output data signals (also referred to as data voltages) corresponding to image signals through a plurality of data lines DL. Thegate driving circuit 130 may generate gate signals and output the gate signals to a plurality of gate lines GL. Thecontroller 140 may convert input image data input from theexternal host 150 to fit the data signal format used by thedata driving circuit 120 and supply the converted image data to thedata driving circuit 120.

데이터 구동 회로(120)는 하나 이상의 소스 드라이버 집적 회로를 포함할 수 있다. 예를 들어, 각 소스 드라이버 집적 회로는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG(Chip On Glass) 또는 COP(Chip On Panel) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF(Chip On Film) 방식으로 구현되어 표시 패널(110)과 연결될 수 있다.Data drivecircuit 120 may include one or more source driver integrated circuits. For example, each source driver integrated circuit is connected to thedisplay panel 110 using a tape automated bonding (TAB) method, or is bonded to thedisplay panel 110 using a chip on glass (COG) or chip on panel (COP) method. It may be connected to a pad, or may be implemented using a COF (Chip On Film) method and connected to thedisplay panel 110.

게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시 패널(110)과 연결되거나, COG 또는 COP 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, COF 방식에 따라 표시 패널(110)과 연결되거나 GIP(Gate In Panel) 타입으로 표시 패널(110)의 비-표시 영역(NDA)에 형성될 수도 있다.Thegate driving circuit 130 is connected to thedisplay panel 110 using a tape automated bonding (TAB) method, is connected to a bonding pad of thedisplay panel 110 using a COG or COP method, or is connected to thedisplay panel 110 according to a COF method. ) or may be formed in the non-display area (NDA) of thedisplay panel 110 as a GIP (Gate In Panel) type.

본 개시의 실시 예들에 따른 표시 장치(100)는 표시 패널(110)이 자체적으로 발광하는 자체 발광 표시 장치일 수 있다. 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 유기 발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기 발광 표시 장치일 수 있다. 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기 발광 표시 장치일 수 있다. 또 다른 예를 들어, 본 개시의 실시 예들에 따른 표시 장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀 닷(Quantum Dot)으로 구현된 퀀텀닷 표시 장치일 수 있다.Thedisplay device 100 according to embodiments of the present disclosure may be a self-luminous display device in which thedisplay panel 110 emits light on its own. For example, thedisplay device 100 according to embodiments of the present disclosure may be an organic light emitting display device in which a light emitting element is implemented as an organic light emitting diode (OLED). For another example, thedisplay device 100 according to embodiments of the present disclosure may be an inorganic light-emitting display device in which the light-emitting element is implemented as an inorganic-based light-emitting diode. For another example, thedisplay device 100 according to embodiments of the present disclosure may be a quantum dot display device in which a light emitting element is implemented with quantum dots, which are semiconductor crystals that emit light on their own.

도 2는 본 개시의 실시 예들에 따른 표시 장치(100)의 서브 픽셀(SP)의 등가 회로이다.FIG. 2 is an equivalent circuit of a subpixel SP of thedisplay device 100 according to embodiments of the present disclosure.

도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)은 발광 소자(ED)와 이를 구동하기 위한 픽셀 구동 회로(SPC)를 포함할 수 있고, 픽셀 구동 회로(SPC)는 구동 트랜지스터(DRT), 스캔 트랜지스터(SCT), 및 스토리지 캐패시터(Cst)를 포함할 수 있다.Referring to FIG. 2, in thedisplay device 100 according to embodiments of the present disclosure, each subpixel (SP) may include a light emitting element (ED) and a pixel driving circuit (SPC) for driving the same, and the pixel The driving circuit (SPC) may include a driving transistor (DRT), a scan transistor (SCT), and a storage capacitor (Cst).

구동 트랜지스터(DRT)는 발광 소자(ED)로 흐르는 전류를 제어하여 발광 소자(ED)를 구동할 수 있다. 스캔 트랜지스터(SCT)는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드인 제1 노드(N1)로 전달할 수 있다. 스토리지 캐패시터(Cst)는 일정 기간 동안 전압 유지를 위한 구성될 수 있다.The driving transistor (DRT) can drive the light emitting device (ED) by controlling the current flowing into the light emitting device (ED). The scan transistor (SCT) may transmit the data voltage (Vdata) to the first node (N1), which is the gate node of the driving transistor (DRT). The storage capacitor (Cst) may be configured to maintain voltage for a certain period of time.

발광 소자(ED)는 애노드 전극(AE) 및 캐소드 전극(CE)과, 애노드 전극(AE) 및 캐소드 전극(CE) 사이에 위치하는 발광층(EL)을 포함할 수 있다. 애노드 전극(AE)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다.The light emitting device (ED) may include an anode electrode (AE) and a cathode electrode (CE), and a light emitting layer (EL) located between the anode electrode (AE) and the cathode electrode (CE). The anode electrode (AE) may be electrically connected to the second node (N2) of the driving transistor (DRT).

캐소드 전극(CE)에는 기저 전압(EVSS)이 인가될 수 있다. 발광 소자(ED)는 일 예로, 유기 발광 다이오드(OLED), 무기물 기반의 발광 다이오드(LED), 퀀텀 닷(Quantum dot) 발광 소자 등일 수 있다. A base voltage (EVSS) may be applied to the cathode electrode (CE). For example, the light emitting device (ED) may be an organic light emitting diode (OLED), an inorganic light emitting diode (LED), or a quantum dot light emitting device.

구동 트랜지스터(DRT)는 발광 소자(ED)를 구동하기 위한 트랜지스터로서, 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다. 제1 노드(N1)는 게이트 노드이고, 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 제2 노드(N2)는 소스 노드 또는 드레인 노드이고, 발광 소자(ED)의 애노드 전극(AE)과 전기적으로 연결될 수 있다. 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있고, 구동 전압(EVDD)을 공급하는 구동 전압 라인(DVL)과 전기적으로 연결될 수 있다. 아래에서는, 설명의 편의를 위하여, 제2 노드(N2)는 소스 노드이고, 제3노드(N3)는 드레인 노드인 것을 예로 들어 설명할 수 있다.The driving transistor DRT is a transistor for driving the light emitting device ED and may include a first node N1, a second node N2, and a third node N3. The first node N1 is a gate node and may be electrically connected to the source node or drain node of the scan transistor SCT. The second node N2 is a source node or a drain node and may be electrically connected to the anode electrode AE of the light emitting device ED. The third node N3 may be a drain node or a source node, and may be electrically connected to the driving voltage line DVL that supplies the driving voltage EVDD. Below, for convenience of explanation, the second node (N2) is a source node and the third node (N3) is a drain node.

스캔 트랜지스터(SCT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 간의 연결을 스위칭 할 수 있다. 스캔 트랜지스터(SCT)는 게이트 라인(GL)의 일종인 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 구동 트랜지스터(DRT)의 제1 노드(N1)와 다수의 데이터 라인들(DL) 중 대응되는 데이터 라인(DL) 간의 연결을 제어할 수 있다.The scan transistor (SCT) may switch the connection between the data line (DL) and the first node (N1) of the driving transistor (DRT). The scan transistor (SCT) responds to the scan signal (SCAN) supplied from the scan line (SCL), a type of gate line (GL), to the first node (N1) of the driving transistor (DRT) and a plurality of data lines ( The connection between corresponding data lines (DL) among DLs can be controlled.

스캔 트랜지스터(SCT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결될 수 있다. 스캔 트랜지스터(SCT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다. 스캔 트랜지스터(SCT)는 턴-온 레벨 전압의 스캔 신호(SCAN)에 의해 턴-온 되어, 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.The drain node or source node of the scan transistor (SCT) may be electrically connected to the corresponding data line (DL). The source node or drain node of the scan transistor (SCT) may be electrically connected to the first node (N1) of the driving transistor (DRT). The gate node of the scan transistor (SCT) is electrically connected to the scan line (SCL) and can receive a scan signal (SCAN). The scan transistor (SCT) is turned on by the scan signal (SCAN) of the turn-on level voltage, and the data voltage (Vdata) supplied from the corresponding data line (DL) is connected to the first node (N1) of the driving transistor (DRT). ) can be delivered.

도 2를 참조하면, 스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에서 구성될 수 있다.Referring to FIG. 2, the storage capacitor Cst may be configured between the first node N1 and the second node N2 of the driving transistor DRT.

도 2를 참조하면, 본 개시의 실시 예들에 따른 표시 장치(100)에서, 각 서브 픽셀(SP)의 픽셀 구동 회로(SPC)는 센싱 트랜지스터(SENT)를 더 포함할 수 있다. 센싱 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(Vref)이 인가된 기준 전압 라인(RVL) 간의 연결을 스위칭할 수 있다.Referring to FIG. 2 , in thedisplay device 100 according to embodiments of the present disclosure, the pixel driving circuit (SPC) of each subpixel (SP) may further include a sensing transistor (SENT). The sensing transistor (SENT) may switch the connection between the second node (N2) of the driving transistor (DRT) and the reference voltage line (RVL) to which the reference voltage (Vref) is applied.

센싱 트랜지스터(SENT)는 스캔 라인(SCL)에서 공급되는 스캔 신호(SCAN)에 응답하여, 발광 소자(ED)의 애노드 전극(AE)에 전기적으로 연결된 구동 트랜지스터(DRT)의 제2 노드(N2)와 다수의 기준 전압 라인(RVL) 중 대응되는 기준 전압 라인(RVL) 간의 연결을 제어할 수 있다. 도 2에서는, 센싱 트랜지스터(SENT)의 게이트 노드와 스캔 트랜지스터(SCT)의 게이트 노드는 동일한 스캔 라인(SCL)에 연결되었지만, 이는 설명의 편의를 위한 예시일 뿐, 서로 다른 스캔 라인(SCL)에 연결될 수도 있다.The sensing transistor (SENT) responds to the scan signal (SCAN) supplied from the scan line (SCL), and the second node (N2) of the driving transistor (DRT) is electrically connected to the anode electrode (AE) of the light emitting element (ED). It is possible to control the connection between and a corresponding reference voltage line (RVL) among a plurality of reference voltage lines (RVL). In Figure 2, the gate node of the sensing transistor (SENT) and the gate node of the scan transistor (SCT) are connected to the same scan line (SCL), but this is only an example for convenience of explanation and are connected to different scan lines (SCL). It may be connected.

센싱 트랜지스터(SENT)의 드레인 노드 또는 소스 노드는 기준 전압 라인(RVL)에 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제2 노드(N2)에 전기적으로 연결될 수 있으며, 발광 소자(ED)의 애노드 전극(AE)과 전기적으로 연결될 수 있다. 센싱 트랜지스터(SENT)의 게이트 노드는 스캔 라인(SCL)과 전기적으로 연결되어 스캔 신호(SCAN)를 인가 받을 수 있다.The drain node or source node of the sensing transistor (SENT) may be electrically connected to the reference voltage line (RVL). The source node or drain node of the sensing transistor (SENT) may be electrically connected to the second node (N2) of the driving transistor (DRT) and may be electrically connected to the anode electrode (AE) of the light emitting device (ED). The gate node of the sensing transistor (SENT) is electrically connected to the scan line (SCL) and can receive a scan signal (SCAN).

구동 트랜지스터(DRT), 스캔 트랜지스터(SCT) 및 센싱 트랜지스터(SENT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.Each of the driving transistor (DRT), scan transistor (SCT), and sensing transistor (SENT) may be an n-type transistor or a p-type transistor.

도 3은 본 개시의 실시 예들에 따른 표시 패널의 표시 영역의 일부를 도시한 평면도이다.3 is a plan view illustrating a portion of the display area of a display panel according to embodiments of the present disclosure.

도 3을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 표시 영역(DA)에 배치된 다수의 서브 픽셀(SP1, SP2, SP3, SP4)을 포함할 수 있다.Referring to FIG. 3 , thedisplay panel 110 according to embodiments of the present disclosure may include a plurality of subpixels SP1, SP2, SP3, and SP4 disposed in the display area DA.

각 서브 픽셀(SP1, SP2, SP3, SP4)은 발광 영역(EA1, EA2, EA3, EA4)을 포함할 수 있다. 예를 들면, 도 3에 도시된 바와 같이, 제1 서브 픽셀(SP1)은 제1 발광 영역(EA1)을 포함하고, 제2 서브 픽셀(SP2)은 제2 발광 영역(EA2)을 포함하고, 제3 서브 픽셀(SP3)은 제3 발광 영역(EA3)을 포함하며, 제4 서브 픽셀(SP4)은 제4 발광 영역(EA4)을 포함할 수 있다.Each subpixel (SP1, SP2, SP3, and SP4) may include an emission area (EA1, EA2, EA3, and EA4). For example, as shown in FIG. 3, the first subpixel SP1 includes a first emission area EA1, the second subpixel SP2 includes a second emission area EA2, The third subpixel SP3 may include a third emission area EA3, and the fourth subpixel SP4 may include a fourth emission area EA4.

제1 발광 영역(EA)은 적색 발광 영역이고, 제2 발광 영역(EA2)은 청색 발광 영역이며, 제3 발광 영역(EA3)은 백색 발광 영역이고, 제4 발광 영역(EA4)은 녹색 발광 영역일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.The first emission area (EA) is a red emission area, the second emission area (EA2) is a blue emission area, the third emission area (EA3) is a white emission area, and the fourth emission area (EA4) is a green emission area. However, embodiments of the present disclosure are not limited thereto.

표시 패널(110)은 다수의 발광 영역(EA1, EA2, EA3, EA4)을 둘러싸는 비 발광 영역을 포함할 수 있다.Thedisplay panel 110 may include a non-emission area surrounding a plurality of emission areas EA1, EA2, EA3, and EA4.

다수의 발광 영역(EA1, EA2, EA3, EA4)은 뱅크(BK)의 개구부와 대응되는 영역이고, 비 발광 영역은 뱅크(BK)가 배치된 영역일 수 있다.The plurality of emission areas EA1, EA2, EA3, and EA4 correspond to the openings of the bank BK, and the non-emission areas may be areas where the bank BK is disposed.

비 발광 영역에는 다수의 발광 영역(EA1, EA2, EA3, EA4)에 배치된 발광 소자를 구동하기 위한 다수의 신호라인이 배치될 수 있으며, 또한, 다수의 트랜지스터 및 다수의 스토리지 캐패시터를 포함하는 회로부가 배치될 수 있다.In the non-emission area, a plurality of signal lines may be disposed to drive the light emitting elements arranged in the plurality of emission areas (EA1, EA2, EA3, EA4), and a circuit unit including a plurality of transistors and a plurality of storage capacitors. can be placed.

예를 들어, 도 3을 참조하면, 표시 패널(110)의 비 발광 영역에는 제1 내지 제5 신호라인(SL1, SL2, SL3, SL4, SL5)이 배치될 수 있다.For example, referring to FIG. 3 , first to fifth signal lines SL1, SL2, SL3, SL4, and SL5 may be disposed in a non-emission area of thedisplay panel 110.

도 3을 참조하면, 제1 내지 제4 신호 라인(SL1, SL2, SL3, SL4)은 서로 이격하여 배치되고, 제1 방향으로 연장되도록 배치될 수 있다.Referring to FIG. 3, the first to fourth signal lines SL1, SL2, SL3, and SL4 may be arranged to be spaced apart from each other and extend in the first direction.

제1 신호 라인(SL1)은 구동 전압 라인이고, 제2 및 제3 신호 라인(SL2, SL3)은 데이터 라인이고, 제4 신호 라인(SL4)은 기준 전압 라인일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.The first signal line SL1 may be a driving voltage line, the second and third signal lines SL2 and SL3 may be data lines, and the fourth signal line SL4 may be a reference voltage line. However, in an embodiment of the present disclosure, the fourth signal line SL4 may be a reference voltage line. They are not limited to this.

제5 신호 라인(SL5)은 제1 방향과 교차하는 방향인 제2 방향으로 연장되도록 배치될 수 있다. 제5 신호 라인(SL5)은 제1 내지 제4 신호 라인(SL1, SL2, SL3, SL4)과 중첩될 수 있다.The fifth signal line SL5 may be arranged to extend in a second direction that intersects the first direction. The fifth signal line SL5 may overlap the first to fourth signal lines SL1, SL2, SL3, and SL4.

제5 신호 라인(SL5)은 스캔 라인일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.The fifth signal line SL5 may be a scan line, but embodiments of the present disclosure are not limited thereto.

도 3을 참조하면, 표시 패널(110)은 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4) 각각과 중첩된 다수의 애노드 전극(AE1, AE2, AE3, AE4)을 포함할 수 있다.Referring to FIG. 3 , thedisplay panel 110 may include a plurality of anode electrodes AE1, AE2, AE3, and AE4 overlapping with each of the first to fourth light emitting areas EA1, EA2, EA3, and EA4. .

구체적으로, 제1 서브 픽셀(SP1)의 제1 발광 영역(EA1)은 제1 애노드 전극(AE1)의 일부와 중첩되고, 제2 서브 픽셀(SP2)의 제2 발광 영역(EA2)은 제2 애노드 전극(AE2)의 일부와 중첩될 수 있다. 또한, 제3 서브 픽셀(SP3)의 제3 발광 영역(EA3)은 제3 애노드 전극(AE3)의 일부와 중첩될 수 있고, 제4 서브 픽셀(SP4)의 제4 발광 영역(EA4)은 제4 애노드 전극(AE4)의 일부와 중첩될 수 있다.Specifically, the first emission area EA1 of the first subpixel SP1 overlaps a portion of the first anode electrode AE1, and the second emission area EA2 of the second subpixel SP2 overlaps the second anode electrode AE1. It may overlap with a portion of the anode electrode (AE2). Additionally, the third emission area EA3 of the third subpixel SP3 may overlap a portion of the third anode electrode AE3, and the fourth emission area EA4 of the fourth subpixel SP4 may overlap the third anode electrode AE3. 4 may overlap with a portion of the anode electrode (AE4).

도 3을 참조하면, 제1 발광 영역(EA1)은 제1 컬러 필터(RCF)와 중첩되고, 제2 발광 영역(EA3)은 제2 컬러 필터(BCF)와 중첩될 수 있다. 또한, 제3 발광 영역(EA3)에는 컬러 필터가 미 배치될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.Referring to FIG. 3 , the first emission area EA1 may overlap the first color filter (RCF), and the second emission area EA3 may overlap the second color filter (BCF). Additionally, a color filter may not be disposed in the third emission area EA3, but embodiments of the present disclosure are not limited thereto.

또한, 제1 및 제2 서브 픽셀(SP1, SP2) 각각에는 제1 컬러 필터(RCF)와 제2 컬러 필터(BCF)가 발광 영역(EA1, EA2)과 더불어 비 발광 영역의 일부에도 배치될 수 있다. 그리고, 제4 서브 픽셀(SP4)에서도 컬러 필터(예: 녹색 컬러 필터)가 배치될 수 있으나, 제4 서브 픽셀(SP4)의 제4 발광 영역(EA4)에 대응되도록 배치되고, 제4 서브 픽셀(SP4)의 비 발광 영역에는 미 배치될 수 있다.Additionally, in each of the first and second subpixels SP1 and SP2, a first color filter (RCF) and a second color filter (BCF) may be disposed in the emission areas (EA1 and EA2) as well as in a portion of the non-emission area. there is. Additionally, a color filter (e.g., green color filter) may be disposed in the fourth subpixel SP4, but is disposed to correspond to the fourth emission area EA4 of the fourth subpixel SP4. It may not be placed in the non-emission area of (SP4).

또한, 도 3을 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 다수의 애노드 전극들 중 적어도 하나의 애노드 전극과 중첩된 액티브 패턴들을 포함할 수 있다.Additionally, referring to FIG. 3 , thedisplay panel 110 according to embodiments of the present disclosure may include active patterns overlapping with at least one anode electrode among a plurality of anode electrodes.

예를 들면, 제1 및 제2 애노드 전극(AE1, AE2) 각각은 신호 라인과 전기적으로 연결된 적어도 하나의 액티브 패턴과 중첩될 수 있다.For example, each of the first and second anode electrodes AE1 and AE2 may overlap at least one active pattern electrically connected to a signal line.

제1 및 제2 애노드 전극(AE1, AE2)과 중첩된 액티브 패턴들 중 적어도 하나의 액티브 패턴의 일부는 표시 패널(110)의 발광 영역(EA)과도 중첩될 수 있다. 다시 말해, 표시 패널(110)의 표시 영역(DA)에 배치된 적어도 하나의 액티브 패턴은 애노드 전극과 발광 영역에 중첩될 수 있다.A portion of at least one of the active patterns overlapping the first and second anode electrodes AE1 and AE2 may also overlap the emission area EA of thedisplay panel 110 . In other words, at least one active pattern disposed in the display area DA of thedisplay panel 110 may overlap the anode electrode and the light emitting area.

구체적으로, 제1 발광 영역(EA1)을 포함하는 제1 서브 픽셀(SP1)은 제1 액티브 패턴(321), 제2 액티브 패턴(322) 및 제3 액티브 패턴(323)을 포함할 수 있다.Specifically, the first subpixel SP1 including the first emission area EA1 may include a firstactive pattern 321, a secondactive pattern 322, and a thirdactive pattern 323.

제1 서브 픽셀(SP1)의 회로부는 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 구동 트랜지스터(DRT)를 포함할 수 있다(도 2 참조).The circuit part of the first subpixel SP1 may include a scan transistor (SCT), a sense transistor (SENT), and a driving transistor (DRT) (see FIG. 2).

제1 서브 픽셀(SP1)에 배치된 제1 액티브 패턴(321)은 제4 신호 라인(SL4)과 전기적으로 연결될 수 있고, 제2 액티브 패턴(322)은 제2 신호 라인(SL2)과 전기적으로 연결될 수 있다. 제3 액티브 패턴(323)은 제1 신호 라인(SL1)과 전기적으로 연결될 수 있다.The firstactive pattern 321 disposed in the first subpixel SP1 may be electrically connected to the fourth signal line SL4, and the secondactive pattern 322 may be electrically connected to the second signal line SL2. can be connected The thirdactive pattern 323 may be electrically connected to the first signal line SL1.

제1 액티브 패턴(321)은 제1 서브 픽셀(SP1)의 센스 트랜지스터(SENT)와 전기적으로 연결되고, 제2 액티브 패턴(322)은 제1 서브 픽셀(SP1)의 스캔 트랜지스터(SCAN)와 전기적으로 연결될 수 있으며, 제3 액티브 패턴(323)은 제1 서브 픽셀(SP1)의 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.The firstactive pattern 321 is electrically connected to the sense transistor (SENT) of the first subpixel (SP1), and the secondactive pattern 322 is electrically connected to the scan transistor (SCAN) of the first subpixel (SP1). The thirdactive pattern 323 may be electrically connected to the driving transistor DRT of the first subpixel SP1.

제1 서브 픽셀(SP1)에 배치된 제1 내지 제3 액티브 패턴(321, 322, 323) 각각은 기판 상에 배치된 신호 라인들과 연결되어 배선 역할을 할 수 있다.Each of the first to thirdactive patterns 321, 322, and 323 disposed in the first subpixel SP1 may be connected to signal lines disposed on the substrate and may serve as a wiring.

도 3에 도시된 바와 같이, 제1 서브 픽셀(SP1)에 포함된 제1 발광 영역(EA1)은 제1 액티브 패턴(321)의 일부 및 제2 액티브 패턴(322)의 일부와 중첩될 수 있다. 여기서, 제1 액티브 패턴(321)의 일부는 제2 발광 영역(EA2)의 일부와도 중첩될 수 있다.As shown in FIG. 3, the first emission area EA1 included in the first subpixel SP1 may overlap a portion of the firstactive pattern 321 and a portion of the secondactive pattern 322. . Here, a portion of the firstactive pattern 321 may also overlap with a portion of the second emission area EA2.

이러한 제1 액티브 패턴(321)과 제2 액티브 패턴(322) 중 적어도 하나는 리페어 공정 시, 레이저가 조사되는 부분인 커팅 영역(CL)이 존재할 수 있다.At least one of the firstactive pattern 321 and the secondactive pattern 322 may have a cutting area CL, which is a portion where a laser is irradiated during a repair process.

커팅 영역(CL)은 서브 픽셀(SP)에 불량이 발생하는 경우, 불량이 발생한 서브 픽셀(SP) 리페어(repair)를 위해 레이저가 조사되는 부분일 수 있다.When a defect occurs in the subpixel SP, the cutting area CL may be a part where a laser is irradiated to repair the defective subpixel SP.

액티브 패턴의 커팅 영역(CL)에 레이저가 조사된 경우, 커팅 영역(CL)에서 액티브 패턴은 커팅(cutting)될 수 있으며, 레이저가 조사되지 않은 경우 액티브 패턴은 커팅되지 않고 박막 트랜지스터에 신호를 전달하는 역할을 할 수 있다. 다시 말해, 커팅 영역(CL)은 리페어 공정 후, 액티브 패턴의 커팅 여부를 통해 확인 될 수 있다. 또한, 리페어 공정이 수행되지 않은 액티브 패턴에서는 커팅 영역(CL)이 시인되지 않는다.When the laser is irradiated to the cutting area (CL) of the active pattern, the active pattern can be cut in the cutting area (CL). If the laser is not irradiated, the active pattern is not cut and a signal is transmitted to the thin film transistor. can play a role. In other words, the cutting area CL can be confirmed through whether or not the active pattern is cut after the repair process. Additionally, the cutting area CL is not visible in the active pattern in which a repair process has not been performed.

표시 장치에 포함되는 표시 패널을 제조하는 공정에서 각 서브 픽셀이 이물 등으로 인해 불량이 발생할 수 있다. 이와 같이, 서브 픽셀의 불량이 발생하는 경우, 리페어(repair)를 위해 불량이 발생된 서브 픽셀이 동작하는 것을 차단할 수 있다.In the process of manufacturing a display panel included in a display device, defects may occur in each subpixel due to foreign substances. In this way, when a defective subpixel occurs, the defective subpixel can be blocked from operating for repair.

리페어(repair) 공정은 서브 픽셀(SP)에 배치된 적어도 하나의 배선을 전기적으로 단락 시키는 공정을 의미할 수 있다. 예를 들면, 제1 내지 제4 신호 라인(SL1, SL2, SL3, SL4) 중 적어도 하나에 전기적으로 연결된 배선에 레이저를 조사하여 해당 배선과 다른 신호 라인의 전기적 연결을 끊어냄으로써, 리페어 공정이 완료될 수 있다.The repair process may refer to a process of electrically short-circuiting at least one wire disposed in the subpixel SP. For example, the repair process is completed by irradiating a laser to a wiring electrically connected to at least one of the first to fourth signal lines (SL1, SL2, SL3, and SL4) to cut the electrical connection between the wiring and other signal lines. It can be.

본 개시의 실시 예들에 따른 표시 패널(110)은 다수의 액티브 패턴들(321, 322, 331, 332, 341, 342, 351, 352)이 배선 역할을 하는 동시에 리페어 공정 시에 레이저가 조사되는 리페어 패턴 역할을 할 수 있다.Thedisplay panel 110 according to embodiments of the present disclosure has a plurality ofactive patterns 321, 322, 331, 332, 341, 342, 351, and 352 serving as wiring and at the same time a repair panel irradiated with a laser during the repair process. It can serve as a pattern.

예를 들어, 도 3을 참조하면, 제2 액티브 패턴(322)은 제1 애노드 전극(AE1) 및 제1 발광 영역(EA1)과 중첩된 영역에서 적어도 하나의 제1 커팅 영역(CL1)을 포함할 수 있다.For example, referring to FIG. 3, the secondactive pattern 322 includes at least one first cutting area CL1 in an area overlapping the first anode electrode AE1 and the first emission area EA1. can do.

또한, 도 3을 참조하면, 제1 액티브 패턴(321)은 제2 애노드 전극(AE2) 및 제2 발광 영역(EA2)과 중첩된 영역에서 적어도 하나의 제1 커팅 영역(CL1)을 포함할 수 있다. 다시 말해, 제1 액티브 패턴(321)은 제1 서브 픽셀(SP1)에 기준 전압 신호를 공급하는 배선 역할을 하지만, 제2 서브 픽셀(SP2)이 배치된 영역에서 제1 커팅 영역(CL1)을 구비할 수 있다.Additionally, referring to FIG. 3, the firstactive pattern 321 may include at least one first cutting area CL1 in an area overlapping the second anode electrode AE2 and the second light emitting area EA2. there is. In other words, the firstactive pattern 321 serves as a wire that supplies a reference voltage signal to the first subpixel (SP1), but forms the first cutting area (CL1) in the area where the second subpixel (SP2) is placed. It can be provided.

다만, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 제1 액티브 패턴(321)은 제1 애노드 전극(AE1)과 중첩된 영역 또는 제1 애노드 전극(AE1) 및 제1 발광 영역(EA1)과 중첩된 영역에서 제1 커팅 영역(CL1)을 구비할 수도 있다.However, the embodiments of the present disclosure are not limited to this, and the firstactive pattern 321 is formed in an area overlapping with the first anode electrode AE1 or between the first anode electrode AE1 and the first emission area EA1. A first cutting area CL1 may be provided in the overlapping area.

도 3을 참조하면, 제2 발광 영역(EA2)을 포함하는 제2 서브 픽셀(SP2)은 제4 액티브 패턴(331), 제5 액티브 패턴(332) 및 제6 액티브 패턴(333)을 포함할 수 있다.Referring to FIG. 3, the second subpixel SP2 including the second emission area EA2 may include a fourthactive pattern 331, a fifthactive pattern 332, and a sixthactive pattern 333. You can.

제2 서브 픽셀(SP2)의 회로부도 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 구동 트랜지스터(DRT)를 포함할 수 있다(도 2 참조).The circuit part of the second subpixel SP2 may also include a scan transistor (SCT), a sense transistor (SENT), and a driving transistor (DRT) (see FIG. 2).

제2 서브 픽셀(SP2)의 제4 액티브 패턴(331)은 제4 신호 라인(SL4)과 전기적으로 연결될 수 있고, 제5 액티브 패턴(332)은 제3 신호 라인(SL3)과 전기적으로 연결될 수 있다. 제6 액티브 패턴(333)은 제1 신호 라인(SL1)과 전기적으로 연결될 수 있다.The fourthactive pattern 331 of the second subpixel SP2 may be electrically connected to the fourth signal line SL4, and the fifthactive pattern 332 may be electrically connected to the third signal line SL3. there is. The sixthactive pattern 333 may be electrically connected to the first signal line SL1.

도 3을 참조하면, 제1 서브 픽셀(SP1)에 배치된 제3 액티브 패턴(323)은 제6 액티브 패턴(333)으로부터 분기된 구조를 가질 수 있으나, 본 개시의 실시 예들에 따른 액티브 패턴들의 구조가 이에 한정되는 것은 아니다.Referring to FIG. 3, the thirdactive pattern 323 disposed in the first subpixel SP1 may have a branched structure from the sixthactive pattern 333, but the active patterns according to embodiments of the present disclosure may have The structure is not limited to this.

제4 액티브 패턴(331)은 제2 서브 픽셀(SP2)의 센스 트랜지스터(SENT)와 전기적으로 연결되고, 제5 액티브 패턴(332)은 제2 서브 픽셀(SP2)의 스캔 트랜지스터(SCAN)와 전기적으로 연결될 수 있으며, 제6 액티브 패턴(333)은 제2 서브 픽셀(SP2)의 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.The fourthactive pattern 331 is electrically connected to the sense transistor (SENT) of the second subpixel (SP2), and the fifthactive pattern 332 is electrically connected to the scan transistor (SCAN) of the second subpixel (SP2). The sixthactive pattern 333 may be electrically connected to the driving transistor DRT of the second subpixel SP2.

제2 서브 픽셀(SP2)에 배치된 제4 내지 제6 액티브 패턴(331, 332, 333) 각각은 기판 상에 배치된 신호 라인들과 연결되어 배선 역할을 할 수 있다.Each of the fourth to sixthactive patterns 331, 332, and 333 disposed in the second subpixel SP2 may be connected to signal lines disposed on the substrate and may serve as a wiring.

도 3에 도시된 바와 같이, 제2 서브 픽셀(SP2)에 포함된 제2 애노드 전극(AE2) 및 제2 발광 영역(EA2)은 제4 액티브 패턴(331)의 일부 및 제5 액티브 패턴(332)의 일부와 중첩될 수 있다.As shown in FIG. 3, the second anode electrode AE2 and the second light emitting area EA2 included in the second subpixel SP2 are part of the fourthactive pattern 331 and the fifth active pattern 332. ) may overlap with part of.

이러한 제4 액티브 패턴(331)와 제5 액티브 패턴(332) 중 적어도 하나는 리페어 공정 시, 레이저가 조사되는 부분인 커팅 영역(CL)이 존재할 수 있다.At least one of the fourthactive pattern 331 and the fifthactive pattern 332 may have a cutting area CL, which is a portion where a laser is irradiated during a repair process.

예를 들어, 도 3을 참조하면, 제4 액티브 패턴(331)과 제5 액티브 패턴(332) 중 적어도 하나는 제2 애노드 전극(AE2) 및 제2 발광 영역(EA2)과 중첩된 영역에서 적어도 하나의 제2 커팅 영역(CL2)을 포함할 수 있다.For example, referring to FIG. 3, at least one of the fourthactive pattern 331 and the fifthactive pattern 332 is at least in the area overlapping the second anode electrode AE2 and the second emission area EA2. It may include one second cutting area CL2.

도 3을 참조하면, 제3 발광 영역(EA3)을 포함하는 제3 서브 픽셀(SP3)은 제7 액티브 패턴(341), 제8 액티브 패턴(342) 및 제9 액티브 패턴(343)을 포함할 수 있다.Referring to FIG. 3, the third subpixel SP3 including the third emission area EA3 may include a seventhactive pattern 341, an eighthactive pattern 342, and a ninthactive pattern 343. You can.

제3 서브 픽셀(SP3)의 회로부는 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 구동 트랜지스터(DRT)를 포함할 수 있다(도 2 참조).The circuit part of the third subpixel SP3 may include a scan transistor (SCT), a sense transistor (SENT), and a driving transistor (DRT) (see FIG. 2).

제3 서브 픽셀(SP3)의 제7 액티브 패턴(341)은 제4 신호 라인(SL4)과 전기적으로 연결될 수 있고, 제8 액티브 패턴(342)은 제3 신호 라인(SL3)과 전기적으로 연결될 수 있다. 제9 액티브 패턴(343)은 제1 신호 라인(SL1)과 전기적으로 연결될 수 있다.The seventhactive pattern 341 of the third subpixel SP3 may be electrically connected to the fourth signal line SL4, and the eighthactive pattern 342 may be electrically connected to the third signal line SL3. there is. The ninthactive pattern 343 may be electrically connected to the first signal line SL1.

제7 액티브 패턴(341)은 제3 서브 픽셀(SP3)의 센스 트랜지스터(SENT)와 전기적으로 연결되고, 제8 액티브 패턴(342)은 제3 서브 픽셀(SP3)의 스캔 트랜지스터(SCAN)와 전기적으로 연결될 수 있으며, 제9 액티브 패턴(343)은 제3 서브 픽셀(SP3)의 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.The seventhactive pattern 341 is electrically connected to the sense transistor (SENT) of the third subpixel (SP3), and the eighthactive pattern 342 is electrically connected to the scan transistor (SCAN) of the third subpixel (SP3). The ninthactive pattern 343 may be electrically connected to the driving transistor DRT of the third subpixel SP3.

제3 서브 픽셀(SP3)에 배치된 제7 내지 제9 액티브 패턴(341, 342, 343) 각각은 기판 상에 배치된 신호 라인들과 연결되어 배선 역할을 할 수 있다.Each of the seventh to ninthactive patterns 341, 342, and 343 disposed in the third subpixel SP3 may be connected to signal lines disposed on the substrate and may serve as a wiring.

도 3을 참조하면, 제7 내지 제9 액티브 패턴(341, 342, 343) 각각의 적어도 일부는 제3 애노드 전극(AE3) 및 제3 발광 영역(EA3)과 미 중첩될 수 있다.Referring to FIG. 3 , at least a portion of each of the seventh to ninthactive patterns 341, 342, and 343 may not overlap the third anode electrode AE3 and the third light emitting area EA3.

여기서, 제3 애노드 전극(AE3)은 제1 및 제2 애노드 전극(AE1, AE2)이 배치된 행과 다른 행에 배치될 수 있다. 예를 들어, 제1 및 제2 애노드 전극(AE1, AE2)이 n행에 배치되는 경우, 제3 애노드 전극(AE3)은 n+1행에 배치될 수 있다(여기서, n은 1이상의 양수이다). 애노드 전극들이 배치되는 행은 제5 신호 라인(SL5)을 기준으로 구분될 수 있다.Here, the third anode electrode AE3 may be disposed in a row different from the row in which the first and second anode electrodes AE1 and AE2 are disposed. For example, when the first and second anode electrodes AE1 and AE2 are disposed in the n row, the third anode electrode AE3 may be disposed in the n+1 row (where n is a positive number of 1 or more) ). The rows in which the anode electrodes are arranged can be divided based on the fifth signal line SL5.

도 3을 참조하면, 제7 내지 제9 액티브 패턴(341, 342, 343) 중 제7 및 제8 액티브 패턴(341, 342) 중 적어도 하나는 뱅크(BK)와 중첩된 영역에서 적어도 하나의 제3 커팅 영역(CL3)을 포함할 수 있다. 다시 말해, 제3 커팅 영역(CL3)은 비 발광 영역에 배치될 수 있다.Referring to FIG. 3, among the seventh to ninthactive patterns 341, 342, and 343, at least one of the seventh and eighthactive patterns 341, 342 has at least one pattern in an area overlapping with the bank BK. It may include 3 cutting areas (CL3). In other words, the third cutting area CL3 may be disposed in a non-emission area.

제7 및 제8 액티브 패턴(341, 342)에 구비된 제3 커팅 영역(CL3)은 제3 서브 픽셀(SP3)의 비 발광 영역에 배치될 수 있다.The third cutting area CL3 provided in the seventh and eighthactive patterns 341 and 342 may be disposed in a non-emission area of the third subpixel SP3.

제4 서브 픽셀(SP4)의 회로부는 스캔 트랜지스터(SCT), 센스 트랜지스터(SENT) 및 구동 트랜지스터(DRT)를 포함할 수 있다(도 2 참조).The circuit part of the fourth subpixel SP4 may include a scan transistor (SCT), a sense transistor (SENT), and a driving transistor (DRT) (see FIG. 2).

제4 서브 픽셀(SP4)의 제10 액티브 패턴(351)은 제4 신호 라인(SL4)과 전기적으로 연결될 수 있고, 제11 액티브 패턴(352)은 제2 신호 라인(SL2)과 전기적으로 연결될 수 있다. 제12 액티브 패턴(353)은 제1 신호 라인(SL1)과 전기적으로 연결될 수 있다.The tenthactive pattern 351 of the fourth subpixel SP4 may be electrically connected to the fourth signal line SL4, and the eleventhactive pattern 352 may be electrically connected to the second signal line SL2. there is. The twelfthactive pattern 353 may be electrically connected to the first signal line SL1.

제10 액티브 패턴(351)은 제4 서브 픽셀(SP4)의 센스 트랜지스터(SENT)와 전기적으로 연결되고, 제11 액티브 패턴(352)은 제4 서브 픽셀(SP4)의 스캔 트랜지스터(SCAN)와 전기적으로 연결될 수 있으며, 제12 액티브 패턴(353)은 제4 서브 픽셀(SP4)의 구동 트랜지스터(DRT)와 전기적으로 연결될 수 있다.The 10thactive pattern 351 is electrically connected to the sense transistor (SENT) of the fourth subpixel (SP4), and the 11thactive pattern 352 is electrically connected to the scan transistor (SCAN) of the fourth subpixel (SP4). The twelfthactive pattern 353 may be electrically connected to the driving transistor DRT of the fourth subpixel SP4.

제4 서브 픽셀(SP4)에 배치된 제10 내지 제12 액티브 패턴(351, 352, 353) 각각은 기판 상에 배치된 신호 라인들과 연결되어 배선 역할을 할 수 있다.Each of the tenth to twelfthactive patterns 351, 352, and 353 disposed in the fourth subpixel SP4 may be connected to signal lines disposed on the substrate and may serve as a wiring.

도 3을 참조하면, 제10 내지 제12 액티브 패턴(351, 352, 353) 각각의 일부는 제4 애노드 전극(AE4) 및 제4 발광 영역(EA4)과 미 중첩될 수 있다.Referring to FIG. 3, a portion of each of the tenth to twelfthactive patterns 351, 352, and 353 may not overlap the fourth anode electrode AE4 and the fourth light emitting area EA4.

여기서, 제4 애노드 전극(AE4)은 제1 및 제2 애노드 전극(AE1, AE2)이 배치된 행과 다른 행에 배치될 수 있다. 예를 들어, 제1 및 제2 애노드 전극(AE1, AE2)이 n행에 배치되는 경우, 제4 애노드 전극(AE4)은 n+1행에 배치될 수 있다.Here, the fourth anode electrode AE4 may be disposed in a row different from the row in which the first and second anode electrodes AE1 and AE2 are disposed. For example, when the first and second anode electrodes AE1 and AE2 are disposed in the n row, the fourth anode electrode AE4 may be disposed in the n+1 row.

도 3을 참조하면, 제10 내지 제12 액티브 패턴(351, 352, 353) 중 제10 및 제11 액티브 패턴(351, 352) 중 적어도 하나는 뱅크(BK)와 중첩된 영역에서 적어도 하나의 제4 커팅 영역(CL4)을 포함할 수 있다. 다시 말해, 제4 커팅 영역(CL4)은 비 발광 영역에 배치될 수 있다.Referring to FIG. 3, among the 10th to 12thactive patterns 351, 352, and 353, at least one of the 10th and 11thactive patterns 351, 352 has at least one pattern in the area overlapping with the bank BK. It may include 4 cutting areas (CL4). In other words, the fourth cutting area CL4 may be disposed in a non-emission area.

예를 들면, 제10 액티브 패턴(351)은 제3 서브 픽셀(SP3)의 비 발광 영역에서 적어도 하나의 제4 커팅 영역(CL4)을 포함하고, 제11 액티브 패턴(352)은 제4 서브 픽셀(SP4)의 비 발광 영역에서 적어도 하나의 제4 커팅 영역(CL4)을 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 제10 액티브 패턴(351)의 제4 커팅 영역(CL4)은 제4 서브 픽셀(SP4)의 비 발광 영역에 구비될 수도 있다.For example, the tenthactive pattern 351 includes at least one fourth cutting area CL4 in the non-emission area of the third subpixel SP3, and the eleventhactive pattern 352 includes the fourth cutting area CL4 in the non-emission area of the third subpixel SP3. The non-emission area of SP4 may include at least one fourth cutting area CL4, but embodiments of the present disclosure are not limited thereto. The fourth cutting area CL4 of the tenthactive pattern 351 may be provided in a non-emission area of the fourth subpixel SP4.

도 3을 참조하면, 제1 및 제2 서브 픽셀(SP1, SP2)에 배치된 액티브 패턴들(322, 323, 332, 333)과 전기적으로 연결되는 제1 내지 제3 신호 라인(SL1, SL2, SL3)은 제3 및 제4 서브 픽셀(SP3, SP4)에 배치된 액티브 패턴들(342, 343, 352, 353)과 전기적으로 연결되는 제1 내지 제3 신호 라인(SL1, SL3, SL3)과 상이한 신호 라인일 수 있다.Referring to FIG. 3, first to third signal lines (SL1, SL2, SL3) is a first to third signal line (SL1, SL3, SL3) electrically connected to the active patterns (342, 343, 352, 353) disposed in the third and fourth subpixels (SP3, SP4) There may be different signal lines.

또한, 도 3을 참조하면, 제1 및 제2 서브 픽셀(SP1, SP2)에 배치된 액티브 패턴들(321, 331)과 전기적으로 연결되는 제4 신호 라인(SL4)은 제3 및 제4 서브 픽셀(SP3, SP4)에 배치된 액티브 패턴들(341, 351)과 전기적으로 연결되는 제4 신호 라인(SL4)과 동일한 신호 라인일 수 있다.Additionally, referring to FIG. 3, the fourth signal line SL4 electrically connected to theactive patterns 321 and 331 disposed in the first and second subpixels SP1 and SP2 is connected to the third and fourth subpixels SP1 and SP2. It may be the same signal line as the fourth signal line SL4 that is electrically connected to theactive patterns 341 and 351 disposed in the pixels SP3 and SP4.

도 3을 참조하면, 제1 내지 제4 발광 영역(EA1, EA2, EA3, EA4)과 중첩된 액티브 패턴(321, 322, 331, 332, 341, 351) 중 적어도 하나는 커팅 영역(CL)을 포함할 수 있다. 커팅 영역(CL)을 포함하는 액티브 패턴은 데이터 라인과 연결되거나, 기준전압라인과 연결될 수 있다.Referring to FIG. 3, at least one of the first to fourth light emitting areas (EA1, EA2, EA3, and EA4) and the overlapping active patterns (321, 322, 331, 332, 341, and 351) has a cutting area (CL). It can be included. The active pattern including the cutting area CL may be connected to a data line or a reference voltage line.

전술한 바와 같이, 제1 및 제2 서브 픽셀(SP1, SP2)에 배치된 제1 액티브 패턴(321), 제2 액티브 패턴(322), 제4 액티브 패턴(331) 및 제5 액티브 패턴(532) 중 적어도 하나는, 하나의 애노드 전극(AE) 및 하나의 발광 영역(EA)과 중첩된 영역에서 적어도 하나의 커팅 영역(CL)을 구비할 수 있다.As described above, the firstactive pattern 321, the secondactive pattern 322, the fourthactive pattern 331, and the fifth active pattern 532 are disposed in the first and second subpixels SP1 and SP2. ), at least one of which may have at least one cutting area (CL) in an area overlapping with one anode electrode (AE) and one light emitting area (EA).

또한, 제3 및 제4 서브 픽셀(SP3, SP4)에 배치된 제7 액티브 패턴(341), 제8 액티브 패턴(342), 제10 액티브 패턴(351) 및 제11 액티브 패턴(352) 중 적어도 하나는, 뱅크(BK)와 중첩된 영역에서 적어도 하나의 커팅 영역(CL)을 구비할 수 있다.In addition, at least one of the seventhactive pattern 341, eighthactive pattern 342, tenthactive pattern 351, and eleventhactive pattern 352 disposed in the third and fourth subpixels SP3 and SP4 One may include at least one cutting area CL in an area overlapping with the bank BK.

전술한 바와 같이, 액티브 패턴들(321, 322, 331, 332, 341, 342, 351, 352)에 구비된 커팅 영역(CL)에는 레이저(laser)가 조사될 수 있으며, 레이저가 조사된 영역은 다른 구성들과의 전기적 연결이 끊어짐으로써, 해당 서브 픽셀에 신호가 인가되지 않을 수 있다.As described above, a laser may be irradiated to the cutting area CL provided in theactive patterns 321, 322, 331, 332, 341, 342, 351, and 352, and the laser irradiated area may be As electrical connections with other components are lost, signals may not be applied to the corresponding subpixel.

제1 및 제2 서브 픽셀(SP1, SP2)을 리페어 할 수 있는 액티브 패턴들(321, 322, 331, 332)의 제1 및 제2 커팅 영역(CL1, CL2)이 발광 영역(EA1, EA2)과 중첩하도록 배치됨으로써, 표시 패널(110)의 개구율 저하 없이 리페어 영역을 구비할 수 있다.The first and second cutting areas CL1 and CL2 of theactive patterns 321, 322, 331 and 332 capable of repairing the first and second subpixels SP1 and SP2 are the light emitting areas EA1 and EA2. By being arranged to overlap, a repair area can be provided without reducing the aperture ratio of thedisplay panel 110.

또한, 제3 및 제4 서브 픽셀(SP3, SP4)을 리페어 할 수 있는 액티브 패턴들(341, 342, 351, 352)의 제3 및 제4 커팅 영역(CL3, CL4)이 뱅크(BK)와 중첩하도록 배치됨으로써, 컬러 필터가 미 배치된 영역에서 혼색을 방지하는 동시에 리페어 공정에서 조사되는 잔여 레이저가 뱅크(BK)에 흡수되어 캐소드 전극이 레이저에 의해 손상되는 것을 방지할 수 있다.In addition, the third and fourth cutting areas CL3 and CL4 of theactive patterns 341, 342, 351, and 352 capable of repairing the third and fourth subpixels SP3 and SP4 are connected to the bank BK. By being arranged to overlap, color mixing can be prevented in areas where color filters are not placed, and at the same time, the remaining laser irradiated in the repair process can be absorbed by the bank BK to prevent the cathode electrode from being damaged by the laser.

커팅 영역(CL)을 포함하는 액티브 패턴의 구조를 도 4 및 도 5를 참조하여 구체적으로 검토하면 다음과 같다.The structure of the active pattern including the cutting area CL will be examined in detail with reference to FIGS. 4 and 5 as follows.

도 4는 도 3의 A-B를 따라 절단한 단면도이다. 도 5는 제1 서브 픽셀 또는 제2 서브 픽셀을 리페어하는 공정에서 액티브 패턴에 레이저를 조사한 형태를 개략적으로 도시한 도면이다.Figure 4 is a cross-sectional view taken along line A-B of Figure 3. FIG. 5 is a diagram schematically showing a form in which a laser is irradiated to an active pattern in a process of repairing a first subpixel or a second subpixel.

먼저, 도 4를 참조하면, 본 개시의 실시 예들에 따른 표시 패널(110)은 기판(401) 상에 배치된 적어도 하나의 박막 트랜지스터 및 박막 트랜지스터 상에 배치된 발광 소자(ED1)를 포함할 수 있다.First, referring to FIG. 4, thedisplay panel 110 according to embodiments of the present disclosure may include at least one thin film transistor disposed on asubstrate 401 and a light emitting element ED1 disposed on the thin film transistor. there is.

박막 트랜지스터는 액티브층(403), 게이트 전극(405), 소스 전극(407) 및 드레인 전극(408)을 포함할 수 있다.The thin film transistor may include anactive layer 403, agate electrode 405, asource electrode 407, and adrain electrode 408.

발광 소자(ED1)는 제1 애노드 전극(AE1), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다.The light emitting device ED1 may include a first anode electrode AE1, a light emitting layer EL, and a cathode electrode CE.

도 4에서 발광 소자(ED1)와 전기적으로 연결된 박막 트랜지스터는 구동 트랜지스터(DRT)일 수 있다.In FIG. 4 , the thin film transistor electrically connected to the light emitting device ED1 may be a driving transistor (DRT).

또한, 도 4에 도시된 트랜지스터의 구조는 표시 영역(DA)에 배치된 스캔 트랜지스터(SCT) 또는 센스 트랜지스터(SENT)의 구조와 동일할 수 있으며, 비 표시 영역(NDA)에 배치되는 트랜지스터의 구조와 동일할 수도 있다.Additionally, the structure of the transistor shown in FIG. 4 may be the same as that of the scan transistor (SCT) or sense transistor (SENT) disposed in the display area (DA), and the structure of the transistor disposed in the non-display area (NDA) It may be the same as .

도 4를 참조하면, 기판(401) 상에는 라이트 쉴드층(LS)이 배치될 수 있다.Referring to FIG. 4 , a light shield layer LS may be disposed on thesubstrate 401 .

라이트 쉴드층(LS)은 각 서브 픽셀(SP)에 배치된 액티브 패턴들의 채널 영역에 광이 입사되는 것을 방지하는 역할을 할 수 있다.The light shield layer LS may serve to prevent light from being incident on the channel area of the active patterns disposed in each subpixel SP.

라이트 쉴드층(LS) 상에는 버퍼층(402)이 배치될 수 있다.Abuffer layer 402 may be disposed on the light shield layer LS.

버퍼층(402)은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기절연물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.Thebuffer layer 402 may include an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON), but the present invention is not limited thereto.

도 4에서는 버퍼층(402)이 단일층인 구조로 도시하였으나, 본 발명의 버퍼층(402)은 다중층의 구조를 가질 수도 있다.In FIG. 4, thebuffer layer 402 is shown as a single-layer structure, but thebuffer layer 402 of the present invention may have a multi-layer structure.

버퍼층(402)이 다중층의 구조를 가질 경우, 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx) 또는 실리콘 옥시나이트라이드(SiON) 등의 무기물질 중 적어도 2개의 무기절연물질을 포함하는 층이 교번하여 배치되는 구조일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.When thebuffer layer 402 has a multi-layer structure, layers containing at least two inorganic insulating materials such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiON) alternate. However, the present invention is not limited to this.

버퍼층(402) 상에는 박막 트랜지스터의 액티브층(403) 및 제2 액티브 패턴(322)이 배치될 수 있다.Theactive layer 403 and the secondactive pattern 322 of the thin film transistor may be disposed on thebuffer layer 402.

도 4를 참조하면, 액티브층(403)은 제1 액티브층(403a) 및 제1 액티브층(403a) 상에 배치된 제1 보조 전극(403b)과 제2 보조 전극(403c)을 포함할 수 있다.Referring to FIG. 4, theactive layer 403 may include a firstactive layer 403a and a firstauxiliary electrode 403b and a secondauxiliary electrode 403c disposed on the firstactive layer 403a. there is.

제1 보조 전극(403b)과 제2 보조 전극(403c)은 제1 액티브층(403a) 상에서 서로 이격하여 배치되되, 제1 액티브층(403a)의 채널 영역과 미 중첩되도록 배치될 수 있다. 제1 액티브층(403a)의 채널 영역은 게이트 전극(405)과 중첩된 영역일 수 있다.The firstauxiliary electrode 403b and the secondauxiliary electrode 403c may be arranged to be spaced apart from each other on the firstactive layer 403a, but may be arranged so as not to overlap the channel region of the firstactive layer 403a. The channel area of the firstactive layer 403a may be an area that overlaps thegate electrode 405.

제2 액티브 패턴(322)은 제1 패턴(322a) 상에 배치된 제2 패턴(322b)을 포함할 수 있다.The secondactive pattern 322 may include asecond pattern 322b disposed on thefirst pattern 322a.

제1 액티브층(403a)과 제1 패턴(322a)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 산화물 소재에 도핑을 통해 전도성을 제어하고 밴드갭을 조절한 반도체 소재로서, 일반적으로 넓은 밴드갭을 갖는 투명 반도체 소재일 수 있다. 예를 들어, 산화물 반도체 물질은 IGZO (Indium gallium zinc oxide), ZnO (zinc oxide), CdO (cadmium oxide), InO (indium oxide), ZTO (zinc tin oxide), ZITO (zinc indium tin oxide), IGZTO (Indium gallium zinc tin oxide) 등을 포함할 수 있다. 제1 액티브층(403a)이 산화물 반도체 물질인 경우, 이러한 제1 액티브층(403a)을 포함하는 박막 트랜지스터는 산화물 박막 트랜지스터(Oxide thin film transistor)라고 한다.The firstactive layer 403a and thefirst pattern 322a may include an oxide semiconductor material. An oxide semiconductor material is a semiconductor material whose conductivity is controlled and the band gap is adjusted by doping the oxide material, and may generally be a transparent semiconductor material with a wide band gap. For example, oxide semiconductor materials include indium gallium zinc oxide (IGZO), zinc oxide (ZnO), cadmium oxide (CdO), indium oxide (InO), zinc tin oxide (ZTO), zinc indium tin oxide (ZITO), and IGZTO. (Indium gallium zinc tin oxide) and the like. When the firstactive layer 403a is an oxide semiconductor material, the thin film transistor including the firstactive layer 403a is called an oxide thin film transistor.

제1 보조 전극(403b), 제2 보조 전극(403c) 및 제2 패턴(322b)은 전도성 산화물을 포함할 수 있다. 예를 들어, 전도성 산화물은 투명 전도성 산화물(TCO: Transparent Conductive Oxide), 질산화물, 및 유기물 등 중 적어도 하나를 포함할 수 있다. 예를 들어, 투명 전도성 산화물(TCO)은 IZO (Indium Zinc Oxide), ITO (Indium Tin Oxide), ZnO(Zinc Oxide), AZO(Aluminum-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), ATO (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides) 등 중 하나 이상을 포함할 수 있다. 질산화물은 ZnON (Zinc Oxynitride) 등을 포함할 수 있다.The firstauxiliary electrode 403b, the secondauxiliary electrode 403c, and thesecond pattern 322b may include a conductive oxide. For example, the conductive oxide may include at least one of transparent conductive oxide (TCO), nitrous oxide, and organic material. For example, transparent conductive oxides (TCOs) include Indium Zinc Oxide (IZO), Indium Tin Oxide (ITO), Zinc Oxide (ZnO), Aluminum-doped Zinc Oxide (AZO), Gallium-doped Zinc Oxide (GZO), and ATO. (Antimony Tin Oxide), FTO (Flourine-doped Transparent Oxides), etc. may be included. Nitric oxides may include ZnON (Zinc Oxynitride).

제1 보조 전극(403b)은 제1 액티브층(403a)과 드레인 전극(408) 사이에 배치되어, 제1 액티브층(403a)과 드레인 전극(408)을 전기적으로 연결해줄 수 있다. 제2 보조 전극(403b)은 제1 액티브층(403a)과 소스 전극(407) 사이에 배치되어, 제1 액티브층(403a)과 소스 전극(407)을 전기적으로 연결해줄 수 있다.The firstauxiliary electrode 403b is disposed between the firstactive layer 403a and thedrain electrode 408, and can electrically connect the firstactive layer 403a and thedrain electrode 408. The secondauxiliary electrode 403b may be disposed between the firstactive layer 403a and thesource electrode 407 and electrically connect the firstactive layer 403a and thesource electrode 407.

제1 액티브층(403a) 상에는 게이트 절연막(404)이 배치될 수 있다.Agate insulating layer 404 may be disposed on the firstactive layer 403a.

게이트 절연막(404)은 제1 액티브층(403a)의 채널 영역 상에 배치될 수 있다.Thegate insulating layer 404 may be disposed on the channel region of the firstactive layer 403a.

게이트 절연막(404) 상에는 게이트 전극(405)이 배치될 수 있다.Agate electrode 405 may be disposed on thegate insulating film 404.

도 4를 참조하면, 게이트 전극(405)이 배치된 기판(401) 상에는 층간 절연막(406)이 배치될 수 있다.Referring to FIG. 4 , aninterlayer insulating film 406 may be disposed on thesubstrate 401 on which thegate electrode 405 is disposed.

도 4를 참조하면, 층간 절연막(406)은 제1 보조 전극(403b)과 제2 보조 전극(403c) 각각의 상면의 일부를 노출하는 컨택홀을 구비할 수 있다.Referring to FIG. 4 , theinterlayer insulating film 406 may have a contact hole exposing a portion of the upper surface of each of the firstauxiliary electrode 403b and the secondauxiliary electrode 403c.

드레인 전극(408)은 층간 절연막(406) 상에 배치되어 컨택홀을 통해 제1 보조 전극(403b)의 일부 상면과 접촉할 수 있다. 소스 전극(407)은 층간 절연막(406) 상에 배치되어 컨택홀을 통해 제2 보조 전극(403c)의 일부 상면과 접촉할 수 있다. Thedrain electrode 408 may be disposed on theinterlayer insulating film 406 and contact a portion of the upper surface of the firstauxiliary electrode 403b through a contact hole. Thesource electrode 407 may be disposed on theinterlayer insulating film 406 and contact a portion of the upper surface of the secondauxiliary electrode 403c through a contact hole.

전술한 바와 같이, 제1 보조 전극(403b)는 제1 액티브층(403a)과 드레인 전극(408) 간의 전기적인 연결을 매개하는 보조 전극이고, 제2 보조 전극(403c)는 제1 액티브층(403a)과 소스 전극(407) 간의 전기적인 연결을 매개하는 보조 전극일 수 있다.As described above, the firstauxiliary electrode 403b is an auxiliary electrode that mediates the electrical connection between the firstactive layer 403a and thedrain electrode 408, and the secondauxiliary electrode 403c is an auxiliary electrode that mediates the electrical connection between the firstactive layer 403a and thedrain electrode 408. It may be an auxiliary electrode that mediates the electrical connection between 403a) and thesource electrode 407.

또한, 도 4를 참조하면, 층간 절연막(406)은 제2 액티브 패턴(322)의 상면 및 측면을 둘러싸도록 배치될 수 있다.Additionally, referring to FIG. 4 , theinterlayer insulating film 406 may be disposed to surround the top and side surfaces of the secondactive pattern 322 .

이러한 층간 절연막(406) 상에는 제1 컬러 필터(RCF)가 배치될 수 있다. 도 4에 도시된 바와 같이, 제1 컬러 필터(RCF)는 제2 액티브 패턴(322)의 적어도 일부와 중첩되도록 배치될 수 있다.A first color filter (RCF) may be disposed on theinterlayer insulating film 406. As shown in FIG. 4 , the first color filter RCF may be arranged to overlap at least a portion of the secondactive pattern 322 .

제2 액티브 패턴(322)의 적어도 일부와 제1 컬러 필터(RCF)의 적어도 일부는 제1 발광 영역(EA1)과 중첩될 수 있다.At least a portion of the secondactive pattern 322 and at least a portion of the first color filter (RCF) may overlap the first emission area (EA1).

제1 컬러 필터(RCF1)가 배치된 기판(401) 상에는 오버코트층(409)이 배치될 수 있다.Anovercoat layer 409 may be disposed on thesubstrate 401 on which the first color filter (RCF1) is disposed.

오버코트층(409) 상에는 제1 발광 소자(ED1)의 제1 애노드 전극(AE1)이 배치될 수 있다. The first anode electrode (AE1) of the first light emitting device (ED1) may be disposed on theovercoat layer 409.

제1 애노드 전극(AE1)은 오버코트층(409)에 구비된 컨택홀을 통해 박막 트랜지스터의 소스 전극(407)과 전기적으로 연결될 수 있다. 도 4에서는 제1 애노드 전극(AE1)이 박막 트랜지스터의 소스 전극(407)과 연결되는 구조를 도시하였으나, 본 실시 예들에 따른 표시 패널(110)의 구조가 이에 한정되는 것은 아니며, 제1 애노드 전극(AE1)은 박막 트랜지스터의 드레인 전극(408)과 연결될 수도 있다.The first anode electrode AE1 may be electrically connected to thesource electrode 407 of the thin film transistor through a contact hole provided in theovercoat layer 409. Although FIG. 4 illustrates a structure in which the first anode electrode AE1 is connected to thesource electrode 407 of the thin film transistor, the structure of thedisplay panel 110 according to the present embodiments is not limited to this, and the first anode electrode AE1 is connected to thesource electrode 407 of the thin film transistor. (AE1) may be connected to thedrain electrode 408 of the thin film transistor.

또한, 도 4를 참조하면, 오버코트층(409)과 제1 애노드 전극(AE1)의 상면의 일부에는 뱅크(BK)가 배치될 수 있다.Additionally, referring to FIG. 4 , a bank BK may be disposed on a portion of the top surface of theovercoat layer 409 and the first anode electrode AE1.

뱅크(BK)는 제1 애노드 전극(AE1)의 상면의 일부와 중첩하도록 배치될 수 있다. 또한, 뱅크(BK)는 제1 애노드 전극(AE1)의 상면의 일부를 노출하도록 배치될 수 있다.The bank BK may be arranged to overlap a portion of the upper surface of the first anode electrode AE1. Additionally, the bank BK may be arranged to expose a portion of the top surface of the first anode electrode AE1.

이러한 뱅크(BK)는 표시 패널(110)의 표시 영역(DA) 내에서 발광 영역(EA)과 비 발광 영역(NEA)을 정의할 수 있다. 예를 들면, 표시 영역(DA)에서 뱅크(BK)가 배치된 영역은 비 발광영역(NEA)이고, 표시 영역(DA)에서 뱅크(BK)가 미 배치된 영역은 발광 영역(EA)일 수 있다.This bank BK may define an emission area EA and a non-emission area NEA within the display area DA of thedisplay panel 110. For example, the area in the display area DA where the bank BK is placed may be a non-emission area (NEA), and the area in the display area DA where the bank BK is not placed may be an emission area (EA). there is.

제1 애노드 전극(AE1) 상에는 제1 발광 소자(ED1)의 발광층(EL)이 배치될 수 있다.The light emitting layer EL of the first light emitting element ED1 may be disposed on the first anode electrode AE1.

도 4에는 발광층(EL)이 단층인 구조를 도시하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 발광층(EL)은 다층의 유기층으로 이루어질 수 있다.Although FIG. 4 shows a structure in which the light emitting layer EL is a single layer, embodiments of the present disclosure are not limited thereto. The light emitting layer (EL) may be composed of multiple organic layers.

발광층(EL)이 배치된 기판(401) 상에는 제1 발광 소자(ED1)의 캐소드 전극(CE)이 배치될 수 있다.The cathode electrode (CE) of the first light emitting element (ED1) may be disposed on thesubstrate 401 on which the light emitting layer (EL) is disposed.

제1 애노드 전극(AE1)은 투명도전물질을 포함하고, 캐소드 전극(CE)은 반사성 전도 물질을 포함할 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.The first anode electrode (AE1) may include a transparent conductive material, and the cathode electrode (CE) may include a reflective conductive material, but embodiments of the present disclosure are not limited thereto.

또한, 도 4에는 제1 애노드 전극(AE1)과 캐소드 전극(CE)이 단일층인 구조로 도시되었으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니며, 두 층 이상의 다층의 구조로 이루어질 수도 있다.In addition, although the first anode electrode (AE1) and the cathode electrode (CE) are shown in FIG. 4 as having a single-layer structure, embodiments of the present disclosure are not limited thereto, and may have a multi-layer structure of two or more layers.

캐소드 전극(CE) 상에는 봉지층(430)이 배치될 수 있다.Anencapsulation layer 430 may be disposed on the cathode electrode (CE).

봉지층(430)은 캐소드 전극(CE) 상에 배치된 제1 봉지층(431), 제1 봉지층(431) 상에 배치된 제2 봉지층(432) 및 제2 봉지층(432) 상에 배치된 제3 봉지층(433)을 포함할 수 있다. 여기서, 제1 및 제3 봉지층(431, 433)은 무기절연물질을 포함할 수 있고, 제2 봉지층(432)은 유기절연물질을 포함할 수 있다.Theencapsulation layer 430 includes afirst encapsulation layer 431 disposed on the cathode electrode (CE), asecond encapsulation layer 432 disposed on thefirst encapsulation layer 431, and asecond encapsulation layer 432 disposed on the cathode electrode (CE). It may include athird encapsulation layer 433 disposed. Here, the first and third encapsulation layers 431 and 433 may include an inorganic insulating material, and thesecond encapsulation layer 432 may include an organic insulating material.

도 4를 참조하면, 제2 액티브 패턴(322)이 제1 발광 영역(EA1)과 중첩된 영역에서 적어도 하나의 제1 커팅 영역(CL1)을 포함할 수 있다.Referring to FIG. 4 , the secondactive pattern 322 may include at least one first cutting area CL1 in an area overlapping the first emission area EA1.

다시 말해, 제1 서브 픽셀(SP1)을 리페어 하는 공정에서, 제1 발광 영역(EA1)에 존재하는 제2 액티브 패턴(322)의 제1 커팅 영역(CL1)에 레이저가 조사될 수 있다.In other words, in the process of repairing the first subpixel SP1, a laser may be irradiated to the first cutting area CL1 of the secondactive pattern 322 present in the first emission area EA1.

본 개시의 실시 예들에 의하면, 제2 액티브 패턴(322)의 제1 및 제2 패턴(322a, 322b) 각각이 산화물 반도체 물질과, 투명한 전도성 물질로 이루어지고, 이러한 제2 액티브 패턴(322)을 리페어 패턴으로 사용함으로써, 리페어 패턴으로 인해 개구부의 면적이 줄어드는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, each of the first andsecond patterns 322a and 322b of the secondactive pattern 322 is made of an oxide semiconductor material and a transparent conductive material, and the secondactive pattern 322 is By using it as a repair pattern, it is possible to provide a display panel and a display device that can prevent the area of the opening from being reduced due to the repair pattern.

금속층(예: 게이트 금속)을 통해 리페어 공정이 수행되는 경우, 본 개시의 실시 예들에 따른 표시 패널(110)에 배치된 제2 액티브 패턴(322)을 이용하는 리페어 공정보다 장파장의 레이저가 사용될 수 있다.When a repair process is performed through a metal layer (e.g., gate metal), a longer wavelength laser may be used than a repair process using the secondactive pattern 322 disposed on thedisplay panel 110 according to embodiments of the present disclosure. .

장파장의 레이저를 사용하여 리페어 공정을 진행하는 경우, 레이저가 조사되는 리페어 패턴뿐만 아니라, 금속을 포함하는 다른 배선 또는 전극 역시 레이저의 영향으로 정상 동작하지 못하고, 휘점 또는 암점이 발생하거나 라인(line) 결함이 발생할 수 있다.When a repair process is performed using a long-wavelength laser, not only the repair pattern to which the laser is irradiated, but also other wiring or electrodes containing metal cannot operate normally due to the influence of the laser, and bright or dark spots may occur or lines may appear. Defects may occur.

또한, 금속층을 리페어 패턴으로 이용하는 경우, 리페어 패턴은 불투명한 특성을 가지기 때문에 비 발광 영역에 배치되어야 하므로 리페어 패턴이 차지하는 면적으로 인해 발광 영역(EA)의 면적이 줄어들고, 이로 인해 잔상 성능이 감소될 수 있다.In addition, when using a metal layer as a repair pattern, the repair pattern has opaque characteristics and must be placed in a non-emission area, so the area occupied by the repair pattern reduces the area of the luminous area (EA), which reduces afterimage performance. You can.

도 4에 도시된 바와 같이, 본 개시의 실시 예들에 따른 표시 패널(110)은, 산화물 반도체 물질로 이루어진 제1 패턴(322a)과 투명한 전도성 물질로 이루어진 제2 패턴(322b)을 포함하는 제2 액티브 패턴(322)을 리페어 패턴으로 활용함으로써, 금속층을 리페어 패턴으로 사용할 때에 비해 단파장의 레이저를 사용하여 리페어 공정을 진행할 수 있으므로, 리페어 공정 시에 기타 다른 배선들에 손상이 가해지는 것을 방지할 수 있다.As shown in FIG. 4, thedisplay panel 110 according to embodiments of the present disclosure includes afirst pattern 322a made of an oxide semiconductor material and asecond pattern 322b made of a transparent conductive material. By using theactive pattern 322 as a repair pattern, the repair process can be performed using a short-wavelength laser compared to using a metal layer as a repair pattern, thereby preventing damage to other wiring during the repair process. there is.

특히, 레이저로 인한 캐소드 전극(CE)의 손상이 발생하지 않으므로, 캐소드 전극(CE) 상에 배치된 봉지층(430)으로부터 침투될 수 있는 외부 원소에 의한 2차 불량까지도 방지할 수 있는 효과가 있다.In particular, since damage to the cathode electrode (CE) does not occur due to the laser, there is an effect of preventing secondary defects caused by external elements that may penetrate from theencapsulation layer 430 disposed on the cathode electrode (CE). there is.

또한, 도 5를 참조하면, 제1 서브 픽셀(SP1)의 리페어 공정에서 제2 액티브 패턴(322)에 레이저가 조사될 수 있고, 이에 따라, 제2 액티브 패턴(322)이 커팅(cutting)될 수 있다.Additionally, referring to FIG. 5 , a laser may be irradiated to the secondactive pattern 322 in the repair process of the first subpixel SP1, and accordingly, the secondactive pattern 322 may be cut. You can.

리페어 공정에서, 제2 액티브 패턴(322)에 레이저가 조사되는 영역은, 제2 액티브 패턴(322) 상에 제1 컬러 필터(RCF)가 배치되고, 제1 컬러 필터(RCF) 상에 오버코트층(409)이 배치되며 오버코트층(409) 상에 제1 애노드 전극(AE1)이 배치되고, 제1 애노드 전극(AE1) 상에 발광층(EL) 및 캐소드 전극(CE)이 배치되는 구조일 수 있다.In the repair process, the area where the laser is irradiated to the secondactive pattern 322 is a first color filter (RCF) disposed on the secondactive pattern 322, and an overcoat layer on the first color filter (RCF). (409) is disposed, the first anode electrode (AE1) is disposed on theovercoat layer 409, and the light emitting layer (EL) and the cathode electrode (CE) are disposed on the first anode electrode (AE1). .

전술한 바와 같이, 제1 패턴(322a)은 산화물 반도체 물질로 이루어지고, 제2 패턴(322b)은 투명 전도성 산화물로 이루어짐으로써, 리페어 공정 시 레이저 파워(power)를 낮출 수 있다. 다시 말해, 낮은 파장의 레이저를 통해서 리페어 공정이 수행될 수 있다. 예를 들면, 리페어 공정에서 조사되는 레이저의 파장은 250nm 내지 350nm일 수 있으며, 260nm 내지 270nm 파장의 레이저가 사용될 수도 있다.As described above, thefirst pattern 322a is made of an oxide semiconductor material, and thesecond pattern 322b is made of a transparent conductive oxide, so that the laser power can be lowered during the repair process. In other words, the repair process can be performed using a low wavelength laser. For example, the wavelength of the laser irradiated in the repair process may be 250 nm to 350 nm, and a laser with a wavelength of 260 nm to 270 nm may be used.

여기서, 제1 패턴(322a)의 두께는 200Å 내지 500Å으로 이루어질 수 있다. 제1 패턴(322a)의 두께가 200Å 미만일 경우, 제1 패턴(322a)의 균일도가 저하될 수 있다. 또한, 제1 패턴(322a)의 두께가 500Å을 초과하는 경우, 이동도가 저하되어 배선 역할을 하는 제1 액티브 패턴(321)의 전기적 특성이 떨어질 수 있다.Here, the thickness of thefirst pattern 322a may be 200Å to 500Å. If the thickness of thefirst pattern 322a is less than 200 Å, the uniformity of thefirst pattern 322a may deteriorate. Additionally, when the thickness of thefirst pattern 322a exceeds 500 Å, mobility may decrease and the electrical characteristics of the firstactive pattern 321, which serves as a wiring, may deteriorate.

제2 패턴(322b)의 두께는 70Å 내지 100Å일 수 있다. 제2 패턴(322b)의 두께가 70Å 미만일 경우, 제2 패턴(322b)을 포함하는 제1 액티브 패턴(321)의 전기전도도가 저하될 수 있다. 또한, 제2 패턴(322b)의 두께가 100Å을 초과하는 경우, 투명 전도성 산화물을 포함하는 제2 패턴(322b)의 식각 속도가 길어짐으로써, 제공 공정의 시간이 길어질 수 있다.The thickness of thesecond pattern 322b may be 70Å to 100Å. When the thickness of thesecond pattern 322b is less than 70 Å, the electrical conductivity of the firstactive pattern 321 including thesecond pattern 322b may decrease. Additionally, when the thickness of thesecond pattern 322b exceeds 100 Å, the etching rate of thesecond pattern 322b including transparent conductive oxide increases, thereby lengthening the time of the providing process.

이러한 제1 패턴(322a) 및 제2 패턴(322b)을 포함하는 제2 액티브 패턴(322)을 형성하는 공정과 동일한 공정으로 다수의 다른 액티브 패턴 및 박막 트랜지스터의 액티브층들이 형성될 수 있다.A number of other active patterns and active layers of a thin film transistor may be formed through the same process as the process of forming the secondactive pattern 322 including thefirst pattern 322a and thesecond pattern 322b.

제1 패턴(322a) 및 제2 패턴(322b)을 포함하는 제2 액티브 패턴(322)에 낮은 파워의 레이저가 조사되더라도, 레이저의 일부는 제2 액티브 패턴(322)을 거쳐 제2 액티브 패턴(322) 상에 배치된 다른 구성에도 영향을 미칠 수 있다.Even if a low-power laser is irradiated to the secondactive pattern 322 including thefirst pattern 322a and thesecond pattern 322b, a portion of the laser passes through the secondactive pattern 322 and forms the second active pattern ( 322) may also affect other configurations placed on the bed.

도 5에 도시된 바와 같이, 제2 액티브 패턴(322)에 조사된 레이저는 제2 액티브 패턴(322)을 커팅시키고, 제1 컬러 필터(RCF)까지도 도달할 수 있다.As shown in FIG. 5, the laser irradiated on the secondactive pattern 322 cuts the secondactive pattern 322 and can even reach the first color filter (RCF).

그러나, 본 개시의 실시 예들에 따른 표시 패널(110)의 서브 픽셀(SP)을 리페어 하는 공정에서 조사되는 레이저의 파장이 250nm 내지 350nm이므로, 제1 컬러 필터(RCF)를 투과하지 못하게 된다.However, since the wavelength of the laser irradiated in the process of repairing the subpixel (SP) of thedisplay panel 110 according to embodiments of the present disclosure is 250 nm to 350 nm, it cannot penetrate the first color filter (RCF).

이를 도 6을 참조하여 구체적으로 검토하면 다음과 같다.This will be examined in detail with reference to FIG. 6 as follows.

도 6은 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 각각의 파장별 투과율을 도시한 그래프이다.Figure 6 is a graph showing the transmittance for each wavelength of a red color filter, a green color filter, and a blue color filter.

도 6을 참조하면, 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 각각은 350nm 이하 파장을 전혀 투과시키지 못함을 알 수 있다.Referring to FIG. 6, it can be seen that the red color filter, green color filter, and blue color filter each do not transmit wavelengths below 350 nm at all.

따라서, 제2 액티브 패턴(322)에 조사된 레이저는 제1 컬러 필터(RCF)를 투과하지 못하므로, 제1 컬러 필터(RCF) 상에 배치된 제1 애노드 전극(AE1) 및 캐소드 전극(CE)에도 도달하지 못하게 된다. 즉, 제2 액티브 패턴(322)의 리페어 공정에서 제1 애노드 전극(AE1) 및 캐소드 전극(CE)은 레이저로 인한 손상을 받지 않을 수 있다.Accordingly, the laser irradiated to the secondactive pattern 322 does not penetrate the first color filter (RCF), so the first anode electrode (AE1) and the cathode electrode (CE) disposed on the first color filter (RCF) ) cannot be reached. That is, during the repair process of the secondactive pattern 322, the first anode electrode AE1 and the cathode electrode CE may not be damaged by the laser.

한편, 도 4 및 도 5에서는 제1 서브 픽셀(SP1)을 리페어 하는 공정에서, 제2 액티브 패턴(322)의 제1 커팅 영역(CL1)에 레이저를 조사하는 것을 예시로 설명하였으나, 도 3에 표시된 제1 서브 픽셀(SP1) 및 제2 서브 픽셀(SP2)의 제1 및 제2 커팅 영역(CL2)에 모두 적용될 수 있는 구조 및 효과일 수 있다.Meanwhile, in FIGS. 4 and 5, irradiating a laser to the first cutting area CL1 of the secondactive pattern 322 in the process of repairing the first subpixel SP1 is explained as an example, but in FIG. 3 It may be a structure and effect that can be applied to both the first and second cutting areas CL2 of the displayed first and second subpixels SP1 and SP2.

추가로, 도 3에서 제1 서브 픽셀(SP1)을 리페어 하기 위한 제5 커팅 영역(CL5)을 더 포함할 수 있으며, 제5 커팅 영역(CL5)은 제1 액티브 패턴(321)에 구비될 수 있다.Additionally, in FIG. 3, it may further include a fifth cutting area CL5 for repairing the first subpixel SP1, and the fifth cutting area CL5 may be provided in the firstactive pattern 321. there is.

이를 도 7을 참조하여 검토하면 다음과 같다.When examining this with reference to FIG. 7, it is as follows.

도 7은 도 3의 제1 서브 픽셀을 리페어 하는 공정에서, 제1 액티브 패턴의 제5 커팅 영역에 레이저가 조사되는 조사되는 것을 간략히 도시한 도면이다.FIG. 7 is a diagram briefly illustrating how a laser is irradiated to a fifth cutting area of the first active pattern in a process of repairing the first subpixel of FIG. 3 .

도 3 및 도 7을 참조하면, 제1 서브 픽셀(SP1)을 리페어 하는데 사용되는 제1 액티브 패턴(321)의 제5 커팅 영역(CL5)은 비 발광 영역(NEA)에 배치될 수 있다.Referring to FIGS. 3 and 7 , the fifth cutting area CL5 of the firstactive pattern 321 used to repair the first subpixel SP1 may be disposed in the non-emission area NEA.

제1 액티브 패턴(321)의 제5 커팅 영역(CL5)은 제1 애노드 전극(AE1)과 미 중첩되고, 뱅크(BK)와 중첩될 수 있다.The fifth cutting area CL5 of the firstactive pattern 321 does not overlap the first anode electrode AE1 and may overlap the bank BK.

구체적으로, 도 7을 참조하면, 제5 커팅 영역(CL5)을 포함하는 제1 액티브 패턴(321) 상에는 제1 컬러 필터(RCF)가 배치되고, 제1 컬러 필터(RCF) 상에는 오버코트층(409)이 배치되며, 오버코트층(409) 상에는 뱅크(BK)가 배치되고, 뱅크(BK) 상에는 발광층(EL) 및 캐소드 전극(CE)이 배치될 수 있다.Specifically, referring to FIG. 7, a first color filter (RCF) is disposed on the firstactive pattern 321 including the fifth cutting area CL5, and anovercoat layer 409 is disposed on the first color filter (RCF). ) is disposed, a bank (BK) may be disposed on theovercoat layer 409, and a light emitting layer (EL) and a cathode electrode (CE) may be disposed on the bank (BK).

여기서, 뱅크(BK)는 블랙 색상의 뱅크일 수 있다.Here, the bank (BK) may be a black colored bank.

제1 액티브 패턴(321)의 제1 패턴(321a)은 산화물 반도체 물질로 이루어지고, 제1 액티브 패턴(321)의 제2 패턴(321b)은 투명 전도성 산화물로 이루어짐으로써, 리페어 공정 시 레이저 파워(power)를 낮출 수 있다.The first pattern 321a of the firstactive pattern 321 is made of an oxide semiconductor material, and the second pattern 321b of the firstactive pattern 321 is made of a transparent conductive oxide, so that the laser power ( power) can be lowered.

리페어 공정에서 조사되는 레이저의 파장은 250nm 내지 350nm일 수 있으며, 260nm 내지 270nm 파장의 레이저가 사용될 수도 있다.The wavelength of the laser irradiated in the repair process may be 250 nm to 350 nm, and a laser with a wavelength of 260 nm to 270 nm may be used.

도 7에 도시된 바와 같이, 제1 액티브 패턴(321)에 조사된 레이저는 제1 액티브 패턴(321)을 커팅시키고, 일부는 제1 컬러 필터(RCF)까지도 도달할 수 있다.As shown in FIG. 7, the laser irradiated to the firstactive pattern 321 cuts the firstactive pattern 321, and some of it may even reach the first color filter (RCF).

전술한 바와 같이, 제1 컬러 필터(RCF)는 레이저를 투과시키지 못하고 흡수할 수 있다.As described above, the first color filter (RCF) may absorb the laser without transmitting it.

다만, 본 개시의 실시 예들에 따른 표시 패널(110)은 제1 액티브 패턴(321) 상에 배치된 캐소드 전극(CE)의 보호를 위해서, 레이저가 조사되는 제5 커팅 영역(CL5)이 구비된 제1 액티브 패턴(321) 상에 제1 컬러 필터(RCF)뿐만 아니라 블랙 색상의 뱅크(BK)가 더 배치되도록 함으로써, 레이저가 캐소드 전극(CE)에 도달하지 못할 수 있다.However, thedisplay panel 110 according to embodiments of the present disclosure is provided with a fifth cutting area CL5 to which the laser is irradiated in order to protect the cathode electrode CE disposed on the firstactive pattern 321. By arranging not only the first color filter (RCF) but also the black-colored bank (BK) on the firstactive pattern 321, the laser may not reach the cathode electrode (CE).

이를 도 8을 참조하여 구체적으로 검토하면 다음과 같다.This will be examined in detail with reference to FIG. 8 as follows.

도 8은 투명 뱅크 및 블랙 뱅크 각각의 파장별 투과율을 도시한 그래프이다.Figure 8 is a graph showing the transmittance by wavelength for each transparent bank and black bank.

도 8의 그래프는 투명 뱅크와 블랙 뱅크 각각 1.5㎛의 두께에서 가시광선 파장대의 광의 투과율을 나타낸 것이다.The graph in FIG. 8 shows the light transmittance in the visible light wavelength range at a thickness of 1.5 μm for the transparent bank and the black bank, respectively.

도 8을 참조하면, 투명 뱅크는 가시광선 파장대의 광을 70%이상 투과시키는 것을 알 수 있다.Referring to FIG. 8, it can be seen that the transparent bank transmits more than 70% of light in the visible light wavelength range.

반면에, 블랙 뱅크는 630nm 이하의 광을 투과시키지 않음으로써, 250nm 내지 350nm 파장의 레이저 역시 투과시키지 못함을 알 수 있다.On the other hand, since the black bank does not transmit light below 630 nm, it can be seen that it also cannot transmit lasers with a wavelength of 250 nm to 350 nm.

이와 같이, 제1 서브 픽셀(SP1)을 리페어 하는 공정에서 제1 액티브 패턴(321)의 제5 커팅 영역(CL1)에 레이저가 조사되는 경우, 제1 액티브 패턴(321) 상에 배치된 제1 컬러 필터(RCF)와 뱅크(BK)로 인해 캐소드 전극(CE)에 레이저가 도달하지 못하여, 캐소드 전극(CE)이 레이저로 인해 손상되는 것을 방지할 수 있다.As such, when the laser is irradiated to the fifth cutting area CL1 of the firstactive pattern 321 in the process of repairing the first subpixel SP1, the first cutting area CL1 disposed on the firstactive pattern 321 The color filter (RCF) and the bank (BK) prevent the laser from reaching the cathode electrode (CE), thereby preventing the cathode electrode (CE) from being damaged by the laser.

종합하면, 제1 및 제2 서브 픽셀(SP1, SP2)을 리페어 하는 공정에서 액티브 패턴들(321, 322, 331, 332)에 레이저가 조사될 수 있으며, 레이저가 조사되는 커팅 영역은 발광 영역(EA) 또는 비 발광 영역(NEA)에 존재할 수 있다.In summary, in the process of repairing the first and second subpixels SP1 and SP2, a laser may be irradiated to theactive patterns 321, 322, 331, and 332, and the cutting area to which the laser is irradiated is the light emitting area ( EA) or non-emissive area (NEA).

구체적으로, 제1 및 제2 서브 픽셀(SP1, SP2)을 리페어 하기 위한 커팅 영역이 발광 영역(제1 발광 영역(EA1) 또는 제2 발광 영역(EA2))에 존재하는 경우, 커팅 영역이 구비된 액티브 패턴은 컬러 필터(제1 컬러 필터(RCF) 또는 제2 컬러 필터(BCF))와 중첩되어, 레이저가 애노드 전극(AE) 및 캐소드 전극(CE)에 도달하는 것을 방지할 수 있다.Specifically, when a cutting area for repairing the first and second subpixels SP1 and SP2 exists in the light emitting area (first light emitting area EA1 or second light emitting area EA2), the cutting area is provided. The active pattern overlaps with the color filter (first color filter (RCF) or second color filter (BCF)), thereby preventing the laser from reaching the anode electrode (AE) and the cathode electrode (CE).

또한, 제1 및 제2 서브 픽셀(SP1, SP2)을 리페어 하기 위한 커팅 영역이 비 발광 영역(NEA)에 존재하는 경우, 커팅 영역이 구비된 액티브 패턴은 컬러 필터(제1 컬러 필터(RCF) 또는 제2 컬러 필터(BCF)) 및 뱅크(BK) 중첩되어, 레이저가 뱅크(BK) 상에 배치된 캐소드 전극(CE)에 도달하는 것을 방지할 수 있다.In addition, when the cutting area for repairing the first and second subpixels (SP1, SP2) exists in the non-emission area (NEA), the active pattern provided with the cutting area is connected to a color filter (first color filter (RCF)). Alternatively, the second color filter (BCF) and the bank (BK) may overlap to prevent the laser from reaching the cathode electrode (CE) disposed on the bank (BK).

한편, 제3 서브 픽셀(SP3) 및 제4 서브 픽셀(SP4)을 리페어 하기 위한 커팅 영역들은 발광 영역(EA)과는 미 중첩될 수 있다(도 3 참조).Meanwhile, cutting areas for repairing the third subpixel SP3 and the fourth subpixel SP4 may not overlap with the emission area EA (see FIG. 3).

다시 말해, 제3 서브 픽셀(SP3) 및 제4 서브 픽셀(SP4)을 리페어 하기 위한 커팅 영역들은 비 발광 영역(NEA)에만 배치될 수 있으며, 이를 도 9를 참조하여 검토하면 다음과 같다.In other words, the cutting areas for repairing the third subpixel SP3 and the fourth subpixel SP4 can be placed only in the non-emission area NEA, which can be reviewed with reference to FIG. 9 as follows.

도 9는 도 3의 제3 서브 픽셀을 리페어 하는 공정에서, 제7 액티브 패턴의 제3 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다.FIG. 9 is a diagram briefly illustrating a laser being irradiated to a third cutting area of the seventh active pattern in a process of repairing the third subpixel of FIG. 3 .

도 9에서는 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)에 레이저가 조사되어, 제7 액티브 패턴(341)이 커팅되는 구성을 예시로 도시하였으나, 제3 서브 픽셀(SP3)에 배치된 제8 액티브 패턴(342)도 제3 커팅 영역(CL3)이 구비된 영역에서 동일한 적층 구조를 가질 수 있다. 또한, 제4 서브 픽셀(SP4)의 제10 액티브 패턴(351) 및 제11 액티브 패턴(352) 역시 제4 커팅 영역(CL4)이 존재하는 영역에서 도 9와 동일한 적층 구조를 가질 수 있다.In FIG. 9 , a configuration in which a laser is irradiated to the third cutting area CL3 of the seventhactive pattern 341 and the seventhactive pattern 341 is cut is shown as an example, but it is disposed in the third subpixel SP3. The eighthactive pattern 342 may also have the same stacked structure in the area where the third cutting area CL3 is provided. Additionally, the tenthactive pattern 351 and the eleventhactive pattern 352 of the fourth subpixel SP4 may also have the same stacked structure as that of FIG. 9 in the area where the fourth cutting area CL4 exists.

도 9를 참조하면, 제3 서브 픽셀(SP3)을 리페어 하는데 사용되는 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)은 비 발광 영역(NEA)에 배치될 수 있다.Referring to FIG. 9 , the third cutting area CL3 of the seventhactive pattern 341 used to repair the third subpixel SP3 may be disposed in the non-emission area NEA.

제7 액티브 패턴(341)의 제3 커팅 영역(CL3)은 제3 애노드 전극(AE3)과 미 중첩되고, 뱅크(BK)와 중첩될 수 있다.The third cutting area CL3 of the seventhactive pattern 341 does not overlap the third anode electrode AE3 and may overlap the bank BK.

구체적으로, 도 9를 참조하면, 제3 커팅 영역(CL3)을 포함하는 제7 액티브 패턴(341) 상에는 오버코트층(409)이 배치되며, 오버코트층(409) 상에는 뱅크(BK)가 배치되고, 뱅크(BK) 상에는 발광층(EL) 및 캐소드 전극(CE)이 배치될 수 있다.Specifically, referring to FIG. 9, anovercoat layer 409 is disposed on the seventhactive pattern 341 including the third cutting area CL3, and a bank BK is disposed on theovercoat layer 409, A light emitting layer (EL) and a cathode electrode (CE) may be disposed on the bank (BK).

여기서, 뱅크(BK)는 블랙 색상의 뱅크일 수 있다.Here, the bank (BK) may be a black colored bank.

제7 액티브 패턴(341)의 제1 패턴(341a)은 산화물 반도체 물질로 이루어지고, 제7 액티브 패턴(341)의 제2 패턴(341b)은 투명 전도성 산화물로 이루어짐으로써, 리페어 공정 시 낮은 파장의 레이저를 사용할 수 있다. 예를 들면, 리페어 공정에서 조사되는 레이저의 파장은 250nm 내지 350nm일 수 있으며, 260nm 내지 270nm 파장의 레이저가 사용될 수도 있다.Thefirst pattern 341a of the seventhactive pattern 341 is made of an oxide semiconductor material, and thesecond pattern 341b of the seventhactive pattern 341 is made of a transparent conductive oxide, so that during the repair process, low wavelength A laser can be used. For example, the wavelength of the laser irradiated in the repair process may be 250 nm to 350 nm, and a laser with a wavelength of 260 nm to 270 nm may be used.

도 9에 도시된 바와 같이, 제7 액티브 패턴(341)에 조사된 레이저는 제7 액티브 패턴(341)을 커팅시킬 수 있으며, 일부는 뱅크(BK)까지 도달할 수도 있다.As shown in FIG. 9, the laser irradiated to the seventhactive pattern 341 may cut the seventhactive pattern 341, and some of it may even reach the bank BK.

전술한 바와 같이, 본 개시의 실시 예들에 따른 뱅크(BK)는 630nm 이하의 광을 투과시키지 않음으로써, 250nm 내지 350nm 파장의 레이저 역시 투과시키지 못한다.As described above, the bank BK according to embodiments of the present disclosure does not transmit light of 630 nm or less, and thus also cannot transmit lasers with a wavelength of 250 nm to 350 nm.

따라서, 제3 서브 픽셀(SP3)을 리페어 하는 공정에서 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)에 레이저가 조사되는 경우, 제7 액티브 패턴(341) 상에 배치된 뱅크(BK)로 인해 캐소드 전극(CE)에 레이저가 도달하지 못하여, 캐소드 전극(CE)이 손상되는 것을 방지할 수 있다.Therefore, when the laser is irradiated to the third cutting area CL3 of the seventhactive pattern 341 in the process of repairing the third subpixel SP3, the bank BK disposed on the seventh active pattern 341 ), which prevents the laser from reaching the cathode electrode (CE), thereby preventing damage to the cathode electrode (CE).

도 3 내지 도 9에서는 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)을 리페어 하기 위해 데이터 라인인 제2 신호 라인(SL2) 또는 제3 신호 라인(SL3)과 전기적으로 연결된 액티브 패턴들 또는 기준 전압 라인인 제4 신호 라인(SL5)과 전기적으로 연결된 액티브 패턴들에 레이저를 조사하는 구성을 예시로 설명하였으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.3 to 9 show an active pattern electrically connected to the second signal line (SL2) or third signal line (SL3), which is a data line, to repair the first to fourth subpixels (SP1, SP2, SP3, and SP4). A configuration for irradiating a laser to active patterns electrically connected to the fourth signal line SL5, which is a reference voltage line or a reference voltage line, has been described as an example, but embodiments of the present disclosure are not limited thereto.

도 10 내지 도 12를 참조하여 본 개시의 실시 예들에 따른 표시 패널의 구조를 검토하면 다음과 같다.The structure of the display panel according to embodiments of the present disclosure will be reviewed with reference to FIGS. 10 to 12 as follows.

도 10은 본 개시의 실시 예들에 따른 표시 패널에 포함된 제1 내지 제4 서브 픽셀의 구조를 도시한 도면이다. 도 11은 제1 서브 픽셀을 리페어 하는 공정에서, 제3 액티브 패턴의 제1 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다. 도 12는 도 10의 제3 서브 픽셀을 리페어 하는 공정에서 제7 액티브 패턴의 제3 커팅 영역에 레이저가 조사되는 것을 간략히 도시한 도면이다.FIG. 10 is a diagram illustrating the structure of first to fourth subpixels included in a display panel according to embodiments of the present disclosure. FIG. 11 is a diagram briefly showing that a laser is irradiated to the first cutting area of the third active pattern in a process of repairing the first subpixel. FIG. 12 is a diagram briefly illustrating a laser being irradiated to a third cutting area of the seventh active pattern in a process of repairing the third subpixel of FIG. 10 .

도 10에 도시된 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)의 구조는 도 3에 도시된 제1 내지 제4 서브 픽셀(SP1, SP2, SP3, SP4)의 구조와 실질적으로 동일할 수 있다.The structure of the first to fourth subpixels SP1, SP2, SP3, and SP4 shown in FIG. 10 is substantially similar to the structure of the first to fourth subpixels SP1, SP2, SP3, and SP4 shown in FIG. 3. may be the same.

도 10은 도 3과 비교하였을 때, 제1 서브 픽셀(SP1)에 배치된 제3 액티브 패턴(323), 제2 서브 픽셀(SP2)에 배치된 제6 액티브 패턴(333), 제3 서브 픽셀(SP3)에 배치된 제9 액티브 패턴(343) 및 제4 서브 픽셀(SP4)에 배치된 제12 액티브 패턴(353) 각각에 적어도 하나의 커팅 영역이 마련되는 구성이 상이하다.When compared to FIG. 3 , FIG. 10 shows the thirdactive pattern 323 disposed in the first subpixel SP1, the sixthactive pattern 333 disposed in the second subpixel SP2, and the third subpixel. The configuration in which at least one cutting area is provided in each of the ninthactive pattern 343 disposed in (SP3) and the twelfthactive pattern 353 disposed in the fourth subpixel SP4 is different.

구체적으로, 도 10을 참조하면, 제3 액티브 패턴(323), 제6 액티브 패턴(333), 제9 액티브 패턴(343) 및 제12 액티브 패턴(353) 각각은 제1 신호 라인(SL1)과 연결되어 배선 역할을 할 수 있다.Specifically, referring to FIG. 10, each of the thirdactive pattern 323, sixthactive pattern 333, ninthactive pattern 343, and twelfthactive pattern 353 is connected to the first signal line SL1 and It can be connected and act as wiring.

제3 액티브 패턴(323)은 제1 서브 픽셀(SP1)의 리페어 공정에서 레이저가 조사될 수 있는 제1 커팅 영역(CL1)을 포함할 수 있다.The thirdactive pattern 323 may include a first cutting area CL1 to which a laser may be irradiated during the repair process of the first subpixel SP1.

제6 액티브 패턴(333)은 제2 서브 픽셀(SP1)의 리페어 공정에서 레이저가 조사될 수 있는 제2 커팅 영역(CL2)을 포함할 수 있다.The sixthactive pattern 333 may include a second cutting area CL2 to which a laser may be irradiated during the repair process of the second subpixel SP1.

제9 액티브 패턴(343)은 제3 서브 픽셀(SP3)의 리페어 공정에서 레이저가 조사될 수 있는 제3 커팅 영역(CL3)을 포함할 수 있다.The ninthactive pattern 343 may include a third cutting area CL3 to which a laser may be irradiated during the repair process of the third subpixel SP3.

제12 액티브 패턴(353)은 제4 서브 픽셀(SP4)의 리페어 공정에서 레이저가 조사될 수 있는 제4 커팅 영역(CL4)을 포함할 수 있다.The twelfthactive pattern 353 may include a fourth cutting area CL4 to which a laser may be irradiated during the repair process of the fourth subpixel SP4.

도 10을 참조하면, 제3 액티브 패턴(323)에 구비된 제1 커팅 영역(CL1), 제6 액티브 패턴(333)에 구비된 제2 커팅 영역(CL2), 제9 액티브 패턴(343)에 구비된 제3 커팅 영역(CL3) 및 제12 액티브 패턴(353)에 구비된 제4 커팅 영역(CL4) 각각은 비 발광 영역(NEA)에 배치될 수 있으며, 애노드 전극들(AE1, AE2, AE3, AE4)과 미 중첩될 수 있다. Referring to FIG. 10, the first cutting area CL1 provided in the thirdactive pattern 323, the second cutting area CL2 provided in the sixthactive pattern 333, and the ninthactive pattern 343. Each of the third cutting area CL3 and the fourth cutting area CL4 provided in the twelfthactive pattern 353 may be disposed in the non-emission area NEA, and the anode electrodes AE1, AE2, and AE3 may be disposed in the non-emission area NEA. , AE4) may not overlap.

도 11을 참조하면, 제1 서브 픽셀(SP1)을 리페어 하는데 사용되는 제3 액티브 패턴(323)의 제1 커팅 영역(CL1)은 비 발광 영역(NEA)에 배치될 수 있다.Referring to FIG. 11 , the first cutting area CL1 of the thirdactive pattern 323 used to repair the first subpixel SP1 may be disposed in the non-emission area NEA.

제3 액티브 패턴(323)의 제1 커팅 영역(CL1)은 제1 애노드 전극(AE1)과 미 중첩되고, 뱅크(BK)와 중첩될 수 있다.The first cutting area CL1 of the thirdactive pattern 323 does not overlap the first anode electrode AE1 and may overlap the bank BK.

구체적으로, 도 11을 참조하면, 제1 커팅 영역(CL1)을 포함하는 제3 액티브 패턴(323) 상에는 오버코트층(409)이 배치되며, 오버코트층(409) 상에는 뱅크(BK)가 배치되고, 뱅크(BK) 상에는 발광층(EL) 및 캐소드 전극(CE)이 배치될 수 있다.Specifically, referring to FIG. 11, anovercoat layer 409 is disposed on the thirdactive pattern 323 including the first cutting area CL1, and a bank BK is disposed on theovercoat layer 409, A light emitting layer (EL) and a cathode electrode (CE) may be disposed on the bank BK.

제3 액티브 패턴(323)의 제1 패턴(323a)은 산화물 반도체 물질로 이루어지고, 제3 액티브 패턴(323)의 제2 패턴(323b)은 투명 전도성 산화물로 이루어질 수 있다. 그리고, 리페어 공정에서 제3 액티브 패턴(323)의 제1 커팅 영역(CL1)에 조사되는 레이저의 파장은 250nm 내지 350nm일 수 있으며, 260nm 내지 270nm 파장의 레이저가 사용될 수도 있다.Thefirst pattern 323a of the thirdactive pattern 323 may be made of an oxide semiconductor material, and thesecond pattern 323b of the thirdactive pattern 323 may be made of a transparent conductive oxide. Also, in the repair process, the wavelength of the laser irradiated to the first cutting area CL1 of the thirdactive pattern 323 may be 250 nm to 350 nm, and a laser with a wavelength of 260 nm to 270 nm may be used.

도 11에 도시된 바와 같이, 제3 액티브 패턴(323)에 조사된 레이저는 제3 액티브 패턴(323)을 커팅시킬 수 있으며, 일부는 제3 액티브 패턴(323) 상에 배치된 뱅크(BK)까지 도달할 수도 있다.As shown in FIG. 11, the laser irradiated on the thirdactive pattern 323 can cut the thirdactive pattern 323, and a portion of the laser beam is cut into the bank BK disposed on the thirdactive pattern 323. It may even reach.

본 개시의 실시 예들에 따른 뱅크(BK)는 630nm 이하의 광을 투과시키지 않음으로써, 250nm 내지 350nm 파장의 레이저 역시 투과시키지 못하게 된다.The bank BK according to embodiments of the present disclosure does not transmit light of 630 nm or less, so it also cannot transmit lasers with a wavelength of 250 nm to 350 nm.

이에, 제1 서브 픽셀(SP1)을 리페어 하는 공정에서 제3 액티브 패턴(323)의 제1 커팅 영역(CL1)에 레이저가 조사되는 경우, 제3 액티브 패턴(323) 상에 배치된 뱅크(BK)로 인해 캐소드 전극(CE)에 레이저가 도달하지 못하여, 캐소드 전극(CE)이 손상되는 것을 방지할 수 있다.Accordingly, when the laser is irradiated to the first cutting area CL1 of the thirdactive pattern 323 in the process of repairing the first subpixel SP1, the bank BK disposed on the third active pattern 323 ), which prevents the laser from reaching the cathode electrode (CE), thereby preventing damage to the cathode electrode (CE).

도 11에서는 제1 서브 픽셀(SP1)에 배치된 제3 액티브 패턴(323)의 제1 커팅 영역(CL1)이 구비될 수 있는 영역에 대한 적층 구조를 예시적으로 도시하였으나, 제2 서브 픽셀(SP2)에 배치된 제6 액티브 패턴(333), 제3 서브 픽셀(SP3)에 배치된 제9 액티브 패턴(343) 및 제4 서브 픽셀(SP4)에 배치된 제12 액티브 패턴(353) 각각의 커팅 영역들이 구비될 수 있는 영역의 적층 구조 역시 도 11의 구조와 동일할 수 있다.In FIG. 11, the stacked structure for the area where the first cutting area CL1 of the thirdactive pattern 323 disposed in the first subpixel SP1 can be provided is shown as an example, but the stacked structure of the second subpixel SP1 is shown in FIG. Each of the sixthactive pattern 333 disposed in SP2), the ninthactive pattern 343 disposed in the third subpixel SP3, and the twelfthactive pattern 353 disposed in the fourth subpixel SP4 The stacked structure of the area where the cutting areas can be provided may also be the same as that of FIG. 11 .

추가적으로, 도 10의 구조를 도 3과 비교하였을 때, 제3 서브 픽셀(SP3)에 배치된 제7 및 제8 액티브 패턴(341, 342) 각각에 구비된 제3 커팅 영역(CL3) 및 제4 서브 픽셀(SP4)에 배치된 제10 및 제11 액티브 패턴(351, 352) 각각에 구비된 제4 커팅 영역(CL4)의 위치가 상이할 수 있다.Additionally, when comparing the structure of FIG. 10 with that of FIG. 3, the third cutting area CL3 and the fourth cutting area CL3 provided in each of the seventh and eighthactive patterns 341 and 342 disposed in the third subpixel SP3 The positions of the fourth cutting areas CL4 provided in each of the tenth and eleventhactive patterns 351 and 352 disposed in the subpixel SP4 may be different.

구체적으로, 도 10을 참조하면, 제3 커팅 영역(CL3)이 구비된 영역에서, 제7 및 제8 액티브 패턴(341, 342) 각각은 뱅크(BK)와 미 중첩되고, 제3 애노드 전극(AE3)과 중첩될 수 있다.Specifically, referring to FIG. 10, in the area provided with the third cutting area CL3, each of the seventh and eighthactive patterns 341 and 342 does not overlap the bank BK, and the third anode electrode ( May overlap with AE3).

또한, 도 10을 참조하면, 제4 커팅 영역(CL4)이 구비된 영역에서, 제10 액티브 패턴(351)은 뱅크(BK)와 미 중첩되고, 제3 애노드 전극(AE3)과 중첩될 수 있다. 또한, 제4 커팅 영역(CL4)이 구비된 영역에서, 제11 액티브 패턴(352)은 뱅크(BK)와 미 중첩되고, 제4 애노드 전극(AE4)과 중첩될 수 있다.Additionally, referring to FIG. 10 , in the area where the fourth cutting area CL4 is provided, the tenthactive pattern 351 does not overlap the bank BK and may overlap the third anode electrode AE3. . Additionally, in the area where the fourth cutting area CL4 is provided, the 11thactive pattern 352 does not overlap the bank BK and may overlap the fourth anode electrode AE4.

다시 말해, 제3 및 제4 서브 픽셀(SP4)에서 데이터 라인 또는 기준전압라인과 연결된 액티브 패턴들(341, 342, 351, 352)은 커팅 영역(CL)이 위치된 부분에서 하나의 애노드 전극(AE)과 중첩되고, 뱅크(BK)와는 미 중첩됨으로써, 하나의 발광 영역(EA)과 중첩되는 구조를 가질 수 있다.In other words, theactive patterns 341, 342, 351, and 352 connected to the data line or reference voltage line in the third and fourth subpixels SP4 have one anode electrode ( AE) and does not overlap with the bank (BK), so that it can have a structure that overlaps with one light emitting area (EA).

도 10을 참조하면, 제3 커팅 영역(CL3)이 구비된 영역에서, 제7 및 제8 액티브 패턴(341, 342) 각각은 제3 발광 영역(EA3)의 적어도 일부와 중첩될 수 있다. 또한, 제4 커팅 영역(CL4)이 구비된 영역에서, 제10 액티브 패턴(351)은 제3 발광 영역(EA3)과 중첩되고, 제4 커팅 영역(CL4)이 구비된 영역에서, 제11 액티브 패턴(352)은 제4 발광 영역(EA4)과 중첩될 수 있다.Referring to FIG. 10 , in the area where the third cutting area CL3 is provided, each of the seventh and eighthactive patterns 341 and 342 may overlap with at least a portion of the third light emitting area EA3. Additionally, in the area provided with the fourth cutting area CL4, the 10thactive pattern 351 overlaps the third emission area EA3, and in the area provided with the fourth cutting area CL4, the 11thactive pattern 351 overlaps the third light-emitting area EA3. Thepattern 352 may overlap the fourth emission area EA4.

이와 같이, 제3 및 제4 서브 픽셀(SP4)에서 데이터 라인 또는 기준전압라인과 연결된 액티브 패턴들(341, 342, 351, 352)의 커팅 영역(CL)이 하나의 발광 영역(EA3, EA4)과 중첩되도록 배치됨으로써, 표시 패널(110)의 개구율 저하 없이 리페어 영역을 구비할 수 있다.In this way, the cutting area CL of theactive patterns 341, 342, 351, and 352 connected to the data line or reference voltage line in the third and fourth subpixels SP4 forms one light emitting area EA3, EA4. By being arranged to overlap, a repair area can be provided without reducing the aperture ratio of thedisplay panel 110.

예를 들어, 도 12를 참조하면, 제3 서브 픽셀(SP3)을 리페어 하는데 사용되는 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)은 제3 발광 영역(EA3)에 배치될 수 있다.For example, referring to FIG. 12 , the third cutting area CL3 of the seventhactive pattern 341 used to repair the third subpixel SP3 may be disposed in the third emission area EA3. .

제7 액티브 패턴(341)의 제3 커팅 영역(CL3)은 제3 애노드 전극(AE3), 발광층(EL) 및 캐소드 전극(CE)과 중첩되고, 뱅크(BK)와는 미 중첩될 수 있다.The third cutting area CL3 of the seventhactive pattern 341 may overlap the third anode electrode AE3, the light emitting layer EL, and the cathode electrode CE, but may not overlap the bank BK.

구체적으로, 도 12를 참조하면, 제3 커팅 영역(CL3)을 포함하는 제7 액티브 패턴(341) 상에는 층간 절연막(406) 및 오버코트층(409)이 배치되며, 오버코트층(409) 상에는 제3 애노드 전극(AE3)이 배치되고, 제3 애노드 전극(AE3) 상에는 발광층(EL) 및 캐소드 전극(CE)이 배치될 수 있다.Specifically, referring to FIG. 12, aninterlayer insulating film 406 and anovercoat layer 409 are disposed on the seventhactive pattern 341 including the third cutting region CL3, and thethird layer 409 is disposed on theovercoat layer 409. An anode electrode (AE3) may be disposed, and a light emitting layer (EL) and a cathode electrode (CE) may be disposed on the third anode electrode (AE3).

제7 액티브 패턴(341)의 제1 패턴(341a)은 산화물 반도체 물질로 이루어지고, 제7 액티브 패턴(341)의 제2 패턴(341b)은 투명 전도성 산화물로 이루어질 수 있다. 그리고, 리페어 공정에서 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)에 조사되는 레이저의 파장은 250nm 내지 350nm일 수 있으며, 260nm 내지 270nm 파장의 레이저가 사용될 수도 있다.Thefirst pattern 341a of the seventhactive pattern 341 may be made of an oxide semiconductor material, and thesecond pattern 341b of the seventhactive pattern 341 may be made of a transparent conductive oxide. Also, in the repair process, the wavelength of the laser irradiated to the third cutting area CL3 of the seventhactive pattern 341 may be 250 nm to 350 nm, and a laser with a wavelength of 260 nm to 270 nm may be used.

도 12에 도시된 바와 같이, 제7 액티브 패턴(341)에 조사된 레이저는 제7 액티브 패턴(341)을 커팅시킬 수 있으며, 일부는 제7 액티브 패턴(341) 상에 배치된 오버코트층(409)까지 도달할 수도 있다.As shown in FIG. 12, the laser irradiated on the seventhactive pattern 341 can cut the seventhactive pattern 341, and a portion of theovercoat layer 409 disposed on the seventhactive pattern 341 can be cut. ) can also be reached.

도 12에 도시된 바와 같이, 오버코트층(409)에 도달한 레이저는 오버코트층(409)에 흡수될 수 있으며, 이에, 레이저는 제3 애노드 전극(AE3) 및 캐소드 전극(CE)에 도달하지 못할 수 있다.As shown in FIG. 12, the laser that reaches theovercoat layer 409 may be absorbed by theovercoat layer 409, so the laser cannot reach the third anode electrode (AE3) and the cathode electrode (CE). You can.

이 때, 오버코트층(409)의 두께는 다수의 유기층을 포함하는 발광층(EL) 두께의 10배 이상으로 이루어질 수 있다.At this time, the thickness of theovercoat layer 409 may be 10 times or more than the thickness of the light emitting layer (EL) including a plurality of organic layers.

도 12에서는 제3 서브 픽셀(SP3)에 배치된 제7 액티브 패턴(341)의 제3 커팅 영역(CL3)이 구비될 수 있는 영역에 대한 적층 구조를 예시적으로 도시하였으나, 제3 서브 픽셀(SP3)에 배치된 제8 액티브 패턴(342), 제4 서브 픽셀(SP4)에 배치된 제10 액티브 패턴(351) 및 제4 서브 픽셀(SP4)에 배치된 제11 액티브 패턴(352) 각각의 커팅 영역들이 구비될 수 있는 영역의 적층 구조 역시 도 12의 구조와 동일할 수 있다.In FIG. 12, the stacked structure for the area where the third cutting area CL3 of the seventhactive pattern 341 disposed in the third subpixel SP3 can be provided is shown as an example, but the third subpixel (SP3) Each of the eighthactive pattern 342 disposed in (SP3), the tenthactive pattern 351 disposed in the fourth subpixel (SP4), and the eleventhactive pattern 352 disposed in the fourth subpixel (SP4) The stacked structure of the area where the cutting areas can be provided may also be the same as that of FIG. 12 .

도 13은 비교 예에 따른 표시 패널의 개구율 및 실시 예에 따른 표시 패널의 개구율을 비교한 표이다.Figure 13 is a table comparing the aperture ratio of the display panel according to the comparative example and the aperture ratio of the display panel according to the embodiment.

도 13에서, 비교 예에 따른 표시 패널은 리페어 패턴이 금속층으로 이루어지며, 비 발광 영역에 배치된 것이고, 실시 예에 따른 표시 패널은 도 3의 구조를 갖는 표시 패널이다.In FIG. 13 , the display panel according to the comparative example has a repair pattern made of a metal layer and disposed in a non-emission area, and the display panel according to the embodiment has the structure of FIG. 3 .

도 13을 참조하면, 비교 예에 따른 표시 패널의 개구율보다 실시 예에 따른 표시 패널의 개구율이 7.5% 큰 것을 알 수 있다.Referring to FIG. 13, it can be seen that the aperture ratio of the display panel according to the embodiment is 7.5% larger than that of the display panel according to the comparative example.

다시 말해, 실시 예에 따른 표시 패널의 개구율이 향상됨으로써, 발광 효율이 향상되어 저전력으로 표시 패널 구동이 가능해질 수 있는 효과가 있다.In other words, as the aperture ratio of the display panel according to the embodiment is improved, luminous efficiency is improved, making it possible to drive the display panel with low power.

본 개시의 실시 예들에 의하면, 배선 역할을 하는 투명한 액티브 패턴을 리페어 패턴으로 사용함으로써, 리페어 패턴으로 인해 개구부의 면적이 줄어드는 것을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, a display panel and a display device that can prevent the area of the opening from being reduced due to the repair pattern can be provided by using a transparent active pattern serving as a wiring as a repair pattern.

본 개시의 실시 예들에 의하면, 액티브 패턴 상에 컬러 필터, 블랙 뱅크 및 오버코트층 중 적어도 하나를 배치함으로써, 리페어 공정 시에 조사되는 레이저로 인해 캐소드 전극 및 애노드 전극이 손상되지 않는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, a display panel and display device in which a cathode electrode and an anode electrode are not damaged by a laser irradiated during a repair process by disposing at least one of a color filter, a black bank, and an overcoat layer on an active pattern. can be provided.

본 개시의 실시 예들에 의하면, 투명한 액티브 패턴을 리페어 패턴으로 사용하여 리페어 공정을 진행함으로써, 레이저가 캐소드 전극까지 도달하지 못하여 캐소드 전극의 손상을 방지함으로써, 캐소드 전극 상에 배치된 봉지층으로부터 침투되는 외부 원소로 인한 불량을 방지할 수 있는 표시 패널 및 표시 장치를 제공할 수 있다.According to embodiments of the present disclosure, the repair process is performed using a transparent active pattern as a repair pattern, thereby preventing damage to the cathode electrode by preventing the laser from reaching the cathode electrode, thereby preventing the laser from penetrating from the encapsulation layer disposed on the cathode electrode. A display panel and display device that can prevent defects caused by external elements can be provided.

이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시 예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시 예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다.The above description is merely an illustrative explanation of the technical idea of the present disclosure, and those skilled in the art will be able to make various modifications and variations without departing from the essential characteristics of the present disclosure. In addition, the embodiments disclosed in this disclosure are not intended to limit the technical idea of the present disclosure, but rather to explain them, and therefore the scope of the technical idea of the present disclosure is not limited by these embodiments.

Claims (26)

Translated fromKorean

발광 영역 및 상기 발광 영역을 둘러싸는 비 발광 영역을 포함하는 제1 내지 제4 서브 픽셀을 포함하는 기판; 및
상기 기판 상에 배치되며 서로 이격된 제1 신호 라인, 제2 신호 라인, 제3 신호 라인 및 제4 신호 라인을 포함하고,
상기 제1 내지 제4 서브 픽셀 각각은, 상기 기판 상에 배치된 제1 내지 제3 액티브 패턴을 포함하며,
상기 제1 액티브 패턴은 상기 제4 신호 라인과 전기적으로 연결되고, 상기 제2 액티브 패턴은 상기 제2 신호 라인 또는 상기 제3 신호 라인과 전기적으로 연결되며, 상기 제3 액티브 패턴은 상기 제1 신호 라인과 전기적으로 연결되고,
상기 제1 내지 상기 제3 액티브 패턴 중 적어도 하나는 커팅 영역을 포함하며,
상기 제1 및 제2 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역들은 상기 발광 영역과 중첩되고,
상기 제3 및 제4 서브 픽셀에 배치된 상기 제1 내지 제3 액티브 패턴의 상기 커팅 영역들 중 적어도 하나는 비 발광 영역에 배치된 표시 패널.A substrate including first to fourth subpixels including a light-emitting area and a non-emission area surrounding the light-emitting area; and
It includes a first signal line, a second signal line, a third signal line, and a fourth signal line disposed on the substrate and spaced apart from each other,
Each of the first to fourth subpixels includes first to third active patterns disposed on the substrate,
The first active pattern is electrically connected to the fourth signal line, the second active pattern is electrically connected to the second signal line or the third signal line, and the third active pattern is electrically connected to the first signal line. electrically connected to the line,
At least one of the first to third active patterns includes a cutting area,
The cutting areas of the first and second active patterns disposed in the first and second subpixels overlap the light emitting area,
A display panel wherein at least one of the cutting areas of the first to third active patterns disposed in the third and fourth subpixels is disposed in a non-emission area.제1항에 있어서,
상기 제1 및 제2 서브 픽셀 각각에 포함된 상기 발광 영역은 컬러 필터와 중첩되고,
상기 제3 서브 픽셀 각각에 포함된 상기 발광 영역은 컬러 필터와 미 중첩된 표시 패널.According to paragraph 1,
The light emitting area included in each of the first and second subpixels overlaps a color filter,
The display panel wherein the light emitting area included in each of the third subpixels does not overlap a color filter.제1항에 있어서,
상기 제1 서브 픽셀은 제1 발광 영역을 포함하고, 상기 제2 서브 픽셀은 제2 발광 영역을 포함하며, 상기 제3 서브 픽셀은 제3 발광 영역을 포함하고, 제4 서브 픽셀은 제4 발광 영역을 포함하며,
상기 제1 발광 영역과 상기 제2 발광 영역은 n행에 배치되고,
상기 제3 발광 영역과 상기 제4 발광 영역은 n+1행에 배치된 표시 패널.According to paragraph 1,
The first subpixel includes a first light-emitting area, the second subpixel includes a second light-emitting area, the third subpixel includes a third light-emitting area, and the fourth subpixel includes a fourth light-emitting area. includes an area,
The first light-emitting area and the second light-emitting area are arranged in n rows,
The third light emitting area and the fourth light emitting area are arranged in the n+1 row.제1항에 있어서,
상기 제1 서브 픽셀에 배치된 상기 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제2 액티브 패턴 상에는 제1 컬러 필터가 배치되고,
상기 제1 컬러 필터 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제1 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the second active pattern disposed in the first subpixel is provided,
A first color filter is disposed on the second active pattern,
An overcoat layer is disposed on the first color filter,
A display panel in which a first anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제4항에 있어서,
상기 제1 서브 픽셀에 배치된 상기 제2 액티브 패턴의 상기 커팅 영역은, 상기 제1 서브 픽셀에 포함된 제1 발광 영역과 중첩된 표시 패널.According to clause 4,
The display panel wherein the cutting area of the second active pattern disposed in the first sub-pixel overlaps a first light-emitting area included in the first sub-pixel.제1항에 있어서,
상기 제1 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 액티브 패턴 상에는 제2 컬러 필터가 배치되고,
상기 제2 컬러 필터 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제2 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first active pattern included in the first subpixel is provided,
A second color filter is disposed on the first active pattern,
An overcoat layer is disposed on the second color filter,
A display panel in which a second anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제6항에 있어서,
상기 제1 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역은, 상기 제2 서브 픽셀에 포함된 제2 발광 영역과 중첩된 표시 패널.According to clause 6,
The display panel wherein the cutting area of the first active pattern included in the first subpixel overlaps a second light emitting area included in the second subpixel.제1항에 있어서,
상기 제2 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 및 제2 액티브 패턴 상에는 제2 컬러 필터가 배치되고,
상기 제2 컬러 필터 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제2 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first and second active patterns disposed in the second subpixel is provided,
A second color filter is disposed on the first and second active patterns,
An overcoat layer is disposed on the second color filter,
A display panel in which a second anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제8항에 있어서,
상기 제2 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역은, 상기 제2 서브 픽셀에 포함된 제2 발광 영역과 중첩된 표시 패널.According to clause 8,
The display panel wherein the cutting area of the first and second active patterns disposed in the second sub-pixel overlaps a second light-emitting area included in the second sub-pixel.제1항에 있어서,
상기 제1 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 액티브 패턴 상에는 제1 컬러 필터가 배치되고,
상기 제2 컬러 필터 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 블랙(black) 뱅크가 배치되고,
상기 블랙 뱅크 상에 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first active pattern included in the first subpixel is provided,
A first color filter is disposed on the first active pattern,
An overcoat layer is disposed on the second color filter,
A black bank is disposed on the overcoat layer,
A display panel in which a light emitting layer and a cathode electrode are sequentially disposed on the black bank.제10항에 있어서,
상기 제1 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역은, 상기 제1 서브 픽셀에 포함된 상기 비 발광 영역과 중첩된 표시 패널.According to clause 10,
The cutting area of the first active pattern included in the first subpixel overlaps the non-emission area included in the first subpixel.제1항에 있어서,
상기 제3 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 및 제2 액티브 패턴 상에는 오버코트층이 배치되고,
상기 오버코트층 상에 블랙 뱅크가 배치되며,
상기 블랙 뱅크 상에 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first and second active patterns disposed in the third subpixel is provided,
An overcoat layer is disposed on the first and second active patterns,
A black bank is disposed on the overcoat layer,
A display panel in which a light emitting layer and a cathode electrode are sequentially disposed on the black bank.제12항에 있어서,
상기 제3 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역은, 상기 제3 서브 픽셀에 포함된 상기 비 발광 영역과 중첩된 표시 패널.According to clause 12,
The cutting area of the first and second active patterns disposed in the third subpixel overlaps the non-emission area included in the third subpixel.제1항에 있어서,
상기 제4 서브 픽셀에 포함된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 및 제2 액티브 패턴 상에는 오버코트층이 배치되고,
상기 오버코트층 상에 블랙 뱅크가 배치되며,
상기 블랙 뱅크 상에 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first and second active patterns included in the fourth subpixel is provided,
An overcoat layer is disposed on the first and second active patterns,
A black bank is disposed on the overcoat layer,
A display panel in which a light emitting layer and a cathode electrode are sequentially disposed on the black bank.제14항에 있어서,
상기 제4 서브 픽셀에 배치된 상기 제1 액티브 패턴의 상기 커팅 영역은, 상기 제3 서브 픽셀에 포함된 상기 비 발광 영역과 중첩되고,
상기 제4 서브 픽셀에 배치된 상기 제2 액티브 패턴의 상기 커팅 영역은, 상기 제4 서브 픽셀에 포함된 상기 비 발광 영역과 중첩된 표시 패널.According to clause 14,
The cutting area of the first active pattern disposed in the fourth subpixel overlaps the non-emission area included in the third subpixel,
The cutting area of the second active pattern disposed in the fourth subpixel overlaps the non-emission area included in the fourth subpixel.제1항에 있어서,
상기 제3 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 및 제2 액티브 패턴 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제3 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first and second active patterns disposed in the third subpixel is provided,
An overcoat layer is disposed on the first and second active patterns,
A display panel in which a third anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제16항에 있어서,
상기 제3 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역은, 상기 제3 서브 픽셀에 포함된 제3 발광 영역과 중첩된 표시 패널.According to clause 16,
The cutting area of the first and second active patterns disposed in the third subpixel overlaps a third light emitting area included in the third subpixel.제1항에 있어서,
상기 제4 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제1 액티브 패턴 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제3 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the first active pattern included in the fourth subpixel is provided,
An overcoat layer is disposed on the first active pattern,
A display panel in which a third anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제18항에 있어서,
상기 제4 서브 픽셀에 포함된 상기 제1 액티브 패턴의 상기 커팅 영역은, 상기 제3 서브 픽셀에 포함된 제3 발광 영역과 중첩된 표시 패널.According to clause 18,
The cutting area of the first active pattern included in the fourth subpixel overlaps a third light emitting area included in the third subpixel.제1항에 있어서,
상기 제4 서브 픽셀에 배치된 상기 제2 액티브 패턴의 상기 커팅 영역이 마련된 부분에서,
상기 제2 액티브 패턴 상에는 오버코트층이 배치되며,
상기 오버코트층 상에는 제4 애노드 전극, 발광층 및 캐소드 전극이 차례로 배치된 표시 패널.According to paragraph 1,
In a portion where the cutting area of the second active pattern disposed in the fourth subpixel is provided,
An overcoat layer is disposed on the second active pattern,
A display panel in which a fourth anode electrode, a light emitting layer, and a cathode electrode are sequentially disposed on the overcoat layer.제20항에 있어서,
상기 제4 서브 픽셀에 배치된 상기 제2 액티브 패턴의 상기 커팅 영역은, 상기 제4 서브 픽셀에 포함된 제4 발광 영역과 중첩된 표시 패널.According to clause 20,
The cutting area of the second active pattern disposed in the fourth sub-pixel overlaps a fourth light-emitting area included in the fourth sub-pixel.제1항에 있어서,
상기 제1 내지 제4 서브 픽셀 각각에 배치된 상기 제3 액티브 패턴의 상기 커팅 영역들은 비 발광 영역에 배치된 표시 패널.According to paragraph 1,
The display panel wherein the cutting areas of the third active pattern disposed in each of the first to fourth subpixels are disposed in a non-emission area.제1항에 있어서,
상기 제1 내지 제3 액티브 패턴 각각은 제1 패턴 및 상기 제1 패턴 상에 배치된 제2 패턴을 포함하고,
상기 제1 패턴은 산화물 반도체 물질을 포함하고,
상기 제2 패턴은 투명 전도성 산화물을 포함하는 표시 패널.According to paragraph 1,
Each of the first to third active patterns includes a first pattern and a second pattern disposed on the first pattern,
The first pattern includes an oxide semiconductor material,
A display panel wherein the second pattern includes a transparent conductive oxide.제1항에 있어서,
상기 제1 신호 라인은 구동 전압 라인이고,
상기 제2 및 제3 신호라인은 데이터 라인이고,
상기 제4 신호 라인은 기준 전압 라인인 표시 패널.According to paragraph 1,
The first signal line is a driving voltage line,
The second and third signal lines are data lines,
The display panel wherein the fourth signal line is a reference voltage line.제1항에 있어서,
상기 제1 내지 제3 액티브 패턴의 리페어 시에, 상기 커팅 영역에 레이저가 조사되는 표시 패널.According to paragraph 1,
A display panel in which a laser is irradiated to the cutting area when repairing the first to third active patterns.발광 영역 및 상기 발광 영역을 둘러싸는 비 발광 영역을 포함하는 제1 내지 제4 서브 픽셀을 포함하는 표시 패널을 포함하고,
상기 표시 패널의 기판 상에 배치되되 서로 이격된 제1 신호 라인, 제2 신호 라인, 제3 신호 라인 및 제4 신호 라인을 포함하고,
상기 제1 내지 제4 서브 픽셀 각각은, 상기 기판 상에 배치된 제1 내지 제3 액티브 패턴을 포함하며,
상기 제1 액티브 패턴은 상기 제4 신호 라인과 전기적으로 연결되고, 상기 제2 액티브 패턴은 상기 제2 신호 라인 또는 상기 제3 신호 라인과 전기적으로 연결되며, 상기 제3 액티브 패턴은 상기 제1 신호 라인과 전기적으로 연결되고,
상기 제1 내지 상기 제3 액티브 패턴 중 적어도 하나는 커팅 영역을 포함하며,
상기 제1 및 제2 서브 픽셀에 배치된 상기 제1 및 제2 액티브 패턴의 상기 커팅 영역들은 상기 발광 영역과 중첩되고,
상기 제3 및 제4 서브 픽셀에 배치된 상기 제1 내지 제3 액티브 패턴의 상기 커팅 영역들 중 적어도 하나는 비 발광 영역에 배치된 표시 장치.A display panel including first to fourth subpixels including a light-emitting area and a non-emission area surrounding the light-emitting area,
a first signal line, a second signal line, a third signal line, and a fourth signal line disposed on a substrate of the display panel and spaced apart from each other;
Each of the first to fourth subpixels includes first to third active patterns disposed on the substrate,
The first active pattern is electrically connected to the fourth signal line, the second active pattern is electrically connected to the second signal line or the third signal line, and the third active pattern is electrically connected to the first signal line. electrically connected to the line,
At least one of the first to third active patterns includes a cutting area,
The cutting areas of the first and second active patterns disposed in the first and second subpixels overlap the light emitting area,
At least one of the cutting areas of the first to third active patterns disposed in the third and fourth subpixels is disposed in a non-emission area.

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