KR20240061987A - Semiconductor package and electronic device including the same - Google Patents

Abstract

A semiconductor package according to an embodiment comprises: a first insulating layer; a first pad and a second pad disposed on the first insulating layer and spaced apart from each other in a horizontal direction; a post bump disposed on the first pad; a first connection part disposed on the second pad; a first semiconductor device disposed on the first connection part; a first molding member disposed on the first insulating layer and molding the post bump, the first connection part, and the first semiconductor device; and a surface treatment layer disposed on the post bump, wherein an upper surface of the first molding member is positioned higher than an upper surface of the first connection part and an upper surface of the first semiconductor device, an upper surface of the first molding member is positioned lower than an upper surface of the post bump, and the surface treatment layer is disposed to cover at least a portion of an upper surface and a side surface of the post bump.

Description

Translated fromKorean

반도체 패키지 및 이를 포함하는 전자 디바이스{SEMICONDUCTOR PACKAGE AND ELECTRONIC DEVICE INCLUDING THE SAME}Semiconductor package and electronic device including the same {SEMICONDUCTOR PACKAGE AND ELECTRONIC DEVICE INCLUDING THE SAME}

실시 예는 반도체 패키지 및 이를 포함하는 전자 디바이스에 관한 것이다.Embodiments relate to semiconductor packages and electronic devices including them.

반도체 패키지는 회로 기판에 반도체 칩이 부착된 구조를 가진다. 반도체 패키지는 서로 다른 소자가 부착된 복수의 패키지를 하나로 통합하여 제공될 수 있다. 이러한 반도체 패키지는 복수의 소자가 하나의 패키지로 구현됨에 따라 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다. 이에 따라 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.A semiconductor package has a structure in which a semiconductor chip is attached to a circuit board. A semiconductor package may be provided by integrating a plurality of packages with different elements attached into one. These semiconductor packages have the advantage of being able to transmit high-speed signals through a short path as multiple devices are implemented in one package. Accordingly, semiconductor packages are being widely applied to mobile devices.

한편, 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어를 적용하여 반도체 패키지를 수행하였다. 와이어 구조를 가지는 반도체 패키지는 부피가 증가하는 문제를 가진다. 이에 따라 최근에는 반도체 패키지가 플립-칩 패키징(flip chip packaging)에 의해서 수행되고 있다. 플립 칩 패키징은 반도체 칩과 같은 전자소자를 회로기판에 부착시킬 때 와이어와 같은 추가적인 연결 부재를 사용하지 않고 반도체 칩이나 회로기판의 접속 패턴에 솔더 범프를 융착하여 반도체 칩과 회로 기판을 본딩하고 패키징하는 방식이다.Meanwhile, when attaching electronic devices such as semiconductor chips to a circuit board, wires were used to create a semiconductor package. Semiconductor packages with a wire structure have the problem of increased volume. Accordingly, recently, semiconductor packaging has been performed by flip chip packaging. Flip chip packaging is a process of bonding and packaging a semiconductor chip and a circuit board by fusing solder bumps to the connection pattern of the semiconductor chip or circuit board without using additional connecting members such as wires when attaching an electronic device such as a semiconductor chip to a circuit board. This is the way to do it.

최근 고속 대용량 데이터 처리의 요구와 전자제품의 경박단소화에 따라 전자소자의 범프 피치(bump pitch)가 점자 작아지고 있다. 이러한 추세에 따라 플립 칩 패키징은 회로기판과 반도체 칩의 범프 접속의 신뢰성이 감소하고 있다. 이와 같은 신뢰성 감소를 방지하기 위해서 한국 공개 특허 10-2013-0027870호에서는 신뢰성이 향상된 포스트 범프를 포함하는 구조를 제안하고 있다.Recently, with the demand for high-speed, large-capacity data processing and electronic products becoming lighter, thinner, and shorter, the bump pitch of electronic devices is becoming smaller. According to this trend, the reliability of the bump connection between the circuit board and the semiconductor chip in flip chip packaging is decreasing. To prevent this decrease in reliability, Korean Patent Publication No. 10-2013-0027870 proposes a structure including a post bump with improved reliability.

그러나 종래 기술에 따르면, 복수의 포스트 범프 사이의 높이 편차를 줄이는데 한계가 있다. 이에 따라 상기 복수의 포스트 범프 상에 배치되는 구성의 결합성이 저하될 수 있다.However, according to the prior art, there is a limit to reducing the height difference between a plurality of post bumps. Accordingly, the cohesiveness of the components disposed on the plurality of post bumps may be reduced.

또한, 종래 기술에 따르면, 상기 포스트 범프를 몰딩하는 몰딩 부재를 포함하고 있기는 하나, 상기 몰딩 부재와 포스트 범프 사이의 높이 관계에 따라 상기 포스트 범프 상에 배치되는 전도성 접착 부재와 포스트 범프 사이의 결합 강도가 저하될 수 있다.In addition, according to the prior art, although it includes a molding member for molding the post bump, a connection between the post bump and a conductive adhesive member disposed on the post bump according to the height relationship between the molding member and the post bump Strength may decrease.

실시 예는 새로운 구조의 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Embodiments provide a semiconductor package with a new structure and an electronic device including the same.

또한, 실시 예는 복수의 포스트 범프 사이의 높이 편차를 최소화할 수 있는 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, embodiments provide a semiconductor package that can minimize height differences between a plurality of post bumps and an electronic device including the same.

또한, 실시 예는 상기 복수의 포스트 범프의 산화를 방지할 수 있는 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, the embodiment provides a semiconductor package that can prevent oxidation of the plurality of post bumps and an electronic device including the same.

또한, 실시 예는 전도성 접착 부재와 포스트 범프 사이의 결합 강도를 향상시킬 수 있는 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, the embodiment provides a semiconductor package that can improve bonding strength between a conductive adhesive member and a post bump, and an electronic device including the same.

또한, 실시 예는 복수의 포스트 범프 사이의 간격 또는 피치를 줄일 수 있는 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, embodiments provide a semiconductor package that can reduce the spacing or pitch between a plurality of post bumps and an electronic device including the same.

또한, 실시 예는 회로 집적도를 향상시킬 수 있는 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, embodiments provide a semiconductor package capable of improving circuit integration and an electronic device including the same.

또한, 실시 예는 포스트 범프와 패드 사이의 물리적 및/또는 전기적 접속 신뢰성이 향상된 반도체 패키지 및 이를 포함하는 전자 디바이스를 제공한다.Additionally, embodiments provide a semiconductor package with improved physical and/or electrical connection reliability between a post bump and a pad, and an electronic device including the same.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical challenges to be achieved in the proposed embodiment are not limited to the technical challenges mentioned above, and other technical challenges not mentioned are clear to those skilled in the art from the description below. It will be understandable.

실시 예에 따른 반도체 패키지는 제1 절연층; 상기 제1 절연층 상에 배치되고, 수평 방향으로 상호 이격된 제1 패드 및 제2 패드; 상기 제1 패드 상에 배치된 포스트 범프; 상기 제2 패드 상에 배치된 제1 접속부; 상기 제1 접속부 상에 배치된 제1 반도체 소자; 상기 제1 절연층 상에 배치되고, 상기 포스트 범프 및 상기 제1 반도체 소자를 몰딩하는 제1 몰딩 부재; 및 상기 포스트 범프 상에 배치된 표면 처리층을 포함하고, 상기 제1 몰딩 부재의 상면은 상기 제1 반도체 소자의 상면보다 높게 위치하고, 상기 제1 몰딩 부재의 상면은 상기 포스트 범프의 상면보다 낮게 위치하며, 상기 표면 처리층은 상기 포스트 범프의 상면 및 측면의 적어도 일부를 덮으며 배치된다.A semiconductor package according to an embodiment includes a first insulating layer; a first pad and a second pad disposed on the first insulating layer and spaced apart from each other in a horizontal direction; a post bump disposed on the first pad; a first connection portion disposed on the second pad; a first semiconductor element disposed on the first connection portion; a first molding member disposed on the first insulating layer and molding the post bump and the first semiconductor device; and a surface treatment layer disposed on the post bump, wherein the upper surface of the first molding member is positioned higher than the upper surface of the first semiconductor element, and the upper surface of the first molding member is positioned lower than the upper surface of the post bump. The surface treatment layer is disposed to cover at least a portion of the top and side surfaces of the post bump.

또한, 상기 표면 처리층은 상기 포스트 범프의 상면과 접촉한 제1 부분과, 상기 제1 부분으로부터 절곡 연장되며 상기 포스트 범프의 측면과 접촉한 제2 부분을 포함하고, 상기 표면 처리층의 제2 부분의 적어도 일부는 상기 제1 몰딩 부재와 접촉한다.In addition, the surface treatment layer includes a first part in contact with the upper surface of the post bump, a second part bent and extended from the first part and in contact with a side surface of the post bump, and the second part of the surface treatment layer At least a portion of the portion is in contact with the first molding member.

또한, 상기 제1 몰딩 부재의 상면은 곡면을 포함한다.Additionally, the upper surface of the first molding member includes a curved surface.

또한, 상기 제1 몰딩 부재의 상면의 곡면은 상기 포스트 범프로부터 멀어질수록 높이가 낮아지는 곡률 반경을 가진다.Additionally, the curved surface of the upper surface of the first molding member has a radius of curvature whose height decreases as the distance from the post bump increases.

또한, 상기 포스트 범프의 상면과 상기 제1 몰딩 부재의 상면은 단차를 가지며, 상기 표면 처리층의 제1 부분의 두께는 상기 단차보다 크다.Additionally, the upper surface of the post bump and the upper surface of the first molding member have a step, and the thickness of the first portion of the surface treatment layer is greater than the step.

또한, 상기 단차는 상기 표면 처리층의 상기 제1 부분의 두께의 55% 내지 85%의 범위를 가진다.Additionally, the step has a range of 55% to 85% of the thickness of the first portion of the surface treatment layer.

또한, 상기 제1 몰딩 부재 및 상기 포스트 범프 중 어느 하나에는 수직 방향을 따라 연장된 크레비스를 구비한다.Additionally, one of the first molding member and the post bump is provided with a crevice extending along a vertical direction.

또한, 상기 크레비스는 상기 제1 몰딩 부재와 수평 방향으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 상기 포스트 범프의 제1 측면을 포함하고, 상기 포스트 범프의 제1 측면은 상기 표면 처리층과 접촉한다.Additionally, the crevice includes a first side of the post bump that overlaps the first molding member in a horizontal direction and does not contact the first molding member, and a first side of the post bump is in contact with the surface treatment layer. do.

또한, 상기 표면 처리층은 상기 크레비스 내에 배치되며, 상기 표면 처리층의 적어도 일부는 상기 제1 몰딩 부재의 상면보다 낮게 위치한다.Additionally, the surface treatment layer is disposed in the crevice, and at least a portion of the surface treatment layer is located lower than the upper surface of the first molding member.

또한, 상기 제1 절연층 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제1 보호층을 더 포함하고, 상기 제1 보호층은 상기 제1 절연층 상에서 상기 제1 패드가 배치된 제1 영역에 배치되지 않는다.In addition, it further includes a first protective layer disposed on the first insulating layer and including an opening that vertically overlaps the second pad, wherein the first protective layer is disposed on the first insulating layer and the first pad. is not placed in the first area where is placed.

또한, 상기 제1 보호층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 위치한다.Additionally, the outer surface of the first protective layer is located further inside than the outer surface of the first insulating layer.

또한, 상기 제1 보호층의 외측면은 상기 제1 절연층의 외측면을 향하여 볼록한 볼록면 및 상기 제1 보호층의 내측을 향하여 오목한 오목면 중 적어도 하나를 포함한다.Additionally, the outer surface of the first protective layer includes at least one of a convex surface that is convex toward the outer surface of the first insulating layer and a concave surface that is concave toward the inner side of the first protective layer.

또한, 상기 제1 몰딩 부재는 상기 제1 보호층의 외측면 및 상면을 덮으며 배치된다.Additionally, the first molding member is disposed to cover the outer and upper surfaces of the first protective layer.

한편, 실시 예에 따른 전자 디바이스는 제1 절연층; 상기 제1 절연층 상에 배치되고, 수평 방향으로 상호 이격된 제1 패드 및 제2 패드; 상기 제1 패드 상에 배치된 포스트 범프; 상기 제2 패드 상에 배치된 제1 접속부; 상기 제1 접속부 상에 배치된 제1 반도체 소자; 상기 제1 절연층 상에 배치되고, 상기 포스트 범프, 상기 제1 접속부 및 상기 제1 반도체 소자를 몰딩하는 제1 몰딩 부재; 상기 포스트 범프 상에 배치된 표면 처리층; 상기 표면 처리층 상에 배치된 제2 접속부; 및 상기 제2 접속부 상에 배치된 제1 외부 기판을 포함하고, 상기 제1 몰딩 부재의 상면은 상기 제1 접속부의 상면 및 상기 제1 반도체 소자의 상면보다 높게 위치하고, 상기 제1 몰딩 부재의 상면은 상기 포스트 범프의 상면보다 낮게 위치하며, 상기 표면 처리층은 상기 포스트 범프의 상면 및 측면의 적어도 일부를 덮으며 배치된다.Meanwhile, an electronic device according to an embodiment includes a first insulating layer; a first pad and a second pad disposed on the first insulating layer and spaced apart from each other in a horizontal direction; a post bump disposed on the first pad; a first connection portion disposed on the second pad; a first semiconductor element disposed on the first connection portion; a first molding member disposed on the first insulating layer and molding the post bump, the first connection portion, and the first semiconductor device; a surface treatment layer disposed on the post bump; a second connection portion disposed on the surface treatment layer; and a first external substrate disposed on the second connection part, wherein the upper surface of the first molding member is positioned higher than the upper surface of the first connecting part and the upper surface of the first semiconductor device, and the upper surface of the first molding member is located lower than the top surface of the post bump, and the surface treatment layer is disposed to cover at least a portion of the top surface and side surfaces of the post bump.

또한, 전자 디바이스는 상기 제1 절연층 하에 배치된 제2 절연층; 상기 제2 절연층 하에 배치된 제2 회로층; 상기 제2 회로층 하에 배치된 제3 접속부; 및 상기 제3 접속부 하에 배치된 제2 외부 기판을 포함하고, 상기 제1 및 제2 외부 기판 중 적어도 하나는 메인 보드를 포함하고, 상기 제1 및 제2 외부 기판 중 적어도 다른 하나는 메모리 기판을 포함한다.Additionally, the electronic device may include a second insulating layer disposed under the first insulating layer; a second circuit layer disposed under the second insulating layer; a third connection portion disposed under the second circuit layer; and a second external board disposed under the third connection part, wherein at least one of the first and second external boards includes a main board, and at least the other one of the first and second external boards includes a memory board. Includes.

실시 예의 반도체 패키지는 제1 절연층 상에 배치된 제1 패드 및 제2 패드를 포함할 수 있다. 또한, 상기 제1 패드 상에는 포스트 범프가 배치될 수 있고, 제2 패드 상에는 접속부를 통해 제1 반도체 소자가 전기적으로 결합될 수 있다. 또한, 상기 제1 절연층 상에는 상기 포스트 범프 및 제1 반도체 소자를 몰딩하며 제1 몰딩 부재가 구비될 수 있다.The semiconductor package of the embodiment may include a first pad and a second pad disposed on a first insulating layer. Additionally, a post bump may be disposed on the first pad, and the first semiconductor device may be electrically coupled to the second pad through a connection portion. Additionally, a first molding member may be provided on the first insulating layer to mold the post bump and the first semiconductor device.

상기 제1 몰딩 부재는 상기 접속부 및 상기 제1 반도체 소자보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 접속부와 상기 제1 반도체 소자가 상기 제2 패드 상에 안정적으로 결합되도록 할 수 있고, 이를 통해 상기 제1 반도체 소자의 동작 특성을 향상시킬 수 있다.The first molding member may be positioned higher than the connection portion and the first semiconductor device. Through this, the embodiment can ensure that the connection part and the first semiconductor device are stably coupled to the second pad, and through this, the operating characteristics of the first semiconductor device can be improved.

또한, 실시 예의 상기 제1 몰딩 부재의 상면과 상기 포스트 범프의 상면은 단차를 가질 수 있다. 바람직하게 제1 몰딩 부재의 상면은 포스트 범프의 상면보다 낮게 위치할 수 있다. 이를 통해 상기 포스트 범프의 측면의 적어도 일부는 상기 제1 몰딩 부재와 접촉하지 않을 수 있다. 또한, 상기 표면 처리층은 상기 제1 몰딩 부재와 접촉하지 않는 상기 포스트 범프의 측면의 적어도 일부를 둘러싸며 구비될 수 있다. 이를 통해, 실시 예는 복수의 포스트 범프 사이의 높이 편차를 최소화하면서 상기 포스트 범프와 상기 표면 처리층 사이의 접촉 면적, 나아가 상기 표면 처리층과 전도성 접속부(예를 들어, 메인 보드와 결합되는 접속부)와의 접촉 면적을 증가시킬 수 있다. 이를 통해 실시 예는 상기 포스트 범프와 표면 처리층 사이의 밀착력, 및 상기 표면 처리층과 전도성 접속부 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 포스트 범프 상에 메인 보드가 안정적으로 결합되도록 할 수 있다.Additionally, in the embodiment, the upper surface of the first molding member and the upper surface of the post bump may have a step. Preferably, the upper surface of the first molding member may be located lower than the upper surface of the post bump. Through this, at least a portion of the side surface of the post bump may not contact the first molding member. Additionally, the surface treatment layer may be provided to surround at least a portion of a side surface of the post bump that is not in contact with the first molding member. Through this, the embodiment minimizes the height difference between the plurality of post bumps and increases the contact area between the post bump and the surface treatment layer, and further, the surface treatment layer and the conductive connection portion (for example, the connection portion coupled to the main board). The contact area can be increased. Through this, the embodiment can improve the adhesion between the post bump and the surface treatment layer and the adhesion between the surface treatment layer and the conductive connection part, and further enable the main board to be stably coupled to the post bump.

상기 제1 몰딩 부재의 상면은 곡면일 수 있다. 예를 들어, 상기 제1 몰딩 부재의 상면은 상기 포스트 범프로부터 멀어질수록 높이가 작아지는 특정 곡률 반경의 곡면일 수 있다. 실시 예는 상기 제1 몰딩 부재의 상면이 곡면을 가지도록 하고, 이에 따라 열적 스트레스에 의한 신뢰성 문제를 해결하도록 한다.The upper surface of the first molding member may be curved. For example, the upper surface of the first molding member may be a curved surface with a specific radius of curvature whose height decreases as the distance from the post bump increases. The embodiment allows the upper surface of the first molding member to have a curved surface, thereby solving the reliability problem caused by thermal stress.

구체적으로, 제1 몰딩 부재의 상면이 곡면을 가지는 경우, 평면일 경우 대비 상면의 길이가 증가할 수 있다. 이에 따라, 상기 제1 몰딩 부재가 열적 스트레스에 의해 팽창되는 경우, 상기 제1 몰딩 부재의 상면이 곡면을 가짐에 따라 상기 팽창에 크게 영향을 받지 않을 수 있고, 나아가 상기 제1 몰딩 부재에 작용하는 응력을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 열적 스트레스에 의해 상기 포스트 범프에 충격이 발생하는 것을 방지할 수 있고, 나아가 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.Specifically, when the upper surface of the first molding member has a curved surface, the length of the upper surface may increase compared to when it is flat. Accordingly, when the first molding member is expanded due to thermal stress, the upper surface of the first molding member has a curved surface, so it may not be greatly affected by the expansion, and further, the force acting on the first molding member Stress can be distributed. Through this, the embodiment can prevent shock from occurring on the post bump due to the thermal stress and further improve the physical and electrical reliability of the semiconductor package.

또한, 포스트 범프 및 제1 몰딩 부재 중 적어도 하나에는 크레비스를 구비할 수 있다. 이를 통해, 포스트 범프는 상기 제1 몰딩 부재와 수평으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 부분을 포함할 수 있다.Additionally, at least one of the post bump and the first molding member may be provided with a crevice. Through this, the post bump may include a portion that overlaps the first molding member horizontally and does not contact the first molding member.

예를 들어, 포스트 범프는 상기 제1 몰딩 부재와 수평 방향으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 제1 측면을 포함할 수 있다. 구체적으로, 실시 예는 상기 포스트 범프에 표면 처리층을 형성하는 공정에서 상기 포스트 범프에 존재하는 잔해물을 제거하기 위한 전처리 공정을 진행할 수 있다. 상기 크레비스는 상기 전처리 공정에서 상기 포스트 범프의 측면의 적어도 일부 및/또는 제1 몰딩 부재의 일부가 제거됨에 따라 구비될 수 있다. 상기 크레비스는 상기 표면 처리층으로 덮일 수 있다.For example, the post bump may include a first side that overlaps the first molding member in a horizontal direction and does not contact the first molding member. Specifically, the embodiment may perform a pretreatment process to remove debris present in the post bump during the process of forming a surface treatment layer on the post bump. The crevice may be provided by removing at least a portion of the side surface of the post bump and/or a portion of the first molding member in the pretreatment process. The crevice may be covered with the surface treatment layer.

예를 들어, 상기 포스트 범프의 제1 측면과 상기 제1 몰딩 부재의 측면 사이에는 크레비스가 구비될 수 있고, 상기 표면 처리층은 상기 크레비스를 채울 수 있다.For example, a crevice may be provided between the first side of the post bump and the side of the first molding member, and the surface treatment layer may fill the crevice.

따라서, 상기 표면 처리층의 적어도 일부는 상기 제1 몰딩 부재의 상면보다 낮게 위치할 수 있다. 상기 크레비스는 상기 표면 처리층과 상기 포스트 범프 사이의 접촉 면적을 증가시킬 수 있고, 이를 통해 상기 표면 처리층과 상기 포스트 범프 사이의 결합 강도를 향상시킬 수 있다.Accordingly, at least a portion of the surface treatment layer may be located lower than the upper surface of the first molding member. The crevice may increase the contact area between the surface treatment layer and the post bump, thereby improving the bonding strength between the surface treatment layer and the post bump.

도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 제1 보호층 및 포스트 범프가 제거된 상태에서의 회로 기판의 평면도이다.
도 3은 도 1의 제1 보호층의 평면도이다.
도 4는 도 1의 회로 기판의 평면도이다.
도 5는 도 1의 일부 영역을 확대한 확대도이다.
도 6은 제2 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이다.
도 7은 제3 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이다.
도 8은 제4 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이다.
도 9는 제1 실시 예에 따른 전자 디바이스를 나타낸 도면이다.
도 10은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 제2 실시 예에 따른 전자 디바이스를 나타낸 단면도이다.
도 12 내지 27은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.1 is a cross-sectional view showing a semiconductor package according to a first embodiment.
FIG. 2 is a plan view of the circuit board with the first protective layer and post bumps of FIG. 1 removed.
FIG. 3 is a plan view of the first protective layer of FIG. 1.
Figure 4 is a plan view of the circuit board of Figure 1.
Figure 5 is an enlarged view of a portion of Figure 1.
Figure 6 is an enlarged view of a partial area of Figure 1 according to the second embodiment.
Figure 7 is an enlarged view of a partial area of Figure 1 according to the third embodiment.
Figure 8 is an enlarged view of a partial area of Figure 1 according to the fourth embodiment.
Figure 9 is a diagram showing an electronic device according to the first embodiment.
Figure 10 is a cross-sectional view showing a semiconductor package according to a second embodiment.
Figure 11 is a cross-sectional view showing an electronic device according to a second embodiment.
FIGS. 12 to 27 are diagrams for explaining the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings. However, the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and as long as it is within the scope of the technical idea of the present invention, one or more of the components may be optionally used between the embodiments. It can be used by combining and replacing.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention, unless explicitly specifically defined and described, are generally understood by those skilled in the art to which the present invention pertains. It can be interpreted as meaning, and the meaning of commonly used terms, such as terms defined in a dictionary, can be interpreted by considering the contextual meaning of the related technology.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.Additionally, the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention. In this specification, the singular may also include the plural unless specifically stated in the phrase, and when described as “at least one (or more than one) of A, B, and C,” it can be combined with A, B, and C. It can contain one or more of all possible combinations.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.Additionally, when describing the components of an embodiment of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and are not limited to the essence, order, or order of the component.

그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also is connected to the other component. It may also include cases where other components are 'connected', 'coupled', or 'connected' by another component between them.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.Additionally, when described as being formed or disposed "on top or bottom" of each component, top or bottom refers not only to cases where two components are in direct contact with each other, but also to one This also includes cases where another component described above is formed or placed between two components.

또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Additionally, when expressed as “up (above) or down (down),” it can include not only the upward direction but also the downward direction based on one component.

-전자 디바이스--Electronic Device-

실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 다양한 소자 또는 칩을 포함할 수 있다. 상기 소자 또는 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등을 포함할 수 있다.Before describing the embodiment, an electronic device including the semiconductor package of the embodiment will be briefly described. The electronic device includes a main board (not shown). The main board may be physically and/or electrically connected to various components. For example, the main board may be connected to the semiconductor package of the embodiment. Various chips may be mounted on the semiconductor package. Broadly speaking, the semiconductor package may include various devices or chips. The device or chip may include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, a central processor (e.g., CPU), a graphics processor (e.g., GPU), and digital signals. It may include application processor chips such as processors, cryptographic processors, microprocessors, and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs).

또한, 상기 소자 또는 칩은 능동 소자 및 수동 소자를 포함할 수 있다.Additionally, the device or chip may include active devices and passive devices.

상기 능동 소자는 신호 특성 중 비선형 부분을 적극적으로 이용한 소자를 의미한다. 그리고 수동 소자는 선형 및 비선형 신호 특성이 모두 존재하여도 비선형 신호 특성은 이용하지 않는 소자를 의미한다. 예를 들어, 능동 소자에는 트랜지스터, IC 반도체소자 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 상기 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다. 또한, 상기 칩은 와이파이(wi-fi)나 5G 통신 등에 이용 가능한 무선 통신 칩일 수 있다.The active device refers to a device that actively utilizes the nonlinear part of signal characteristics. And a passive device refers to a device that does not use nonlinear signal characteristics even though both linear and nonlinear signal characteristics exist. For example, active elements may include transistors and IC semiconductor elements, and passive elements may include condensers, resistors, and inductors. The passive element may increase the signal processing speed of the semiconductor chip, which is the active element, or may perform a filtering function. Additionally, the chip may be a wireless communication chip that can be used for Wi-Fi or 5G communication.

한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.Meanwhile, the product lines to which the semiconductor package of the embodiment is applied include Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.

이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.At this time, the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc. However, it is not limited to this, and of course, it can be any other electronic device that processes data.

- 반도체 패키지 -- Semiconductor package -

이하에서는 실시 예에 따른 반도체 패키지에 대해 설명한다.Hereinafter, a semiconductor package according to an embodiment will be described.

도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor package according to a first embodiment.

도 1을 참조하면, 반도체 패키지는 회로 기판 및 상기 회로 기판 상에 배치된 적어도 하나의 반도체 소자를 포함할 수 있다.Referring to FIG. 1, a semiconductor package may include a circuit board and at least one semiconductor device disposed on the circuit board.

상기 반도체 패키지는 전자 디바이스의 메인 보드에 부착될 수 있다. 상기 반도체 패키지는 전자 디바이스의 메인 보드에 연결되어 제1 패키지를 구성할 수 있다. 또한, 실시 예의 제1 패키지는 제2 패키지와 결합할 수 있다. 상기 제2 패키지는 메모리 패키지일 수 있다.The semiconductor package may be attached to a main board of an electronic device. The semiconductor package may be connected to a main board of an electronic device to form a first package. Additionally, the first package of the embodiment may be combined with the second package. The second package may be a memory package.

반도체 패키지는 절연층(110)을 포함할 수 있다. 상기 절연층(110)은 복수의 층을 포함할 수 있다. 일 실시 예에서, 상기 절연층(110)은 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.The semiconductor package may include an insulatinglayer 110. The insulatinglayer 110 may include multiple layers. In one embodiment, the insulatinglayer 110 may have a three-layer structure, but is not limited thereto.

일 실시 예에서, 반도체 패키지는 코어 기판을 포함할 수 있다. 예를 들어, 반도체 패키지는 코어층을 포함할 수 있다. 예를 들어, 실시 예의 반도체 패키지의 절연층(110)은 강화 섬유를 포함하는 코어층에 대응하는 제3 절연층(113)을 포함할 수 있다.In one embodiment, a semiconductor package may include a core substrate. For example, a semiconductor package may include a core layer. For example, the insulatinglayer 110 of the semiconductor package of the embodiment may include a thirdinsulating layer 113 corresponding to a core layer including reinforcing fibers.

반도체 패키지는 제3 절연층(113)을 사이에 두고 이의 상부 및 하부에 각각 적어도 하나의 절연층이 적층된 구조를 가질 수 있다. 일 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 대칭 구조를 가질 수 있다. 다른 실시 예에서, 상기 제3 절연층(113)의 상부에 적층된 절연층과 하부에 적층된 절연층은 비대칭 구조를 가질 수 있다.The semiconductor package may have a structure in which at least one insulating layer is stacked on the top and bottom of the third insulatinglayer 113 with the third insulatinglayer 113 interposed therebetween. In one embodiment, the insulating layer laminated on top and the insulating layer laminated on the bottom of the third insulatinglayer 113 may have a symmetrical structure. In another embodiment, the insulating layer laminated on top and the insulating layer laminated on the bottom of the third insulatinglayer 113 may have an asymmetric structure.

이하에서는 실시 예의 반도체 패키지가 코어 기판을 포함하고, 이에 따라 상기 제3 절연층(113)이 코어층인 것으로 하여 설명한다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 다른 실시 예의 반도체 패키지는 코어층을 포함하지 않는 코어리스 기판을 포함할 수 있다.Hereinafter, the semiconductor package of the embodiment includes a core substrate, and accordingly, the third insulatinglayer 113 is a core layer. However, the embodiment is not limited to this. For example, a semiconductor package in another embodiment may include a coreless substrate that does not include a core layer.

실시 예의 반도체 패키지의 절연층(110)은 제1 절연층(111), 제2 절연층(112) 및 제3 절연층(113)을 포함할 수 있다.The insulatinglayer 110 of the semiconductor package of the embodiment may include a first insulatinglayer 111, a second insulatinglayer 112, and a thirdinsulating layer 113.

상기 제3 절연층(113)은 복수의 절연층 중 내측에 배치된 내층 절연층을 의미할 수 있다. 상기 제3 절연층(113)은 상기 제1 절연층(111)과 제2 절연층(112) 사이에 배치될 수 있다. 상기 제3 절연층(113)은 프리프레그를 포함할 수 있다. 상기 제3 절연층(113)은 강화 섬유를 포함할 수 있다.The thirdinsulating layer 113 may refer to an inner insulating layer disposed on the inside among a plurality of insulating layers. The thirdinsulating layer 113 may be disposed between the first insulatinglayer 111 and the second insulatinglayer 112. The thirdinsulating layer 113 may include prepreg. The thirdinsulating layer 113 may include reinforcing fibers.

상기 제1 절연층(111)은 상기 제3 절연층(113) 상에 배치될 수 있다. 예를 들어, 상기 제1 절연층(111)은 상기 제3 절연층(113)의 상면에 배치될 수 있다. 상기 제1 절연층(111)은 반도체 패키지의 절연층(110)에서 제1 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)은 반도체 패키지의 절연층(110)에서 최상측에 배치된 절연층을 의미할 수 있다. 상기 제1 절연층(111)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제1 외부 기판이 결합되는 제1 결합 영역을 제공할 수 있다. 상기 제1 외부 기판은 전자디바이스의 메인 보드일 수 있다.The first insulatinglayer 111 may be disposed on the third insulatinglayer 113. For example, the first insulatinglayer 111 may be disposed on the third insulatinglayer 113. The first insulatinglayer 111 may refer to the first outermost insulating layer in the insulatinglayer 110 of the semiconductor package. For example, the first insulatinglayer 111 may refer to an insulating layer disposed on the uppermost side of the insulatinglayer 110 of a semiconductor package. The first insulatinglayer 111 may provide a mounting area where at least one chip is mounted, or may provide a first coupling area where a first external substrate is coupled. The first external board may be the main board of an electronic device.

상기 제2 절연층(112)은 상기 제3 절연층(113) 하에 배치될 수 있다. 상기 제2 절연층(112)은 반도체 패키지의 절연층(110)에서 제2 최외층의 절연층을 의미할 수 있다. 예를 들어, 상기 제2 절연층(112)은 반도체 패키지의 절연층(110)에서 최하측에 배치된 절연층을 의미할 수 있다. 상기 제2 절연층(112)은 적어도 하나의 칩이 실장되는 실장 영역을 제공하거나, 제2 외부 기판이 결합되는 제2 결합 영역을 제공할 수 있다. 상기 제2 외부 기판은 메모리 기판 또는 인터포저일 수 있다.The secondinsulating layer 112 may be disposed under the third insulatinglayer 113. The secondinsulating layer 112 may refer to the second outermost insulating layer in the insulatinglayer 110 of the semiconductor package. For example, the second insulatinglayer 112 may refer to an insulating layer disposed on the lowermost side of the insulatinglayer 110 of a semiconductor package. The secondinsulating layer 112 may provide a mounting area where at least one chip is mounted, or a second coupling area where a second external substrate is connected. The second external substrate may be a memory substrate or an interposer.

상기 제1 절연층(111) 및 제2 절연층(112)은 리지드(rigid) 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111) 및 제2 절연층(112)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 또는, 상기 제1 절연층(111) 및 제2 절연층(112)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 또는 상기 제1 절연층(111) 및 제2 절연층(112)은 사파이어를 포함할 수 있다.The first insulatinglayer 111 and the second insulatinglayer 112 may be rigid or flexible. For example, the first insulatinglayer 111 and the second insulatinglayer 112 may include glass or plastic. In detail, the first insulatinglayer 111 and the second insulatinglayer 112 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass. Alternatively, the first insulatinglayer 111 and the second insulatinglayer 112 may be made of polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), or polycarbonate (PC). It may include reinforced or soft plastics, etc. Alternatively, the first insulatinglayer 111 and the second insulatinglayer 112 may include sapphire.

또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111) 및 제2 절연층(112)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.Additionally, the first insulatinglayer 111 and the second insulatinglayer 112 may include an optically isotropic film. For example, the first insulatinglayer 111 and the second insulatinglayer 112 are made of COC (Cyclic Olefin Copolymer), COP (Cyclic Olefin Polymer), wide isotropic polycarbonate (polycarbonate, PC), or wide isotropic polymethylmethacrylate. It may include rate (PMMA), etc.

또한, 상기 제1 절연층(111) 및 제2 절연층(112)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 내에 실리카, 알루미나 등의 무기 필러가 분산된 구조를 포함할 수 있다. 예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등을 포함할 수 있다.Additionally, the first insulatinglayer 111 and the second insulatinglayer 112 may be formed of a material containing an inorganic filler and an insulating resin. For example, the first insulatinglayer 111 and the second insulatinglayer 112 may include a structure in which an inorganic filler such as silica or alumina is dispersed in a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide. there is. For example, the first insulatinglayer 111 and the second insulatinglayer 112 are ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), PID (Photo Imagable Dielectric resin), BT, etc. may include.

상기 제1 절연층(111) 및 제2 절연층(112) 각각은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 12㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111) 및 제2 절연층(112) 각각은 15㎛ 내지 40㎛의 두께를 가질 수 있다.Each of the first insulatinglayer 111 and the second insulatinglayer 112 may have a thickness ranging from 10 μm to 60 μm. Preferably, each of the first insulatinglayer 111 and the second insulatinglayer 112 may have a thickness ranging from 12 ㎛ to 50 ㎛. More preferably, each of the first insulatinglayer 111 and the second insulatinglayer 112 may have a thickness of 15 μm to 40 μm.

상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 10㎛ 미만이면, 반도체 패키지에 포함된 회로층이 안정적으로 보호되지 않을 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 상기 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 절연층(111) 또는 제2 절연층(112)의 두께가 60㎛를 초과하면, 이에 대응하게 회로층의 두께 및 관통 전극의 두께가 증가할 수 있다. 그리고 상기 회로층의 두께 및 관통 전극의 두께가 증가하는 경우, 미세화 구현이 어려워 회로 집적도가 감소할 수 있다. 나아가, 신호 전송 거리가 증가하여 신호 전송 손실이 증가할 수 있다.If the thickness of the first insulatinglayer 111 or the second insulatinglayer 112 is less than 10 μm, the circuit layer included in the semiconductor package may not be stably protected. Additionally, when the thickness of the first insulatinglayer 111 or the second insulatinglayer 112 exceeds 60㎛, the thickness of the semiconductor package may increase. Additionally, when the thickness of the first insulatinglayer 111 or the second insulatinglayer 112 exceeds 60㎛, the thickness of the circuit layer and the thickness of the through electrode may increase correspondingly. In addition, when the thickness of the circuit layer and the thickness of the through electrode increases, it is difficult to implement miniaturization, and the degree of circuit integration may decrease. Furthermore, signal transmission loss may increase as the signal transmission distance increases.

한편, 상기 제1 절연층(111)은 방향으로 복수의 영역으로 구분될 수 있다.Meanwhile, the first insulatinglayer 111 may be divided into a plurality of regions in each direction.

상기 제1 절연층(111)은 상기 제1 절연층(111)의 둘레(111a)에 인접한 제1 영역(R1)을 포함할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 상면의 둘레를 의미할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 측면에 인접한 상기 제1 절연층(111)의 상면의 테두리를 의미할 수 있다. 상기 제1 절연층(111)은 상기 제1 영역(R1) 이외의 제2 영역(R2)을 포함할 수 있다. 상기 제1 절연층(111)의 둘레(111a)는 상기 제1 절연층(111)의 측면과 가장 인접한 상기 제1 절연층(111)의 상면의 최외곽 부분을 의미할 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)보다 상기 제1 절연층(111)의 둘레(111a)로부터 멀리 떨어진 영역을 의미할 수 있다.The first insulatinglayer 111 may include a first region R1 adjacent to theperimeter 111a of the first insulatinglayer 111. Theperimeter 111a of the first insulatinglayer 111 may mean the perimeter of the upper surface of the first insulatinglayer 111. Theperimeter 111a of the first insulatinglayer 111 may mean an edge of the upper surface of the first insulatinglayer 111 adjacent to the side of the first insulatinglayer 111. The first insulatinglayer 111 may include a second region (R2) other than the first region (R1). Theperimeter 111a of the first insulatinglayer 111 may refer to the outermost part of the top surface of the first insulatinglayer 111 closest to the side of the first insulatinglayer 111. The second region R2 may refer to an area farther from theperimeter 111a of the first insulatinglayer 111 than the first region R1.

이때, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레 방향을 따라 형성될 수 있다. 그리고, 상기 제1 절연층(111)의 상기 제2 영역(R2)은 상기 둘레 방향을 따라 형성된 상기 제1 영역(R1)의 내측 영역을 의미할 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 상면의 외곽 영역을 의미할 수 있고, 상기 제2 영역(R2)은 상기 제1 영역(R1)을 제외한 상기 제1 절연층(111)의 상면의 내측 영역을 의미할 수 있다.At this time, the first region R1 of the first insulatinglayer 111 may be formed along the circumferential direction of the first insulatinglayer 111. Additionally, the second region R2 of the first insulatinglayer 111 may refer to an inner region of the first region R1 formed along the circumferential direction. For example, the first region (R1) of the first insulatinglayer 111 may mean an outer region of the top surface of the first insulatinglayer 111, and the second region (R2) may mean the outer region of the upper surface of the first insulatinglayer 111. 1 It may refer to the inner area of the upper surface of the first insulatinglayer 111 excluding the area R1.

한편, 상기 제1 영역(R1) 및 제2 영역(R2)은 상기 제1 절연층(111)의 제1 영역(R1) 및 제2 영역(R2)인 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 상기 제1 영역(R1) 및 제2 영역(R2)은 반도체 패키지의 제1 영역(R1) 및 제2 영역(R2)을 의미할 수도 있다.Meanwhile, the first region (R1) and the second region (R2) have been described as being the first region (R1) and the second region (R2) of the first insulatinglayer 111, but are not limited thereto. For example, the first region R1 and the second region R2 may refer to the first region R1 and the second region R2 of a semiconductor package.

실시 예의 반도체 패키지는 절연층(110)의 표면에 배치된 회로층을 포함한다.The semiconductor package of the embodiment includes a circuit layer disposed on the surface of the insulatinglayer 110.

예를 들어, 반도체 패키지는 제1 절연층(111)의 상면에 배치된 제1 회로층(120)을 포함할 수 있다. 예를 들어, 반도체 패키지는 제2 절연층(112)의 하면에 배치된 제2 회로층(130)을 포함할 수 있다. 또한, 반도체 패키지는 제1 절연층(111)의 하면 및 제3 절연층(113)의 상면 사이에 배치된 제3 회로층(140)을 포함할 수 있다. 예를 들어, 반도체 패키지는 제2 절연층(112)의 상면 및 제3 절연층(113)의 하면 사이에 배치된 제4 회로층(150)을 포함할 수 있다.For example, the semiconductor package may include afirst circuit layer 120 disposed on the top of the first insulatinglayer 111. For example, the semiconductor package may include asecond circuit layer 130 disposed on the lower surface of the second insulatinglayer 112. Additionally, the semiconductor package may include a third circuit layer 140 disposed between the lower surface of the first insulatinglayer 111 and the upper surface of the third insulatinglayer 113. For example, the semiconductor package may include afourth circuit layer 150 disposed between the upper surface of the second insulatinglayer 112 and the lower surface of the third insulatinglayer 113.

상기 제1 회로층(120)은 반도체 패키지의 제1 최외층에 배치된 회로층을 의미할 수 있다. 그리고, 제2 회로층(130)은 반도체 패키지의 제2 최외층에 배치된 회로층을 의미할 수 있다.Thefirst circuit layer 120 may refer to a circuit layer disposed on the first outermost layer of a semiconductor package. And, thesecond circuit layer 130 may refer to a circuit layer disposed on the second outermost layer of the semiconductor package.

상기 제1 회로층(120)은 제1 절연층(111) 상에 배치된 복수의 패드를 포함할 수 있다.Thefirst circuit layer 120 may include a plurality of pads disposed on the first insulatinglayer 111.

상기 제1 회로층(120)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에 배치된 제1 패드(121)를 포함할 수 있다. 또한, 상기 제1 회로층(120)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된 제2 패드(122)를 포함할 수 있다. 상기 제2 패드(122)는 상기 제1 패드(121)보다 상기 제1 절연층(111)의 둘레(111a)에서 멀리 이격될 수 있다.Thefirst circuit layer 120 may include afirst pad 121 disposed on the first region R1 of the first insulatinglayer 111. Additionally, thefirst circuit layer 120 may include asecond pad 122 disposed on the second region R2 of the first insulatinglayer 111. Thesecond pad 122 may be spaced farther apart from theperimeter 111a of the first insulatinglayer 111 than thefirst pad 121 .

상기 제1 패드(121)는 제1 기능을 할 수 있고, 상기 제2 패드(122)는 상기 제1 기능과 다른 제2 기능을 할 수 있다.Thefirst pad 121 may perform a first function, and thesecond pad 122 may perform a second function different from the first function.

상기 제1 패드(121)의 상기 제1 기능은 상기 반도체 패키지에 제1 외부 기판을 결합하기 위한 기능을 의미할 수 있다. 또한, 상기 제2 패드(122)의 제2 기능은 상기 반도체 패키지에 칩을 실장하기 위한 기능을 의미할 수 있다.The first function of thefirst pad 121 may mean a function for coupling a first external substrate to the semiconductor package. Additionally, the second function of thesecond pad 122 may mean a function for mounting a chip on the semiconductor package.

한편, 상기 제1 회로층(120)은 트레이스를 더 포함할 수 있다. 상기 제1 회로층(120)의 상기 트레이스는 상기 제1 절연층(111)의 제1 영역(R1) 및 제2 영역(R2) 상에 배치될 수 있다. 상기 제1 회로층(120)의 상기 트레이스는 복수의 제1 패드 사이, 복수의 제2 패드 사이, 또는 제1 패드(121)와 제2 패드(122) 사이를 연결할 수 있다.Meanwhile, thefirst circuit layer 120 may further include traces. The traces of thefirst circuit layer 120 may be disposed on the first region R1 and the second region R2 of the first insulatinglayer 111. The traces of thefirst circuit layer 120 may connect between a plurality of first pads, between a plurality of second pads, or between thefirst pad 121 and thesecond pad 122.

상기 제1 패드(121)의 평면 면적은 상기 제2 패드(122)의 평면 면적과 다를 수 있다. 예를 들어, 상기 제1 패드(121)의 제1 수평 방향으로의 직경은 상기 제2 패드(122)의 제1 수평 방향으로의 직경과 다를 수 있다. 예를 들어, 상기 제1 패드(121)의 폭은 상기 제2 패드(122)의 폭과 다를 수 있다.The planar area of thefirst pad 121 may be different from the planar area of thesecond pad 122. For example, the diameter of thefirst pad 121 in the first horizontal direction may be different from the diameter of thesecond pad 122 in the first horizontal direction. For example, the width of thefirst pad 121 may be different from the width of thesecond pad 122.

즉, 상기 제1 패드(121)는 제1 외부 기판과의 결합을 위한 패드이고, 상기 제2 패드(122)은 반도체 소자의 실장을 위한 패드이다. 그리고 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로 반도체 소자의 단자의 개수가 증가하거나, 반도체 소자의 단자의 폭 또는 피치가 미세화되고 있다. 이에 반하여, 상기 제1 외부 기판에 구비된 패드들은 상기 반도체 소자의 단자보다는 큰 폭 또는 간격을 가질 수 있다. 따라서, 상기 제1 패드(121)의 평면 면적, 제1 수평 방향으로의 직경 또는 폭은 상기 제2 패드(122)의 평면 면적, 제1 수평 방향으로의 직경 또는 폭보다 클 수 있다.That is, thefirst pad 121 is a pad for bonding to a first external substrate, and thesecond pad 122 is a pad for mounting a semiconductor device. And due to 5G, Internet of Things (IOT), increased image quality, increased communication speed, etc., the number of terminals of semiconductor devices is increasing, or the width or pitch of the terminals of semiconductor devices is becoming smaller. In contrast, the pads provided on the first external substrate may have a larger width or spacing than the terminals of the semiconductor device. Accordingly, the planar area and diameter or width in the first horizontal direction of thefirst pad 121 may be larger than the planar area and diameter or width in the first horizontal direction of thesecond pad 122.

상기 제1 패드(121)는 상기 제1 영역(R1)에 배치되면서, 반도체 패키지의 보호층과 접촉하지 않을 수 있다. 예를 들어, 상기 제1 패드(121)의 측면 및 상면은 보호층과 접촉하지 않을 수 있다.Thefirst pad 121 may be disposed in the first region R1 and may not contact the protective layer of the semiconductor package. For example, the side and top surfaces of thefirst pad 121 may not be in contact with the protective layer.

상기 제2 패드(122)는 상기 제2 영역(R2)에 배치되면서, 상기 반도체 패키지의 보호층과 접촉할 수 있다. 예를 들어, 상기 제2 패드(122)의 측면 및 상면의 적어도 일부는 보호층과 접촉할 수 있다.Thesecond pad 122 may be disposed in the second region R2 and contact the protective layer of the semiconductor package. For example, at least a portion of the side and top surface of thesecond pad 122 may be in contact with a protective layer.

한편, 상기 제2 회로층(130)도 복수의 패드를 포함할 수 있다. 제1 실시 예의 반도체 패키지의 상기 제2 회로층(130)의 패드는 칩의 실장을 위한 패드만을 포함할 수 있으나, 이에 한정되는 것은 아니다.Meanwhile, thesecond circuit layer 130 may also include a plurality of pads. The pad of thesecond circuit layer 130 of the semiconductor package of the first embodiment may include only a pad for mounting a chip, but is not limited thereto.

한편, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로층(120), 제2 회로층(130), 제3 회로층(140) 및 제4 회로층(150)은 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.Meanwhile, thefirst circuit layer 120, thesecond circuit layer 130, the third circuit layer 140, and thefourth circuit layer 150 are made of gold (Au), silver (Ag), platinum (Pt), It may be formed of at least one metal material selected from titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). In addition, thefirst circuit layer 120, thesecond circuit layer 130, the third circuit layer 140, and thefourth circuit layer 150 are made of gold (Au), silver (Ag), and platinum, which have excellent bonding properties. It may be formed of a paste or solder paste containing at least one metal material selected from (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). Preferably, thefirst circuit layer 120, thesecond circuit layer 130, the third circuit layer 140, and thefourth circuit layer 150 may be formed of copper (Cu), which is relatively inexpensive.

한편, 상기 제1 회로층(120) 및 제2 회로층(130)은 5㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 회로층(120) 및 제2 회로층(130)은 6㎛ 내지 25㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 5㎛ 미만이면 저항 증가 및 신호 전송 손실이 증가할 수 있다. 상기 제1 회로층(120) 및 제2 회로층(130)의 두께가 30㎛를 초과하는 경우에는 미세화가 어렵고, 이에 따른 회로 집적도가 감소할 수 있다.Meanwhile, thefirst circuit layer 120 and thesecond circuit layer 130 may have a thickness ranging from 5 μm to 30 μm. For example, thefirst circuit layer 120 and thesecond circuit layer 130 may have a thickness ranging from 6 μm to 25 μm. Thefirst circuit layer 120 and thesecond circuit layer 130 may have a thickness ranging from 7㎛ to 20㎛. If the thickness of thefirst circuit layer 120 and thesecond circuit layer 130 is less than 5㎛, resistance and signal transmission loss may increase. If the thickness of thefirst circuit layer 120 and thesecond circuit layer 130 exceeds 30㎛, miniaturization is difficult, and the degree of circuit integration may decrease accordingly.

실시 예의 반도체 패키지는 포스트 범프(180)를 포함할 수 있다.The semiconductor package of the embodiment may include apost bump 180.

상기 포스트 범프(180)는 상기 제1 회로층(120) 상에 배치될 수 있다. 바람직하게, 상기 포스트 범프(180)는 상기 제1 회로층(120)의 상기 제1 패드(121) 상에 배치될 수 있다.Thepost bump 180 may be disposed on thefirst circuit layer 120. Preferably, thepost bump 180 may be disposed on thefirst pad 121 of thefirst circuit layer 120.

상기 포스트 범프(180)는 상기 제1 패드(121)의 직경 또는 폭보다 작은 직경 또는 폭을 가질 수 있다. 이에 따라, 상기 제1 패드(121)의 일부는 상기 포스트 범프(180)와 수직으로 중첩되고, 상기 제1 패드(121)의 나머지 일부는 상기 포스트 범프(180)와 수직으로 중첩되지 않을 수 있다.Thepost bump 180 may have a diameter or width that is smaller than the diameter or width of thefirst pad 121 . Accordingly, a portion of thefirst pad 121 may vertically overlap thepost bump 180, and the remaining portion of thefirst pad 121 may not vertically overlap thepost bump 180. .

상기 포스트 범프(180)는 이하에서 설명되는 제1 보호층(170)과 접촉하지 않을 수 있다. 예를 들어, 상기 포스트 범프(180)는 상기 제1 보호층(170)의 제1 개구(171) 내에 배치될 수 있다. 이에 대응하게, 상기 제1 회로층(120)의 상기 제1 패드(121)도 상기 제1 보호층(170)의 제1 개구(171) 내에 배치될 수 있다.Thepost bump 180 may not contact the firstprotective layer 170 described below. For example, thepost bump 180 may be disposed within thefirst opening 171 of the firstprotective layer 170. Correspondingly, thefirst pad 121 of thefirst circuit layer 120 may also be disposed within thefirst opening 171 of the firstprotective layer 170.

상기 포스트 범프(180)는 상기 제1 패드(121) 상에 일정 높이를 가지고 배치될 수 있다.Thepost bump 180 may be disposed on thefirst pad 121 with a certain height.

실시 예의 반도체 패키지는 관통 전극을 포함할 수 있다. 관통 전극은 절연층(110)을 관통할 수 있다.The semiconductor package of the embodiment may include a penetrating electrode. The penetrating electrode may penetrate the insulatinglayer 110.

예를 들어, 반도체 패키지는 상기 제1 절연층(111)을 관통하는 제1 관통 전극(161)을 포함할 수 있다. 또한, 반도체 패키지는 제2 절연층(112)을 관통하는 제2 관통 전극(162)을 포함할 수 있다. 또한, 반도체 패키지는 제3 절연층(113)을 관통하는 제3 관통 전극(163)을 포함할 수 있다.For example, the semiconductor package may include a first throughelectrode 161 that penetrates the first insulatinglayer 111. Additionally, the semiconductor package may include a second throughelectrode 162 that penetrates the second insulatinglayer 112. Additionally, the semiconductor package may include athird penetration electrode 163 that penetrates the third insulatinglayer 113.

상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 적어도 하나의 절연층을 관통하는 관통 홀 내에 배치될 수 있다. 예를 들어, 상기 제1 관통 전극(161), 제2 관통 전극(162) 및 제3 관통 전극(163)은 상기 관통 홀을 전도성 물질로 충진하여 형성할 수 있다.The first throughelectrode 161, the second throughelectrode 162, and the third throughelectrode 163 may be disposed in a through hole penetrating at least one insulating layer. For example, the first throughelectrode 161, the second throughelectrode 162, and the third throughelectrode 163 can be formed by filling the through holes with a conductive material.

한편, 상기 제1 관통 전극(161)은 제1 절연층(111) 내에서 수평 방향으로 이격되어 복수 개 형성될 수 있다.Meanwhile, the first throughelectrode 161 may be formed in plural numbers spaced apart in the horizontal direction within the first insulatinglayer 111.

이때, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)과 수직 방향으로 중첩될 수 있다.At this time, the first throughelectrode 161 may overlap thefirst circuit layer 120 in the vertical direction.

상기 제1 관통 전극(161)은 제1 패드(121) 및 제2 패드(122) 중 적어도 하나와 수직으로 중첩될 수 있다. 예를 들어, 상기 제1 관통 전극(161)은 상기 제1 패드(121)와 수직으로 중첩되는 제1 전극 파트와, 상기 제2 패드(122)와 수직으로 중첩되는 제2 전극 파트를 포함할 수 있다. 그리고 상기 제1 관통 전극(161)의 상기 제1 전극 파트 및 제2 전극 파트는 서로 다른 폭을 가질 수 있다. 이때, 상기 제1 관통 전극(161)의 제1 전극 파트 및 제2 전극 파트 각각은 상면에서 하면을 향하여 폭이 감소하는 경사를 가질 수 있다. 그리고 상기 제1 관통 전극(161)의 제1 전극 파트의 상면은 상기 제1 관통 전극(161)의 제2 전극 파트의 상면보다 큰 폭을 가질 수 있다. 즉, 상기 제1 관통 전극(161)의 제1 전극 파트는 상기 제1 관통 전극(161)의 제2 전극 파트와 연결된 제2 패드(122)보다 상대적으로 큰 폭을 가지는 제1 패드(121)와 연결된다. 이에 따라, 상기 제1 관통 전극(161)의 제1 전극 파트는 상기 제2 전극 파트보다 큰 폭을 가질 수 있다.The first throughelectrode 161 may vertically overlap at least one of thefirst pad 121 and thesecond pad 122. For example, the first throughelectrode 161 may include a first electrode part that vertically overlaps thefirst pad 121 and a second electrode part that vertically overlaps thesecond pad 122. You can. And the first electrode part and the second electrode part of the first throughelectrode 161 may have different widths. At this time, each of the first electrode part and the second electrode part of the first throughelectrode 161 may have an inclination in which the width decreases from the upper surface to the lower surface. In addition, the upper surface of the first electrode part of the first throughelectrode 161 may have a larger width than the upper surface of the second electrode part of the first throughelectrode 161. That is, the first electrode part of the first throughelectrode 161 is afirst pad 121 having a relatively larger width than thesecond pad 122 connected to the second electrode part of the first throughelectrode 161. is connected to Accordingly, the first electrode part of the first throughelectrode 161 may have a larger width than the second electrode part.

이를 통해, 실시 예는 동일층 내에서 수평 방향으로 서로 이격되는 복수의 전극 파트들의 폭을 서로 다르게 하여 회로 집적도를 향상시킬 수 있다. 구체적으로, 상기 제1 관통 전극(161)의 제2 전극 파트는 칩과 연결되는 제2 패드(122)와 연결된다. 그리고 상기 제2 전극 파트는 상대적으로 작은 폭을 가지며, 이에 따라 상기 제2 패드(122)의 폭 및 피치를 줄일 수 있도록 한다. 이를 통해, 실시 예는 상기 제2 패드(122)에 배치된 제2 영역(R2)에서의 회로 집적도를 향상시킬 수 있다. 나아가, 실시 예는 상기 제1 전극 파트는 상대적으로 큰 폭을 가진다. 이에 따라, 실시 예는 상기 제1 전극 파트를 통해 반도체 패키지에서 발생하는 열의 전달 특성을 향상시킬 수 있다. 이를 통해, 실시 예는 반도체 패키지 및 이를 포함하는 반도체 패키지의 방열 특성을 향상시킬 수 있다.Through this, the embodiment can improve circuit integration by varying the widths of a plurality of electrode parts spaced apart from each other in the horizontal direction within the same layer. Specifically, the second electrode part of the first throughelectrode 161 is connected to thesecond pad 122 that is connected to the chip. Additionally, the second electrode part has a relatively small width, thereby reducing the width and pitch of thesecond pad 122. Through this, the embodiment can improve circuit integration in the second region R2 disposed on thesecond pad 122. Furthermore, in the embodiment, the first electrode part has a relatively large width. Accordingly, the embodiment can improve the transfer characteristics of heat generated in the semiconductor package through the first electrode part. Through this, the embodiment can improve the heat dissipation characteristics of the semiconductor package and the semiconductor package including the same.

한편, 실시 예의 반도체 패키지는 보호층을 포함한다.Meanwhile, the semiconductor package of the embodiment includes a protective layer.

구체적으로, 제1 절연층(111)의 상면에는 제1 보호층(170)이 배치된다. 상기 제1 보호층(170)은 개구를 포함한다. 상기 개구는 상기 제1 보호층(170)의 상면 및 하면을 관통하는 '관통 홀'로 정의될 수 있다. 또한, 상기 개구(171)는 상기 제1 절연층(111)의 상면 및/또는 상기 제1 회로층(120)의 상면에서 상기 제1 보호층(170)이 배치되지 않은 '미배치 영역' 또는 '오픈 영역'으로도 정의될 수 있다. 상기 제1 보호층(170)의 개구와 수직으로 중첩된 영역에서의 제1 절연층(111)의 상면 및/또는 제1 회로층(120)의 상면은 반도체 패키지의 상측으로 노출될 수 있다.Specifically, the firstprotective layer 170 is disposed on the upper surface of the first insulatinglayer 111. The firstprotective layer 170 includes an opening. The opening may be defined as a 'through hole' penetrating the upper and lower surfaces of the firstprotective layer 170. In addition, theopening 171 is an 'unplaced area' where the firstprotective layer 170 is not disposed on the upper surface of the first insulatinglayer 111 and/or the upper surface of thefirst circuit layer 120. It can also be defined as an ‘open area’. The top surface of the first insulatinglayer 111 and/or the top surface of thefirst circuit layer 120 in the area vertically overlapping the opening of the firstprotective layer 170 may be exposed to the top of the semiconductor package.

상기 제1 보호층(170)은 제1 개구(171) 및 제2 개구(172)를 포함할 수 있다.The firstprotective layer 170 may include afirst opening 171 and asecond opening 172.

상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1) 상에 구비될 수 있다. 상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제1 보호층(170)의 상기 제2 영역(R2) 상에 구비될 수 있다. 상기 제1 보호층(170)은 복수의 제1 패드(121)와 공통으로 수직으로 중첩되는 1개의 제1 개구(171)를 포함할 수 있다. 또한, 상기 제1 개구(171)는 상기 제1 패드(121) 상에 배치된 포스트 범프(180)와도 수직으로 중첩될 수 있다. 한편, 상기 제2 개구(172)는 복수 개일 수 있다. 예를 들어, 상기 제1 보호층(170)은 복수의 제2 패드(122) 각각과 수직으로 중첩되는 복수의 제2 개구(172)를 포함할 수 있다.Thefirst opening 171 of the firstprotective layer 170 may be provided on the first region R1. Thesecond opening 172 of the firstprotective layer 170 may be provided on the second region R2 of the firstprotective layer 170. The firstprotective layer 170 may include onefirst opening 171 that vertically overlaps the plurality offirst pads 121 in common. Additionally, thefirst opening 171 may vertically overlap thepost bump 180 disposed on thefirst pad 121. Meanwhile, the number ofsecond openings 172 may be plural. For example, the firstprotective layer 170 may include a plurality ofsecond openings 172 that vertically overlap each of the plurality ofsecond pads 122.

이때, 상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1)과 전체적으로 수직으로 중첩될 수 있다. 즉, 상기 제1 보호층(170)의 상기 제1 개구(171)는 상기 제1 영역(R1)에서, 상기 제1 절연층(111)의 상면 및 제1 회로층(120)의 상면 및 측면을 전체적으로 오픈할 수 있다. 이에 따라, 상기 제1 개구(171)는 실질적으로 상기 제1 절연층(111) 및 제1 회로층(120) 상에서 상기 제1 보호층(170)이 배치되지 않은 미배치 영역을 의미할 수 있다. 상기 제1 개구(171)는 상기 복수의 제2 개구(172)와 연결되지 않을 수 있다.At this time, thefirst opening 171 of the firstprotective layer 170 may vertically overlap the first region R1 as a whole. That is, thefirst opening 171 of the firstprotective layer 170 is located on the top surface of the first insulatinglayer 111 and the top surface and side surface of thefirst circuit layer 120 in the first region R1. can be opened entirely. Accordingly, thefirst opening 171 may substantially mean an undisposed area where the firstprotective layer 170 is not disposed on the first insulatinglayer 111 and thefirst circuit layer 120. . Thefirst opening 171 may not be connected to the plurality ofsecond openings 172.

상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제2 영역(R2)과 부분적으로 수직으로 중첩될 수 있다. 즉, 상기 제1 보호층(170)의 상기 제2 개구(172)는 상기 제2 영역(R2)에서, 상기 제1 절연층(111)의 상면 및 상기 제1 회로층(120)의 상면과 부분적으로 수직으로 중첩될 수 있다.Thesecond opening 172 of the firstprotective layer 170 may partially vertically overlap the second region R2. That is, thesecond opening 172 of the firstprotective layer 170 is connected to the upper surface of the first insulatinglayer 111 and the upper surface of thefirst circuit layer 120 in the second region R2. Can partially overlap vertically.

한편, 반도체 패키지는 제2 절연층(112)의 하면에 배치된 제2 보호층(175)을 더 포함할 수 있다.Meanwhile, the semiconductor package may further include a secondprotective layer 175 disposed on the lower surface of the second insulatinglayer 112.

상기 제2 보호층(175)은 적어도 하나의 개구를 포함할 수 있다. 예를 들어, 상기 제2 보호층(175)은 상기 제2 회로층(130)의 적어도 일부와 수직으로 중첩되는 개구를 포함할 수 있다. 상기 제2 보호층(175)의 개구는 상기 제2 회로층(130) 중 칩과 연결되는 패드와 전체적 또는 부분적으로 수직으로 중첩될 수 있다.The secondprotective layer 175 may include at least one opening. For example, the secondprotective layer 175 may include an opening that vertically overlaps at least a portion of thesecond circuit layer 130. The opening of the secondprotective layer 175 may completely or partially vertically overlap a pad of thesecond circuit layer 130 connected to the chip.

상기 제1 보호층(170) 및 제2 보호층(175)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)은 절연층과 회로층의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다.The firstprotective layer 170 and the secondprotective layer 175 may include an insulating material. The firstprotective layer 170 and the secondprotective layer 175 may include various materials that can be applied and then heated to protect the surfaces of the insulating layer and the circuit layer.

상기 제1 보호층(170) 및 제2 보호층(175)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(170) 및 제2 보호층(175)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(170) 및 제2 보호층(175)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(170) 및 제2 보호층(175)은 포토 솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.The firstprotective layer 170 and the secondprotective layer 175 may be a solder resist layer containing an organic polymer material. As an example, the firstprotective layer 170 and the secondprotective layer 175 may include an epoxy acrylate-based resin. In detail, the firstprotective layer 170 and the secondprotective layer 175 may include resin, curing agent, photoinitiator, pigment, solvent, filler, additive, acrylic monomer, etc. However, the embodiment is not limited to this, and the firstprotective layer 170 and the secondprotective layer 175 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. am.

상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(170) 및 제2 보호층(175)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(170) 및 제2 보호층(175)의 두께가 20㎛를 초과하는 경우, 회로 기판 및 반도체 패키지의 전체적인 두께가 증가할 수 있다.The firstprotective layer 170 and the secondprotective layer 175 may have a thickness of 1 μm to 20 μm. The firstprotective layer 170 and the secondprotective layer 175 may have a thickness of 1 μm to 15 μm. For example, the firstprotective layer 170 and the secondprotective layer 175 may have a thickness of 5 μm to 20 μm. When the thickness of the firstprotective layer 170 and the secondprotective layer 175 exceeds 20㎛, the overall thickness of the circuit board and the semiconductor package may increase.

반도체 패키지는 상기 제1 회로층(120)의 제2 패드(122) 상에 배치된 제1 접속부(210)를 포함할 수 있다. 또한, 반도체 패키지는 제2 회로층(130) 하에 배치된 제2 접속부(230)를 포함할 수 있다. 상기 제1 접속부(210) 및 제2 접속부(230)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용하여 복수의 구성 요소 사이를 전기적으로 연결할 수 있다. 즉, 제1 접속부(210) 및 제2 접속부(230)는 복수의 구성 요소를 전기적으로 연결하는 기능을 갖기 때문에, 메탈 간 다이렉트 본딩을 이용할 경우 반도체 패키지는 솔더나 와이어가 아닌, 전기적으로 연결되는 부분으로 이해될 수 있다.The semiconductor package may include afirst connection portion 210 disposed on thesecond pad 122 of thefirst circuit layer 120. Additionally, the semiconductor package may include asecond connection portion 230 disposed under thesecond circuit layer 130. Thefirst connection part 210 and thesecond connection part 230 may electrically connect a plurality of components using at least one bonding method among wire bonding, solder bonding, and direct metal-to-metal bonding. That is, because thefirst connection part 210 and thesecond connection part 230 have the function of electrically connecting a plurality of components, when direct bonding between metals is used, the semiconductor package is electrically connected rather than solder or wire. It can be understood as a part.

상기 와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 복수의 구성 요소 사이를 전기적으로 연결하는 것을 의미할 수 있다. 또한, 상기 솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 복수의 구성요소 사이를 전기적으로 연결할 수 있다. 또한, 메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이, 복수의 구성 요소 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 복수의 구성요소 사이를 직접 결합시키는 것을 의미할 수 있다.The wire bonding method may mean electrically connecting a plurality of components using conductors such as gold (Au). Additionally, the solder bonding method can electrically connect a plurality of components using a material containing at least one of Sn, Ag, and Cu. In addition, the direct bonding method between metals may mean recrystallization by applying heat and pressure between a plurality of components without the absence of solder, wire, conductive adhesive, etc., thereby directly bonding the plurality of components. .

실시 예의 반도체 패키지는 반도체 소자를 포함할 수 있다. 예를 들어, 실시 예의 반도체 패키지는 상기 제1 접속부(210) 상에 배치된 제1 반도체 소자(220)를 포함할 수 있다. 또한, 실시 예의 반도체 패키지는 제2 접속부(230) 하에 배치된 제2 반도체 소자(240)를 포함할 수 있다. 즉, 실시 예의 반도체 패키지는 회로 기판의 양측에 각각 반도체 소자가 결합된 구조를 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예의 반도체 패키지는 회로 기판의 일측에서만 반도체 소자가 결합될 수도 있다. 상기 제1 반도체 소자(220) 및 제2 반도체 소자(240) 각각은 단자(225, 245)를 구비할 수 있다. 상기 단자(225, 245)는 상기 제1 접속부(210) 및 제2 접속부(230)를 통해 상기 제1 회로층(120) 및 제2 회로층(130)에 전기적으로 결합될 수 있다.The semiconductor package of the embodiment may include a semiconductor device. For example, the semiconductor package of the embodiment may include afirst semiconductor device 220 disposed on thefirst connection part 210. Additionally, the semiconductor package of the embodiment may include asecond semiconductor device 240 disposed under thesecond connection portion 230. That is, the semiconductor package of the embodiment may have a structure in which semiconductor elements are coupled to both sides of a circuit board. However, the embodiment is not limited to this. For example, in the semiconductor package of the embodiment, semiconductor elements may be combined only on one side of the circuit board. Each of thefirst semiconductor device 220 and thesecond semiconductor device 240 may includeterminals 225 and 245. Theterminals 225 and 245 may be electrically coupled to thefirst circuit layer 120 and thesecond circuit layer 130 through thefirst connection part 210 and thesecond connection part 230.

실시 예의 반도체 패키지는 몰딩 부재를 포함할 수 있다.The semiconductor package of the embodiment may include a molding member.

예를 들어, 실시 예의 반도체 패키지는 제1 절연층(111) 상에 배치된 제1 몰딩 부재(190)를 포함할 수 있다. 상기 제1 몰딩 부재(190)는 상기 제1 반도체 소자(220)를 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(190)는 상기 제1 접속부(210)를 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(190)는 상기 제1 보호층(170)을 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(190)는 상기 제1 패드(121)를 몰딩할 수 있다. 또한, 상기 제1 몰딩 부재(190)는 상기 포스트 범프(180)를 몰딩할 수 있다. 여기에서 몰딩한다는 것은 상기 제1 몰딩 부재(190)가 상기 기재한 구성의 표면의 적어도 일부를 덮으며 구비되는 것을 의미할 수 있다.For example, the semiconductor package of the embodiment may include afirst molding member 190 disposed on the first insulatinglayer 111 . Thefirst molding member 190 may mold thefirst semiconductor device 220. Additionally, thefirst molding member 190 may mold thefirst connection portion 210. Additionally, thefirst molding member 190 may mold the firstprotective layer 170. Additionally, thefirst molding member 190 may mold thefirst pad 121. Additionally, thefirst molding member 190 may mold thepost bump 180. Here, molding may mean that thefirst molding member 190 is provided to cover at least a portion of the surface of the configuration described above.

상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 반도체 소자(220)의 상면보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 제1 몰딩 부재(190)에 의해 상기 제1 반도체 소자(220)가 안정적으로 보호되도록 할 수 있다.Thetop surface 190T of thefirst molding member 190 may be positioned higher than the top surface of thefirst semiconductor device 220. Through this, the embodiment can ensure that thefirst semiconductor device 220 is stably protected by thefirst molding member 190.

상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 보호층(170)의 상면보다 높게 위치할 수 있다. 또한, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 접속부(210)의 상면보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 제1 몰딩 부재(190)가 상기 제1 보호층(170), 제1 접속부(210) 및 제1 반도체 소자(220)를 전체적으로 둘러싸며 구비되도록 할 수 있다. 따라서, 실시 예는 상기 제1 반도체 소자(220)가 더욱 안정적으로 결합되도록 할 수 있고, 이에 따라 상기 제1 반도체 소자(220)의 동작 특성을 향상시킬 수 있다.Theupper surface 190T of thefirst molding member 190 may be positioned higher than the upper surface of the firstprotective layer 170. Additionally, theupper surface 190T of thefirst molding member 190 may be positioned higher than the upper surface of thefirst connection part 210. Through this, the embodiment can enable thefirst molding member 190 to entirely surround the firstprotective layer 170, thefirst connection portion 210, and thefirst semiconductor device 220. Accordingly, the embodiment can enable thefirst semiconductor device 220 to be coupled more stably, and thus the operating characteristics of thefirst semiconductor device 220 can be improved.

상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 구체적으로, 상기 제1 몰딩 부재(190)의 상면(190T)은 평탄하지 않을 수 있다. 예를 들어, 실시 예에 따라 상기 제1 몰딩 부재(190)의 상면(190T)은 일정 표면 거칠기를 가지며 굴곡을 가질 수 있다. 그리고 상기 포스트 범프(180)에 인접한 영역에서의 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 예를 들어, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)에 의해 덮이지 않을 수 있다. 예를 들어, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)와 수평 방향으로 중첩되지 않을 수 있다. 따라서, 상기 포스트 범프(180)는 상기 제1 몰딩 부재(190) 상으로 돌출된 구조를 가질 수 있다.Theupper surface 190T of thefirst molding member 190 may be located lower than theupper surface 180T of thepost bump 180. Specifically, theupper surface 190T of thefirst molding member 190 may not be flat. For example, depending on the embodiment, theupper surface 190T of thefirst molding member 190 may have a certain surface roughness and may be curved. Additionally, theupper surface 190T of thefirst molding member 190 in the area adjacent to thepost bump 180 may be located lower than theupper surface 180T of thepost bump 180. For example, at least a portion of the side surface of thepost bump 180 may not be covered by thefirst molding member 190. For example, at least a portion of the side surface of thepost bump 180 may not overlap thefirst molding member 190 in the horizontal direction. Accordingly, thepost bump 180 may have a structure that protrudes onto thefirst molding member 190.

한편, 상기 제2 보호층(175) 하에는 제2 몰딩 부재(195)가 구비될 수 있다. 상기 제2 몰딩 부재(195)는 상기 제2 반도체 소자(240) 및 상기 제2 접속부(230)를 몰딩할 수 있다.Meanwhile, asecond molding member 195 may be provided under the secondprotective layer 175. Thesecond molding member 195 may mold thesecond semiconductor device 240 and thesecond connection portion 230.

이때, 상기 제1 몰딩 부재(190) 및 제2 몰딩 부재(195)는 저유전율을 가질 수 있고, 이를 통해 방열 특성을 높일 수 있다. 상기 제1 몰딩 부재(190) 및 제2 몰딩 부재(195)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 제1 몰딩 부재(190) 및 제2 몰딩 부재(195)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 제1 몰딩 부재(190) 및 제2 몰딩 부재(195)의 유전율은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 제1 몰딩 부재(190) 및 제2 몰딩 부재(195)가 저유전율을 가지도록 하여, 상기 제1 반도체 소자(220) 및 제2 반도체 소자(240)에서 발생하는 열의 효율적으로 외부로 방출할 수 있다.At this time, thefirst molding member 190 and thesecond molding member 195 may have a low dielectric constant, thereby improving heat dissipation characteristics. The dielectric constant (Dk) of thefirst molding member 190 and thesecond molding member 195 may be 0.2 to 10. For example, the dielectric constant (Dk) of thefirst molding member 190 and thesecond molding member 195 may be 0.5 to 8. For example, the dielectric constant of thefirst molding member 190 and thesecond molding member 195 may be 0.8 to 5. Accordingly, in the embodiment, thefirst molding member 190 and thesecond molding member 195 have a low dielectric constant, so that the heat generated from thefirst semiconductor device 220 and thesecond semiconductor device 240 is reduced. It can be released to the outside efficiently.

실시 예의 반도체 패키지는 표면 처리층(185)을 포함할 수 있다. 상기 표면 처리층(185)은 무전해 도금 방식에 의해 상기 포스트 범프(180) 상에 구비될 수 있다. 상기 표면 처리층(185)의 하면의 적어도 일부는 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 예를 들어, 상기 표면 처리층(185)은 상기 포스트 범프(180)의 측면의 적어도 일부와 접촉할 수 있다. 예를 들어, 상기 표면 처리층(185)은 상기 포스트 범프(180)의 상면과 수직으로 중첩된 제1 부분 및 상기 제1 부분으로부터 하측 방향으로 절곡 연장된 제2 부분을 포함할 수 있다. 상기 표면 처리층(185)의 제2 부분은 상기 포스트 범프(180)의 상면과 수직으로 중첩되지 않을 수 있다. 상기 표면 처리층(185)의 제2 부분은 상기 포스트 범프(180)와 수평 방향으로 접촉할 수 있고, 이를 통해 상기 포스트 범프(180)의 측면과 접촉할 수 있다.The semiconductor package of the embodiment may include asurface treatment layer 185. Thesurface treatment layer 185 may be provided on thepost bump 180 using an electroless plating method. At least a portion of the lower surface of thesurface treatment layer 185 may be located lower than theupper surface 180T of thepost bump 180. For example, thesurface treatment layer 185 may contact at least a portion of the side surface of thepost bump 180. For example, thesurface treatment layer 185 may include a first part that vertically overlaps the upper surface of thepost bump 180 and a second part that is bent and extended downward from the first part. The second portion of thesurface treatment layer 185 may not vertically overlap the top surface of thepost bump 180. The second portion of thesurface treatment layer 185 may contact thepost bump 180 in a horizontal direction, and may contact the side of thepost bump 180 through this.

또한, 상기 표면 처리층(185)의 적어도 일부는 상기 제1 몰딩 부재(190)와 접촉할 수 있다. 예를 들어, 상기 표면 처리층(185)의 제2 부분의 하단부는 상기 제1 몰딩 부재(190)와 접촉할 수 있다.Additionally, at least a portion of thesurface treatment layer 185 may contact thefirst molding member 190. For example, the lower end of the second portion of thesurface treatment layer 185 may contact thefirst molding member 190.

상기 표면 처리층(185)은 OSP(Organic Solderability Preservative) 층일 수 있다. 바람직하게, 표면 처리층(185)은 상기 포스트 범프(180)의 상부 및 측부에 코팅된 벤지미다졸(Benzimidazole)과 같은 유기층을 포함할 수 있다.Thesurface treatment layer 185 may be an Organic Solderability Preservative (OSP) layer. Preferably, thesurface treatment layer 185 may include an organic layer such as benzimidazole coated on the top and sides of thepost bump 180.

다른 실시 예에서, 상기 표면 처리층(185)은 금속층을 포함할 수 있다. 예를 들어, 상기 표면 처리층(185)은 무전해 도금 방식으로 형성된 금(Au) 금속층을 포함할 수 있다. 예를 들어, 상기 표면 처리층(185)은 무전해 도금된 니켈(Ni) 금속층과, 상기 니켈 금속층에 무전해 도금된 금(Au) 금속층을 포함할 수 있다. 예를 들어, 상기 표면 처리층(185)은 상기 포스트 범프(180) 상에 무전해 도금된 니켈 (Ni) 금속층과, 상기 니켈 금속층에 무전해 도금된 팔라듐(Pd) 금속층과, 상기 팔라듐 금속층에 무전해 도금된 금(Au) 금속층을 포함할 수 있다.In another embodiment, thesurface treatment layer 185 may include a metal layer. For example, thesurface treatment layer 185 may include a gold (Au) metal layer formed by electroless plating. For example, thesurface treatment layer 185 may include an electrolessly plated nickel (Ni) metal layer and a gold (Au) metal layer electrolessly plated on the nickel metal layer. For example, thesurface treatment layer 185 includes a nickel (Ni) metal layer electrolessly plated on thepost bump 180, a palladium (Pd) metal layer electrolessly plated on the nickel metal layer, and the palladium metal layer. It may include an electroless plated gold (Au) metal layer.

이하에서는 도 1에 도시된 반도체 패키지의 일부 구성에 대해 구체적으로 설명한다.Hereinafter, some configurations of the semiconductor package shown in FIG. 1 will be described in detail.

도 2는 도 1의 제1 보호층 및 포스트 범프가 제거된 상태에서의 회로 기판의 평면도이고, 도 3은 도 1의 제1 보호층의 평면도이며, 도 4는 도 1의 회로 기판의 평면도이고, 도 5는 도 1의 일부 영역을 확대한 확대도이다.FIG. 2 is a top view of the circuit board with the first protective layer and post bumps of FIG. 1 removed, FIG. 3 is a top view of the first protective layer of FIG. 1, and FIG. 4 is a top view of the circuit board of FIG. 1. , FIG. 5 is an enlarged view of a partial area of FIG. 1.

도 2를 참조하면, 제1 절연층(111)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접한 영역일 수 있다. 예를 들어, 상기 제1 절연층(111)의 상기 제1 영역(R1)은 상기 제1 절연층(111)의 상면의 외곽 영역일 수 있다.Referring to FIG. 2 , the first insulatinglayer 111 may include a first region (R1) and a second region (R2). The first region R1 of the first insulatinglayer 111 may be an area adjacent to theperimeter 111a of the first insulatinglayer 111. For example, the first region R1 of the first insulatinglayer 111 may be an outer region of the upper surface of the first insulatinglayer 111.

상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접하면서, 상기 제1 절연층(111)의 둘레 방향으로 구비될 수 있다. 예를 들어, 상기 제1 영역(R1)은 상기 제1 절연층(111)의 둘레(111a)에 인접하면서, 상기 둘레(111a)에 대응하는 폐루프 형상을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 상기 제1 영역(R1)은 상기 둘레 방향의 둘레 영역 중 일부 영역만을 포함하는 개루프 형상을 가질 수도 있을 것이다.The first region R1 may be adjacent to theperimeter 111a of the first insulatinglayer 111 and may be provided in the circumferential direction of the first insulatinglayer 111 . For example, the first region R1 may be adjacent to theperimeter 111a of the first insulatinglayer 111 and may have a closed loop shape corresponding to theperimeter 111a. However, the embodiment is not limited to this. The first region R1 may have an open loop shape including only a portion of the circumferential region in the circumferential direction.

상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 복수의 제1 패드(121)가 배치될 수 있다. 상기 복수의 제1 패드(121)는 상기 제1 절연층(111)의 상기 제1 영역(R1)에서 상기 제1 절연층(111)의 둘레 방향을 따라 배치될 수 있다.A plurality offirst pads 121 may be disposed on the first region R1 of the first insulatinglayer 111. The plurality offirst pads 121 may be arranged along the circumferential direction of the first insulatinglayer 111 in the first region R1 of the first insulatinglayer 111 .

또한, 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에는 복수의 제2 패드(122)가 배치될 수 있다. 상기 복수의 제2 패드(122)는 상기 제1 패드(121)와 수평 방향으로 이격되면서 상기 제1 절연층(111)의 상기 제2 영역(R2)에 선택적으로 배치될 수 있다.Additionally, a plurality ofsecond pads 122 may be disposed on the second region R2 of the first insulatinglayer 111. The plurality ofsecond pads 122 may be horizontally spaced apart from thefirst pad 121 and may be selectively disposed in the second region R2 of the first insulatinglayer 111 .

상기 제1 패드(121)는 제1 폭(W1)을 가질 수 있다. 또한, 상기 제2 패드(122)는 상기 제2 폭(W2)을 가질 수 있다. 이때, 상기 제1 폭(W1)은 제2 폭(W2)과 다를 수 있다. 구체적으로, 상기 제1 폭(W1)은 상기 반도체 패키지에 결합되는 제1 외부 기판(바람직하게, 전자 디바이스의 메인 보드)에 구비된 패드에 대응할 수 있다. 그리고, 상기 제2 폭(W2)은 칩에 구비된 단자의 폭에 대응할 수 있다.Thefirst pad 121 may have a first width W1. Additionally, thesecond pad 122 may have the second width W2. At this time, the first width W1 may be different from the second width W2. Specifically, the first width W1 may correspond to a pad provided on a first external substrate (preferably, a main board of an electronic device) coupled to the semiconductor package. And, the second width W2 may correspond to the width of the terminal provided on the chip.

이때, 상기 제1 외부 기판에 구비된 패드는 칩의 단자의 폭보다는 상대적으로 큰 폭을 가진다. 이에 따라, 상기 제1 패드(121)의 제1 폭(W1)은 제2 패드(122)의 제2 폭(W2)보다 클 수 있다. At this time, the pad provided on the first external substrate has a relatively larger width than the width of the terminal of the chip. Accordingly, the first width W1 of thefirst pad 121 may be larger than the second width W2 of thesecond pad 122.

상기 제1 패드(121)의 상기 제1 폭(W1)은 25㎛ 내지 85㎛ 일 수 있다. 바람직하게, 상기 제1 패드(121)의 상기 제1 폭(W1)은 30㎛ 내지 80㎛일 수 있다. 더욱 바람직하게, 상기 제1 패드(121)의 상기 제1 폭(W1)은 32㎛ 내지 75㎛일 수 있다.The first width W1 of thefirst pad 121 may be 25㎛ to 85㎛. Preferably, the first width W1 of thefirst pad 121 may be 30㎛ to 80㎛. More preferably, the first width W1 of thefirst pad 121 may be 32㎛ to 75㎛.

상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 상기 제1 외부 기판과의 결합성이 저하될 수 있다. 상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 이에 대응하게 상기 제1 패드(121) 상에 배치되는 상기 포스트 범프(180)의 폭(W3)이 감소할 수 있다. 그리고 상기 포스트 범프(180)의 폭(W3)이 감소하면, 이에 대응하게 형성 가능한 상기 포스트 범프(180)의 높이(H1)가 감소할 수 있다. 또한, 상기 제1 패드(121)의 상기 제1 폭(W1)이 25㎛ 미만이면, 반도체 패키지의 방열 특성이 저하될 수 있다.If the first width W1 of thefirst pad 121 is less than 25㎛, bonding properties with the first external substrate may be reduced. If the first width W1 of thefirst pad 121 is less than 25㎛, the width W3 of thepost bump 180 disposed on thefirst pad 121 may correspondingly decrease. there is. And when the width W3 of thepost bump 180 decreases, the height H1 of thepost bump 180 that can be formed may correspondingly decrease. Additionally, if the first width W1 of thefirst pad 121 is less than 25㎛, the heat dissipation characteristics of the semiconductor package may deteriorate.

상기 제1 패드(121)의 제1 폭(W1)이 85㎛를 초과하면, 상기 제1 영역(R1) 상에 배치 가능한 제1 패드(121)의 개수가 감소할 수 있다. 예를 들어, 상기 제1 패드(121)의 제1 폭(W1)이 85㎛를 초과하면, 상기 제1 영역(R1)에서의 회로 집적도가 저하될 수 있다. 이에 따라, 상기 제1 영역(R1)에 상기 제1 외부 기판과 연결되는 제1 패드들을 모두 배치하기 위하여 상기 반도체 패키지의 면적이 증가할 수 있다.If the first width W1 of thefirst pad 121 exceeds 85 μm, the number offirst pads 121 that can be placed on the first region R1 may decrease. For example, if the first width W1 of thefirst pad 121 exceeds 85㎛, circuit integration in the first region R1 may decrease. Accordingly, the area of the semiconductor package may increase in order to place all of the first pads connected to the first external substrate in the first region R1.

한편, 상기 제1 패드(121)는 평면 형상이 원형일 수 있다. 그리고 상기 제1 패드(121)의 평면 형상이 원형인 경우, 상기 제1 폭(W1)은 상기 제1 패드(121)의 직경을 의미할 수 있다.Meanwhile, thefirst pad 121 may have a circular planar shape. And when the planar shape of thefirst pad 121 is circular, the first width W1 may mean the diameter of thefirst pad 121.

다른 실시 예에서, 상기 제1 패드(121)의 평면 형상은 정사각형 또는 직사각형일 수 있다. 그리고 상기 제1 패드(121)의 평면 형상이 정사각형 또는 직사각형인 경우, 상기 제1 패드(121)의 상기 제1 폭(W1)은 상기 제1 패드(121)의 폭 방향으로의 폭 및 길이 방향으로의 폭 중 작은 폭을 의미할 수 있다.In another embodiment, the planar shape of thefirst pad 121 may be square or rectangular. And when the planar shape of thefirst pad 121 is square or rectangular, the first width W1 of thefirst pad 121 is the width in the width direction of thefirst pad 121 and the length direction. It can mean the smaller width among the widths.

또 다른 실시 예에서, 상기 제1 패드(121)의 평면 형상은 타원형일 수 있다. 그리고, 상기 제1 패드(121)의 평면 형상이 타원형인 경우, 상기 제1 패드(121)의 상기 제1 폭(W1)은 타원에서 단축 방향으로의 직경을 의미할 수 있다.In another embodiment, the planar shape of thefirst pad 121 may be oval. Also, when the planar shape of thefirst pad 121 is oval, the first width W1 of thefirst pad 121 may mean the diameter of the oval in the minor axis direction.

한편, 상기 제1 영역(R1)에서 복수의 제1 패드들 사이는 제1 간격(D1)을 가지고 이격될 수 있다. 상기 제1 간격(D1)은 상기 제1 영역(R1)에 배치된 복수의 제1 패드들 중 인접하게 배치된 2개의 제1 패드 사이의 최소 간격을 의미할 수 있다.Meanwhile, in the first region R1, the plurality of first pads may be spaced apart with a first gap D1. The first spacing D1 may mean the minimum spacing between two adjacent first pads among the plurality of first pads disposed in the first region R1.

일 실시 예에서, 상기 제1 간격(D1)은 1개의 제1 패드(121)의 상기 제1 폭(W1)에 대응하는 범위를 가질 수 있다.In one embodiment, the first gap D1 may have a range corresponding to the first width W1 of onefirst pad 121 .

다른 실시 예에서, 상기 제1 간격(D1)은 1개의 제1 패드(121)의 상기 제1 폭(W1)보다 작을 수 있다.In another embodiment, the first gap D1 may be smaller than the first width W1 of onefirst pad 121.

예를 들어, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 제1 패드(121)의 제1 폭(W1)의 20% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 상기 제1 패드(121)의 제1 폭(W1)의 23% 내지 88%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 복수의 제1 패드들 사이의 제1 간격(D1)은 상기 제1 패드(121)의 제1 폭(W1)의 25% 내지 85%의 범위를 만족할 수 있다. 상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 20% 미만이면, 반도체 패키지를 제조하는 공정에서의 공정 능력에 따라 복수의 제1 패드(121) 사이가 서로 연결되는 회로 쇼트가 발생할 수 있고, 이에 의해 반도체 패키지의 전기적 신뢰성이 저하될 수 있다. 또한, 상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 20% 미만이면, 복수의 제1 패드(121)를 통해 전달되는 신호들 사이에 간섭이 발생할 수 있다. 그리고, 상기 간섭이 발생하는 경우, 신호 전송 손실이 증가하고, 이에 따라 신호 전송 특성이 저하될 수 있다.For example, the first gap D1 between the plurality of first pads may satisfy a range of 20% to 90% of the first width W1 of thefirst pad 121. Preferably, the first gap D1 between the plurality of first pads may satisfy a range of 23% to 88% of the first width W1 of thefirst pad 121. More preferably, the first gap D1 between the plurality of first pads may satisfy a range of 25% to 85% of the first width W1 of thefirst pad 121. If the first gap D1 between the plurality of first pads is less than 20% of the first width W1 of thefirst pad 121, a plurality of A circuit short may occur where thefirst pads 121 are connected to each other, which may reduce the electrical reliability of the semiconductor package. In addition, if the first gap D1 between the plurality of first pads is less than 20% of the first width W1 of thefirst pad 121, the light transmitted through the plurality offirst pads 121 Interference may occur between signals. Additionally, when the interference occurs, signal transmission loss increases, and thus signal transmission characteristics may deteriorate.

한편, 상기 복수의 제1 패드들 사이의 제1 간격(D1)이 상기 제1 패드(121)의 제1 폭(W1)의 90%를 초과하면, 비교 예 대비 상기 제1 영역(R1)에서의 회로 집적도의 향상 효과가 미비할 수 있다.Meanwhile, when the first gap D1 between the plurality of first pads exceeds 90% of the first width W1 of thefirst pad 121, in the first region R1 compared to the comparative example, The effect of improving circuit integration may be minimal.

이때, 비교 예에서는 복수의 제1 패드들 사이의 간격이 상기 제1 패드의 제1 폭의 95%를 초과하였다. 이는, 상기 제1 패드들 사이의 간격을 결정하는 팩터 중의 하나에 보호층의 개구 사이즈에 포함되었기 때문이다. 즉, 비교 예의 제1 보호층은 상기 제1 영역과 부분적으로 수직으로 중첩되는 복수의 제1 개구를 포함하였다. 구체적으로, 비교 예의 제1 보호층의 제1 개구는 상기 제1 패드들의 개수에 대응하게 구비되었다. 그리고, 비교 예의 제1 보호층의 복수의 제1 개구들은 복수의 제1 패드들과 1:1로 수직으로 중첩되는 구조를 가졌다. 이에 따라, 비교 예에서는 상기 제1 보호층에 복수의 제1 개구를 형성하는 공정에서의 공정 능력 및 공정 오차 등을 고려하여, 상기 복수의 제1 패드들의 제1폭 및 상기 복수의 제1 패드들 사이의 제1 간격을 결정하였다.At this time, in the comparative example, the gap between the plurality of first pads exceeded 95% of the first width of the first pad. This is because one of the factors determining the gap between the first pads is included in the opening size of the protective layer. That is, the first protective layer of the comparative example included a plurality of first openings that partially vertically overlapped with the first region. Specifically, the first opening of the first protective layer of the comparative example was provided to correspond to the number of the first pads. In addition, the plurality of first openings of the first protective layer of the comparative example had a structure in which they vertically overlapped the plurality of first pads in a 1:1 ratio. Accordingly, in the comparative example, considering process capabilities and process errors in the process of forming the plurality of first openings in the first protective layer, the first width of the plurality of first pads and the plurality of first pads The first spacing between them was determined.

이에 반하여, 실시 예의 회로 기판의 제1 보호층(170)은 상기 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 포함한다. 이때, 상기 제1 영역(R1)을 전체적으로 오픈하는 구성을 상기 제1 보호층(170)의 제1 개구(171)라고 칭하였지만, 실질적으로 상기 제1 보호층(170)은 상기 제1 영역(R1)을 제외한 제2 영역(R2)에만 배치될 수 있다. 즉, 상기 제1 보호층(170)은 상기 제1 영역(R1)에는 미배치되면서, 상기 제2 영역(R2)에만 선택적으로 배치될 수 있다.In contrast, the firstprotective layer 170 of the circuit board of the embodiment includes afirst opening 171 that entirely opens the first region R1. At this time, the configuration of completely opening the first region (R1) is referred to as thefirst opening 171 of the firstprotective layer 170, but in reality, the firstprotective layer 170 is the first region ( It can be placed only in the second area (R2) excluding R1). That is, the firstprotective layer 170 may be selectively disposed only in the second region R2 while not being disposed in the first region R1.

따라서, 실시 예는 상기 제1 보호층(170)에 복수의 제1 개구를 형성하는 공정에서의 공정 능력 및 공정 오차 등을 고려하지 않아도 된다. 이에 의해, 실시 예는 비교 예 대비 상기 제1 패드(121)의 제1 폭(W1) 및 복수의 제1 패드들 사이의 제1 간격(D1)을 줄일 수 있다.Accordingly, the embodiment does not need to consider process capabilities and process errors in the process of forming the plurality of first openings in the firstprotective layer 170. As a result, the embodiment can reduce the first width W1 of thefirst pad 121 and the first gap D1 between the plurality of first pads compared to the comparative example.

다만, 일반적으로, 상기 제1 패드(121)의 제1 폭(W1)은 상기 제1 외부 기판에 대응하는 메인 보드에 구비된 패드의 폭 및 이에 대응하는 포스트 범프(180)의 폭(W3)을 기준으로 결정된다. 따라서, 실시 예에서는 상기 제1 패드(121)의 제1 폭(W1)을 줄이는 것이 가능하지만, 상기 제1 패드(121)의 상기 제1 폭(W1)을 줄이는 대신에, 상기 복수의 제1 패드들 사이의 제1 간격(D1)을 줄이도록 한다. 이를 통해, 실시 예는 기존의 제1 패드(121)가 가지는 폭을 그대로 유지하면서, 회로 집적도를 향상시킬 수 있다.However, in general, the first width W1 of thefirst pad 121 is the width of the pad provided on the main board corresponding to the first external substrate and the width W3 of thepost bump 180 corresponding thereto. It is decided based on . Therefore, in the embodiment, it is possible to reduce the first width W1 of thefirst pad 121, but instead of reducing the first width W1 of thefirst pad 121, the plurality of first widths W1 are reduced. Try to reduce the first gap D1 between the pads. Through this, the embodiment can improve circuit integration while maintaining the width of the existingfirst pad 121.

한편, 상기 제2 패드(122)의 제2 폭(W2)은 상기 제1 패드(121)의 상기 제1 폭(W1)보다 작을 수 있다.Meanwhile, the second width W2 of thesecond pad 122 may be smaller than the first width W1 of thefirst pad 121.

상기 제2 패드(122)의 상기 제2 폭(W2)은 15㎛ 내지 50㎛ 일 수 있다. 바람직하게, 상기 제2 패드(122)의 상기 제2 폭(W2)은 18㎛ 내지 45㎛일 수 있다. 더욱 바람직하게, 상기 제2 패드(122)의 상기 제2 폭(W2)은 20㎛ 내지 40㎛일 수 있다.The second width W2 of thesecond pad 122 may be 15 μm to 50 μm. Preferably, the second width W2 of thesecond pad 122 may be 18 μm to 45 μm. More preferably, the second width W2 of thesecond pad 122 may be 20 μm to 40 μm.

상기 제2 패드(122)의 상기 제2 폭(W2)이 15㎛ 미만이면, 상기 제2 패드(122)를 통해 전송되는 신호의 저항이 증가하고, 이에 의해 신호 전송 손실이 증가할 수 있다. 상기 제2 패드(122)의 상기 제2 폭(W2)이 50㎛를 초과하면, 회로 집적도가 저하될 수 있다. 그리고 상기 회로 집적도가 저하되면, 제한된 공간 내에 칩의 단자와 연결되는 모든 제2 패드들을 배치하지 못할 수 있다. 또한, 상기 제2 패드(122)의 제2 폭(W2)이 50㎛를 초과하면, 칩의 단자와 연결되는 복수의 제2 패드들 사이의 간격도 증가할 수 있다. 이때, 상기 제2 패드들은 서로 연결되는 적어도 2개의 제2 패드를 포함한다. 그리고 상기 간격이 증가하는 경우, 상기 적어도 2개의 제2 패드들 사이의 신호 전송 거리가 증가하고, 이로 인해 신호 전송 손실이 증가할 수 있다. 이에 의해, 신호 전송 특성이 저하될 수 있다.If the second width W2 of thesecond pad 122 is less than 15 μm, the resistance of the signal transmitted through thesecond pad 122 increases, which may increase signal transmission loss. If the second width W2 of thesecond pad 122 exceeds 50㎛, circuit integration may decrease. And if the circuit integration decreases, it may not be possible to place all the second pads connected to the terminals of the chip within a limited space. Additionally, if the second width W2 of thesecond pad 122 exceeds 50 μm, the gap between the plurality of second pads connected to the terminal of the chip may also increase. At this time, the second pads include at least two second pads connected to each other. And when the interval increases, the signal transmission distance between the at least two second pads increases, which may increase signal transmission loss. As a result, signal transmission characteristics may deteriorate.

한편, 도 3을 참조하면, 상기 제1 보호층(170)은 상기 제1 절연층(111) 상에 부분적으로 배치된다. 구체적으로, 상기 제1 보호층(170)은 상기 제1 절연층(111)의 상기 제2 영역(R2) 상에 배치된다. 즉, 상기 제1 보호층(170)은 상기 제1 절연층(111)의 상기 제1 영역(R1) 상에는 배치되지 않는다.Meanwhile, referring to FIG. 3, the firstprotective layer 170 is partially disposed on the first insulatinglayer 111. Specifically, the firstprotective layer 170 is disposed on the second region R2 of the first insulatinglayer 111. That is, the firstprotective layer 170 is not disposed on the first region R1 of the first insulatinglayer 111.

이를 다르게 표현하면, 상기 제1 보호층(170)은 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 포함하면서 상기 제2 영역(R2)에만 선택적으로 배치될 수 있다. 이에 따라, 상기 제1 개구(171)는 상기 제1 보호층(170)의 오픈 영역 또는 미배치 영역이라고 할 수 있다. 또한, 상기 제1 보호층(170)은 복수의 제1 패드들 사이 영역에 배치되지 않는다. 즉, 상기 제1 보호층(170)은 상기 제1 영역(R1)을 전체적으로 오픈한다. 이에 의해, 상기 복수의 제1 패드들 사이에는 상기 제1 보호층(170)이 배치되지 않는 구조를 가질 수 있다.Expressed differently, the firstprotective layer 170 may include afirst opening 171 that entirely opens the first region R1 and may be selectively disposed only in the second region R2. Accordingly, thefirst opening 171 may be said to be an open area or an undisposed area of the firstprotective layer 170. Additionally, the firstprotective layer 170 is not disposed in the area between the plurality of first pads. That is, the firstprotective layer 170 completely opens the first region R1. As a result, it is possible to have a structure in which the firstprotective layer 170 is not disposed between the plurality of first pads.

또한, 상기 제1 보호층(170)은 상기 제2 영역(R2)의 상기 제2 패드(122)와 수직으로 중첩되는 제2 개구(172)를 포함할 수 있다.Additionally, the firstprotective layer 170 may include asecond opening 172 that vertically overlaps thesecond pad 122 in the second region R2.

한편, 실시 예는 상기 제1 보호층(170)의 외측면이 상기 제1 절연층(111)의 외측면보다 내측에 위치함에 따라 회로 기판의 휨 특성을 향상시킬 수 있다. 즉 상기 제1 보호층(170)은 반도체 패키지의 최외층의 절연층이다. 상기 제1 보호층(170)을 형성하는 공정에는 상기 제1 보호층(170)을 노광, 현상 및 경화하는 공정이 포함된다. 그리고 상기 제1 보호층(170)을 노광, 현상 및 경화하는 공정에서, 상기 회로 기판에 응력이 가해지고, 이에 따라 회로 기판의 측단이 상측 또는 하측 방향으로 휘어질 수 있다. 이때, 실시 예는 상기 제1 보호층(170)의 외측면이 상기 제1 절연층(111)의 외측면보다 내측에 위치함에 따라 상기 가해지는 응력을 최소화할 수 있다. 이에 의해, 실시 예는 회로 기판 및 이를 포함하는 반도체 패키지의 휨 특성을 향상시킬 수 있고, 나아가 제품 신뢰성을 향상시킬 수 있다.Meanwhile, in the embodiment, the bending characteristics of the circuit board can be improved as the outer surface of the firstprotective layer 170 is located inside the outer surface of the first insulatinglayer 111. That is, the firstprotective layer 170 is an insulating layer of the outermost layer of the semiconductor package. The process of forming the firstprotective layer 170 includes processes of exposing, developing, and curing the firstprotective layer 170. And in the process of exposing, developing, and curing the firstprotective layer 170, stress is applied to the circuit board, and as a result, the side end of the circuit board may be bent in an upward or downward direction. At this time, in the embodiment, the applied stress can be minimized as the outer surface of the firstprotective layer 170 is located inside the outer surface of the first insulatinglayer 111. Thereby, the embodiment can improve the bending characteristics of the circuit board and the semiconductor package including the same, and further improve product reliability.

상기 제1 보호층(170)의 외측면은 둘레를 따라 수평 방향으로 단차를 가질 수 있다. 구체적으로, 상기 제1 보호층(170)의 외측면은 제1 부분(170a)을 포함할 수 있다. 그리고, 상기 제1 보호층(170)의 외측면은 상기 제1 부분(170a)을 기준으로 내측으로 오목한 오목면에 대응하는 제2 부분(170b)를 포함할 수 있다. 또한, 상기 제1 보호층(170)의 외측면은 상기 제1 부분(170a)을 기준으로 외측으로 볼록 또는 돌출된 제3 부분(170c)을 포함할 수 있다.The outer surface of the firstprotective layer 170 may have a step in the horizontal direction along the circumference. Specifically, the outer surface of the firstprotective layer 170 may include afirst portion 170a. In addition, the outer surface of the firstprotective layer 170 may include asecond part 170b corresponding to a concave surface concave inward with respect to thefirst part 170a. Additionally, the outer surface of the firstprotective layer 170 may include athird portion 170c that is convex or protrudes outward from thefirst portion 170a.

이때, 상기 제1 보호층(170)의 상기 제1 부분(170a), 제2 부분(170b) 및 제3 부분(170c)은 상기 제1 보호층(170)에 인접하게 위치한 제1 패드들의 위치를 기준으로 디자인될 수 있다. 이를 통해 실시 예는 상기 보호층(170)의 외측면이 제1 부분(170a)만을 포함하는 것이 아닌 제2 부분(170b) 및 제3 부분(170c)을 포함하도록 하여 상기 제1 영역(R1)의 제1 패드들의 배치를 위한 디자인 자유도를 향상시킬 수 있다. 이를 통해 실시 예는 상기 제1 영역(R1)에서의 상기 제1 패드들의 집적도를 더욱 향상시킬 수 있다.At this time, thefirst part 170a, thesecond part 170b, and thethird part 170c of the firstprotective layer 170 are the positions of the first pads located adjacent to the firstprotective layer 170. It can be designed based on . Through this, the embodiment allows the outer surface of theprotective layer 170 to include not only thefirst part 170a but also asecond part 170b and athird part 170c, so that the first region R1 The degree of design freedom for placement of the first pads can be improved. Through this, the embodiment can further improve the integration of the first pads in the first region R1.

한편, 도 4를 참조하면, 상기 포스트 범프(180)는 상기 제1 영역(R1) 상에 위치한 제1 패드(121) 상에 배치된다. 상기 포스트 범프(180)는 상기 제1 패드(121)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다.Meanwhile, referring to FIG. 4, thepost bump 180 is disposed on thefirst pad 121 located on the first region R1. Thepost bump 180 may have a third width W3 that is smaller than the first width W1 of thefirst pad 121.

구체적으로, 상기 포스트 범프(180)는 상기 제1 보호층(170)의 제1 개구(171)를 통해 전체적으로 오픈된 제1 패드(121) 상에 배치될 수 있다. 이를 통해, 실시 예는 제1 보호층(170)의 개구를 마스크로 사용하여 상기 포스트 범프(180)를 형성하는 것이 아닌, 별도의 드라이 필름을 마스크로 사용하여 상기 포스트 범프(180)를 형성할 수 있다. 이때, 드라이 필름은 솔더 레지스트 대비 작은 사이즈의 개구의 형성이 가능하면서 더 큰 두께를 가질 수 있다. 이를 통해 실시 예는 상기 포스트 범프(180)가 상기 제1 패드(121)보다 작은 폭을 가지도록 할 수 있다.Specifically, thepost bump 180 may be disposed on thefirst pad 121 that is entirely open through thefirst opening 171 of the firstprotective layer 170. Through this, the embodiment does not use the opening of the firstprotective layer 170 as a mask to form thepost bump 180, but uses a separate dry film as a mask to form thepost bump 180. You can. At this time, the dry film can form a smaller-sized opening and have a greater thickness than the solder resist. Through this, the embodiment can enable thepost bump 180 to have a smaller width than thefirst pad 121.

이에 더하여, 실시 예는 상기 제1 패드(121)를 전해 도금하는데 사용한 시드층을 그대로 이용하여 상기 포스트 범프(180)를 형성할 수 있다. 이를 통해, 실시 예의 제1 패드(121)와 상기 포스트 범프(180) 사이에는 상기 포스트 범프(180)를 전해도금하기 위한 시드층이 존재하지 않는다. 그리고 실시 예는 포스트 범프(180)의 전해 도금을 위한 별도의 시드층을 제거함에 따라, 상기 드라이 필름의 개구 사이즈만을 고려하여 상기 포스트 범프(180)를 형성할 수 있다. 이를 통해, 실시 예는 상기 포스트 범프(180)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)보다 작도록 할 수 있다.In addition, in the embodiment, thepost bump 180 may be formed by using the seed layer used for electrolytic plating of thefirst pad 121. Through this, there is no seed layer for electroplating thepost bump 180 between thefirst pad 121 and thepost bump 180 in the embodiment. And in the embodiment, by removing a separate seed layer for electrolytic plating of thepost bump 180, thepost bump 180 can be formed considering only the opening size of the dry film. Through this, the embodiment can make the third width W3 of thepost bump 180 smaller than the first width W1 of thefirst pad 121.

상기 포스트 범프(180)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 60% 내지 95%의 범위를 만족할 수 있다. 바람직하게, 상기 포스트 범프(180)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 65% 내지 92%의 범위를 만족할 수 있다. 상기 포스트 범프(180)의 제3 폭(W3)은 상기 제1 패드(121)의 제1 폭(W1)의 70% 내지 90%의 범위를 만족할 수 있다.The third width W3 of thepost bump 180 may satisfy a range of 60% to 95% of the first width W1 of thefirst pad 121. Preferably, the third width W3 of thepost bump 180 may satisfy a range of 65% to 92% of the first width W1 of thefirst pad 121. The third width W3 of thepost bump 180 may satisfy a range of 70% to 90% of the first width W1 of thefirst pad 121.

상기 포스트 범프(180)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 회로 기판의 방열 특성이 저하될 수 있다. 상기 포스트 범프(180)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 회로 기판 상에 제1 외부 기판을 안정적으로 배치하지 못할 수 있다. 상기 포스트 범프(180)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 60%보다 작으면, 상기 포스트 범프(180)의 높이(H1)를 일정 수준 이상으로 형성하지 못할 수 있다.If the third width W3 of thepost bump 180 is smaller than 60% of the first width W1 of thefirst pad 121, the heat dissipation characteristics of the circuit board may deteriorate. If the third width W3 of thepost bump 180 is smaller than 60% of the first width W1 of thefirst pad 121, the first external board may not be stably placed on the circuit board. there is. If the third width W3 of thepost bump 180 is smaller than 60% of the first width W1 of thefirst pad 121, the height H1 of thepost bump 180 is increased to a certain level or higher. may not be formed.

상기 포스트 범프(180)의 제3 폭(W3)이 상기 제1 패드(121)의 제1 폭(W1)의 95%보다 크면, 상기 포스트 범프(180)를 형성하는 공정에서의 공정 오차로 인해 상기 포스트 범프(180)가 상기 제1 패드(121)보다 큰 폭을 가질 수 있다. 이와 같은 경우, 이웃하는 2개의 포스트 범프(180)가 서로 연결되는 회로 쇼트 문제가 발생할 수 있다. 즉, 이웃하는 2개의 포스트 범프(180) 사이의 간격이 작아짐에 따라 전기적 신뢰성 문제가 발생할 수 있다.If the third width W3 of thepost bump 180 is greater than 95% of the first width W1 of thefirst pad 121, due to a process error in the process of forming thepost bump 180 Thepost bump 180 may have a larger width than thefirst pad 121 . In this case, a circuit short problem may occur where two neighboring post bumps 180 are connected to each other. That is, as the gap between two neighboring post bumps 180 decreases, electrical reliability problems may occur.

구체적으로, 도 5을 참조하면, 상기 포스트 범프(180)는 상기 제1 패드(121) 상에 상기 제1 패드(121)의 폭보다 작은 폭을 가지고 배치된다. 상기 포스트 범프(180)는 상기 제1 패드(121) 상에 일정 높이(H1)를 가지고 배치된다.Specifically, referring to FIG. 5 , thepost bump 180 is disposed on thefirst pad 121 with a width smaller than the width of thefirst pad 121 . Thepost bump 180 is disposed on thefirst pad 121 with a certain height H1.

상기 높이(H1)는 상기 포스트 범프(180)의 상면으로부터 하면까지의 수직 거리를 의미할 수 있다. 상기 포스트 범프(180)의 높이(H1)는 100㎛ 초과, 120㎛ 초과, 140㎛ 초과, 160㎛ 초과 또는 200㎛를 초과할 수 있다. 예를 들어, 상기 포스트 범프(180)의 높이(H1)는 100㎛ 내지 220㎛의 범위를 만족할 수 있다. 바람직하게, 상기 포스트 범프(180)의 높이(H1)는 110㎛ 내지 215㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 포스트 범프(180)의 높이는 115㎛ 내지 210㎛의 범위를 만족할 수 있다.The height H1 may refer to the vertical distance from the upper surface to the lower surface of thepost bump 180. The height H1 of thepost bump 180 may be greater than 100 μm, greater than 120 μm, greater than 140 μm, greater than 160 μm, or greater than 200 μm. For example, the height H1 of thepost bump 180 may satisfy the range of 100㎛ to 220㎛. Preferably, the height H1 of thepost bump 180 may satisfy the range of 110㎛ to 215㎛. More preferably, the height of thepost bump 180 may satisfy the range of 115㎛ to 210㎛.

상기 포스트 범프(180)의 높이(H1)가 100㎛ 미만이면, 상기 포스트 범프(180) 상에 제1 외부 기판을 안정적으로 결합하지 못할 수 있다. 상기 포스트 범프(180)의 높이(H1)가 100㎛ 미만이면, 상기 제1 외부 기판과 상기 반도체 패키지 사이의 거리가 감소하고, 이에 따라 상호 간의 신호 간섭에 의해 신호 전송 특성이 저하될 수 있다. 또한, 상기 포스트 범프(180)의 높이(H1)가 220㎛를 초과하면, 상기 포스트 범프(180)의 강성이 저하될 수 있다. 그리고 상기 포스트 범프(180)의 강성이 저하되는 경우, 상기 제1 외부 기판과의 결합 과정에서 무너짐과 같은 물리적 신뢰성 문제가 발생할 수 있다. 상기 포스트 범프(180)의 높이(H1)가 220㎛를 초과하면, 반도체 패키지의 두께 및 반도체 패키지의 두께가 증가할 수 있다.If the height H1 of thepost bump 180 is less than 100㎛, the first external substrate may not be stably coupled to thepost bump 180. If the height H1 of thepost bump 180 is less than 100 μm, the distance between the first external substrate and the semiconductor package is reduced, and thus signal transmission characteristics may be deteriorated due to mutual signal interference. Additionally, if the height H1 of thepost bump 180 exceeds 220㎛, the rigidity of thepost bump 180 may be reduced. Additionally, if the rigidity of thepost bump 180 decreases, physical reliability problems such as collapse may occur during the bonding process with the first external substrate. If the height H1 of thepost bump 180 exceeds 220㎛, the thickness of the semiconductor package and the thickness of the semiconductor package may increase.

상기 포스트 범프(180)는 단일 금속층으로 구성된다. 구체적으로, 상기 포스트 범프(180)는 화학동도금층과 같은 무전해 도금층을 포함하지 않으면서, 전해 도금층만을 포함할 수 있다.Thepost bump 180 is composed of a single metal layer. Specifically, thepost bump 180 may not include an electroless plating layer such as a chemical copper plating layer, but may include only an electrolytic plating layer.

그리고, 상기 제1 회로층(120)은 적어도 2층의 금속층으로 구성된다. 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122)는 동일한 층 구조를 가질 수 있다. 나아가, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)에 대응하는 2개의 금속층을 포함할 수 있다.And, thefirst circuit layer 120 is composed of at least two metal layers. Thefirst pad 121 and thesecond pad 122 of thefirst circuit layer 120 may have the same layer structure. Furthermore, the first throughelectrode 161 may include two metal layers corresponding to thefirst circuit layer 120.

즉, 상기 제1 회로층(120)의 제1 패드(121) 및 제2 패드(122) 각각은 제1 금속층(120-1) 및 제2 금속층(120-2)을 포함할 수 있다.That is, each of thefirst pad 121 and thesecond pad 122 of thefirst circuit layer 120 may include a first metal layer 120-1 and a second metal layer 120-2.

나아가, 상기 제1 관통 전극(161)은 상기 제1 회로층(120)의 상기 제1 금속층(120-1)에 대응하는 제3 금속층(161-1) 및 상기 제2 금속층(120-2)에 대응하는 제4 금속층(161-2)을 포함할 수 있다.Furthermore, the first throughelectrode 161 includes a third metal layer 161-1 and a second metal layer 120-2 corresponding to the first metal layer 120-1 of thefirst circuit layer 120. It may include a fourth metal layer 161-2 corresponding to .

이때, 상기 제1 금속층(120-1)과 상기 제3 금속층(161-1)은 실질적으로 1개의 층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다. 또한, 상기 제2 금속층(120-2)과 상기 제4 금속층(161-2)도 실질적으로 1개의 금속층을 의미하며, 이를 배치 위치에 따라 구분한 것일 수 있다.At this time, the first metal layer 120-1 and the third metal layer 161-1 substantially represent one layer, and may be divided according to the arrangement position. In addition, the second metal layer 120-2 and the fourth metal layer 161-2 also substantially represent one metal layer, and may be divided according to the arrangement position.

또한, 상기 제1 금속층(120-1)은 실질적으로 2개의 층일 수 있다. 상기 제1 금속층(120-1)은 구리 호일(Cu foil) 상에 제3 금속층(161-1)과 동일한 금속층을 포함하는 2개의 금속층일 수 있다.Additionally, the first metal layer 120-1 may substantially have two layers. The first metal layer 120-1 may be two metal layers including the same metal layer as the third metal layer 161-1 on copper foil (Cu foil).

또한, 상기 제1 금속층(120-1)은 구리 호일(Cu foil)의 1개의 층일 수 있다.Additionally, the first metal layer 120-1 may be one layer of copper foil (Cu foil).

이에 따라, 이하에서는 상기 제1 금속층(120-1) 및 제2 금속층(120-2)에 대해서만 설명하기로 한다.Accordingly, hereinafter, only the first metal layer 120-1 and the second metal layer 120-2 will be described.

상기 제1 회로층(120)의 제1 금속층(120-1)은 시드층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 화학동도금층일 수 있다. 상기 제1 회로층(120)의 제1 금속층(120-1)은 동박층일 수 있다. 상기 제1 회로층(120)의 상기 제1 금속층(120-1)은 상기 동박층 및 화학동 도금층을 모두 포함할 수 있다.The first metal layer 120-1 of thefirst circuit layer 120 may be a seed layer. The first metal layer 120-1 of thefirst circuit layer 120 may be a chemical copper plating layer. The first metal layer 120-1 of thefirst circuit layer 120 may be a copper foil layer. The first metal layer 120-1 of thefirst circuit layer 120 may include both the copper foil layer and the chemical copper plating layer.

상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1)을 시드층으로 전해 도금된 전해 도금층일 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 금속층(120-1) 상에 일정 두께를 가지고 형성될 수 있다. 상기 제1 회로층(120)의 제2 금속층(120-2)은 상기 제1 회로층(120)의 제1 금속층(120-1)과 동일한 금속을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 상기 제1 회로층(120)의 상기 제1 금속층(120-1) 및 제2 금속층(120-2)은 각각 구리를 포함할 수 있다.The second metal layer 120-2 of thefirst circuit layer 120 may be an electrolytic plating layer obtained by electrolytically plating the first metal layer 120-1 as a seed layer. The second metal layer 120-2 of thefirst circuit layer 120 may be formed on the first metal layer 120-1 to have a certain thickness. The second metal layer 120-2 of thefirst circuit layer 120 may include the same metal as the first metal layer 120-1 of thefirst circuit layer 120, but is not limited thereto. For example, the first metal layer 120-1 and the second metal layer 120-2 of thefirst circuit layer 120 may each include copper.

포스트 범프(180)는 상기 제1 회로층(120)의 상기 제2 금속층(120-2) 상에 상기 제1 금속층(120-1)을 시드층으로 전해 도금하여 형성될 수 있다. 예를 들어, 상기 포스트 범프(180)는 제3 금속층만을 포함할 수 있다. 그리고, 상기 제3 금속층은 상기 제1 금속층(120-1)을 시드층으로 전해 도금을 진행하여 상기 제2 금속층(120-2) 상에 일정 높이(H1)를 가지고 형성될 수 있다. 즉, 상기 제3 금속층의 하면은 상기 제2 금속층(120-2)의 상면과 직접 접촉한다. 또한, 상기 제3 금속층의 상면은 상기 제1 보호층(170)의 상면보다 높게 위치한다. 이는, 상기 포스트 범프(180)가 상기 제2 금속층(120-2)과 제3 금속층 사이에 시드층을 포함하지 않는다는 것을 의미할 수 있다.Thepost bump 180 may be formed by electroplating the first metal layer 120-1 as a seed layer on the second metal layer 120-2 of thefirst circuit layer 120. For example, thepost bump 180 may include only a third metal layer. In addition, the third metal layer may be formed with a certain height H1 on the second metal layer 120-2 by performing electrolytic plating using the first metal layer 120-1 as a seed layer. That is, the lower surface of the third metal layer directly contacts the upper surface of the second metal layer 120-2. Additionally, the top surface of the third metal layer is located higher than the top surface of the firstprotective layer 170. This may mean that thepost bump 180 does not include a seed layer between the second metal layer 120-2 and the third metal layer.

한편, 상기 포스트 범프(180)의 상면(180T)은 상기 제1 몰딩 부재(190)의 상면(190T)과 단차를 가질 수 있다.Meanwhile, theupper surface 180T of thepost bump 180 may have a level difference from theupper surface 190T of thefirst molding member 190.

예를 들어, 상기 포스트 범프(180)의 상면(180T)은 상기 제1 몰딩 부재(190)의 상면(190T)보다 제2 높이(H2)만큼 높게 위치할 수 있다. 예를 들어, 상기 포스트 범프(180)의 상면(180T)에 인접한 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 제2 높이(H2)만큼 낮게 위치할 수 있다. 이를 통해, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)로 덮이지 않을 수 있다. 예를 들어, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)와 수평으로 중첩되지 않을 수 있다.For example, theupper surface 180T of thepost bump 180 may be positioned higher than theupper surface 190T of thefirst molding member 190 by a second height H2. For example, theupper surface 190T of thefirst molding member 190 adjacent to theupper surface 180T of thepost bump 180 is lower than theupper surface 180T of thepost bump 180 by the second height H2. can be located Through this, at least a portion of the side surface of thepost bump 180 may not be covered by thefirst molding member 190. For example, at least a portion of the side surface of thepost bump 180 may not overlap thefirst molding member 190 horizontally.

나아가, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 반도체 소자(220)의 상면보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 제1 몰딩 부재(190)에 의해 상기 제1 반도체 소자(220)가 안정적으로 보호되도록 할 수 있다. 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 보호층(170)의 상면보다 높게 위치할 수 있다. 또한, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 제1 접속부(210)의 상면보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 제1 몰딩 부재(190)가 상기 제1 보호층(170), 제1 접속부(210) 및 제1 반도체 소자(220)를 전체적으로 둘러싸며 구비되도록 할 수 있다. 따라서, 실시 예는 상기 제1 반도체 소자(220)가 더욱 안정적으로 결합되도록 할 수 있고, 이에 따라 상기 제1 반도체 소자(220)의 동작 특성을 향상시킬 수 있다.Furthermore, thetop surface 190T of thefirst molding member 190 may be positioned higher than the top surface of thefirst semiconductor device 220. Through this, the embodiment can ensure that thefirst semiconductor device 220 is stably protected by thefirst molding member 190. Theupper surface 190T of thefirst molding member 190 may be positioned higher than the upper surface of the firstprotective layer 170. Additionally, theupper surface 190T of thefirst molding member 190 may be positioned higher than the upper surface of thefirst connection part 210. Through this, the embodiment can enable thefirst molding member 190 to entirely surround the firstprotective layer 170, thefirst connection portion 210, and thefirst semiconductor device 220. Accordingly, the embodiment can enable thefirst semiconductor device 220 to be coupled more stably, and thus the operating characteristics of thefirst semiconductor device 220 can be improved.

상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 구체적으로, 상기 제1 몰딩 부재(190)의 상면(190T)은 평탄하지 않을 수 있다. 예를 들어, 실시 예에 따라 상기 제1 몰딩 부재(190)의 상면(190T)은 일정 표면 거칠기를 가지며 굴곡을 가질 수 있다. 그리고 상기 포스트 범프(180)에 인접한 영역에서의 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 예를 들어, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)에 의해 덮이지 않을 수 있다. 예를 들어, 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)와 수평 방향으로 중첩되지 않을 수 있다. 따라서, 상기 포스트 범프(180)는 상기 제1 몰딩 부재(190) 상으로 돌출된 구조를 가질 수 있다.Theupper surface 190T of thefirst molding member 190 may be located lower than theupper surface 180T of thepost bump 180. Specifically, theupper surface 190T of thefirst molding member 190 may not be flat. For example, depending on the embodiment, theupper surface 190T of thefirst molding member 190 may have a certain surface roughness and may be curved. Additionally, theupper surface 190T of thefirst molding member 190 in the area adjacent to thepost bump 180 may be located lower than theupper surface 180T of thepost bump 180. For example, at least a portion of the side surface of thepost bump 180 may not be covered by thefirst molding member 190. For example, at least a portion of the side surface of thepost bump 180 may not overlap thefirst molding member 190 in the horizontal direction. Accordingly, thepost bump 180 may have a structure that protrudes onto thefirst molding member 190.

이를 통해, 상기 표면 처리층(185)은 상기 포스트 범프(180) 상에 배치되면서 상기 제1 몰딩 부재(190)로 돌출될 수 있다.Through this, thesurface treatment layer 185 may be disposed on thepost bump 180 and protrude toward thefirst molding member 190.

상기 표면 처리층(185)은 상기 포스트 범프(180)의 상면을 덮을 수 있다. 또한, 상기 표면 처리층(185)은 상기 포스트 범프(180)의 측면의 적어도 일부를 덮을 수 있다. 상기 표면 처리층(185)은 상기 포스트 범프(180) 상에 제3 높이(H3)를 가지고 배치될 수 있다. 이때, 상기 제3 높이(H3)는 상기 표면 처리층(185)의 제1 부분의 두께를 의미할 수 있다. 예를 들어, 상기 제3 높이(H3)은 상기 포스트 범프(180)와 수직으로 중첩된 영역에서의 상기 표면 처리층(185)의 두께를 의미할 수 있다. 예를 들어, 상기 제3 높이(H3)는 상기 포스트 범프(180)의 상면(180T)에서 상기 표면 처리층(185)의 상면 사이의 수직 거리를 의미할 수 있다.Thesurface treatment layer 185 may cover the upper surface of thepost bump 180. Additionally, thesurface treatment layer 185 may cover at least a portion of the side surface of thepost bump 180. Thesurface treatment layer 185 may be disposed on thepost bump 180 with a third height H3. At this time, the third height H3 may mean the thickness of the first portion of thesurface treatment layer 185. For example, the third height H3 may mean the thickness of thesurface treatment layer 185 in a region that vertically overlaps thepost bump 180. For example, the third height H3 may mean the vertical distance between thetop surface 180T of thepost bump 180 and the top surface of thesurface treatment layer 185.

한편, 상기 제3 높이(H3)는 상기 표면 처리층(185)에 대응하는 표면 처리방식에 따라 다를 수 있다.Meanwhile, the third height H3 may vary depending on the surface treatment method corresponding to thesurface treatment layer 185.

다만, 상기 제3 높이(H3)는 상기 제2 높이(H2)보다 클 수 있다. 바람직하게, 상기 포스트 범프(180)의 상면(190T)으로부터 상기 제1 몰딩 부재(190)의 상면(190T) 사이의 수직 거리는 상기 포스트 범프(180)의 상면(180T)으로부터 상기 표면 처리층(185)의 상면 사이의 수직 거리보다 작을 수 있다.However, the third height (H3) may be greater than the second height (H2). Preferably, the vertical distance between theupper surface 190T of thepost bump 180 and theupper surface 190T of thefirst molding member 190 is thesurface treatment layer 185 from theupper surface 180T of the post bump 180. ) may be smaller than the vertical distance between the upper surfaces of

예를 들어, 상기 제2 높이(H2)는 상기 제3 높이(H3)의 50% 내지 90%의 범위를 만족할 수 있다. 예를 들어, 상기 제2 높이(H2)는 상기 제3 높이(H3)의 55% 내지 85%의 범위를 만족할 수 있다.For example, the second height H2 may satisfy a range of 50% to 90% of the third height H3. For example, the second height H2 may satisfy a range of 55% to 85% of the third height H3.

상기 제2 높이(H2)가 상기 제3 높이(H3)의 50% 미만이면, 상기 제2 높이(H2)에 의해 나타나는 접속부와 상기 표면 처리층(185) 사이의 결합 강도 상승 효과가 미비할 수 있다. 상기 제2 높이(H2)가 상기 제3 높이(H3)의 90%를 초과하면, 상기 포스트 범프(180)를 그라인딩하는 공정 시간이 증가하거나, 복수의 포스트 범프(180) 사이의 그라인딩 편차가 발생할 수 있다. 그리고 상기 그라인딩 편차가 발생하는 경우, 복수의 포스트 범프(180) 사이의 높이 편차가 발생할 수 있다. 이 경우, 상기 복수의 포스트 범프(180) 상에 메인 보드가 안정적으로 결합되지 못할 수 있고, 이에 따라 전자 디바이스가 안정적으로 동작하지 못할 수 있다.If the second height (H2) is less than 50% of the third height (H3), the effect of increasing the bond strength between the connection part and thesurface treatment layer 185 indicated by the second height (H2) may be insignificant. there is. If the second height H2 exceeds 90% of the third height H3, the process time for grinding thepost bump 180 may increase, or grinding deviation between the plurality of post bumps 180 may occur. You can. And when the grinding deviation occurs, height deviation between the plurality of post bumps 180 may occur. In this case, the main board may not be stably coupled to the plurality of post bumps 180, and accordingly, the electronic device may not operate stably.

실시 예는 상기 제1 몰딩 부재(190)의 상면(190T)과 상기 포스트 범프(180)의 상면(180T)이 단차를 가지도록 할 수 있다. 바람직하게, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 상면(180T)보다 낮게 위치할 수 있다. 이를 통해 상기 포스트 범프(180)의 측면의 적어도 일부는 상기 제1 몰딩 부재(190)와 접촉하지 않을 수 있다. 또한, 상기 표면 처리층(185)은 상기 제1 몰딩 부재(190)와 접촉하지 않는 상기 포스트 범프(180)의 측면의 적어도 일부를 둘러싸며 구비될 수 있다. 이를 통해, 실시 예는 복수의 포스트 범프(180) 사이의 높이 편차를 최소화하면서 상기 포스트 범프(180)와 상기 표면 처리층(185) 사이의 접촉 면적, 나아가 상기 표면 처리층(185)과 전도성 접속부(예를 들어, 메인 보드와 결합되는 접속부)와의 접촉 면적을 증가시킬 수 있다. 이를 통해 실시 예는 상기 포스트 범프(180)와 표면 처리층(185) 사이의 밀착력, 및 상기 표면 처리층(185)과 전도성 접속부 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 포스트 범프(180) 상에 메인 보드가 안정적으로 결합되도록 할 수 있다.In an embodiment, theupper surface 190T of thefirst molding member 190 and theupper surface 180T of thepost bump 180 may have a step. Preferably, theupper surface 190T of thefirst molding member 190 may be located lower than theupper surface 180T of thepost bump 180. Through this, at least a portion of the side surface of thepost bump 180 may not contact thefirst molding member 190. Additionally, thesurface treatment layer 185 may be provided to surround at least a portion of the side surface of thepost bump 180 that is not in contact with thefirst molding member 190. Through this, the embodiment minimizes the height difference between the plurality of post bumps 180 and increases the contact area between thepost bump 180 and thesurface treatment layer 185, and further, thesurface treatment layer 185 and the conductive connection part. The contact area with (for example, a connection part coupled to the main board) can be increased. Through this, the embodiment can improve the adhesion between thepost bump 180 and thesurface treatment layer 185, and the adhesion between thesurface treatment layer 185 and the conductive connection part, and further improve the adhesion between thepost bump 180 and thesurface treatment layer 185. It is possible to ensure that the main board is stably connected.

도 6은 제2 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이고, 도 7은 제3 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이며, 도 8은 제4 실시 예에 따른 도 1의 일부 영역을 확대한 확대도이다.FIG. 6 is an enlarged view of a partial area of FIG. 1 according to the second embodiment, FIG. 7 is an enlarged view of a partial area of FIG. 1 according to the third embodiment, and FIG. 8 is an enlarged view of a partial area of FIG. 1 according to the fourth embodiment. This is an enlarged view of some areas of Figure 1.

도 7을 참조하면, 실시 예의 제1 몰딩 부재(190)의 상면(190T)은 단차를 가질 수 있다. 예를 들어, 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)의 멀어질수록 높이가 변화할 수 있다.Referring to FIG. 7, theupper surface 190T of thefirst molding member 190 of the embodiment may have a step. For example, the height of theupper surface 190T of thefirst molding member 190 may change as thepost bump 180 moves away.

바람직하게, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)로부터 멀어질수록 높이가 낮아질 수 있다. 예를 들어, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)에 인접한 영역에서 가장 큰 높이를 가질 수 있다.Preferably, the height of theupper surface 190T of thefirst molding member 190 may decrease as the distance from thepost bump 180 increases. For example, theupper surface 190T of thefirst molding member 190 may have the greatest height in an area adjacent to thepost bump 180.

상기 제1 몰딩 부재(190)의 상면(190T)은 곡면일 수 있다. 예를 들어, 상기 제1 몰딩 부재(190)의 상면(190T)은 상기 포스트 범프(180)로부터 멀어질수록 높이가 작아지는 특정 곡률 반경의 곡면일 수 있다.Theupper surface 190T of thefirst molding member 190 may be curved. For example, theupper surface 190T of thefirst molding member 190 may be a curved surface with a specific radius of curvature whose height decreases as the distance from thepost bump 180 increases.

실시 예는 상기 제1 몰딩 부재(190)의 상면(190T)이 곡면을 가지도록 하고, 이에 따라 열적 스트레스에 의한 신뢰성 문제를 해결하도록 한다.In the embodiment, theupper surface 190T of thefirst molding member 190 has a curved surface, thereby solving the reliability problem caused by thermal stress.

구체적으로, 제1 몰딩 부재(190)의 상면(190T)이 곡면을 가지는 경우, 평면일 경우 대비 상면의 길이가 증가할 수 있다. 이에 따라, 상기 제1 몰딩 부재(190)가 열적 스트레스에 의해 팽창되는 경우, 상기 제1 몰딩 부재(190)의 상면(190T)이 곡면을 가짐에 따라 상기 팽창에 크게 영향을 받지 않을 수 있고, 나아가 상기 제1 몰딩 부재(190)에 작용하는 응력을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 열적 스트레스에 의해 상기 포스트 범프(180)에 충격이 발생하는 것을 방지할 수 있고, 나아가 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.Specifically, when theupper surface 190T of thefirst molding member 190 has a curved surface, the length of the upper surface may increase compared to when it is flat. Accordingly, when thefirst molding member 190 expands due to thermal stress, theupper surface 190T of thefirst molding member 190 has a curved surface and may not be greatly affected by the expansion. Furthermore, the stress acting on thefirst molding member 190 can be distributed. Through this, the embodiment can prevent shock from occurring on thepost bump 180 due to the thermal stress, and further improve the physical and electrical reliability of the semiconductor package.

한편, 도 7 및 도 8을 참조하면, 실시 예의 포스트 범프(180) 및 제1 몰딩 부재(190) 중 적어도 하나에는 크레비스가 구비될 수 있다. 상기 크레비스는 상기 제1 몰딩 부재(190) 및/또는 상기 포스트 범프(180)의 측면의 일부가 수직 방향으로 패인 부분을 의미할 수 있다.Meanwhile, referring to FIGS. 7 and 8 , at least one of thepost bump 180 and thefirst molding member 190 of the embodiment may be provided with a crevice. The crevice may refer to a portion of a side surface of thefirst molding member 190 and/or thepost bump 180 that is depressed in the vertical direction.

예를 들어, 도 7을 참조하면, 포스트 범프(180)는 크레비스를 구비할 수 있다. 예를 들어, 상기 포스트 범프(180)는 상기 제1 몰딩 부재(190)와 수평으로 중첩되면서 상기 제1 몰딩 부재(190)와 접촉하지 않는 부분을 포함할 수 있다.For example, referring to FIG. 7 , thepost bump 180 may have a crevice. For example, thepost bump 180 may overlap thefirst molding member 190 horizontally and include a portion that does not contact thefirst molding member 190 .

예를 들어, 포스트 범프(180)는 상기 제1 몰딩 부재(190)와 수평 방향으로 중첩되면서 상기 제1 몰딩 부재(190)와 접촉하지 않는 제1 측면(180S1)을 포함할 수 있다. 예를 들어, 상기 크레비스는 상기 포스트 범프(180)의 제1 측면(180S1)에 구비될 수 있다. 구체적으로, 실시 예는 상기 포스트 범프(180)에 표면 처리층(185)을 형성하는 공정에서 상기 포스트 범프(180)에 존재하는 잔해물을 제거하기 위한 전처리 공정을 진행할 수 있다. 상기 크레비스는 상기 전처리 공정에서 상기 포스트 범프(180)의 측면의 적어도 일부가 제거됨에 따라 상기 포스트 범프(180)의 상기 제1 측면(180S1)에 구비될 수 있다. 그리고, 제1 측면(180S1)은 상기 표면 처리층(185)으로 덮일 수 있다.For example, thepost bump 180 may include a first side 180S1 that overlaps thefirst molding member 190 in the horizontal direction and does not contact thefirst molding member 190. For example, the crevice may be provided on the first side 180S1 of thepost bump 180. Specifically, in the embodiment, a pretreatment process to remove debris present in thepost bump 180 may be performed in the process of forming thesurface treatment layer 185 on thepost bump 180. The crevice may be provided on the first side 180S1 of thepost bump 180 as at least a portion of the side surface of thepost bump 180 is removed in the pretreatment process. And, the first side 180S1 may be covered with thesurface treatment layer 185.

예를 들어, 상기 포스트 범프(180)의 제1 측면(180S1)과 상기 제1 몰딩 부재(190) 사이에는 크레비스가 구비될 수 있고, 상기 표면 처리층(185)은 상기 크레비스를 채울 수 있다.For example, a crevice may be provided between the first side 180S1 of thepost bump 180 and thefirst molding member 190, and thesurface treatment layer 185 may fill the crevice.

따라서, 상기 표면 처리층(185)의 적어도 일부는 상기 제1 몰딩 부재(190)와 상면(190T)보다 낮게 위치할 수 있다. 상기 크레비스는 상기 표면 처리층(185)과 상기 포스트 범프(180) 사이의 접촉 면적을 증가시킬 수 있고, 이를 통해 상기 표면 처리층(185)과 상기 포스트 범프(180) 사이의 결합 강도를 향상시킬 수 있다.Accordingly, at least a portion of thesurface treatment layer 185 may be located lower than thefirst molding member 190 and theupper surface 190T. The crevice may increase the contact area between thesurface treatment layer 185 and thepost bump 180, thereby improving the bonding strength between thesurface treatment layer 185 and thepost bump 180. You can.

또한, 상기 포스트 범프(180)는 상기 제1 측면(180S1)과 상면(180T) 사이에 구비되면서 상기 제1 몰딩 부재(190)와 수평 방향으로 중첩되지 않는 제2 측면(180S2)을 더 포함할 수 있다.In addition, thepost bump 180 may further include a second side 180S2 that is provided between the first side 180S1 and theupper surface 180T and does not overlap thefirst molding member 190 in the horizontal direction. You can.

한편, 상기 포스트 범프(180)는 드라이 필름에 구비된 오픈 영역을 채우며 형성될 수 있다. 상기 포스트 범프(180)는 상기 오픈 영역의 형상에 따라 다양한 형상을 가질 수 있다. 예를 들어, 포스트 범프(180)의 수직 단면 형상은 상면(180T)의 폭이 하면(180B)의 폭보다 큰 사다리꼴 형상을 가질 수 있다. 이 경우, 상기 제1 몰딩 부재(190)를 통해 덮이는 상기 포스트 범프(180)의 제3측면의 경사는 상기 포스트 범프(180)의 제1 측면(180S1) 및 제2 측면(190T)의 각각의 경사와 다를 수 있다.Meanwhile, thepost bump 180 may be formed to fill an open area provided in the dry film. Thepost bump 180 may have various shapes depending on the shape of the open area. For example, the vertical cross-sectional shape of thepost bump 180 may have a trapezoidal shape in which the width of theupper surface 180T is greater than the width of thelower surface 180B. In this case, the inclination of the third side of thepost bump 180 covered by thefirst molding member 190 is that of the first side 180S1 and thesecond side 190T of thepost bump 180. It may be different for each slope.

한편, 도 8을 참조하면, 실시 예의 크레비스는 상기 제1 몰딩 부재(190)에 구비될 수 있다. 예를 들어, 도 7에서는 상기 포스트 범프(180)의 측부의 적어도 일부를 에칭으로 제거하고, 이를 통해 상기 포스트 범프(180)가 크레비스를 구비하도록 하였다.Meanwhile, referring to FIG. 8, the crevice of the embodiment may be provided in thefirst molding member 190. For example, in Figure 7, at least a portion of the side of thepost bump 180 is removed by etching, and through this, thepost bump 180 is provided with a crevice.

이와 다르게, 실시 예의 크레비스는 상기 포스트 범프(180)의 측면을 감싸는 상기 제1 몰딩 부재(190)의 일부 영역을 플라즈마 처리 등을 하여 제거할 수 있다. 이를 통해 상기 크레비스는 상기 제1 몰딩 부재(190)에 구비될 수 있다. 그리고 상기 제1 몰딩 부재(190)는 상기 포스트 범프(180)의 제1 측면(180S1)과 수평으로 중첩되면서 상기 포스트 범프(180)와 접촉하지 않는 측면(190S)을 포함할 수 있다.Differently, the crevice of the embodiment may remove a partial area of thefirst molding member 190 surrounding the side of thepost bump 180 by plasma treatment or the like. Through this, the crevice can be provided on thefirst molding member 190. Additionally, thefirst molding member 190 may include aside surface 190S that horizontally overlaps the first side surface 180S1 of thepost bump 180 and does not contact thepost bump 180.

도 9는 제1 실시 예에 따른 전자 디바이스를 나타낸 도면이다.Figure 9 is a diagram showing an electronic device according to the first embodiment.

도 9를 참조하면, 실시 예의 전자 디바이스는 도 1의 회로 기판 상에 배치된 제1 외부 기판(320)을 포함할 수 있다. 상기 제1 외부 기판(320)은 전자 디바이스의 메인 보드일 수 있으나, 이에 한정되지는 않는다.Referring to FIG. 9 , the electronic device of the embodiment may include a firstexternal substrate 320 disposed on the circuit board of FIG. 1 . The firstexternal substrate 320 may be a main board of an electronic device, but is not limited thereto.

상기 반도체 패키지의 상기 표면 처리층(185) 상에는 제3 접속부(310)가 구비될 수 있다. 또한, 상기 제3 접속부(310) 상에는 제1 외부 기판(320)의 단자 패드(325)가 배치될 수 있다. 이를 통해 실시 예는 상기 제1 외부 기판(320)과 반도체 패키지 사이를 안정적으로 결합시킬 수 있다.Athird connection portion 310 may be provided on thesurface treatment layer 185 of the semiconductor package. Additionally, theterminal pad 325 of the firstexternal substrate 320 may be disposed on thethird connection part 310. Through this, the embodiment can stably couple the firstexternal substrate 320 and the semiconductor package.

도 10은 제2 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 11은 제2 실시 예에 따른 전자 디바이스를 나타낸 단면도이다.FIG. 10 is a cross-sectional view showing a semiconductor package according to a second embodiment, and FIG. 11 is a cross-sectional view showing an electronic device according to a second embodiment.

도 10을 참조하면, 실시 예는 반도체 패키지의 상부 및 하부에 각각 구비된 포스트 범프를 포함할 수 있다.Referring to FIG. 10, the embodiment may include post bumps provided on the top and bottom of the semiconductor package, respectively.

예를 들어, 이전 실시 예에서의 반도체 패키지는 제1 패드(121) 상에 배치된 포스트 범프(180)를 포함하였다.For example, the semiconductor package in the previous embodiment included apost bump 180 disposed on thefirst pad 121.

제2 실시 예에 따르면, 상기 제2 회로층(130)의 제3 패드 하에 배치된 제2 포스트 범프(250)를 더 포함할 수 있다. 상기 제2 포스트 범프(250)는 상기 제1 포스트 범프(180)에 대응하는 구조를 가질 수 있다. 상기 제1 포스트 범프(180)에 대해 이전 실시 예에서 이미 설명하였으므로, 이의 설명은 생략하기로 한다. 또한, 제2 포스트 범프(250)의 측면의 적어도 일부 및 하면에는 제2 표면 처리층(255)이 배치될 수 있다. 이 경우, 실시 예의 반도체 패키지는 PoP 구조에 적용될 수 있다.According to the second embodiment, it may further include asecond post bump 250 disposed under the third pad of thesecond circuit layer 130. Thesecond post bump 250 may have a structure corresponding to thefirst post bump 180. Since thefirst post bump 180 has already been described in the previous embodiment, its description will be omitted. Additionally, a secondsurface treatment layer 255 may be disposed on at least a portion of the side surface and the bottom surface of thesecond post bump 250. In this case, the semiconductor package of the embodiment may be applied to the PoP structure.

예를 들어, 도 11을 참조하면, 전자 디바이스는 제1 실시 예의 반도체 패키지에 추가로 배치된 제2 외부 기판(340)을 더 포함할 수 있다.For example, referring to FIG. 11 , the electronic device may further include a secondexternal substrate 340 disposed in addition to the semiconductor package of the first embodiment.

이를 위해, 제2 포스트 범프(250)의 하면에는 제2 표면 처리층(255)이 구비될 수 있고, 상기 제2 표면 처리층 하에는 제4 접속부(330)가 구비될 수 있다.To this end, a secondsurface treatment layer 255 may be provided on the lower surface of thesecond post bump 250, and afourth connection portion 330 may be provided under the second surface treatment layer.

또한, 상기 제4 접속부 하에는 제2 외부 기판(340)이 전기적으로 결합될 수 있다. 상기 제2 외부 기판(340)은 메모리 패키지일 수 있다. 이를 위해, 상기 제2 외부 기판(340)은 메모리 기판(341), 단자 패드(342), 상기 메모리 기판(341)에 부착된 메모리 소자(343) 및 상기 메모리 기판(341)과 상기 메모리 소자(341) 사이를 연결하는 연결 부재(344)를 포함할 수 있다.Additionally, a secondexternal substrate 340 may be electrically coupled under the fourth connection part. The secondexternal substrate 340 may be a memory package. To this end, the secondexternal substrate 340 includes amemory substrate 341, aterminal pad 342, amemory element 343 attached to thememory substrate 341, and thememory substrate 341 and the memory element ( 341) may include a connectingmember 344 connecting them.

다만, 실시 예는 이에 한정되지 않으며, 상기 제2 외부 기판(340)은 상기 메모리 패키지와 상기 제2 포스트 범프(250) 사이에 배치되는 인터포저일 수 있다.However, the embodiment is not limited to this, and the secondexternal substrate 340 may be an interposer disposed between the memory package and thesecond post bump 250.

실시 예의 반도체 패키지는 제1 절연층 상에 배치된 제1 패드 및 제2 패드를 포함할 수 있다. 또한, 상기 제1 패드 상에는 포스트 범프가 배치될 수 있고, 제2 패드 상에는 접속부를 통해 제1 반도체 소자가 전기적으로 결합될 수 있다. 또한, 상기 제1 절연층 상에는 상기 포스트 범프 및 제1 반도체 소자를 몰딩하며 제1 몰딩 부재가 구비될 수 있다.The semiconductor package of the embodiment may include a first pad and a second pad disposed on a first insulating layer. Additionally, a post bump may be disposed on the first pad, and the first semiconductor device may be electrically coupled to the second pad through a connection portion. Additionally, a first molding member may be provided on the first insulating layer to mold the post bump and the first semiconductor device.

상기 제1 몰딩 부재는 상기 접속부 및 상기 제1 반도체 소자보다 높게 위치할 수 있다. 이를 통해, 실시 예는 상기 접속부와 상기 제1 반도체 소자가 상기 제2 패드 상에 안정적으로 결합되도록 할 수 있고, 이를 통해 상기 제1 반도체 소자의 동작 특성을 향상시킬 수 있다.The first molding member may be positioned higher than the connection portion and the first semiconductor device. Through this, the embodiment can ensure that the connection part and the first semiconductor device are stably coupled to the second pad, and through this, the operating characteristics of the first semiconductor device can be improved.

또한, 실시 예의 상기 제1 몰딩 부재의 상면과 상기 포스트 범프의 상면은 단차를 가질 수 있다. 바람직하게 제1 몰딩 부재의 상면은 포스트 범프의 상면보다 낮게 위치할 수 있다. 이를 통해 상기 포스트 범프의 측면의 적어도 일부는 상기 제1 몰딩 부재와 접촉하지 않을 수 있다. 또한, 상기 표면 처리층은 상기 제1 몰딩 부재와 접촉하지 않는 상기 포스트 범프의 측면의 적어도 일부를 둘러싸며 구비될 수 있다. 이를 통해, 실시 예는 복수의 포스트 범프 사이의 높이 편차를 최소화하면서 상기 포스트 범프와 상기 표면 처리층 사이의 접촉 면적, 나아가 상기 표면 처리층과 전도성 접속부(예를 들어, 메인 보드와 결합되는 접속부)와의 접촉 면적을 증가시킬 수 있다. 이를 통해 실시 예는 상기 포스트 범프와 표면 처리층 사이의 밀착력, 및 상기 표면 처리층과 전도성 접속부 사이의 밀착력을 향상시킬 수 있고, 나아가 상기 포스트 범프 상에 메인 보드가 안정적으로 결합되도록 할 수 있다.Additionally, in the embodiment, the upper surface of the first molding member and the upper surface of the post bump may have a step. Preferably, the upper surface of the first molding member may be located lower than the upper surface of the post bump. Through this, at least a portion of the side surface of the post bump may not contact the first molding member. Additionally, the surface treatment layer may be provided to surround at least a portion of a side surface of the post bump that is not in contact with the first molding member. Through this, the embodiment minimizes the height difference between the plurality of post bumps and increases the contact area between the post bump and the surface treatment layer, and further, the surface treatment layer and the conductive connection portion (for example, the connection portion coupled to the main board). The contact area can be increased. Through this, the embodiment can improve the adhesion between the post bump and the surface treatment layer and the adhesion between the surface treatment layer and the conductive connection part, and further enable the main board to be stably coupled to the post bump.

상기 제1 몰딩 부재의 상면은 곡면일 수 있다. 예를 들어, 상기 제1 몰딩 부재의 상면은 상기 포스트 범프로부터 멀어질수록 높이가 작아지는 특정 곡률 반경의 곡면일 수 있다. 실시 예는 상기 제1 몰딩 부재의 상면이 곡면을 가지도록 하고, 이에 따라 열적 스트레스에 의한 신뢰성 문제를 해결하도록 한다.The upper surface of the first molding member may be curved. For example, the upper surface of the first molding member may be a curved surface with a specific radius of curvature whose height decreases as the distance from the post bump increases. The embodiment allows the upper surface of the first molding member to have a curved surface, thereby solving the reliability problem caused by thermal stress.

구체적으로, 제1 몰딩 부재의 상면이 곡면을 가지는 경우, 평면일 경우 대비 상면의 길이가 증가할 수 있다. 이에 따라, 상기 제1 몰딩 부재가 열적 스트레스에 의해 팽창되는 경우, 상기 제1 몰딩 부재의 상면이 곡면을 가짐에 따라 상기 팽창에 크게 영향을 받지 않을 수 있고, 나아가 상기 제1 몰딩 부재에 작용하는 응력을 분산시킬 수 있다. 이를 통해, 실시 예는 상기 열적 스트레스에 의해 상기 포스트 범프에 충격이 발생하는 것을 방지할 수 있고, 나아가 반도체 패키지의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.Specifically, when the upper surface of the first molding member has a curved surface, the length of the upper surface may increase compared to when it is flat. Accordingly, when the first molding member is expanded due to thermal stress, the upper surface of the first molding member has a curved surface, so it may not be greatly affected by the expansion, and further, the force acting on the first molding member Stress can be distributed. Through this, the embodiment can prevent shock from occurring on the post bump due to the thermal stress and further improve the physical and electrical reliability of the semiconductor package.

또한, 포스트 범프 및 제1 몰딩 부재 중 적어도 하나에는 크레비스를 구비할 수 있다. 이를 통해, 포스트 범프는 상기 제1 몰딩 부재와 수평으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 부분을 포함할 수 있다.Additionally, at least one of the post bump and the first molding member may be provided with a crevice. Through this, the post bump may include a portion that overlaps the first molding member horizontally and does not contact the first molding member.

예를 들어, 포스트 범프는 상기 제1 몰딩 부재와 수평 방향으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 제1 측면을 포함할 수 있다. 구체적으로, 실시 예는 상기 포스트 범프에 표면 처리층을 형성하는 공정에서 상기 포스트 범프에 존재하는 잔해물을 제거하기 위한 전처리 공정을 진행할 수 있다. 상기 크레비스는 상기 전처리 공정에서 상기 포스트 범프의 측면의 적어도 일부 및/또는 제1 몰딩 부재의 일부가 제거됨에 따라 구비될 수 있다. 상기 크레비스는 상기 표면 처리층으로 덮일 수 있다.For example, the post bump may include a first side that overlaps the first molding member in a horizontal direction and does not contact the first molding member. Specifically, the embodiment may perform a pretreatment process to remove debris present in the post bump during the process of forming a surface treatment layer on the post bump. The crevice may be provided by removing at least a portion of the side surface of the post bump and/or a portion of the first molding member in the pretreatment process. The crevice may be covered with the surface treatment layer.

예를 들어, 상기 포스트 범프의 제1 측면과 상기 제1 몰딩 부재의 측면 사이에는 크레비스가 구비될 수 있고, 상기 표면 처리층은 상기 크레비스를 채울 수 있다.For example, a crevice may be provided between the first side of the post bump and the side of the first molding member, and the surface treatment layer may fill the crevice.

따라서, 상기 표면 처리층의 적어도 일부는 상기 제1 몰딩 부재의 상면보다 낮게 위치할 수 있다. 상기 크레비스는 상기 표면 처리층과 상기 포스트 범프 사이의 접촉 면적을 증가시킬 수 있고, 이를 통해 상기 표면 처리층과 상기 포스트 범프 사이의 결합 강도를 향상시킬 수 있다.Accordingly, at least a portion of the surface treatment layer may be located lower than the upper surface of the first molding member. The crevice may increase the contact area between the surface treatment layer and the post bump, thereby improving the bonding strength between the surface treatment layer and the post bump.

- 회로 기판의 제조 방법 -- Manufacturing method of circuit board -

도 12 내지 27은 도 2에 도시된 제1 실시 예의 회로 기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.FIGS. 12 to 27 are diagrams for explaining the manufacturing method of the circuit board of the first embodiment shown in FIG. 2 in process order.

또한, 이하에서는 회로 기판에서, 제1 절연층(111)을 중심으로 이의 상측에 제1 회로층(120), 제1 보호층(170) 및 포스트 범프(180)를 형성하는 공정을 중심으로 설명한다.In addition, the following description will focus on the process of forming thefirst circuit layer 120, the firstprotective layer 170, and thepost bump 180 on the upper side of the first insulatinglayer 111 in the circuit board. do.

도 12를 참조하면, 실시 예는 제1 절연층(111)을 준비한다. 바람직하게, 상기 제1 절연층(111)을 준비하는 단계는 상기 제3 절연층(113) 상에 제3 회로층(140)이 배치된 상태에서, 상기 제3 절연층(113) 상에 상기 제1 절연층(111)을 적층하는 공정을 의미할 수 있다. 다음으로, 실시 예는 상기 제1 절연층(111) 상에 제1 금속층(120-1)을 형성할 수 있다. 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 배치된 동박층을 의미할 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 제1 절연층(111) 상에 무전해 도금을 진행하여 형성한 무전해 도금층일 수 있다. 예를 들어, 상기 제1 금속층(120-1)은 화학동도금층일 수 있다. 이와 다르게, 상기 제1 금속층(120-1)은 상기 동박층 및 상기 화학동도금층을 모두 포함할 수 있다.Referring to FIG. 12, in the embodiment, the first insulatinglayer 111 is prepared. Preferably, the step of preparing the first insulatinglayer 111 includes the third circuit layer 140 being disposed on the third insulatinglayer 113. This may refer to a process of stacking the first insulatinglayer 111. Next, in the embodiment, the first metal layer 120-1 may be formed on the first insulatinglayer 111. The first metal layer 120-1 may refer to a copper foil layer disposed on the first insulatinglayer 111. Alternatively, the first metal layer 120-1 may be an electroless plating layer formed by performing electroless plating on the first insulatinglayer 111. For example, the first metal layer 120-1 may be a chemical copper plating layer. Alternatively, the first metal layer 120-1 may include both the copper foil layer and the chemical copper plating layer.

이때, 실시 예의 반도체 패키지는 스트립 단위 또는 판넬 단위로 제조될 수 있다. 즉, 스트립은 복수의 회로 기판을 포함하며, 판넬은 복수의 스트립을 포함한다.At this time, the semiconductor package of the embodiment may be manufactured in strip units or panel units. That is, the strip includes a plurality of circuit boards, and the panel includes a plurality of strips.

이에 따라, 상기 제1 절연층(111)은 복수의 영역으로 구분될 수 있다. 예를 들어, 상기 제1 절연층(111)은 회로 기판 영역에 대응하는 복수의 유효 영역(AR)과, 상기 복수의 유효 영역(AR)들 사이에 배치되는 더미 영역(DR)을 포함한다. 그리고, 최종적으로 상기 유효 영역(AR)과 더미 영역(DR) 사이의 라인을 소잉 라인으로 하여 소잉을 진행하는 것에 의해 복수의 회로 기판을 분리시킬 수 있다. 그리고, 상기 유효 영역(AR)은 상기 설명한 바와 같이 반도체 패키지의 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 상기 반도체 패키지의 상기 제1 영역(R1)은 상기 더미 영역(DR)에 인접한 영역을 의미할 수 있다.Accordingly, the first insulatinglayer 111 may be divided into a plurality of regions. For example, the first insulatinglayer 111 includes a plurality of effective areas AR corresponding to the circuit board area and a dummy area DR disposed between the plurality of effective areas AR. And finally, the plurality of circuit boards can be separated by performing sawing using the line between the effective area AR and the dummy area DR as a sawing line. Additionally, the effective area AR may include the first area R1 and the second area R2 of the semiconductor package, as described above. The first region R1 of the semiconductor package may refer to an area adjacent to the dummy region DR.

다음으로, 도 13을 참조하면, 실시 예는 상기 제1 금속층(120-1) 상에 제1 마스크(M1)를 형성한다. 상기 제1 마스크(M1)는 상기 유효 영역(AR) 및 상기 더미 영역(DR) 상에 배치될 수 있다. 이때, 상기 제1 마스크(M1)는 상기 유효 영역(AR) 상에 구비되고, 제1 회로층(120)이 형성될 영역을 오픈하는 오픈 영역(OR1)을 포함할 수 있다.Next, referring to FIG. 13, in the embodiment, a first mask M1 is formed on the first metal layer 120-1. The first mask M1 may be disposed on the effective area AR and the dummy area DR. At this time, the first mask M1 is provided on the effective area AR and may include an open area OR1 that opens an area where thefirst circuit layer 120 will be formed.

다음으로, 도 14를 참조하면, 실시 예는 상기 제1 금속층(120-1)을 시드층으로 상기 제1 마스크(M1)의 오픈 영역(OR1)을 채우는 제2 금속층(120-2)을 형성한다.Next, referring to FIG. 14, in the embodiment, the second metal layer 120-2 is formed to fill the open area OR1 of the first mask M1 using the first metal layer 120-1 as a seed layer. do.

다음으로, 도 15를 참조하면, 실시 예는 상기 제1 마스크(M1)를 제거하는 공정을 진행할 수 있다.Next, referring to FIG. 15, the embodiment may proceed with a process of removing the first mask M1.

다음으로, 도 16을 참조하면, 실시 예는 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다. 상기 제2 마스크(M2)는 오픈 영역(OR2)을 포함할 수 있다. 상기 제2 마스크(M2)의 오픈 영역(OR2)은 상기 유효 영역(AR)의 상기 제2 영역(R2)과 수직으로 중첩된 제1 금속층(120-1) 및 제2 금속층(120-2)과 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 마스크(M2)는 상기 유효 영역(AR)의 상기 제1 영역(R1)에 배치된 제1 금속층(120-1) 및 제2 금속층(120-2)을 덮을 수 있다. 또한, 상기 제2 마스크(M2)는 상기 더미 영역(DR)에 배치된 상기 제1 금속층(120-1)을 덮을 수 있다. 그리고, 상기 제2 마스크(M2)를 통해 덮인 상기 제1 영역(R1)의 제1 금속층(120-1)과 상기 더미 영역(DR)의 제1 금속층(120-1)은 추후 포스트 범프(180)를 전해 도금하기 위한 시드층으로 이용될 수 있다.Next, referring to FIG. 16, the embodiment may proceed with a process of forming the second mask M2. The second mask M2 may include an open area OR2. The open area OR2 of the second mask M2 includes a first metal layer 120-1 and a second metal layer 120-2 that vertically overlap the second area R2 of the effective area AR. can be vertically overlapped. For example, the second mask M2 may cover the first metal layer 120-1 and the second metal layer 120-2 disposed in the first region R1 of the effective area AR. . Additionally, the second mask M2 may cover the first metal layer 120-1 disposed in the dummy region DR. In addition, the first metal layer 120-1 of the first region R1 and the first metal layer 120-1 of the dummy region DR covered through the second mask M2 will later be formed into a post bump 180. ) can be used as a seed layer for electroplating.

다음으로, 도 17을 참조하면, 실시 예는 상기 제2 마스크(M2)의 오픈 영역(OR2)을 통해 노출된 제1 금속층(120-1)을 에칭으로 제거하는 공정을 진행할 수 있다. 구체적으로, 실시 예는 상기 제2 영역(R2)에 배치된 제1 금속층(120-1) 중 상기 제2 금속층(120-2)과 수직으로 중첩되지 않는 부분을 에칭으로 제거할 수 있다. 이를 통해, 실시 예는 상기 제2 영역(R2)에서의 제1 금속층(120-1)과 제2 금속층(120-2)을 포함하는 제1 회로층(120)의 제2 패드(122)를 형성할 수 있다.Next, referring to FIG. 17 , the embodiment may proceed with a process of removing the first metal layer 120-1 exposed through the open area OR2 of the second mask M2 by etching. Specifically, in the embodiment, a portion of the first metal layer 120-1 disposed in the second region R2 that does not vertically overlap the second metal layer 120-2 may be removed by etching. Through this, the embodiment is thesecond pad 122 of thefirst circuit layer 120 including the first metal layer 120-1 and the second metal layer 120-2 in the second region R2. can be formed.

다음으로, 도 18을 참조하면, 실시 예는 상기 제2 마스크(M2)를 제거하는 공정을 진행할 수 있다. 이를 통해, 상기 제1 영역(R1)에 배치된 제1 금속층(120-1)과, 상기 더미 영역(DR)에 배치된 제1 금속층(120-1)이 오픈될 수 있다.Next, referring to FIG. 18, the embodiment may proceed with a process of removing the second mask M2. Through this, the first metal layer 120-1 disposed in the first region R1 and the first metal layer 120-1 disposed in the dummy region DR may be opened.

다음으로, 도 19를 참조하면, 실시 예는 상기 유효 영역(AR) 및 상기 더미 영역(DR) 상에 전체적으로 레지스트층(170R)을 형성하는 공정을 진행할 수 있다. 상기 레지스트층(170R)는 실시 예의 제1 보호층(170)에서 제1 개구(171) 및 제2 개구(172)가 형성되기 전의 층을 의미할 수 있다. 상기 레지스트층(170R)은 제1 영역(R1)에서 상기 제1 금속층(120-1) 및 제2 금속층(120-2)을 덮을 수 있다. 상기 레지스트층(170R)은 제2 영역(R2)에서 제1 절연층(111) 및 제2 패드(122)를 덮을 수 있다. 또한, 상기 레지스트층(170R)은 더미 영역(DR)에서 상기 제1 금속층(120-1)을 덮을 수 있다.Next, referring to FIG. 19 , the embodiment may proceed with a process of forming a resistlayer 170R entirely on the effective area AR and the dummy area DR. The resistlayer 170R may refer to a layer before thefirst opening 171 and thesecond opening 172 are formed in the firstprotective layer 170 of the embodiment. The resistlayer 170R may cover the first metal layer 120-1 and the second metal layer 120-2 in the first region R1. The resistlayer 170R may cover the first insulatinglayer 111 and thesecond pad 122 in the second region R2. Additionally, the resistlayer 170R may cover the first metal layer 120-1 in the dummy region DR.

다음으로, 도 20을 참조하면, 실시 예는 상기 레지스트층(170R)을 노광 및 현상하여, 상기 제1 영역(R1)을 전체적으로 오픈하는 제1 개구(171)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 상기 제2 영역(R2)에 배치된 제2 패드(122)를 부분적으로 오픈하는 제2 개구(172)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 개구(171)를 형성할 때, 상기 더미 영역(DR) 상의 레지스트층(170R)도 전체적으로 제거될 수 있다. 다만, 실시 예는 이에 한정되지 않는다.Next, referring to FIG. 20 , the embodiment may proceed with a process of exposing and developing the resistlayer 170R to form afirst opening 171 that entirely opens the first region R1. Additionally, the embodiment may proceed with a process of forming asecond opening 172 that partially opens thesecond pad 122 disposed in the second region R2. At this time, when forming thefirst opening 171, the resistlayer 170R on the dummy region DR may also be completely removed. However, the embodiment is not limited to this.

다음으로, 도 21을 참조하면, 실시 예는 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 상기 제3 마스크(M3)는 상기 더미 영역(DR) 및 상기 유효 영역(AR) 상에 전체적으로 배치되면서 상기 제1 영역(R1)에 위치한 제2 금속층(120-2)의 상면의 일부와 수직으로 중첩되는 오픈 영역(OR3)을 포함할 수 있다. 상기 오픈 영역(OR3)의 폭은 상기 제1 영역(R1)의 제2 금속층(120-2)의 폭보다 작을 수 있다. 이에 따라, 상기 제3 마스크(M3)는 상기 제1 영역(R1)의 상기 제2 금속층(120-2)의 상면을 부분적으로 오픈할 수 있다.Next, referring to FIG. 21, the embodiment may proceed with a process of forming the third mask M3. The third mask M3 is disposed entirely on the dummy region DR and the effective region AR and is vertically aligned with a portion of the upper surface of the second metal layer 120-2 located in the first region R1. It may include an overlapping open area (OR3). The width of the open area OR3 may be smaller than the width of the second metal layer 120-2 of the first area R1. Accordingly, the third mask M3 may partially open the upper surface of the second metal layer 120-2 in the first region R1.

다음으로, 도 22를 참조하면, 실시 예는 상기 제3 마스크(M3)의 오픈 영역(OR3)을 통해 오픈된 상기 제1 영역(R1)의 상기 제2 금속층(120-2) 상에 포스트 범프(180)를 형성하는 공정을 진행할 수 있다. 이때, 상기 포스트 범프(180)는 상기 제1 영역(R1)에 배치된 제1 금속층(120-1)과 상기 더미 영역(DR)에 배치된 제1 금속층(120-1)을 시드층으로 전해도금하여 형성할 수 있다.Next, referring to FIG. 22, in the embodiment, a post bump is formed on the second metal layer 120-2 in the first region R1 opened through the open region OR3 of the third mask M3. The process of forming (180) can be performed. At this time, thepost bump 180 electrolytes the first metal layer 120-1 disposed in the first region R1 and the first metal layer 120-1 disposed in the dummy region DR as a seed layer. It can be formed by plating.

다음으로, 도 23을 참조하면, 실시 예는 상기 제3 마스크(M3)를 제거하는 공정을 진행할 수 있다. 이를 통해, 상기 제1 영역(R1)에서의 제1 금속층(120-1)과 더미 영역(DR)에서의 제1 금속층(120-1)은 오픈될 수 있다. 또한, 실시 예는 상기 제1 영역(R1) 및 상기 더미 영역(DR)에서 오픈된 상기 제1 금속층(120-1)을 에칭으로 제거하여 제1 회로층(120)의 제1 패드(121)를 형성할 수 있다. 이후, 실시 예는 상기 더미 영역(DR)과 상기 제1 영역(R1) 사이의 라인을 소잉 라인으로 하여, 상기 유효 영역(AR)을 더미 영역(DR)으로부터 분리할 수 있다. 이를 통해 반도체 패키지가 제조될 수 있다.Next, referring to FIG. 23, the embodiment may proceed with a process of removing the third mask M3. Through this, the first metal layer 120-1 in the first region R1 and the first metal layer 120-1 in the dummy region DR may be open. In addition, in the embodiment, the open first metal layer 120-1 in the first region R1 and the dummy region DR is removed by etching to form thefirst pad 121 of thefirst circuit layer 120. can be formed. Thereafter, in the embodiment, the effective area AR may be separated from the dummy area DR by using a line between the dummy area DR and the first area R1 as a sawing line. Through this, a semiconductor package can be manufactured.

한편, 실시 예는 상기 더미 영역(DR)과 제1 영역(R1) 사이의 영역(예를 들어, 제1 영역(R1)의 테두리 영역)의 적어도 일부에서 상기 레지스트층(170R)을 제거하지 않을 수 있다. 이 경우, 상기 레지스트층(170R)이 제거되지 않은 상기 테두리 영역에서의 상기 제1 금속층(120-1)은 오픈되지 않을 수 있다. 따라서, 상기 테두리 영역에서의 상기 제1 금속층(120-1)은 제거되지 않고 회로 기판에 잔존할 수 있다. 상기 잔존하는 제1 금속층(120-1)은 회로 기판의 상면의 테두리 영역을 따라 구비될 수 있고, 이에 따라 상기 회로 기판의 강성을 향상시키면서 상기 회로 기판이 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다.Meanwhile, the embodiment does not remove the resistlayer 170R from at least a portion of the area between the dummy area DR and the first area R1 (for example, the border area of the first area R1). You can. In this case, the first metal layer 120-1 may not be open in the edge area where the resistlayer 170R has not been removed. Accordingly, the first metal layer 120-1 in the edge area may remain on the circuit board without being removed. The remaining first metal layer 120-1 may be provided along the edge area of the upper surface of the circuit board, and thus has the function of preventing the circuit board from bending significantly in a specific direction while improving the rigidity of the circuit board. can do.

다음으로, 도 24를 참조하면, 실시 예는 상기 제2 패드(122) 상에 제1 접속부(210)를 배치하고, 상기 제1 접속부(210) 상에 제1 반도체 소자(220)를 실장하는 공정을 진행할 수 있다.Next, referring to FIG. 24, in the embodiment, thefirst connection part 210 is placed on thesecond pad 122, and thefirst semiconductor element 220 is mounted on thefirst connection part 210. The process can proceed.

다음으로, 도 25를 참조하면, 실시 예는 상기 포스트 범프(180) 및 상기 제1 반도체 소자(220)를 몰딩하는 제1 몰딩 부재(190)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 몰딩 부재(190)는 상기 포스트 범프(180)의 상부를 덮으며 배치될 수 있다.Next, referring to FIG. 25 , the embodiment may proceed with a process of forming afirst molding member 190 for molding thepost bump 180 and thefirst semiconductor device 220. At this time, thefirst molding member 190 may be disposed to cover the top of thepost bump 180.

다음으로, 도 26을 참조하면, 실시 예는 상기 제1 몰딩 부재(190)의 상면과 포스트 범프(180)의 상면을 그라인딩하는 공정을 진행할 수 있다. 그리고, 상기 그라인딩 공정에 의해 복수의 포스트 범프(180)는 균일한 높이를 가질 수 있다. 나아가, 실시 예는 상기 그라인딩 공정에서 상기 포스트 범프(180)보다 상기 제1 몰딩 부재(190) 더 많이 제거되도록 할 수 있다. 이를 통해 실시 예는 상기 포스트 범프(180)와 제1 몰딩 부재(190)가 단차를 가지도록 할 수 있다. 예를 들어, 실시 예는 상기 포스트 범프(180)의 상면(180T)보다 상기 제1 몰딩 부재(190)의 상면이 더 낮게 위치하도록 할 수 있다.Next, referring to FIG. 26 , the embodiment may proceed with a process of grinding the upper surface of thefirst molding member 190 and the upper surface of thepost bump 180. Additionally, the plurality of post bumps 180 may have uniform heights through the grinding process. Furthermore, the embodiment may allow more of thefirst molding member 190 to be removed than thepost bump 180 in the grinding process. Through this, the embodiment can allow thepost bump 180 and thefirst molding member 190 to have a step difference. For example, in the embodiment, the upper surface of thefirst molding member 190 may be positioned lower than theupper surface 180T of thepost bump 180.

다음으로, 도 27을 참조하면, 실시 예는 상기 제1 몰딩 부재(190)와 접촉하지 않는 상기 포스트 범프(180)의 측면의 적어도 일부 및 상면에 표면 처리층(185)을 형성할 수 있다.Next, referring to FIG. 27 , in the embodiment, asurface treatment layer 185 may be formed on at least a portion of the side surface and the top surface of thepost bump 180 that is not in contact with thefirst molding member 190.

상술한 실시 예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, etc. described in the above-described embodiments are included in at least one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. illustrated in each embodiment can be combined or modified and implemented in other embodiments by a person with ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

또한, 이상에서 실시 예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the description has been made focusing on the embodiments above, this is only an example and does not limit the present invention, and those of ordinary skill in the field to which the present invention pertains will understand the above examples without departing from the essential characteristics of the present embodiments. You will be able to see that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And these variations and differences in application should be construed as being included in the scope of the present invention as defined in the attached claims.

Claims (15)

Translated fromKorean

제1 절연층;
상기 제1 절연층 상에 배치되고, 수평 방향으로 상호 이격된 제1 패드 및 제2 패드;
상기 제1 패드 상에 배치된 포스트 범프;
상기 제2 패드 상에 배치된 제1 접속부;
상기 제1 접속부 상에 배치된 제1 반도체 소자;
상기 제1 절연층 상에 배치되고, 상기 포스트 범프 및 상기 제1 반도체 소자를 몰딩하는 제1 몰딩 부재; 및
상기 포스트 범프 상에 배치된 표면 처리층을 포함하고,
상기 제1 몰딩 부재의 상면은 상기 제1 반도체 소자의 상면보다 높게 위치하고,
상기 제1 몰딩 부재의 상면은 상기 포스트 범프의 상면보다 낮게 위치하며,
상기 표면 처리층은 상기 포스트 범프의 상면 및 측면의 적어도 일부를 덮으며 배치된,
반도체 패키지.first insulating layer;
a first pad and a second pad disposed on the first insulating layer and spaced apart from each other in a horizontal direction;
a post bump disposed on the first pad;
a first connection portion disposed on the second pad;
a first semiconductor element disposed on the first connection portion;
a first molding member disposed on the first insulating layer and molding the post bump and the first semiconductor device; and
Comprising a surface treatment layer disposed on the post bump,
The upper surface of the first molding member is located higher than the upper surface of the first semiconductor element,
The upper surface of the first molding member is located lower than the upper surface of the post bump,
The surface treatment layer is disposed to cover at least a portion of the top and side surfaces of the post bump.
Semiconductor package.제1항에 있어서,
상기 표면 처리층은 상기 포스트 범프의 상면과 접촉한 제1 부분과, 상기 제1 부분으로부터 절곡 연장되며 상기 포스트 범프의 측면과 접촉한 제2 부분을 포함하고,
상기 표면 처리층의 제2 부분의 적어도 일부는 상기 제1 몰딩 부재와 접촉하는,
반도체 패키지.According to paragraph 1,
The surface treatment layer includes a first part in contact with the upper surface of the post bump, and a second part bent and extended from the first part and in contact with a side surface of the post bump,
At least a portion of the second portion of the surface treatment layer is in contact with the first molding member,
Semiconductor package.제1항에 있어서,
상기 제1 몰딩 부재의 상면은 곡면을 포함하는,
반도체 패키지.According to paragraph 1,
The upper surface of the first molding member includes a curved surface,
Semiconductor package.제3항에 있어서,
상기 제1 몰딩 부재의 상면의 곡면은 상기 포스트 범프로부터 멀어질수록 높이가 낮아지는 곡률 반경을 가지는,
반도체 패키지.According to paragraph 3,
The curved surface of the upper surface of the first molding member has a radius of curvature whose height decreases as the distance from the post bump increases,
Semiconductor package.제2항에 있어서,
상기 포스트 범프의 상면과 상기 제1 몰딩 부재의 상면은 단차를 가지며,
상기 표면 처리층의 제1 부분의 두께는 상기 단차보다 큰,
반도체 패키지.According to paragraph 2,
The upper surface of the post bump and the upper surface of the first molding member have a step,
The thickness of the first portion of the surface treatment layer is greater than the step,
Semiconductor package.제5항에 있어서,
상기 단차는 상기 표면 처리층의 상기 제1 부분의 두께의 55% 내지 85%의 범위를 가지는,
반도체 패키지.According to clause 5,
The step has a range of 55% to 85% of the thickness of the first portion of the surface treatment layer,
Semiconductor package.제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 몰딩 부재 및 상기 포스트 범프 중 어느 하나에는 수직 방향을 따라 연장된 크레비스를 구비하는,
반도체 패키지.According to any one of claims 1 to 6,
One of the first molding member and the post bump is provided with a crevice extending along a vertical direction,
Semiconductor package.제7항에 있어서,
상기 크레비스는 상기 제1 몰딩 부재와 수평 방향으로 중첩되면서 상기 제1 몰딩 부재와 접촉하지 않는 상기 포스트 범프의 제1 측면을 포함하고,
상기 포스트 범프의 제1 측면은 상기 표면 처리층과 접촉하는,
반도체 패키지.In clause 7,
The crevice includes a first side of the post bump that overlaps the first molding member in a horizontal direction and does not contact the first molding member,
The first side of the post bump is in contact with the surface treatment layer,
Semiconductor package.제7항에 있어서,
상기 표면 처리층은 상기 크레비스 내에 배치되며,
상기 표면 처리층의 적어도 일부는 상기 제1 몰딩 부재의 상면보다 낮게 위치하는,
반도체 패키지.In clause 7,
The surface treatment layer is disposed in the crevice,
At least a portion of the surface treatment layer is located lower than the upper surface of the first molding member,
Semiconductor package.제1항에 있어서,
상기 제1 절연층 상에 배치되고, 상기 제2 패드와 수직으로 중첩된 개구를 포함하는 제1 보호층을 더 포함하고,
상기 제1 보호층은 상기 제1 절연층 상에서 상기 제1 패드가 배치된 제1 영역에 배치되지 않는,
반도체 패키지.According to paragraph 1,
Further comprising a first protective layer disposed on the first insulating layer and including an opening vertically overlapping the second pad,
The first protective layer is not disposed on the first insulating layer in the first area where the first pad is disposed,
Semiconductor package.제10항에 있어서,
상기 제1 보호층의 외측면은 상기 제1 절연층의 외측면보다 더 내측에 위치한,
반도체 패키지.According to clause 10,
The outer surface of the first protective layer is located further inside than the outer surface of the first insulating layer,
Semiconductor package.제11항에 있어서,
상기 제1 보호층의 외측면은 상기 제1 절연층의 외측면을 향하여 볼록한 볼록면 및 상기 제1 보호층의 내측을 향하여 오목한 오목면 중 적어도 하나를 포함하는,
반도체 패키지.According to clause 11,
The outer surface of the first protective layer includes at least one of a convex surface that is convex toward the outer surface of the first insulating layer and a concave surface that is concave toward the inner side of the first protective layer.
Semiconductor package.제10항에 있어서,
상기 제1 몰딩 부재는 상기 제1 보호층의 외측면 및 상면을 덮으며 배치되는,
반도체 패키지.According to clause 10,
The first molding member is disposed to cover the outer and upper surfaces of the first protective layer,
Semiconductor package.제1 절연층;
상기 제1 절연층 상에 배치되고, 수평 방향으로 상호 이격된 제1 패드 및 제2 패드;
상기 제1 패드 상에 배치된 포스트 범프;
상기 제2 패드 상에 배치된 제1 접속부;
상기 제1 접속부 상에 배치된 제1 반도체 소자;
상기 제1 절연층 상에 배치되고, 상기 포스트 범프, 상기 제1 접속부 및 상기 제1 반도체 소자를 몰딩하는 제1 몰딩 부재;
상기 포스트 범프 상에 배치된 표면 처리층;
상기 표면 처리층 상에 배치된 제2 접속부; 및
상기 제2 접속부 상에 배치된 제1 외부 기판을 포함하고,
상기 제1 몰딩 부재의 상면은 상기 제1 접속부의 상면 및 상기 제1 반도체 소자의 상면보다 높게 위치하고,
상기 제1 몰딩 부재의 상면은 상기 포스트 범프의 상면보다 낮게 위치하며,
상기 표면 처리층은 상기 포스트 범프의 상면 및 측면의 적어도 일부를 덮으며 배치된,
전자 디바이스.first insulating layer;
a first pad and a second pad disposed on the first insulating layer and spaced apart from each other in a horizontal direction;
a post bump disposed on the first pad;
a first connection portion disposed on the second pad;
a first semiconductor element disposed on the first connection portion;
a first molding member disposed on the first insulating layer and molding the post bump, the first connection portion, and the first semiconductor device;
a surface treatment layer disposed on the post bump;
a second connection portion disposed on the surface treatment layer; and
Comprising a first external substrate disposed on the second connection part,
The upper surface of the first molding member is located higher than the upper surface of the first connection part and the upper surface of the first semiconductor element,
The upper surface of the first molding member is located lower than the upper surface of the post bump,
The surface treatment layer is disposed to cover at least a portion of the top and side surfaces of the post bump.
Electronic devices.제14항에 있어서,
상기 제1 절연층 하에 배치된 제2 절연층;
상기 제2 절연층 하에 배치된 제2 회로층;
상기 제2 회로층 하에 배치된 제3 접속부; 및
상기 제3 접속부 하에 배치된 제2 외부 기판을 포함하고,
상기 제1 및 제2 외부 기판 중 적어도 하나는 메인 보드를 포함하고,
상기 제1 및 제2 외부 기판 중 적어도 다른 하나는 메모리 기판을 포함하는,
전자 디바이스.According to clause 14,
a second insulating layer disposed under the first insulating layer;
a second circuit layer disposed under the second insulating layer;
a third connection portion disposed under the second circuit layer; and
comprising a second external substrate disposed under the third connection portion,
At least one of the first and second external boards includes a main board,
At least one other of the first and second external substrates includes a memory substrate,
Electronic devices.

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