KR20210033624A - 6T Non-volatile SRAM based on flash memory and method of operating the same - Google Patents
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Abstract
Translated fromKoreanDescription
Translated fromKorean본 발명은 플래시메모리 기반의 6T 비휘발성 SRAM 및 그 동작 방법에 관한 것으로서, 6T SRAM(Static random access memory)의 휘발성(Volatile) 특성을 개선하여 동작 속도가 빠르면서 전원이 차단된 후에도 정보가 사라지지 않고 유지되는 플래시메모리 기반의 6T 비휘발성 SRAM 및 그 동작 방법에 관한 것이다.The present invention relates to a flash memory-based 6T nonvolatile SRAM and an operation method thereof. By improving the volatile characteristics of a 6T static random access memory (SRAM), the operation speed is fast and information does not disappear even after power is turned off. The present invention relates to a flash memory-based 6T nonvolatile SRAM and a method of operating the same.
클라우드 서비스와 IoT(Internet of Things) 등으로 인한 데이터의 폭발적 증가에 대응하기 위해 값싸고, 빠르며, 신뢰도 높은 메모리(Memory)가 요구되고 있고, 이를 위해 HBM(High Bandwidth Memory), SCM(Storage Class Memory) 및 In-package Memory 등 다양한 컨셉의 메모리 기술이 개발되고 있다.In order to cope with the explosive increase in data due to cloud services and IoT (Internet of Things), inexpensive, fast, and reliable memory is required. For this purpose, HBM (High Bandwidth Memory), SCM (Storage Class Memory) ) And In-package Memory, various concepts of memory technology are being developed.
또한, 현재의 메모리는 폰 노이만(John von Neumann) 컴퓨팅 구조에 최적화되어 개발되어 왔는데 컴퓨팅 시스템의 성능 개선과 함께 새로운 컴퓨팅 아키텍처에 대한 요구가 날로 높아지고 있는 가운데 새로운 환경에 대응 가능한 새로운 메모리 기술이 요구되고 있다.In addition, the current memory has been optimized and developed for the computing structure of John von Neumann. Amid the increasing demand for a new computing architecture along with improving the performance of computing systems, new memory technologies capable of responding to new environments are required. have.
하지만, DRAM 및 NAND 메모리뿐만 아니라 새롭게 시장 진입이 시도되고 있는 Emerging Memory(PCRAM, ReRAM, MRAM)로는 성능, 전력소모 및 제조원가 측면에서 수요업체의 요구 조건뿐만 아니라 새로운 컴퓨팅 패러다임을 만족시키는데 점차 한계가 있을 것으로 예상되며, 스케일링의 한계로 인해 이들 기술의 지속성을 보장하기 어렵다.However, not only DRAM and NAND memory but also Emerging Memory (PCRAM, ReRAM, MRAM), which are newly attempting to enter the market, have gradually limitations in satisfying the new computing paradigm as well as demanding requirements in terms of performance, power consumption, and manufacturing cost. It is expected to be expected, and it is difficult to ensure the continuity of these technologies due to the limitations of scaling.
한편, 종래의 6T SRAM(Static random access memory)은 메모리 어레이(array)를 이루는 셀(Bit_Cell)의 구조가 6개의 트랜지스터(Transistor)로 구성됨으로써 DRAM, NAND 메모리 및 Flash Memory에 비하여 집적도가 떨어지는 반면, 동작속도가 빠른 특징을 나타낸다.On the other hand, the conventional 6T static random access memory (SRAM) has a structure of a cell (Bit_Cell) constituting a memory array is composed of six transistors, so the degree of integration is lower than that of DRAM, NAND memory, and Flash memory. It is characterized by a high operating speed.
하지만, 종래의 6T SRAM(Static random access memory)은 휘발성 메모리로서 전원이 차단되거나 비활성화된 후에 정보가 유지되지 못하고 손실되는 단점이 있다.However, the conventional 6T static random access memory (SRAM) is a volatile memory and has a disadvantage in that information is not maintained and lost after power is cut off or deactivated.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 단점을 해결한 것으로서, 6T SRAM(Static random access memory)의 빠른 동작 속도를 유지하면서 전원이 차단된 후에도 정보가 사라지지 않고 유지되도록 하는데 그 목적이 있다.Therefore, the technical problem to be achieved by the present invention is to solve the conventional shortcomings, while maintaining a high operating speed of a 6T SRAM (Static Random Access Memory), and the purpose of maintaining the information without disappearing even after the power is cut off. .
이러한 기술적 과제를 이루기 위한 본 발명의 일 측면에 따른 플래시메모리 기반의 6T 비휘발성 SRAM은 제1 인버터, 제2 인버터, 제1 패스 게이트(pass gate) 및 제2 패스 게이트(pass gate)를 포함한다.A flash memory-based 6T nonvolatile SRAM according to an aspect of the present invention for achieving this technical problem includes a first inverter, a second inverter, a first pass gate, and a second pass gate. .
상기 제1 인버터는 제1 풀업(pull up) 트랜지스터에 연결되는 제1 풀다운(pull down) 트랜지스터로 형성된다. 상기 제2 인버터는 제2 풀업(pull up) 트랜지스터에 연결되는 제2 풀다운(pull down) 트랜지스터로 형성된다.The first inverter is formed of a first pull-down transistor connected to a first pull-up transistor. The second inverter is formed of a second pull-down transistor connected to a second pull-up transistor.
또한, 상기 제1 패스 게이트(pass gate)는 상기 제1 인버터의 출력과 비트라인바 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다. 또한, 상기 제2 패스 게이트(pass gate)는 상기 제2 인버터의 출력과 비트라인 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다.In addition, the first pass gate is formed of a non-volatile memory device connected between the output of the first inverter and a bit line bar node. In addition, the second pass gate is formed of a non-volatile memory device connected between the output of the second inverter and a bit line node.
또한, 본 발명의 다른 측면에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법은 6T 비휘발성 SRAM 셀에 데이터를 저장하는 데이터 라이트(Data Write) 단계(S10), 상기 6T 비휘발성 SRAM에 전원이 차단되기 전에 6T 비휘발성 SRAM 셀에 저장된 데이터를 비휘발성(Non-volatile) 메모리 소자에 저장하는 스토어(Store) 단계(S20) 및 상기 6T 비휘발성 SRAM에 전원이 차단되는 전원 차단(Power Off) 단계(S30)를 포함한다.In addition, a method of operating a 6T nonvolatile SRAM based on a flash memory according to another aspect of the present invention includes a data write step (S10) of storing data in a 6T nonvolatile SRAM cell, and power is supplied to the 6T nonvolatile SRAM. A store step (S20) of storing data stored in a 6T nonvolatile SRAM cell before being cut off in a non-volatile memory device (S20) and a power off step of turning off power to the 6T nonvolatile SRAM It includes (S30).
또한, 상기 6T 비휘발성 SRAM에 전원이 공급되는 전원 공급(Power On) 단계(S40)와, 상기 6T 비휘발성 SRAM에 전원이 공급된 후에 상기 비휘발성(Non-volatile) 메모리 소자에 저장된 데이터를 상기 6T 비휘발성 SRAM 셀의 제1 데이터 노드 또는 제2 데이터 노드에 저장하는 리스토어(Restore) 단계(S50)를 포함한다.In addition, the power-on step (S40) of supplying power to the 6T nonvolatile SRAM, and data stored in the non-volatile memory device after power is supplied to the 6T nonvolatile SRAM. And a restoring step (S50) of storing in the first data node or the second data node of the 6T nonvolatile SRAM cell.
또한, 상기 비휘발성(Non-volatile) 메모리 소자에 저장된 전하를 제거하는 전하 제거(Erase) 단계(S60)와, 상기 6T 비휘발성 SRAM 셀에 저장된 데이터를 읽기(Read)하는 데이터 리드(Data Read) 단계(S70)를 포함한다.In addition, a charge removal step (S60) of removing charges stored in the non-volatile memory device (S60), and a data read (Read) of data stored in the 6T nonvolatile SRAM cell. It includes step S70.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시메모리 기반의 6T 비휘발성 SRAM 및 그 동작 방법은 6T SRAM(Static random access memory)의 집적도와 빠른 동작 속도를 유지하면서 전원이 차단된 후에도 정보가 사라지지 않고 유지되는 비휘발성 SRAM을 구현할 수 있는 효과가 있다.As described above, in the flash memory-based 6T nonvolatile SRAM and its operation method according to the present invention, information does not disappear even after power is turned off while maintaining the integration and fast operation speed of the 6T static random access memory (SRAM). There is an effect of being able to implement a maintained non-volatile SRAM.
도 1은 종래의 6T SRAM(Static random access memory)을 나타내는 회로도이다.
도 2는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM(Non-volatile Static random access memory)을 나타내는 회로도이다.
도 3a는 비휘발성(Non-volatile) 메모리 소자의 SPICE 동작 시뮬레이션 구현을 위한 회로 모식도이다.
도 3b는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM 셀 내 CTF(Charge Trapping Flash)의 SPICE 동작 시뮬레이션 구현을 위한 회로 모식도이다.
도 4는 본 발명의 실시 예에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법을 나타내는 순서도이다.
도 5는 본 발명의 실시 예에 따른 Store Mode를 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 Restore Mode를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 Erase Mode를 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따른 6T 비휘발성 SRAM의 SPICE 시뮬레이션을 위한 회로도이다.
도 9는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM의 SPICE 시뮬레이션 결과를 나타내는 도면이다.1 is a circuit diagram showing a conventional 6T static random access memory (SRAM).
2 is a circuit diagram illustrating a 6T non-volatile static random access memory (SRAM) according to an embodiment of the present invention.
3A is a schematic diagram of a circuit for simulating a SPICE operation of a non-volatile memory device.
3B is a schematic diagram of a circuit for simulating a SPICE operation of a charge trapping flash (CTF) in a 6T nonvolatile SRAM cell according to an embodiment of the present invention.
4 is a flowchart illustrating a method of operating a 6T nonvolatile SRAM based on a flash memory according to an embodiment of the present invention.
5 is a diagram illustrating a store mode according to an embodiment of the present invention.
6 is a diagram illustrating a restore mode according to an embodiment of the present invention.
7 is a diagram illustrating an erase mode according to an embodiment of the present invention.
8 is a circuit diagram for SPICE simulation of a 6T nonvolatile SRAM according to an embodiment of the present invention.
9 is a diagram illustrating a SPICE simulation result of a 6T nonvolatile SRAM according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and similar reference numerals are assigned to similar parts throughout the specification.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary. In addition, terms such as "...unit", "...group", and "...module" described in the specification mean a unit that processes at least one function or operation, which is implemented by hardware or software, or a combination of hardware and software. Can be.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail by describing a preferred embodiment of the present invention with reference to the accompanying drawings.
각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.The same reference numerals shown in each drawing indicate the same members.
도 1은 종래의 6T SRAM(Static random access memory)을 나타내는 회로도이고, 도 2는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM(Non-volatile Static random access memory)(1)을 나타내는 회로도이다.1 is a circuit diagram showing a conventional 6T static random access memory (SRAM), and FIG. 2 is a circuit diagram showing a 6T non-volatile static random access memory (SRAM) 1 according to an embodiment of the present invention.
본 발명의 실시 예에 따른 6T 비휘발성 SRAM(Non-volatile Static random access memory, 이하 NVSRAM)(1)은 종래의 6T SRAM 셀에서 억세스 트랜지스트(Access Transistor)를 전하저장층이 존재하는 플래시메모리(Flash Memory) 셀 구조의 트랜지스터로 대체함으로써 6개의 트랜지스터로 구성된 비휘발성 SRAM Cell을 구현할 수 있다.The 6T non-volatile static random access memory (SRAM) 1 according to an embodiment of the present invention includes an access transistor in a conventional 6T SRAM cell and a flash memory in which a charge storage layer is present ( Flash Memory) By replacing the cell structure with a transistor, a nonvolatile SRAM cell composed of six transistors can be implemented.
이때, 상기 플래시메모리(Flash Memory) 셀 구조의 트랜지스터로 CTF(Charge Trapping Flash)가 이용될 수 있다.In this case, a charge trapping flash (CTF) may be used as a transistor having a flash memory cell structure.
도 2에서 도시된 바와 같이 본 발명의 실시 예에 따른 NVSRAM(1)은 래치(latch) 구조를 이루는 제1 인버터(10)와 제2 인버터(20), 제1 패스 게이트(pass gate)(170) 및 제2 패스 게이트(pass gate)(180)를 포함할 수 있다.As shown in FIG. 2, the NVSRAM 1 according to the embodiment of the present invention includes a
제1 인버터(10)는 제1 풀업(pull up) 트랜지스터(110)에 연결되는 제1 풀다운(pull down) 트랜지스터(120)로 형성된다. 제2 인버터(20)는 제2 풀업(pull up) 트랜지스터(140)에 연결되는 제2 풀다운(pull down) 트랜지스터(150)로 형성된다.The
또한, 제1 패스 게이트(pass gate)(170)는 제1 인버터(10)의 출력과 비트라인 노드(171) 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다. 또한, 제2 패스 게이트(pass gate)(180)는 제2 인버터(20)의 출력과 비트라인바 노드(181) 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어진다. 상기 비휘발성(Non-volatile) 메모리 소자는 CTF(Charge Trapping Flash)로 이루어지는 것이 바람직하다.In addition, the
이때, 제1 패스 게이트(pass gate)(170) 또는 제2 패스 게이트(pass gate)(180) 중 어느 하나는 NVSRAM(1) 셀의 프리차지(Precharge) 전압을 통해 HEI(Hot electron injection)가 발생할 수 있다. 즉, NVSRAM(1) 셀의 프리차지(Precharge)를 통해 비트라인 노드(171)와 비트라인바 노드(181)에 전압이 인가되는 경우 상기 프리자치(Prechager) 전압과 제1 인버터(10) 또는 제2 인버터(20)의 출력 전압 간의 차이로 인해 HEI(Hot electron injection)가 발생한다.At this time, either of the
예를 들어, 제1 인버터(10)의 출력인 제1 데이터 노드(130)에 하이(High, 1) 데이터가 저장되고, 제2 인버터(20)의 출력인 제2 데이터 노드(160)에 로우(Low, 0) 데이터가 저장되는 경우를 예로 들어 설명한다. 이때, NVSRAM(1) 셀에 프리자치(Prechager) 전압이 인가되면 제2 데이터 노드(160)의 로우(Low, 0) 전압과 비트라인바 노드(181) 간에 전압 차이가 발생한다.For example, high (1) data is stored in a
즉, 제2 패스 게이트(pass gate)(180)의 소스-드레인 간 전압 차이로 인해 전하의 이동이 발생하고, 워드라인 노드(190)에 인가되는 전압에 따라 제2 패스 게이트(pass gate)(180)에 HEI(Hot electron injection)가 발생하여 비휘발성(Non-volatile) 메모리 소자의 플로팅 게이트(Floating gate)가 차지(charge)된다.That is, charge transfer occurs due to the voltage difference between the source and the drain of the
이때, 워드라인 노드(190)에 인가되는 전압을 이용하여 상기 비휘발성(Non-volatile) 메모리 소자의 플로팅 게이트(Floating gate)를 차지(charge)하거나, 워드라인 노드(190)에 반대 극성의 전압을 인가하여 플로팅 게이트(Floating gate)에 차지(charge)된 전하를 제거할 수 있다.In this case, a voltage applied to the
이로 인해, 비휘발성(Non-volatile) 메모리 소자인 제1 패스 게이트(pass gate)(170) 또는 제2 패스 게이트(pass gate)(180)에 NVSRAM(1) 셀의 데이터를 저장할 수 있고, 전원이 차단된 후에도 유지할 수 있다.Accordingly, the data of the
도 3a는 비휘발성(Non-volatile) 메모리 소자의 SPICE 동작 시뮬레이션 구현을 위한 회로 모식도이고, 도 3b는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM 셀 내 CTF(Charge Trapping Flash)의 SPICE 동작 시뮬레이션 구현을 위한 회로 모식도이다.3A is a schematic diagram of a circuit for implementing a SPICE operation simulation of a non-volatile memory device, and FIG. 3B is an implementation of a SPICE operation simulation of a charge trapping flash (CTF) in a 6T nonvolatile SRAM cell according to an embodiment of the present invention. It is a schematic diagram of a circuit for
본 발명의 실시 예에 따른 NVSRAM(1)의 SPICE 시뮬레이션을 수행하여 동작을 검증할 수 있다. 이때, CTF(Charge Trapping Flash)는 전압이 인가되지 않고 플로팅(Floating) 되어 있는 CTL(Charge trapping layer)이 있기 때문에 SPICE 구현이 어렵다.The operation may be verified by performing SPICE simulation of the
이에 플로팅 게이트(Floating gate) 구조를 갖는 CTF의 SPICE 구현을 위해 상기 CTL에 도 3a와 같이 더미 노드 Vfg1을 만들어서 HEI를 통한 전자의 주입과 F-N 터널링(tunneling)을 이용한 전자의 방출을 모사할 수 있다. 즉, 상기 전자의 주입을 전류가 나가는 것(Iinj)으로, 상기 전자의 방출을 전류가 들어오는 것(Itun)으로 모사할 수 있다.Accordingly, in order to implement SPICE of a CTF having a floating gate structure, a dummy node Vfg1 is created in the CTL as shown in FIG. 3A to simulate the injection of electrons through HEI and emission of electrons using FN tunneling. have. That is, the injection of the electrons can be simulated as theoutgoing current (I inj ), and the emission of the electrons as the incoming current (Itun ).
이때, 상기 CTF에 전류가 차단되더라도 상대적으로 매우 큰 저항인 Rbig과 전체 커패시턴스 CT가 만드는 큰 RC delay로 인하여 Vfg1의 전압이 오랫동안 유지된다. 또한, 상기 Vfg1의 전압을 CTF의 게이트 전압에 더해줌으로써 전자의 주입과 방출로 인한 CTF의 문턱 전압의 변화를 구현할 수 있다.At this time, even if the current is blocked in the CTF,the voltage of V fg1 is maintained for a long time due to a large RC delay createdby a relatively very large resistance R big and the total capacitance CT. In addition,by adding the voltage of V fg1 to the gate voltage of the CTF, it is possible to implement a change in the threshold voltage of the CTF due to the injection and emission of electrons.
또한, 도 3b는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM(1) 셀의 SPICE 동작 시뮬레이션 구현을 위해 상기 도 3a의 내용을 토대로 2개의 CTF 더미 노드 Vfg_Q 및 Vfg_Qbar를 구현한 회로이다. 여기에서, 상기 CTF에 저장되는 전하량을 더미 노드 Vfg_Q 및 Vfg_Qbar의 전압으로 표현하여 CTF의 게이트에 더해줌으로써 전하량의 변화를 구현할 수 있다.In addition, FIG. 3B is a circuit implementingtwo CTF dummy nodes V fg_Q and Vfg_Qbar based on the contents of FIG. 3A for the SPICE operation simulation of a 6T nonvolatile SRAM (1) cell according to an embodiment of the present invention. to be. Here, the amount of charge stored inthe CTF is expressed as voltages of the dummy nodes V fg_Q and Vfg_Qbar and added to the gate of the CTF, thereby implementing a change in the amount of charge.
도 4는 본 발명의 실시 예에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법을 나타내는 순서도이고, 도 5는 본 발명의 실시 예에 따른 Store Mode를 나타내는 도면이다. 또한, 도 6은 본 발명의 실시 예에 따른 Restore Mode를 나타내는 도면이고, 도 7은 본 발명의 실시 예에 따른 Erase Mode를 나타내는 도면이다.4 is a flowchart illustrating a method of operating a 6T nonvolatile SRAM based on a flash memory according to an exemplary embodiment of the present invention, and FIG. 5 is a diagram illustrating a store mode according to an exemplary embodiment of the present invention. In addition, FIG. 6 is a view showing a restore mode according to an embodiment of the present invention, and FIG. 7 is a view showing an erase mode according to an embodiment of the present invention.
본 발명의 실시 예에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법은 6T 비휘발성 SRAM(1) 셀에 데이터를 저장하는 데이터 라이트(Data Write) 단계(S10), 6T 비휘발성 SRAM(1)에 전원이 차단되기 전에 6T 비휘발성 SRAM(1) 셀에 저장된 데이터를 비휘발성(Non-volatile) 메모리 소자(170, 180)에 저장하는 스토어(Store) 단계(S20) 및 6T 비휘발성 SRAM(1)에 전원이 차단되는 전원 차단(Power Off) 단계(S30)를 포함할 수 있다.A method of operating a 6T nonvolatile SRAM based on a flash memory according to an embodiment of the present invention includes a data write step of storing data in a 6T nonvolatile SRAM (1) cell (S10), and a 6T nonvolatile SRAM (1). A store step (S20) of storing data stored in the 6T nonvolatile SRAM (1) cells in the
본 발명의 실시 예에 따른 NVSRAM(1)은 SRAM 셀에 전원이 공급되는 동안의 읽기/쓰기(Read/Write) 동작은 종래의 SRAM 셀과 동일하나, NVSRAM(1)의 비휘발성 특성을 구현하기 위해서는 전원이 차단되기 전에 SRAM 셀의 저장된 정보를 억세스 트랜지스터(Access Transistor)에 저장하는 스토어(Store) 단계(S20)가 요구된다.The
예를 들어 상기 스토어(Store) 단계(S20)를 설명하면, 도 5에서 도시된 바와 같이 NVSRAM(1) 셀의 프리차지(Precharge) 전압을 통해 비트라인 노드(171)와 비트라인바 노드(181)는 프리차지(Precharge) 전압이 인가되어 유지된다.For example, when the store step (S20) is described, the
이 상태에서, 워드라인 노드(190)에 스토어(Store) 가능한 전압(Store voltage, Vstore)이 인가된다. 이때, 6T 비휘발성 SRAM(1) 셀의 제1 데이터 노드(Q)(130)와 제2 데이터 노드(
예를 들어, 제1 데이터 노드(Q)(130)에 하이(High, 1) 데이터가 저장되고, 제2 데이터 노드(
또한, 본 발명의 실시 예에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법은 6T 비휘발성 SRAM(1)에 전원이 공급되는 전원 공급(Power On) 단계(S40)와, 6T 비휘발성 SRAM(1)에 전원이 공급된 후에 상기 비휘발성(Non-volatile) 메모리 소자(170, 180)에 저장된 데이터를 6T 비휘발성 SRAM(1) 셀의 제1 데이터 노드(130) 또는 제2 데이터 노드(160)에 저장하는 리스토어(Restore) 단계(S50)를 포함할 수 있다.In addition, a method of operating a 6T nonvolatile SRAM based on a flash memory according to an embodiment of the present invention includes a power on step (S40) of supplying power to the 6T nonvolatile SRAM (1) and a 6T nonvolatile SRAM ( 1) After power is supplied, the data stored in the
예를 들어 설명하면, 도 6에 도시된 바와 같이 NVSRAM(1) 셀의 프리차지(Precharge) 전압을 통해 비트라인 노드(171)와 비트라인바 노드(181)는 프리차지(Precharge) 전압이 유지되는 상태에서 워드라인 노드(190)에 리스토어(Restore) 가능한 전압(Restore voltage, Vrestore)이 인가된다.For example, as shown in FIG. 6, the precharge voltage of the
이때, 상기 스토어(Store) 단계(S20)에서 전자가 주입되어 문턱 전압이 높아진 비휘발성(Non-volatile) 메모리 소자(CTF6)는 턴온(Turn-on)이 되지 않고, CTF5가 턴온(Turn-on)된다.At this time, the non-volatile memory device CTF6 whose threshold voltage is increased by injection of electrons in the store step S20 is not turned on, and CTF5 is turned on. )do.
따라서, 프리차지(Precharge) 되어있는 비트라인 노드(171)에 의해 제1 데이터 노드(Q)(130)는 논리값 하이(High, 1) 상태를 갖게 되고, 이로 인해 제2 인터버(20)의 제2 풀다운(pull down) 트랜지스터(M3)(150)가 턴온(Turn-on)되어 제2 데이터 노드(
이로 인해, NVSRAM(1) 셀에는 전원이 차단되기 이전의 논리값이 다시 저장(Restore)된다.For this reason, the logic value before the power is cut off is stored again in the NVSRAM (1) cell.
또한, 본 발명의 실시 예에 따른 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법은 비휘발성(Non-volatile) 메모리 소자(170, 180)에 저장된 전하를 제거하는 전하 제거(Erase) 단계(S60)와, 6T 비휘발성 SRAM(1) 셀에 저장된 데이터를 읽기(Read)하는 데이터 리드(Data Read) 단계(S70)를 포함할 수 있다.In addition, a method of operating a 6T nonvolatile SRAM based on a flash memory according to an embodiment of the present invention is a charge removal (Erase) step of removing charges stored in the
예를 들어 설명하면, 도 7에서 도시된 바와 같이 상기 리스토어(Restore) 단계(S50) 이후에 비휘발성(Non-volatile) 메모리 소자(170, 180)의 전하 소거가 가능한 음전압(Erase voltage, Verase)을 워드라인 노드(190)에 인가할 수 있다.For example, as shown in FIG. 7, after the restore step (S50), a negative voltage (V) capable of erasing charges of the
이때, 비휘발성(Non-volatile) 메모리 소자(180) CTF6의 플로팅 게이트(Floating gate)에 전자가 주입된 경우 상기 CTF6에 저장된 전자가 워드라인 노드(190)에 인가되는 상기 음전압(Erase voltage, Verase)에 의해 F-N 터널링(Tunneling)으로 빠져나오면서 문턱 전압이 정상으로 회복되어 다시 종래의 SRAM과 같은 동작을 구현할 수 있다.At this time, when electrons are injected into the floating gate of CTF6 of the
즉, 6T 비휘발성 SRAM(1) 셀에 저장된 데이터를 리드(Read) 할 수 있다(S70).That is, data stored in the 6T nonvolatile SRAM (1) cell can be read (S70).
도 8은 본 발명의 실시 예에 따른 6T 비휘발성 SRAM의 SPICE 시뮬레이션을 위한 회로도이고, 도 9는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM의 SPICE 시뮬레이션 결과를 나타내는 도면이다. 즉, 도 8 및 도 9는 본 발명의 실시 예에 따른 6T 비휘발성 SRAM(1) 셀의 동작을 검증하기 위한 회로와 SPICE 시뮬레이션 결과 그래프이다.8 is a circuit diagram for SPICE simulation of a 6T nonvolatile SRAM according to an embodiment of the present invention, and FIG. 9 is a diagram showing a result of SPICE simulation of a 6T nonvolatile SRAM according to an embodiment of the present invention. That is, FIGS. 8 and 9 are graphs of a circuit and SPICE simulation results for verifying the operation of a 6T
도 8에서 NVSRAM(10) 셀의 억세스 트랜지스트(Access Transistor)인 M14 및 M16은 종래의 NMOS가 아닌 상기 CTF(CTF5, CTF6)일 수 있다. 또한, 상기 CTF5, CTF6의 게이트(gate)에 인가되는 전압은 WL_Q 및 WL_Qbar로 대체된다. 이때, 상기 WL_Q 및 WL_Qbar는 아래의 [수학식]과 같이 나타낼 수 있다.In FIG. 8, M14 and M16, which are the access transistors of the
[수학식][Equation]
WL_Q = WL + Vstore + Vrestore + Verase + Vfg_QWL_Q = WL + Vstore + Vrestore + Verase + Vfg_Q
WL_Qbar = WL + Vstore + Vrestore + Verase + Vfg_QbarWL_Qbar = WL + Vstore + Vrestore + Verase + Vfg_Qbar
여기에서, 상기 WL은 통상적인 SRAM의 동작을 수행하기 위하여 인가되는 워드라인(Word line) 전압이고, Vstore는 NVSRAM(1)의 전원을 차단하기 전 CTF에 NVSRAM(1) 셀의 정보를 저장하기 위해 인가되는 전압이다. 또한, Vrestore는 NVSRAM(1)의 전원이 다시 공급된 후 상기 CTF에 저장되어 있는 정보를 다시 NVSRAM(1) 셀에 불러오기 위해 인가되는 전압이고, Verase는 상기 CTF에 저장되어 있는 전하를 제거하기 위해 인가되는 전압이다.Here, the WL is a word line voltage applied to perform a normal SRAM operation, and Vstore stores the information of the NVSRAM (1) cell in the CTF before turning off the power of the NVSRAM (1). It is the voltage applied to do. In addition, Vrestore is a voltage applied to load the information stored in the CTF back into the NVSRAM (1) cell after the power of the NVSRAM (1) is supplied again, and Verase is the electric charge stored in the CTF. It is the voltage applied to remove it.
도 9는 도 8에 도시된 회로의 동작 특성을 시뮬레이션한 결과를 나타낸다. 여기에서, 스토어 모드(Store 1)(3ns ~ 6ns)는 도 8의 Q노드에 저장된 정보를 상기 억세스 트랜지스트(Access Transistor)(M14)에 저장하는 스토어(Store) 동작을 나타낸다.9 shows a result of simulating the operating characteristics of the circuit shown in FIG. 8. Here, the store mode (Store 1) (3ns to 6ns) represents a store operation of storing information stored in the Q node of FIG. 8 in the access transistor M14.
예를 들어, 도 8에서 NVSRAM(1) 셀의 Q노드에 데이터 하이(High, 1)가 저장되고, Qbar노드에 데이터 로우(Low, 0)가 저장되는 경우에 V(Q) 및 V(Qbar)가 도 9의 A와 같이 나타난다. 이때, 상기 Vstore가 2V가 되면 Qbar에 연결되는 억세스 트랜지스트(Access Transistor)(M16)에서 HEI(Hot electron injection)가 발생한다.For example, in FIG. 8, when data high (High, 1) is stored in the Q node of the NVSRAM (1) cell, and data low (Low, 0) is stored in theQ bar node, V(Q) and V( Qbar ) appears as shown in A of FIG. 9. At this time, when the Vstore becomes 2V, hot electron injection (HEI) occurs in an access transistor M16 connected tothe Q bar.
따라서, 도 9에 표시된 B와 같이 Vfg_Qbar로부터 전류가 빠져나와(전자가 주입되어) V(Vfg_Qbar)의 전압이 떨어진다. 또한, 도 9에서 전원 차단 모드(Power Off)(6ns ~ 12ns)는 NVSRAM(1)에 전원이 차단(VDD=0V)되는 것을 나타낸다.Accordingly, as shown in B shown in FIG. 9, acurrent escapes from V fg_Qbar (electrons are injected) and the voltage ofV (V fg_Qbar) drops. In addition, in FIG. 9, the power off mode (Power Off) (6ns to 12ns) indicates that the
또한, 리스토어(Restore 1) 모드(12ns ~ 15ns)는 상기 억세스 트랜지스트(Access Transistor)(M14)에 저장된 정보를 다시 Q노드에 불러오는 리스토어(Restore) 동작을 나타낸다.In addition, the restore (Restore 1) mode (12ns to 15ns) represents a restore operation in which information stored in the access transistor M14 is loaded back to the Q node.
이때, NVSRAM(1)의 프리차지(Precharge) 트랜지스터(Tr)가 턴온(Turn-on) 되어 비트라인 노드(BL)와 비트라인바 노드(BL_bar)에 VDD가 인가되고, Vrestore가 2V가 되면 전자가 저장되어 있지 않은 Q노드의 억세스 트랜지스트(Access Transistor)(M14)가 턴온(Turn-on)된다.At this time, the precharge transistor Tr of the
따라서, Q노드에 하이(High, 1) 데이터가 리스토어(Restore)되고, Qbar노드에 로우(Low, 0) 데이터가 리스토어(Restore)된다.Accordingly, high (1) data is restored to the Q node, and low (0) data is restored to theQ bar node.
또한, 전하 제거(Erase) 모드(15ns ~ 18ns)는 상기 억세스 트랜지스트(Access Transistor)(M16)에 저장된 전자를 제거하는 전하 제거(Erase) 동작을 나타낸다. 즉, 도 9에서 도시된 바와 같이 Verase에 -2V가 인가되면 Vfg_Qbar로 전류가 들어가(전자가 빠져나와) Vfg_Qbar의 전압이 NVSRAM(1)에 전원이 차단되기 이전의 원래 상태로 돌아오는 것을 나타낸다.In addition, the charge removal (Erase) mode (15ns to 18ns) represents a charge removal operation for removing electrons stored in the access transistor M16. That is, as shown in Fig. 9, when -2V is applied toV erase, a current enters V fg_Qbar (electrons arereleased), and the voltage of V fg_Qbar is the original before power is cut off to the NVSRAM (1). It indicates returning to the state.
이와 같이 본 발명의 실시 예에 따른 6T 비휘발성 SRAM(Non-volatile Static random access memory)(1)은 NVSRAM(1)의 전원을 차단하기 전에 비휘발성(Non-volatile) 메모리 소자(170, 180)에 정보를 저장하고, 전원이 들어온 후 저장된 데이터를 SRAM 노드에 다시 저장(Recall)하는 단계를 통해 6T SRAM이 비휘발성 특성을 갖도록 구현할 수 있다.As described above, the 6T non-volatile non-volatile static random access memory (SRAM) 1 according to an embodiment of the present invention is
이상으로 본 발명에 관한 바람직한 실시 예를 설명하였으나, 본 발명은 상기 실시 예에 한정되지 아니하며, 본 발명의 실시 예로부터 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의한 용이하게 변경되어 균등하다고 인정되는 범위의 모든 변경을 포함한다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and is easily changed from the embodiments of the present invention by those of ordinary skill in the art to which the present invention pertains. Includes all changes to the extent deemed acceptable.
1 : 6T 비휘발성 SRAM
10 : 제1 인버터
20 : 제2 인버터
110 : 제1 풀업(pull up) 트랜지스터
120 : 제1 풀다운(pull down) 트랜지스터
130 : 제1 데이터 노드
140 : 제2 풀업(pull up) 트랜지스터
150 : 제2 풀다운(pull down) 트랜지스터
160 : 제2 데이터 노드
170 : 제1 패스 게이트(pass gate)
171 : 비트라인 노드
180 : 제2 패스 게이트(pass gate)
181 : 비트라인바 노드
190 : 워드라인 노드1: 6T nonvolatile SRAM
10: first inverter
20: second inverter
110: first pull-up transistor
120: first pull down transistor
130: first data node
140: second pull-up transistor
150: second pull down transistor
160: second data node
170: first pass gate
171: bit line node
180: second pass gate
181: bit line bar node
190: word line node
Claims (7)
Translated fromKorean제1 풀업(pull up) 트랜지스터에 연결되는 제1 풀다운(pull down) 트랜지스터로 형성되는 제1 인버터;
제2 풀업(pull up) 트랜지스터에 연결되는 제2 풀다운(pull down) 트랜지스터로 형성되는 제2 인버터;
상기 제1 인버터의 출력과 비트라인바 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어지는 제1 패스 게이트(pass gate); 및
상기 제2 인버터의 출력과 비트라인 노드 사이에 연결되는 비휘발성(Non-volatile) 메모리 소자로 이루어지는 제2 패스 게이트(pass gate)를 포함하는 플래시메모리 기반의 6T 비휘발성 SRAM.
In 6T non-volatile SRAM (Static Random Access Memory),
A first inverter formed of a first pull down transistor connected to a first pull up transistor;
A second inverter formed of a second pull down transistor connected to a second pull up transistor;
A first pass gate comprising a non-volatile memory device connected between an output of the first inverter and a bit line bar node; And
A flash memory-based 6T nonvolatile SRAM including a second pass gate formed of a non-volatile memory device connected between the output of the second inverter and a bit line node.
상기 비휘발성(Non-volatile) 메모리 소자 중 어느 하나는
상기 SRAM 셀의 프리차지(Precharge)를 통해 비트라인 노드 또는 비트라인바 노드에 인가되는 전압과, 상기 제1 인버터 또는 제2 인버터의 출력 전압 간의 차이로 인해 HEI(Hot electron injection)가 발생하는 것을 특징으로 하는 플래시메모리 기반의 6T 비휘발성 SRAM.
The method of claim 1,
Any one of the non-volatile memory devices
HEI (hot electron injection) occurs due to a difference between a voltage applied to a bit line node or a bit line bar node through a precharge of the SRAM cell and an output voltage of the first inverter or the second inverter. 6T nonvolatile SRAM based on flash memory, characterized by.
상기 비휘발성(Non-volatile) 메모리 소자는
상기 SRAM 셀의 워드라인 노드에 인가되는 전압에 따라 상기 비휘발성(Non-volatile) 메모리 소자의 플로팅 게이트(Floating gate)가 차지(charge)되거나, 상기 플로팅 게이트(Floating gate)에 차지(charge)된 전하가 제거되는 것을 특징으로 하는 플래시메모리 기반의 6T 비휘발성 SRAM.
The method of claim 2,
The non-volatile memory device is
The floating gate of the non-volatile memory device is charged or charged to the floating gate according to the voltage applied to the word line node of the SRAM cell. Flash memory-based 6T non-volatile SRAM, characterized in that charge is removed.
6T 비휘발성 SRAM에 전원이 차단되기 전에 6T 비휘발성 SRAM 셀에 저장된 데이터를 비휘발성(Non-volatile) 메모리 소자에 저장하는 스토어(Store) 단계(S20);
상기 6T 비휘발성 SRAM에 전원이 공급된 후에 상기 비휘발성(Non-volatile) 메모리 소자에 저장된 데이터를 6T 비휘발성 SRAM 셀의 제1 데이터 노드 또는 제2 데이터 노드에 저장하는 리스토어(Restore) 단계(S50); 및
상기 비휘발성(Non-volatile) 메모리 소자에 저장된 전하를 제거하는 전하 제거(Erase) 단계(S60)를 포함하는 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법.
In the operation method of 6T non-volatile SRAM (Static Random Access Memory),
A store step (S20) of storing data stored in a 6T nonvolatile SRAM cell in a non-volatile memory device before power is cut off to the 6T nonvolatile SRAM;
After power is supplied to the 6T nonvolatile SRAM, a restore step of storing data stored in the non-volatile memory device in a first data node or a second data node of a 6T nonvolatile SRAM cell (S50) ); And
A method of operating a 6T nonvolatile SRAM based on a flash memory, including a charge removal step (S60) of removing charges stored in the non-volatile memory device.
상기 스토어(Store) 단계(S20)는
상기 제1 데이터 노드 또는 제2 데이터 노드에 저장되는 로우(Low, 0) 데이터와, 프리차지(Precharge)를 통해 비트라인 노드 또는 비트라인바 노드에 인가되는 프리차지(Precharge) 전압 간의 소스-드레인 전압 차이로 인해 발생하는 HEI(Hot electron injection)를 이용하여 상기 비휘발성(Non-volatile) 메모리 소자의 플로팅 게이트(Floating gate)에 전하가 주입(charge) 되도록 하는 것을 특징으로 하는 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법.
The method of claim 4,
The store step (S20)
Source-drain between low data stored in the first data node or the second data node and a precharge voltage applied to a bit line node or a bit line bar node through a precharge Flash memory-based 6T, characterized in that charge is injected into the floating gate of the non-volatile memory device by using hot electron injection (HEI) generated due to a voltage difference. How nonvolatile SRAM works.
상기 리스토어(Restore) 단계(S50)는
상기 스토어(Store) 단계(S20)에서 전하가 주입되어 문턱 전압이 높아진 비휘발성(Non-volatile) 메모리 소자는 턴온(Turn-on)이 되지 않고, 전하가 주입되지 않은 비휘발성(Non-volatile) 메모리 소자가 턴온(Turn-on)되어 전원이 차단되기 전에 상기 6T 비휘발성 SRAM 셀에 저장된 데이터가 복구(Restore)되는 것을 특징으로 하는 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법.
The method of claim 4,
The restore step (S50)
The non-volatile memory device whose threshold voltage is increased due to the injection of charge in the store step (S20) is not turned on and is non-volatile in which no charge is injected. A method of operating a 6T nonvolatile SRAM based on a flash memory, characterized in that data stored in the 6T nonvolatile SRAM cell is restored before power is cut off by turning on a memory device.
상기 전하 제거(Erase) 단계(S60)는
상기 비휘발성(Non-volatile) 메모리 소자의 플로팅 게이트(Floating gate)에 전하가 주입된 경우 상기 6T 비휘발성 SRAM 셀의 워드라인 노드에 인가되는 전압에 따라 상기 전하가 F-N 터널링(Tunneling)으로 빠져나오면서 문턱 전압이 정상으로 회복되는 것을 특징으로 하는 플래시메모리 기반의 6T 비휘발성 SRAM의 동작 방법.
The method of claim 4,
The charge removal (Erase) step (S60)
When charge is injected into the floating gate of the non-volatile memory device, the charge is discharged through FN tunneling according to the voltage applied to the word line node of the 6T nonvolatile SRAM cell. A method of operating a 6T nonvolatile SRAM based on a flash memory, characterized in that the threshold voltage is restored to normal.
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| KR1020190115125AKR102330018B1 (en) | 2019-09-19 | 2019-09-19 | 6T Non-volatile SRAM based on flash memory and method of operating the same |
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