KR20200098465A - 반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치 - Google Patents

Abstract

활성층으로서 산화물 반도체막을 사용한 반도체 소자에 있어서, 전기적 특성을 안정화 한다.
반도체 소자의 구조를, 적어도 표면이 결정성을 갖는 산화물막인 하지막과, 하지막 위의 결정성을 갖는 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 적어도 산화물 반도체막과 중첩되는 게이트 전극과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 갖는 구조로 하고, 하지막은 인듐 및 아연을 포함하는 막으로 한다. 상기 구조를 사용함으로써, 산화물 반도체막은 하지막의 결정 상태를 반영한 결정 상태가 되기 때문에, 산화물 반도체막은 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 막이 된다. 따라서, 상기 막을 갖는 반도체 소자의 전기적 특성을 안정화 할 수 있다.

Description

반도체 소자, 및 반도체 소자의 제작 방법, 및 반도체 소자를 포함하는 반도체 장치{SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR DEVICE INCLUDING SEMICONDUCTOR ELEMENT}

반도체 소자 및 반도체 소자의 제작 방법, 및 반도체 소자를 사용한 반도체 장치에 관한 것이다.

또한, 본 명세서 중에 있어서, 「반도체 소자」란, 트랜지스터나 다이오드 등의 반도체 특성을 이용함으로써 기능할 수 있는 소자를 가리키는 것이다. 또한, 「반도체 장치」란, 반도체 소자의 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.

절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.

예를 들면, 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물 반도체막을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).

일본 공개특허공보 제2006-165528호

활성층으로서 산화물 반도체막을 사용한 트랜지스터(이하, 산화물 반도체 트랜지스터라고 호칭한다.)는, 활성층으로서 아모퍼스 실리콘막을 사용한 트랜지스터보다도 동작이 빠르고(전계 효과 이동도가 높다，라고도 할 수 있다.), 또한, 활성층으로서 다결정 실리콘막을 사용한 트랜지스터보다도 제조가 용이하다고 하는 특징을 가지고 있다.

그 반면, 활성층으로서 산화물 반도체막을 사용한 트랜지스터는 몇가지 문제가 지적되고 있으며, 그 하나로서 전기적 특성의 불안정성이 있다. 구체적으로는, 가시광 또는 자외광의 조사나 바이어스-열 스트레스 시험(BT 스트레스 시험이라고도 한다.)에 있어서 트랜지스터의 임계값 전압이 마이너스측으로 시프트하고, 트랜지스터가 노멀리 온의 경향을 나타내는 것이 지적되고 있으며, 이 원인의 하나로서, 산화물 반도체막 중의 산소 결손 등을 들 수 있다.

산화물 반도체막이 비정질(아모퍼스라고도 한다.)이면, 산화물 반도체막 중의 금속 원자와 산소 원자의 결합 상태는 질서화되어 있지 않아, 산소 결손이 생기기 쉬운 상태에 있다고 할 수 있다. 이로 인해, 산화물 반도체막의 전기적 특성(예를 들면, 전기 전도도 등.)이 변화될 우려가 있다. 그리고, 트랜지스터의 전기적 특성의 변동 요인이 될 수 있기 때문에, 상기 트랜지스터를 사용한 반도체 장치의 신뢰성을 저하시키게 된다.

이러한 문제를 감안하여, 본 발명의 일 형태에서는, 활성층으로서 산화물 반도체막을 사용한 경우에 있어서도, 전기적 특성이 안정된 트랜지스터를 제공하는 것을 과제의 하나로 한다. 또한, 상기 트랜지스터의 제작 방법을 제공하는 것을 과제의 하나로 한다. 또한, 상기 트랜지스터를 사용함으로써, 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.

산화물 반도체막을 성막하는 피형성면에, 적어도 표면이 결정성을 갖는 산화물막이 하지막으로서 형성되고, 상기 막 위에 산화물 반도체막이 형성된 구조로 한다. 이것에 의해, 하지막은 산화물 반도체막의 종결정으로서 기능한다. 그리고, 산화물 반도체막은, 하지막과의 계면 근방으로부터, 하지막의 결정 상태를 반영하여 결정 성장한다. 이로 인해, 산화물 반도체막은 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 막이 되고, 상기 막을 갖는 트랜지스터는, 전기적 특성이 안정된 것이 된다.

즉, 본 발명의 일 형태는, 적어도 표면이 결정성을 갖는 산화물막인 하지막과, 하지막 위의 결정성을 갖는 산화물 반도체막과, 산화물 반도체막 위의 게이트 절연막과, 게이트 절연막 위의 적어도 산화물 반도체막과 중첩되는 게이트 전극과, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 가지고, 하지막은 인듐 및 아연을 포함하는 것을 특징으로 하는 반도체 소자이다.

상기의 일 형태에 나타내는 구조를 사용함으로써, 산화물 반도체막은 하지막의 결정 상태를 반영하여 결정 성장하기 때문에, 산화물 반도체막은 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 막이 된다. 따라서, 상기 막을 갖는 트랜지스터의 전기적 특성을 안정화 할 수 있다.

또한, 상기의 구조에 있어서, 하지막이 인듐 및 아연을 포함하고, 또한, 지르코늄, 이트륨 또는 세륨 중 어느 1종 이상을 포함함으로써, 하지막의 도전율을 저감시킬 수 있고, 소스 전극 및 드레인 전극간을 흐르는 캐리어는 하지막에 영향을 받기 어려워 바람직하다.

또한, 상기의 구조에 있어서, 산화물 반도체막이, 비정질상으로 결정부를 갖는 결정-비정질 혼상 구조이며, 결정부는 c축이 산화물 반도체막의 피형성면의 법선 벡터 또는 산화물 반도체막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있음으로써, 상기 산화물 반도체막을 사용한 트랜지스터는 안정된 전기적 특성을 나타내기 때문에 바람직하다.

또한, 상기의 구조를 갖는 반도체 소자를 반도체 장치의 일부로서 사용함으로써, 상기 반도체 장치를 신뢰성이 높은 반도체 장치로 할 수 있다.

또한, 본 발명의 일 형태는, 적어도 표면이 결정성을 갖는 산화물막인 하지막을 형성하고, 하지막 위에 결정성을 갖는 산화물 반도체막을 형성하고, 산화물 반도체막 위에 게이트 절연막을 형성하고 게이트 절연막 위에 적어도 산화물 반도체막과 중첩되는 게이트 전극을 형성하고, 산화물 반도체막과 전기적으로 접속하는 소스 전극 및 드레인 전극을 형성하는 공정을 가지고, 하지막으로서, 인듐 및 아연을 포함하는 막을 형성하는 것을 특징으로 하는 반도체 소자의 제작 방법이다.

상기의 일 형태에 나타내는 제작 방법을 사용함으로써, 산화물 반도체막은 하지막의 결정 상태를 반영하여 결정 성장하기 때문에, 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막을 형성할 수 있다. 따라서, 상기 막을 갖는 트랜지스터의 전기적 특성을 안정화 할 수 있다.

또한, 상기의 제작 방법에 있어서, 하지막으로서, 인듐 및 아연을 포함하고, 또한, 지르코늄, 이트륨 또는 세륨 중 어느 1종 이상을 포함하는 막을 사용함으로써, 도전율이 낮은 하지막을 형성할 수 있기 때문에, 소스 전극 및 드레인 전극간을 흐르는 캐리어는 하지막의 영향을 받기 어려워 바람직하다.

또한, 상기의 제작 방법에 있어서, 산화물 반도체막을, 스퍼터링 장치를 사용하여 200℃ 이상 450℃ 이하의 성막 온도에 있어서 성막함으로써, 피형성면 또는 표면의 법선 벡터에 대해 c축이 평행한 방향으로 정렬된 결정부를 갖는 산화물 반도체막을 형성할 수 있기 때문에 바람직하다.

또한, 상기의 제작 방법에 있어서, 산화물 반도체막을, 스퍼터링 장치를 사용하여 성막한 후, 상기 산화물 반도체막에 대해 200℃ 이상 700℃ 이하의 열처리를 행함으로써, 피형성면 또는 표면의 법선 벡터에 대해 c축이 평행한 방향으로 정렬된 결정부를 갖는 산화물 반도체막을 형성할 수 있기 때문에 바람직하다.

산화물 반도체막을 성막하는 피형성면에, 적어도 표면이 결정성을 갖는 산화물막이 하지막으로서 형성되고, 상기 하지막 위에 산화물 반도체막이 형성된 구조 로 함으로써, 산화물 반도체막은, 하지막의 결정 상태를 반영하여, 산화물막과의 계면 근방으로부터 결정 성장하기 때문에, 산화물 반도체막은 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 막이 된다. 따라서, 상기 막을 갖는 트랜지스터의 전기적 특성을 안정화 할 수 있다.

도 1은 반도체 장치의 일 형태를 도시하는 평면도 및 단면도.
도 2는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 3은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 4는 반도체 장치의 일 형태를 도시하는 평면도 및 단면도.
도 5는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 6은 반도체 장치의 일 형태를 도시하는 평면도 및 단면도.
도 7은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 8은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 9는 반도체 장치의 일 형태를 도시하는 평면도 및 단면도.
도 10은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 11은 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 12는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 13은 반도체 장치의 일 형태를 도시하는 평면도 및 단면도.
도 14는 반도체 장치의 제작 공정의 일례를 도시하는 단면도.
도 15는 반도체 장치의 구성의 일례를 도시하는 도면.
도 16은 반도체 장치의 구성의 일례를 도시하는 도면.
도 17은 반도체 장치의 구성의 일례를 도시하는 도면.
도 18은 반도체 장치의 구성의 일례를 도시하는 도면.
도 19는 반도체 장치의 구성의 일례를 도시하는 도면.
도 20은 반도체 장치의 구성의 일례를 도시하는 도면.
도 21은 반도체 장치의 구성의 일례를 도시하는 도면.
도 22는 전자 기기를 도시하는 도면.
도 23은 본 발명의 실시예에 따르는 측정 결과를 도시하는 그래프.
도 24는 본 발명의 실시예에 따르는 측정 결과를 도시하는 그래프.
도 25는 본 발명의 실시예에 따르는 측정 결과를 도시하는 그래프.
도 26은 본 발명의 실시예에 따르는 측정 결과를 도시하는 그래프.
도 27은 본 발명의 실시예에 따르는 측정 결과를 도시하는 그래프.

이하에서는, 본 명세서에 개시하는 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다.

이하에 설명하는 실시형태에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략하는 경우가 있다.

또한, 도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.

또한, 본 명세서 등에 있어서의 「제 1」, 「제 2」, 「제 3」등의 서수는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것은 아닌 것을 부기한다.

또한, 본 명세서 등에 있어서 「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」또는 「바로 아래」인 것을 한정하는 것이 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현은, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.

또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들면, 「전극」은 「배선」의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체가 되어 형성되어 있는 경우 등도 포함한다.

또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서 등에 있어서는, 「소스」나 「드레인」이라는 용어는, 바꾸어 사용할 수 있는 것으로 한다.

또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.

(실시형태 1)

본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1 내지 도 5를 사용하여 설명한다.

<반도체 장치의 구성예>

도 1a 및 도 1b에, 반도체 장치의 예로서, 톱 게이트 구조의 트랜지스터의 평면도 및 단면도의 일례를 도시한다. 도 1a는 평면도이며, 도 1b는, 도 1a에 있어서의 A-B 단면의 단면도이다. 또한, 도 1a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(150)의 구성 요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.

도 1a 및 도 1b에 도시하는 트랜지스터(150)는, 기판(100) 위에, 하지막(102)과, 산화물 반도체막(106)과, 게이트 절연막(108)과, 적어도 산화물 반도체막(106)과 중첩되는 게이트 전극(110)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.

산화물 반도체막(106)에 사용하는 산화물 반도체로서는, 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들면, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd))로부터 선택된 1종 또는 복수종이 포함되어 있는 것이 바람직하다.

예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.

여기에서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. In-Ga-Zn계 산화물은, 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.

예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=3:1:2(=1/2:1/6:1/3), In:Ga:Zn=1:3:2(=1/6:1/2:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 사용하면 좋다.

또한, 산화물 반도체로서, InMO₃(ZnO)_m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In₂SnO₅(ZnO)_n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다. 산화물 반도체 재료를 사용하여 형성하는 막(이하, 「산화물 반도체막」이라고 기재한다.)은, 예를 들면, 스퍼터링법이나 전자빔 증착법 등의 PVD법 등을 사용하여 산화물 반도체막을 성막하고, 상기 막 위에 포토리소그래피법 등에 의해 레지스트 마스크를 형성한 후에, 드라이 에칭법이나 웨트 에칭법 등을 사용하여 반도체막을 선택적으로 제거함으로써 형성할 수 있다.

산화물 반도체막(106)은, 단결정, 다결정(폴리크리스탈이라고도 한다.) 또는 비정질 등의 상태를 취한다. 바람직하게는, 산화물 반도체막은, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 바람직하다. 또한, 산화물 반도체막(106)의 막 두께는, 5nm 이상 200nm 이하로 하고, 바람직하게는 10nm 이상 30nm 이하로 한다.

CAAC-OS막은 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상으로 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.

CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, 금속 원자 및 산소 원자를 갖는 층이 중첩된다. 또한, 층의 법선 벡터가 c축 방향이다. 또한, 상이한 결정부 간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.

또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.

CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.

CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.

또한, 도 1b에 도시하는 바와 같이, 산화물 반도체막(106)은 단부에 20° 내지 50°의 테이퍼각을 가지고 있는 것이 바람직하다. 또한, 테이퍼각이란, 테이퍼 형상을 갖는 막(예를 들면, 산화물 반도체막(106))을, 그 단면(기판의 표면과 직교하는 면)에 수직한 방향에서 관찰했을 때에, 상기 막의 측면과 저면이 이루는 경사각을 나타낸다. 산화물 반도체막(106)의 단부에 20° 내지 50°의 테이퍼각을 가짐으로써 산소 결손의 발생을 억제하고, 트랜지스터(150)의 리크 전류의 발생을 저감시킬 수 있다.

하지막(102)으로서는, 결정성을 갖는 산화물막을 단층 또는 적층으로 사용한다. 또한, 하지막(102)에 사용하는 산화물막으로서는, 산화물 반도체막(106)과의 격자 부정합을 작게 하기 위해서, 산화물 반도체막(106)의 구성 원소인 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 또한, 이들에 추가하여 지르코늄(Zr), 이트륨(Y) 또는 세륨(Ce)으로부터 선택된 1종 또는 복수종이 포함되어 있는 것이 바람직하다. 이들 재료가 포함됨으로써, 하지막(102)의 도전율을 저감시킬 수 있기 때문에, 소스 전극 및 드레인 전극간을 흐르는 캐리어는 하지막(102)의 영향을 받기 어려워진다.

예를 들면, 하지막(102)에 사용하는 산화물 재료로서, In-Zr-Zn계 산화물, In-Y-Zn계 산화물, In-Ce-Zn계 산화물을 사용할 수 있다.

하지막(102)으로서, 절연막으로서 일반적으로 사용되고 있는 막, 예를 들면 산화실리콘 등의 비정질 막을 사용한 경우, 산화물 반도체막의 결정화를 저해하는 원소인 실리콘 등의 불순물이, 산화물 반도체막 중, 특히 산화실리콘과의 계면 근방의 산화물 반도체막 중에 편입되어, 산화물 반도체막의 일부가 비정질 상태가 되기 쉽다. 이것에 대해, 본 명세서의 일 형태에 기재한 바와 같이, 산화물 반도체막의 구성 원소를 포함하는 결정성을 갖는 산화물막을 하지막(102)으로서 사용한 경우, 하지막(102)은 산화물 반도체막의 결정화를 저해하는 원소가 포함되지 않거나, 또는, 결정화를 저해할 만큼의 농도로 포함되지 않기 때문에, 하지막(102)으로부터의 불순물(결정화를 저해하는 원소，라고도 할 수 있다.)의 혼입에 의한 산화물 반도체막(106)의 결정성의 저하를 억제할 수 있다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막(106)으로 할 수 있다.

또한, 상기의 산화물막은 성막 직후, 또는 성막 후에 가열 처리를 행함으로써, 결정성을 갖는 막으로 할 수 있다. 이로 인해, 하지막(102)과 산화물 반도체막(106)의 격자 부정합을 작게 하는 것이 가능하고, 산화물 반도체막(106)은, 하지막(102)의 결정 상태를 반영하여(하지막(102)을 종결정으로 하여，라고도 표현할 수 있다.), 하지막(102)과의 계면 근방으로부터 결정 성장을 한다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막(106)으로 할 수 있다.

또한, 상기의 산화물 재료는, 산화물 반도체막(106)의 구성 원소를 포함하기 때문에 격자 부정합이 작다. 이로 인해 하지막(102)과 산화물 반도체막(106)의 계면에 있어서의 계면 준위 밀도를 저감시킬 수 있다. 따라서, 트랜지스터(150)의 전기적 특성(예를 들면, 오프 전류나 임계값 전압 편차의 저감 등.)을 양호한 것으로 할 수 있다.

또한, 하지막(102)을 적층 구조로 하는 경우, 불순물의 확산 방지 효과가 높은 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 질화알루미늄막 등 위에, 상기의 결정성을 갖는 산화물막을 성막하면 좋다. 또한, 산화갈륨막, 산화이트륨막, 산화란탄막 등 위에, 상기의 결정성을 갖는 산화물막을 성막해도 좋다.

하지막(102)을 상기한 바와 같은 적층 구조로 함으로써, 기판(100) 내부나 표면의 불순물의 산화물 반도체막(106)으로의 확산 방지 효과가 높아지기 때문에, 트랜지스터(150)의 전기적 특성의 열화를 억제할 수 있다. 따라서, 트랜지스터(150)를 구성 요소로서 포함하는 반도체 장치의 동작 특성 등의 성능 향상을 도모할 수 있다.

또한, 그 밖의 구성 요소의 상세에 관해서는, 후술하는 트랜지스터(150)의 제작 방법에 있어서, 도 2 및 도 3을 사용하여 설명한다.

또한, 트랜지스터(150) 위에, 추가로 절연막이나 평탄화 절연막이 형성된 구조라도 좋다.

이하, 도 2 및 도 3을 사용하여, 도 1에 도시하는 트랜지스터(150)의 제작 공정의 예에 관해서 설명한다.

<트랜지스터(150)의 제작 공정>

도 2 및 도 3을 사용하여, 도 1에 도시하는 트랜지스터(150)의 제작 공정의 일례에 관해서 설명한다.

우선, 기판(100)을 준비하고, 기판(100) 위에 하지막(102)을 형성한다(도 2a 참조.).

기판(100)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하다.

또한, 기판(100)으로서, 가요성 기판을 사용해도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에 산화물 반도체막(106)을 포함하는 트랜지스터를 직접 제작해도 좋고, 다른 제작 기판에 산화물 반도체막(106)을 포함하는 트랜지스터를 제작하고, 그 후 가요성 기판으로 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하기 위해서, 제작 기판과 산화물 반도체막(106)을 포함하는 트랜지스터 사이에 박리층을 형성하면 좋다.

또한, 기판(100)은, 하지막(102)을 성막하기 전에 표면에 흡착되는 불순물(예를 들면, 수소, 수분 또는 유기물 등.)을 저감시키는 처리를 행하는 것이 바람직하다. 기판 표면이 충분히 청정한 경우, 기판 표면에 흡착되는 불순물을 저감시키는 처리를 행하지 않아도 상관없다.

기판 표면에 흡착되는 불순물을 저감하는 방법으로서, 예를 들면 플라즈마 처리, 가열 처리 또는 약액 처리를 행하면 좋다. 바람직하게는 플라즈마 처리를 행한다. 플라즈마 처리는, 구체적으로는 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등), 산소 또는 질소를 포함하는 분위기에 있어서 플라즈마를 생성하고, 기판에 대해 바이어스 전압을 인가함으로써 기판 표면의 처리를 행하면 좋다. 또한, 상기 처리를 행한 후, 대기 폭로하지 않고 하지막(102)을 성막함으로써, 대기 폭로에 의한 기판(100) 표면으로의 불순물의 재흡착을 방지할 수 있기 때문에 바람직하다.

또한, 기판(100)은, 미리 기판(100)의 변형점보다 낮은 온도로 가열 처리를 행하여, 기판(100)을 쉬링크(열수축이라고도 한다.)시켜 두는 것이 바람직하다. 이것에 의해, 트랜지스터(150)의 제작 공정에서의 기판 가열에 의해 발생하는 쉬링크의 양을 억제할 수 있기 때문에, 예를 들면, 노광 공정 등에서의 마스크 어긋남을 억제할 수 있다.

하지막(102)으로서는, 상기의 「반도체 장치의 구성예」에서 기재한 바와 같이, 인듐(In) 및 아연(Zn)을 포함하고, 이들 외에 지르코늄(Zr), 이트륨(Y) 및 세륨(Ce)으로부터 선택된 1종 또는 복수종이 포함된 막을, 스퍼터링법 등에 의해 성막하면 좋다. 상기 막은, 나중의 공정에서 성막하는 산화물 반도체막(106)의 종결정이 될 수 있는 결정성을 가지고 있다. 실시예 1에서, 상기 조건을 충족시키는 하지막(102)의 결정 구조에 관해서, 성막 조건과 함께 기재한다.

또한, 상기의 하지막(102)은, 산화물 반도체막(106)의 구성 원소를 포함하기 때문에, 산화물 반도체막(106)과의 격자 부정합이 작다. 이로 인해, 하지막(102)과 산화물 반도체막(106)의 계면에 있어서의 계면 준위 밀도를 저감시킬 수 있다.

또한, 하지막(102)은, 산화물 절연막을 사용하는 것이 바람직하다. 이러한 하지막(102)을 사용함으로써, 나중의 공정에서 산화물 반도체막(106)을 형성한 후, 하지막(102)을 가열함으로써 산소를 방출할 수 있기 때문에, 하지막(102) 중의 과잉 산소를 산화물 반도체막(106)에 공급할 수 있다. 특히, 하지막(102) 중(벌크 중)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 산화물 반도체막 중의 산소 결손은 일부가 캐리어의 발생원이 되기 때문에, 트랜지스터의 임계값 전압을 변동시키는 요인이 될 수 있지만, 산화물 반도체막(106)의 산소 결손을 하지막(102)으로부터 공급되는 산소로 보전(補塡)함으로써, 상기 산화물 반도체막을 사용한 트랜지스터(150)의 전기적 특성을 양호하게 할 수 있다. 상기한 바와 같이, 하지막(102)을, 적어도 화학량론비를 초과하는 양의 산소가 존재하는 절연막으로 하기 위해서는, 스퍼터링법을 사용하여 하지막(102)을 성막하는 것이 바람직하다.

또한, 상기의 「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법)로 산소 분자의 방출량이 1.0×10¹⁸분자/㎤ 이상, 바람직하게는 3.0×10¹⁹분자/㎤ 이상, 더욱 바람직하게는 1.0×10²⁰분자/㎤ 이상인 것을 말한다.

화학량론비를 초과하는 양의 산소가 존재하는 하지막(102)을 형성하는 다른 방법으로서는, 예를 들면, 하지막(102)을 성막한 기판을 가열 장치(예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다.)에 투입하고, 고순도의 산소 가스, 고순도의 일산화이질소 가스, 고순도의 아산화질소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입하여 가열 처리를 행하는 방법이 있다. 또한, 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, 상기의 가열 처리시에 장치내의 압력을 고압 상태로 함으로써, 하지막(102) 중에 산소를 효율적으로 첨가할 수 있다.

화학량론비를 초과하는 양의 산소가 존재하는 하지막(102)을 형성하는 다른 방법으로서는, 예를 들면, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용하여, 하지막(102)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 첨가하는 방법이 있다.

또한, 하지막(102)의 표면은 높은 평탄성을 갖는 것이 바람직하다. 구체적으로는, 하지막(102) 표면의 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더욱 바람직하게는 0.1nm 이하로 하는 것이 바람직하다. 하지막(102)의 표면 평탄성을 높게 하는 방법으로서는, 예를 들면, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리 등의 평탄화 처리를 행하면 좋다. 하지막(102)의 표면 평탄성을 높임으로써, 하지막(102)과 산화물 반도체막(106)의 계면 상태가 양호해지기 때문에, 트랜지스터(150)의 전기적 특성의 변동을 저감시킬 수 있다.

또한, 하지막(102)을, 상기의 「반도체 장치의 구성예」에서 기재한 바와 같이 적층 구조로 해도 좋다. 이것에 의해, 기판(100)으로부터 불순물(예를 들면, 알루미늄, 마그네슘, 스트론튬 및 붕소 등의 금속 원소나, 수소, 물 등.)의 산화물 반도체막으로의 확산 방지 효과가 더욱 높아지기 때문에, 트랜지스터의 전기적 특성의 열화(예를 들면, 트랜지스터의 노멀리 온화(임계값 전압의 음으로의 시프트), 임계값 전압의 편차의 발생, 전계 효과 이동도의 저하 등.)를 방지하는 효과가 더욱 높아진다.

또한, 나중의 공정에서 하지막(102) 위에 산화물 반도체막(106)을 성막할 때에, 산화물 반도체막(106)이 수소, 또는 물을 가능한 한 포함하지 않도록 하기 위해서, 산화물 반도체막(106)의 성막 공정의 전처리로서, 스퍼터링 장치의 예비 가열실에서 하지막(102)이 성막된 기판을 예비 가열하고, 기판(100) 및 하지막(102)에 흡착된 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 여기에서, 열처리는, 예를 들면, 100℃ 이상 450℃ 이하로 행하면 좋다. 또한, 처리실의 배기는, 드라이 펌프 등의 러프 진공 펌프와, 스퍼터링 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 좋다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 반면, 수분이나 수소의 배기 능력이 낮다. 또한, 수분의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 조합하는 것이 유효해진다. 또한, 이 때, 불활성 가스를 도입하면서 불순물의 제거를 행하면, 배기하는 것만으로는 탈리되기 어려운 수분 등의 탈리 속도를 더욱 크게 할 수 있다.

또한, 산화물 반도체막(106)을 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키고, 하지막(102)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)이나 유기물을 제거하는 처리(역 스퍼터링 처리라고도 한다.)를 행하는 것이 바람직하다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 사용해도 좋다.

다음에, 하지막(102) 위에, 스퍼터링법에 의해 산화물 반도체막(106)을 성막한다(도 2b 참조). 산화물 반도체막(106)의 막 두께는, 1nm 이상 200nm 이하, 바람직하게는 1nm 이상 30nm 이하, 보다 바람직하게는 1nm 이상 10nm 이하로 하는 것이 바람직하다. 산화물 반도체막(106)의 막 두께를 상기의 막 두께로 함으로써, 트랜지스터(150)의 단채널 효과를 억제할 수 있다. 또한, 하지막(102) 및 산화물 반도체막(106)은, 대기에 접촉시키지 않고 연속하여 성막하는 것이 바람직하다.

또한, 본 실시형태에서는, In-Ga-Zn계 산화물 타깃을 사용하여 스퍼터링법에 의해 산화물 반도체막(106)을 성막한다. 또한, 산화물 반도체막(106)은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스와 산소의 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다.

산화물 반도체막(106)으로서 In-Ga-Zn-O막을 스퍼터링법으로 제작하기 위한 타깃으로서는, 예를 들면, 원자수비가 In:Ga:Zn=1:1:1의 산화물 타깃이나, 원자수비가 In:Ga:Zn=3:1:2인 산화물 타깃이나, 원자수비가 In:Ga:Zn=2:1:3인 산화물 타깃이나, 원자수비가 In:Ga:Zn=1:3:2인 산화물 타깃을 사용할 수 있다. 단, 산화물 반도체막(106)의 타깃은, 이들 타깃의 재료 및 조성으로 한정되는 것은 아니다.

또한, 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 산화물 타깃을 사용함으로써, 성막한 산화물 반도체막(106)은 치밀한 막으로 할 수 있다.

산화물 반도체막(106)을 성막할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.

산화물 반도체막(106)에, 수소가 다량으로 포함되면, 산화물 반도체와 결합함으로써, 수소의 일부가 도너가 되고, 캐리어인 전자를 발생시켜 버린다. 이것에 의해, 트랜지스터의 임계값 전압이 마이너스 방향으로 시프트해 버린다. 이로 인해, 산화물 반도체막(106)에 있어서, 수소 농도는, 5×10¹⁸atoms/㎤ 미만, 바람직하게는 1×10¹⁸atoms/㎤ 이하, 보다 바람직하게는 5×10¹⁷atoms/㎤ 이하, 더욱 바람직하게는 1×10¹⁶atoms/㎤ 이하로 하는 것이 바람직하다. 또한, 상기의 산화물 반도체막 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다.

예를 들면, 순도가 6N 이상 바람직하게는 7N 이상(즉, 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)의 성막 가스를 사용하는 것이 바람직하다.

또한, 성막실 내의 수분(물, 수증기, 수소, 수산기 또는 수산화물을 포함한다)을 제거하기 위해서, 흡착형의 진공 펌프, 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은, 터보 분자 펌프에 콜드 트랩을 가한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들면, 수소 원자, 물(H₂O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 상기 성막실에서 성막한 산화물 반도체막에 포함되는 수소, 수분 등의 불순물의 농도를 저감시킬 수 있다.

또한, 산화물 반도체막에는 질소도 최대한 포함되어 있지 않은 것이 바람직하다. 이것은, 수소의 경우와 같이, 산화물 반도체와 결합함으로써, 질소의 일부가 도너가 되고, 캐리어인 전자를 발생시키기 때문이다. 이로 인해, 산화물 반도체막을 가열하여 TDS 측정을 행한 경우에 있어서, 상기 막으로부터의 암모니아 분자의 방출량의 피크가 5.0×10²¹분자/㎤ 이하, 바람직하게는 1.0×10²¹분자/㎤ 이하, 보다 바람직하게는 8.0×10²¹분자/㎤ 이하인 막을 사용하는 것이 바람직하다.

또한, 산화물 반도체막(106)에, 알칼리 금속 또는 알칼리 토금속이 포함되면, 산화물 반도체와 결합함으로써, 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류가 상승하는 원인이 된다. 이로 인해, 산화물 반도체막(106)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는, 1×10¹⁸atoms/㎤ 이하, 바람직하게는 2×10¹⁶atoms/㎤ 이하로 하는 것이 바람직하다.

산화물 반도체막(106)으로서 CAAC-OS막을 적용하는 경우, 상기 CAAC-OS막을 형성하는 방법으로서 2가지 방법을 들 수 있다. 첫번째는, 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막의 성막을 행함으로써, 산화물 반도체막의 피형성면 또는 표면의 법선 벡터에 대해 c축이 평행한 방향으로 정렬된 결정부를 형성하는 방법이다. 두번째는, 산화물 반도체막을 얇은 막 두께로 성막한 후, 200℃ 이상 700℃ 이하의 열처리를 행함으로써, 산화물 반도체막의 피형성면 또는 표면의 법선 벡터에 대해 c축이 평행한 방향으로 정렬된 결정부를 형성하는 방법이다.

산화물 반도체막(106)은, 하지(본 실시형태에서는, 하지막(102)이 하지에 상당한다.)의 결정성을 반영하여 성막되기 때문에, 예를 들면, 산화실리콘 등의 비정질막이 사용되고 있는 경우, 산화물 반도체막(106)은 하지막(102)과의 계면 근방에 있어서 비정질 상태가 되기 쉽다.

이것에 대해, 본 명세서의 일 형태에 기재하는 바와 같이, 하지막(102)으로서 결정성을 갖는 산화물막을 사용하는 경우, 산화물 반도체막(106)과 하지막(102)의 격자 부정합이 작기 때문에, 산화물 반도체막(106)은 하지막(102)의 결정 상태를 반영하여(하지막(102)을 종결정으로 하여，라고도 표현할 수 있다.) 하지막(102)과의 계면 근방으로부터 결정 성장을 한다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 CAAC-OS막으로 할 수 있다.

또한, 스퍼터링법을 사용하여 산화물 반도체막(106)을 성막할 때에, 산화물 반도체막(106)을 구성하는 원소 등이 높은 에너지를 가지고 하지막(102)에 충돌하면, 하지막(102)을 구성하는 원소의 결합이 끊어지고, 그 결합이 끊어진 원소가 산화물 반도체막(106) 중으로 혼입되어 버린다(믹싱 현상, 믹싱 효과라고도 한다.). 특히, 하지막(102)과의 계면 근방의 산화물 반도체막(106)에 있어서, 상기 현상은 현저하게 발생한다.

하지막(102)으로서, 절연막으로서 일반적으로 사용되고 있는 막, 예를 들면 산화실리콘 등의 비정질막을 사용한 경우, 상기한 바와 같은 믹싱 현상이 발생한 경우, 산화물 반도체막의 결정화를 저해하는 원소인 실리콘 등의 불순물이, 산화물 반도체막 중, 특히 산화실리콘과의 계면 근방의 산화물 반도체막 중으로 편입되어 산화물 반도체막의 일부가 비정질 상태가 되기 때문에, 트랜지스터의 전기적 특성(예를 들면, 오프 전류나 임계값 전압 편차 등.)에 악영향을 미친다. 이것에 대해, 본 명세서의 일 형태에 기재한 바와 같이, 산화물 반도체막의 구성 원소를 포함하는 결정성을 갖는 산화물막을 하지막(102)으로서 사용한 경우, 하지막(102)은 산화물 반도체막의 결정화를 저해하는 원소가 포함되지 않거나, 또는, 결정화를 저해할 만큼의 농도로 포함되지 않기 때문에, 가령 상기한 바와 같은 믹싱이 발생한 경우에 있어서도, 하지막(102)으로부터의 불순물(결정화를 저해하는 원소，라고도 할 수 있다.)의 혼입에 의한 산화물 반도체막(106)의 결정성의 저하를 억제할 수 있기 때문에, 트랜지스터의 전기적 특성의 변동을 억제할 수 있다.

또한, 기판(100)을 가열하면서 성막함으로써, 성막한 산화물 반도체막(106)에 포함되는 수소나 물 등의 불순물 농도를 저감(탈수화 처리, 탈수소화 처리라고도 표현할 수 있다.)시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감되기 때문에 바람직하다.

또한, 산화물 반도체막(106)으로서, CAAC-OS막 이외의 결정성을 갖는 산화물 반도체막(단결정 또는 다결정)을 성막하는 경우에는, 성막 온도는 특별히 한정되지 않는다. CAAC-OS막 이외의 결정성을 갖는 산화물 반도체막을 성막하는 경우에 있어서도, 하지막(102)으로서 결정성을 갖는 산화물막을 사용함으로써, 하지막(102)의 결정 상태를 반영하여 하지막(102)과의 계면 근방으로부터 결정 성장을 하기 때문에, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 막으로 할 수 있다.

산화물 반도체막(106)의 성막 후, 산화물 반도체막(106)에 대해, 열처리를 행해도 좋다. 상기 열처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 상기 열처리를 행함으로써, 과잉 수소(물이나 수산기를 포함한다)를 제거하는 것이 가능하다.

상기 열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 이 동안, 산화물 반도체막(106)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.

열처리 장치는 전기로로 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.

예를 들면, 상기 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후, 상기 불활성 가스 분위기로부터 피처리물을 추출하는 GRTA 처리를 행해도 좋다. GRTA 처리를 사용하면 단시간의 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이라도 적용이 가능해진다. 또한, 처리 중에, 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다.

또한, 불활성 가스 분위기로서는, 질소, 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기로서, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.

또한, 상기의 탈수화 또는 탈수소화 처리를 행하면, 산화물 반도체막을 구성하는 주성분 재료인 산소가 동시에 탈리되어 감소되어 버릴 우려가 있다. 산화물 반도체막에 있어서, 산소가 탈리된 개소에서는 산소 결손이 존재하고, 상기 산소 결손에 기인하여 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 발생해 버린다. 따라서, 탈수화 또는 탈수소화 처리를 행한 경우, 산화물 반도체막(106) 중에, 산소를 공급하는 것이 바람직하다. 산화물 반도체막(106) 중에 산소를 공급함으로써, 막 중의 산소 결손을 보전할 수 있다.

산화물 반도체막(106) 중의 산소 결손을 보전하는 방법으로서는, 예를 들면, 산화물 반도체막(106)에 대해 탈수화 처리(탈수소화 처리)를 행한 후, 동일한 노(爐)에 고순도의 산소 가스, 고순도의 일산화이질소 가스, 고순도의 아산화질소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)를 도입하면 좋다. 산소 가스 또는 일산화이질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화이질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 또한, 상기의 가열 처리시에 장치 내의 압력을 고압 상태로 함으로써, 산화물 반도체막(106) 중에 산소를 효율적으로 첨가할 수 있다.

또한, 산화물 반도체막(106) 중의 산소 결손을 보전하는 다른 방법으로서는, 예를 들면, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용하여, 산화물 반도체막(106)에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온, 중 어느 하나를 포함한다)를 첨가하는 방법이 있다.

상기한 바와 같이, 성막 후의 산화물 반도체막(106)에는, 탈수화 처리(탈수소화 처리)를 행하여 수소 또는 수분을 산화물 반도체막으로부터 제거하여 불순물이 최대한 포함되지 않도록 고순도화하고, 탈수화 처리(탈수소화 처리)에 의해 동시에 감소되어 버린 산화물 반도체막을 구성하는 주성분 재료인 산소를 공급(과산소화라고도 표현할 수 있다.)하여 산소 결손을 보전함으로써, i형(진성)화 또는 i형에 매우 가까운 산화물 반도체막(106)으로 할 수 있다. 이와 같이 함으로써, 산화물 반도체막의 페르미 준위(Ef)를 진성 페르미 준위(Ei)와 동일한 레벨로까지 할 수 있다. 따라서, 상기 산화물 반도체막을 트랜지스터에 사용함으로써, 산소 결손에 기인하는 트랜지스터의 임계값 전압 Vth의 편차 등을 저감시킬 수 있다.

또한, 산화물 반도체막(106)의 탈수화 처리(탈수소화 처리)는, 산화물 반도체막(106)으로의 산소의 공급 공정 전에 행해 두는 것이 바람직하다.

또한, 상기에서는, 산화물 반도체막(106)을 섬 형상으로 가공하기 전에 탈수소화 처리, 과산화 처리를 행하는 구성에 관해서 설명했지만, 개시하는 발명의 일 형태는 이것으로 한정하여 해석되지 않는다. 산화물 반도체막(106)을 섬 형상으로 가공한 후에, 상기 처리를 행해도 좋다.

다음에, 산화물 반도체막(106)을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체막(106)으로 가공한다(도 2c 참조.). 또한, 섬 형상의 산화물 반도체막(106)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 산화물 반도체막(106)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋으며, 둘 다를 사용해도 좋다.

여기에서, 도 2c에 도시하는 바와 같이, 산화물 반도체막(106)은 단부에 20° 내지 50°의 테이퍼각을 가지고 있는 것이 바람직하다. 산화물 반도체막(106)의 단부에 테이퍼각을 가짐으로써 산소 결손의 발생을 억제하고, 트랜지스터(150)의 리크 전류의 발생을 저감시킬 수 있다.

다음에, 산화물 반도체막(106) 위에, 게이트 절연막(108)을 형성하기 위한 절연막(107)을 형성한다(도 2d 참조.). 여기에서, 절연막(107)의 막 두께는, 예를 들면 1nm 이상 50nm 이하로 할 수 있다. 또한, 절연막(107)의 성막 방법으로서는, 예를 들면, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다.

절연막(107)은, 충분한 내압 및 절연성을 갖는 산화물 절연막을 사용하는 것이 바람직하다. 절연막(107)으로서는, 예를 들면, CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막, 산화알루미늄막, 질화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 산화갈륨막, 산화이트륨막, 산화란탄막 등을, 단층으로 또는 적층하여 형성할 수 있다. 또한, 산화하프늄막, 하프늄실리케이트막(HfSi_xO_y(x>0, y>0)), 질소가 첨가된 하프늄실리케이트막(HfSiO_xN_y(x>0, y>0)), 하프늄알루미네이트막(HfAl_xO_y(x>0, y>0)) 등의 high-k 재료를 절연막(107)의 적어도 일부로서 사용해도 좋다. 이것에 의해 게이트 리크 전류를 저감시킬 수 있다.

또한, 절연막(107)으로서 산화물 절연막을 사용함으로써, 하지막(102)과 같이, 열처리에 의해 상기 산화물 절연막의 산소의 일부를 탈리시켜 산화물 반도체막(106)에 산소를 공급하고, 산화물 반도체막(106) 중의 산소 결손을 보전할 수 있다. 상기 처리의 상세에 관해서는, 하지막(102)의 설명을 참작하면 좋고, 절연막(107)에 대한 가열 처리를 행하는 타이밍에 관해서는, 절연막(107)의 성막 후이면 특별한 한정은 없다.

특히, 절연막(107) 중(벌크 중)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하며, 예를 들면, 절연막(107)으로서, SiO_2+α(단, α>0)로 표기되는 산화실리콘막을 사용하는 것이 바람직하다. 이러한 산화실리콘막을 절연막(107)으로서 사용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있어, 상기 산화물 반도체막(106)을 사용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수 있다.

이로 인해, 절연막(107)을 적층 구조로 하는 경우, 산화실리콘막 위에, 산화갈륨막, 산화알루미늄막, 산화질화알루미늄막, 질화산화알루미늄막, 질화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 산화이트륨막 또는 산화란탄막 등을 적층하는 것이 바람직하다. 또한, 산화실리콘막 위에, 산화하프늄막, 하프늄실리케이트막(HfSi_xO_y(x>0, y>0)), 질소가 첨가된 하프늄실리케이트막(HfSiO_xN_y(x>0, y>0)), 하프늄알루미네이트막(HfAl_xO_y(x>0, y>0)) 등의 high-k 재료를 적층해도 좋다. 이들 high-k 재료를 절연막(107)의 적어도 일부로서 사용함으로써 게이트 리크 전류를 저감시킬 수 있다.

절연막(107)으로서 산화물 절연막을 사용함으로써, 상기 산화물 절연막을 가열함으로써 산소를 방출시킬 수 있기 때문에, 산화물 반도체막(106)에 산소를 공급하고, 산화물 반도체막(106) 중의 산소 결손을 보전할 수 있다. 특히, 절연막(107) 중(벌크 중)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하며, 예를 들면, 절연막(107)으로서, SiO_2+α(단, α>0)로 표기되는 산화실리콘막을 사용하는 것이 바람직하다. 이러한 산화실리콘막을 절연막(107)으로서 사용함으로써, 산화물 반도체막(106)에 산소를 공급할 수 있어, 상기 산화물 반도체막(106)을 사용한 트랜지스터(150)의 트랜지스터 특성을 양호하게 할 수 있다.

절연막(107)을, 적어도 화학량론비를 초과하는 양의 산소가 존재하는 절연막으로 하기 위해서는, 스퍼터링법을 사용하여 절연막(107)을 성막하는 것이 바람직하다. 또한, 스퍼터링법을 사용한 경우, 상기한 바와 같이 고순도의 가스를 사용하거나, 성막 장치를 베이크하여 배기 장치로 불순물을 배기하거나, 및 기판을 예비 가열하는 등의 방법으로 성막 장치내의 수소나 수분 등의 불순물을 최대한 제거함으로써, 절연막(107) 중의 수소나 수분의 농도를 낮게 억제하는 것이 가능하고, 이러한 관점에서 생각해도, 절연막(107)의 성막은 스퍼터링법을 사용하는 것이 바람직하다고 할 수 있다.

다음에, 절연막(107) 위에, 게이트 전극(110)(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전막(109)을 형성한다(도 3a 참조.). 도전막(109)으로서는, 예를 들면, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 게이트 전극에 사용하는 도전막으로서는, 도전성의 금속 산화물을 사용하여 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In₂O₃), 산화주석(SnO₂), 산화아연(ZnO), 인듐주석 산화물(In₂O₃-SnO₂, ITO라고 약기하는 경우가 있다), 인듐아연 산화물(In₂O₃-ZnO), 또는, 이들 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다. 게이트 전극은, 상기의 재료를 사용하여 단층으로 또는 적층하여 형성할 수 있다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다.

또한, 절연막(107)과 접하는 도전막(109)의 일층으로서, 질소를 포함하는 금속 산화물막, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트), 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 가지고, 상기 막을 도전막(109)으로서 사용한 경우, 트랜지스터의 전기적 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.

다음에, 포토리소그래피 공정에 의해 도전막(109) 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 게이트 전극(110) 및 게이트 절연막(108)을 형성한 후, 레지스트 마스크를 제거한다(도 3b 참조.). 또한, 게이트 전극(110) 및 게이트 절연막(108)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 게이트 전극(110) 및 게이트 절연막(108)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 둘 다를 사용해도 좋다.

다음에, 이온 도핑법이나 이온 주입법에 의해, 산화물 반도체막(106)의 도전율을 변화시키는 불순물 이온(130)을, 산화물 반도체막(106)에 첨가한다. 이 때, 게이트 전극(110) 및 게이트 절연막(108)이 마스크로서 기능하기 때문에, 산화물 반도체막(106) 중에 고저항 영역(106a)(채널 형성 영역으로서 기능한다.) 및 저저항 영역(106b)이 자기정합적으로 형성된다(도 3c 참조.). 또한, 불순물 이온(130)으로서는, 15족 원소(대표적으로는 질소(N), 인(P), 비소(As), 및 안티몬(Sb)), 붕소(B), 알루미늄(Al), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 및 아연(Zn) 중 어느 하나로부터 선택되는 1 이상을 사용할 수 있다. 이온 주입법은, 필요한 이온만을 추출하는 질량 분리기를 사용하고 있기 때문에, 대상물에 대해 불순물 이온(130)만을 선택적으로 첨가할 수 있다. 이로 인해, 이온 도핑법을 사용하여 첨가한 경우와 비교하여 산화물 반도체막(106) 중으로의 불순물(예를 들면 수소 등)의 혼입이 적어지기 때문에 바람직하다. 단, 이온 도핑법을 제외하는 것은 아니다.

다음에, 산화물 반도체막(106) 위에, 소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)에 사용하는 도전막을 성막한다. 소스 전극 및 드레인 전극에 사용하는 도전막으로서는, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상기한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 이들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극 및 드레인 전극에 사용하는 도전막은, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In₂O₃), 산화주석(SnO₂), 산화아연(ZnO), 인듐주석 산화물(In₂O₃-SnO₂, ITO라고 약기한다), 인듐아연 산화물(In₂O₃-ZnO)을 사용할 수 있다. 소스 전극 및 드레인 전극에 사용하는 도전막은, 상기의 재료를 사용하여 단층으로 또는 적층하여 성막할 수 있다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다.

그리고, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극(114a), 드레인 전극(114b)을 형성한 후, 레지스트 마스크를 제거함으로써, 트랜지스터(150)가 형성된다(도 3d 참조). 상기 포토리소그래피 공정에 있어서의 레지스트 마스크 형성시의 노광에는, 자외선이나 KrF 레이저광이나 ArF 레이저광을 사용하는 것이 바람직하다. 따라서, 채널 길이(L)(도 3d의 화살표 Z 부분에 상당.)가 25nm 미만인 노광을 행하는 경우에는, 예를 들면, 수 nm 내지 수십 nm으로 매우 파장이 짧은 초자외선(Extreme Ultra violet)을 사용하여 포토리소그래피 공정에서의 레지스트 마스크 형성시의 노광을 행하면 좋다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 나중에 형성되는 트랜지스터의 채널 길이(L)를 미세화하는 것이 가능하고, 회로의 동작 속도를 고속화할 수 있다.

또한, 트랜지스터(150)의 온 전류의 저하를 억제하는 관점에서는, 산화물 반도체막(106) 중 게이트 전극(110)과 중첩되는 부분의 단부와, 산화물 반도체막(106) 중 소스 전극(114a)과 접하는 부분의 게이트 전극에 가장 가까운 단부와의 틈(도 3d의 화살표 X 부분. 본 명세서 중에서는, 상기 부분을 「Loff 폭」이라고 호칭한다.) 및, 산화물 반도체막(106) 중 게이트 전극(110)과 중첩되는 부분의 단부와, 산화물 반도체막(106) 중 드레인 전극(114b)과 접하는 부분의 게이트 전극에 가장 가까운 단부와의 틈(도 3d의 화살표 Y 부분. 상기 부분에 관해서도, 본 명세서 중에서는 「Loff 폭」이라고 호칭한다.)이 최대한 작아지는 것이 바람직하다. 또한, 노광 장치의 성능 한계 이상의 미세 노광을 행하는 경우에 있어서, 도 3d의 X 부분 및 Y 부분을 작게 하는 방법으로서는, 예를 들면, 소스 전극(114a)의 형성과 드레인 전극(114b)의 형성에, 상이한 포토마스크를 사용하여 형성하면 좋다. 이것에 의해, 노광시에 있어서, 소스 전극(114a) 또는 드레인 전극(114b)의 한쪽만이 게이트 전극(110)에 최대한 근접하는 상태로 얼라인먼트를 행할 수 있기 때문에, Loff 폭을 작게 할 수 있다.

또한, 트랜지스터(150)의 제조 시간이나 제조 비용을 저감하는 관점에서는, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하는 것이 바람직하다. 마스크수 및 공정수를 삭감하는 방법으로서는, 예를 들면, 투과한 광이 복수의 강도가 되는 노광 마스크인 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행하면 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.

또한, 도전막의 에칭시에, 산화물 반도체막(106)이 에칭되어, 분단되지 않도록 에칭 조건을 최적화하는 것이 요망된다. 그러나, 도전막만을 에칭하고, 산화물 반도체막(106)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어려우며, 도전막의 에칭시에 산화물 반도체막(106)은 일부만이 에칭되며, 예를 들면, 산화물 반도체막(106)의 막 두께의 5% 이상 50% 이하가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막(106)이 되는 경우도 있다.

소스 전극 및 드레인 전극(이것과 동일한 층으로 형성되는 배선을 포함한다)에 사용하는 도전막으로서 산화물 반도체 재료를 적용하는 경우에는, 도전막을 에칭하여 소스 전극(114a) 및 드레인 전극(114b)을 형성할 때에, 산화물 반도체막(106)이 최대한 에칭되지 않도록, 산화물 반도체막(106)보다도 충분히 에칭되기 어려운 산화물 반도체 재료를, 도전막으로서 사용할 필요가 있다.

소스 전극(114a) 및 드레인 전극(114b)에 산화물 반도체 재료를 적용한 경우, 산화물 반도체막(106)의 재료나 성막 조건에 따라서는, 소스 전극(114a) 및 드레인 전극(114b)과, 산화물 반도체막(106)의 계면이 불명확해지는 경우도 있다. 또한, 계면이 불명확해지는 경우, 소스 전극(114a) 및 드레인 전극(114b)과, 산화물 반도체막(106)의 혼합 영역 또는 혼합층이라고 부를 수 있는 개소가 형성되는 경우도 있다.

또한, 소스 전극(114a) 및 드레인 전극(114b)에 사용하는 도전막으로서, 불순물 이온을 도입하여 저저항화시킨 도전성 재료, 반도체 재료를 사용할 수도 있다.

이상의 공정에 의해, 도 1b에 도시하는 트랜지스터(150)가 형성된다.

또한, 트랜지스터(150) 위에 절연막을 형성해도 좋다. 상기 절연막으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 사용할 수 있기 때문에, 상기의 게이트 절연막(108)의 내용을 참작할 수 있다. 또한, 산화알루미늄막은 외부로부터의 수분이나 수소 등의 불순물의 침입을 억제하는 효과가 높기 때문에, 상기 절연막으로서 산화알루미늄막, 또는 산화알루미늄막을 포함하는 적층막을 형성하는 것이 바람직하고, 보다 바람직하게는, 막 밀도가 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상인 산화알루미늄막을 사용하는 것이 바람직하다. 이것에 의해, 수분이나 수소 등의 불순물이 산화물 반도체막(106)으로 침입하는 것을 억제할 수 있다.

또한, 트랜지스터(150) 위에 평탄화 절연막을 형성해도 좋다. 스핀 코트법, 인쇄법, 디스펜스법 또는 잉크젯법 등을 사용하여 절연성을 갖는 재료를 도포하고, 도포한 재료에 따른 경화 처리(예를 들면, 가열 처리나 광조사 처리 등.)를 행하여 형성해도 좋다. 또한, 절연성을 갖는 재료로서는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 에폭시 수지 등의 유기 수지를 사용할 수 있다. 또한, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시켜도 좋다. 또한, 평탄화 절연막은 수분 등의 불순물을 비교적 많이 포함하고 있는 경우가 많기 때문에, 상기의 절연막(예를 들면, 산화알루미늄이나 산화알루미늄을 포함하는 적층막) 위에 형성하는 것이 바람직하다.

이상과 같이 하여, 개시하는 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치에 있어서, 절연막과의 계면 근방의 산화물 반도체막에 포함되는 불순물을 저감시킬 수 있다. 이것에 의해, 산화물 반도체막의 막 두께가 매우 얇은 트랜지스터에 있어서도, 고저항 영역(106a)이 채널 형성에 악영향을 미쳐, 트랜지스터(150)의 온 전류가 저하되는, 등과 같은 전기적 특성의 열화를 억제할 수 있다. 따라서, 트랜지스터(150)를 구성 요소로서 포함하는 반도체 장치의 동작 특성 등의 성능의 향상을 도모할 수 있다.

이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 2)

본 실시형태에서는, 실시형태 1과는 상이한 구조의 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 4 및 도 5를 사용하여 설명한다.

<반도체 장치의 구성예>

도 4a 및 도 4b에, 반도체 장치의 예로서, 톱 게이트 구조의 트랜지스터의 평면도 및 단면도의 일례를 도시한다. 도 4a는 평면도이며, 도 4b는, 도 4a에 있어서의 E-F 단면의 단면도이다. 또한, 도 4a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(650)의 구성 요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.

본 실시형태의 트랜지스터(650)는, 도전막(602)이 하지막(102)과 동일 평면에, 하지막(102)에 인접하여 형성되어 있는 점에서, 실시형태 1에 기재된 트랜지스터와 상이하다.

일반적으로, 활성층으로서 산화물 반도체막을 사용한 트랜지스터는, 도전막과의 접촉 개소에 있어서 접촉 저항이 높아지는 경향이 있지만, 트랜지스터를 상기의 구조로 함으로써, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 표면측뿐만 아니라, 이면측에 있어서도 도전막(602)을 통하여 산화물 반도체막(106)과 접촉하기 때문에, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감시키고, 또한 접촉 저항의 편차를 저감시킬 수 있다. 이것에 의해, 온 전류가 높고, 또한, 임계값 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수 있기 때문에, 상기 구조는 산화물 반도체를 사용한 트랜지스터에 적합한 구조의 하나라고 할 수 있다.

<트랜지스터(650)의 제작 공정>

도 5a 내지 도 5e를 사용하여, 도 4에 도시하는 트랜지스터(650)의 제작 공정의 일례에 관해서 설명한다.

우선, 기판(100) 위에 도전막을 성막하고, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여, 도전막(602)을 형성한 후, 레지스트 마스크를 제거한다(도 5a 참조.). 도전막(602)에 사용하는 재료 등에 관해서는, 상기 실시형태의 게이트 전극(110), 소스 전극(114a)(또는 드레인 전극(114b))의 설명을 참작할 수 있다.

다음에, 기판(100) 및 도전막(602) 위에 하지막(102)을 형성한다(도 5b 참조.). 여기에서, 하지막(102)의 표면은, 적어도 도전막(602)의 표면보다도 높은 위치로 하는 것이 바람직하며, 후술하는 평탄화 처리를 행함으로써, 도전막(602)의 표면과 하지막(102)의 표면을 대략 동일하게 할 수 있다. 이것에 의해, 나중의 공정에 있어서 산화물 반도체막(106)을 성막할 때에, 도전막(602)과 하지막(102)의 단차에 의해 산화물 반도체막에 단절이 발생하는 것과 같은 문제를 억제할 수 있고, 산화물 반도체막(106)의 막 두께를 매우 얇게 할 수 있기 때문에, 트랜지스터의 미세화에 대해 유효한 수단의 하나라고 할 수 있다.

다음에, 하지막(102)에 대해 평탄화 처리를 가하여, 도전막(602)의 표면과 대략 동일 평면에 표면을 갖는 하지막(102)을 형성한다(도 5c 참조.). 또한, 하지막(102)의 평탄화 처리는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 사용하여 행하는 것이 바람직하다. 여기에서, CMP 처리란, 피가공물의 표면을 기준으로 하고, 그것에 따라 표면을 화학적·기계적인 복합 작용에 의해, 평탄화하는 수법이다. 일반적으로 연마 스테이지 위에 연마 천을 붙이고, 피가공물과 연마 천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 유동시켜 피가공물의 표면을, 슬러리와 피가공물 표면 사이에서의 화학 반응과, 연마 천과 피가공물의 기계적 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.

CMP 처리는, 1회 실시해도 좋고, 복수회 행해도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우에는, 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써, 도전막(602) 표면과 하지막(102) 표면의 평탄성을 더욱 향상시킬 수 있다.

또한, 하지막(102)의 평탄화 처리로서, 드라이 에칭 처리 등을 적용하는 것도 가능하다. 에칭 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다. 예를 들면, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 특히 하지막(102)으로서 질화실리콘이나 질화산화실리콘과 같은, 질소를 많이 포함하는 무기 절연 재료가 포함되는 경우, CMP 처리만으로는 질소를 많이 포함하는 무기 절연 재료의 제거가 곤란한 경우가 있기 때문에, 드라이 에칭 등을 병용하는 것이 바람직하다.

또한, 하지막(102)의 평탄화 처리로서, 플라즈마 처리 등을 적용하는 것도 가능하다. 플라즈마 처리는, 진공 챔버에 불활성 가스, 예를 들면 아르곤 가스를 도입하고, 피처리면을 음극으로 하는 전계를 가하여 행한다. 그 원리로서는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 사용함으로써, 통상의 스퍼터링 성막 챔버에서 처리 가능하고 간편한 방법이다. 즉, 이 플라즈마 처리는, 피처리면에 불활성 가스의 이온을 조사하여, 스퍼터링 효과에 의해 표면의 미세한 요철을 평탄화하는 처리이다. 이것으로부터 본 명세서에서는, 이 플라즈마 처리를 「역 스퍼터링」이라고도 한다.

또한, 도전막(602) 및 하지막(102)의 형상은, 도 5d와 같이 섬 형상으로 형성되어 있어도 좋다. 또한, 도 5c에서는 도전막(602)은, 표면에 근접할수록 단부가 좁아지고 있는, 소위 순 테이퍼상으로 형성되어 있지만, 도 5e와 같이, 표면에 근접할수록 단부가 넓어지고 있는, 소위 역 테이퍼상으로 형성해도 좋다.

이후의 공정에 관해서는, 도 2a 내지 도 3d 및 상기 도면의 설명에 대응하는 실시형태 1의 내용을 참작하여 행하면 좋다.

이상의 공정에 의해, 도 4b에 도시하는 트랜지스터(650)를 제작할 수 있다. 본 실시형태에서는, 하지막(102)과 중첩되는 영역의 산화물 반도체막(106)은, 실시형태 1과 같이 산화물 반도체막(106)과 하지막(102)의 격자 부정합이 작기 때문에, 산화물 반도체막(106)은, 하지막(102)의 결정 상태를 반영하여 하지막(102)과의 계면 근방으로부터 결정 성장을 한다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 CAAC-OS막, 단결정막 또는 다결정막으로 할 수 있다.

또한, 트랜지스터(650)는, 상기한 특징 이외에, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감시키고, 또한 접촉 저항의 편차를 저감시킬 수 있기 때문에, 온 전류가 높고, 또한, 임계값 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수 있다. 이로 인해, 트랜지스터(650)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 도모할 수 있다. 그리고, 산화물 반도체막을 사용한 트랜지스터 또는 상기 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 도모할 수 있다. 또한, 상기한 바와 같이, 도전막(602)의 표면과 하지막(102)의 표면을 대략 동일하게 할 수 있고, 산화물 반도체막(106)의 막 두께를 매우 얇게 할 수 있기 때문에, 트랜지스터의 미세화에 적합한 구조의 하나라고 할 수 있다.

이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 3)

본 실시형태에서는, 상기의 실시형태와는 상이한 구조의 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 6 내지 도 8을 사용하여 설명한다.

<반도체 장치의 구성예>

도 6a 및 도 6b에, 반도체 장치의 예로서, 톱 게이트 구조의 트랜지스터의 평면도 및 단면도의 일례를 도시한다. 도 6a는 평면도이며, 도 6b는, 도 6a에 있어서의 G-H 단면의 단면도이다. 또한, 도 6a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(850)의 구성 요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.

도 6a 및 도 6b에 도시하는 트랜지스터(850)는, 기판(100) 위에, 하지막(102)과, 산화물 반도체막(106)과, 절연막(107)과, 적어도 산화물 반도체막(106)과 중첩되는 게이트 전극(110)과, 층간 절연막(800)과, 층간 절연막(802)과, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.

트랜지스터(850)는, 절연막(107)이 산화물 반도체막(106)을 덮는 상태로 형성되어 있는 점과, 소스 전극(114a) 및 드레인 전극(114b)이, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해 산화물 반도체막(106)과 전기적으로 접속하고 있는 점에서, 상기의 실시형태에 기재한 트랜지스터의 구조와 상이하다.

트랜지스터(850)를, 절연막(107)이 산화물 반도체막(106)을 덮는 구조로 함으로써, 수분 등의 불순물이 산화물 반도체막(106)으로 침입하는 것을 억제할 수 있다. 또한, 불순물 이온(130)을 산화물 반도체막(106)에 첨가할 때에, 산화물 반도체막(106) 위에는 절연막(107)이 존재하기 때문에, 이온 첨가에 의해 산화물 반도체막(106)에 발생하는 대미지(예를 들면 산화물 반도체막(106) 중에서의 격자 결함의 발생 등)를 저감시킬 수 있다.

또한, 트랜지스터(850)를, 소스 전극(114a) 및 드레인 전극(114b)이, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 개구부를 통해서 산화물 반도체막(106)과 전기적으로 접속하고 있는 구조로 함으로써, 산화물 반도체막(106) 형성후에 있어서 산화물 반도체막(106)이 에칭 처리(예를 들면, 드라이 에칭시의 에칭 가스 및 플라즈마나, 웨트 에칭시의 에칭제 등)에 노출되는 개소는, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)에 형성되는 개구부뿐이기 때문에, 상기 에칭 처리에 의해 발생하는 물질에 의한 트랜지스터(850)의 오염(예를 들면, 드라이 에칭시에 사용하는 에칭 가스가 산화물 반도체막(106)의 금속 원소와 반응하여 생성되는 금속 화합물은 도전성을 가지고 있는 경우가 있기 때문에, 소스 전극(114a) 및 드레인 전극(114b)의 리크 패스가 될 수 있는 가능성이 있다.)을 억제할 수 있다. 또한, 소스 전극(114a) 및 드레인 전극(114b)의 일부가 게이트 전극(110)과 중첩되어 형성되어도, 소스 전극(114a)과 게이트 전극(110) 및 드레인 전극(114b)과 게이트 전극(110) 사이에는 층간 절연막이 존재하고 있어 전기적으로 접속되는 경우가 없다. 이것에 의해, 소스 전극(114a) 및 드레인 전극(114b)을 게이트 전극(110)에 최대한 근접시켜 형성할 수 있기 때문에, 트랜지스터의 미세화에 적합한 구조의 하나라고 할 수 있다.

<트랜지스터(850)의 제작 공정>

도 7a 내지 도 8b를 사용하여, 도 6에 도시하는 트랜지스터(850)의 제작 공정의 일례에 관해서 설명한다.

우선, 기판(100) 위에 하지막(102)과, 산화물 반도체막(106)과, 절연막(107)을 형성한다(도 7a 참조.). 또한, 상기 공정은, 도 2a 내지 도 2d 및 상기 도면의 설명에 대응하는 상기의 실시형태의 내용을 참작하여 행하면 좋다. 하지막(102)으로서 결정성을 갖는 산화물막을 사용함으로써, 실시형태 1과 같이 산화물 반도체막(106)과 하지막(102)의 격자 부정합이 작기 때문에, 산화물 반도체막(106)은, 하지막(102)의 결정 상태를 반영하여 하지막(102)과의 계면 근방으로부터 결정 성장을 한다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 CAAC-OS막, 단결정막 또는 다결정막으로 할 수 있다.

다음에, 절연막(107) 위에 게이트 전극(110)을 형성하고, 게이트 전극(110)을 마스크로 하여 산화물 반도체막(106) 중에 불순물 이온(130)을 첨가하고, 산화물 반도체막(106) 중에 저저항 영역(106b)을 자기정합적으로 형성한다(도 7b 참조.). 또한, 상기 공정은, 도 3a 내지 도 3c 및 상기 도면의 설명에 대응하는 상기의 실시형태의 내용을 참작하여 행하면 좋다.

다음에, 절연막(107) 및 게이트 전극(110) 위에, 층간 절연막(800) 및 층간 절연막(802)을 형성한다(도 7c 참조.).

층간 절연막(800)으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 사용할 수 있기 때문에, 상기의 실시형태에서 기재한 게이트 절연막(108)의 내용을 참작할 수 있다. 또한, 산화알루미늄막은 외부로부터의 수분이나 수소 등의 불순물의 침입을 억제하는 효과가 높기 때문에, 상기 절연막으로서 산화알루미늄막, 또는 산화알루미늄막을 포함하는 적층막을 형성하는 것이 바람직하고, 보다 바람직하게는, 막 밀도가 3.2g/㎤ 이상인 산화알루미늄을 사용하는 것이 바람직하다. 이것에 의해, 수분이나 수소 등의 불순물이 산화물 반도체막(106)에 침입하는 것을 억제할 수 있다.

층간 절연막(802)으로서는, 스핀 코트법, 인쇄법, 디스펜스법 또는 잉크젯법 등을 사용하여 절연성을 갖는 재료를 도포하고, 도포한 재료에 따른 경화 처리(예를 들면, 가열 처리나 광조사 처리 등.)를 행하여 형성하면 좋다. 또한, 절연성을 갖는 재료로서는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리아미드이미드 수지, 에폭시 수지 등의 유기 수지를 사용할 수 있다. 또한, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인 붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시켜도 좋다. 또한, 층간 절연막(802)은 수분 등의 불순물을 비교적 많이 포함하고 있기 때문에, 상기의 절연막(예를 들면, 산화알루미늄이나 산화알루미늄을 포함하는 적층막) 위에 형성하는 것이 바람직하다.

또한, 본 실시형태에서는 층간 절연막(800)과 층간 절연막(802)의 적층 구조를 형성했지만, 어느 한쪽만을 형성해도 좋다.

다음에, 산화물 반도체막과 중첩되는 영역의 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 적어도 일부에 개구부를 형성한 후에, 상기 개구부를 통해 산화물 반도체막(106)에 전기적으로 접속된 소스 전극(114a) 및 드레인 전극(114b)을 형성한다(도 8a 참조.).

또한, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋고, 둘 다를 사용해도 좋다. 또한, 상기 에칭 처리시에, 산화물 반도체막(106)이 에칭되어, 분단되지 않도록 에칭 조건을 최적화하는 것이 요망된다. 그러나, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)만을 에칭하고, 산화물 반도체막(106)을 전혀 에칭하지 않는다고 하는 조건을 얻는 것은 어려우며, 도전막의 에칭시에 산화물 반도체막(106)은 일부만이 에칭되며, 예를 들면, 산화물 반도체막(106)의 막 두께의 5% 이상 50% 이하가 에칭되어, 홈부(오목부)를 갖는 산화물 반도체막(106)이 되는 경우도 있다.

소스 전극(114a) 및 드레인 전극(114b)의 형성 공정에 관해서는, 도 3d 및 상기 도면의 설명에 대응하는 상기의 실시형태의 내용을 참작하여 행하면 좋다. 또한, 상기 공정후, 소스 전극(114a), 드레인 전극(114b) 및 층간 절연막(802)에 대해 평탄화 처리를 행해도 좋다. 이것에 의해, 트랜지스터(850) 위에 추가로 트랜지스터를 적층시켜 형성하는 경우에 있어서, 피형성면(즉, 소스 전극(114a), 드레인 전극(114b) 및 층간 절연막(802)의 표면)의 평탄성이 높기 때문에, 트랜지스터의 제작이 용이하게 된다. 또한, 평탄화 처리에 관해서는, 상기의 실시형태에 기재된 평탄화 처리의 방법을 참작할 수 있다.

이상의 공정에 의해, 도 6b에 도시하는 트랜지스터(850)를 제작할 수 있다. 트랜지스터(850)는, 실시형태 1에서 기재한 특징 이외에, 상기한 바와 같이, 이온 첨가에 의해 산화물 반도체막(106)에 발생하는 대미지(예를 들면 산화물 반도체막(106) 중에서의 격자 결함의 발생 등)를 저감시킬 수 있다. 또한, 상기한 바와 같이, 산화물 반도체막(106)이 에칭 처리에 노출되는 개소를 한정할 수 있기 때문에, 에칭 처리에 의한 트랜지스터의 오염을 억제할 수 있다. 이로 인해, 트랜지스터(850)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 도모할 수 있다. 그리고, 산화물 반도체막을 사용한 트랜지스터 또는 상기 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 도모할 수 있다. 또한, 상기한 바와 같이, 소스 전극(114a) 및 드레인 전극(114b)의 일부가 게이트 전극(110)과 중첩되어 형성되어도 전기적으로 접속되지 않기 때문에, 소스 전극(114a) 및 드레인 전극(114b)을 게이트 전극(110)에 최대한 근접시켜 형성할 수 있고, 트랜지스터의 미세화에 적합한 구조의 하나라고 할 수 있다.

또한, 도 8b에 도시하는 바와 같이, 도전막(602)을 갖는 구조라도 좋다. 트랜지스터(850)를 도 8b에 도시하는 구조로 함으로써, 절연막(107), 층간 절연막(800) 및 층간 절연막(802)의 일부에 개구부를 형성할 때에, 개구부의 산화물 반도체막(106)이 오버 에칭되어 없어져 버린 경우에 있어서도, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 측벽 부분에서 전기적으로 접속되는 것 이외에, 도전막(602)을 통하여 산화물 반도체막(106)과 전기적으로 접속되기 때문에, 오버 에칭시에 있어서도 양호한 콘택트 저항을 유지할 수 있기 때문에, 특히 산화물 반도체막(106)의 막 두께가 얇은 경우(즉, 트랜지스터의 미세화)에 적합한 구조라고 할 수 있다.

(실시형태 4)

본 실시형태에서는, 상기의 실시형태와는 상이한 구조의 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 9 내지 도 12를 사용하여 설명한다.

<반도체 장치의 구성예>

도 9a 및 도 9b에, 반도체 장치의 예로서, 톱 게이트 구조의 트랜지스터의 평면도 및 단면도의 일례를 도시한다. 도 9a는 평면도이며, 도 9b는, 도 9a에 있어서의 I-J 단면의 단면도이다. 또한, 도 9a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(1150)의 구성 요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.

도 9a 및 도 9b에 도시하는 트랜지스터(1150)는, 기판(100) 위에, 하지막(102)과, 산화물 반도체막(106)과, 게이트 절연막(108)과, 적어도 산화물 반도체막(106)과 중첩되는 게이트 전극(110)과, 절연막(1101)과, 측벽 절연막(1102)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)을 가지고 있다.

트랜지스터(1150)는, 게이트 전극(110) 위에 절연막(1101)이, 게이트 전극(110)의 측면에 측벽 절연막(1102)이 형성되어 있는 점과, 소스 전극(114a) 및 드레인 전극(114b)이 측벽 절연막(1102)에 접하여 형성되어 있는 점에 있어서, 상기의 실시형태에 기재한 트랜지스터의 구조와 상이하다.

트랜지스터(1150)는, 후술하는 트랜지스터(1150)의 제작 방법에서도 기재하지만, 소스 전극(114a) 및 드레인 전극(114b)으로서 사용하는 도전막을, 산화물 반도체막(106), 절연막(1101) 및 측벽 절연막(1102) 위에 형성한 후, 도전막에 대해 평탄화 처리(연마 처리라고도 할 수 있다.)를 행하여 도전막의 일부를 제거함으로써, 소스 전극(114a) 및 드레인 전극(114b)을 형성한다. 이로 인해, 소스 전극(114a) 및 드레인 전극(114b)의 형성에 포토리소그래피 공정을 사용할 필요가 없고, 노광기의 정밀도나 포토마스크의 얼라인먼트 어긋남에 영향을 받지 않고 Loff 폭을 매우 작게 하는 것이 가능해지기 때문에, 트랜지스터(1150)의 온 전류의 저하를 억제할 수 있다. 또한, 상기 구조는 트랜지스터의 미세화에 적합한 구조의 하나라고 할 수 있다.

<트랜지스터(1150)의 제작 공정>

도 10a 내지 도 12b를 사용하여, 도 9에 도시하는 트랜지스터(1150)의 제작 공정의 일례에 관해서 설명한다.

우선, 기판(100) 위에 하지막(102)과, 산화물 반도체막(106)과, 절연막(107)을 형성한다(도 10a 참조.). 또한, 상기 공정은, 도 2a 내지 도 2d 및 상기 도면의 설명에 대응하는 상기의 실시형태의 내용을 참작하여 행하면 좋다. 하지막(102)으로서 결정성을 갖는 산화물막을 사용함으로써, 실시형태 1과 같이 산화물 반도체막(106)과 하지막(102)의 격자 부정합이 작기 때문에, 산화물 반도체막(106)은, 하지막(102)의 결정 상태를 반영하여 하지막(102)과의 계면 근방으로부터 결정 성장을 한다. 따라서, 산화물 반도체막(106)을, 하지막(102)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 CAAC-OS막, 단결정막 또는 다결정막으로 할 수 있다.

다음에, 게이트 전극(110)(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전막(109) 및, 절연막(1101)을 형성하기 위한 절연막(1100)을 성막한다(도 10b 참조.). 또한, 절연막(1100)으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 사용할 수 있기 때문에, 상기의 실시형태에서 기재한 게이트 절연막(108)의 내용을 참작할 수 있다.

다음에, 포토리소그래피 공정에 의해 도전막(109) 및 절연막(1100)을 섬 형상으로 가공하고, 게이트 전극(110) 및 절연막(1101)을 형성한다(도 10c 참조.). 또한, 게이트 전극(110) 및 절연막(1101)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 도전막(109) 및 절연막(1100)의 에칭은, 드라이 에칭이라도 웨트 에칭이라도 좋으며, 둘 다를 사용해도 좋다.

또한, 본 실시형태에서는, 도전막(109) 및 절연막(1100)을 성막 후에 양자를 가공하여 게이트 전극(110) 및 절연막(1101)을 형성하고, 그 후, 측벽 절연막(1102)을 형성하는 순서로 설명하기 때문에, 도 9b와 같이 절연막(1101)과 측벽 절연막(1102)이 다른 구성 요소로서 기재되어 있지만, 절연막(1101)과 측벽 절연막(1102)은 동일한 막이라도 좋다. 절연막(1101)과 측벽 절연막(1102)을 동일한 막으로 하기 위해서는, 우선 게이트 전극(110)을 형성한 후에, 절연막(1101) 및 측벽 절연막(1102)으로서 기능하는 절연막을, 게이트 전극(110)을 덮는 상태로 형성하면 좋다. 또한, 상기 절연막은, 절연막(1101) 및 측벽 절연막(1102)의 설명에 기재되어 있는 재료 및 형성 방법을 참작할 수 있다.

다음에, 이온 도핑법이나 이온 주입법에 의해, 산화물 반도체막(106)의 저항값을 저감시키는 기능을 갖는 불순물 이온(130)을, 산화물 반도체막(106)에 첨가한다. 이 때, 게이트 전극(110) 및 절연막(1101)이 마스크로서 기능하기 때문에, 산화물 반도체막(106) 중에 고저항 영역(106a)(채널 형성 영역으로서 기능한다.) 및 저저항 영역(106b)이 자기정합적으로 형성된다(도 11a 참조.).

다음에, 하지막(102)과 같은 재료 및 방법으로 절연막을 성막하고, 상기 절연막을 에칭함으로써 측벽 절연막(1102)을 형성한다. 측벽 절연막(1102)은, 절연막에 이방성이 높은 에칭 공정을 행함으로써 자기정합적으로 형성할 수 있다. 예를 들면, 드라이 에칭법을 사용하면 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들면, 트리플루오로메탄, 옥타플루오로사이클로부탄, 테트라플루오로메탄 등의 불소를 포함하는 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가해도 좋다. 드라이 에칭법은, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.

그리고, 측벽 절연막(1102)을 형성한 후, 게이트 전극(110), 절연막(1101) 및 측벽 절연막(1102)을 마스크로 하여 절연막(107)을 가공하고, 게이트 절연막(108)을 형성할 수 있다(도 11b 참조.). 또한, 측벽 절연막(1102)의 형성과 동일한 공정으로 게이트 절연막(108)을 형성해도 좋다.

또한, 본 실시형태에서는, 게이트 전극(110) 및 절연막(1101)의 형성 직후의 공정에 있어서, 게이트 전극(110) 및 절연막(1101)을 마스크로 사용하여 산화물 반도체막(106) 중에 불순물 이온(130)을 첨가했지만, 측벽 절연막(1102)의 형성후에 게이트 전극(110), 절연막(1101) 및 측벽 절연막(1102)을 마스크로 사용하여, 산화물 반도체막(106) 중에 불순물 이온(130)을 첨가해도 좋다. 이와 같이 함으로써, 측벽 절연막(1102)과 중첩되는 산화물 반도체막(106)의 영역을 고저항 영역(106a)에 포함시킬 수 있다.

다음에, 산화물 반도체막(106), 절연막(1101) 및 측벽 절연막(1102) 위에, 소스 전극(114a) 및 드레인 전극(114b)(이것과 동일한 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전막(1104) 및 층간 절연막(802)을 성막한다(도 11c 참조.). 또한, 도전막(1104)으로서는, 예를 들면, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소를 포함하는 금속막, 또는 상기한 원소를 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측의 한쪽 또는 양쪽에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 이들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 해도 좋다. 또한, 소스 전극 및 드레인 전극에 사용하는 도전막은, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐(In₂O₃), 산화주석(SnO₂), 산화아연(ZnO), 인듐주석 산화물(In₂O₃-SnO₂, ITO라고 약기한다), 인듐아연 산화물(In₂O₃-ZnO)을 사용할 수 있다. 소스 전극 및 드레인 전극에 사용하는 도전막은, 상기의 재료를 사용하여 단층으로 또는 적층하여 성막할 수 있다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 층간 절연막(802)에 관해서는, 실시형태 3에서 기재한 층간 절연막(802)의 재료나 성막 방법을 참작할 수 있다.

다음에, 도전막(1104)에 대해 상면으로부터 평탄화 처리를 행하고, 절연막(1101) 및 측벽 절연막(1102) 위의 적어도 일부의 도전막(1104) 및, 적어도 일부의 층간 절연막(802)을 제거함으로써, 도전막(1104)은 적어도 절연막(1100) 위 또는 측벽 절연막(1102)으로 분단되어, 소스 전극(114a) 및 드레인 전극(114b)이 게이트 전극(110)을 사이에 개재하는 상태로 형성된다(도 12a 참조.). 또한, 여기에서의 평탄화 처리는, 실시형태 1에서 기재한 하지막(102)에 대한 평탄화 처리의 내용을 참작할 수 있다.

또한, 평탄화 처리는 도전막(1104) 및 층간 절연막(802)을 처리(연마)할뿐만 아니라, 절연막(1101)이나 측벽 절연막(1102)을 동시에 처리(연마)해도 좋다.

또한, 도 12a에서는, 소스 전극(114a) 및 드레인 전극(114b)의 표면과, 절연막(1101) 및 층간 절연막(802)의 표면이 동일 평면에 위치하고 있지만, CMP 장치에 의해 소스 전극(114a), 드레인 전극(114b) 및 절연막(1101)을 연마하는 경우, 소스 전극(114a) 및 드레인 전극(114b)과, 절연막(1101) 및 층간 절연막(802)의 연마 스피드가 상이하면, 소스 전극(114a) 및 드레인 전극(114b)의 표면과, 절연막(1101) 및 층간 절연막(802)의 표면은 높이가 상이하여 단차가 생기는 경우가 있으며, 예를 들면, 소스 전극(114a) 및 드레인 전극(114b)의 표면이 절연막(1101)의 표면보다 낮아지는(오목형이 되는) 경우가 있다.

이상의 공정에 의해, 도 9b에 도시하는 트랜지스터(1150)를 제작할 수 있다. 트랜지스터(1150)는, 실시형태 1에서 기재한 특징 이외에, 상기한 바와 같이, 트랜지스터의 온 전류의 저하를 억제할 수 있다. 따라서, 트랜지스터(1150)에 의해 구성되는 반도체 장치의 동작 특성의 향상을 도모할 수 있다. 그리고, 산화물 반도체막을 사용한 트랜지스터 또는 상기 트랜지스터에 의해 구성되는 반도체 장치의 성능 향상을 도모할 수 있다. 또한, 소스 전극(114a) 및 드레인 전극(114b)의 형성에 포토리소그래피 공정을 사용할 필요가 없고, 노광기의 정밀도나 포토마스크의 얼라인먼트 어긋남에 영향을 받지 않고 Loff 폭을 매우 작게 하는 것이 가능하여, 트랜지스터의 미세화에 적합한 구조의 하나라고 할 수 있다.

또한, 트랜지스터(1150) 위에 절연막을 형성해도 좋다. 상기 절연막으로서는, 게이트 절연막(108)과 동일한 재료 및 성막 방법을 사용할 수 있기 때문에, 상기의 게이트 절연막(108)의 내용을 참작할 수 있다. 또한, 산화알루미늄막은 외부로부터의 수분의 침입을 억제하는 효과가 높기 때문에, 상기 절연막으로서 산화알루미늄막, 또는 산화알루미늄막을 포함하는 적층막을 형성하는 것이 바람직하고, 보다 바람직하게는, 막 밀도가 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상인 산화알루미늄막을 사용하는 것이 바람직하다. 또한, 상기 절연막은, 트랜지스터(1150)의 형성전에 성막해도 좋다. 예를 들면, 측벽 절연막(1102)을 형성한 후에, 도전막(1104), 상기 절연막, 층간 절연막(802)의 순으로 성막을 행하고, 그 후에 CMP 처리 등의 평탄화 처리를 행해도 좋다. 도 9b의 구조인 경우, 가령, 층간 절연막(802)의 막 중에 수분이나 수소 등의 불순물이 혼입되어 있어도, 이들 불순물이 산화물 반도체막(106)에 도달하는 것을 억제할 수 있기 때문에 바람직하다.

또한, 트랜지스터(1150)는 도 12b에 도시하는 바와 같이, 도전막(602)을 갖는 구조라도 좋다. 트랜지스터(1150)를 도 12b에 도시하는 구조로 함으로써, 소스 전극(114a) 및 드레인 전극(114b)은, 산화물 반도체막(106)의 표면측뿐만 아니라, 이면측에 있어서도 도전막(602)을 통하여 산화물 반도체막(106)과 접촉하기 때문에, 산화물 반도체막(106)과 소스 전극(114a)의 접촉 저항 및 산화물 반도체막(106)과 드레인 전극(114b)의 접촉 저항을 저감시키고, 또한 접촉 저항의 편차를 저감시킬 수 있다. 이것에 의해, 온 전류가 높고, 또한, 임계값 전압의 편차가 억제된, 고성능의 트랜지스터로 할 수 있기 때문에, 상기 구조는 산화물 반도체를 사용한 트랜지스터에 적합한 구조의 하나라고 할 수 있다.

(실시형태 5)

본 실시형태에서는, 상기의 실시형태와는 상이한 구조의 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 13 및 도 14를 사용하여 설명한다.

<반도체 장치의 구성예>

도 13a 및 도 13b에, 반도체 장치의 예로서, 톱 게이트 구조의 트랜지스터의 평면도 및 단면도의 일례를 도시한다. 도 13a는 평면도이며, 도 13b는, 도 13a에 있어서의 K-L 단면의 단면도이다. 또한, 도 13a에서는, 번잡해지는 것을 피하기 위해서, 트랜지스터(1350)의 구성 요소의 일부(예를 들면, 기판(100) 등)를 생략하고 있다.

도 13a 및 도 13b에 도시하는 트랜지스터(1350)는, 기판(100) 위에, 하지막(102)과, 산화물 반도체막(106)과, 산화물 반도체막(106)과 전기적으로 접속하는 소스 전극(114a) 및 드레인 전극(114b)과, 게이트 절연막(108)과, 적어도 산화물 반도체막(106)과 중첩되는 게이트 전극(110)을 가지고 있다.

트랜지스터(1350)는, 소스 전극(114a) 및 드레인 전극(114b) 사이의 산화물 반도체막(106) 위 전체에 게이트 절연막(108) 및 게이트 전극(110)이 형성되어 있는 점에 있어서, 상기의 실시형태에 기재한 트랜지스터의 구조와 상이하다.

상기의 실시형태와 같이, 소스 전극(114a) 및 드레인 전극(114b) 사이의 산화물 반도체막(106) 위의 일부에만 게이트 절연막이 형성된 구조에서는, 게이트 절연막(108)이 가열 처리에 의해 산소를 방출하는 막이라도, 게이트 절연막(108)의 단부로부터 산소(게이트 절연막(108) 중의 과잉 산소.)가 방출되어 버리기 때문에, 산화물 반도체막(106) 중의 산소 결손 저감 효과가 적은 경우가 있다.

그러나, 본 실시형태에 기재한 바와 같이, 산화물 반도체막(106) 위 전체에 게이트 절연막(108)이 형성된 구조로 함으로써, 가열 처리에 의해 방출된 산소가 게이트 절연막(108)의 단부로부터 방출되어 버리는 경우가 없기 때문에, 상기의 문제를 해결할 수 있다.

<트랜지스터(1350)의 제작 공정>

도 14를 사용하여, 도 13에 도시하는 트랜지스터(1350)의 제작 공정의 일례에 관해서 설명한다.

우선, 기판(100) 위에 하지막(102)과, 산화물 반도체막(106)을 형성한다(도 14a 참조.). 또한, 상기 공정은, 도 2a 내지 도 2c 및 상기 도면의 설명에 대응하는 상기의 실시형태의 내용을 참작하여 행하면 좋다.

다음에, 산화물 반도체막(106)과 접하는 소스 전극(114a) 및 드레인 전극(114b)을 형성하고, 산화물 반도체막(106) 및 소스 전극(114a) 및 드레인 전극(114b) 위에 게이트 절연막(108)을 형성한다(도 14b 참조.). 또한, 소스 전극(114a) 및 드레인 전극(114b)의 형성은, 도 3d 및 상기 도면의 설명 내용을 참작하여 행하면 좋고, 게이트 절연막(108)의 형성은, 도 2d 및 상기 도면의 설명 내용을 참작하여 행하면 좋다.

다음에, 산화물 반도체막(106)과 중첩되는 영역의 게이트 절연막(108) 위에, 게이트 전극(110)을 형성한다(도 14c 참조.). 또한, 상기 공정은, 도 3b 및 상기 도면의 설명 내용을 참작하여 행하면 좋다.

이상의 공정에 의해, 도 14c에 도시하는 트랜지스터(1350)를 제작할 수 있다. 트랜지스터(1350)는, 실시형태 1에서 기재한 특징 이외에, 상기한 바와 같이, 게이트 절연막(108)을 가열 처리에 의해 산소를 방출하는 막으로 한 경우에 있어서, 게이트 절연막(108)으로부터 방출되는 산소를 산화물 반도체막(106)에 효율적으로 첨가할 수 있기 때문에, 산소 결손 저감 효과를 높일 수 있다.

(실시형태 6)

본 실시형태에서는, 실시형태 1 내지 실시형태 5에 나타내는 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치의 일례를, 도면을 사용하여 설명한다.

도 15는, 반도체 장치의 구성의 일례이다. 도 15a에, 반도체 장치의 단면도를, 도 15b에 반도체 장치의 평면도를, 도 15c에 반도체 장치의 회로도를 각각 도시한다. 여기에서, 도 15a는, 도 15b의 K-L, 및 M-N에 있어서의 단면에 상당한다.

도 15a 및 도 15b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(1760)를 가지고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(1762)를 갖는 것이다. 트랜지스터(1762)로서는, 상기의 실시형태에서 나타내는 트랜지스터의 구조를 적용할 수 있다. 여기에서는, 실시형태 4의 트랜지스터(1150)를 사용한 경우의 예를 기재한다.

여기에서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들면, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.

또한, 상기 트랜지스터는, 모두 n채널형 트랜지스터인 것으로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 말할 필요도 없다. 또한, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기에서 나타내는 것으로 한정할 필요는 없다.

도 15a에 있어서의 트랜지스터(1760)는, 반도체 재료(예를 들면, 실리콘 등)를 포함하는 기판(1700)에 형성된 채널 형성 영역(1716)과, 채널 형성 영역(1716)을 사이에 개재하도록 형성된 불순물 영역(1720)과, 불순물 영역(1720)에 접하는 금속간 화합물 영역(1724)과, 채널 형성 영역(1716) 위에 형성된 게이트 절연막(1708)과, 게이트 절연막(1708) 위에 형성된 게이트 전극(1710)을 가진다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉, 본 명세서에 있어서, 소스 전극이라는 기재에는, 소스 영역이 포함될 수 있다.

기판(1700) 위에는 트랜지스터(1760)를 둘러싸도록 소자 분리 절연층(1706)이 형성되어 있고, 트랜지스터(1760)를 덮도록 절연층(1728), 및 절연층(1730)이 형성되어 있다. 또한, 트랜지스터(1760)에 있어서, 게이트 전극(1710)의 측면에 측벽 절연층(사이드월 절연층)을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(1720)으로 해도 좋다.

단결정 반도체 기판을 사용한 트랜지스터(1760)는, 고속 동작이 가능하다. 이로 인해, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다. 트랜지스터(1760)를 덮도록 절연막을 2층 형성한다. 트랜지스터(1762) 및 용량 소자(1764)의 형성 전의 처리로서, 2층의 상기 절연막에 CMP 처리를 가하여, 평탄화된 절연층(1728), 절연층(1730)을 형성하고, 동시에 게이트 전극(1710)의 상면을 노출시킨다.

절연층(1728), 절연층(1730)은, 대표적으로는 산화실리콘막, 산화질화실리콘막, 산화알루미늄막, 산화질화알루미늄막, 질화실리콘막, 질화알루미늄막, 질화산화실리콘막, 질화산화알루미늄막 등의 무기 절연막을 사용할 수 있다. 절연층(1728), 절연층(1730)은, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 형성 할 수 있다.

또한, 폴리이미드, 아크릴 수지, 벤조사이클로부텐계 수지, 등의 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 이외에, 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 유기 재료를 사용하는 경우, 스핀 코트법, 인쇄법 등의 습식법에 의해 절연층(1728), 절연층(1730)을 형성해도 좋다.

또한, 본 실시형태에 있어서, 절연층(1728)으로서 질화실리콘막, 절연층(1730)으로서 산화실리콘막을 사용한다.

절연층(1730) 표면에 있어서, 산화물 반도체막(1744) 형성 영역에, 평탄화 처리를 행하는 것이 바람직하다. 본 실시형태에서는, 연마 처리(예를 들면 CMP 처리)에 의해 충분히 평탄화된 절연층(1730)(바람직하게는 절연층(1730) 표면의 평균 면 거칠기는 0.15nm 이하) 위에 하지막(1731)을 형성하고, 하지막(1731) 위에 산화물 반도체막(1744)을 형성한다. 또한, 하지막(1731)으로서는, 상기의 실시형태에서 기재한 바와 같이, 결정성을 갖는 산화물막을 단층 또는 적층으로 사용한다. 하지막(1731)에 사용하는 산화물막으로서는, 산화물 반도체막(1744)과의 격자 부정합을 작게 하기 위해서, 산화물 반도체막(1744)의 구성 원소인 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 이들 재료가 포함됨으로써, 산화물 반도체막(1744)을, 하지막(1731)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막(1744)으로 할 수 있다. 또한, 이들에 추가하여 지르코늄(Zr), 이트륨(Y) 또는 세륨(Ce)으로부터 선택된 1종 또는 복수종이 포함되어 있는 것이 바람직하다. 이것에 의해, 하지막(1731)의 도전율을 저감시킬 수 있기 때문에, 소스 전극 및 드레인 전극간을 흐르는 캐리어는 하지막(1731)에 영향을 받지 않고 산화물 반도체막(1744)을 선택적으로 흐른다.

도 15a에 도시하는 트랜지스터(1762)는, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 여기에서, 트랜지스터(1762)에 포함되는 산화물 반도체막(1744)은, 상기의 실시형태에서 기재한 바와 같이, 수분이나 수소 등의 불순물이 최대한 제거되어 고순도화된 것이 바람직하다. 또한, 산소 결손이 충분히 보전된 것이 바람직하다. 이러한 산화물 반도체를 사용함으로써, 매우 우수한 오프 특성의 트랜지스터(1762)를 얻을 수 있다.

트랜지스터(1762)는, 오프 전류가 매우 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나, 또는, 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다.

트랜지스터(1762)는 제작 공정에 있어서, 게이트 전극(1748), 절연막(1737), 및 측벽 절연막(1736a) 및 측벽 절연막(1736b) 위에 형성된 도전막을 화학 기계 연마 처리에 의해 제거하는 공정을 사용하여, 소스 전극 및 드레인 전극으로서 기능하는 전극막(1742a) 및 전극막(1742b)을 형성한다.

따라서, 트랜지스터(1762)는, Loff 폭을 작게 할 수 있기 때문에, 트랜지스터(1762)의 온 특성을 향상시키는 것이 가능해진다.

전극막(1742a) 및 전극막(1742b)의 형성 공정에 있어서의 게이트 전극(1748) 위의 도전막을 제거하는 공정에 있어서, 레지스트 마스크를 사용한 에칭 공정을 사용하지 않기 때문에, 정밀한 가공을 정확하게 행할 수 있다. 따라서, 반도체 장치의 제작 공정에 있어서, 형상이나 특성의 편차가 적은 미세한 구조를 갖는 트랜지스터를 수율 좋게 제작할 수 있다.

트랜지스터(1762) 위에는, 층간 절연막(1735), 절연막(1750)이 단층 또는 적층으로 형성되어 있다. 본 실시형태에서는, 절연막(1750)으로서, 산화알루미늄막을 사용한다. 산화알루미늄막을 고밀도(막 밀도 3.2g/㎤ 이상, 바람직하게는 3.6g/㎤ 이상)로 함으로써, 트랜지스터(1762)에 안정된 전기적 특성을 부여할 수 있다.

또한, 층간 절연막(1735) 및 절연막(1750)을 개재하여, 트랜지스터(1762)의 전극막(1742a)과 중첩되는 영역에는, 도전층(1753)이 형성되어 있고, 전극막(1742a)과, 층간 절연막(1735)과, 절연막(1750)과, 도전층(1753)에 의해, 용량 소자(1764)가 구성된다. 즉, 트랜지스터(1762)의 전극막(1742a)은, 용량 소자(1764)의 한쪽의 전극으로서 기능하고, 도전층(1753)은, 용량 소자(1764)의 다른쪽의 전극으로서 기능한다. 또한, 용량이 불필요한 경우에는, 용량 소자(1764)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(1764)는, 별도로, 트랜지스터(1762)의 상방에 형성해도 좋다.

트랜지스터(1762) 및 용량 소자(1764) 위에는 절연막(1752)이 형성되어 있다. 그리고, 절연막(1752) 위에는 트랜지스터(1762)와, 다른 트랜지스터를 접속하기 위한 배선(1756)이 형성되어 있다. 도 15a에는 도시하지 않았지만, 배선(1756)은, 층간 절연막(1735), 절연막(1750) 및 절연막(1752) 등에 형성된 개구에 형성된 전극을 통해 전극막(1742b)과 전기적으로 접속된다. 여기에서, 상기 전극은, 적어도 트랜지스터(1762)의 산화물 반도체막(1744)의 일부와 중첩되도록 형성되는 것이 바람직하다.

도 15a 및 도 15b에 있어서, 트랜지스터(1760)와, 트랜지스터(1762)는, 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(1760)의 소스 영역 또는 드레인 영역과 산화물 반도체막(1744)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(1762) 및 용량 소자(1764)가, 트랜지스터(1760)의 적어도 일부와 중첩되도록 형성되어 있다. 예를 들면, 용량 소자(1764)의 도전층(1753)은, 트랜지스터(1760)의 게이트 전극(1710)과 적어도 일부가 중첩되어 형성되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.

또한, 전극막(1742b) 및 배선(1756)의 전기적 접속은, 전극막(1742b) 및 배선(1756)을 직접 접촉시켜 행해도 좋고, 전극막(1742b) 및 배선(1756) 사이의 절연막에 전극을 형성하고, 상기 전극을 통하여 행해도 좋다. 또한, 사이에 개재하는 전극은, 복수라도 좋다.

다음에, 도 15a 및 도 15b에 대응하는 회로 구성의 일례를 도 15c에 도시한다.

도 15c에 있어서, 제 1 배선(1st Line)과 트랜지스터(1760)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(1760)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(1762)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되고, 제 4 배선(4th Line)과, 트랜지스터(1762)의 게이트 전극은, 전기적으로 접속되어 있다. 그리고, 트랜지스터(1760)의 게이트 전극과, 트랜지스터(1762)의 소스 전극 또는 드레인 전극의 다른쪽은, 용량 소자(1764)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과, 용량 소자(1764)의 전극의 다른쪽은 전기적으로 접속되어 있다.

도 15c에 도시하는 반도체 장치에서는, 트랜지스터(1760)의 게이트 전극의 전위가 유지 가능하다는 특징을 활용함으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.

정보의 기록 및 유지에 관해서 설명한다. 우선, 제 4 배선의 전위를, 트랜지스터(1762)가 온 상태가 되는 전위로 하여, 트랜지스터(1762)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가, 트랜지스터(1760)의 게이트 전극, 및 용량 소자(1764)에 주어진다. 즉, 트랜지스터(1760)의 게이트 전극에는, 소정의 전하가 주어진다(기록). 여기에서는, 상이한 두개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 한다) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(1762)가 오프 상태가 되는 전위로 하여, 트랜지스터(1762)를 오프 상태로 함으로써, 트랜지스터(1760)의 게이트 전극에 부여된 전하가 유지된다(유지).

트랜지스터(1762)의 오프 전류는 매우 작기 때문에, 트랜지스터(1760)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.

다음에 정보의 판독에 관해서 설명한다. 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(1760)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위를 취한다. 일반적으로, 트랜지스터(1760)를 n채널형으로 하면, 트랜지스터(1760)의 게이트 전극에 High 레벨 전하가 부여되어 있는 경우의 겉보기 임계값 전압 V_{th_H}는, 트랜지스터(1760)의 게이트 전극에 Low 레벨 전하가 부여되어 있는 경우의 겉보기 임계값 전압 V_{th_L}보다 낮아지기 때문이다. 여기에서, 겉보기 임계값 전압이란, 트랜지스터(1760)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 V_{th_H}와 V_{th_L} 사이의 전위 V₀로 함으로써, 트랜지스터(1760)의 게이트 전극에 부여된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, High 레벨 전하가 부여되어 있는 경우에는, 제 5 배선의 전위가 V₀(>V_{th_H})이 되면, 트랜지스터(1760)는「온 상태」가 된다. Low 레벨 전하가 부여되어 있는 경우에는, 제 5 배선의 전위가 V₀(<V_{th_L})이 되어도, 트랜지스터(1760)는 「오프 상태」 그대로이다. 이로 인해, 제 2 배선의 전위를 보고, 유지되고 있는 정보를 판독할 수 있다.

또한, 메모리 셀을 어레이상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(1760)가 「오프 상태」가 되는 전위, 즉, V_{th_H}보다 작은 전위를 제 5 배선에 부여하면 좋다. 또는, 게이트 전극의 상태에 관계없이 트랜지스터(1760)가 「온 상태」가 되는 전위, 즉, V_{th_L}보다 큰 전위를 제 5 배선에 부여하면 좋다.

본 실시형태에 나타내는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.

또한, 본 실시형태에 나타내는 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자 열화의 문제도 없다. 예를 들면, 종래의 비휘발성 메모리와 같이, 플로우팅 게이트로의 전자의 주입이나, 플로우팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 개시하는 발명에 따르는 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없어, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 의해, 정보의 기록이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다.

이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.

이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 7)

본 실시형태에 있어서는, 실시형태 1 내지 실시형태 5에 나타내는 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기록 횟수에도 제한이 없는 반도체 장치에 관해서, 실시형태 6에 나타낸 구성과 상이한 구성에 관해서, 도 16 및 도 17을 사용하여 설명한다.

도 16a는, 반도체 장치의 회로 구성의 일례를 도시하고, 도 16b는 반도체 장치의 일례를 도시하는 개념도이다. 우선, 도 16a에 도시하는 반도체 장치에 관해서 설명하고, 계속해서 도 16b에 도시하는 반도체 장치에 관해서, 이하 설명한다.

도 16a에 도시하는 반도체 장치에 있어서, 비트선 BL과 트랜지스터(1762)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(1762)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(1762)의 소스 전극 또는 드레인 전극과 용량 소자(1764)의 제 1 단자는 전기적으로 접속되어 있다.

다음에, 도 16a에 도시하는 반도체 장치(메모리 셀(1850))에, 정보의 기록 및 유지를 행하는 경우에 관해서 설명한다.

우선, 워드선 WL의 전위를, 트랜지스터(1762)가 온 상태가 되는 전위로 하여, 트랜지스터(1762)를 온 상태로 한다. 이것에 의해, 비트선 BL의 전위가, 용량 소자(1764)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를, 트랜지스터(1762)가 오프 상태가 되는 전위로 하여, 트랜지스터(1762)를 오프 상태로 함으로써, 용량 소자(1764)의 제 1 단자의 전위가 유지된다(유지).

산화물 반도체를 사용한 트랜지스터(1762)는, 오프 전류가 매우 작다고 하는 특징을 가지고 있다. 이로 인해, 트랜지스터(1762)를 오프 상태로 함으로써, 용량 소자(1764)의 제 1 단자의 전위(또는, 용량 소자(1764)에 축적된 전하)를 매우 장시간에 걸쳐 유지하는 것이 가능하다.

다음에, 정보의 판독에 관해서 설명한다. 트랜지스터(1762)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(1764)가 도통하고, 비트선 BL과 용량 소자(1764) 사이에서 전하가 재분배된다. 그 결과, 비트선 BL의 전위가 변화된다. 비트선 BL의 전위의 변화량은, 용량 소자(1764)의 제 1 단자의 전위(또는 용량 소자(1764)에 축적된 전하)에 의해, 상이한 값을 취한다.

예를 들면, 용량 소자(1764)의 제 1 단자의 전위를 V, 용량 소자(1764)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 한다)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0로 하면, 전하가 재분배된 후의 비트선 BL의 전위는, (CB×VB0+C×V)/(CB+C)이 된다. 따라서, 메모리 셀(1850)의 상태로서, 용량 소자(1764)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취한다고 하면, 전위 V1을 유지하고 있는 경우의 비트선 BL의 전위(=CB×VB0+C×V1)/(CB+C))는, 전위 V0을 유지하고 있는 경우의 비트선 BL의 전위(=CB×VB0+C×V0)/(CB+C))보다도 높아지는 것을 알 수 있다.

그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.

이와 같이, 도 16a에 도시하는 반도체 장치는, 트랜지스터(1762)의 오프 전류가 매우 작다고 하는 특징으로부터, 용량 소자(1764)에 축적된 전하는 장시간에 걸쳐 유지할 수 있다. 즉, 리프레시 동작이 불필요해지거나, 또는, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.

다음에, 도 16b에 도시하는 반도체 장치에 관해서, 설명한다.

도 16b에 도시하는 반도체 장치는, 상부에 기억 회로로서 도 16a에 도시한 메모리 셀(1850)을 복수 갖는 메모리 셀 어레이(1851a 및 1851b)를 가지고, 하부에, 메모리 셀 어레이(1851)(메모리 셀 어레이(1851a 및 1851b))를 동작시키기 위해서 필요한 주변 회로(1853)를 가진다. 또한, 주변 회로(1853)는, 메모리 셀 어레이(1851)와 전기적으로 접속되어 있다.

도 16b에 도시한 구성으로 함으로써, 주변 회로(1853)를 메모리 셀 어레이(1851)(메모리 셀 어레이(1851a 및 1851b))의 바로 아래에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.

주변 회로(1853)에 형성되는 트랜지스터는, 트랜지스터(1762)와는 상이한 반도체 재료를 사용하는 것이 보다 바람직하다. 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현하는 것이 가능하다.

또한, 도 16b에 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(1851)(메모리 셀 어레이(1851a)와, 메모리 셀 어레이(1851b))가 적층된 구성을 예시했지만, 적층하는 메모리 셀 어레이의 수는 이것으로 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 해도 좋다.

다음에, 도 16a에 도시한 메모리 셀(1850)의 구체적인 구성에 관해서 도 17을 사용하여 설명한다.

도 17은, 메모리 셀(1850)의 구성의 일례이다. 도 17a에, 메모리 셀(1850)의 단면도를, 도 17b에 메모리 셀(1850)의 평면도를 각각 도시한다. 여기에서, 도 17a는, 도 17b의 O-P, 및 Q-R에 있어서의 단면에 상당한다.

도 17a 및 도 17b에 도시하는 트랜지스터(1762)는, 실시형태 1 내지 실시형태 5에서 나타낸 구성과 동일한 구성으로 할 수 있다. 즉, 기판(1800) 위에 형성된 하지막(1731)으로서, 상기의 실시형태에서 기재한 바와 같이, 결정성을 갖는 산화물막을 단층 또는 적층으로 사용한다. 하지막(1731)에 사용하는 산화물막으로서는, 산화물 반도체막(1744)과의 격자 부정합을 작게 하기 위해서, 산화물 반도체막(1744)의 구성 원소인 인듐(In) 및 아연(Zn)을 포함하는 것이 바람직하다. 이들 재료가 포함됨으로써, 산화물 반도체막(1744)을, 하지막(1731)과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막(1744)으로 할 수 있다. 또한, 이들에 추가하여 지르코늄(Zr), 이트륨(Y) 또는 세륨(Ce)으로부터 선택된 1종 또는 복수종이 포함되어 있는 것이 바람직하다. 이것에 의해, 하지막(1731)의 도전율을 저감시킬 수 있기 때문에, 소스 전극 및 드레인 전극간을 흐르는 캐리어는 하지막(1731)에 영향을 받지 않고 산화물 반도체막(1744)을 선택적으로 흐른다.

트랜지스터(1762) 위에는, 절연막(1750)이 단층 또는 적층으로 형성되어 있다. 또한, 절연막(1750)을 개재하여, 트랜지스터(1762)의 전극막(1742a)과 중첩되는 영역에는, 도전층(1753)이 형성되어 있고, 전극막(1742a)과, 층간 절연막(1735)과, 절연막(1750)과, 도전층(1753)에 의해, 용량 소자(1764)가 구성된다. 즉, 트랜지스터(1762)의 전극막(1742a)은, 용량 소자(1764)의 한쪽의 전극으로서 기능하고, 도전층(1753)은, 용량 소자(1764)의 다른쪽의 전극으로서 기능한다.

트랜지스터(1762) 및 용량 소자(1764) 위에는 절연막(1752)이 형성되어 있다. 그리고, 절연막(1752) 위에는 메모리 셀(1850)과, 인접하는 메모리 셀(1850)을 접속하기 위한 배선(1756)이 형성되어 있다. 도시하지 않았지만, 배선(1756)은, 절연막(1750), 절연막(1752) 및 층간 절연막(1735) 등에 형성된 개구를 통하여 트랜지스터(1762)의 전극막(1742b)과 전기적으로 접속되어 있다. 단, 개구에 다른 도전층을 형성하고, 상기 다른 도전층을 통하여, 배선(1756)과 전극막(1742b)을 전기적으로 접속해도 좋다. 또한, 배선(1756)은, 도 16a의 회로도에 있어서의 비트선 BL에 상당한다.

도 17a 및 도 17b에 있어서, 트랜지스터(1762)의 전극막(1742b)은, 인접하는 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.

도 17a에 도시하는 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적의 저감을 도모할 수 있기 때문에, 고집적화를 도모할 수 있다.

이상과 같이, 상부에 다층으로 형성된 복수의 메모리 셀은, 산화물 반도체를 사용한 트랜지스터에 의해 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감시킬 수 있다.

이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(환언하면, 충분한 고속 동작이 가능한 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(보다 광의로는, 충분히 오프 전류가 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써, 지금까지 없는 특징을 가진 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써, 반도체 장치의 집적화를 도모할 수 있다.

이상과 같이, 미세화 및 고집적화를 실현하고, 또한 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.

본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.

(실시형태 8)

본 실시형태에서는, 상기의 실시형태에서 나타낸 반도체 장치를 휴대 전화, 스마트 폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 18 내지 도 21을 사용하여 설명한다.

휴대 전화, 스마트 폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리에서는 응답이 느려, 화상 처리에서는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 사용한 경우, 이하의 특징이 있다.

통상의 SRAM은, 도 18a에 도시하는 바와 같이 1개의 메모리 셀이 트랜지스터(2001 내지 2006)의 6개의 트랜지스터로 구성되어 있고, 그것을 X 디코더(2007), Y 디코더(2008)로 구동하고 있다. 트랜지스터(2003)와 트랜지스터(2005), 트랜지스터(2004)와 트랜지스터(2006)는 인버터를 구성하여, 고속 구동을 가능하게 하고 있다. 그러나 1개의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인 룰의 최소 치수를 F라고 했을 때에 SRAM의 메모리 셀 면적은 통상, 100 내지 150F²이다. 이로 인해 SRAM은 비트당의 단가가 각종 메모리 중에서 가장 높다.

그것에 대해, DRAM은 메모리 셀이 도 18b에 도시하는 바와 같이 트랜지스터(2011), 유지 용량(2012)에 의해 구성되고, 그것을 X 디코더(2013), Y 디코더(2014)로 구동하고 있다. 1개의 셀이 1개의 트랜지스터와 1개의 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 통상, 10F² 이하이다. 단, DRAM은 항상 리프레시가 필요하여, 재기록을 행하지 않는 경우에도 전력을 소비한다.

그러나, 상기의 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은, 10F² 전후이며, 또한 빈번한 리프레시는 필요없다. 따라서, 메모리 셀 면적이 축소되고, 또한 소비 전력을 저감시킬 수 있다.

도 19에 휴대 기기의 블록도를 도시한다. 도 19에 도시하는 휴대 기기는 RF회로(2101), 아날로그 베이스 밴드 회로(2102), 디지털 베이스 밴드 회로(2103), 배터리(2104), 전원 회로(2105), 어플리케이션 프로세서(2106), 플래시 메모리(2110), 디스플레이 컨트롤러(2111), 메모리 회로(2112), 디스플레이(2113), 터치 센서(2119), 음성 회로(2117), 키보드(2118) 등에 의해 구성되어 있다. 디스플레이(2113)는 표시부(2114), 소스 드라이버(2115), 게이트 드라이버(2116)에 의해 구성되어 있다. 어플리케이션 프로세서(2106)는 CPU(2107), DSP(2108), 인터페이스(2109)(IF라고도 기재한다.)를 가지고 있다. 일반적으로 메모리 회로(2112)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상기의 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감시킬 수 있다.

도 20에, 디스플레이의 메모리 회로(2250)에 상기의 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한다. 도 20에 도시한 메모리 회로(2250)는, 메모리(2252), 메모리(2253), 스위치(2254), 스위치(2255) 및 메모리 컨트롤러(2251)에 의해 구성되어 있다. 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(2252), 및 메모리(2253)에 기억된 데이터(기억 화상 데이터)를 판독하고, 및 제어를 행하는 디스플레이 컨트롤러(2256)와, 디스플레이 컨트롤러(2256)로부터의 신호에 의해 표시하는 디스플레이(2257)가 접속되어 있다.

우선, 어떤 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해, 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는, 스위치(2254)를 통하여 메모리(2252)에 기억된다. 그리고 메모리(2252)에 기억된 화상 데이터(기억 화상 데이터 A)는, 스위치(2255), 및 디스플레이 컨트롤러(2256)를 통하여 디스플레이(2257)로 보내지고, 표시된다.

입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상, 30 내지 60Hz 정도의 주기로 메모리(2252)로부터 스위치(2255)를 통하여, 디스플레이 컨트롤러(2256)로부터 판독된다.

다음에, 예를 들면 유저가 화면을 재기록하는 조작을 했을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(2254)를 통하여 메모리(2253)에 기억된다. 이 동안에도 정기적으로 메모리(2252)로부터 스위치(2255)를 통하여 기억 화상 데이터 A는 판독되고 있다. 메모리(2253)에 새로운 화상 데이터(기억 화상 데이터 B)가 기억을 종료하면, 디스플레이(2257)의 다음 프레임으로부터, 기억 화상 데이터 B는 판독되고, 스위치(2255), 및 디스플레이 컨트롤러(2256)를 통하여, 디스플레이(2257)에 기억 화상 데이터 B가 보내지고, 표시가 행해진다. 이 판독은 또 다음에 새로운 화상 데이터가 메모리(2252)에 기억될 때까지 계속된다.

이와 같이 메모리(2252) 및 메모리(2253)는 교대로 화상 데이터의 기록과, 화상 데이터의 판독을 행함으로써, 디스플레이(2257)의 표시를 행한다. 또한, 메모리(2252) 및 메모리(2253)는 각각 다른 메모리로는 한정되지 않고, 1개의 메모리를 분할하여 사용해도 좋다. 상기의 실시형태에서 설명한 반도체 장치를 메모리(2252) 및 메모리(2253)에 채용함으로써, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감시킬 수 있다.

도 21에 전자 서적의 블록도를 도시한다. 도 21은 배터리(2301), 전원 회로(2302), 마이크로 프로세서(2303), 플래시 메모리(2304), 음성 회로(2305), 키보드(2306), 메모리 회로(2307), 터치 패널(2308), 디스플레이(2309), 디스플레이 컨트롤러(2310)에 의해 구성된다.

여기에서는, 도 21의 메모리 회로(2307)에 상기의 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(2307)의 역할은 서적의 내용을 일시적으로 유지하는 기능을 가진다. 기능의 예로서는, 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때에, 특정한 개소에 마킹을 하고 싶은 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 하고, 표시의 색을 바꾸거나, 언더라인을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의해, 주위와의 차이를 나타내는 것이다. 유저가 지정한 개소의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기간 보존하는 경우에는 플래시 메모리(2304)에 카피해도 좋다. 이러한 경우에 있어서도, 상기의 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 충분히 저감시킬 수 있다.

이상과 같이, 본 실시형태에 나타내는 휴대 기기에는, 상기의 실시형태에 따르는 반도체 장치가 내장되어 있다. 이로 인해, 판독이 고속이며, 장기간의 기억 유지가 가능하고, 또한 소비 전력을 저감시킨 휴대 기기가 실현된다.

본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시형태 9)

본 명세서 등에 개시하는 반도체 장치는, 여러 가지 전자 기기(게임기도 포함한다)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 액정 표시 장치를 구비하는 전자 기기의 예에 관해서 설명한다.

도 22a는, 휴대형 정보 단말이며, 하우징(2501), 하우징(2502), 제 1 표시부(2503a), 제 2 표시부(2503b) 등에 의해 구성되어 있다. 하우징(2501)과 하우징(2502)의 내부에는, 여러 가지 전자 부품(예를 들면, CPU, MPU, 기억 소자 등.)이 내장되어 있다. 또한, 제 1 표시부(2503a)와 제 2 표시부(2503b)에는, 화상을 표시하기 위해서 필요한 전자 회로(예를 들면, 구동 회로나 선택 회로 등.)가 탑재되어 있다. 이들 전자 부품이나 전자 회로 중에, 상기의 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 휴대형 정보 단말로 할 수 있다. 또한, 상기의 실시형태에 나타내는 반도체 장치는, 하우징(2501), 하우징(2502)의 적어도 하나에 형성되어 있으면 좋다.

또한, 제 1 표시부(2503a) 및 제 2 표시부(2503b)의 적어도 한쪽은, 터치 입력 기능을 갖는 패널로 되어 있고, 예를 들면 도 22a의 좌측 도면과 같이, 제 1 표시부(2503a)에 표시되는 선택 버튼(2504a 및 2504b)에 의해 「터치 입력」을 행할지, 「키보드 입력」을 행할지를 선택할 수 있다. 선택 버튼은 여러 가지 크기로 표시할 수 있기 때문에, 폭넓은 세대의 사람이 편리한 사용을 실감할 수 있다. 여기에서, 예를 들면 「키보드 입력」을 선택한 경우, 도 22a의 우측 도면과 같이 제 1 표시부(2503a)에는 키보드(2505)가 표시된다. 이것에 의해, 종래의 정보 단말과 같이, 키 입력에 의한 신속한 문자 입력 등이 가능해진다.

또한, 도 22a에 도시하는 휴대형 정보 단말은, 도 22a의 우측 도면과 같이, 하우징(2501)과 하우징(2502)을 분리할 수 있다. 이것에 의해, 하우징(2502)을 벽에 걸고 많은 사람이 화면 정보를 공유하면서, 하우징(2501)에서 화면 정보를 컨트롤하는 것과 같은 조작이 가능해져, 매우 편리하다. 또한, 상기 장치를 사용하지 않는 경우에는, 제 1 표시부(2503a) 및 제 2 표시부(2503b)가 마주 보도록, 하우징(2501) 및 하우징(2502)을 포갠 상태로 하는 것이 바람직하다. 이것에 의해, 외부에서 가해지는 충격 등으로부터 제 1 표시부(2503a) 및 제 2 표시부(2503b)를 보호할 수 있다. 제 2 표시부(2503b)도 터치 입력 기능을 갖는 패널로 하고, 들고 다닐 때, 더욱 경량화를 도모할 수 있고, 한쪽 손으로 하우징(2502)을 쥐고, 다른쪽 손으로 조작할 수 있기 때문에 매우 편리하다.

도 22a는, 여러 가지 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능, 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.

또한, 도 22a에 도시하는 휴대형 정보 단말은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.

또한, 도 22a에 도시하는 하우징(2501)이나 하우징(2502)에 안테나나 마이크 기능이나 무선 기능을 갖게 하고, 휴대 전화로서 사용해도 좋다.

도 22b는, 전자 서적의 일례를 도시하고 있다. 예를 들면, 전자 서적(2520)은, 하우징(2521) 및 하우징(2523)의 2개의 하우징으로 구성되어 있다. 하우징(2521) 및 하우징(2523)은, 축부(2522)에 의해 일체로 되어 있고, 상기 축부(2522)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.

하우징(2521)에는 표시부(2525)가 내장되고, 하우징(2523)에는 표시부(2527)가 내장되어 있다. 표시부(2525) 및 표시부(2527)는, 연속 화면을 표시하는 구성으로 해도 좋고, 상이한 화면을 표시하는 구성으로 해도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 22b에서는 표시부(2525))에 문장을 표시하고, 좌측의 표시부(도 22b에서는 표시부(2527))에 화상을 표시할 수 있다. 상기의 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 전자 서적(2520)으로 할 수 있다.

또한, 도 22b에서는, 하우징(2521)에 조작부 등을 구비한 예를 도시하고 있다. 예를 들면, 하우징(2521)에 있어서, 전원(2526), 조작 키(2528), 스피커(2529) 등을 구비하고 있다. 조작 키(2528)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다. 또한, 전자 서적(2520)은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.

또한, 전자 서적(2520)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.

도 22c는, 스마트 폰이며, 하우징(2530)과, 버튼(2531)과, 마이크로폰(2532)과, 터치 패널을 구비한 표시부(2533)와, 스피커(2534)와, 카메라용의 렌즈(2535)를 구비하고, 휴대형 전화기로서의 기능을 가진다. 상기의 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 스마트 폰으로 할 수 있다.

표시부(2533)는, 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시부(2533)와 동일면 위에 카메라용의 렌즈(2535)를 구비하고 있기 때문에, 영상 전화가 가능하다. 스피커(2534) 및 마이크로폰(2532)은 음성 통화로 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다.

또한, 외부 접속 단자(2536)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(도시 생략)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.

또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.

도 22d는, 디지털 비디오 카메라이며, 본체(2541), 표시부(2542), 조작 스위치(2543), 배터리(2544) 등에 의해 구성되어 있다. 상기의 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.

도 22e는, 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(2550)는, 하우징(2551)에 표시부(2553)가 내장되어 있다. 표시부(2553)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(2555)에 의해 하우징(2551)을 지지한 구성을 나타내고 있다. 상기의 실시형태에서 나타낸 반도체 장치를 적용함으로써, 신뢰성이 높은 텔레비전 장치(2550)로 할 수 있다.

텔레비전 장치(2550)의 조작은, 하우징(2551)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력되는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.

또한, 텔레비전 장치(2550)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.

이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.

(실시예 1)

본 실시예에서는, 하지막에 사용하는 인듐 및 아연을 갖는 산화물막으로서, 스퍼터링 장치를 사용하여 In-Y-Zn-O막, In-Zr-Zn-O막 및 In-Ce-Zn-O막을 석영 기판 위에 성막하고, X선 회절(XRD: X-ray diffraction)에 의해 구조 분석을 행한 결과에 관해서 설명한다.

<In-Y-Zn-O막의 XRD 회절 측정 결과>

In-Y-Zn-O막은, 스퍼터링 타깃으로서 In:Y:Zn=1:1:1[원자수비], In:Y:Zn=2:1:3[원자수비] 및 In:Y:Zn=3:1:2[원자수비]의 3종류의 타깃을 사용하고, 성막 분위기: 100% O₂, O₂ 가스 유량: 30sccm, 챔버내 압력: 0.4Pa, 사용 전원: DC 전원, 인가 전력: 200W로 하고, 100nm의 막 두께로 석영 기판 위에 성막하였다. 또한, 성막시의 기판 온도는, R.T., 200℃ 및 300℃의 3종류의 조건으로 행하였다.

In:Y:Zn=1:1:1[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막의 XRD 측정 결과를 도 23에, In:Y:Zn=2:1:3[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막의 XRD 측정 결과를 도 24에, In:Y:Zn=3:1:2[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막의 XRD 측정 결과를 도 25에 도시한다. 또한, 도 23 내지 도 25의 3개의 라인은, 각각 기판 온도를 R.T., 200℃ 및 300℃로 하여 성막한 In-Y-Zn-O막의 데이터이며, 도면의 가로축은 2θ(단위: deg), 세로축은 X선 반사 강도(단위: 임의 단위)이다.

도 23으로부터, In:Y:Zn=1:1:1[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막은, 성막시의 기판 온도가 300℃인 경우에 있어서, 2θ=30°부근에 피크가 나타나고, 상기 막은 결정성을 가지고 있는 것이 확인되었다. 이것에 의해, 성막시의 기판 온도를 300℃로 하여 성막한 In-Y-Zn-O막(In:Y:Zn=1:1:1[원자수비] 타깃 사용.) 위에 성막되는 산화물 반도체막은, 하지막을 종결정으로 하여 결정 성장하고, 하지막과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막이 되기 쉽다고 할 수 있다. 또한, 2θ=30°부근에 나타나는 X선 반사 강도의 피크는, 기판 가열 온도가 300℃인 경우에 가장 샤프해져 있고, 하지막의 결정 상태는 하지막 성막시의 기판 가열 온도에 의존성이 있는 것을 확인할 수 있다.

도 24로부터, In:Y:Zn=2:1:3[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막은, 성막시의 기판 온도를 200℃ 또는 300℃로 함으로써, 2θ=30°부근에 피크가 나타나고, 상기 막은 결정성을 가지고 있는 것이 확인되었다. 이것에 의해, 성막시의 기판 온도를 200℃ 또는 300℃로 하여 성막한 In-Y-Zn-O막(In:Y:Zn=2:1:3[원자수비] 타깃 사용.) 위에 성막되는 산화물 반도체막은, 하지막을 종결정으로 하여 결정 성장하고, 하지막과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막이 되기 쉽다고 할 수 있다. 또한, 2θ=30°부근에 나타나는 X선 반사 강도의 피크는, 기판 가열 온도가 200℃인 경우에 가장 샤프해지고 있고, 하지막의 결정 상태는 하지막 성막시의 기판 가열 온도에 의존성이 있는 것을 확인할 수 있다.

도 25로부터, In:Y:Zn=3:1:2[원자수비]의 타깃을 사용하여 제작한 In-Y-Zn-O막은, 성막시의 기판 온도를 200℃ 또는 300℃로 함으로써, 2θ=30°부근에 피크가 나타나고, 상기 막은 결정성을 가지고 있는 것이 확인되었다. 이것에 의해, 성막시의 기판 온도를 200℃ 또는 300℃로 하여 성막한 In-Y-Zn-O막(In:Y:Zn=3:1:2[원자수비] 타깃 사용.) 위에 성막되는 산화물 반도체막은, 하지막을 종결정으로 하여 결정 성장하고, 하지막과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막이 되기 쉽다고 할 수 있다. 또한, 2θ=30°부근에 나타나는 X선 반사 강도의 피크는, 기판 가열 온도가 300℃인 경우에 가장 샤프해지고 있고, 하지막의 결정 상태는 하지막 성막시의 기판 가열 온도에 의존성이 있는 것을 확인할 수 있다.

<In-Zr-Zn-O막의 XRD 회절 측정 결과>

In-Zr-Zn-O막은, 스퍼터링 타깃으로서 In:Zr:Zn=1:1:1[원자수비]의 타깃을 사용하고, 성막 분위기: 100% O₂, O₂ 가스 유량: 30sccm, 챔버내 압력: 0.4Pa, 사용 전원: DC 전원, 인가 전력: 200W로 하고, 100nm의 막 두께로 성막하였다. 또한, 성막시의 기판 온도는, R.T., 200℃ 및 300℃의 3종류의 조건으로 행하였다.

상기의 조건에 의해 성막한 In-Zr-Zn-O막에 관해서 XRD 측정을 행하여, 막의 결정 상태를 조사하였다. 결과를 도 26에 도시한다. 또한, 도 26의 3개의 라인은, 각각 기판 온도를 R.T., 200℃ 및 300℃로 하여 성막한 In-Zr-Zn-O막의 데이터이며, 도면의 가로축은 2θ(단위: deg), 세로축은 X선 반사 강도(단위: 임의 단위)이다.

도 26으로부터, In-Zr-Zn-O막은, 모든 기판 가열 온도에 있어서 2θ=30°부근에 피크가 나타나고, 결정성을 가지고 있는 것이 확인된다. 이것에 의해, In-Zr-Zn-O막(In:Zr:Zn=1:1:1[원자수비] 타깃 사용.) 위에 성막되는 산화물 반도체막은, 하지막을 종결정으로 하여 결정 성장하고, 하지막과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막이 되기 쉽다고 할 수 있다. 또한, 2θ=30°부근에 나타나는 X선 반사 강도의 피크는, 기판 가열 온도가 300℃인 경우에 가장 샤프해지고 있으며, 하지막의 결정 상태는 하지막 성막시의 기판 가열 온도에 의존성이 있는 것을 확인할 수 있다.

<In-Ce-Zn-O막의 XRD 회절 측정 결과>

In-Ce-Zn-O막은, 스퍼터링 타깃으로서 In:Ce:Zn=1:1:1[원자수비]의 타깃을 사용하고, 성막 분위기: 100% O₂, O₂ 가스 유량: 30sccm, 챔버내 압력: 0.4Pa, 사용 전원: DC 전원, 인가 전력: 200W로 하고, 100nm의 막 두께로 성막하였다. 또한, 성막시의 기판 온도는, R.T., 200℃ 및 300℃의 3종류의 조건으로 행하였다.

In:Ce:Zn=1:1:1[원자수비]의 타깃을 사용하여 제작한 In-Ce-Zn-O막의 XRD 측정 결과를 도 27에 도시한다. 또한, 도 27의 4개의 라인은, 각각 기판 온도를 R.T., 200℃, 300℃ 및 400℃로 하여 성막한 In-Ce-Zn-O막의 데이터이며, 도면의 가로축은 2θ(단위: deg), 세로축은 X선 반사 강도(단위: 임의 단위)이다.

도 27로부터, In:Ce:Zn=1:1:1[원자수비]의 타깃을 사용하여 제작한 In-Ce-Zn-O막은, 성막시의 기판 가열 온도가 200℃ 또는 300℃인 경우에 있어서, 2θ=30°부근에 피크가 나타나고, 상기 막은 결정성을 가지고 있는 것이 확인되었다. 이것에 의해, 성막시의 기판 가열 온도를 200℃ 또는 300℃로 하여 성막한 In-Ce-Zn-O막(In:Ce:Zn=1:1:1[원자수비] 타깃 사용.) 위에 성막되는 산화물 반도체막은, 하지막을 종결정으로 하여 결정 성장하고, 하지막과의 계면 근방으로부터 막 두께 방향의 넓은 범위에 있어서 결정성을 갖는 산화물 반도체막이 되기 쉽다고 할 수 있다. 또한, 2θ=30°부근에 나타나는 X선 반사 강도의 피크는, 기판 가열 온도가 300℃인 경우에 가장 샤프해지고 있으며, 하지막의 결정 상태는 하지막 성막시의 기판 가열 온도에 의존성이 있는 것을 확인할 수 있다.

100: 기판102: 하지막
106: 산화물 반도체막106a: 고저항 영역
106b: 저저항 영역107: 절연막
108: 게이트 절연막109: 도전막
110: 게이트 전극114a: 소스 전극
114b: 드레인 전극130: 불순물 이온
150: 트랜지스터602: 도전막
650: 트랜지스터800: 층간 절연막
802: 층간 절연막850: 트랜지스터
1100: 절연막1101: 절연막
1102: 측벽 절연막1104: 도전막
1150: 트랜지스터1350: 트랜지스터
1700: 기판1706: 소자 분리 절연층
1708: 게이트 절연막1710: 게이트 전극
1716: 채널 형성 영역1720: 불순물 영역
1724: 금속간 화합물 영역1728: 절연층
1730: 절연층1731: 하지막
1735: 층간 절연막1736a: 측벽 절연막
1736b: 측벽 절연막1737: 절연막
1742a: 전극막1742b: 전극막
1744: 산화물 반도체막1748: 게이트 전극
1750: 절연막1752: 절연막
1753: 도전층1756: 배선
1760: 트랜지스터1762: 트랜지스터
1764: 용량 소자1800: 기판
1850: 메모리 셀1851: 메모리 셀 어레이
1851a: 메모리 셀 어레이1851b: 메모리 셀 어레이
1853: 주변 회로2001: 트랜지스터
2002: 트랜지스터2003: 트랜지스터
2004: 트랜지스터2005: 트랜지스터
2006: 트랜지스터2007: X 디코더
2008: Y 디코더2011: 트랜지스터
2012: 유지 용량2013: X 디코더
2014: Y 디코더2101: RF 회로
2102: 아날로그 베이스 밴드 회로2103: 디지털 베이스 밴드 회로
2104: 배터리2105: 전원 회로
2106: 어플리케이션 프로세서2107: CPU
2108: DSP2109: 인터페이스
2110: 플래시 메모리2111: 디스플레이 컨트롤러
2112: 메모리 회로2113: 디스플레이
2114: 표시부2115: 소스 드라이버
2116: 게이트 드라이버2117: 음성 회로
2118: 키보드 2119: 터치 센서
2250: 메모리 회로2251: 메모리 컨트롤러
2252: 메모리2253: 메모리
2254: 스위치2255: 스위치
2256: 디스플레이 컨트롤러2257: 디스플레이
2301: 배터리2302: 전원 회로
2303: 마이크로 프로세서2304: 플래시 메모리
2305: 음성 회로2306: 키보드
2307: 메모리 회로2308: 터치 패널
2309: 디스플레이2310: 디스플레이 컨트롤러
2501: 하우징2502: 하우징
2503a: 제 1 표시부2503b: 제 2 표시부
2504a: 선택 버튼2504b: 선택 버튼
2505: 키보드 2520: 전자 서적
2521: 하우징2522: 축부
2523: 하우징2525: 표시부
2526: 전원2527: 표시부
2528: 조작 키2529: 스피커
2530: 하우징2531: 버튼
2532: 마이크로폰2533: 표시부
2534: 스피커2535: 렌즈
2536: 외부 접속 단자2541: 본체
2542: 표시부2543: 조작 스위치
2544: 배터리2550: 텔레비전 장치
2551: 하우징2553: 표시부
2555: 스탠드

Claims (12)

1. 반도체 소자에 있어서:
   제 1 산화물막;
   상기 제 1 산화물막 위에 있고, 적어도 상면이 결정성을 갖는 제 2 산화물막;
   상기 제 2 산화물막 위의 결정성을 갖는 산화물 반도체막;
   상기 산화물 반도체막 위의 게이트 절연막;
   상기 게이트 절연막 위의 게이트 전극; 및
   상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 포함하고,
   상기 제 1 산화물막은 실리콘, 질소, 알루미늄, 갈륨, 이트륨, 및 란타넘 중 적어도 하나를 함유하고,
   상기 제 2 산화물은 상기 산화물 반도체막의 결정화를 저해하는 원소를 포함하지 않고,
   상기 제 2 산화물막은 인듐 및 아연을 함유하고,
   상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 함유하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 저면은 상기 제 2 산화물막의 상기 상면과 직접 접하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 전체는 위에서 볼 때 상기 제 2 산화물막과 중첩하는, 반도체 소자.
2. 반도체 소자에 있어서:
   제 1 산화물막;
   상기 제 1 산화물막 위에 있고, 적어도 상면이 결정성을 갖는 제 2 산화물막;
   상기 제 2 산화물막 위의 결정성을 갖는 산화물 반도체막;
   상기 산화물 반도체막 위의 게이트 절연막;
   상기 게이트 절연막 위의 게이트 전극; 및
   상기 산화물 반도체막 위에 있고 상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극을 포함하고,
   상기 제 1 산화물막은 실리콘, 질소, 알루미늄, 갈륨, 이트륨, 및 란타넘 중 적어도 하나를 함유하고,
   상기 제 2 산화물은 상기 산화물 반도체막의 결정화를 저해하는 원소를 포함하지 않고,
   상기 제 2 산화물막은 인듐 및 아연을 함유하고,
   상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 함유하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 저면은 상기 제 2 산화물막의 상기 상면과 직접 접하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 전체는 위에서 볼 때 상기 제 2 산화물막과 중첩하는, 반도체 소자.
3. 제 1 항 또는 제 2 항에 있어서,
   상기 제 2 산화물막은 인듐 및 아연에 더하여 지르코늄, 이트륨, 및 세륨 중 하나 이상을 함유하는, 반도체 소자.
4. 제 1 항 또는 제 2 항에 있어서,
   상기 산화물 반도체막은 결정부들이 비정질상에 포함되는 결정-비정질 혼상 구조를 갖고,
   각각의 상기 결정부들에서, c축이 상기 산화물 반도체막이 형성된 표면의 법선 벡터 또는 상기 산화물 반도체막의 표면의 법선 벡터와 평행한 방향으로 정렬되고, ab 평면에 수직인 방향에서 보아 삼각형 또는 육각형 원자 배열이 형성되고, 상기 c축에 수직인 방향에서 볼 때 금속 원자들이 층상으로 배열되거나 상기 금속 원자들 및 산소 원자들이 층상으로 배열되는, 반도체 소자.
5. 제 1 항 또는 제 2 항에 따른 반도체 소자를 포함하는 반도체 장치.
6. 제 1 항 또는 제 2 항에 있어서,
   상기 산화물 반도체막은 불순물 영역을 갖고,
   상기 불순물 영역은 상기 게이트 전극과 중첩하지 않는, 반도체 소자.
7. 제 1 항 또는 제 2 항에 있어서,
   상기 산화물 반도체막은 불순물 영역을 갖고,
   상기 불순물 영역은 상기 게이트 전극과 중첩하지 않고,
   상기 불순물 영역은 질소, 인, 비소, 안티몬, 붕소, 알루미늄, 아르곤, 헬륨, 네온, 인듐, 불소, 염소, 티타늄, 및 아연 중 어느 하나를 포함하는, 반도체 소자.
8. 제 1 항 또는 제 2 항에 있어서,
   상기 산화물 반도체막은 결정부들이 비정질상에 포함되는 결정-비정질 혼상 구조를 갖는, 반도체 소자.
9. 반도체 소자 제작 방법에 있어서,
   제 1 산화물막을 형성하는 단계;
   상기 제 1 산화물막 위에 있고, 적어도 상면이 결정성을 갖는 제 2 산화물막을 형성하는 단계;
   상기 제 2 산화물막 위의 결정성을 갖는 산화물 반도체막을 형성하는 단계;
   상기 산화물 반도체막 위의 게이트 절연막을 형성하는 단계;
   적어도 상기 산화물 반도체막과 중첩하고 상기 게이트 절연막 위에 있는 게이트 전극을 형성하는 단계; 및
   상기 산화물 반도체막에 전기적으로 접속된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
   상기 제 1 산화물막은 실리콘, 질소, 알루미늄, 갈륨, 이트륨, 및 란타넘 중 적어도 하나를 함유하고,
   상기 제 2 산화물은 상기 산화물 반도체막의 결정화를 저해하는 원소를 포함하지 않고,
   상기 제 2 산화물막은 인듐 및 아연을 함유하고,
   상기 산화물 반도체막은 인듐, 아연, 및 갈륨을 함유하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 저면은 상기 제 2 산화물막의 상기 상면과 직접 접하고,
   상기 산화물 반도체막, 상기 소스 전극, 및 상기 드레인 전극의 각각의 전체는 위에서 볼 때 상기 제 2 산화물막과 중첩하는, 반도체 소자 제작 방법.
10. 제 9 항에 있어서,
    상기 제 2 산화물막은 인듐 및 아연에 더하여 지르코늄, 이트륨, 및 세륨 중 하나 이상을 함유하는, 반도체 소자 제작 방법.
11. 제 9 항에 있어서,
    상기 산화물 반도체막은 200℃ 이상 450℃ 이하의 성막 온도에서 스퍼터링 장치를 사용하여 형성되는, 반도체 소자 제작 방법.
12. 제 9 항에 있어서,
    스퍼터링 장치를 사용하여 상기 산화물 반도체막이 형성된 후에, 상기 산화물 반도체막은 200℃ 이상 700℃ 이하의 온도로 가열 처리되는, 반도체 소자 제작 방법.
    

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