KR20200097374A - 전자 패널 및 이를 포함하는 전자 장치 - Google Patents

Abstract

전자 패널은 복수의 화소들, 화소들을 커버하는 봉지층, 및 봉지층 상에 배치된 평탄화 층을 포함하고, 영상을 표시하는 액티브 영역 및 액티브 영역에 인접하는 주변 영역을 포함하는 표시 유닛, 및 표시 유닛 상에 배치되고 외부 입력을 감지하는 입력 감지 유닛을 포함하고, 봉지층의 상면은, 액티브 영역에 제공된 평탄면 및 주변 영역에 제공되고 평탄면에 비해 굴곡진 비 평탄면을 포함하고, 평탄화 층은 상기 비 평탄면을 커버하고, 입력 감지 유닛은 평탄면 및 비 평탄면 상에 배치된다.

Description

전자 패널 및 이를 포함하는 전자 장치{ELECTRONIC PANEL AND ELECTRONIC APPARATUS INCLUDING THE SAME}

전자 패널 및 이를 포함하는 전자 장치에 관한 것으로, 상세하게는 신뢰성이 표시 유닛과 입력 감지 유닛을 포함하는 전자 패널 및 이를 포함하는 전자 장치에 관한 것이다.

전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 입력 감지 유닛과 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.

표시 유닛은 영상을 생성하는 발광 소자를 포함한다. 입력 감지 유닛은 외부 입력을 감지하기 위한 감지 전극들을 포함할 수 있다. 표시 유닛과 입력 감지 유닛을 하나의 패널 내에 포함하는 전자 장치는 두께가 증가되고 공정 비용이 증가될 수 있다.

따라서, 본 발명은 표시 유닛과 입력 감지 유닛의 집적도를 향상시키고 신뢰성을 향상시킬 수 있는 전자 장치 및 이의 제조 방법을 제공하는 데 그 목적이 있다.

본 발명의 일 실시예에 따른 전자 패널은 복수의 화소들, 상기 화소들을 커버하는 봉지층, 및 상기 봉지층 상에 배치된 평탄화 층을 포함하고, 영상을 표시하는 액티브 영역 및 상기 액티브 영역에 인접하는 주변 영역을 포함하는 표시 유닛, 및 상기 표시 유닛 상에 배치되고 외부 입력을 감지하는 입력 감지 유닛을 포함하고, 상기 봉지층의 상면은, 상기 액티브 영역에 제공된 평탄면, 및 상기 주변 영역에 제공되고 상기 평탄면에 비해 굴곡진 비 평탄면을 포함하고, 상기 평탄화 층은 상기 비 평탄면을 커버하고, 상기 입력 감지 유닛은 상기 평탄면 및 상기 비 평탄면 상에 배치된다.

상기 평탄화 층의 상면은 상기 평탄면과 평행할 수 있다.

상기 평탄화 층의 적어도 일부는 상기 평탄면을 커버할 수 있다.

상기 평탄화 층은 상기 평탄면을 전면적으로 커버할 수 있다.

상기 평탄화 층의 상면은 상기 평탄면과 실질적으로 동일한 평면을 정의할 수 있다.

상기 봉지층은 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하고, 상기 비 평탄면은 상기 유기층과 평면상에서 비 중첩할 수 있다.

상기 표시 유닛은 상기 주변 영역에 배치되고 평면상에서 상기 유기층과 비 중첩하는 댐 부를 더 포함하고, 상기 평탄화 층은 상기 댐 부와 평면상에서 중첩하여 배치될 수 있다.

상기 입력 감지 유닛은, 상기 액티브 영역에 배치된 복수의 감지 전극들 및 상기 감지 전극들에 연결된 복수의 감지 라인들을 포함하고, 상기 감지 라인들은 상기 평탄화 층 상에 배치되어 상기 비 평탄면과 평면상에서 중첩하여 배치될 수 있다.

본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하고 외부 입력을 감지하는 전자 패널, 및 상기 전자 패널과 평면상에서 중첩하는 전자 모듈을 포함하고, 상기 전자 패널은, 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 베이스 기판 상에 배치되고 상기 액티브 영역에 상기 영상을 표시하는 복수의 화소들, 상기 액티브 영역에 정의되고 상기 화소들과 평면상에서 중첩하는 평탄면 및 상기 주변 영역에 정의되고 상기 평탄면에 비해 굴곡진 비 평탄면을 포함하는 상면을 포함하는 봉지층, 상기 비 평탄면 상에 배치된 평탄화 층, 상기 봉지층 및 상기 평탄화 층 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 연결된 감지 라인들을 포함하는 입력 감지 유닛을 포함한다.

상기 전자 패널의 상기 액티브 영역 중 상기 전자 모듈과 중첩하는 영역에 홀 영역이 정의되고, 상기 화소들 중 적어도 일부는 상기 홀 영역에서 제거될 수 있다.

상기 감지 전극들 중 적어도 일부는 상기 홀 영역에서 제거될 수 있다.

상기 봉지층은 상기 홀 영역에 중첩하는 비 평탄면을 더 포함하고, 상기 홀 영역에 중첩하는 비 평탄면 상에 배치된 홀 평탄화 층을 더 포함할 수 있다.

상기 감지 전극들 각각은 복수의 감지 패턴들 및 각각이 상기 감지 패턴들 사이에 배치되어 인접하는 두 개의 감지 패턴들을 연결하는 복수의 연결 패턴들을 포함하고, 상기 감지 패턴들 및 상기 연결 패턴들 중 적어도 일부는 상기 홀 평탄화 층 상에 배치되어 상기 홀 영역에 중첩하는 비 평탄면과 평면상에서 중첩할 수 있다.

상기 전자 패널은 상기 홀 영역에 정의되고 전자 패널을 관통하는 패널 홀을 더 포함하고, 상기 전자 모듈은 상기 패널 홀과 중첩하여 배치될 수 있다.

상기 연결 패턴들 중 상기 홀 영역에 배치된 연결 패턴은 상기 패널 홀의 가장 자리를 따라 연장될 수 있다.

상기 전자 패널은 상기 주변 영역에 배치된 댐 부를 더 포함하고, 상기 평탄화 층은 상기 댐 부와 평면상에서 중첩할 수 있다.

상기 감지 라인들 중 일부는 상기 평탄화 층 상에 배치되어 상기 댐 부와 평면상에서 중첩할 수 있다.

상기 평탄화 층은 상기 평탄면의 적어도 일부를 커버할 수 있다.

상기 평탄화 층은 상기 평탄면 상에 배치되어 상기 액티브 영역에 중첩할 수 있다.

상기 평탄화 층의 상면은 상기 평탄면과 실질적으로 동일한 평면을 정의할 수 있다.

상기 평탄화 층의 상면은 상기 평탄면과 평행한 평면을 정의할 수 있다.

본 발명에 따르면, 입력 감지 유닛이 비 평탄면 상에도 배치될 수 있어, 표시 유닛 상에서 입력 감지 유닛이 배치되는 면적이 넓게 확보될 수 있다. 이에 따라, 입력 감지 유닛의 집적도가 향상되고 신뢰성이 향상된 전자 패널이 안정적으로 제공될 수 있다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2a 및 도 2b는 도 1b에 도시된 일부 구성의 사시도들이다.
도 2c는 본 발명의 일 실시예에 따른 전자 패널의 분해 사시도이다.
도 3a는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 3b 및 도 3c는 본 발명의 일 실시예에 따른 전자 패널들의 단면도들이다.
도 3b 및 도 3c에는 용이한 설명을 위해 도 3a와 대응되는 영역을 도시하였다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다.
도 6a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다.
도 6b는 도 6a에 도시된 전자 장치의 분해 사시도이다.
도 6c는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다.
도 7a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다.
도 7b는 도 7a의 일부 영역을 확대하여 도시한 평면도이다.
도 7c는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2a 및 도 2b는 도 1b에 도시된 일부 구성의 사시도들이다. 도 2c는 본 발명의 일 실시예에 따른 전자 패널의 분해 사시도이다. 이하, 도 1a 내지 도 2c를 참조하여 본 발명에 대해 설명한다.

도 1에 도시된 것과 같이, 전자 장치(EA)는 전면에 영상(IM)을 표시할 수 있다. 전면은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함한다.

전자 장치(EA)는 투과 영역(TA)에 영상(IM)을 표시한다. 영상(IM)은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 인터넷 검색창이 도시되었다.

투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 투과 영역(TA)에 인접한다. 베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

전면의 법선 방향은 전자 장치(EA)의 두께 방향(DR3, 이하, 제3 방향)과 대응될 수 있다. 본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 전면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향된다.

한편, 제1 내지 제3 방향들(DR1, DR2 DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.

한편, 본 발명에 따른 전자 장치(EA)는 외부에서 인가되는 사용자의 입력(TC)을 감지할 수 있다. 사용자의 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.

본 실시예에서, 사용자의 입력(TC)은 전면에 인가되는 사용자의 손으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 상술한 바와 같이 사용자의 입력(TC)은 다양한 형태로 제공될 수 있고, 또한, 전자 장치(EA)는 전자 장치(EA)의 구조에 따라 전자 장치(EA)의 측면이나 배면에 인가되는 사용자의 입력(TC)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 1b에 도시된 것과 같이, 전자 장치(EA)는 윈도우(100), 전자 패널(200), 회로 기판(300), 및 외부 케이스(400)를 포함할 수 있다. 윈도우(100)와 외부 케이스(400)는 결합되어 전자 장치(EA)의 외관을 정의한다.

윈도우(100)는 전자 패널(200) 상에 배치되어 전자 패널(200)의 전면(IS)을 커버한다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.

윈도우(100)는 외부에 노출되는 전면(FS)을 포함한다. 전자 장치(EA)의 전면(FS)은 실질적으로 윈도우의 전면(FS)에 의해 정의될 수 있다.

구체적으로, 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 액티브 영역(AA)과 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 전자 패널(200)의 액티브 영역(AA)에 표시되는 영상(IM)은 투과 영역(TA)을 통해 외부에서 시인될 수 있다.

베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.

베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄된 컬러층이거나 증착된 컬러층일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수도 있다.

베젤 영역(BZA)은 전자 패널(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우 부재(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.

전자 패널(200)은 이미지(IM)를 표시하고 외부 입력(TC)을 감지할 수 있다. 전자 패널(200)은 평면상에서 구분되는 액티브 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력(TC)이 감지되는 영역일 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 이미지(IM)가 표시되는 영역과 외부 입력(TC)이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리를 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리 중 일부에만 인접할 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

주변 영역(NAA)에는 액티브 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.

한편, 본 발명의 일 실시예에 따른 전자 패널(200)의 일부는 휘어질 수 있다. 예를 들어, 도 2a 및 도 2b에 도시된 것과 같이, 전자 패널(200)은 비 벤딩부(NBR) 및 벤딩부(BR)를 포함할 수 있다. 도 2a에는 휘어지지 않은 상태의 전자 패널(200)을 도시하였고, 도 2b에는 휘어진 상태의 전자 패널(200)을 도시하였다.

벤딩부(BR)는 제1 방향(DR1)을 따라 연장된 벤딩 축(BX)을 중심으로 외력에 의해 벤딩될 수 있다. 벤딩 축(BX)은 전자 패널(200)의 배면에 정의될 수 있다.

한편, 전자 패널(200)은 벤딩부(BR)에 배치된 응력 완화 패턴(SNP)을 더 포함할 수 있다. 응력 완화 패턴(SNP)은 액티브 영역(AA)과 패드들(PD)이 배치된 패드 영역(PA) 사이에 배치될 수 있다. 응력 완화 패턴(SNP)은 유기물을 포함할 수 있다. 응력 완화 패턴(SNP)은 벤딩부(BR)가 벤딩될 때, 벤딩 스트레스에 따른 벤딩부(BR)의 손상을 방지할 수 있다.

벤딩부(BR)가 벤딩 축(BX)을 감싸도록 벤딩됨으로써, 윈도우(100)의 전면(FS)에서 바라보는 주변 영역(NAA)의 면적이 감소될 수 있다. 이에 따라, 베젤 영역(BZA)이 감소되어 전자 장치(EA)의 미감이 개선될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 패널(200)에 있어서, 벤딩부(BR)는 생략될 수도 있다.

도 2c에 도시된 것과 같이, 전자 패널(200)은 표시 유닛(210) 및 입력 감지 유닛(220)을 포함할 수 있다. 도 2c에는 용이한 설명을 위해 표시 유닛(210)과 입력 감지 유닛(220)을 분리하여 도시하였다.

표시 유닛(210)은 액티브 영역(AA)에 영상(IM)을 생성하여 표시할 수 있다. 표시 유닛(210)은 베이스 기판(BS), 복수의 신호 라인들(GL, DL, PL, RL), 화소(PX), 및 게이트 구동 회로(GDR)을 포함할 수 있다.

베이스 기판(BS)은 전자 패널(200)의 평면상에서의 형상과 대응될 수 있다. 구체적으로, 베이스 기판(BS)은 실질적으로 벤딩부(BR) 및 비 벤딩부(NBR)를 제공하는 구성일 수 있다. 베이스 기판(BS)은 벤딩 가능하도록 연성을 가질 수 있다. 예를 들어, 베이스 기판(BS)은 절연성 폴리머 필름일 수 있다.

신호 라인들(GL, DL, PL, RL)은 베이스 기판(BS) 상에 배치된다. 신호 라인들(GL, DL, PL)은 게이트 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 라우팅 배선들(RL)을 포함할 수 있다. 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 각각 서로 상이한 전기적 신호를 전달할 수 있다.

게이트 라인(GL)은 제1 방향(DR1)을 따라 연장된다. 게이트 라인(GL)은 복수로 제공되어 제2 방향(DR2)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 게이트 라인(GL)을 예시적으로 도시하였다.

게이트 구동 회로(GDR)는 게이트 라인(GL)에 전기적 신호를 제공한다. 게이트 구동 회로(GDR)는 베이스 기판(BS)에 실장될 수 있다. 표시 유닛(210)은 외부에 제공되는 게이트 구동 회로와 전기적으로 연결되기 위한 게이트 패드들을 더 포함할 수 있다.

데이터 라인(DL)은 제2 방향(DR2)을 따라 연장된다. 데이터 라인(DL)은 게이트 라인(GL)과 전기적으로 절연될 수 있다. 데이터 라인(DL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 데이터 라인(DL)을 예시적으로 도시하였다. 데이터 라인(DL)은 화소(PX)에 데이터 신호를 제공한다.

전원 라인(PL)은 제2 방향(DR2)을 따라 연장된다. 전원 라인(PL)은 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 절연될 수 있다. 전원 라인(PL)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 전원 라인(PL)을 예시적으로 도시하였다. 전원 라인(PL)은 화소(PX)에 전원 신호(이하, 제1 전원 신호)을 제공할 수 있다.

라우팅 배선들(RL)은 주변 영역(NAA)에 배치된다. 라우팅 배선들(RL)은 평면상에서 응력 완화 패턴(SNP)과 중첩하도록 배치될 수 있다. 라우팅 배선들(RL)은 각각 패드들(PD)과 패드들(PD)에 대응되는 신호 라인들을 연결한다. 신호 라인들은 데이터 라인(DL), 게이트 라인(GL), 게이트 구동 회로(GDR)에 연결되는 라인, 전원 라인(PL)에 연결되는 라인 등을 포함할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 라우팅 배선들(RL)은 대응되는 신호 라인들과 연결된 일체의 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소(PX)는 전기적 신호에 따라 광을 표시하여 영상(IM)을 구현한다. 도 2c에는 일 화소(PX)의 등가 회로도를 예시적으로 도시하였다. 화소(PX)는 복수로 제공될 수 있으나, 용이한 설명을 위해 단일의 화소(PX)를 예시적으로 도시하였다. 한편, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 회로로 구현될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

화소(PX)는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ELD)를 포함할 수 있다. 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ELD)는 전기적으로 연결된다.

제1 박막 트랜지스터(TR1)는 화소(PX)의 턴-온 및 턴-오프를 제어하는 스위칭 소자일 수 있다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)을 통해 제공되는 게이트 신호에 의해 턴-온되어 데이터 라인(DL)을 통해 제공되는 데이터 신호를 커패시터(CP)에 제공한다.

커패시터(CP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL)에 연결된다. 커패시터(CP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL)에 인가된 제1 전원전압 사이의 차이에 대응하는 전하량을 충전한다.

제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CP), 및 발광 소자(ELD)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CP)에 저장된 전하량에 대응하여 발광 소자(ELD)에 흐르는 구동전류를 제어한다. 커패시터(CP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다. 제2 박막 트랜지스터(TR2)는 턴-온 시간 동안 제1 전원 라인(PL)을 통해 전달된 제1 전원전압을 발광 소자(ELD)에 제공한다.

발광 소자(ELD)는 전기적 신호에 따라 광을 발생시키거나 광량을 제어할 수 있다. 예를 들어, 발광 소자(ELD)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.

발광 소자(ELD)는 제2 박막 트랜지스터(TR2)와 전원 단자(VSS)에 연결된다. 발광 소자(ELD)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 전원 단자(VSS)를 통해 수신된 제2 전원전압 사이의 차이에 대응하는 전압으로 발광한다. 발광 소자(ELD)는 제2 박막 트랜지스터(TR2)의 턴-온 시간 동안 발광할 수 있다.

발광 소자(ELD)는 발광 물질을 포함한다. 발광 소자(ELD)는 발광 물질에 대응하는 컬러의 광을 생성할 수 있다. 발광 소자(ELD)에서 생성된 광의 컬러는 적색, 녹색, 청색, 백색 중 어느 하나일 수 있다.

한편, 이는 예시적으로 도시한 것이고, 화소(PX)는 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

게이트 구동 회로(GDR)는 주변 영역(NAA)에 배치된다. 게이트 구동 회로(GDR)는 게이트 구동 신호들을 생성한다. 게이트 라인(GL)은 게이트 구동 회로(GDR)에 연결되어 게이트 구동 신호를 화소(PX)에 전달한다. 한편, 본 실시예에서, 게이트 구동 회로(GDR)는 베이스 기판(BS) 상에 실장되어 제공될 수 있다. 다만, 이는 예시적으로 도시한 것이고 게이트 구동 회로(GDR)는 칩(chip) 형태로 제공되거나 별도의 회로 기판에 실장되어 베이스 기판(BS)에 부착될 수도 있다.

한편, 패드들(PD)은 표시 유닛(210)에 제공될 수 있다. 패드들(PD)은 표시 패드들(PDD) 및 감지 패드들(PDT)을 포함할 수 있다.

표시 패드들(PDD)은 표시 유닛(210)에 전기적 신호를 제공한다. 구체적으로, 표시 패드들(PDD)은 화소(PX) 및 게이트 구동 회로(GDR)에 전기적 신호를 제공한다. 예를 들어, 표시 패드들(PDD)은 데이터 라인(DL)에 연결된 패드, 전원 라인(PL)에 연결된 패드, 게이트 구동 회로에 연결된 패드, 및 제2 전원 단자(VSS)에 연결된 패드를 포함할 수 있다.

감지 패드들(PDT)은 입력 감지 유닛(220)에 전기적 신호를 제공할 수 있다. 예를 들어, 감지 패드들(PDT)은 입력 감지 유닛(220)의 감지 단자들(TP)에 각각 연결될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

본 발명에 따르면, 표시 패드들(PDP) 및 감지 패드들(PDT)을 하나의 패드 영역(PA)에 제공함으로써, 하나의 회로 기판(300)을 통해 표시 유닛(210)과 입력 감지 유닛(220)을 동시에 구동시킬 수 있어 조립성이 용이해지고 공정이 단순해질 수 있다. 다만, 이는 예시적으로 설명한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 감지 패드들(PDT)은 입력 감지 유닛(220)에 제공되어 표시 패드들(PDP)과 별도의 공간에 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

입력 감지 유닛(220)은 표시 유닛(210) 상에 배치된다. 입력 감지 유닛(220)은 외부 입력(TC)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 입력 감지 유닛(220)은 복수의 감지 전극들(TE1, TE2), 복수의 감지 라인들(SL1, SL2), 및 복수의 감지 패드들(PDT)을 포함할 수 있다.

감지 전극들(TE1, TE2)은 액티브 영역(AA)에 배치된다. 감지 전극들(TE1, TE2)은 서로 상이한 전기적 신호를 수신하는 제1 감지 전극(TE1) 및 제2 감지 전극(TE2)을 포함할 수 있다. 입력 감지 유닛(220)은 제1 감지 전극(TE1)과 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.

제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 연장된다. 제1 감지 전극(TE1)은 복수로 제공되어 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 제1 감지 전극(TE1)은 제2 방향(DR2)을 따라 배열되고 서로 전기적으로 연결된 복수의 제1 감지 패턴들(SP1)을 포함할 수 있다.

제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 연장된다. 제2 감지 전극(TE2)은 복수로 제공되어 제1 방향(DR2)을 따라 서로 이격되어 배열될 수 있다. 제2 감지 전극(TE2)은 제1 방향(DR1)을 따라 배열되고 서로 전기적으로 연결된 복수의 제2 감지 패턴들(SP2)을 포함할 수 있다.

감지 라인들(SL1, SL2) 및 단자 패드들(TP)은 주변 영역(NAA)에 배치된다. 단자 패드들(TP)은 감지 라인들(SL1, SL2)에 각각 연결된다. 단자 패드들(TP)은 패드들(PD) 중 감지 패드들(PDT)에 전기적으로 연결된다.

감지 라인들(SL1, SL2)은 제1 감지 라인(SL1) 및 제2 감지 라인(SL2)을 포함한다. 제1 감지 라인(SL1)은 단자 패드들(TP) 중 제1 감지 전극(TE1)과 대응되는 단자 패드와 제1 감지 전극(SP1)을 연결하여 감지 패드(PDT)를 통해 외부에서 제공되는 전기적 신호를 제1 감지 전극(TE1)에 전달한다. 제2 감지 라인(SL2)은 단자 패드들(TP) 중 제2 감지 전극(TE2)과 대응되는 단자 패드와 제2 감지 전극(SP2)을 연결하여 감지 패드(PDT)를 통해 외부에서 제공되는 전기적 신호를 제2 감지 전극(TE2)에 전달한다.

다시 도 1b를 참조하면, 회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 연성 기판(CF) 및 메인 기판(MB)을 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 도전 배선들은 패드들(PD)에 접속되어 회로 기판(300)과 전자 패널(200)을 전기적으로 연결한다. 한편, 본 실시예에서, 연성 기판(CF)은 생략될 수도 있으며, 이때 메인 기판(MB)은 전자 패널(200)에 직접 접속될 수도 있다.

메인 기판(MB)은 미 도시된 신호 라인들 및 전자 소자들을 포함할 수 있다. 전자 소자들은 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자들은 각종 전기적 신호들, 예를 들어 영상(IM)을 생성하기 위한 신호나 외부 입력(TC)을 감지하기 위한 신호를 생성하거나 감지된 신호를 처리한다. 한편, 메인 기판(MB)은 생성 및 처리하기 위한 신호들마다 복수로 구비될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

외부 케이스(400)는 전자 패널(200)의 하 측에 배치된다. 외부 케이스(400)는 전자 패널(200)에 비해 상대적으로 강성을 가진 물질을 포함할 수 있다. 예를 들어, 외부 케이스(400)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다.

외부 케이스(400)는 소정의 수용 공간을 제공한다. 전자 패널(200) 및 횔 기판(300)은 수용 공간 내에 수용되어 외부 충격으로부터 보호될 수 있다. 본 발명에 따르면, 하나의 전자 패널(200)로 영상(IM)을 표시하고 동시에 외부 입력(TC)을 감지할 수 있는 사용 환경을 가진 전자 장치(EA)가 제공될 수 있다. 이에 따라, 전자 장치(EA)의 두께가 감소되고 조립성이 향상된 전자 장치(EA)가 제공될 수 있다.

도 3a는 도 2a에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다. 도 3b 및 도 3c는 본 발명의 일 실시예에 따른 전자 패널들의 단면도들이다. 도 3b 및 도 3c에는 용이한 설명을 위해 도 3a와 대응되는 영역을 도시하였다. 이하, 도 3a 내지 도 3c를 참조하여 본 발명에 대해 설명한다.

도 3a에 도시된 것과 같이, 전자 패널(200)은 베이스 기판(BS), 화소(PX), 복수의 절연층들(10, 20, 30, 40, 50, 60), 및 감지 패턴들(TSL, SP)을 포함할 수 있다. 도 3a에는 용이한 설명을 위해 화소(PX) 구성들 중 제2 박막 트랜지스터(TR, 이하, 화소 트랜지스터) 및 발광 소자(ELD)가 예시적으로 도시되었다.

베이스 기판(BS)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 폴리 이미드(Polyimide, PI)를 포함할 수 있다. 이에 따라, 도 2b에 도시된 것과 같이, 전자 패널(200)의 적어도 일부는 용이하게 휘어질 수 있다. 다만, 이는 예시적으로 설명한 것이고, 베이스 기판(BS)은 리지드한 상태로 제공될 수도 있다. 예를 들어, 베이스 기판(BS)은 유리, 플라스틱 등 다양한 물질로 구성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 절연층(10)은 베이스 기판(BS) 상에 배치된다. 제1 절연층(10)은 베이스 기판(BS)의 전면(front surface)을 커버한다. 제1 절연층(10)은 배리어 층(11) 및 버퍼층(12)을 포함할 수 있다.

배리어 층(11)은 무기물을 포함할 수 있다. 배리어 층(11)은 베이스 기판(BS)을 통해 유입되는 산소나 수분이 화소(PX)에 침투되는 것을 방지할 수 있다. 버퍼층(12)은 무기물을 포함할 수 있다. 버퍼층(12)은 화소(PX)가 베이스 기판(BS) 상에 안정적으로 형성되도록 베이스 기판(BS)보다 낮은 표면 에너지를 화소(PX)에 제공할 수 있다.

도 3a에는 용이한 설명을 위해 배리어 층(11) 및 버퍼층(12) 각각은 단일의 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 배리어 층(11) 및 버퍼층(12)은 복수로 제공되어 서로 교번하여 적층될 수도 있다. 또는, 배리어 층(11) 및 버퍼층(12) 중 적어도 어느 하나는 복수로 제공될 수도 있고 생략될 수도 있다.

화소 트랜지스터(TR)는 반도체 패턴(SP), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체 패턴(SP)은 베이스 기판(BS) 상에 배치된다. 반도체 패턴(SP)은 반도체 물질을 포함할 수 있다. 제어 전극(CE)은 제2 절연층(20)을 사이에 두고 반도체 패턴(SP)으로부터 이격된다. 제어 전극(CE)은 상술한 제1 박막 트랜지스터(TR1) 및 커패시터(CP)의 일 전극과 연결될 수 있다.

입력 전극(IE)과 출력 전극(OE)은 제3 절연층(30)을 사이에 두고 제어 전극(CE)으로부터 이격된다. 화소 트랜지스터(TR)의 입력 전극(IE)과 출력 전극(OE)은 제2 절연층(20) 및 제3 절연층(30)을 관통하여 반도체 패턴(SP)의 일 측 및 타 측에 각각 접속된다.

제4 절연층(40)은 제2 절연층(30) 상에 배치되어 입력 전극(IE) 및 출력 전극(OE)을 커버한다. 제4 절연층(40)은 유기물 및/또는 무기물을 포함할 수 있으며, 단층 또는 적층 구조를 가질 수 있다.

한편, 화소 트랜지스터(TR)에 있어서, 반도체 패턴(SP)이 제어 전극(CE) 상에 배치될 수도 있다. 또는, 반도체 패턴(SP)이 입력 전극(IE)과 출력 전극(OE) 상에 배치될 수도 있다. 또는, 입력 전극(IE)과 출력 전극(OE)은 반도체 패턴(SP)과 동일 층 상에 배치되어 반도체 패턴(SP)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 화소 트랜지스터(TR)는 다양한 구조들로 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

발광 소자(ELD)는 제4 절연층(40) 상에 배치된다. 발광 소자(ELD)는 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함한다. 제1 전극(E1)은 제4 절연층(40)을 관통하여 화소 트랜지스터(TR)에 접속될 수 있다. 한편, 도시되지 않았으나, 전자 패널(200)은 제1 전극(E1)과 박막 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극을 더 포함할 수도 있고, 이때, 제1 전극(E1)은 연결 전극을 통해 화소 트랜지스터(TR)에 전기적으로 접속될 수 있다.

제5 절연층(50)은 제4 절연층(40) 상에 배치된다. 제5 절연층(50)에는 개구부(50_OP)가 정의될 수 있다. 개구부(50_OP)는 제1 전극(E1)의 적어도 일부를 노출시킨다. 제5 절연층(50)은 유기물을 포함할 수 있다. 본 실시예에서, 제5 절연층(50)은 화소 정의막일 수 있다.

발광층(EL)은 개구부(50_OP)에 배치되어, 개구부(50_OP)에 의해 노출된 제1 전극(E1) 상에 배치된다. 발광층(EL)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EL)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 발광층(EL)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 발광층(EL)은 제1 전극(E1) 및 제2 전극(E2) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.

제2 전극(E2)은 발광층(EL) 상에 배치된다. 제2 전극(E2)은 제1 전극(E1)과 대향될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제2 전극(E2)은 복수의 화소들에 공통적으로 제공될 수 있다. 화소들 각각에 배치된 각각의 발광 소자(ELD)는 제2 전극(E2)을 통해 공통의 제2 전원 전압을 수신한다.

제2 전극(E2)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EL)에서 생성된 광은 제2 전극(E2)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자(ELD)는 설계에 따라, 제1 전극(E1)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제6 절연층(60)은 발광 소자(ELD) 상에 배치되어 발광 소자(ELD)를 봉지한다. 본 실시예에서, 제6 절연층(60)은 봉지층일 수 있다. 제6 절연층(60)은 액티브 영역(AA)으로부터 주변 영역(NAA)까지 연장된 일체의 형상을 가질 수 있다. 제6 절연층(60)은 복수의 화소들에 공통적으로 제공될 수 있다. 한편, 도시되지 않았으나, 제2 전극(E2)과 제6 절연층(60) 사이에는 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수도 있다.

제6 절연층(60)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(61), 유기층(62), 및 제2 무기층(63)을 포함할 수 있다. 본 실시예에서, 제1 무기층(61), 유기층(62), 및 제2 무기층(63) 각각은 단일의 층으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제1 무기층(61), 유기층(62), 및 제2 무기층(63) 중 적어도 어느 하나는 복수로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 무기층(61)은 제2 전극(E2)을 커버할 수 있다. 제1 무기층(61)은 외부 수분이나 산소가 발광 소자(ELD)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(61)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(61)은 증착 공정을 통해 형성될 수 있다.

유기층(62)은 제1 무기층(61) 상에 배치되어 제1 무기층(61)에 접촉할 수 있다. 유기층(62)은 제1 무기층(61) 상에 평탄면을 제공할 수 있다. 구체적으로, 유기층(62)은 액티브 영역(AA)에 평탄면을 제공할 수 있다.

제1 무기층(61) 상면에 형성된 굴곡이나 제1 무기층(61) 상에 존재하는 파티클(particle) 등은 유기층(OL)에 의해 커버되어, 제1 무기층(61)의 상면의 표면 상태가 유기층(62) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 또한, 유기층(62)은 접촉하는 층들 사이의 응력을 완화시킬 수 있다. 유기층(62)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.

제2 무기층(63)은 유기층(62) 상에 배치되어 유기층(62)을 커버한다. 제2 무기층(63)은 제1 무기층(61) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(63)은 유기층(62)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(63)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(63)은 증착 공정을 통해 형성될 수 있다.

평탄화 층(FL)은 제6 절연층(60) 상에 배치되어 제6 절연층(60)의 상면 중 적어도 일부를 커버한다. 제6 절연층(60)의 상면은 액티브 영역(AA)에 제공된 면과 동일한 평면을 가진 평탄면(60_S)과 평탄면(60_S)에 비해 굴곡진 비 평탄면을 포함할 수 있다. 비 평탄면은 실질적으로 유기층(62)이 제공되지 않은 영역일 수 있고, 댐 부들(DM1, DM2)이 배치된 영역일 수 있다.

평탄화 층(FL)은 주변 영역(NAA)에 배치되어 제6 절연층(60)의 상면 중 비 평탄면을 커버할 수 있다. 평탄화 층(FL)은 상측에 평탄면(FL_S)을 제공한다. 평탄화 층(FL)은 유기물을 포함한다. 본 실시예에서, 평탄화 층(FL)이 정의하는 평탄면(FL_S)은 실질적으로 제6 절연층(60)이 정의하는 평탄면(60_S)과 동일한 평면을 정의하는 것으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 평탄화 층(FL)이 정의하는 평탄면(FL_S)이 제6 절연층(60)이 정의하는 평탄면(60_S)과 실질적으로 평행한 평면을 가진다면 평탄화 층(FL)이 정의하는 평탄면(FL_S)의 높이는 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 3b에는 입력 감지 유닛(220) 중 감지 라인(TSL)과 감지 패턴(SP)을 예시적으로 도시하였다. 감지 패턴(SP)은 액티브 영역(AA)에 배치된다. 감지 패턴(SP)은 제1 감지 패턴(SP1) 및 제2 감지 패턴(SP2) 중 어느 하나일 수 있다.

감지 패턴(SP)은 도전 물질을 포함한다. 한편, 감지 패턴(SP)은 광학적으로 투명할 수 있다. 이에 따라, 감지 패턴(SP)이 개구부(50_OP)에 배치된 유기층(EL)과 평면상에서 중첩하더라도, 유기층(EL)으로부터 생성된 광이 감지 패턴(SP)으로 인해 시인되지 않는 문제를 방지할 수 있다.

다만, 이는 예시적으로 도시한 것이고, 감지 패턴(SP)은 복수의 메쉬선들을 포함할 수도 있다. 이때, 감지 패턴(SP)은 개구부(50_OP)와 비 중첩하도록 배치될 수 있다. 본 발명의 일 실시예에 따른 감지 패턴(SP)은 다양한 물질 및 다양한 형상으로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 라인(TSL)은 주변 영역(NAA)에 배치된다. 감지 라인(TSL)은 제1 감지 라인들(SL1) 중 일부일 수 있다. 본 실시예에서 감지 라인(TSL)은 감지 패턴(SP)과 동일한 물질을 포함할 수 있다. 예를 들어, 감지 라인(TSL)은 투명한 물질을 포함하거나 복수의 메쉬선들을 포함할 수 있다. 다만, 이는 예시적으로 설명한 것이고, 감지 라인(TSL)은 감지 패턴(SP)과 상이한 물질을 포함할 수도 있고 상이한 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 라인(TSL) 중 일부는 평탄화 층(FL) 상에 배치될 수 있다. 평탄화 층(FL)의 상면(PSL_S)은 제6 절연층(60)의 상면(60_S)과 실질적으로 동일한 평면을 정의할 수 있다. 본 발명에 따르면, 전자 패널(200)은 평탄화 층(FL)을 더 포함함으로써, 감지 라인(TSL)이 배치되는 영역이 제6 절연층(60)의 상면(60_S) 외측까지 확장될 수 있다. 구체적으로, 평탄화 층(FL)은 제6 절연층(60)의 상면(60_S) 중 액티브 영역(AA)과 달리 비 평탄면을 제공하는 영역을 커버하여 평탄면을 제공한다. 감지 라인(TSL)은 평탄화 층(FL) 상에 배치됨으로써, 비 평탄면을 제공하는 제6 절연층(60)의 상면 상에도 형성될 수 있다.

본 발명에 따르면, 감지 라인(TSL)이 제공되기 위한 주변 영역(NAA)의 면적이 감소될 수 있고, 액티브 영역(AA)의 면적이 감소되는 것을 방지할 수 있다. 또한, 감지 라인(TSL)이 배치되는 영역이 넓게 확보됨으로써, 감지 라인들(TSL) 사이의 간격이 안정적으로 확보될 수 있고, 감지 라인들(TSL) 사이의 전기적 간섭이 감소될 수 있다. 이에 따라, 전자 패널(200)의 전기적 신뢰성이 향상될 수 있다.

또한, 본 발명에 따르면, 감지 라인들(TSL) 및 감지 패턴(SP)이 평탄면 상에 배치됨으로써, 감지 라인들(TSL) 및 감지 패턴(SP)이 표시 유닛(210) 상에 안정적으로 형성될 수 있다. 이에 따라, 입력 감지 유닛(220)의 공정 신뢰성이 향상될 수 있다.

한편, 본 발명에 따르면, 전자 패널(200)은 주변 영역(NAA)에 배치된 박막 트랜지스터(TR-D, 이하 구동 트랜지스터), 복수의 신호 패턴들(VSS1, E-CNT1, V-INT, CL), 및 복수의 댐 부들(DM1, DM2)을 더 포함할 수 있다. 구동 트랜지스터(TR-D), 신호 패턴들(VSS1, E-CNT1, V-INT, CL), 및 댐 부들(DM1, DM2)은 표시 유닛(210: 도 2c 참조)을 구성한다. 한편, 게이트 구동 회로(GDR: 도 2c 참조)는 구동 트랜지스터(TR-D) 및 신호 패턴들(VSS1, E-CNT1, V-INT, CL) 중 일부에 의해 이루어질 수 있다.

구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 대응되는 구조를 가진 것으로 예시적으로 도시되었다. 예를 들어, 구동 트랜지스터(TR-D)는 제1 절연층(10) 상에 배치된 반도체 패턴(SP), 제2 절연층(20) 상에 배치된 제어 전극(CE), 제3 절연층(30) 상에 배치된 입력 전극(IE) 및 출력 전극(OE)을 포함할 수 있다.

이에 따라, 화소 트랜지스터(TR-P)와 구동 트랜지스터(TR-D)는 동일 공정 내에서 동시에 형성될 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 구동 트랜지스터(TR-D)는 화소 트랜지스터(TR-P)와 다른 층 상에 배치된 전극들 및 반도체 패턴을 포함하거나, 화소 트랜지스터(TR-P)와 상이한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

신호 패턴들(VSS1, E-CNT1, V-INT, CL)은 전원 공급 라인(VSS1), 연결 전극(E-CNT1), 초기화 전압 라인(V-INT), 및 구동 신호 라인(CL)을 포함할 수 있다. 전원 공급 라인(VSS1)은 화소(PX)의 전원 단자(VSS)와 대응될 수 있다. 전원 공급 라인(VSS1)은 발광 소자(ELD)에 제2 전원 전압을 공급한다.

전원 공급 라인(VSS1)은 제2 절연층(30) 상에 배치된다. 전원 공급 라인(VSS1)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 동일 층 상에 배치된다. 전원 공급 라인(VSS1)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 동일 공정 내에서 하나의 마스크로 동시에 패터닝될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전원 공급 라인(VSS1)은 구동 트랜지스터(TR-D)의 입력 전극(IE)이나 출력 전극(OE)과 다른 층 상에 배치되어 별도의 공정을 통해 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

연결 전극(E-CNT1)은 제4 절연층(40) 상에 배치된다. 연결 전극(E-CNT1)은 전원 공급 라인(VSS1)에 전기적으로 접속된다. 연결 전극(E-CNT1)은 제4 절연층(40)으로부터 노출된 전원 공급 라인(VSS1)을 커버한다.

발광 소자(ELD)의 제2 전극(E2)은 액티브 영역(AA)으로부터 연장되어 연결 전극(E-CNT1)에 접속된다. 연결 전극(E-CNT1)은 전원 공급 라인(VSS1)으로부터 제2 전원 전압을 수신할 수 있다. 이에 따라, 제2 전원 전압은 연결 전극(E-CNT1)을 통해 제2 전극(E2)에 전달되어 화소들마다 각각 공통의 제2 전원 전압이 제공될 수 있다.

연결 전극(E-CNT1)은 발광 소자(ELD)의 제1 전극(E1)과 동일한 층 상에 배치되어 제1 전극(E1)과 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT1)은 제1 전극(E1)과 다른 층 상에 배치될 수도 있다.

구동 신호 라인들(CL)은 복수로 제공되어 제3 절연층(30) 상에 배치될 수 있다. 구동 신호 라인들(CL)은 주변 영역(NAA)에 배치될 수 있다. 구동 신호 라인(CL)은 패드(미 도시)와 연결되는 라우팅(routing) 배선이거나, 집적 회로(IC)를 구성하는 배선일 수도 있다. 구동 신호 라인들(CL)은 제1 방향(DR1)에서 서로 이격되어 배치되며 각각 독립적으로 전기적 신호를 전달한다.

초기화 전압 라인(V-INT)은 화소(PX)에 초기화 전압을 제공한다. 도시되지 않았으나, 초기화 전압 라인(V-INT)은 복수로 제공되어 복수의 화소들 각각에 초기화 전압을 제공할 수 있다.

구동 신호 라인들(CL)과 초기화 전압 라인(V-INT)은 동일한 층 상에 배치되어 동일 공정을 통해 동시에 형성될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 구동 신호 라인들(CL)과 초기화 전압 라인(V-INT)은 별도의 공정을 통해 독립적으로 형성될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

댐 부(DM1, DM2)는 주변 영역(NAA)에 배치된다. 댐 부(DM1, DM2)는 유기층(62)이 액티브 영역(AA)으로부터 댐 부(DM1, DM2)의 외 측을 향해, 예를 들어 도 3a에서 제1 방향(DR1)의 반대 방향을 향해, 흘러 넘치는 것을 방지할 수 있다.

댐 부(DM1, DM2)는 액티브 영역(AA)의 적어도 일 측에 인접하여 배치될 수 있다. 댐 부(DM1, DM2)는 평면상에서 액티브 영역(AA)을 에워쌀 수 있다. 댐 부(DM1, DM2)는 복수로 제공되어 제1 댐 부(DM1) 및 제2 댐 부(DM2)를 포함할 수 있다.

제1 댐 부(DM1)는 제2 댐 부(DM2)에 비해 상대적으로 액티브 영역(AA)에 가까이 배치될 수 있다. 제1 댐 부(DM1)는 전원 공급 라인(VSS1)과 평면상에서 중첩하도록 배치될 수 있다. 본 실시예에서, 연결 전극(E-CNT1)은 단면상에서 제1 댐 부(DM1)와 전원 공급 라인(VSS1) 사이를 지날 수 있다.

본 실시예에서, 제1 댐 부(DM1)는 제4 절연층(50)과 동일한 물질을 포함하며, 하나의 마스크를 통해 제4 절연층(50)과 동시에 형성될 수 있다. 이에 따라, 제1 댐 부(DM1)를 형성하기 위한 별도의 공정을 추가하지 않을 수 있어 공정 비용이 절감되고 공정이 단순화될 수 있다.

제2 댐 부(DM2)는 제1 댐 부(DM1)에 비해 상대적으로 외 측에 배치될 수 있다. 제2 댐 부(DM2)는 전원 공급 라인(VSS1)의 일부를 커버하는 위치에 배치될 수 있다. 본 실시예에서, 제2 댐 부(DM2)는 제1 층(P1), 제2 층(P2), 및 제3 층(P3)을 포함하는 복층 구조를 가질 수 있다.

본 실시예에서, 연결 전극(E-CNT)은 제2 댐 부(DM2)의 제1 층(P1) 상에 일부 중첩하여 배치될 수 있다. 연결 전극(E-CNT1)의 끝 단은 제1 층(DM2-L1)과 제2 층(P2) 사이에 삽입될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 연결 전극(E-CNT)은 제2 댐 부(DM2)까지 연장되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명의 일 실시예에 따른 전자 패널(200)은 크랙 댐(CRD)을 더 포함할 수 있다. 크랙 댐(CRD)은 주변 영역(NAA)에 배치되며 베이스 기판(BS)의 측면에 인접하도록 배치될 수 있다. 도 3a에는 용이한 설명을 위해 베이스 기판(BS)의 복수의 측면들 중 하나의 측면(BS-E)을 표시하였고, 측면(BS-E)에 인접한 크랙 댐(CRD)을 도시하였다.

크랙 댐(CRD)은 인접하는 베이스 기판(BS)의 측면(BS-E)의 연장 방향을 따라 연장될 수 있다. 도 3a에 도시된 크랙 댐(CRD)은 제1 방향(DR1)에 교차하는 제2 방향(DR2: 도 2b 참조)을 따라 연장된 바(bar) 형상을 가진 것으로 도시되었다. 크랙 댐(CRD)은 베이스 기판(BS)의 측면(BS-E)으로부터 전파되는 크랙 등의 손상이 액티브 영역(AA)까지 진행되는 것을 방지하여 전자 패널(200)의 신뢰성을 향상시킬 수 있다.

크랙 댐(CRD)은 복수의 절연 패턴들(IP) 및 커버 패턴(CVP)을 포함할 수 있다. 절연 패턴들(IP) 각각은 제2 방향(DR2)을 따라 연장되고 제1 방향(DR1)을 따라 서로 이격되어 배열될 수 있다. 절연 패턴들(IP)은 제1 방향(DR1)으로 전파되는 충격이나 크랙의 경로를 차단한다. 이에 따라, 전자 패널(200)의 신뢰성이 향상될 수 있다.

절연 패턴들(IP) 각각은 제1 층(A1) 및 제2 층(A2)을 포함하는 적층 구조를 가질 수 있다. 제1 층(A1)은 제2 절연층(20)과 동일 층 상에 배치되며 제2 절연층(20)과 동시에 형성될 수 있다. 제2 층(A2)은 제3 절연층(30)과 동일 층 상에 배치되며 제3 절연층(30)과 동시에 형성될 수 있다. 이에 따라, 절연 패턴들(IP)은 별도 공정 추가 없이 전자 패널(200) 형성 시 동시에 형성될 수 있어 공정이 단순화되고 공정 비용이 절감될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 절연 패턴들(IP) 각각은 제1 절연층(10)과 동시에 형성되는 층을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

커버 패턴(CVP)은 절연 패턴들(IP)을 커버한다. 커버 패턴(CVP)은 절연 패턴들(IP) 사이의 이격 공간들을 충진할 수 있다. 커버 패턴(CVP)은 절연 패턴들(IP)에 비해 상대적으로 연성이 높은 물질을 포함할 수 있다. 예를 들어, 커버 패턴(CVP)은 유기물 또는 도전 물질을 포함할 수 있다. 이에 따라, 절연 패턴들(IP)에 발생된 크랙 등의 손상이 액티브 영역(AA)으로 진행되는 것을 용이하게 방지할 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 크랙 댐(CRD)은 복수로 제공되거나 생략될 수도 있다.

본 발명에 따르면, 평탄화 층(FL)은 주변 영역(AA) 중 비 평탄면을 커버한다. 비 평탄면은 댐 부(DM), 크랙 댐(CRD), 및 각종 구동 소자들(TR-D, VSS1, E-CNT1, V-INT, CL)이 형성된 영역에 존재할 수 있다. 평탄화 층(FL)은 댐 부(DM), 크랙 댐(CRD), 또는 각종 구동 소자들(TR-D, VSS1, E-CNT1, V-INT, CL) 상에 배치되어 상측에 평탄면을 제공한다. 이에 따라, 감지 라인(TSL)을 포함하는 입력 감지 유닛(220)이 댐 부(DM), 크랙 댐(CRD), 및 각종 구동 소자들(TR-D, VSS1, E-CNT1, V-INT, CL) 상에 안정적으로 배치될 수 있다. 따라서, 표시 유닛(210) 상에 배치되는 입력 감지 유닛(220)의 면적이 용이하게 확보될 수 있어, 전자 패널(200)의 전기적 신뢰성이 향상될 수 있다.

한편, 도 3b에 도시된 것과 같이, 전자 패널(200-A)에 있어서, 입력 감지 유닛(220)은 감지 절연층(SIL)을 더 포함할 수 있다. 감지 절연층(SIL)은 제6 절연층(60) 및 평탄화 층(FL) 상면(PSL_S)을 커버한다.

한편, 전자 패널(200-A)에 있어서, 감지 라인들(TSL-A)은 복수의 층들을 포함하는 적층 구조를 가질 수도 있다. 예를 들어, 감지 라인들(TSL-A) 각각은 제1 층(L1) 및 제2 층(L2)을 포함할 수 있다. 감지 라인들(TSL-A)은 적층 구조를 가짐으로써, 향상된 투과도를 가질 수 있다. 이에 따라, 표시 유닛(210)과 적층되는 입력 감지 유닛(220)이 표시 유닛(210)의 표시 특성에 미치는 영향이 감소될 수 있다. 또는, 감지 라인들(TSL-A)은 적층 구조를 가짐으로써, 향상된 도전성을 가질 수도 있다. 이에 따라, 입력 감지 유닛(220)의 감도가 향상될 수 있다.

한편, 도 3b에는 감지 패턴(SP-A)이 감지 라인들(TSL-A)과 달리 단층 구조를 가진 것으로 도시되었다. 즉, 감지 패턴(SP-A) 감지 라인들(TSL-A)은 서로 독립적으로 설계될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 도 3a에 도시된 것과 같이, 감지 라인들(TSL)과 감지 패턴(SP)은 동일한 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

또는, 도 3c에 도시된 것과 같이, 전자 패널(200-B)에 있어서, 감지 라인들(TSL-B) 각각은 감지 절연층(SIL)을 관통하여 서로 접속된 제1 층(L11) 및 제2 층(L21)을 포함할 수도 있다. 이에 따라, 감지 라인들(TSL-B) 각각의 전기적 저항이 감소되어 전자 패널(200-B)에서의 감도가 향상될 수 있다. 또한, 전자 패널(200-B)의 벤딩과 같은 변형이나 외부 충격에 따른 감지 라인들(TSL-B)의 단선 등의 불량 발생이 감소될 수 있다. 이에 따라 전자 패널(200-B)의 전기적 신뢰성이 향상될 수 있다.

도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다. 도 4a 내지 도 4c에는 용이한 설명을 위해 도 3a와 대응되는 영역들을 도시하였고, 평탄화 층(FL: 도 3a 참조)을 제외하고 실질적으로 동일한 구성들을 도시하였다. 이하, 도 4a 내지 도 4c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 3c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 4a에 도시된 것과 같이, 전자 패널(200-1)에 있어서, 평탄화 층(FL-1)은 액티브 영역(AA)까지 연장될 수 있다. 평탄화 층(FL-1)은 주변 영역(NAA)의 적어도 일부 및 액티브 영역(AA)을 커버할 수 있다. 평탄화 층(FL-1)은 주변 영역(NAA)과 액티브 영역(AA)에 실질적으로 동일한 평면을 가진 평탄면(FL_S)을 제공한다.

감지 라인들(TSL)을 포함하는 입력 감지 유닛(220)은 평탄면(FL_S) 상에 배치된다. 본 발명에 따르면, 액티브 영역(AA)과 주변 영역(NAA)의 평탄면(FL_S)이 하나의 평탄화 층(FL-1)에 의해 형성됨으로써, 평탄면(FL_S)의 평탄도가 액티브 영역(AA)과 주변 영역(NAA)에서 연속적으로 고르게 나타날 수 있다. 이에 따라, 입력 감지 유닛(220)의 공정 신뢰성이 향상되고 전기적 신뢰성이 향상될 수 있다.

또는, 도 4b에 도시된 것과 같이, 전자 패널(200-2)에 있어서, 평탄화 층(FL-2)은 제6 절연층(60)이 형성하는 평탄면(60_S)의 일부를 커버할 수도 있다. 예를 들어 평탄화 층(FL-2)은 제6 절연층(60) 중 비 평탄면을 커버하고, 평탄면(60_S2)의 일부 영역까지 커버하도록 연장될 수 있다.

평탄화 층(FL-2)은 제6 절연층(60)이 형성하는 평탄면(60_S2) 상에서 소정의 두께(TH)를 가진다. 이에 따라, 평탄화 층(FL-2)이 정의하는 평탄면(FL_S2)과 제6 절연층(60)이 형성하는 평탄면(60_S2)은 서로 상이한 평면을 정의할 수 있다. 본 실시예에서, 평탄화 층(FL-2)이 정의하는 평탄면(FL_S2)은 제6 절연층(60)이 형성하는 평탄면(60_S2)보다 제3 방향(DR3)을 향해 이격된다.

입력 감지 유닛(220-2)은 제6 절연층(60)이 형성하는 평탄면(60_S2)에 배치되는 감지 라인(TSLL)과 평탄화 층(FL-2)이 정의하는 평탄면(FL_S2)에 배치되는 감지 라인(TSLH)을 포함할 수 있다. 제6 절연층(60)이 형성하는 평탄면(60_S2)과 평탄화 층(FL-2)이 정의하는 평탄면(FL_S2)은 상이한 평면들을 정의할 수 있으나, 각각 평탄면들을 정의한다. 이에 따라, 두 감지 라인들(TSLL, TSLH) 각각은 평탄면 상에 형성됨으로써 안정적으로 형성될 수 있다.

또는, 도 4c에 도시된 것과 같이, 전자 패널(200-3)에 있어서, 평탄화 층(FL-3)은 크랙 댐(CRD)을 커버할 수도 있다. 평탄화 층(FL-3)이 정의하는 평탄면(FL_S3)은 베이스 기판(BS)의 측면(BS-E)에 인접하는 영역까지 확장될 수 있다.

본 발명에 따르면, 입력 감지 유닛(220)이 유기층(62)이 배치된 영역 이외의 영역에도 형성될 수 있어 입력 감지 유닛(220)이 배치될 수 있는 면적이 증가될 수 있다. 또한, 주변 영역(NAA)에 배치되는 감지 라인들(TSL)이 배치될 수 있는 면적이 증가됨으로써, 입력 감지 유닛(200)은 더 많은 수의 감지 라인들(TSL)을 포함하거나 감지 라인들(TSL) 사이의 간격이 증가되도록 설계될 수 있다. 이에 따라, 전자 패널(200-3)의 전기적 신뢰성이 향상되고 감도가 향상된 전자 패널(200-3)이 제공될 수 있다.

도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 전자 패널의 단면도들이다. 도 5a에는 도 2b에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도를 도시하였고 도 5b 및 도 5c에는 도 5a와 대응되는 영역들을 도시하였다. 이하, 도 5a 내지 도 5c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 4c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 5a에 도시된 영역은 베이스 기판(BS)의 측면들 중 패드 영역(PA: 도 2b 참조)에 인접하는 측면(BS-E1)을 포함하는 전자 패널(200)의 하단 영역일 수 있다. 도 5a에 도시된 것과 같이, 전자 패널(200)의 하단 영역에는 복수의 패드들(PD1, PD2), 응력 완화 패턴(SNP), 제1 전원 패턴(VDD), 제2 전원 패턴(VSS2), 연결 전극(E-CNT2), 및 복수의 도전 라인들(CL1)이 배치될 수 있다.

패드들(PD1, PD2)은 제1 패드(PD1) 및 제2 패드(PD2)를 포함할 수 있다. 제1 패드(PD1)는 제3 절연층(30) 상에 배치된다. 제1 패드(PD1)는 단층 구조로 도시되었으나, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 제1 패드(PD1)는 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 패드(PD1)는 절연 패턴(IPP)에 의해 적어도 일부가 노출될 수 있다. 절연 패턴(IPP)은 제3 절연층(30) 상에 배치된다. 절연 패턴(IPP)에 정의된 개구부(IPP_OP)는 제1 패드(PD1)의 적어도 일부를 노출시킨다. 회로 기판(300: 도 1b 참조)은 제1 패드(PD1) 중 노출된 부분에 접속되어 전자 패널(200)과 전기적으로 연결된다.

제2 패드(PD2)는 적층 구조로 도시되었다. 예를 들어, 제2 패드(PD2)는 제2 절연층(20) 상에 배치된 제1 패턴(PP1) 및 제3 절연층(30) 상에 배치된 제2 패턴(PP2)을 포함한다. 제2 패턴(PP2)은 제3 절연층(30)을 관통하여 제1 패턴(PP1)에 접속된다. 회로 기판(300)은 제2 패턴(PP2)을 통해 전자 패널(200)에 전기적으로 연결될 수 있다.

제1 패드(PD1) 및 제2 패드(PD2)는 실질적으로 상이한 전기적 신호를 수신할 수 있다. 예를 들어, 제1 패드(PD1)는 표시 패드들(PDD: 도 2c 참조) 중 어느 하나이고 제2 패드(PD2)는 감지 패드들(PDT: 도 2c 참조) 중 어느 하나일 수 있다. 본 발명에 따르면, 입력 감지 유닛(220: 도 2c 참조)을 구동하기 위한 신호와 표시 유닛(210: 도 2c 참조)을 감지하기 위한 신호를 하나의 전자 패널(200)에 구비할 수 있다. 이에 따라, 전자 패널(200)의 집적도가 향상되고 전자 장치(EA: 도 1a 참조)의 두께가 감소될 수 있다.

한편, 본 실시예에서, 제1 패드(PD1)와 제2 패드(PD2)는 제2 방향(DR2)을 따라 배열된 것으로 도시되었다. 다만, 이는 용이한 설명을 위해 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200)에 있어서, 제1 패드(PD1)와 제2 패드(PD2)는 제1 방향(DR1)을 따라 배열될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

응력 완화 패턴(SNP)은 주변 영역(NAA)에 배치된다. 본 실시예에서는 용이한 설명을 위해 제2 방향(DR2)에서의 너비를 다른 구성들에 비해 상대적으로 좁게 표시하였다. 도 5a에는 용이한 설명을 위해 도전 라인들(CL1) 중 어느 하나(CL1_P)와 연결된 하나의 라우팅 배선(RL)을 도시하였다.

라우팅 배선 (RL)은 제1 패드(PD1)와 표시 유닛(210) 사이를 연결하는 신호 라인 및 제2 패드(PD2)와 입력 감지 유닛(220) 사이를 연결하는 신호 라인 중 적어도 어느 하나를 포함할 수 있다. 도 5a에 도시된 라우팅 배선(RL)은 도전 라인들(CL1) 중 어느 하나(CL1_P)와 연결된 하나의 라우팅 배선(RL)을 도시하였다. 라우팅 배선(RL)은 제1 패드(PD1)를 구성하는 제1 패턴(PP1)과 하나의 도전 라인(CL1_P)을 전기적으로 연결한다. 이에 따라, 패널의 일부가 벤딩되더라도 제1 패드(PD1)를 통해 수신된 전기적 신호는 라우팅 배선(RL)을 지나 해당 도전 라인(CL1_P)에 수신되어 액티브 영역(AA)에 제공될 수 있다.

응력 완화 패턴(SNP)은 유기물을 포함한다. 응력 완화 패턴(SNP)은 절연층에 정의된 개구부(OP)에 배치될 수 있다. 개구부(OP)는 제1 절연층(10)을 관통하는 개구부(OP_1) 및 제2 절연층(20)과 제3 절연층(30)을 관통하는 개구부(OP_2)가 연결되어 형성된 것일 수 있다.

응력 완화 패턴(SNP)은 전자 패널(200)의 일부, 예를 들어 벤딩부(BR)가 벤딩될 때, 인가되는 벤딩 스트레스를 완화시킨다. 이에 따라, 벤딩부(BR)가 벤딩될 때 응력 완화 패턴(SNP) 상에 배치된 라우팅 배선들(RL)의 손상이 방지될 수 있다. 이에 따라, 전자 패널(200)의 신뢰성이 향상될 수 있다.

제1 전원 패턴(VDD)은 상술한 제1 전원 라인(PL)과 연결된다. 제1 전원 패턴(VDD)은 라우팅 배선(RL) 중 어느 하나를 통해 패드들(PD1, PD2) 중 제1 전원 신호가 인가되는 패드에 연결되어 제1 전원 신호를 전달받는다. 제1 전원 패턴(VDD)은 복수의 제1 전원 라인들에 연결되어 제1 전원 라인들 각각에 동일한 제1 전원 신호를 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 패널(200)에 있어서 제1 전원 패턴(VDD)은 생략될 수도 있으며 어느 하나의 실시예로 한정되지 않는다.

제2 전원 패턴(VSS2)은 제3 절연층(30) 상에 배치된다. 제2 전원 패턴(VSS2)은 라우팅 배선(RL) 중 어느 하나를 통해 패드들(PD1, PD2) 중 제2 전원 신호가 인가되는 패드에 연결되어 제2 전원 신호를 전달받는다. 제2 전원 패턴(VSS2)은 상술한 전원 공급 라인(VSS1: 도 3a 참조)과 연결된다.

연결 전극(E-CNT2)은 제4 절연층(40)에 배치되고 제1 전극(E1)과 동일한 층 상에 배치될 수 있다. 연결 전극(E-CNT2)은 제2 전원 패턴(VSS2)의 상면을 커버하며 제2 전원 패턴(VSS2)에 접속될 수 있다. 제2 전극(E2)은 액티브 영역(AA)으로부터 연장되어 연결 전극(E-CNT2)에 접속된다. 이에 따라, 제2 전원 패턴(VSS2)으로 전달된 제2 전원 신호는 제2 전극(E2)에 용이하게 전달될 수 있다. 연결 전극(E-CNT2)은 도 3a에 도시된 연결 전극(E-CNT1: 도 3a 참조)과 실질적으로 동일한 구성일 수 있다.

복수의 도전 라인들(CL1)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치된다. 본 실시예에서 도전 라인들(CL1)은 제어 전극(CE)과 동일한 층 상에 배치될 수 있다. 도전 라인들(CL1)은 데이터 라인, 게이트 라인, 및 액티브 영역(AA)에 전기적으로 연결되는 각종 제어 신호 라인들 중 적어도 어느 하나를 포함할 수 있다.

한편, 전자 패널(200)은 댐 부들(DM11, DM21, DM3) 및 커버 패턴(CVP)을 포함할 수 있다. 댐 부들(DM11, DM21, DM3)은 제1 댐 부(DM11), 제2 댐 부(DM12), 및 제3 댐 부(DM3)를 포함할 수 있다. 제1 내지 제3 댐 부 들(DM11, DM21, DM3)은 액티브 영역(AA)으로부터 멀어지는 방향, 제2 방향(DR2)의 반대 방향을 따라 순차적으로 배열된다.

댐 부들(DM11, DM21, DM3)은 유기층(62)의 넘침을 방지한다. 댐 부들(DM11, DM21, DM3)은 도 2c에 도시된 댐 부들(DM1, DM2)과 연결된 일체의 형상을 갖거나 분리되어 배치될 수 있다. 댐 부들(DM11, DM21, DM3) 각각은 2 개의 층들(P1, P2)을 포함하거나, 세 개의 층 들(P1, P2, P3)을 포함할 수 있다. 댐 부들(DM11, DM21, DM3)은 각각 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명에 따르면, 평탄화 층(FL)은 댐 부들(DM11, DM21, DM3) 상에 배치될 수 있다. 평탄화 층(FL)은 유기층(62)에 의해 커버되지 않은 비 평탄면을 커버하여 평탄면을 제공할 수 있다. 이에 따라, 감지 라인들(TSL)의 배치 영역이 증가될 수 있어, 입력 감지 유닛(220)이 표시 유닛(210) 상에 안정적으로 형성될 수 있다.

또는, 도 5b에 도시된 것과 같이, 전자 패널(200-11)에 있어서, 평탄화 층(FL-11)은 액티브 영역(AA)의 적어도 일부를 커버할 수 있다. 본 실시예에서, 평탄화 층(FL-11)은 액티브 영역(AA)까지 연장되어 상부에 평탄면(FL_S11)을 제공한다. 평탄화 층(FL-11)은 실질적으로 도 4a에 도시된 평탄화 층(FL-1)과 대응될 수 있다.

또는, 도 5c에 도시된 것과 같이, 전자 패널(200-21)에 있어서, 평탄화 층(FL-21)이 형성하는 평탄면(FL_S1)은 공정 오차 등으로 인해 제6 절연층(60)의 평탄면(60_S)과 상이한 평면을 정의할 수 있다. 다만, 각 평탄면들(FL_S21, 60_S)은 평탄한 상면을 제공함으로써, 감지 라인들(TSL)을 포함하는 입력 감지 유닛(220)이 표시 유닛(210) 상에 안정적으로 형성될 수 있다. 또한, 본 발명에 따르면, 감지 라인들(TSL)이 배치될 수 있는 영역이 댐 부들(DM11, DM21, DM3)과 중첩하는 영역까지 확대될 수 있어, 액티브 영역(AA)의 감소가 방지되고 주변 영역(NAA)의 활용도가 증가될 수 있다.

도 6a는 본 발명의 일 실시예에 따른 전자 장치의 결합 사시도이다. 도 6b는 도 6a에 도시된 전자 장치의 분해 사시도이다. 도 6c는 본 발명의 일 실시예에 따른 전자 장치의 블록도이다. 이하, 도 6a 내지 도 6c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 5c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

전자 장치(EA-H)는 전기적 신호에 의해 활성화되는 액티브 영역(AA)을 통해 영상(IM)을 표시하고 외부 입력(TC)을 감지할 수 있다. 본 실시예에 따른 전자 장치(EA-H)는 전면(FA)에 홀 영역(HA)이 정의될 수 있다. 전자 장치(EA-H)는 윈도우(100), 전자 패널(200-H), 회로 기판(300-H), 외부 케이스(400), 및 전자 모듈(500)을 포함할 수 있다. 윈도우(100) 및 외부 케이스(400)는 도 1b에 도시된 윈도우(100) 및 외부 케이스(400)와 대응되므로 중복된 설명은 생략하기로 한다.

본 실시예에서, 전자 패널(200-H)은 액티브 영역(AA) 및 주변 영역(NAA)이 윈도우 부재(100)를 향하는 평탄한 상태로 조립된다. 다만 이는 예시적으로 도시한 것이고, 전자 패널(200-H)중 주변 영역(NAA)의 일부는 도 2b에 도시된 전자 패널(200: 도 2b 참조)과 같이 휘어진 상태로 조립될 수도 있다.

전자 패널(200-H)은 표시 유닛(210-H) 및 입력 감지 유닛(220-H)을 포함한다. 표시 유닛(210-H)은 실질적으로 영상(IM)을 생성하는 구성이고, 입력 감지 유닛(220)은 외부 입력(TC)을 감지하는 구성일 수 있다. 한편, 도 6b에서는 용이한 설명을 위해 표시 유닛(210-H) 및 입력 감지 유닛(220-H)을 구분되는 층들로 표시하였다.

회로 기판(300-H)은 표시 유닛(210-H) 및 입력 감지 유닛(220-H)과 전기적으로 연결된다. 회로 기판(300-H)은 메인 회로 기판(MB), 제1 연성 필름(CF1), 및 제2 연성 필름(CF2)을 포함한다.

제1 연성 필름(CF1)은 표시 유닛(210)과 전기적으로 연결된다. 제1 연성 필름(CF1)은 표시 유닛(210-H)과 메인 회로 기판(MB)을 연결할 수 있다. 제1 연성 필름(CF1)은 주변 영역(NAA)에 배치된 표시 유닛(210-H)의 패드들(표시 패드들)에 접속될 수 있다. 제1 연성 필름(CF1)은 표시 유닛(210-H)을 구동하기 위한 전기적 신호를 표시 유닛(210-H)에 제공한다. 전기적 신호는 제1 연성 필름(CF1)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.

제2 연성 필름(CF2)은 입력 감지 유닛(220-H)과 전기적으로 연결된다. 제2 연성 필름(CF2)은 입력 감지 유닛(220-H)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시예에서, 제2 연성 필름(CF2)은 주변 영역(NAA)에 배치된 입력 감지 유닛(220-H)의 패드들(감지 패드들)에 접속될 수 있다. 제2 연성 필름(CF2)은 입력 감지 유닛(220-H)을 구동하기 위한 전기적 신호를 입력 감지 유닛(220-H)에 제공한다. 전기적 신호는 제2 연성 필름(CF2)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.

메인 회로 기판(MB)은 전자 패널(200-H)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 연성 필름(CF1)과 제2 연성 필름(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다. 본 발명에 따르면, 하나의 메인 회로 기판(MB)을 통해 전자 패널(200-H)을 용이하게 제어할 수 있다.

다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 장치(EA-H)에 있어서, 표시 유닛(210-H)과 입력 감지 유닛(220-H)은 서로 다른 메인 회로 기판에 연결될 수도 있고, 제1 연성 필름(CF1)과 제2 연성 필름(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 또는 본 발명의 일 실시예에 따른 전자 장치(EA-H)에 있어서, 제1 연성 필름(CF1)과 제2 연성 필름(CF2) 중 적어도 어느 하나는 생략될 수도 있다.

전자 모듈(500)은 윈도우(100)의 하 측에 배치되고 외부 케이스(400)에 수용될 수 있다. 도 6c를 참조하면, 전자 장치(EA-H)는 전자 패널(200-H), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 전자 모듈(500)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2) 중 어느 하나를 포함할 수 있다.

전자 패널(200-H), 전원공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 전기적으로 연결될 수 있다. 도 6c에는 전자 패널(200-H)의 구성 중 표시 유닛(210-H)과 입력 감지 유닛(220-H)을 예시적으로 도시하였다.

전원공급 모듈(PM)은 전자 장치(EA-H)의 전반적인 동작에 필요한 전원을 공급한다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.

제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 전자 장치(EA-H)를 동작시키기 위한 다양한 기능성 모듈을 포함한다. 제1 전자모듈(EM1)은 전자 패널(200-H)과 전기적으로 연결된 마더보드에 직접 실장되거나 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.

제1 전자모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 상기 모듈들 중 일부는 마더보드에 실장되지 않고, 연성회로기판을 통해 마더보드에 전기적으로 연결될 수도 있다.

제어 모듈(CM)은 전자 장치(EA-H)의 전반적인 동작을 제어한다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 전자 패널(200-H)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 전자 패널(200-H)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.

무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.

영상입력 모듈(IIM)은 영상 신호를 처리하여 전자 패널(200)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환한다.

외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.

제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 상기 구성들은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미 도시) 등을 통해 전자 패널(200)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.

음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력한다.

발광 모듈(LM)은 광을 생성하여 출력한다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영한다.

본 발명의 일 실시예에 따른 전자 모듈(500)은 제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)의 구성들 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 모듈(500)은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈(500)은 홀 영역(HA)을 통해 수신되는 외부 피사체를 감지하거나 홀 영역(HA)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 전자 모듈(500)은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

전자 모듈(500)은 전자 패널(200-H)과 평면상에서 중첩하도록 배치된다. 전자 모듈(500)은 홀 영역(HA)과 중첩하여 배치될 수 있다.

본 발명의 일 실시예에 따른 전자 패널(200-H) 중 홀 영역(HA)과 대응되는 영역에서 표시 유닛(210) 중 일부가 제거되거나 입력 감지 유닛(220-H) 중 일부가 제거될 수 있다. 전자 패널(200-H)에 있어서, 홀 영역(HA)은 일반적인 액티브 영역(AA)에 비해 상대적으로 높은 투과율을 가질 수 있다. 이에 따라, 홀 영역(HA)과 중첩하여 배치되는 전자 모듈(500)이 홀 영역(HA)을 통해 외부 피사체를 용이하게 시인하거나 전자 모듈(500)이 생성하는 출력 신호가 외부에 용이하게 전달될 수 있다.

예를 들어, 도 6b에 도시된 것과 같이, 전자 패널(200-H)에는 홀 영역(HA)과 대응되는 소정의 홀(MH, 이하 패널 홀)이 정의될 수 있다. 패널 홀(MH)은 평면상에서 홀 영역(HA)과 중첩하는 영역에 정의될 수 있다. 패널 홀(MH)은 액티브 영역(AA)에 정의되어 전자 패널(200)을 관통한다. 표시 유닛(210) 및 입력 감지 유닛(220)은 패널 홀(MH)에 의해 관통될 수 있다. 이에 따라, 전자 모듈(500)은 전자 패널(200-H)과 평면상에서 중첩하게 배치되어 조립되더라도 패널 홀(MH)을 통해 외부와 용이하게 소통할 수 있다. 따라서, 전자 장치(EA-H)의 베젤 영역(BZA)의 면적이 감소되어 전자 장치(EA-H)의 미감이 향상될 수 있다.

도 7a는 본 발명의 일 실시예에 따른 표시 유닛의 평면도이다. 도 7b는 도 7a의 일부 영역을 확대하여 도시한 평면도이다. 도 7c는 본 발명의 일 실시예에 따른 감지 유닛의 평면도이다. 도 7b에는 표시 유닛(210-H) 중 도 6b에 도시된 XX' 영역과 대응되는 영역을 간략히 도시하였고, 도 7a 내지 도 7c에는 용이한 설명을 위해 일부 구성요소는 생략하여 도시하였다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 7a에 도시된 것과 같이, 표시 유닛(210-H)은 베이스 기판(BS), 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL), 및 복수의 표시 패드들(PDD)을 포함한다. 액티브 영역(AA) 및 주변 영역(NAA)은 베이스 기판(BS)에 의해 제공되는 영역들일 수 있다. 베이스 기판(BS)은 절연 기판을 포함할 수 있다. 예를 들어, 베이스 기판(BS)은 유리 기판, 플라스틱 기판, 또는 이들의 조합으로 구성될 수 있다. 한편, 화소들(PX), 신호 라인들(GL, DL, PL), 및 표시 패드들(PDD)에 대한 설명은 중복되어 생략하기로 한다.

표시 유닛(210-H)에 있어서, 표시 유닛(210-H)의 구성들 중 일부는 홀 영역(HA)과 대응되는 영역에서 제거될 수 있다. 화소들(PX) 중 적어도 일부는 홀 영역(HA)에 배치되지 않을 수 있다.

도 7b를 참조하면, 화소들(PX)은 홀 영역(HA)에 인접하여 배열된다. 본 실시예에서, 화소들(PX)은 홀 영역(HA)에 배치되지 않는다. 화소들(PX)은 홀 영역(HA)의 가장 자리를 따라 배열될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 화소들(PX) 중 일부는 홀 영역(HA)에 배치될 수도 있다. 다만, 동일 면적 대비 홀 영역(HA)에 배치된 화소들(PX)의 수는 액티브 영역(AA)에 배치된 화소들(PX)의 수보다 작을 수 있다.

본 실시예에서, 표시 유닛(210-H)에는 표시 유닛(210-H)을 관통하는 패널 홀(MH)이 정의된다. 패널 홀(MH)은 홀 영역(HA) 내에 정의된 것으로 도시되었다. 홀 영역(HA)에는 화소들(PX)에 연결된 복수의 신호 라인들(SL1, SL2)이 배치될 수 있다. 신호 라인들(SL1, SL2)은 홀 영역(HA)을 경유하여 화소들(PX)에 접속된다. 도 7b에는 용이한 설명을 위해 화소들(PX)에 연결된 복수의 신호 라인들 중 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)을 예시적으로 도시하였다.

제1 신호 라인(SL1)은 제1 방향(DR1)을 따라 연장된다. 제1 신호 라인(SL1)은 화소들(PX) 중 제1 방향(DR1)을 따라 배열된 동일 행 내의 화소들에 연결된다. 제1 신호 라인(SL1)은 게이트 라인(GL)과 대응되는 것으로 예시적으로 설명한다.

제1 신호 라인(SL1)에 연결된 화소들 중 일부는 패널 홀(MH)을 중심으로 좌 측에 배치되고, 다른 일부는 패널 홀(MH)을 중심으로 우 측에 배치된다. 이에 따라, 제1 신호 라인(SL1)에 연결된 동일 행 내의 화소들은 패널 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 실질적으로 동일한 게이트 신호에 의해 온/오프 될 수 있다

제2 신호 라인(SL2)은 제2 방향(DR2)을 따라 연장된다. 제2 신호 라인(SL2)은 화소들(PX) 중 제2 방향(DR2)을 따라 배열된 동일 열 내의 화소들에 연결된다. 제2 신호 라인(SL2)은 데이터 라인(DL)과 대응되는 것으로 예시적으로 설명한다.

제2 신호 라인(SL1)에 연결된 화소들 중 일부는 패널 홀(MH)을 중심으로 상 측에 배치되고, 다른 일부는 패널 홀(MH)을 중심으로 하 측에 배치된다. 이에 따라, 제2 신호 라인(SL2)에 연결된 동일 열 내의 화소들은 패널 홀(MH)을 중심으로 일부의 화소가 생략되더라도, 동일한 라인을 통해 데이터 신호를 수신할 수 있다.

한편, 본 발명의 일 실시예에 따른 전자 패널(200-H)은 홀 영역(HA)에 배치된 연결 패턴을 더 포함할 수도 있다. 이때, 제1 신호 라인(SL1)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있다. 제1 신호 라인(SL)의 단절된 부분들은 연결 패턴을 통해 연결될 수 있다. 마찬가지로, 제2 신호 라인(SL2)은 홀 영역(HA)과 중첩하는 영역에서 단절될 수 있고, 제2 신호 라인의 단절된 부분들을 연결하는 연결 패턴이 더 제공될 수도 있다.

다시 도 7a를 참조하면, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2)를 포함할 수 있다. 제1 패드(D1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다.

제2 패드(D2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 유닛(210)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 7c를 참조하면, 입력 감지 유닛(220-H)은 표시 유닛(210-H) 상에 배치된다. 입력 감지 유닛(220-H)은 제1 감지 전극(TE1), 제2 감지 전극(TE2), 복수의 감지 라인들(TL1, TL2, TL3), 및 복수의 감지 패드들(TPD)을 포함한다.

제1 감지 전극(TE1)은 제1 감지 패턴들(SP1) 및 각각이 인접하는 제1 감지 패턴들(SP1)을 연결하는 제1 연결 패턴들(BP1)을 포함하는 것으로 도시되었다. 제2 감지 전극(TE2)은 제2 감지 패턴들(SP2) 및 각각이 인접하는 제2 감지 패턴들(SP2)을 연결하는 제2 연결 패턴들(BP2)을 포함하는 것으로 도시되었다.

제1 감지 전극(TE1) 및 제2 감지 전극(TE2)은 액티브 영역(AA)에 배치된다. 입력 감지 유닛(220-H)은 제1 감지 전극(TE1) 및 제2 감지 전극(TE2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.

감지 라인들(TL1, TL2, TL3)은 주변 영역(NAA)에 배치된다. 감지 라인들(TL1, TL2, TL3)은 제1 감지 라인들(TL1), 제2 감지 라인들(TL2), 및 제3 감지 라인들(TL3)을 포함할 수 있다. 제1 감지 라인들(TL1)은 제1 감지 전극(TE1) 각각에 연결된다. 제2 감지 라인들(TL2)은 제2 감지 전극(TE2)의 일 단에 각각 연결된다.

제3 감지 라인(TL3)은 제2 감지 전극(TE2)의 타 단에 각각 연결된다. 제2 감지 전극(TE2)의 타 단은 제2 감지 전극(TE2)의 일 단과 대향된 부분들일 수 있다. 본 발명에 따르면, 제2 감지 전극(TE2)은 제2 감지 라인들(TL2) 및 제3 감지 라인들(TL3)에 연결될 수 있다. 이에 따라, 제1 감지 전극(TE1)에 비해 상대적으로 긴 길이를 가진 제2 감지 전극(TE2)에 대하여 영역에 따른 감도를 균일하게 유지시킬 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제3 감지 라인들(TL3)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 패드들(PDT)은 주변 영역(NAA)에 배치된다. 감지 패드들(PDT)은 제1 감지 패드들(T1), 제2 감지 패드들(T2), 및 제3 감지 패드들(T3)를 포함할 수 있다. 제1 감지 패드들(T1)은 제1 감지 라인들(TL1)에 각각 연결되어 외부 신호를 제1 감지 전극(TE1)에 제공한다. 제2 감지 패드들(T2)은 제2 감지 라인들(TL2)에 각각 연결되고 제3 감지 패드들(T3)은 제3 감지 라인들(TL3)에 각각 연결되어 제2 감지 전극(TE2)과 전기적으로 연결된다.

한편, 입력 감지 유닛(220-H)에 있어서, 입력 감지 유닛(220-H)의 구성들 중 일부는 홀 영역(HA)과 대응되는 영역에서 제거될 수 있다. 예를 들어, 제1 전극(TE1)의 일부 및 제2 전극(TE2)의 일부 중 적어도 일부는 홀 영역(HA)에 배치되지 않을 수 있다. 본 실시예에서, 홀 영역(HA)과 중첩하여 배치되는 제1 전극(TE1)은 일부가 제거된 형상의 제1 감지 패턴을 포함하고, 제2 전극(TE2)은 일부가 제거된 형상의 제2 감지 패턴을 포함할 수 있다.

또한, 본 실시예에서, 제1 연결 패턴(BP1) 중 일부는 홀 영역(HA)을 경유하여 인접하는 두 개의 제1 감지 패턴들(SP1)을 연결할 수 있다. 또는, 제2 연결 패턴(BP2) 중 일부는 홀 영역(HA)을 경유하여 인접하는 두 개의 제2 감지 패턴들(SP2)을 연결할 수도 있다. 본 발명에 따르면, 홀 영역(HA)과 중첩하는 영역의 감지 전극들(TE1, TE2) 중 일부가 제거됨으로써, 제1 감지 전극(TE1)이나 제2 감지 전극(TE2)에 의해 전자 모듈(500)이 가려지는 문제를 방지할 수 있다.

도 8은 본 발명의 일 실시예에 따른 전자 패널의 단면도이다. 도 8에는 용이한 설명을 위해 도 7a에 도시된 전자 패널(200-H)의 패널 홀(MH)이 배치된 영역의 단면도를 도시하였다. 이하, 도 8을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7c에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 8에는 용이한 설명을 위해 패널 홀(MH)의 너비를 상대적으로 좁게 도시하였다. 도 8에 도시된 것과 같이, 홀 영역(HA)은 패널 홀(MH) 및 배선 영역(LA)을 포함할 수 있다.

패널 홀(MH)은 전자 패널(200-H)을 관통한다. 구체적으로 패널 홀(MH)은 베이스 기판(BS), 제1 절연층(10), 증착 패턴(ELP), 제1 무기층(61), 및 제2 무기층(62)을 관통할 수 있다.

증착 패턴(ELP)은 발광 소자(ELD)의 구성 중 유기층(EL) 및 제2 전극(E2) 중 적어도 어느 하나를 포함할 수 있다. 증착 패턴(ELP)은 유기층(EL)이나 제2 전극(E2) 형성 시 액티브 영역(AA)에 형성된 발광 소자(ELD)로부터 이격되어 형성된 패턴일 수 있다. 한편, 본 실시예에 따른 전자 패널(200-H)에 있어서, 증착 패턴(ELP)은 생략될 수도 있다.

배선 영역(LA)은 패널 홀(MH)과 액티브 영역(AA) 사이의 영역일 수 있다. 배선 영역(LA)은 평면상에서 패널 홀(MH)을 에워쌀 수 있다. 배선 영역(LA)에는 홈 부들(GV1, GV2, GV3), 댐 부(DMP), 표시 유닛의 신호 라인들(SL), 및 입력 감지 유닛의 신호 라인들(TSL_H)이 배치될 수 있다.

홈 부 들(GV1, GV2, GV3)은 서로 이격되어 정의될 수 있다. 홈 부 들(GV1, GV2, GV3)은 액티브 영역(AA)으로부터 이격되어 패널 홀(MH)에 가까워지는 방향으로 순차적으로 형성된 제1 내지 제3 홈 부 들(GV1, GV2, GV3)로 예시적으로 도시되었다. 제1 내지 제3 홈 부 들(GV1, GV2, GV3) 각각은 패널 홀(MH)을 에워싸는 폐라인 형상을 갖거나, 패널 홀(MH)의 가장 자리의 적어도 일부를 에워싸는 단속적인 라인 형상을 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 상면으로부터 함몰되어 정의된다. 홈 부 들(GV1, GV2, GV3) 각각은 베이스 기판(BS)의 적어도 일부가 제거되어 형성될 수 있다. 홈 부 들(GV1, GV2, GV3) 각각에는 증착 패턴(ELP)이 배치될 수 있고, 제1 무기층(61) 및 제2 무기층(63) 중 적어도 어느 하나에 의해 커버될 수 있다.

본 발명에 따른 전자 패널(200-H)은 홈 부 들(GV1, GV2, GV3)을 더 포함함으로써, 증착 패턴(ELP)과 발광 소자(ELD) 사이의 연속성을 차단한다. 이에 따라, 외부 수분이나 산소의 침투 경로를 차단하여 액티브 영역(AA)에 배치된 소자들의 손상을 방지할 수 있다.

또한, 홈 부 들(GV1, GV2, GV3) 각각에 배치된 증착 패턴(ELP)은 제1 무기층(61)이나 제2 무기층(63)에 의해 커버됨으로써, 전자 패널(200-H)의 제조 공정 시 증착 패턴(ELP)이 다른 소자로 이동하여 영향을 주는 것을 방지할 수 있다. 이에 따라, 전자 패널(200-H)의 공정 신뢰성이 향상될 수 있다. 한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(200-H)에 있어서, 홈 부 들(GV1, GV2, GV3)은 단일로 제공되거나 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

댐 부(DMP)는 배선 영역(LA)에 배치되어 유기층(62)의 형성 영역을 소정의 영역 내로 구획하고, 추가적인 확장을 방지한다. 댐 부(DMP)는 복수로 제공되어 홈 부들(GV1, GV2, GV3) 사이에 배치될 수 있다. 댐 부(DMP)는 제1 내지 제3 층들(P11, P12, P13)을 포함하는 적층 구조로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 댐 부(DMP)는 단층 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 발명에 따른 전자 패널(200-H)에 있어서, 평탄화 층(FL_H)은 홀 영역(HA)에 배치될 수 있다. 평탄화 층(FL_H)은 배선 영역(LA)에 배치된 댐 부(DMP)나 홈 부 들(GV1, GV2, GV3)에 의해 정의된 비 평탄면을 커버하여 상부에 평탄면(FL_SH)을 제공한다. 평탄화 층의 평탄면(FL_SH)은 제6 절연층(60)의 평탄면(60_S)과 실질적으로 동일한 평면을 정의할 수 있다.

감지 패턴(SP_H) 및 감지 라인들(TSL_H)은 제6 절연층(60)의 평탄면(60_S)과 평탄화 층의 평탄면(FL_SH) 상에 배치될 수 있다. 감지 라인들(TSL_H)은 제1 연결 패턴(BP1: 도 7c 참조)이나 제2 연결 패턴(BP2: 도 7c 참조) 중 홀 영역(HA)을 경유하는 패턴일 수 있다. 본 발명에 따르면, 평탄화 층(FL_H)을 더 포함함으로써, 감지 라인들(TSL_H)이 배치될 수 있는 영역이 댐 부(DMP)나 홈 부 들(GV1, GV2, GV3)이 형성된 홀 영역(HA)까지 확장될 수 있다. 이에 따라, 표시 유닛(210-H) 상에 배치되는 입력 감지 유닛(220-H)의 공정 신뢰성이 향상되고 전기적 신뢰성이 향상될 수 있다.

한편, 본 발명에 따른 전자 패널(200-H)은 홀 영역(HA)에 배치된 금속 패턴(MTL)을 더 포함할 수 있다. 금속 패턴(MTL)은 패널 홀(MH)의 가장 자리를 따라 배치되고 평탄화 층(FL_H)의 적어도 일부를 커버할 수 있다. 금속 패턴(MTL)은 감지 라인들(TSL_H)로부터 이격될 수 있다. 이에 따라, 금속 패턴(MTL)과 감지 라인들(TSL_H) 사이의 전기적 단락을 방지할 수 있다.

금속 패턴(MTL)은 패널 홀(MH) 형성 시 레이저 등에 의해 평탄화 층(FL_H)이 손상되는 것을 방지할 수 있다. 또한, 감지 라인들(TSL_H)을 금속 패턴(MTL)으로부터 이격시켜 배치함으로써, 레이저 등에 의해 감지 라인들(TSL_H)이 손상되는 것을 방지할 수 있다.

본 발명에 따르면, 비 평탄면을 가진 홀 영역(HA)에 입력 감지 유닛(220-H)이 배치될 수 있어, 입력 감지 유닛(220-H)의 설계 자유도가 향상될 수 있다. 또한, 본 발명에 따르면, 패널 홀(MH)이 형성되더라도 감지 라인들(TSL_H)이 배치되는 영역이 안정적으로 확보될 수 있어 입력 감지 유닛(220-H)의 신뢰성 저하가 방지될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

EA: 전자 장치 200: 전자 패널
FL: 평탄화 층TSL: 감지 라인

Claims (21)

1. 복수의 화소들, 상기 화소들을 커버하는 봉지층, 및 상기 봉지층 상에 배치된 평탄화 층을 포함하고, 영상을 표시하는 액티브 영역 및 상기 액티브 영역에 인접하는 주변 영역을 포함하는 표시 유닛; 및
   상기 표시 유닛 상에 배치되고 외부 입력을 감지하는 입력 감지 유닛을 포함하고,
   상기 봉지층의 상면은,
   상기 액티브 영역에 제공된 평탄면; 및
   상기 주변 영역에 제공되고 상기 평탄면에 비해 굴곡진 비 평탄면을 포함하고,
   상기 평탄화 층은 상기 비 평탄면을 커버하고,
   상기 입력 감지 유닛은 상기 평탄면 및 상기 비 평탄면 상에 배치된 전자 패널.
2. 제1 항에 있어서,
   상기 평탄화 층의 상면은 상기 평탄면과 평행한 전자 패널.
3. 제2 항에 있어서,
   상기 평탄화 층의 적어도 일부는 상기 평탄면을 커버하는 전자 패널.
4. 제3 항에 있어서,
   상기 평탄화 층은 상기 평탄면을 전면적으로 커버하는 전자 패널.
5. 제1 항에 있어서,
   상기 평탄화 층의 상면은 상기 평탄면과 실질적으로 동일한 평면을 정의하는 전자 패널.
6. 제1 항에 있어서,
   상기 봉지층은 제1 무기층, 상기 제1 무기층 상에 배치된 제2 무기층, 및 상기 제1 무기층과 상기 제2 무기층 사이에 배치된 유기층을 포함하고,
   상기 비 평탄면은 상기 유기층과 평면상에서 비 중첩하는 전자 패널.
7. 제6 항에 있어서,
   상기 표시 유닛은 상기 주변 영역에 배치되고 평면상에서 상기 유기층과 비 중첩하는 댐 부를 더 포함하고,
   상기 평탄화 층은 상기 댐 부와 평면상에서 중첩하여 배치되는 전자 패널.
8. 제1 항에 있어서,
   상기 입력 감지 유닛은,
   상기 액티브 영역에 배치된 복수의 감지 전극들 및 상기 감지 전극들에 연결된 복수의 감지 라인들을 포함하고,
   상기 감지 라인들은 상기 평탄화 층 상에 배치되어 상기 비 평탄면과 평면상에서 중첩하여 배치된 전자 패널.
9. 영상을 표시하고 외부 입력을 감지하는 전자 패널; 및
   상기 전자 패널과 평면상에서 중첩하는 전자 모듈을 포함하고,
   상기 전자 패널은,
   액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
   상기 베이스 기판 상에 배치되고 상기 액티브 영역에 상기 영상을 표시하는 복수의 화소들;
   상기 액티브 영역에 정의되고 상기 화소들과 평면상에서 중첩하는 평탄면 및 상기 주변 영역에 정의되고 상기 평탄면에 비해 굴곡진 비 평탄면을 포함하는 상면을 포함하는 봉지층;
   상기 비 평탄면 상에 배치된 평탄화 층;
   상기 봉지층 및 상기 평탄화 층 상에 배치되고 복수의 감지 전극들 및 상기 감지 전극들에 연결된 감지 라인들을 포함하는 입력 감지 유닛을 포함하는 전자 장치.
10. 제9 항에 있어서,
    상기 전자 패널의 상기 액티브 영역 중 상기 전자 모듈과 중첩하는 영역에 홀 영역이 정의되고,
    상기 화소들 중 적어도 일부는 상기 홀 영역에서 제거된 전자 장치.
11. 제10 항에 있어서,
    상기 감지 전극들 중 적어도 일부는 상기 홀 영역에서 제거된 전자 장치.
12. 제10 항에 있어서,
    상기 봉지층은 상기 홀 영역에 중첩하는 비 평탄면을 더 포함하고,
    상기 홀 영역에 중첩하는 비 평탄면 상에 배치된 홀 평탄화 층을 더 포함하는 전자 장치.
13. 제12 항에 있어서,
    상기 감지 전극들 각각은 복수의 감지 패턴들 및 각각이 상기 감지 패턴들 사이에 배치되어 인접하는 두 개의 감지 패턴들을 연결하는 복수의 연결 패턴들을 포함하고,
    상기 감지 패턴들 및 상기 연결 패턴들 중 적어도 일부는 상기 홀 평탄화 층 상에 배치되어 상기 홀 영역에 중첩하는 비 평탄면과 평면상에서 중첩하는 전자 장치.
14. 제13 항에 있어서,
    상기 전자 패널은 상기 홀 영역에 정의되고 전자 패널을 관통하는 패널 홀을 더 포함하고,
    상기 전자 모듈은 상기 패널 홀과 중첩하여 배치된 전자 장치.
15. 제14 항에 있어서,
    상기 연결 패턴들 중 상기 홀 영역에 배치된 연결 패턴은 상기 패널 홀의 가장 자리를 따라 연장된 전자 장치.
16. 제9 항에 있어서,
    상기 전자 패널은 상기 주변 영역에 배치된 댐 부를 더 포함하고,
    상기 평탄화 층은 상기 댐 부와 평면상에서 중첩하는 전자 장치.
17. 제16 항에 있어서,
    상기 감지 라인들 중 일부는 상기 평탄화 층 상에 배치되어 상기 댐 부와 평면상에서 중첩하는 전자 장치.
18. 제9 항에 있어서,
    상기 평탄화 층은 상기 평탄면의 적어도 일부를 커버하는 전자 장치.
19. 제18 항에 있어서,
    상기 평탄화 층은 상기 평탄면 상에 배치되어 상기 액티브 영역에 중첩하는 전자 장치.
20. 제9 항에 있어서,
    상기 평탄화 층의 상면은 상기 평탄면과 실질적으로 동일한 평면을 정의하는 전자 장치.
21. 제9 항에 있어서,
    상기 평탄화 층의 상면은 상기 평탄면과 평행한 평면을 정의하는 전자 장치.
    

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