KR20160112030A

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Info

Publication number: KR20160112030A
Application number: KR1020150036433A
Authority: KR
Inventors: 노용영
Original assignee: 동국대학교 산학협력단
Priority date: 2015-03-17
Filing date: 2015-03-17
Publication date: 2016-09-28
Also published as: WO2016148460A1

Abstract

Translated fromKorean

본 발명은 듀얼게이트 박막트랜지스터에 관한 것으로, 보다 상세하게는 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 게이트 절연층; 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층; 상기 반도체층 상의 전면에 위치하는 이온층; 및 상기 이온층 상에 위치한 탑게이트 전극을 포함하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.The present invention relates to a dual gate thin film transistor, and more particularly, to a dual gate thin film transistor having a substrate; A bottom gate electrode located on the substrate; A gate insulating layer disposed over the entire surface of the substrate including the bottom gate electrode; Source / drain electrodes spaced apart from each other on the gate insulating layer; A semiconductor layer disposed over the entire surface of the gate insulating layer including the source / drain electrodes; An ion layer located on the front surface of the semiconductor layer; And a top gate electrode positioned on the ionic layer.

Description

Translated fromKorean

듀얼게이트 박막트랜지스터 {Thin-film transistor having dual gate electrode}[0001] The present invention relates to a dual-gate thin film transistor

본 발명은 듀얼게이트 박막트랜지스터에 관한 것으로 보다 상세하게는 절연막으로 이온겔이 포함된 듀얼게이트 박막트랜지스터에 관한 것이다.
The present invention relates to a dual gate thin film transistor, and more particularly, to a dual gate thin film transistor including an ion gel as an insulating film.

용액상태의 저온공정이 가능한 박막 트랜지스터(TFT) 는 차세대 플렉서블 디스플레이의 구동소자나 개별물품단위 인식용 초저가 RFID (Radio frequency identification) 태그의 로직 회로 등 고분자 기판 위에 구현되는 다양한 플렉서블 전자소자에 적용될 수 있는 가능성으로 인해 최근 활발한 연구가 이루어지고 있다.Thin film transistors (TFTs) capable of a low-temperature solution process can be applied to various flexible electronic devices implemented on a polymer substrate such as driving elements of a next generation flexible display or logic circuits of an ultra low-cost RFID (Radio Frequency Identification) Recently, active research has been conducted due to the possibility.

최근 각종 웨어러블 디바이스들이 시장에 선을 보이면서 플렉서블 전자회로 및 소자에 대한 관심이 폭발적으로 증가하고 있고 이러한 플렉서블 기판위에 신문을 인쇄하듯이 인쇄공정을 통해서 전자소자 및 디스플레이를 제조하면 제조단가를 획기적으로 낮출수 있다. 용액공정 TFT에 사용되는 반도체 및 절연체 재료는 대표적으로 유기반도체 잉크, 금속 산화물 잉크, CNT, QD등 나노물질 기반 반도체 잉크 등이 있다. 이들은 용액 상태로 공정이 가능하기 때문에 다양한 인쇄공정을 통해서 소자를 값싸게 제조할 수 있으며 향후 연속공정 (roll to roll)에 적용하여 저가에 빠른 공정속도로 대량생산이 가능하여 트랜지스터의 제조비용을 획기적으로 낮출 수 있을 것으로 기대되어 상업적으로 큰 장점을 지니고 있다고 할 수 있다.In recent years, interest in flexible electronic circuits and devices has been explosively increasing as various wearable devices have appeared on the market. Manufacture of electronic devices and displays through a printing process, such as printing newspapers on flexible substrates, dramatically reduces manufacturing costs . Semiconductor and insulator materials used in solution process TFTs are typically organic semiconductor inks, metal oxide inks, and nanomaterial-based semiconductor inks such as CNT and QD. Since they can be processed in solution, they can be manufactured inexpensively through various printing processes and applied to roll-to-roll process in the future, which enables mass production at low cost and high processing speed, , Which is a commercial advantage.

하지만 현재 이러한 인쇄공정을 통해서 제조되는 트랜지스터는 진공공정으로 제조된 실리콘 트랜지스터에 비해서 전하이동도 등에서 성능이 낮고 소자간 균일성이 좋지 않다. 특히 유기반도체를 기반으로 하는 유기박막트랜지스터는 유기물의 특성으로 인해서 이론적으로 가능한 이동도도 100 cm2/Vs로 낮고 실제 이동도도 현재 수준에서 10 cm2/Vs 고성능을 요구하는 소자에 적용되기 어렵다. 또한 산화물 기반 트랜지스터 (예 IGZO)도 이동도가 10-30 cm2/Vs에 불과하여 이에 대한 향상이 요구된다.
However, the transistor manufactured through such a printing process has a lower performance in terms of charge mobility and a uniformity among the devices compared to a silicon transistor manufactured by a vacuum process. In particular, organic thin film transistors based on organic semiconductors have low theoretical mobility of 100 cm 2 / Vs due to the characteristics of organic materials and are not applicable to devices requiring high performance at a current level of 10 cm 2 / Vs. In addition, the oxide-based transistor (eg IGZO) has only a mobility of 10-30 cm2 / Vs, which requires improvement.

한편, 트랜지스터에 있어서, 게이트 절연막으로 요구되는 물성은 높은 절연특성과 높은 유전상수(dielectric constant)이다. 게이트 절연막은 트랜지스터내에서 반도체층과 게이트 전극사이에 존재하여 게이트 전극의 전류가 반도체층으로 직접 흐르지 못하도록 하는 높은 절연특성을 보유해야 한다. 이때 절연막을 통해서 게이트 전극에서 반도체층으로 흐르는 전류를 게이트 누설전류라고 한다. 게이트 누설전류가 많을수록 제조된 전자회로의 소비전력이 높아지며, 회로가 제 기능으로 작동하지 않을 가능성이 높아진다.On the other hand, in a transistor, physical properties required for a gate insulating film are high dielectric constant and high dielectric constant. The gate insulating film must exist between the semiconductor layer and the gate electrode in the transistor so as to have a high insulating property to prevent the current of the gate electrode from flowing directly to the semiconductor layer. The current flowing from the gate electrode to the semiconductor layer through the insulating film is referred to as a gate leakage current. The greater the gate leakage current, the higher the power consumption of the manufactured electronic circuit and the higher the likelihood that the circuit will not function as a function.

또한 게이트 전극에서 인가된 전압에 대해서 상대적으로 많은 양의 전류가 반도체층에서 유도되도록 높은 유전상수(dielectric constant)가 필요하게 된다. 특히 유기절연막은 무기절연막에 비해서 상대적으로 유연한 특성을 지녀서 차세대 플렉서블 디스플레이나 전자회로의 구현에 유리한 특성을 보유하고 있어서 최근에 활발히 연구되고 있다.A high dielectric constant is required so that a relatively large amount of current is induced in the semiconductor layer with respect to the voltage applied at the gate electrode. In particular, the organic insulating film has relatively more flexible characteristics than the inorganic insulating film, and has recently been actively studied because it has properties favorable to the implementation of the next generation flexible display and electronic circuit.

다만 고분자로 이루어진 유기절연막은 비교적 낮은 유전상수(dielectric constant)를 보유하고 있어서 이로인한 낮은 축전용량(capacitance)으로 상대적으로 트랜지스터의 구동전압을 낮추는데 한계를 지니게 된다. 축전용량(capacitance)을 높이기 위한 한가지 방안으로 얇은 두께의 절연막을 적용하면 되지만 고분자의 경우 박막에 많은 양의 air void와 pinhole을 보유하고 있고 밀도도 낮아서 얇은 두께로 원하는 절연물성을 확보하기는 쉽지 않다.However, the organic insulating film made of a polymer has a relatively low dielectric constant, which results in a relatively low capacitance to limit the driving voltage of the transistor to a relatively low level. One way to increase the capacitance is to use a thin insulating film. However, in the case of a polymer, it has a large amount of air voids and pinholes in the thin film and the density is low, so it is not easy to obtain the desired insulating property with a thin thickness .

따라서 디스플레이나 전자소자에 적용될 트랜지스터의 구동전압을 효과적으로 낮추기 위해서 높은 유전상수(dielectric constant)와 높은 절연특성을 동시에 보유한 유연한 유기절연막에 대한 소재 및 공정기술에 대한 많은 연구 개발이 필요하다.Therefore, in order to effectively lower the driving voltage of a transistor to be applied to a display or an electronic device, a lot of research and development on a material and process technology for a flexible organic insulating film having a high dielectric constant and a high insulating property are required.

최근에 다양한 이온과 고분자 절연체를 함유하여 이온의 이동을 통해서 이온쌍극자를 통해서 게이트 절연막의 특성을 부여한 이온겔 절연막이 매우 높은 유전상수(dielectric constant) 및 축전용량(capacitance)을 통해서 트랜지스터의 구동전압을 효과적으로 낮추어준다는 다수의 보고가 있었다. 기존의 일반적인 고분자 절연막은 축전용량이 1 ~ 100 nF/cm²수준이나 이온겔 절연막은 1 ~ 100 uF/cm²으로 통상 100배 이상의높은 전하를 같은 게이트 전압에서 유도할 수 있다.Recently, an ion-gel insulating film containing a variety of ionic and polymeric insulators and imparting the characteristics of a gate insulating film through ionic dipoles through the transfer of ions has been known to have a very high dielectric constant and a capacitance, There have been numerous reports of effective lowering. Conventional polymer insulating membranes have a storage capacity of 1 to 100 nF / cm² , while ion gel insulating membranes have a capacity of 1 to 100 μF / cm² , usually 100 times or more High charges can be induced at the same gate voltage.

하지만 이러한 이온겔 절연막은 구동전압은 효과적으로 낮출 수 있으나 이온의 이동을 통해서 쌍극자층(electrical double layer)을 형성하고 이를 통해서 전하를 유도하므로 구동속도가 현저히 낮아서 실제 상용적으로 응용되지는 못하고 있는 실정이다.
However, such an ion-gel insulating film can effectively lower the driving voltage, but the electric double layer is formed through the movement of the ions, and the charge is induced through the ionic layer, so that the driving speed is very low, .

한편, 듀얼게이트 트랜지스터는 한 소자내에 탑게이트와 바텀게이트의 두가지 게이트전극이 한 반도체층과 두 개의 절연체층을 사이에 두고 위아래 존재하는 트랜지스터를 지칭한다. 이러한 듀얼게이트 트랜지스터에서 탑게이트와 게이트 절연막에 각각 전도성 전극과 절연막을 제공하고 반도체층을 중간에 두고 바텀게이트와 게이트 절연막에 전도성 전극과 통상적인 고분자 절연막이나 산화물 절연막을 제공하는 구조를 제안한다.On the other hand, a dual gate transistor refers to a transistor in which two gate electrodes of a top gate and a bottom gate in one element are located above and below a semiconductor layer and two insulator layers. In this dual gate transistor, a structure is proposed in which a conductive electrode and an insulating film are provided for the top gate and the gate insulating film, respectively, and a semiconductor insulating film is provided for the bottom gate and the gate insulating film, and a conductive electrode and a conventional polymer insulating film or oxide insulating film.

이런 듀얼게이트 트랜지스터에 이온겔 절연막을 적용하는 경우, 즉 이온겔 절연막을 형성하여 게이트 전압을 인가해 주면 쌍극자의 형성대신 이온이 게이트 전압에 의해서 이동하여 electrical double layer를 형성하고 이로 인해서 통상 매우 높은 전하를 축전(high capacitance) 할 수 있으나, 이를 통해서 통상 이온겔을 절연막으로 사용한 트랜지스터는 매우 낮은 전하 이동속도를 보여주게 된다. 이러한 이온겔의 단점은 쌍극자에 비해서 상대적으로 이동속도가 느린 이온을 사용하므로 게이트 전압에 빠른 스위칭에 대한 이온의 대응속도가 느려서 트랜지스터의 구동속도가 매우 느린 문제점이 있었다.When an ion-gel insulating film is applied to such a dual-gate transistor, that is, when an ion-gel insulating film is formed and a gate voltage is applied, ions are moved by a gate voltage instead of forming a dipole to form an electrical double layer, The transistor using the ionic gel as an insulating film has a very low charge transfer rate. Disadvantages of such an ion gel are that ions are relatively slow in moving relative to the dipole, so that the corresponding speed of the ion for fast switching is slow and the driving speed of the transistor is very slow.

이에 따라, 높은 축전용량을 얻을 수 있는 동시에 빠른 구동속도를 가질 수 있는 듀얼게이트 트랜지스터의 개발이 요구되었다.
Accordingly, there has been a demand for development of a dual gate transistor capable of achieving a high capacitive capacitance and a high driving speed.

미국공개특허 제2008-0191200호, 한국공개특허 제2012-0034349호U.S. Published Patent Application No. 2008-0191200, Korean Published Patent Application No. 2012-0034349

상기 문제점을 극복하기 위해 본 발명의 목적은 높은 축전용량을 얻을 수 있는 동시에 빠른 구동속도를 가질 수 있는 듀얼게이트 트랜지스터를 제공하는 데 있다.In order to overcome the above problems, an object of the present invention is to provide a dual gate transistor capable of obtaining a high capacitance and a high driving speed.

본 발명의 다른 목적은 용이한 전압 보정으로 안정적인 트랜지스터 구동이 가능한 듀얼게이트 트랜지스터를 제공하는 데 있다.
Another object of the present invention is to provide a dual gate transistor capable of stable transistor driving with easy voltage correction.

상기 목적을 달성하기 위해 본 발명은 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 게이트 절연층; 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층; 상기 반도체층 상의 전면에 위치하는 이온층; 및 상기 이온층 상에 위치한 탑게이트 전극;을 포함하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.According to an aspect of the present invention, A bottom gate electrode located on the substrate; A gate insulating layer disposed over the entire surface of the substrate including the bottom gate electrode; Source / drain electrodes spaced apart from each other on the gate insulating layer; A semiconductor layer disposed over the entire surface of the gate insulating layer including the source / drain electrodes; An ion layer located on the front surface of the semiconductor layer; And a top gate electrode positioned on the ionic layer.

또한 본 발명은 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 이온층; 상기 이온층 상에 위치한 반도체층; 상기 반도체층의 상층부에 포함되도록 하며, 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극 상의 반도체층 전면에 걸쳐 위치한 게이트 절연층; 및 상기 게이트 절연층 상에 위치한 탑게이트 전극;을 포함하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.The present invention also provides a semiconductor device, A bottom gate electrode located on the substrate; An ion layer disposed over the entire surface of the substrate including the bottom gate electrode; A semiconductor layer located on the ionic layer; Source / drain electrodes spaced apart from each other so as to be included in an upper portion of the semiconductor layer; A gate insulating layer disposed over the entire surface of the semiconductor layer on the source / drain electrode; And a top gate electrode positioned on the gate insulating layer.

또한 본 발명의 상기 반도체층의 두께(h)는 1~10nm인 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.Also, a dual gate thin film transistor according to the present invention has a thickness (h) of 1 to 10 nm.

또한 본 발명의 상기 이온층은 이온겔 또는 이온성 액체를 포함한 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.Also, the present invention provides a dual gate thin film transistor comprising an ionic gel or an ionic liquid.

또한 본 발명의 상기 이온겔은 이온성 액체 및 고분자를 혼합하여 제조되되, 상기 고분자는 poly(styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride-hexafluoro propylene), P (VDF-HFP), tetra-arm poly (ethylene glycol) (Tetra-PEG), PVDF-TrFE 중 1이상 선택되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.Also, the ionic gel of the present invention is prepared by mixing an ionic liquid and a polymer, wherein the polymer is at least one selected from the group consisting of poly (styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride-hexafluoro propylene) , P (VDF-HFP), tetra-arm poly (ethylene glycol) (Tetra-PEG) and PVDF-TrFE.

또한 본 발명은 상기 이온겔에 있어서 이온성 액체 및 고분자의 혼합비율은 0.1 : 9.9 내지 9.9 : 0.1 중량비로 혼합되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.The present invention also provides a dual gate thin film transistor characterized in that the mixing ratio of the ionic liquid and the polymer in the ion gel is 0.1: 9.9 to 9.9: 0.1 by weight.

또한 본 발명의 상기 이온성 액체는 [EMI][TFSA]), [EMIM][TFSI], [BMIM][PF₆], 및 [EMIM][OctSO₄]로 이루어진 군에서 1이상 선택되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.The ionic liquid of the present invention is characterized by being selected from the group consisting of [EMI] [TFSA]), [EMIM] [TFSI], [BMIM] [PF₆ ], and [EMIM] [OctSO₄ ] And a gate electrode formed on the gate insulating film.

또한 본 발명의 상기 게이트 절연층은 유기 고분자로 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)으로 이루어진 군에서 1이상 선택하거나, 산화물로 SiO₂, Al₂O₃, HfO₂, ZrO₂, Y₂O₃ 및 Ta₂O₅로 이루어진 군에서 1이상 선택하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.In addition, the gate insulating layer of the present invention may be an organic polymer, such as polystyrene (PS), polymethylmethacrylate (PMMA), a phenolic polymer, an acrylic polymer, an imide polymer, an arylether polymer, At least one of SiO₂ , Al₂ O₃ , HfO₂ , ZrO₂ , Y₂ O_3, and Ta₂ O₃ is selected from the group consisting of a polymer, a p-xylylene polymer, a vinyl alcohol polymer,₂ > O <₅ >.

또한 본 발명은 전압 인가시 상기 이온층으로 인해 반도체층에 높은 전하를 형성하고, 확산에 의해 채널내에서 높은 전하량이 이동하여 소스/드레인 전극 상에서 구동속도가 향상되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터를 제공한다.
Further, the present invention provides a dual gate thin film transistor in which when a voltage is applied, a high charge is formed in the semiconductor layer due to the ion layer and a high charge amount moves in the channel due to diffusion to improve the driving speed on the source / to provide.

본 발명에 따른 듀얼게이트 트랜지스터에서 탑게이트 하부에 이온층을 형성하는 경우, 탑게이트 절연막으로 이온겔 소재가 적용됨으로 인해 매우 높은 전하를 반도체층의 상부에 축적하게 되고 이때 반도체층의 두께가 10 nm 이내로 얇으면 이러한 많은 전하량이 상대적으로 전하량이 적은 반도체층의 하부로 확산(diffusion) 시켜서 이를 바텀게이트 전극에 전압을 인가하여 듀얼게이트 트랜지스터의 하부채널내에서 이동시키므로 탑게이트 및 이온겔층으로 인해서 높은 전하이동도와 함께 바텀게이트로 인해서 높은 구동속도를 동시에 획득할 수 있으므로 전하이동도와 구동속도가 획기적으로 향상된 트랜지스터를 제공하는 효과가 있다. 즉 이온층으로 인해 제공된 높은 전하량을 반도체층 하부로 확산시켜서 바텀게이트로 구동하게 하는 것이다.In the case of forming the ion layer below the top gate in the dual gate transistor according to the present invention, since the ion-gel material is used as the top gate insulating film, very high charges are accumulated on the semiconductor layer and the thickness of the semiconductor layer is less than 10 nm When the thickness is thin, such a large amount of charge is diffused to the lower portion of the semiconductor layer having a relatively small charge amount, and the voltage is applied to the bottom gate electrode to move in the lower channel of the dual gate transistor. The bottom gate can obtain a high driving speed at the same time, thereby providing a transistor with remarkably improved charge mobility and driving speed. That is, a high charge amount due to the ion layer is diffused to the bottom of the semiconductor layer to drive the bottom gate.

또한, 본 발명에 따른 듀얼게이트 트랜지스터에서 바텀게이트 상부에 이온층을 형성하는 경우 바텀게이트 절연막으로 이온겔 소재가 적용됨으로 인해 높은 전하를 반도체층 하부에 축적하게 되고 이를 반도체층 상부로 확산시켜서 탑게이트 전극에 전압을 인가하여 듀얼게이트 트랜지스터의 상부채널내에서 이동시키므로 바텀게이트 전극 및 이온층으로 인해서 높은 전하이동도와 함께 탑게이트로 인해서 높은 구동속도를 동시에 획득할 수 있으므로 전하이동도와 구동속도가 획기적으로 향상된 트랜지스터를 제공하는 효과가 있다.In the case of forming the ion layer on the bottom gate in the dual gate transistor according to the present invention, since the ion gel material is applied to the bottom gate insulating layer, a high charge is accumulated in the lower part of the semiconductor layer, The voltage is applied to the upper channel of the dual gate transistor so that the bottom gate electrode and the ion layer can simultaneously obtain a high driving speed due to the high gate mobility and the top gate. .

본 발명에 따른 듀얼게이트 트랜지스터는 반도체 박막이 두께가 얇아서 이온층으로 인해 형성된 높은 전하량이 다른 게이트에 채널내로 이동하여 이온층이 아닌 다른 게이트로 이러한 높은 전하량을 구동시켜 소스/드레인 전극 상에서 구동속도가 향상되는 효과가 있다.The dual gate transistor according to the present invention is characterized in that the semiconductor thin film has a small thickness so that a high charge amount formed by the ion layer moves into another channel in the other gate to drive such a high charge amount by a gate other than the ion layer to improve the driving speed on the source / It is effective.

또한, 본 발명에 따른 트랜지스터는 동작 불안정을 방지하기 위해 이온층이 접해 있는 게이트 전극의 전압 조정을 통해서 보정이 가능하므로 안정적인 트랜지스터 구동이 가능하게 된다.
In addition, since the transistor according to the present invention can be calibrated by adjusting the voltage of the gate electrode with which the ion layer is in contact to prevent operation instability, stable transistor driving becomes possible.

도 1은 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정을 개략적으로 나타낸 것이다.
도 2는 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.
도 3은 트랜지스터의 반도체층 두께를 100nm 및 10nm로 하였을 때 높이 위치에 따른 전하량을 나타낸 것이다.
도 4는 본 발명의 일실시예에 따른 박막트랜지스터에 전압인가시 변화를 나타낸 것이다.
도 5는 본 발명의 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.1 schematically illustrates a process for fabricating a thin film transistor according to an embodiment of the present invention.
2 illustrates a thin film transistor structure according to an embodiment of the present invention.
FIG. 3 shows the amount of charge according to the height position when the thickness of the semiconductor layer of the transistor is set to 100 nm and 10 nm.
4 is a graph illustrating a change in voltage applied to a thin film transistor according to an embodiment of the present invention.
5 illustrates a thin film transistor structure according to another embodiment of the present invention.

이하 본 발명에 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. 우선, 도면들 중, 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의하여야 한다. 본 발명을 설명함에 있어, 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. First, it should be noted that, in the drawings, the same components or parts have the same reference numerals as much as possible. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted so as to avoid obscuring the subject matter of the present invention.

본 명세서에서 사용되는 정도의 용어 “약”, “실질적으로” 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본 발명의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
The terms " about "," substantially ", etc. used to the extent that they are used herein are intended to be taken to mean an approximation of, or approximation to, the numerical values of manufacturing and material tolerances inherent in the meanings mentioned, Accurate or absolute numbers are used to help prevent unauthorized exploitation by unauthorized intruders of the referenced disclosure.

도 1은 본 발명의 일실시예에 따른 박막트랜지스터 제조 공정을 개략적으로 나타낸 것이다. 도 2는 본 발명의 일실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.1 schematically illustrates a process for fabricating a thin film transistor according to an embodiment of the present invention. 2 illustrates a thin film transistor structure according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 기판을 제공하고, 상기 기판 상에 위치한 바텀게이트 전극을 형성하며, 상기 바텀게이트 전극상에 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 게이트 절연층을 형성하며, 상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극을 형성하고, 상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층을 형성하고, 상기 반도체층상의 전면에 위치하는 이온층을 형성하며, 그리고, 상기 이온층 상에 위치한 탑게이트 전극을 형성하여 박막트랜지스터를 제조한다.
Referring to FIGS. 1 and 2, a method of manufacturing a semiconductor device includes providing a substrate, forming a bottom gate electrode disposed on the substrate, forming a gate insulating layer over the entire surface of the substrate including a bottom gate electrode on the bottom gate electrode, Forming a source / drain electrode spaced apart from the gate insulating layer, forming a semiconductor layer over the entire surface of the gate insulating layer including the source / drain electrode, and forming an ion layer on the front surface of the semiconductor layer And a top gate electrode positioned on the ionic layer is formed to fabricate a thin film transistor.

본 발명의 박막트랜지스터 제조시 기판을 제공하는 데, 상기 기판은 유리와 같은 투명 기판, 실리콘 기판, 플라스틱 기판 또는 금속 포일 기판 등 유연한 기판을 사용할 수 있다. 플라스틱 기판의 예로는 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate), 폴리에틸렌테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트(cellulose triacetate) 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinoate)등을 이용할 수 있다.The substrate may be a flexible substrate such as a transparent substrate such as glass, a silicon substrate, a plastic substrate, or a metal foil substrate. Examples of plastic substrates include, but are not limited to, polyethersulphone, polyacrylate, polyetherimide, polyethyelenen napthalate, polyethyeleneterepthalate, polyphenylene sulfide, Polyallylate, polyimide, polycarbonate, cellulose triacetate, cellulose acetate propinoate, and the like can be used.

상기 기판 상에는 바텀 게이트 전극을 형성할 수 있다. 상기 바텀 게이트 전극은 고진공챔버에서 박막 증착 혹은 잉크젯 인쇄등을 통해서 게이트 전극을 형성할 수 있다. 상기 게이트 전극은 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성할 수 있다. 상기 바텀 게이트 전극은 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 게이트 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 바텀 게이트 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
A bottom gate electrode may be formed on the substrate. The bottom gate electrode can form a gate electrode through thin film deposition or inkjet printing in a high vacuum chamber. The gate electrode may be formed of one selected from the group consisting of aluminum (Al), aluminum alloy (Al), molybdenum (Mo), molybdenum alloy, silver nanowire, gallium indium eutectic, PEDOT; PSS and the like. The bottom gate electrode can be manufactured using a printing process such as inkjet printing or spraying using the above materials as ink. Since the vacuum process can be eliminated by forming the bottom gate electrode through such a printing process, the manufacturing cost can be expected to be reduced.

상기 바텀게이트 전극 상에는 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 게이트 절연층을 형성할 수 있다.A gate insulating layer including the bottom gate electrode may be formed on the bottom gate electrode.

상기 게이트 절연층은 유기 고분자로 이루어지는 것이 바람직하나 이에 한정되는 것은 아니며, 산화물로 형성될 수도 있다. 유기 고분자의 예로는 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 폴리이미드와 같은 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene) 등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다. 또한, 산화물로는 상기 게이트 절연층은 SiO₂, Al₂O₃, HfO₂, ZrO₂, Y₂O₃ 및 Ta₂O₅등으로 이루어진 군에서 1이상 선택하여 사용하는 것이 바람직하다.The gate insulating layer is preferably formed of an organic polymer, but not limited thereto, and may be formed of an oxide. Examples of the organic polymer include imide polymers such as polystyrene (PS), polymethyl methacrylate (PMMA), phenol polymer, acrylic polymer and polyimide, arylether polymer, amide polymer, fluoropolymer, p It is preferable to use at least one selected from the group consisting of a polyisocyanate-based polymer, a polyisocyanate-based polymer, a zirylene-based polymer, a vinyl alcohol-based polymer, and parylene. As the oxide, it is preferable to use at least one selected from the group consisting of SiO₂ , Al₂ O₃ , HfO₂ , ZrO₂ , Y₂ O₃ and Ta₂ O₅ for the gate insulating layer.

상기 게이트 절연층의 역할은 전자가 유도쌍극자를 형성하여 전하의 축적이 가능하게 한다. 상기 게이트 절연층은 높은 유전상수로 인해서 구동전압이 높으나 높은 구동속도로 트랜지스터 구동이 가능하게 한다. 현재 사용되는 컴퓨터 등의 전자기기의 트랜지스터에서의 높은 구동속도는 이러한 게이트 절연층을 사용하여 얻어지게 된다.
The role of the gate insulating layer is to enable electrons to form an induced dipole to accumulate charge. The gate insulating layer has a high dielectric constant, so that the driving voltage is high, but the transistor can be driven at a high driving speed. A high driving speed in transistors of electronic devices such as computers currently used is obtained by using such a gate insulating layer.

상기 게이트 절연층 상에는 서로 이격되어 위치하는 소스/드레인 전극을 형성할 수 있다.And source / drain electrodes spaced apart from each other may be formed on the gate insulating layer.

상기 소스/드레인 전극은 Au, Al, Ag, Mg, Ca, Yb, Cs-ITO 또는 이들의 합금 중에서 선택되는 단일층으로 형성될 수 있으며, 접착성을 향상시키기 위하여 Ti, Cr 또는 Ni과 같은 접착 금속층을 더욱 포함하여 다중층으로 형성될 수 있다. 또한 그라핀(graphene), 카본나노튜브(CNT), PEDOT:PSS 전도성 고분자 실버나노와이어(silver nanowire) 등을 이용하여 기존의 금속보다 탄성에 더욱 유연한 소자를 제조할 수 있으며 위 물질들을 잉크로 사용하여 잉크젯 프린팅 또는 스프레이 등의 인쇄공정을 이용하여 소스/드레인 전극을 제조할 수 있다. 이러한 인쇄공정을 통해서 소스/드레인 전극을 형성하며 진공공정을 배제할 수 있어서 제조비용의 절감효과를 기대할 수 있다.
The source / drain electrode may be formed of a single layer selected from Au, Al, Ag, Mg, Ca, Yb, Cs-ITO or an alloy thereof. And may further comprise a metal layer. In addition, by using graphene, carbon nanotube (CNT), PEDOT: PSS conductive polymer silver nanowire, etc., it is possible to manufacture a more flexible device than the existing metal, A source / drain electrode can be manufactured using a printing process such as inkjet printing or spraying. Since the source / drain electrodes are formed through the printing process and the vacuum process can be eliminated, the manufacturing cost can be expected to be reduced.

상기 소스/드레인 전극 상에는 상기 소스/드레인 전극을 포함하여 게이트 절연층 전면에 걸쳐 반도체층을 형성할 수 있다.A semiconductor layer may be formed over the entire surface of the gate insulating layer including the source / drain electrode on the source / drain electrode.

상기 반도체층은 N형 유기반도체, P형 유기반도체 또는 산화물 반도체를 사용할 수 있다. 상기 N형 유기반도체는 아센계 물질, 완전 불화된 아센계 물질, 부분 불화된 아센계 물질, 부분 불화된 올리고티오펜(oligothiophene)계 물질, 플러렌(fullerene)계 물질, 치환기를 갖는 플러렌계 물질, 완전 불화된 프탈로시아닌(phthalocyanine)계 물질, 부분 불화된 프탈로시아닌계 물질, 페릴렌 테트라카르복실릭 디이미드(perylene tetracarboxylic diimide)계 물질, 페릴렌 테트라카르복실 디안하이드라이드(perylene tetracarboxylic dianhydride)계 물질, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide)계 물질 또는 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalene tetracarboxylic dianhydride)계 물질 중에서 어느 하나를 포함하는 것이 바람직하다. 여기서 상기 아센(acene)계 물질은 안트라센, 테트라센, 펜타센, 페릴렌 또는 코노렌 중에서 선택될 수 있다.The semiconductor layer may be an N-type organic semiconductor, a P-type organic semiconductor, or an oxide semiconductor. The N-type organic semiconductor may be an n-type organic semiconductor, a n-type organic semiconductor, a n-type organic semiconductor, a nano- A partially fluorinated phthalocyanine-based material, a perylene tetracarboxylic diimide-based material, a perylene tetracarboxylic dianhydride-based material, a naphthalene-based material, a perylene tetracarboxylic dianhydride- A naphthalene tetracarboxylic dianhydride-based material or a naphthalene tetracarboxylic dianhydride-based material may be preferably used. Here, the acene-based material may be selected from anthracene, tetracene, pentacene, perylene, or quinoline.

또한 상기 P형 유기반도체는 아센(acene), 폴리-티에닐렌비닐렌(poly-thienylenevinylene), 폴리-3-헥실티오펜(poly-3-hexylthiophen), 알파-헥사티에닐렌(α-hexathienylene), 나프탈렌(naphthalene), 알파-6-티오펜(α-6-thiophene), 알파-4-티오펜 (α-4-thiophene), 루브렌(rubrene), 폴리티오펜(polythiophene), 폴리파라페닐렌비닐렌 (polyparaphenylenevinylene), 폴리파라페닐렌(polyparaphenylene), 폴리플로렌(polyfluorene), 폴리티오펜비닐렌(polythiophenevinylene), 폴리티오펜-헤테로고리방향족 공중합체(polythiophene-heterocyclicaromatic copolymer), 트리아릴아민(triarylamine)을 포함하는 물질 또는 이들의 유도체 중에서 선택될 수 있는 데, 여기서 상기 아센족 물질은 펜타센(pentacene), 페릴렌(perylene), 테트라센(tetracene) 또는 안트라센(anthracene) 중에서 어느 하나이다.The P-type organic semiconductor may be one selected from the group consisting of acene, poly-thienylenevinylene, poly-3-hexylthiophen, alpha -hexathienylene, Naphthalene, alpha-6-thiophene, alpha-4-thiophene, rubrene, polythiophene, polyparaphenylene Examples of the polymer include polyparaphenylenevinylene, polyparaphenylene, polyfluorene, polythiophenevinylene, polythiophene-heterocyclic aromatic copolymer, triarylamine triarylamine, or a derivative thereof, wherein the asenic material is any one of pentacene, perylene, tetracene, and anthracene.

또한 산화물 반도체층으로는 IGZO, IZO, ZnO 등을 이용하여 산화물 반도체층을 형성할 수 있다.As the oxide semiconductor layer, an oxide semiconductor layer can be formed using IGZO, IZO, ZnO, or the like.

상기 반도체층은 진공챔버에서 열증착이나 스퍼터링을 통해서 박막형성이 가능하다. 또한 용매에 녹을수 있는 소재는 스핀코팅, 스프레이(Spray), 잉크젯(Inkjet), 플렉소그라피(Flexography), 스크린(Screen), Dip-Coating 및 Gravure 등의 방법을 통해 소스/드레인 전극위에 형성된다. 이는 전극 상 및 기판의 국부적인 영역에 패턴을 형성할 수 있으며, 반도체층 형성 후 반도체 결정성 및 안정성 등의 소자 성능을 향상시키기 위해 열처리나 광학적 노출(exposure) 등을 시행할 수 있다.
The semiconductor layer can be formed into a thin film by thermal evaporation or sputtering in a vacuum chamber. In addition, the material that can be dissolved in the solvent is formed on the source / drain electrode by a method such as spin coating, spraying, inkjet, flexography, screen, dip-coating and gravure . This can form a pattern on the electrode surface and a local area of the substrate. After the formation of the semiconductor layer, heat treatment or optical exposure can be performed to improve device performance such as semiconductor crystallinity and stability.

본 발명에서 반도체층의 두께(h)가 1 ~ 10nm인 것이 바람직하다. 상기 반도체층의 두께는 소스/드레인 전극의 상부와 이온층 하부의 간격을 말하며, 상기 반도체층의 두께가 얇은 경우 이온층으로 인해 발생한 높은 전하량 축적이 하부에 있는 반도체층에 높은 효율로 확산(diffusion)시켜 하부 채널에 효과적으로 이동할 수 있도록 할 수 있다. 즉, 빠른 구동속도를 획득할 수 있게 된다.In the present invention, the thickness (h) of the semiconductor layer is preferably 1 to 10 nm. The thickness of the semiconductor layer refers to the distance between the upper portion of the source / drain electrode and the lower portion of the ionic layer. When the thickness of the semiconductor layer is small, a high charge accumulation caused by the ionic layer diffuses to the underlying semiconductor layer with high efficiency It is possible to effectively move to the lower channel. That is, a fast driving speed can be obtained.

통상 축적 모드(accumulation mode)로 구동하는 유기트랜지스터와 산화물 트랜지스터에서 게이트 전압의 인가를 통해서 반도체와 절연체 계면에 형성되는 트랜지스터 채널의 두께는 1~5nm 정도로(분자층 2-3층) 알려져 있다.(Advanced Materials 25 (31), 4210-4244 (2013))The thickness of the transistor channel formed in the semiconductor and insulator interface through the application of the gate voltage in the organic transistor and the oxide transistor driven in the accumulation mode is generally about 1 to 5 nm (molecular layer 2-3 layers). Advanced Materials 25 (31), 4210-4244 (2013))

따라서, 반도체 층의 두께가 10 nm 이내이면 듀얼게이트에서 상부에 형성된 채널이 하부와 형성된 채널과 서로 혼합되어서 상부 혹은 하부에서 형성된 전하가 하부 혹은 상부로 확산이 가능하게 된다. 이러한 효과는 반도체층의 두께가 얇을수록 배가 된다.Therefore, when the thickness of the semiconductor layer is within 10 nm, the channel formed on the upper part of the dual gate is mixed with the channel formed with the lower part, so that the charge formed on the upper part or the lower part can be diffused to the lower part or the upper part. This effect is doubled as the thickness of the semiconductor layer becomes thinner.

도 3은 트랜지스터의 반도체층 두께를 100nm 및 10nm로 하였을 때 높이 위치에 따른 전하량을 나타낸 것이다.FIG. 3 shows the amount of charge according to the height position when the thickness of the semiconductor layer of the transistor is set to 100 nm and 10 nm.

도 3을 참조하면, 반도체층으로 IGZO 산화물 반도체층을 형성하였으며, 상기 반도체층이 100 nm 일 때는 상부와 하부에 형성된 채널에 의한 높은 전하량이 반도체층 중간에 효과적으로 전달되지 못하여서, 상부와 하부의 전하량과 중간층의 전하량이 크게 차이를 보이게 된다.3, an IGZO oxide semiconductor layer is formed as a semiconductor layer. When the semiconductor layer is 100 nm, a high charge amount due to channels formed on the upper and lower layers is not effectively transferred to the middle of the semiconductor layer, And the charge amount of the intermediate layer are greatly different from each other.

이에 반해 반도체층이 10 nm이면 상부와 하부에 형성된 전하가 중간층에 효과적으로 확산되어 반도체층의 전하량이 반도체내에 골고루 퍼지게 된다.On the other hand, when the semiconductor layer is 10 nm, the charges formed on the upper and lower sides are effectively diffused to the intermediate layer, and the amount of charge of the semiconductor layer spreads evenly in the semiconductor.

따라서 10 nm 이내의 반도체층을 사용하게 되면 이온젤에 의해서 형성된 반도체층 상부의 높은 전하량이 반도체층 하부로 효과적으로 확산되어서 하부 게이트의 전멸에 의해서 높은 구동속도를 얻을 수 있어서 높은 전류이득과 구동속도를 동시에 구현할 수 있게 된다.
Therefore, when a semiconductor layer within 10 nm is used, a high charge amount on the semiconductor layer formed by the ion gel is effectively diffused to the lower side of the semiconductor layer, and a high driving speed can be obtained by eliminating the lower gate, And can be implemented at the same time.

탑게이트 전극 및 바텀게이트 전극에 전압을 인가하는 경우, 이온층에 의한 높은 유전상수(dielectric constant) 및 축전용량(capacitance)을 통해서 많은 양의 전하를 축적시키게 되고, 반도체층을 얇게 함으로써 소스/드레인 전극으로 하여금 반도체층의 채널로 빠르게 이동시킬 수 있는 역할을 한다.
When a voltage is applied to the top gate electrode and the bottom gate electrode, a large amount of charge is accumulated through a high dielectric constant and a capacitance due to the ionic layer. By thinning the semiconductor layer, To the channel of the semiconductor layer.

상기 반도체층 상에는 전면에 걸쳐서는 이온층을 형성할 수 있다.An ion layer may be formed over the entire surface of the semiconductor layer.

이때 이온층은 이온성 액체로 층 형성이 가능하고, 이온성 액체와 고분자가 혼합된 이온겔로도 층 형성이 가능하다. 이온층을 이온겔로 형성하는 경우 이온성 액체에 특정 고분자를 적절히 혼합하여 형성할 수 있다.At this time, the ionic layer can form a layer with an ionic liquid, and a layer can be formed by an ionic gel in which an ionic liquid and a polymer are mixed. When the ionic layer is formed of an ionic gel, a specific polymer may be appropriately mixed with the ionic liquid.

이온성 액체로는 1-Ethyl-3-methylimidazolium bis(trifluoromethylsulfonyl)amide ([EMI][TFSA]), [EMIM][TFSI], [BMIM][PF₆], 및 [EMIM][OctSO₄]로 이루어진 군에서 1이상 선택할 수 있다.As ionic liquids, 1-Ethyl-3-methylimidazolium bis (trifluoromethylsulfonyl) amide ([EMI] [TFSA]), [EMIM] [TFSI], [BMIM] [PF₆ ], and [EMIM] [OctSO₄ ] One or more can be selected from the groups.

이온겔로 형성하는 경우에는 상기 이온겔이 신축성을 좋아 향후 신축성 소자 제조에도 도움이 된다. 상기 이온겔은 이온성 액체와 고분자가 혼합되는 데, 상기 고분자로는 poly(styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride-hexafluoro propylene), P(VDF-HFP), tetra-arm poly (ethylene glycol) (Tetra-PEG), PVDF-TrFE 등으로 이루어진 군에서 1이상 선택할 수 있으며, 상기 이온성 액체와 혼합이 가능한 고분자라면 비제한적으로 사용할 수 있다.In the case of the ion gel, the ion gel is excellent in stretchability, which is also helpful in the production of a stretchable element in the future. The ionic liquid is mixed with an ionic liquid and a polymer. Examples of the polymer include poly (styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride- hexafluoro propylene) -HFP), tetra-arylene poly (ethylene glycol) (Tetra-PEG), PVDF-TrFE, and the like, and any polymer that can be mixed with the ionic liquid can be used without limitation.

이온겔로 제조시 이온성 액체 및 고분자의 혼합비율은 상기 이온성 액체 및 고분자의 혼합비율은 0.1 : 9.9 내지 9.9 : 0.1 중량비로 혼합되는 것이 바람직하다. 이때 혼합을 위해서는 methylene chloride 등의 용매가 필요한 데, 이온성 액체 및 고분자와 용매의 혼합비율은 약 10 : 90의 중량비율로 혼합한다.It is preferable that the mixing ratio of the ionic liquid and the polymer is in the range of 0.1: 9.9 to 9.9: 0.1 by weight. At this time, a solvent such as methylene chloride is required for mixing, and the mixing ratio of the ionic liquid, the polymer and the solvent is about 10:90 by weight.

이온층을 이온겔로 하여 제조하는 방법은 이온성 액체 및 고분자를 용매에 혼합한 용액을 형성한 뒤, 이 용액을 약 80℃의 핫플레이트(hot plate) 위에서 약 6시간동안 가열하여 용매에 재료가 완전히 용해되고 혼합되도록 하여 이온겔을 제조할 수 있다.
A method for preparing an ionic layer as an ion gel is a method in which a solution prepared by mixing an ionic liquid and a polymer in a solvent is formed and the solution is heated on a hot plate at about 80 DEG C for about 6 hours to prepare a solvent Completely dissolved and mixed to prepare an ion gel.

바텀 게이트 전극 및 바텀 게이트 절연막이 형성된 상태에서 반도체층과 탑게이트 절연막 사이에 이온층을 형성하는 경우, 탑게이트 절연막으로 이온겔 소재가 적용됨으로 인해 매우 높은 전하를 반도체층에 축적하게 되고 이를 바텀게이트 전극에 전압을 인가하여 트랜지스터의 채널내에서 이동시키므로 탑게이트 전극 및 이온층으로 인해서 높은 전하이동도와 함께 바텀게이트로 인해서 높은 구동속도를 동시에 획득할 수 있게된다.When an ion layer is formed between the semiconductor layer and the top gate insulating film in the state where the bottom gate electrode and the bottom gate insulating film are formed, very high charges are accumulated in the semiconductor layer due to the application of the ion gel material to the top gate insulating film, So that the top gate electrode and the ion layer can simultaneously acquire the high driving speed due to the high gate mobility and the bottom gate.

즉, 탑게이트 전극에 전압인가를 하는 경우에 이온층의 영향으로 반도체층에 높은 전하량이 축적하게 되고, 여기에 바텀게이트 전극에 전압을 인가하게 되면 트랜지스터의 채널내에서 이동이 발생하므로 높은 구동속도가 발생하게 된다.
That is, when a voltage is applied to the top gate electrode, a high charge amount is accumulated in the semiconductor layer due to the influence of the ion layer. When a voltage is applied to the bottom gate electrode, migration occurs in the channel of the transistor, .

도 4는 본 발명의 일실시예에 따른 박막트랜지스터에 전압인가시 변화를 나타낸 것이다.4 is a graph illustrating a change in voltage applied to a thin film transistor according to an embodiment of the present invention.

본 발명은 반도체층 상부에 위치한 이온층으로 인해 반도체층에 많은 전하가 형성되며, 형성된 많은 전하는 반도체층이 얇으므로 인해 하부로 쉽게 확산되어 하부의 바텀게이트 전극을 조절함에 따라 구동된다.In the present invention, a large amount of charge is formed in the semiconductor layer due to the ion layer located on the semiconductor layer, and many charges formed are easily diffused downward because the semiconductor layer is thin, and are driven by adjusting the bottom gate electrode.

상기 반도체층의 두께가 10nm 이하로 얇은 경우 이온층으로 인해 발생한 높은 전하량 축적이 하부에 있는 반도체층에 높은 효율로 확산(diffusion)시켜 하부 채널에 효과적으로 이동하도록 하여 빠른 구동속도를 얻을 수 있게 된다.When the thickness of the semiconductor layer is as thin as 10 nm or less, a high charge accumulation caused by the ion layer can be efficiently diffused to the underlying semiconductor layer to effectively move to the bottom channel, thereby achieving a fast driving speed.

도 4를 참조하면, 탑게이트 전극의 +전압 인가로 인해 이온층 상부에 -전하가 축적되고, 두께가 얇은 반도체층으로 인해 -전하가 하부로 확산되어 축적되며 이를 소스/드레인 전극사이에 빠른 구동속도를 갖게 된다.
Referring to FIG. 4, charges are accumulated on the ion layer due to + voltage application of the top gate electrode, and charges are accumulated and diffused downward due to the thin semiconductor layer, .

상기 이온층 상에는 탑게이트 전극을 형성할 수 있다. 상기 탑게이트 전극 상기 바텀게이트 전극의 형성과 동일한 방법으로 형성될 수 있으며, 바텀게이트 전극과 같이 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo-alloy), 실버나노와이어(silver nanowire), 갈륨인듐유태틱(gallium indium eutectic), PEDOT;PSS 중에서 선택되는 어느 하나로 형성될 수 있다.A top gate electrode can be formed on the ionic layer. The top gate electrode may be formed in the same manner as the formation of the bottom gate electrode. Alternatively, the bottom gate electrode may be formed of aluminum (Al), aluminum alloy (Al), molybdenum (Mo), molybdenum alloy A silver nanowire, gallium indium eutectic, PEDOT, PSS, or the like.

이로써 본 발명의 일실시예에 따른 박막트랜지스터를 완성할 수 있다.
Thus, a thin film transistor according to an embodiment of the present invention can be completed.

도 5는 본 발명의 다른 실시예에 따른 박막트랜지스터 구조를 나타낸 것이다.5 illustrates a thin film transistor structure according to another embodiment of the present invention.

도 5를 참조하면, 바텀게이트 전극 상부에 이온층의 형성도 가능한 데, 기판; 상기 기판 상에 위치한 바텀게이트 전극; 상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 이온층; 상기 이온층 상에 위치한 반도체층; 상기 반도체층의 상층부에 포함되도록 하며, 서로 이격되어 위치하는 소스/드레인 전극; 상기 소스/드레인 전극 상의 반도체층 전면에 걸쳐 위치한 게이트 절연층; 및 상기 게이트 절연층 상에 위치한 탑게이트 전극;을 포함하는 것을 특징으로 하여 듀얼게이트 박막트랜지스터를 제공할 수 있다.Referring to FIG. 5, an ion layer can be formed on the bottom gate electrode. A bottom gate electrode located on the substrate; An ion layer disposed over the entire surface of the substrate including the bottom gate electrode; A semiconductor layer located on the ionic layer; Source / drain electrodes spaced apart from each other so as to be included in an upper portion of the semiconductor layer; A gate insulating layer disposed over the entire surface of the semiconductor layer on the source / drain electrode; And a top gate electrode positioned on the gate insulating layer. The dual gate thin film transistor can be provided.

이 경우 각각의 구조에 대해서는 상기에서 설명한 바와 동일하므로 구체적인 설명은 생략하기로 한다. 다만, 반도체층의 두께(h)는 1 ~ 10nm인 것이 바람직한 데, 상기 반도체층의 두께는 소스/드레인 전극의 하부와 이온층 상부의 간격이라고 볼 수 있다.
In this case, the respective structures are the same as those described above, so a detailed description thereof will be omitted. It is preferable that the thickness h of the semiconductor layer is 1 to 10 nm. The thickness of the semiconductor layer can be regarded as the distance between the lower portion of the source / drain electrode and the upper portion of the ion layer.

이하, 본 발명의 구체적인 실시예에 대하여 자세히 설명한다.Hereinafter, specific embodiments of the present invention will be described in detail.

실시예 1Example 1

기판준비 및 게이트 절연층 형성Substrate preparation and gate insulation layer formation

박막트랜지스터를 제조하는 데 있어, 유리 기판을 준비하고, 기판 상부에 게이트 절연층을 형성하는 데, 절연층은 폴리스티렌(PS)를 이용하여 n-부틸아세테이트(n-Butyl Acetate)에 녹인 후에 스핀코팅을 이용하여 게이트 절연층을 형성하였다.In manufacturing a thin film transistor, a glass substrate is prepared, and a gate insulating layer is formed on the substrate. The insulating layer is dissolved in n-butyl acetate using polystyrene (PS) To form a gate insulating layer.

소스/드레인 전극 및 반도체층 형성Source / drain electrode and semiconductor layer formation

게이트 절연층 상에 소스/드레인 전극을 형성하였으며, 이 후 반도체층을 형성하는 데 P3HT을 이용하여 제조하였으며, 반도체층의 두께(h)는 10nm로 하여 제조하였다.Source / drain electrodes were formed on the gate insulating layer, and then P3HT was used to form a semiconductor layer. The thickness h of the semiconductor layer was 10 nm.

이온층 형성Ion layer formation

이온성 액체로 1-ethyl-3-methylimidazolium bis(trifluoromethylsulfonyl) imide ([EMIM][TFSI]) 를 사용하였으며, 고분자로 PVDF-TrFE을 사용하여 methylene chloride 용매에 혼합하였는 데, 이온성액체 : 고분자 : 용매의 중량비율을 0.7 : 9.3 : 90으로 혼합하여 용액을 제조하였다. 이 용액을 80℃의 핫플레이트(hot plate) 위에서 6시간동안 가열하여 용매에 상기 재료가 완전히 용해되고 혼합되도록 하여 이온겔을 제조하였으며, 이를 이용하여 이온층을 형성하였다.The polymer was mixed with methylene chloride solvent using PVDF-TrFE as an ionic liquid, and the ionic liquid: polymer: [1-ethyl-3-methylimidazolium bis (trifluoromethylsulfonyl) And the solvent was mixed at a weight ratio of 0.7: 9.3: 90 to prepare a solution. The solution was heated on a hot plate at 80 DEG C for 6 hours to completely dissolve and mix the material in a solvent to prepare an ion gel, which was used to form an ion layer.

탑게이트 전극 형성Top gate electrode formation

이온층 상부의 일부영역에는 탑게이트 전극을 형성을 형성하는 데, 알루미늄(Al)을 증착에 의하여 형성하여 박막트랜지스터를 제조하였다.
A thin film transistor was fabricated by depositing aluminum (Al) to form a top gate electrode in a part of the upper part of the ionic layer.

비교예Comparative Example 1 One

실시예 1과 동일하게 실시하되,The procedure of Example 1 was repeated,

게이트 절연층을 적용하지 않고, 게이트 절연층에는 이온층에 사용한 물질과 동일한 물질로 층을 형성하였다.The gate insulating layer was not applied and a layer was formed of the same material as that used for the ion layer in the gate insulating layer.

비교예Comparative Example 2 2

이온층을 적용하지 않고, 이온층에는 게이트 절연층에 사용한 물질과 동일한 물질로 층을 형성하였다.
A layer was formed of the same material as that used for the gate insulating layer in the ion layer without applying the ionic layer.

실험 결과 실시예 1의 경우 매우 높은 전하를 반도체층에 축적하게 되고 이를 바텀게이트 전극에 전압을 인가하여 트랜지스터의 채널내에서 이동시키므로 탑게이트 전극 및 이온층으로 인해서 높은 전하이동도와 함께 바텀게이트 전극으로 인해 높은 구동속도를 동시에 획득할 수 있게 된다.As a result of the experiment, in Example 1, a very high charge is accumulated in the semiconductor layer and the voltage is applied to the bottom gate electrode to move in the channel of the transistor. Therefore, due to the top gate electrode and the ion layer, A high driving speed can be obtained at the same time.

이에 반해 비교예 1의 경우 높은 전하이동도가 발생하지만 구동속도의 성능은 상당히 느리며, 비교예 2의 경우는 구동속도는 빠르나 전하량은 높지 않은 성능을 나타낸다.
On the other hand, Comparative Example 1 exhibits high charge mobility, but the performance of the driving speed is considerably slow. In the case of Comparative Example 2, the driving speed is high but the charge amount is not high.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. It will be clear to those who have knowledge of.

Claims

Translated fromKorean

기판;
상기 기판 상에 위치한 바텀게이트 전극;
상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 게이트 절연층;
상기 게이트 절연층 상에 서로 이격되어 위치하는 소스/드레인 전극;
상기 소스/드레인 전극을 포함하는 게이트 절연층 전면에 걸쳐 위치한 반도체층;
상기 반도체층 상의 전면에 위치하는 이온층; 및
상기 이온층 상에 위치한 탑게이트 전극;을 포함하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
Board;
A bottom gate electrode located on the substrate;
A gate insulating layer disposed over the entire surface of the substrate including the bottom gate electrode;
Source / drain electrodes spaced apart from each other on the gate insulating layer;
A semiconductor layer disposed over the entire surface of the gate insulating layer including the source / drain electrodes;
An ion layer located on the front surface of the semiconductor layer; And
And a top gate electrode positioned on the ionic layer.

기판;
상기 기판 상에 위치한 바텀게이트 전극;
상기 바텀게이트 전극을 포함하여 기판 전면에 걸쳐 위치한 이온층;
상기 이온층 상에 위치한 반도체층;
상기 반도체층의 상층부에 포함되도록 하며, 서로 이격되어 위치하는 소스/드레인 전극;
상기 소스/드레인 전극 상의 반도체층 전면에 걸쳐 위치한 게이트 절연층; 및
상기 게이트 절연층 상에 위치한 탑게이트 전극;을 포함하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
Board;
A bottom gate electrode located on the substrate;
An ion layer disposed over the entire surface of the substrate including the bottom gate electrode;
A semiconductor layer located on the ionic layer;
Source / drain electrodes spaced apart from each other so as to be included in an upper portion of the semiconductor layer;
A gate insulating layer disposed over the entire surface of the semiconductor layer on the source / drain electrode; And
And a top gate electrode positioned on the gate insulating layer.

제1항 또는 제2항에 있어서,
상기 반도체층의 두께(h)는 1~10nm인 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
3. The method according to claim 1 or 2,
Wherein the semiconductor layer has a thickness (h) of 1 to 10 nm.

제1항 또는 제2항에 있어서,
상기 이온층은 이온겔 또는 이온성 액체를 포함한 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
3. The method according to claim 1 or 2,
Wherein the ionic layer comprises an ionic gel or an ionic liquid.

제4항에 있어서,
상기 이온겔은 이온성 액체 및 고분자를 혼합하여 제조되되,
상기 고분자는 poly(styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride-hexafluoro propylene), P (VDF-HFP), tetra-arm poly (ethylene glycol) (Tetra-PEG), PVDF-TrFE 중 1이상 선택되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
5. The method of claim 4,
The ionic gel is prepared by mixing an ionic liquid and a polymer,
The polymer may be selected from the group consisting of poly (styrene-b-methylmethacrylate-b-styrene) [PS-PMMA-PS], poly (vinylidene fluoride- hexafluoropropylene), P (VDF-HFP), tetra- PEG), and PVDF-TrFE.

제5항에 있어서,
상기 이온성 액체 및 고분자의 혼합비율은 0.1 : 9.9 내지 9.9 : 0.1 중량비로 혼합되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
6. The method of claim 5,
Wherein the mixing ratio of the ionic liquid and the polymer is 0.1: 9.9 to 9.9: 0.1 weight ratio.

제4항에 있어서,
상기 이온성 액체는 [EMI][TFSA]), [EMIM][TFSI], [BMIM][PF₆], 및 [EMIM][OctSO₄]로 이루어진 군에서 1이상 선택되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
5. The method of claim 4,
The ionic liquid is a dual-gate, characterized in that the at least one selected from the group consisting of [EMI] [TFSA]), [EMIM] [TFSI], [BMIM] [PF 6], and [EMIM] [OctSO_4] Thin film transistor.

제1항 또는 제2항에 있어서,
상기 게이트 절연층은 유기 고분자로 폴리스타이렌(PS, polystyrene), 폴리메타아크릴레이트 (PMMA, polymethylmethacrylate), 페놀계 고분자, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자이리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene)으로 이루어진 군에서 1이상 선택하거나,
산화물로 SiO₂, Al₂O₃, HfO₂, ZrO₂, Y₂O₃ 및 Ta₂O₅로 이루어진 군에서 1이상 선택하는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
3. The method according to claim 1 or 2,
The gate insulating layer may be an organic polymer, such as polystyrene (PS), polymethylmethacrylate (PMMA), a phenolic polymer, an acrylic polymer, an imide polymer, an arylether polymer, an amide polymer, At least one member selected from the group consisting of a zirylene-based polymer, a vinyl alcohol-based polymer, and parylene,
Wherein at least one oxide is selected from the group consisting of SiO₂ , Al₂ O₃ , HfO₂ , ZrO₂ , Y₂ O₃ and Ta₂ O₅ .

제1항 또는 제2항에 있어서,
전압 인가시 상기 이온층으로 인해 반도체층에 높은 전하를 형성하고, 확산에 의해 채널내에서 높은 전하량이 이동하여 소스/드레인 전극 상에서 구동속도가 향상되는 것을 특징으로 하는 듀얼게이트 박막트랜지스터.
3. The method according to claim 1 or 2,
Wherein a high charge is formed in the semiconductor layer due to the ion layer when a voltage is applied, and a high charge amount moves in the channel due to diffusion to improve the driving speed on the source / drain electrode.