KR20150015920A - 자기 메모리 장치 및 그 제조 방법 - Google Patents

Abstract

자기 메모리 장치 제조 방법에서, 기판 상에 자기 터널 접합(MTJ) 구조물을 형성하고, 자기 터널 접합(MTJ) 소자를 커버하는 금속막을 형성한 후, 금속막을 산화 및 불화하여 보호막을 형성한다. 금속막을 산화시킴으로써 보호막이 절연성을 가질 수 있으며, 이때 불화 공정을 함께 수행함으로써, MTJ 구조물 내의 자유층이 산화되지 않을 수 있다.

Description

자기 메모리 장치 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 메모리(Magnetic Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.

자기 메모리 장치는 복수 개의 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 구조물들을 구비한다. 상기 복수 개의 MTJ 구조물들은 높은 터널링 자기 저항(Tunneling Magneto Resistance: TMR)을 위하여 저온에서 제조 공정이 이루어지는 것이 바람직하며, 상기 복수 개의 MTJ 구조물들이 후속 공정에서 열화되는 것을 방지하도록 보호하기 위한 보호막이 요구된다.

본 발명의 일 목적은 MTJ 구조물 상에 우수한 보호막을 가진 자기 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 MTJ 구조물 상에 우수한 보호막을 가진 자기 메모리 장치를 용이하게 제조하는 방법을 제공하는 것이다.

상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치는 자기 터널 접합(MTJ) 구조물, 및 상기 자기 터널 접합(MTJ) 구조물의 측벽 상에 형성되고 불소를 함유하는 금속 산화물을 포함하는 보호막을 구비한다.

예시적인 실시예들에 있어서, 상기 보호막은 불소를 함유하는 알루미늄 산화막일 수 있다.

예시적인 실시예들에 있어서, 상기 자기 메모리 장치는 상기 자기 터널 접합(MTJ) 구조물의 상부 및 하부에 각각 형성된 하부 전극 및 상부 전극을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 보호막은 상기 상부 전극 및 상기 하부 전극 측벽 상에도 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 자기 메모리 장치는 상기 상부 전극에 전기적으로 연결되는 비트 라인, 상기 하부 전극에 전기적으로 연결되는 트랜지스터 및 상기 트랜지스터에 전기적으로 연결되는 소스 라인을 더 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 트랜지스터는 기판 상에 형성된 게이트 구조물 및 상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 불순물 영역들을 포함하며, 상기 하부 전극 및 상기 소스 라인은 상기 불순물 영역들에 각각 전기적으로 연결될 수 있다.

예시적인 실시예들에 있어서, 상기 자기 터널 접합(MTJ) 구조물은 순차적으로 적층된 고정막 구조물 패턴, 터널 배리어막 패턴 및 자유막 패턴을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 고정막 구조물 패턴 및 상기 자유막 패턴은 금속을 포함하되, 상기 자유막 패턴은 실질적으로 산소를 포함하지 않을 수 있다.

상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 자기 메모리 장치 제조 방법에서, 기판 상에 자기 터널 접합(MTJ) 구조물을 형성한다. 상기 자기 터널 접합(MTJ) 소자를 커버하는 금속막을 형성한다. 상기 금속막을 산화 및 불화한다.

예시적인 실시예들에 있어서, 상기 금속막은 알루미늄을 포함하도록 형성될 수 있다.

예시적인 실시예들에 있어서, 상기 금속막을 산화 및 불화하는 단계는 산소 플라즈마 및 불소 공급원을 이용할 수 있다.

예시적인 실시예들에 있어서, 상기 불소 공급원은 폴리테트라플루오르에틸렌을 포함할 수 있다.

예시적인 실시예들에 있어서, 상기 금속막을 산화 및 불화하기 전에, 상기 자기 터널 접합(MTJ) 구조물이 형성된 상기 기판을 상기 산소 플라즈마가 공급되고 상기 불소 공급원이 구비된 반응 챔버에 로딩할 수 있다.

예시적인 실시예들에 있어서, 상기 불소 공급원은 폴리테트라플루오르에틸렌을 포함하며, 가운데가 빈 실린더 형상을 가질 수 있다.

예시적인 실시예들에 있어서, 상기 금속막을 형성하기 전에, 상기 기판 상에 하부 전극을 형성하고 상기 자기 터널 접합(MTJ) 구조물 상에 상부 전극을 형성할 수 있고, 상기 금속막은 상기 하부 전극, 상기 터널 접합(MTJ) 구조물 및 상기 상부 전극을 커버하도록 형성될 수 있다.

예시적인 실시예들에 따른 자기 메모리 장치를 형성할 때, MTJ 구조물 상에 금속막을 형성하고, 상기 금속막을 산화 및 불화시켜 보호막을 형성한다. 이에 따라, 상기 MTJ 구조물에 포함된 자유층을 산화시키지 않으면서도, 상기 금속막을 충분히 산화시킬 수 있다. 상기 자유층이 산화되지 않으므로 상기 MTJ 구조물은 우수한 TMR을 유지할 수 있고, 상기 금속막이 충분히 산화되므로, 상기 MTJ 구조물에 포함된 자유층 패턴과 고정막 구조물 패턴의 단락을 방지할 수 있다.

도 1은 예시적인 실시예들에 따른 보호막이 형성된 자기 터널 접합 (Magnetic Tunnel Junction: MTJ) 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 4는 예시적인 실시예들에 따른 보호막을 포함하는 MTJ 구조물의 제조 방법의 단계들을 설명하기 위한 단면도들이고, 도 5 내지 도 7은 예시적인 실시예들에 따른 보호막을 형성하기 위한 장치를 설명하기 위한 사시도들이다.
도 8 내지 도 61는 예시적인 실시예들에 따른 MTJ 구조물 및 보호막을 포함하는 자기 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 예시적인 실시예들에 따른 보호막이 형성된 자기 터널 접합 (Magnetic Tunnel Junction: MTJ) 구조물을 설명하기 위한 단면도이다.

도 1을 참조하면, MTJ 구조물(430)의 측벽 상에는 불소를 함유하는 금속 산화물을 포함하는 보호막(432)이 형성될 수 있다. 한편, MTJ 구조물(430)의 하부 및 상부에는 각각 하부 전극(390) 및 상부 전극(440)이 구비될 수 있으며, 이때 보호막(432)은 하부 및 상부 전극들(390, 440)의 측벽 상에도 형성될 수 있다.

예시적인 실시예들에 있어서, MTJ 구조물(430)은 하부 전극(390) 상에 순차적으로 적층된 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)을 포함할 수 있다.

일 실시예에 있어서, 고정막 구조물 패턴(400)은 순차적으로 적층된 고정막(pinning layer) 패턴, 하부 강자성막 패턴, 반강자성 커플링 스페이서막 패턴 및 상부 강자성막 패턴을 포함할 수 있다.

이때, 상기 고정막 패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함할 수 있다. 상기 상부 및 하부 강자성막 패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다. 상기 반강자성 커플링 스페이서막 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함할 수 있다.

또한, 상기 터널 배리어막 패턴은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.

상기 자유막 패턴은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 자유막 패턴은 실질적으로 산소를 포함하지 않을 수 있다. 이에 따라, 상기 자유막 패턴을 포함하는 MTJ 구조물(430)은 높은 터널링 자기 저항(Tunneling Magneto Resistance: TMR)을 가질 수 있다.

MTJ 구조물(430)의 구성은 예시적으로 설명한 상기 구성에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.

보호막(432)은 MTJ 구조물(430)을 커버하여, MTJ 구조물(430)을 포함하는 자기 메모리 장치를 형성하는 후속 공정에서 MTJ 구조물(430)이 열화되거나 손상되는 것을 방지할 수 있다.

보호막(432)은 예를 들어, 불소를 함유하는 알루미늄 산화물과 같은 불소 함유 금속 산화물을 포함할 수 있다. 보호막(432)이 불소 함유 금속 산화물을 포함함에 따라 전기적 절연성을 가질 수 있으며, 또한 보호막(432) 내부의 MTJ 구조물(430)이 산화되지 않을 수 있다. 이에 대해서는 이후 보호막(432) 형성 공정에서 자세히 설명하기로 한다.

상기 하부 및 상부 전극들(390, 440)은 금속 또는 금속 질화물을 포함할 수 있다.

한편, 보호막(432)에 의해 커버되는 하부 전극(390), MTJ 구조물(430) 및 상부 전극(440)은 기판(도시되지 않음) 상에 형성된 패드(365) 상에 형성될 수 있다.

도 2 내지 도 4는 예시적인 실시예들에 따른 보호막을 포함하는 MTJ 구조물의 제조 방법의 단계들을 설명하기 위한 단면도들이고, 도 5 내지 도 7은 예시적인 실시예들에 따른 보호막을 형성하기 위한 장치를 설명하기 위한 사시도들이다.

도 2를 참조하면, 기판(도시되지 않음) 상에 형성된 패드(365) 상에 순차적으로 적층된 하부 전극(390), MTJ 구조물(430) 및 상부 전극(440)을 형성한다.

구체적으로, 패드(365) 상에 하부 전극막, 고정막 구조물, 터널 배리어막, 자유막 및 상부 전극막을 순차적으로 형성하고, 사진 식각 공정을 통해 상기 상부 전극막을 패터닝 하여 상부 전극(440)을 형성한다. 이후 상부 전극(440)을 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 자유막, 터널 배리어막, 고정막 구조물 및 하부 전극막을 패터닝 함으로써, 패드(365) 상에 순차적으로 적층된 하부 전극(390), 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)을 형성할 수 있다. 이때, 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)은 MTJ 구조물(430)을 형성할 수 있다.

상기 하부 및 상부 전극막들은 금속 또는 금속 질화물을 사용하여 형성할 수 있다.

한편, 도시하지는 않았으나, 상기 하부 전극막 상에 배리어막을 더 형성하여, 이후 형성되는 상기 고정막 구조물에 포함되는 금속의 이상 성장을 방지할 수도 있다. 상기 배리어막은 비정질의 금속 혹은 금속 질화물, 예를 들어 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등을 사용하여 형성할 수 있다.

일 실시예에 있어서, 상기 고정막 구조물은 고정막(pinning layer), 하부 강자성막, 반강자성 커플링 스페이서막, 상부 강자성막을 포함할 수 있다.

이때, 상기 고정막은 예를 들어, 망간철(FeMn) 등의 금속을 사용하여 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 사용하여 형성할 수 있다.

또한, 상기 터널 배리어막은 예를 들어, 알루미늄 산화물 또는 마그네슘 산화물을 사용하여 형성할 수 있다.

상기 자유막은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 사용하여 형성할 수 있다.

상기 상부 전극(440)을 식각 마스크로 사용하는 건식 식각 공정은 예를 들어 플라스마 반응 식각 공정 혹은 스퍼터링 공정을 포함할 수 있다. 상기 플라스마 반응 식각 공정의 경우, 불소 함유 가스 및 암모니아(NH₃) 가스를 포함하는 식각 가스와, 상부 전극(440)의 소모를 억제하기 위한 산소 가스를 반응 가스로 사용하여 수행될 수 있다.

MTJ 구조물(430)를 형성하는 공정은 예시적으로 설명한 상기 공정에 한정되지 않으며, 다양한 변형 실시예들이 가능하다.

도 3을 참조하면, 하부 전극(390), MTJ 구조물(430) 및 상부 전극(440)을 커버하는 금속막(434)을 형성한다. 이에 따라, 상기 금속막(434)은 하부 전극(390) 및 MTJ 구조물(430)의 측벽, 상부 전극(440)의 측벽 및 상면, 및 패드(365) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 금속막(434)은 알루미늄을 포함하도록 형성할 수 있다.

상기 금속막(434)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 수행하여 형성될 수 있다.

도 4를 참조하면, 상기 금속막(434)을 산화 및 불화시켜 보호막(432)을 형성한다. 이에 따라, 불소를 함유하는 금속 산화물을 포함하는 보호막(432)이 형성될 수 있다.

상기 산화 및 불화 공정은 산소 플라즈마 및 불소 공급원을 이용하여 수행할 수 있다.

이하에서는 도 5 내지 도 7을 참조하여, 상기 산화 및 불화 공정을 보다 자세하게 설명하기로 한다.

도 5를 참조하면, 상기 장치는 플라즈마 생성부(500), 반응 챔버(510), 스테이지(520) 및 불소 공급원(530)를 포함할 수 있다.

플라즈마 생성부(500)는 반응 챔버(510) 상부에 배치되어 산소 플라즈마를 생성할 수 있으며, 상기 생성된 산소 플라즈마는 반응 챔버(510) 내부로 공급될 수 있다. 플라즈마 생성부(500)에는 플라즈마 형성을 위한 RF 파워가 인가될 수 있으며, 플라즈마 생성부(500)는 축전 결합 방식으로 플라즈마(Capacitively Coupled Plasma)를 생성하거나 또는 유도 결합 방식으로 플라즈마(Inductively Coupled Plasma)를 생성할 수 있다.

스테이지(520)는 반응 챔버(510)의 내부에 배치되거나, 혹은 산화 및 불화 공정 이전에, 반응 챔버(510)로 로딩될 수 있다. 스테이지(520) 상에는 MTJ 구조물(430)이 형성된 상기 기판이 실장될 수 있다. 일 실시예에 있어서, 스테이지(520)는 플라즈마 생성부(500)에 의해 생성된 상기 산소 플라즈마의 산소 이온 혹은 불소 공급원(530)으로부터 공급되는 불소 이온을 가속시키는 이온 가속 부재(미도시)를 더 포함할 수 있다.

예시적인 실시예들에 있어서, 불소 공급원(530)은 폴리테트라플로오린에틸렌을 포함할 수 있으며, 속이 빈 실린더 형상을 가질 수 있다.

플라즈마 생성부(500)에서 생성된 상기 산소 플라즈마의 산소 이온이 불소 공급원(530)의 측벽을 스퍼터링하면, 이로부터 탄화 불소(CxFy)가 포함된 가스가 생성될 수 있으며, 상기 가스는 불소 이온을 포함할 수 있다.

이에 따라, 플라즈마 생성부(500)에서 생성된 산소 이온 및 불소 공급원(530)에서 공급되는 불소 이온에 의해 반응 챔버(510) 내에서 상기 금속막(434)이 산화 및 불화되어 보호막(432)이 형성될 수 있다.

한편, 상기 불소 이온에 의한 불화 수준을 조절하기 위하여 불소 공급원(530)의 형상, 두께 및 배치는 변경될 수 있으며, 예시적으로 도 6 및 도 7을 참조하여 설명한다.

도 6을 참조하면, 불소 공급원(530)은 반응 챔버(530)의 내벽 상에 배치될 수 있다. 즉, 반응 챔버(530)의 내경과 불소 공급원(530)의 외경이 실질적으로 동일할 수 있다.

불소 공급원(530)이 반응 챔버(530)의 내벽을 커버함으로써, 반응 챔버(530)의 내벽이 불소 함유막으로 코팅되는 것을 방지할 수 있다. 반응 챔버(530)의 내벽이 불소 함유막으로 코팅되는 경우에, 코팅된 반응 챔버(530)의 내벽이 새로운 불소 공급원이 되어 불화 수준을 조절하는 것이 어려워질 수 있다.

도 7을 참조하면, 불소 공급원(530)은 도 5의 불소 공급원(530)에 비해 상하 길이가 짧을 수 있다. 이에 따라, 불소 공급원(530)이 공급하는 불소 이온량이 상대적으로 적을 수 있다.

상기 금속막(434)이 산화됨에 따라 보호막(432)은 절연성을 가질 수 있으며, 이에 따라 MTJ 구조물(430)에 포함된 고정막 구조물 패턴(400) 및 자유막 패턴(420) 사이의 전기적 단락을 방지할 수 있다. 한편 상기 불화 공정에 의해, 상기 산화 공정에서 상기 금속막(434)이 커버하는 MTJ 구조물(430) 내의 자유막 패턴(420)도 함께 산화되는 것이 방지될 수 있다. 이에 따라, 자유막 패턴(420)은 실질적으로 산소를 포함하지 않을 수 있으며, MTJ 구조물(430)은 높은 TMR을 가질 수 있다.

도 8 내지 도 61는 예시적인 실시예들에 따른 MTJ 구조물 및 보호막을 포함하는 자기 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도 및 평면도들이다.

구체적으로, 도 8, 10, 11, 13, 15, 16, 18, 19, 21, 22, 24, 26, 28, 30, 31, 33, 35, 37, 39, 41, 43, 45, 46, 47, 49, 50, 51, 53, 54, 56, 58, 60 및 61은 수직 단면도들이고, 도 32 및 38은 수평 단면도들이며, 도 9, 12, 14, 17, 20, 23, 25, 27, 29, 34, 36, 40, 42, 44, 48, 52, 55, 57 및 59는 평면도들이다. 특히 도 8, 10, 11, 13, 15, 16, 18, 19, 21, 22, 24, 26, 28, 30, 31, 33, 35, 37, 39, 45, 49, 53, 54, 56, 58, 60 및 61은 A-A'선을 따라 절단한 수직 단면도들이고, 도 41, 43, 46 및 50은 B-B'선을 따라 절단한 수직 단면도들이며, 도 47 및 51은 C-C'선을 따라 절단한 수직 단면도들이고, 도 32는 D-D'선을 따라 절단한 수평 단면도이며, 도 38은 E-E'선을 따라 절단한 수평 단면도이다.

도 8 및 도 9을 참조하면, 기판(100)의 제1 영역(I) 상부에 불순물들을 주입하여 불순물 영역(103)을 형성한 후, 기판(100) 상에 소자 분리막(110)을 형성하여, 기판(100)을 액티브 영역과 필드 영역으로 구분한다.

기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다. 또한, 기판(100)은 메모리 셀들이 형성되는 제1 영역(I) 및 주변 회로들이 형성되는 제2 영역(II)으로 구분될 수 있다.

상기 불순물들은 예를 들어, 인, 비소와 같은 n형 불순물들 혹은 붕소, 갈륨과 같은 p형 불순물들을 포함할 수 있다. 불순물 영역(103)은 상기 메모리 셀들의 소스/드레인 기능을 할 수 있다.

소자 분리막(110)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 구체적으로, 기판(100) 상부에 제1 트렌치(도시되지 않음)를 형성하고, 상기 제1 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막 상부를 평탄화함으로써 소자 분리막(110)을 형성할 수 있다. 상기 절연막은 화학기상증착(Chemical Vapor Deposition: CVD) 공정 혹은 고밀도 플라스마 화학기상증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 통하여 형성될 수 있다.

이후, 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(105)를 형성한다.

예시적인 실시예들에 따르면, 기판(100) 상에 제1 마스크(120)를 형성한 후, 제1 마스크(120)를 식각 마스크로 사용하여 기판(100) 상부를 식각함으로써 제2 트렌치(105)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 트렌치(105)는 기판(100) 상면에 평행한 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 일 실시예에 있어서, 소자 분리막(110)에 의해 구분되는 각 액티브 영역 내에 2개의 제2 트렌치들(105)이 형성될 수 있다.

도 10을 참조하면, 기판(100)의 제2 트렌치(105)의 내벽 상에 제1 게이트 절연막(130)을 형성하고, 제2 트렌치(105)를 충분히 매립하는 제1 게이트 전극막(140)을 제1 게이트 절연막(130) 및 제1 마스크(120) 상에 형성한다.

예시적인 실시예들에 따르면, 제1 게이트 절연막(130)은 제2 트렌치(105)에 의해 노출된 기판(100) 상부에 대해 열산화(thermal oxidation) 공정 또는 라디칼 산화(radical oxidation) 공정을 수행하여 형성될 수 있다.

제1 게이트 전극막(140)은 텅스텐(W), 티타늄 질화물(TiN), 탄탈륨 질화막(TaN) 등과 같은 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리기상증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.

도 11 및 도 12을 참조하면, 제1 게이트 전극막(140)의 상부를 제거하여, 제2 트렌치(105) 내부를 부분적으로 매립하는 제1 게이트 전극(145)을 형성하고, 제2 트렌치(105)의 나머지 부분을 채우는 제1 캐핑막(150)을 제1 게이트 전극(145), 제1 게이트 절연막(130) 및 제1 마스크(120) 상에 형성한다.

예시적인 실시예들에 있어서, 제1 게이트 전극(145)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 제1 캐핑막(150)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 사용하여 형성될 수 있다.

도 13 및 도 14를 참조하면, 기판(100)의 상면이 노출될 때까지 제1 캐핑막(150)의 상부 및 제1 마스크(120)를 화학 기계적 연마(CMP) 공정을 통해 제거하여 제1 캐핑막 패턴(155)을 형성한다. 예시적인 실시예들에 있어서, 제1 캐핑막 패턴(155)은 상기 제1 방향을 따라 각각 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.

제1 게이트 절연막(130), 제1 게이트 전극(145) 및 제1 캐핑막 패턴(155)은 제1 게이트 구조물을 형성할 수 있으며, 이는 기판(100)의 제2 트렌치(105)를 채우는 매립 게이트 구조물로 형성될 수 있다. 한편, 상기 제1 게이트 구조물 및 불순물 영역(103)은 트랜지스터를 형성할 수 있다.

도 15을 참조하면, 상기 제1 게이트 구조물, 기판(100) 및 소자 분리막(110) 상에 제2 게이트 절연막(160), 제2 게이트 전극막(170), 제3 게이트 전극막(180) 및 제2 마스크막(190)을 순차적으로 형성한다.

제2 게이트 절연막(160)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있고, 제2 게이트 전극막(170)은 예를 들어 불순물이 도핑된 폴리실리콘을 사용하여 형성할 수 있으며, 제3 게이트 전극막(180)은 예를 들어 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.

도 16 및 도 17을 참조하면, 사진 식각 공정을 통해 제2 마스크막(190)을 패터닝 하여, 기판(100)의 제2 영역(II) 상에 제2 마스크(195)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 및 제2 게이트 전극막들(180, 170)을 식각함으로써, 각각 제3 게이트 전극(185) 및 제2 게이트 전극(175)을 형성한다.

한편, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막(160), 제2 게이트 전극(175), 제3 게이트 전극(185) 및 제2 마스크(195)는 제2 게이트 구조물을 형성할 수 있으며, 이때 제2 게이트 전극(175), 제3 게이트 전극(185) 및 제2 마스크(195)는 설명의 편의상 제2 게이트 전극 구조물로 호칭될 수 있다.

도 18를 참조하면, 제2 게이트 절연막(160) 및 상기 제2 게이트 전극 구조물 상에 식각 저지막(200)을 형성하고, 식각 저지막(200) 상에 상기 제2 게이트 구조물을 커버할 수 있도록 상기 제2 게이트 구조물 상면보다 충분히 높은 상면을 갖는 제1 층간 절연막(210)을 형성한다.

식각 저지막(200)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 제1 층간 절연막(210)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있다.

한편, 기판(100)의 제1 영역(I) 상에 형성된 제1 층간 절연막(210) 부분은 이후 수행되는 공정들에서 대부분 제거될 수 있으며, 이에 따라 일종의 희생막의 기능을 수행할 수 있다.

도 19 및 도 20을 참조하면, 제1 층간 절연막(210) 상에 실리콘-온-하드마스크(Silicon-On-Hardmask: SOH) 막(220), 실리콘 산질화막(230) 및 제1 포토레지스트 패턴(240)을 순차적으로 형성한다.

제1 포토레지스트 패턴(240)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성된 제1 개구들(245)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 개구들(245)은 각 액티브 영역들 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(100) 부분에 오버랩 될 수 있다.

도 21를 참조하면, 제1 포토레지스트 패턴(240)을 식각 마스크로 사용하여 하부의 실리콘 산질화막(230)을 식각함으로써 산질화막 패턴(도시되지 않음)한 후, 상기 산질화막 패턴을 식각 마스크로 사용하여 하부의 SOH 막(220)을 식각함으로써 SOH 막 패턴(225)을 형성한다. 이때, SOH 막 패턴(225)은 제1 층간 절연막(210) 상면을 부분적으로 노출시키는 제2 개구들(227)을 포함할 수 있다.

도 22 및 도 23를 참조하면, SOH 막 패턴(225)을 식각 마스크로 사용하여 하부의 제1 층간 절연막(210)을 식각함으로써 제1 층간 절연막 패턴(215)을 형성할 수 있다.

예시적인 실시예들에 있어서, 각 제3 개구들(211)은 각 액티브 영역 내에서 서로 인접하는 2개의 상기 제1 게이트 구조물들 및 이들 사이의 기판(100) 부분에 오버랩 될 수 있다.

한편 전술한 바와 같이, 기판(100)의 제1 영역(I) 상에 형성된 제1 층간 절연막 패턴(215) 부분은 이후 수행되는 공정에서 대부분 제거될 수 있으므로, 이하에서는 제1 층간 절연막 패턴(215)을 희생막 패턴(215)으로도 호칭하기로 한다.

도 24 및 도 25을 참조하면, 각 제3 개구들(211)의 측벽 상에 제1 스페이서(250)를 형성한다.

제1 스페이서들(250)은 제3 개구들(211)의 측벽, 제3 개구들(211)에 의해 노출된 식각 저지막(200) 상면 및 희생막 패턴(215) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각함으로써 형성할 수 있다.

상기 제1 스페이서막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 각 제1 스페이서들(250)은 상기 제1 게이트 구조물에 오버랩 되도록 형성될 수 있다. 이때, 각 제3 개구들(211) 내에서 서로 마주보도록 형성되는 제1 스페이서(250) 부분들은 상기 제2 방향을 따라 제1 거리만큼 서로 이격될 수 있다. 일 실시예에 있어서, 상기 제1 거리는 상기 제1 게이트 구조물의 폭과 유사한 값을 가질 수 있다.

한편, 하나의 제3 개구(211) 내에는 상면에서 보았을 때 폐곡선을 이루도록 하나의 제1 스페이서(250)가 형성될 수 있다. 즉, 각 제1 스페이서(250)는 상기 제1 방향으로 각각 연장되는 두 개의 부분들과, 이들을 서로 연결하는 두 개의 부분들을 포함할 수 있다. 이하에서는 설명의 편의상, 상기 제1 방향으로 각각 연장되는 두 개의 부분들을 별개의 제1 스페이서들(250)로 호칭하기로 한다. 이에 따라, 각 제3 개구들(211) 내에 형성된 제1 스페이서들(250)은 상기 제2 방향을 따라 상기 제1 거리로 서로 이격될 수 있다.

도 26 및 도 27을 참조하면, 희생막 패턴(215)의 일부 상에 제3 마스크(260)를 형성하고, 제3 마스크(260)에 의해 커버되지 않는 희생막 패턴(215) 부분을 제거함으로써, 식각 저지막(200)의 일부 상면을 노출시키는 제4 개구들(213)을 형성한다.

예시적인 실시예들에 있어서, 제3 마스크(260)는 제2 영역(II) 및 이에 인접하는 제1 영역(I) 일부에 형성된 희생막 패턴(215) 부분을 커버하도록 형성되며, 제1 영역(I)의 중앙부는 노출시키도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 마스크(260)에 의해 커버되지 않는 상기 희생막 패턴(215) 부분은 예를 들어 불산을 식각액으로 사용하는 습식 식각 공정을 통해 제거될 수 있다.

제1 영역(I)의 희생막 패턴(215)이 제거됨에 따라, 제1 스페이서들(250)은 제거된 희생막 패턴(215)의 폭만큼 제2 거리로 서로 이격될 수 있다. 즉, 제4 개구(213)에 의해 서로 이격되는 제1 스페이서들(250)의 이격 거리는 상기 제2 거리일 수 있다. 일 실시예에 있어서, 상기 제2 거리는 상기 제1 거리보다 클 수 있다. 결국, 상기 제2 방향을 따라 복수 개로 형성된 제1 스페이서들(250)은 상기 제1 거리 혹은 상기 제2 거리만큼 서로 이격될 수 있다.

도 28 및 도 29을 참조하면, 제3 마스크(260)를 제거한 후, 제1 스페이서들(250)에 접촉하는 제2 스페이서들(270)을 기판(100) 상에 형성한다.

예시적인 실시예들에 있어서, 제2 스페이서들(270)은 제1 스페이서들(250)을 커버하는 제2 스페이서막을 식각 저지막(200) 및 희생막 패턴(215) 상에 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다.

상기 제2 스페이서막은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있으며, 이에 따라 희생막 패턴(215)에 접촉하는 상기 제2 스페이서막 부분은 희생막 패턴(215)에 병합될 수도 있다. 예시적인 실시예들에 있어서, 상기 제2 스페이서막은 상기 제1 거리만큼 서로 이격된 제1 스페이서들(250) 사이의 공간을 채울 수 있으며, 상기 제2 거리만큼 서로 이격된 제1 스페이서들(250) 사이의 식각 저지막(200) 일부는 커버하고 일부는 노출시킬 수 있다.

도 30을 참조하면, 각 제4 개구들(213) 내의 제2 스페이서들(270) 사이 공간을 채우는 충전막(280)을 식각 저지막(200), 제1 및 제2 스페이서들(250, 270) 및 희생막 패턴(215) 상에 형성한다.

예시적인 실시예들에 있어서, 충전막(280)은 제1 스페이서들(250)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물을 사용하여 형성될 수 있다.

도 31 및 도 32을 참조하면, 충전막(280) 상부, 제1 및 제2 스페이서들(250, 270) 상부 및 희생막 패턴(215)의 상부를 평탄화하여 제1 및 제2 패턴들(285, 275)을 형성한 후, 제1 및 제2 패턴들(285, 275) 및 희생막 패턴(215) 상에 제2 캐핑막(290)을 형성한다.

상기 평탄화 공정에 의해, 제1 스페이서들(250) 및 충전막(280)이 제1 패턴들(285)로 변환될 수 있고, 제2 스페이서들(270)이 제2 패턴들(275)로 변환될 수 있다. 이에 따라, 각 제1 및 제2 패턴들(285, 275)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 교대로 반복적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 패턴들(285) 중 일부는 상기 제1 게이트 구조물에 오버랩 될 수 있고, 제1 패턴들(285) 중 나머지 일부는 소자 분리막(110)에 오버랩 될 수 있다. 예시적인 실시예들에 있어서, 제2 패턴들(275)은 상기 제1 게이트 구조물에 인접한 불순물 영역(103)에 오버랩 되도록 형성될 수 있다.

한편, 제1 패턴들(285)은 예를 들어 실리콘 질화물을 포함할 수 있고, 제2 패턴들(275)은 예를 들어 실리콘 산화물을 포함할 수 있다. 또한, 제2 캐핑막(290)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 이에 따라 제2 패턴들(275)과 병합될 수도 있다.

도 33 및 도 34를 참조하면, 제2 포토레지스트 패턴(295)을 제2 캐핑막(290) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(290) 및 그 하부의 제1 및 제2 패턴들(285, 275) 상부를 식각함으로써 리세스들(287)을 형성한다.

예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(295)은 상기 제1 방향으로 각각 연장되고 상기 제2 방향을 따라 복수 개로 형성된 제5 개구들(297)을 포함할 수 있다. 이때, 각 제5 개구들(297)은 각 액티브 영역들 내에서 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(100) 상에 형성된 제2 패턴(275) 및 이에 인접하는 제1 패턴들(285) 일부에 오버랩 될 수 있다. 이에 따라, 상기 식각 공정을 수행함에 따라 형성되는 리세스들(287)에 의해, 제2 패턴들(275) 중에서 상기 제2 방향을 따라 3의 배수 번째의 제2 패턴들(275)이 노출될 수 있다.

도 35 및 도 36을 참조하면, 리세스들(287)에 의해 노출된 제2 패턴들(275)을 제거한 후, 그 하부의 식각 저지막(200) 부분 및 제2 게이트 절연막(160) 부분도 제거하여, 기판(100) 상부를 노출시키며 리세스들(287)에 각각 연통되는 제6 개구들(217)을 형성한다. 이때, 각 제6 개구들(217)은 상기 제1 방향을 따라 연장되도록 형성될 수 있다.

도 37 및 도 38를 참조하면, 제2 포토레지스트 패턴(295)을 제거한 후, 각 제6 개구들(217)을 채우는 소스 라인(300)을 형성하고, 각 리세스들(287)을 채우는 제3 캐핑막 패턴(310)을 형성한다.

소스 라인들(300)은 제6 개구들(217) 및 리세스들(287)을 채우는 제1 도전막을 상기 노출된 기판(100) 상부에 형성하고, 상기 제1 도전막 상부를 제거함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 각 리세스들(287) 내에 형성된 상기 제1 도전막 부분을 전부 제거함으로써, 각 소스 라인들(300)은 각 제6 개구들(217)만을 채우도록 형성될 수 있다. 상기 제1 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.

각 소스 라인들(300)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 각 소스 라인들(300)은 서로 인접하는 상기 제1 게이트 구조물들 사이의 기판(100) 및 소자 분리막(110) 상에 형성될 수 있다.

제3 캐핑막 패턴(310)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 이에 따라 제1 패턴들(285) 및/또는 제2 캐핑막(290)에 병합될 수도 있다.

도 39 및 도 40을 참조하면, 제2 캐핑막(290), 제3 캐핑막 패턴(310) 및 희생막 패턴(215) 상에 제4 마스크(320)를 형성한다.

예시적인 실시예들에 있어서, 제4 마스크(320)는 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 복수 개로 형성된 제8 개구들(325)을 포함할 수 있다. 각 제8 개구들(325)은 제1 영역(I)에 형성되며, 하부의 제2 캐핑막(290), 제3 캐핑막 패턴(310) 및 희생막 패턴(215)을 부분적으로 노출시킬 수 있다. 예시적인 실시예들에 있어서, 각 제8 개구들(325)은 기판(100)의 필드 영역 즉, 소자 분리막(110)에 오버랩 되도록 형성될 수 있다.

제4 마스크(320)는 실리콘 질화물 및 실리콘 산화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 포함하도록 형성할 수 있다.

도 41 및 도 42을 참조하면, 제4 마스크(320)를 식각 마스크로 사용하여 하부의 제2 캐핑막(290) 및 제2 패턴들(275)을 식각한다.

예시적인 실시예들에 있어서, 상기 식각 공정은 건식 식각 공정을 통해 수행될 수 있다. 상기 건식 식각 공정을 수행할 때, 제2 패턴들(275)에 인접한 제1 패턴들(285) 일부 및 제3 캐핑막 패턴(310) 일부도 함께 식각될 수 있으나, 소스 라인들(300)은 제3 캐핑막 패턴(310)에 의해 보호되므로 식각되지 않을 수 있다.

한편, 상기 건식 식각 공정 시, 제2 패턴들(275) 하부의 식각 저지막(200), 제2 게이트 절연막(160) 및 기판(100) 일부도 함께 제거될 수 있으며, 이에 따라 기판(100) 상부를 노출시키는 제9 개구들(218)이 형성될 수 있다.

도 43 및 도 44를 참조하면, 제9 개구들(218)을 채우는 제3 패턴들(330)을 형성한다.

제3 패턴들(330)은 제9 개구들(218)을 충분히 채우는 제1 절연막을 기판(100), 제1 패턴들(285), 제3 캐핑막 패턴(310) 및 제4 마스크(320) 상에 형성한 후, 상기 제1 절연막을 평탄화함으로써 형성할 수 있다. 일 실시예에 있어서, 상기 평탄화 공정은 제4 마스크(320)의 상부가 제거될 때까지 수행될 수 있다. 상기 제1 절연막은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있으며, 이에 따라 제1 패턴들(285), 제3 캐핑막 패턴(310) 및 제2 캐핑막(290)에 병합될 수도 있다.

예시적인 실시예들에 있어서, 각 제3 패턴들(330)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

이에 따라, 제2 패턴들(275)의 측벽은 제1 및 제3 패턴들(285, 330)에 의해 둘러싸일 수 있다.

도 45 내지 도 48를 참조하면, 제3 포토레지스트 패턴(340)을 제2 캐핑막(290), 제3 패턴들(330) 및 제4 마스크(320) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 캐핑막(290), 제3 패턴들(330), 제3 캐핑막 패턴(310) 및 제4 마스크(320)를 부분적으로 식각함으로써, 제2 패턴들(275)을 노출시킨다.

제3 포토레지스트 패턴(340)은 제2 영역(II)과 이에 인접하는 제1 영역(I) 일부를 커버하도록 형성될 수 있다. 이에 따라 상기 식각 공정에서 제2 영역(II)의 희생막 패턴(215)이 식각되지 않고 보호될 수 있다.

제3 포토레지스트 패턴(340)을 사용하는 건식 식각 공정을 수행함으로써, 제1 영역(I)에서 제1 및 제3 패턴들(285, 330)에 의해 측벽이 둘러싸인 제2 패턴들(275)이 노출될 수 있다. 한편, 상기 식각 공정 시, 제3 캐핑막 패턴(310) 상부가 제거되어 그 상면이 제1 내지 제3 패턴들(285, 275, 330)의 상면과 실질적으로 동일하게 될 수 있다.

이후 상기 노출된 제2 패턴들(275) 및 그 하부의 식각 저지막(200) 및 제2 게이트 절연막(160)을 제거하여 기판(100) 상면을 노출시키는 제10 개구들(219)을 형성한다.

도 49 내지 도 52을 참조하면, 각 제10 개구들(219)을 채우는 콘택 플러그(350)를 형성한다.

콘택 플러그들(350)은 제10 개구들(219)을 채우는 제2 도전막을 기판(100), 제1 및 제3 패턴들(285, 330), 제3 캐핑막 패턴(310) 및 제4 마스크(320) 상에 형성하고, 상기 제2 도전막 상부를 평탄화하여 형성할 수 있다. 예시적인 실시예들에 있어서, 콘택 플러그들(350)의 상면은 제1 및 제3 패턴들(285, 330) 및 제3 캐핑막 패턴(310)의 상면과 실질적으로 동일한 높이로 형성될 수 있다.

상기 제2 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.

콘택 플러그들(350)은 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으며, 각 콘택 플러그들(350)은 기판(100)의 불순물 영역(103)에 접촉하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제1 방향으로 연장되는 2개의 소스 라인들(300) 사이에 상기 제2 방향을 따라 2개의 콘택 플러그들(350)이 형성될 수 있다.

도 53를 참조하면, 제1 및 제3 패턴들(285, 330), 제3 캐핑막 패턴(310), 콘택 플러그들(350) 및 제4 마스크(320) 상에 패드막(360)을 형성한다.

패드막(360)은 텅스텐, 티타늄, 탄탈륨 등의 금속 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 중의 적어도 하나를 포함하도록 형성될 수 있다.

도 54 및 도 55을 참조하면, 제5 마스크(370)를 패드막(360) 상에 형성한 후, 이를 식각 마스크로 사용하여 패드막(360)을 패터닝 함으로써, 패드들(365)을 형성한다.

예시적인 실시예들에 있어서, 패드들(365)은 콘택 플러그들(350)을 커버하도록 형성될 수 있으며, 상기 제2 방향을 따라 각 콘택 플러그들(350)에 비해 큰 폭을 갖도록 형성될 수 있다.

한편, 콘택 플러그들(350) 사이의 공간은 제11 개구(367)로 도시되고 있다.

도 56 및 도 57을 참조하면, 제11 개구(367)를 채우는 제2 절연막(380)을 형성한다.

제2 절연막(380)은 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.

도 58 및 도 59을 참조하면, 각 패드들(365) 상면에 접촉하며 순차적으로 적층된 하부 전극(390), 자기터널접합(Magnetic Tunnel Junction: MTJ) 구조물(430) 및 상부 전극(440)을 제2 절연막(380) 상에 형성한다. 일 실시예에 있어서, MTJ 구조물(430)은 순차적으로 적층된 고정막 구조물 패턴(400), 터널 배리어막 패턴(410) 및 자유막 패턴(420)을 포함할 수 있다.

하부 전극(390), MTJ 구조물(430) 및 상부 전극(440)은 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 형성될 수 있다.

도 60을 참조하면, 하부 전극(390), MTJ 구조물(430) 및 상부 전극(440)을 커버하는 금속막(434)을 형성한다. 이에 따라, 금속막(434)은 하부 전극(390) 및 MTJ 구조물(430)의 측벽, 상부 전극(440)의 측벽 및 상면, 패드(365) 및 제2 절연막(380) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 금속막(434)은 알루미늄을 포함하도록 형성할 수 있다.

금속막(434)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 수행하여 형성될 수 있다.

이후, 도 4 내지 도 7을 참조로 설명된 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 금속막(434)을 보호막(432)으로 변환한다.

도 61를 참조하면, 보호막(432) 및 상부 전극(440)을 커버하는 제2 층간 절연막(450)을 패드들(365), 제2 절연막(380) 및 제4 마스크(320) 상에 형성하고, 상부 전극(440)에 접촉하는 비트 라인(460)을 제2 층간 절연막(450) 상에 형성함으로써, 상기 자기 메모리 장치를 제조할 수 있다.

제2 층간 절연막(450)은 예를 들어 실리콘 산화물을 사용하여 형성할 수 있으며, 비트 라인(460)은 예를 들어 금속, 금속 질화물 및/또는 금속 실리사이드를 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(460)은 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 형성될 수 있다.

전술한 것과 같이, 금속막(434)이 산화됨에 따라 보호막(432)은 절연성을 가질 수 있으며, 이에 따라 MTJ 구조물(430)에 포함된 고정막 구조물 패턴(400) 및 자유막 패턴(420) 사이의 전기적 단락을 방지할 수 있다. 한편 상기 불화 공정에 의해, 상기 산화 공정에서 상기 금속막(434)이 커버하는 MTJ 구조물(430) 내의 자유막 패턴(420)도 함께 산화되는 것이 방지될 수 있다. 이에 따라, 자유막 패턴(420)은 실질적으로 산소를 포함하지 않을 수 있으며, MTJ 구조물(430)은 높은 TMR을 가질 수 있다.

100: 기판103: 불순물 영역
105: 제2 트렌치110: 소자 분리막
120, 195, 260, 320, 370: 제1, 제2, 제3, 제4, 제5 마스크
130, 160: 제1, 제2 게이트 절연막
140, 170, 180: 제1, 제2, 제3 게이트 전극막
145, 175, 185: 제1, 제2, 제3 게이트 전극
150, 290: 제1, 제2 캐핑막155, 310: 제1, 제3 캐핑막 패턴
190: 제2 마스크막200: 식각 저지막
210, 450: 제1, 제2 층간 절연막
215: 제1 층간 절연막 패턴(희생막 패턴)
220: SOH 막230: 실리콘 산질화막
240, 295, 340: 제1, 제2, 제3 포토레지스트 패턴
250, 270: 제1, 제2 스페이서275, 285: 제2, 제1 패턴
280: 충전막300: 소스 라인
350: 콘택 플러그360: 패드막
365: 패드380: 제2 절연막
390: 하부 전극400: 고정막 구조물 패턴
410: 터널 배리어막 패턴420: 자유막 패턴
430: MTJ 구조물432: 보호막
434: 금속막440: 상부 전극
500: 플라즈마 생성부510: 반응 챔버
520: 스테이지530: 폴리테트라플로오린에틸렌

Claims (10)

1. 자기 터널 접합(MTJ) 구조물; 및
   상기 자기 터널 접합(MTJ) 구조물의 측벽 상에 형성되고, 불소를 함유하는 금속 산화물을 포함하는 보호막을 구비하는 자기 메모리 장치.
2. 제1항에 있어서, 상기 보호막은 불소를 함유하는 알루미늄 산화막인 것을 특징으로 하는 자기 메모리 장치.
3. 제1항에 있어서, 상기 자기 터널 접합(MTJ) 구조물의 상부 및 하부에 각각 형성된 하부 전극 및 상부 전극을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
4. 제3항에 있어서, 상기 보호막은 상기 상부 전극 및 상기 하부 전극 측벽 상에도 형성되는 것을 특징으로 하는 자기 메모리 장치.
5. 제3항에 있어서,
   상기 상부 전극에 전기적으로 연결되는 비트 라인;
   상기 하부 전극에 전기적으로 연결되는 트랜지스터; 및
   상기 트랜지스터에 전기적으로 연결되는 소스 라인을 더 포함하는 것을 특징으로 하는 자기 메모리 장치.
6. 제5항에 있어서, 상기 트랜지스터는
   기판 상에 형성된 게이트 구조물; 및
   상기 게이트 구조물에 인접한 상기 기판 상부에 형성된 불순물 영역들을 포함하며,
   상기 하부 전극 및 상기 소스 라인은 상기 불순물 영역들에 각각 전기적으로 연결되는 것을 특징으로 하는 자기 메모리 장치.
7. 기판 상에 자기 터널 접합(MTJ) 구조물을 형성하는 단계;
   상기 자기 터널 접합(MTJ) 소자를 커버하는 금속막을 형성하는 단계; 및
   상기 금속막을 산화 및 불화하는 단계를 포함하는 자기 메모리 장치 제조 방법.
8. 제7항에 있어서, 상기 금속막은 알루미늄을 포함하도록 형성되는 것을 특징으로 하는 자기 메모리 장치 제조 방법.
9. 제7항에 있어서, 상기 금속막을 산화 및 불화하는 단계는 산소 플라즈마 및 불소 공급원을 이용하는 것을 특징으로 하는 자기 메모리 장치 제조 방법.
10. 제9항에 있어서, 상기 불소 공급원은 폴리테트라플루오르에틸렌을 포함하는 것을 특징으로 하는 자기 메모리 장치 제조 방법.
    

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