KR20140069727A - Deserializer - Google Patents

Abstract

Translated fromKorean

직병렬변환기는 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함한다.The serial-to-parallel converter generates a selection signal for generating a selection signal by sensing the phase of one of the first to fourth internal clocks in response to a phase detection signal including a first pulse generated in response to a write command and a write latency signal part; A first selector for selecting and delivering the first sorting data group or the second sorting data group as a first selected sorting data group in response to the selection signal; And a second selector for selecting the first sorting data group or the second sorting data group as a second selected sorting data group in response to the selection signal.

Description

Translated fromKorean

직병렬변환기{DESERIALIZER}Deserializer {DESERIALIZER}

본 발명은 직병렬변환기에 관한 것이다.
The present invention relates to a serial-parallel converter.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체칩들 사이에 고속(high spped)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체칩들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것을 말한다. 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭, 즉, 다중위상(multi-phase)클럭이 반도체칩 내부에서 생성되어 데이터 입출력에 이용된다.
Recently, as the operation speed of a semiconductor system increases, a high spending data rate is required between semiconductor chips included in a semiconductor system. A prefetch is applied to the data input / output serially between the semiconductor chips to satisfy a high data rate or a high-bandwidth data. Prefetch refers to latching and parallelizing data received in series. In order to parallelize the data, a clock having a different phase, i.e., a multi-phase clock, is generated inside the semiconductor chip and used for data input / output.

본 발명은 데이터스트로브신호를 분주하여 다중위상클럭을 생성하고, 다중위상클럭을 이용하여 직렬로 들어온 데이터를 병렬화하여 정렬하는 직병렬변환기를 제공한다.
The present invention provides a serial-to-parallel converter that generates a multiphase clock by dividing a data strobe signal, and parallelizes and arranges serial data that is input using a multiphase clock.

이를 위해 본 발명은 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함하는 직병렬변환기를 제공한다.To this end, according to the present invention, a selection signal for generating a selection signal by sensing the phase of one of the first to fourth internal clocks in response to a phase detection signal including a first pulse generated in response to a write command and a write latency signal, Generating unit; A first selector for selecting and delivering the first sorting data group or the second sorting data group as a first selected sorting data group in response to the selection signal; And a second selector for selecting the first sorting data group or the second sorting data group as a second selected sorting data group and delivering the selected sorting data group in response to the selection signal.

또한, 본 발명은 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호, 제2 펄스를 포함하는 제1 데이터입력클럭 및 제3 펄스를 포함하는 제2 데이터입력클럭을 생성하는 위상제어부; 상기 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 생성된 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하고, 상기 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 데이터선택부; 및 상기 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 상기 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 내부데이터생성부를 포함하는 직병렬변환기를 포함하는 직병렬변환기를 제공한다.
Also, the present invention generates a second data input clock including a phase detection signal including a first pulse generated according to a write command and a write latency signal, a first data input clock including a second pulse, and a third pulse A phase control unit; In response to the selection signal generated by sensing the phase of one of the first to fourth internal clocks in response to the phase detection signal, selects the first sorting data group or the second sorting data group as the first selected sorting data group A data selector for selecting the first sorting data group or the second sorting data group as a second selected sorting data group in response to the selection signal; And latching the first selected sorting data group in response to the first data input clock to generate a first internal data group and latching the second selected sorting data group in response to the second data input clock, And an internal data generator for generating an internal data group. The serializer includes a serializer and a serializer.

본 발명에 의하면 위상이 반전된 다중위상클럭이 생성되더라도 오류 없이 데이터를 입력받아 정렬할 수 있는 효과가 있다.
According to the present invention, even if a multi-phase clock having a phase inverted is generated, data can be received and arranged without errors.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 직병렬변환기에 포함된 데이터정렬부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 직병렬변환기에 포함된 데이터선택부의 구성을 도시한 블럭도이다.
도 4 및 도 5는 도 1에 도시된 직병렬변환기의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram illustrating a configuration of a serial-to-parallel converter according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a data arrangement unit included in the serial-to-parallel converter shown in FIG.
3 is a block diagram showing the configuration of a data selector included in the serial-to-parallel converter shown in FIG.
4 and 5 are timing charts for explaining the operation of the serial-to-parallel converter shown in FIG.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.1 is a block diagram illustrating a configuration of a serial-to-parallel converter according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예에 따른 직병렬변환기는 내부클럭생성부(1), 데이터정렬부(2), 위상제어부(3), 선택신호생성부(4), 데이터선택부(5) 및 내부데이터생성부(6)를 포함한다.1, the serial-to-parallel converter according to the present embodiment includes aninternal clock generator 1, a data arranger 2, aphase controller 3, aselection signal generator 4, adata selector 5 and an internaldata generation unit 6.

내부클럭생성부(1)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)를 분주하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)을 생성한다. 내부클럭생성부(1)는 주파수 분주기로 구현되고, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 주기는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)의 주기보다 2배 크게 생성된다. 제2 내부클럭(QDQS)은 제1 내부클럭(IDQS)보다 90°만큼 위상이 늦고, 제3 내부클럭(IDQSB)은 제2 내부클럭(QDQS)보다 90°만큼 위상이 늦으며, 제4 내부클럭(QDQSB)은 제3 내부클럭(IDQSB)보다 90°만큼 위상이 늦다.The internalclock generating unit 1 divides the data strobe signal DQS and the inverted data strobe signal DQSB to generate a first internal clock IDQS, a second internal clock QDQS, a third internal clock IDQSB, 4 Internal clock (QDQSB) is generated. Theinternal clock generator 1 is implemented in a frequency divider and the periods of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB, Signal DQS and the inverted data strobe signal DQSB. The second internal clock QDQS is delayed by 90 degrees with respect to the first internal clock IDQS and the third internal clock IDQSB is delayed by 90 degrees with respect to the second internal clock QDQS, The clock signal QDQSB is phase-delayed by 90 degrees with respect to the third internal clock signal IDQSB.

데이터정렬부(2)는 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다. 데이터정렬부(2)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.Thedata arrangement unit 2 arranges the data DIN in response to the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB, To 8 < th > sorting data (ALIGN &lt; 1: 8 &gt;). A more specific configuration and operation of thedata arrangement unit 2 will be described later with reference to Fig.

위상제어부(3)는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 클럭(CLK)의 정수배만큼의 주기가 경과된 시점에서 발생하는 제1 펄스를 포함하는 위상감지신호(IWT_PD)를 생성한다. 본 실시예에서, 위상감지신호(IWT_PD)의 제1 펄스는 제2 내부클럭(QDQS)의 위상을 감지하기 위해 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 클럭(CLK)의 두주기 구간(2tCK) 경과한 시점에서 발생된다. 또한, 위상제어부(3)는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 클럭(CLK)의 정수배만큼의 주기가 경과된 시점에서 발생하는 제2 펄스를 포함하는 제1 데이터입력클럭(DINCLK<1>) 및 제3 펄스를 포함하는 제2 데이터입력클럭(DINCLK<2>)을 생성한다. 본 실시예에서, 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 클럭(CLK)의 네주기 구간(4tCK) 경과한 시점에서 발생된다. 또한, 본 실시예에서, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 시점부터 클럭(CLK)의 다섯주기 구간(5tCK) 경과한 시점에서 발생된다. 실시예에 따라서, 위상감지신호(IWT_PD) 및 제1 및 제2 데이터입력클럭(DINCLK<1:2>)의 펄스 발생시점 및 펄스폭은 다양하게 설정할 수 있다.Thephase control unit 3 receives the write command WT and outputs a phase detection signal including a first pulse that is generated at a time point when a cycle equal to an integral multiple of the clock CLK has elapsed from the point in time when the write latency WL has elapsed IWT_PD). In this embodiment, the first pulse of the phase detection signal IWT_PD is input from the time when the write command WT is inputted to sense the phase of the second internal clock QDQS and the clock CLK ) (2tCK), which is a period of time. Thephase control section 3 receives the write command WT and outputs the first pulse including the second pulse generated at the time point when the period corresponding to an integral multiple of the clock CLK elapses from the point in time when the write latency WL has elapsed And generates a second data input clock DINCLK < 2 > including a data input clock DINCLK < 1 > and a third pulse. In the present embodiment, the second pulse of the first data input clock DINCLK < 1 > is input to the four period section 4tCK of the clock CLK from the time when the write command WT is inputted and the write latency WL has elapsed, Occurs at a point in time. In the present embodiment, the third pulse of the second data input clock DINCLK < 2 > is a pulse of the clock CLK from the time when the write command WT is inputted and the write latency WL has elapsed, 5tCK) has elapsed. According to the embodiment, the pulse generation time and pulse width of the phase detection signal IWT_PD and the first and second data input clocks DINCLK <1: 2> can be variously set.

선택신호생성부(4)는 위상감지신호(IWT_PD)에 응답하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나의 클럭을 감지하여 선택신호(SEL)를 생성한다. 본 실시예에서, 선택신호(SEL)는 위상감지신호(IWT_PD)가 발생된 시점에서 제2 내부클럭(QDQS)의 위상에 따라 논리레벨이 결정된다. 즉, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직하이레벨을 갖는 경우 선택신호(SEL)는 로직하이레벨을 갖고, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직로우레벨을 갖는 경우 선택신호(SEL)는 로직로우레벨을 갖는다. 선택신호(SEL)가 로직하이레벨로 생성되는 것은 데이터(DIN)가 입력되는 시점부터 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 순서로 차례로 생성됨을 의미한다. 즉, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)이 정상적으로 생성될 때 선택신호(SEL)는 로직하이레벨로 생성된다. 한편, 선택신호(SEL)가 로직로우레벨로 생성되는 것은 데이터(DIN)가 입력되는 시점부터 제3 내부클럭(IDQSB), 제4 내부클럭(QDQSB)제1 내부클럭(IDQS) 및 제2 내부클럭(QDQS)의 순서로 차례로 생성됨를 의미한다. 즉, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 위상이 반전되어 생성될 때 선택신호(SEL)는 로직로우레벨로 생성된다. 실시예에 따라서, 선택신호생성부(4)는 위상감지신호(IWT_PD)에 응답하여 제1 내부클럭(IDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나를 감지하여 선택신호(SEL)를 생성하도록 설정될 수 있다.Theselection signal generator 4 generates one of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB in response to the phase detection signal IWT_PD. And generates a selection signal SEL. In this embodiment, the logic level of the selection signal SEL is determined according to the phase of the second internal clock signal QDQS at the time when the phase sense signal IWT_PD is generated. That is, in the rising edge of the phase detection signal IWT_PD, the selection signal SEL has a logic high level when the second internal clock signal QDQS has a logic high level, The select signal SEL has a logic low level when the internal clock signal QDQS has a logic low level. The selection signal SEL is generated at a logic high level from the input of the data DIN to the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, (QDQSB). That is, when the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB are normally generated, the selection signal SEL is generated at a logic high level . On the other hand, the selection signal SEL is generated at a logic low level from the input of the data DIN to the third internal clock IDQSB, the fourth internal clock QDQSB first internal clock IDQS, And a clock (QDQS) in this order. That is, when the phases of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB are inverted, the select signal SEL is at a logic low level . Theselection signal generator 4 detects one of the first internal clock IDQS, the third internal clock IDQSB and the fourth internal clock QDQSB in response to the phase detection signal IWT_PD And may be set to generate the selection signal SEL.

데이터선택부(5)는 선택신호(SEL)의 레벨에 따라 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 선택적으로 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)로 전달한다. 본 실시예에서 데이터선택부(5)는 선택신호(SEL)가 로직하이레벨인 경우 제1 정렬데이터그룹을 제1 선택정렬데이터그룹으로 전달하고, 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 전달한다. 제1 정렬데이터그룹은 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제5 정렬데이터(ALIGN<5>) 및 제6 정렬데이터(ALIGN<6>)를 포함한다. 제2 정렬데이터그룹은 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제7 정렬데이터(ALIGN<7>) 및 제8 정렬데이터(ALIGN<8>)를 포함한다. 제1 선택정렬데이터그룹은 제1 선택정렬데이터(ALIGNSEL<1>), 제2 선택정렬데이터(ALIGNSEL<2>), 제5 선택정렬데이터(ALIGNSEL<5>) 및 제6 선택정렬데이터(ALIGNSEL<6>)를 포함한다. 제2 선택정렬데이터그룹은 제3 선택정렬데이터(ALIGNSEL<3>), 제4 선택정렬데이터(ALIGNSEL<4>), 제7 선택정렬데이터(ALIGNSEL<7>) 및 제8 선택정렬데이터(ALIGNSEL<8>)를 포함한다. 한편, 본 실시예에서 데이터선택부(5)는 선택신호(SEL)가 로직로우레벨인 경우 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 전달하고, 제1 정렬데이터그룹을 제2 선택정렬데이터그룹으로 전달한다. 데이터선택부(5)보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.Thedata selector 5 selectively outputs the first to eighth sorting data ALIGN <1: 8> to the first to eighth selection sorting data ALIGNSEL <1: 8> according to the level of the selection signal SEL. . In the present embodiment, thedata selector 5 transfers the first sorting data group to the first selected sorting data group when the selection signal SEL is at the logic high level, and transfers the second sorting data group to the second selected sorting data group . The first sorting data group includes first sorting data ALIGN <1>, second sorting data ALIGN <2>, fifth sorting data ALIGN <5>, and sixth sorting data ALIGN <6> . The second sorting data group includes third sorting data ALIGN <3>, fourth sorting data ALIGN <4>, seventh sorting data ALIGN <7>, and eighth sorting data ALIGN <8> . The first selected sorting data group includes the first selected sorting data ALIGNSEL <1>, the second selected sorting data ALIGNSEL <2>, the fifth selected sorting data ALIGNSEL <5>, and the sixth selected sorting data ALIGNSEL < &Lt; 6 &gt;). The second selection sort data group includes the third selection sort data ALIGNSEL <3>, the fourth selection sort data ALIGNSEL <4>, the seventh selection sort data ALIGNSEL <7>, and the eighth selection sort data ALIGNSEL < &Lt; 8 &gt;). On the other hand, in the present embodiment, when the selection signal SEL is at a logic low level, thedata selector 5 transfers the second sorting data group to the first selected sorting data group, Data group. A detailed configuration and operation of thedata selection unit 5 will be described later with reference to Fig.

내부데이터생성부(6)는 제1 및 제2 데이터입력클럭(DINCLK<1:2>)에 동기하여 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)를 래치하여 제1 내지 제8 내부데이터(IDATA)를 래치한다. 본 실시예에서 내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성한다. 제1 내부데이터그룹은 제1 내부데이터(IDATA<1>), 제2 내부데이터(IDATA<2>), 제5 내부데이터(IDATA<5>) 및 제6 내부데이터(IDATA<6>)를 포함한다. 제2 내부데이터그룹은 제3 내부데이터(IDATA<3>), 제4 내부데이터(IDATA<4>), 제7 내부데이터(IDATA<7>) 및 제8 내부데이터(IDATA<8>)를 포함한다.Theinternal data generator 6 latches the first to eighth selective sorting data ALIGNSEL <1: 8> in synchronization with the first and second data input clocks DINCLK <1: 2> 8 Latch internal data (IDATA). In this embodiment, theinternal data generator 6 latches the first selected sorting data group in synchronization with the first data input clock DINCLK < 1 > to generate the first internal data group, and the second data input clock DINCLK < 2 >) to generate a second internal data group. The first internal data group includes first internal data IDATA <1>, second internal data IDATA <2>, fifth internal data IDATA <5>, and sixth internal data IDATA <6> . The second internal data group includes third internal data IDATA <3>, fourth internal data IDATA <4>, seventh internal data IDATA <7>, and eighth internal data IDATA < .

도 2는 데이터정렬부(2)의 구성을 도시한 블럭도이다.FIG. 2 is a block diagram showing the configuration of thedata sorting unit 2. FIG.

도 2에 도시된 바와 같이, 데이터정렬부(2)는 클럭버퍼부(21) 및 정렬부(22) 로 구성된다. 클럭버퍼부(21)는 제1 내지 제4 버퍼(211~214)로 구성된다. 정렬부(22)는 제1 내지 제6 래치(221~226)로 구성된다.As shown in FIG. 2, thedata arrangement unit 2 includes aclock buffer unit 21 and analignment unit 22. Theclock buffer unit 21 includes first tofourth buffers 211 to 214. Thealignment unit 22 includes first tosixth latches 221 to 226.

제1 버퍼(211)는 제1 내부클럭(IDQS)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제1 정렬데이터(ALIGN<1>)로 출력한다. 제2 버퍼(212)는 제2 내부클럭(QDQS)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제2 정렬데이터(ALIGN<2>)로 출력한다. 제3 버퍼(213)는 제3 내부클럭(IDQSB)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제3 정렬데이터(ALIGN<3>)로 출력한다. 제4 버퍼(214)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제4 정렬데이터(ALIGN<4>)로 출력한다. 본 실시예에서, 제1 내지 제4 버퍼(211~214)는 플립플롭으로 구현되어 입력되는 데이터를 래치하고, 버퍼링하여 출력한다.Thefirst buffer 211 buffers the data DIN in synchronization with the rising edge of the first internal clock IDQS and outputs the first alignment data ALIGN <1>. Thesecond buffer 212 buffers the data DIN in synchronization with the rising edge of the second internal clock QDQS and outputs the second alignment data ALIGN <2>. Thethird buffer 213 buffers the data DIN in synchronization with the rising edge of the third internal clock IDQSB and outputs the third alignment data ALIGN <3>. Thefourth buffer 214 buffers the data DIN in synchronization with the rising edge of the fourth internal clock signal QDQSB and outputs the fourth alignment data ALIGN <4>. In the present embodiment, the first tofourth buffers 211 to 214 are implemented as flip-flops to latch input data, buffer the data, and output the data.

제1 래치(221)는 제3 내부클럭(IDQSB)의 라이징에지에 동기하여 제1 정렬데이터(ALIGN<1>)를 래치하여 출력한다. 제2 래치(222)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제1 래치(221)의 출력신호를 래치하여 출력한다. 제3 래치(223)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제2 버퍼(212)의 출력신호를 래치하여 출력한다. 제4 래치(224)는 제1 내부클럭(IDQS)의 라이징에지에 동기하여 제3 정렬데이터(ALIGN<3>)를 래치하여 출력한다. 제5 래치(225)는 제4 내부클럭(QDQSB)의 라이징에지에 동기하여 제4 래치(224)의 출력신호를 래치하여 출력한다. 제6 래치(226)는 제2 내부클럭(QDQS)의 라이징에지에 동기하여 제4 정렬데이터(ALIGN<4>)의 출력신호를 래치하여 출력한다. 본 실시예에서, 제1 내지 제6 래치(221~226)는 플립플롭으로 구현되어 입력되는 데이터를 래치하고, 버퍼링하여 출력한다.Thefirst latch 221 latches and outputs the first alignment data ALIGN <1> in synchronization with the rising edge of the third internal clock IDQSB. Thesecond latch 222 latches and outputs the output signal of thefirst latch 221 in synchronization with the rising edge of the fourth internal clock signal QDQSB. Thethird latch 223 latches and outputs the output signal of thesecond buffer 212 in synchronization with the rising edge of the fourth internal clock signal QDQSB. Thefourth latch 224 latches and outputs the third alignment data ALIGN <3> in synchronization with the rising edge of the first internal clock IDQS. Thefifth latch 225 latches and outputs the output signal of thefourth latch 224 in synchronization with the rising edge of the fourth internal clock signal QDQSB. Thesixth latch 226 latches and outputs the output signal of the fourth alignment data ALIGN <4> in synchronization with the rising edge of the second internal clock signal QDQS. In the present embodiment, the first tosixth latches 221 to 226 are implemented as flip-flops, latches input data, buffers and outputs the input data.

데이터정렬부(2)는 선택신호(SEL)가 로직하이레벨인 경우 클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<1:4>)를 클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 또한, 데이터정렬부(2)는 선택신호(SEL)가 로직하이레벨일 때 제1 정렬데이터(ALIGN<1>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 한편, 데이터정렬부(2)는 선택신호(SEL)가 로직로우레벨인 경우 클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<1:4>)를 클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 또한, 데이터정렬부(2)는 선택신호(SEL)가 로직로우레벨일 때 제3 정렬데이터(ALIGN<3>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성하며, 제1 정렬데이터(ALIGN<1>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성한다.When the selection signal SEL is at a logic high level, thedata sorting unit 2 sequentially latches data input in synchronization with the clock CLK to sequentially output first sorting data ALIGN <1>, second sorting data ALIGN (ALIGN <3>) and fourth alignment data (ALIGN <1: 4>) in a time interval of a half period (0.5 tCK) of a clock (CLK) do. Thedata alignment unit 2 delays the first alignment data ALIGN <1> by 1.5 period (1.5 tCK) of the clock CLK when the selection signal SEL is at a logic high level, (ALIGN <5>) and delays the second alignment data ALIGN <2> by one period (1 tCK) of the clock CLK to generate sixth alignment data ALIGN <6> 3 ALIGN <3> is delayed by 1.5 period section (1.5 tCK) of the clock CLK to generate the seventh sorting data ALIGN <7>, and the fourth sorting data ALIGN <4> And generates the eighth sorting data ALIGN < 8 > by delaying it by one period (1 tCK) of the clock (CLK). Meanwhile, when the selection signal SEL is at a logic low level, thedata sorting unit 2 sequentially latches the data input in synchronization with the clock CLK to generate third alignment data ALIGN <3> (ALIGN < 1: 4 >) in a time interval equal to a half period (0.5 tCK) of the clock (CLK). Thedata alignment unit 2 delays the third alignment data ALIGN <3> by 1.5 period (1.5 tCK) of the clock CLK when the selection signal SEL is at a logic low level, (ALIGN <8>) by delaying the fourth alignment data ALIGN <4> by one period (1 tCK) of the clock (CLK) to generate the fourth alignment data ALIGN < The first sorting data ALIGN <5> is generated by delaying the first sorting data ALIGN <1> by the 1.5 period section (1.5 tCK) of the clock CLK to generate the fifth sorting data ALIGN < And generates the sixth alignment data ALIGN <6> by delaying it by one period (1 tCK) of the clock (CLK).

도 4는 데이터선택부(5)의 구성을 도시한 블럭도이다.Fig. 4 is a block diagram showing the configuration of thedata selector 5. Fig.

도 4에 도시된 바와 같이, 데이터선택부(5)는 제1 선택부(51) 및 제2 선택부(52)로 구성된다. 제1 선택부(51)는 선택신호(SEL)가 로직하이레벨인 경우 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달한다. 제1 선택부(51)는 선택신호(SEL)가 로직로우레벨인 경우 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달한다. 제2 선택부(52)는 선택신호(SEL)가 로직하이레벨인 경우 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다. 제2 선택부(52)는 선택신호(SEL)가 로직로우레벨인 경우 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다.As shown in FIG. 4, thedata selector 5 includes afirst selector 51 and a second selector 52. When the selection signal SEL is at a logic high level, thefirst selector 51 outputs the first selection data group ALGN <1, 5, 6> to the first selection alignment data group ALGNSEL < 5,6>). Thefirst selection unit 51 outputs the second selection data group ALGN <3, 4, 7, 8> to the first selection alignment data group ALGNSEL <1, 2, 5,6>). The second selection unit 52 outputs the second selection data group ALGN <3, 4, 7, 8> to the second selection alignment data group ALGNSEL < 7,8 >). The second selection unit 52 outputs the first selection data group ALGN <1, 5, 6> to the second selection selection data group ALGNSEL <3, 4, 7,8 >).

이상 살펴본 직병렬변환기의 동작을 도 3 및 도 4를 참고하여 살펴보되, 데이터가 입력될 때 내부클럭들의 위상이 정상적으로 생성(선택신호(SEL)가 로직하이레벨)되는 경우와 반전되어 생성(선택신호(SEL)가 로직로우레벨)되는 경우를 나누어 살펴보면 다음과 같다. 본 실시예에서 라이트레이턴시(WL)는 2로 설정되고, tDQSS는 1tCK로 설정된 경우를 가정한다. tDQSS는 데이터스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙을 나타낸다. 즉, tDQSS는 클럭(CLK)에 동기하여 유효한 데이터스트로브신호(DQS)가 생성되기 위해 필요한 최소구간으로 정의할 수 있다. 라이트커맨드(WT)가 입력되고, 라이트레이턴시(WL)가 경과된 시점부터 데이터(DIN)가 입력되는 시점까지의 구간은 프리앰블구간(tWPRE)으로 정의하며, 본 실시예에서 프리앰블구간(tWPRE)은 tDQSS로 설정되었지만 실시예에 따라서 tDQSS+ (정수배)*tCK의 구간으로 설정될 수 있다.3 and 4, when the phase of the internal clocks is normally generated (the selection signal SEL is at a logic high level) when data is input, the operation of the serial-to- The signal SEL is at a logic low level). In this embodiment, it is assumed that the write latency WL is set to 2 and the tDQSS is set to 1 tCK. tDQSS indicates a specification of a domain crossing margin between the data strobe signal (DQS) and the clock (CLK). That is, tDQSS can be defined as a minimum interval required for generating a valid data strobe signal DQS in synchronization with the clock CLK. A section from the time when the write command WT is input to the time when the write latency WL elapses to the time when the data DIN is input is defined as a preamble section tWPRE. In this embodiment, the preamble section tWPRE is tDQSS, but it may be set to the interval of tDQSS + (integer multiple) * tCK according to the embodiment.

도 4를 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.The operation of the serial-to-parallel converter will be described with reference to FIG.

t11 시점에서 라이트커맨드(WT)가 입력되면 t13 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)의 제1 펄스는 라이트레이턴시(WL)가 경과된 t12 시점부터 2tCK 구간이 경과된 t15 시점에서 발생한다. 위상감지신호(IWT_PD)의 라이징에지인 t15 시점에서 제2 내부클럭(QDQS)의 위상은 로직하이레벨이므로, 선택신호(SEL)는 로직하이레벨로 생성된다. 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t12시점부터 클럭(CLK)의 네주기 구간(4tCK) 경과한 t19 시점에서 발생된다. 또한, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t12시점부터 클럭(CLK)의 다섯주기 구간(5tCK) 경과한 t21시점에서 발생된다.When the write command WT is input at time t11, the data DIN is input at time t13, and the first pulse of the phase detection signal IWT_PD is input to the time t15 at which 2 tCK sections have elapsed from the time t12 at which the write latency WL has elapsed. Lt; / RTI &gt; The phase of the second internal clock signal QDQS at the time t15, which is the rising edge of the phase detection signal IWT_PD, is at a logic high level, so that the selection signal SEL is generated at a logic high level. The second pulse of the first data input clock DINCLK &lt; 1 &gt; is input at the timing t19 when the write command WT is inputted and after the four cycle section 4tCK of the clock CLK from the time t12 when the write latency WL has elapsed Lt; / RTI > The third pulse of the second data input clock DINCLK &lt; 2 &gt; is a pulse of the clock signal CLK that has elapsed from the time point t12 at which the write command WT is input and the write latency WL has elapsed to the fifth cycle interval 5tCK of the clock CLK lt; / RTI &gt;

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 tDQSS가 경과된 t13 시점부터 정상적으로 발생한다. 제1 내부클럭(IDQS)은 t13 시점에서부터 주기신호로 발생한다. 제2 내부클럭(QDQS)은 t13 시점에서 90°만큼 지연된 t14 시점에서부터 주기신호로 발생한다. 제3 내부클럭(IDQSB)은 t14 시점에서 90°만큼 지연된 t15 시점에서부터 주기신호로 발생한다. 제4 내부클럭(QDQSB)은 t15 시점에서 90°만큼 지연된 t16 시점에서부터 주기신호로 발생한다.The first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB normally occur from t13 when tDQSS has elapsed. The first internal clock IDQS is generated as a periodic signal from the time t13. The second internal clock signal QDQS is generated as a periodic signal from the time t14 delayed by 90 degrees at time t13. The third internal clock IDQSB is generated as a periodic signal from a time point t15 delayed by 90 degrees at time t14. The fourth internal clock signal QDQSB is generated as a periodic signal from a time t16 delayed by 90 degrees at time t15.

데이터정렬부(2)는 클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<4>)를 클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 제1 정렬데이터(ALIGN<1>)는 t13~t17 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t17~t21 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t14~t18 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t18~t22 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제3 정렬데이터(ALIGN<3>)는 t15~t19 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t19~t23 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t16~t20 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.Thedata sorting unit 2 sequentially latches the data input in synchronism with the clock CLK and sequentially outputs the first sorting data ALIGN <1>, the second sorting data ALIGN <2>, the thirdsorting data ALIGN 3 &gt;) and fourth alignment data ALIGN &lt; 4 &gt; in a time interval corresponding to a half period (0.5 tCK) of the clock CLK. The first alignment data ALIGN <1> latches the first signal of the data DIN during the interval t13 to t17 and latches the fifth signal of the data DIN during the interval t17 to t21. The second alignment data ALIGN <2> latches the second signal of the data DIN during the interval t14 to t18 and latches the sixth signal of the data DIN during the interval t18 to t22. The third alignment data ALIGN <3> latches the third signal of the data DIN during the interval t15 to t19 and latches the seventh signal of the data DIN during the interval t19 to t23. The fourth alignment data ALIGN <4> latches the fourth signal of the data DIN during the interval t16 to t20 and latches the eighth signal of the data DIN during the interval t20 to t24.

데이터정렬부(2)는 제1 정렬데이터(ALIGN<1>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제5 정렬데이터(ALIGN<5>)는 t16~t20 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t16~t20 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t20~t24 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제7 정렬데이터(ALIGN<7>)는 t18~t22 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t22~t25 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t18~t22 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t22~t25 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.Thedata sorting unit 2 generates the fifth sorting data ALIGN <5> by delaying the first sorting data ALIGN <1> by 1.5 period (1.5 tCK) of the clock CLK, Generates the sixth alignment data ALIGN <6> by delaying the data ALIGN <2> by one period (1 tCK) of the clock CLK, and outputs the third alignment data ALIGN <3> (ALIGN <4>) is delayed by one cycle period (1 tCK) of the clock (CLK), and the seventh sorting data ALIGN < To generate eighth alignment data (ALIGN &lt; 8 &gt;). As a result, the fifth alignment data ALIGN &lt; 5 &gt; latches the first signal of the data DIN during the interval t16 to t20, and latches the fifth signal of the data DIN during the interval t20 to t24. The sixth alignment data ALIGN <6> latches the second signal of the data DIN during the interval t16 to t20 and latches the sixth signal of the data DIN during the interval t20 to t24. The seventh sorting data ALIGN <7> latches the third signal of the data DIN during the interval t18 to t22 and latches the seventh signal of the data DIN during the interval t22 to t25. The eighth alignment data ALIGN <8> latches the fourth signal of the data DIN during the interval t18 to t22, and latches the eighth signal of the data DIN during the interval t22 to t25.

데이터선택부(5)는 로직하이레벨의 선택신호(SEL)를 입력받아, 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달하고, 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다. Thedata selection unit 5 receives the selection signal SEL of the logic high level and outputs the first sorting data group ALGN <1,2,5,6> to the first selection sorting data group ALGNSEL < , 5,6>, and transfers the second sorting data group ALGN <3,4,7,8> to the second selection sorting data group ALGNSEL <3,4,7,8>.

내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스가 입력되는 t19 시점에 동기하여 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)을 래치하여 제1 내부데이터그룹(IDATA<1,2,5,6>)을 생성하고, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스가 입력되는 t21 시점에 동기하여 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)을 래치하여 제2 내부데이터그룹(DINCLK<3,4,7,8>)을 생성한다.The internaldata generating unit 6 generates the first selected sorting data group ALGNSEL <1,2,5,6> in synchronism with the time point t19 when the second pulse of the first data input clock DINCLK <1> And generates a first internal data group IDATA <1, 2, 5, 6> in synchronization with the timing t21 at which the third pulse of the second data input clock DINCLK <2> And latches the data group ALGNSEL <3, 4, 7, 8> to generate the second internal data group DINCLK <3, 4, 7, 8>.

도 5를 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.The operation of the serial-to-parallel converter will be described with reference to FIG.

t31 시점에서 라이트커맨드(WT)가 입력되면 t33 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)의 제1 펄스는 라이트레이턴시(WL)가 경과된 t32 시점부터 2tCK 구간이 경과된 t35 시점에서 발생한다. 위상감지신호(IWT_PD)의 라이징에지인 t35 시점에서 제2 내부클럭(QDQS)의 위상은 로직로우레벨이므로, 선택신호(SEL)는 로직로우레벨로 생성된다. 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t32시점부터 클럭(CLK)의 네주기 구간(4tCK) 경과한 t39 시점에서 발생된다. 또한, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 t32시점부터 클럭(CLK)의 다섯주기 구간(5tCK) 경과한 t41시점에서 발생된다.When the write command WT is input at time t31, the data DIN is input at time t33, and the first pulse of the phase detection signal IWT_PD is input at time t35 when the 2tCK section has elapsed from the time t32 when the write latency WL has elapsed Lt; / RTI &gt; Since the phase of the second internal clock signal QDQS at the time t35, which is the rising edge of the phase detection signal IWT_PD, is at a logic low level, the selection signal SEL is generated at a logic low level. The second pulse of the first data input clock DINCLK &lt; 1 &gt; is input at the time t39 when the write command WT is input and the four cycles section 4tCK of the clock CLK has elapsed from the time t32 at which the write latency WL has elapsed Lt; / RTI > The third pulse of the second data input clock DINCLK &lt; 2 &gt; is a clock pulse that has passed the five cycle interval 5tCK of the clock CLK from the time point t32 when the write command WT is input and the write latency WL has elapsed lt; / RTI &gt;

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 tDQSS가 경과된 t33 시점부터 위상이 반전되어 발생한다. 제3 내부클럭(IDQSB)은 t33 시점에서부터 주기신호로 발생한다. 제4 내부클럭(QDQSB)은 t33 시점에서 90°만큼 지연된 t34 시점에서부터 주기신호로 발생한다. 제1 내부클럭(IDQS)은 t34 시점에서 90°만큼 지연된 t35 시점에서부터 주기신호로 발생한다. 제2 내부클럭(QDQS)은 t35 시점에서 90°만큼 지연된 t36 시점에서부터 주기신호로 발생한다.The first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB are generated by inverting the phase from t33 when tDQSS has elapsed. The third internal clock IDQSB is generated as a periodic signal from the time t33. The fourth internal clock signal QDQSB is generated as a periodic signal from time t34 delayed by 90 degrees at time t33. The first internal clock IDQS is generated as a periodic signal from a time t35 delayed by 90 degrees at time t34. The second internal clock signal QDQS is generated as a periodic signal from the time t36 delayed by 90 degrees at time t35.

데이터정렬부(2)는 클럭(CLK)에 동기되어 입력되는 데이터를 순차적으로 래치하여 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제1 정렬데이터(ALIGN<1>) 및 제2 정렬데이터(ALIGN<2>)를 클럭(CLK)의 반주기구간(0.5tCK)의 구간만큼의 시간 간격으로 순차적으로 생성한다. 제3 정렬데이터(ALIGN<3>)는 t33~t37 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t37~t41 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t34~t38 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t38~t42 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제1 정렬데이터(ALIGN<1>)는 t35~t39 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t39~t43 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t36~t40 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t40~44 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.Thedata sorting unit 2 sequentially latches the data input in synchronization with the clock CLK and sequentially outputs third sorting data ALIGN <3>, fourth sorting data ALIGN <4>, first sorting data ALIGN 1) and the second alignment data ALIGN < 2 > in a time interval corresponding to a half period (0.5 tCK) of the clock CLK. The third alignment data ALIGN <3> latches the first signal of the data DIN during the period t33 to t37 and latches the fifth signal of the data DIN during the t37 to t41 interval. The fourth alignment data ALIGN < 4 > latches the second signal of the data DIN during the interval t34 to t38, and latches the sixth signal of the data DIN during the interval t38 to t42. The first alignment data ALIGN < 1 > latches the third signal of the data DIN during the interval t35 to t39, and latches the seventh signal of the data DIN during the interval t39 to t43. The second alignment data ALIGN < 2 > latches the fourth signal of the data DIN during the interval t36 to t40, and latches the eighth signal of the data DIN for the interval t40 to 44.

데이터정렬부(2)는 제1 정렬데이터(ALIGN<1>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 클럭(CLK)의 1.5 주기구간(1.5tCK)만큼 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 클럭(CLK)의 1 주기구간(1tCK)만큼 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제7 정렬데이터(ALIGN<7>)는 t36~t40 구간동안 데이터(DIN)의 첫번째 신호를 래치하고, t40~t44 구간동안 데이터(DIN)의 다섯번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t36~t40 구간동안 데이터(DIN)의 두번째 신호를 래치하고, t40~t44 구간동안 데이터(DIN)의 여섯번째 신호를 래치한다. 제5 정렬데이터(ALIGN<5>)는 t38~t42 구간동안 데이터(DIN)의 세번째 신호를 래치하고, t42~t45 구간동안 데이터(DIN)의 일곱번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t38~t42 구간동안 데이터(DIN)의 네번째 신호를 래치하고, t42~t45 구간동안 데이터(DIN)의 여덟번째 신호를 래치한다.Thedata sorting unit 2 generates the fifth sorting data ALIGN <5> by delaying the first sorting data ALIGN <1> by 1.5 period (1.5 tCK) of the clock CLK, Generates the sixth alignment data ALIGN <6> by delaying the data ALIGN <2> by one period (1 tCK) of the clock CLK, and outputs the third alignment data ALIGN <3> (ALIGN <4>) is delayed by one cycle period (1 tCK) of the clock (CLK), and the seventh sorting data ALIGN < To generate eighth alignment data (ALIGN &lt; 8 &gt;). As a result, the seventh sorting data ALIGN <7> latches the first signal of the data DIN during the interval t36 to t40 and latches the fifth signal of the data DIN during the interval t40 to t44. The eighth sorting data ALIGN <8> latches the second signal of the data DIN during the interval t36 to t40 and latches the sixth signal of the data DIN during the interval t40 to t44. The fifth sorting data ALIGN <5> latches the third signal of the data DIN during the interval t38 to t42 and latches the seventh signal of the data DIN during the interval t42 to t45. The sixth alignment data ALIGN <6> latches the fourth signal of the data DIN during the interval t38 to t42 and latches the eighth signal of the data DIN during the interval t42 to t45.

데이터선택부(5)는 로직로우레벨의 선택신호(SEL)를 입력받아, 제2 정렬데이터그룹(ALGN<3,4,7,8>)을 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)으로 전달하고, 제1 정렬데이터그룹(ALGN<1,2,5,6>)을 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)으로 전달한다. Thedata selecting unit 5 receives the logic low level selection signal SEL and outputs the second sorting data group ALGN <3, 4, 7, 8> to the first selection sorting data group ALGNSEL < , 5,6>, and transfers the first sorting data group ALGN <1,2,5,6> to the second selection sorting data group ALGNSEL <3,4,7,8>.

내부데이터생성부(6)는 제1 데이터입력클럭(DINCLK<1>)의 제2 펄스가 입력되는 t39 시점에 동기하여 제1 선택정렬데이터그룹(ALGNSEL<1,2,5,6>)을 래치하여 제1 내부데이터그룹(IDATA<1,2,5,6>)을 생성하고, 제2 데이터입력클럭(DINCLK<2>)의 제3 펄스가 입력되는 t21 시점에 동기하여 제2 선택정렬데이터그룹(ALGNSEL<3,4,7,8>)을 래치하여 제2 내부데이터그룹(DINCLK<3,4,7,8>)을 생성한다.Theinternal data generator 6 synchronizes the first selected sorting data group ALGNSEL <1,2,5,6> with the second pulse of the first data input clock DINCLK <1> And generates a first internal data group IDATA <1, 2, 5, 6> in synchronization with the timing t21 at which the third pulse of the second data input clock DINCLK <2> And latches the data group ALGNSEL <3, 4, 7, 8> to generate the second internal data group DINCLK <3, 4, 7, 8>.

이상 살펴본 바와 같이, 본 실시예에 따른 직병렬변환기는 멀티위상을 갖는 내부클럭들이 정상적으로 생성된 경우와 반전되어 비정상적으로 생성된 경우를 가정하여 데이터들을 각각 정렬시키고, 정렬된 데이터들을 위상이 반전된 데이터들을 포함하는 그룹으로 나누어 선택적으로 전달함으로써, 내부클럭의 위상이 반전된 경우에도 오류없이 데이터를 입력받아 정렬할 수 있다.
As described above, the serial-to-parallel converter according to the present embodiment aligns data on the assumption that internal clocks having multi-phases are normally generated and inverted and generated abnormally, respectively, The data can be received and arranged without error even when the phase of the internal clock is inverted.

1: 내부클럭생성부2: 데이터정렬부
3: 위상제어부4: 선택신호생성부
5: 데이터선택부6: 내부데이터생성부
21: 클럭버퍼부22: 정렬부
211~214: 제1 내지 제4 버퍼221~226: 제1 내지 제6 래치
51: 제1 선택부 52: 제2 선택부1: internal clock generating unit 2: data sorting unit
3: phase control unit 4: selection signal generation unit
5: Data selection unit 6: Internal data generation unit
21: clock buffer unit 22:
211 to 214: first tofourth buffers 221 to 226: first to sixth latches
51: first selector 52: second selector

Claims (26)

Translated fromKorean

라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부;
선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하는 제1 선택부; 및
선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 제2 선택부를 포함하는 직병렬변환기.
A selection signal generator for generating a selection signal by sensing a phase of one of the first to fourth internal clocks in response to a phase detection signal including a first pulse generated according to a write command and a write latency signal;
A first selector for selecting and delivering the first sorting data group or the second sorting data group as a first selected sorting data group in response to the selection signal; And
And a second selector for selecting and delivering the first sorting data group or the second sorting data group as a second selected sorting data group in response to the selection signal.
제 1 항에 있어서, 상기 제1 내지 제4 내부클럭은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 생성되는 직병렬변환기.
The serial-parallel converter of claim 1, wherein the first to fourth internal clocks are generated by dividing a data strobe signal and an inverted data strobe signal.
제 2 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
3. The method of claim 2, wherein the second internal clock is delayed by 90 degrees with respect to the first internal clock, the third internal clock is delayed by 90 degrees with respect to the second internal clock, Is phase shifted by 90 degrees with respect to the third internal clock.
제 1 항에 있어서,
제1 내부클럭에 동기하여 데이터가 래치되어 생성된 제1 정렬데이터, 제2 내부클럭에 동기하여 상기 데이터가 래치되어 생성된 제2 정렬데이터, 제3 내부클럭에 동기하여 상기 데이터가 래치되어 생성된 제4 정렬데이터, 상기 제3 및 제4 내부클럭에 동기하여 상기 제1 정렬데이터가 래치되어 생성된 제5 정렬데이터, 상기 제4 내부클럭에 동기하여 상기 제2 정렬데이터가 래치되어 생성된 제6 정렬데이터, 상기 제1 및 제4 내부클럭에 동기하여 상기 제3 정렬데이터가 래치되어 생성된 제7 정렬데이터 및 상기 제2 내부클럭에 동기하여 상기 제4 정렬데이터가 래치되어 생성된 제8 정렬데이터 중에서, 상기 제1 정렬데이터그룹은 상기 제1, 제2, 제5 및 제6 정렬데이터를 포함하고, 상기 제2 정렬데이터그룹은 상기 제3, 제4, 제7 및 제8 정렬데이터를 포함하는 직병렬변환기.
The method according to claim 1,
The first alignment data generated by latching the data in synchronization with the first internal clock, the second alignment data generated by latching the data in synchronization with the second internal clock, the data is latched and generated in synchronization with the third internal clock Fourth alignment data generated by latching the first alignment data in synchronization with the third and fourth internal clocks, and second alignment data generated by latching and generating the second alignment data in synchronization with the fourth internal clock Sixth alignment data, seventh alignment data generated by latching the third alignment data in synchronization with the first and fourth internal clocks, and seventh alignment data generated by latching the fourth alignment data in synchronization with the second internal clock The first sorting data group includes the first, second, fifth, and sixth sorting data, and the second sorting data group includes the third, fourth, seventh, and eighth sorting data Occupational duties containing data Column converter.
제 1 항에 있어서, 상기 선택신호는 데이터가 입력되는 시점에서부터 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭의 순서로 발생되는 경우 제1 레벨을 갖고, 상기 데이터가 입력되는 시점에서부터 상기 제3 내부클럭, 상기 제4 내부클럭, 상기 제1 내부클럭 및 상기 제3 내부클럭의 순서로 발생되는 경우 제2 레벨을 갖는 직병렬변환기.
The method of claim 1, wherein the selection signal has a first level when the first internal clock, the second internal clock, the third internal clock, and the fourth internal clock are generated in the order of data input And a second level when the third internal clock, the fourth internal clock, the first internal clock, and the third internal clock are generated in the order of the input of the data.
제 5 항에 있어서, 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제1 선택부는 상기 제1 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
6. The serial-to-parallel converter according to claim 5, wherein when the selection signal has the first level, the first selector selects and delivers the first sorting data group as the first selected sorting data group.
제 6 항에 있어서, 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제2 선택부는 상기 제2 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
7. The serial-parallel converter according to claim 6, wherein when the selection signal has the first level, the second selector selects and delivers the second sorting data group as the second selection sorting data group.
제 7 항에 있어서, 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제1 선택부는 상기 제2 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
8. The serial-to-parallel converter according to claim 7, wherein when the selection signal has the second level, the first selector selects and delivers the second sorting data group as the first selected sorting data group.
제 8 항에 있어서, 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제2 선택부는 상기 제1 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
9. The serial-to-parallel converter according to claim 8, wherein, when the selection signal has the second level, the second selector selects and delivers the first sorting data group as the second selection sorting data group.
제 1 항에 있어서, 상기 위상감지신호의 상기 제1 펄스는 상기 라이트커맨드가 입력되고, 라이트레이턴시 구간이 경과된 후 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
The serial-to-parallel converter according to claim 1, wherein the first pulse of the phase detection signal is generated after the write command is input and a period corresponding to an integer multiple of a clock has elapsed after a write latency period has elapsed.
제 1 항에 있어서, 상기 라이트커맨드 및 상기 라이트레이턴시신호에 따라 발생되는 제2 펄스를 포함하는 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하는 내부데이터생성부를 더 포함하는 직병렬변환기.
The method of claim 1, further comprising: latching the first selected sorting data group in response to a first data input clock including a second pulse generated in accordance with the write command and the write latency signal to generate a first internal data group And an internal data generating unit.
제 11 항에 있어서, 상기 내부데이터생성부는 상기 라이트커맨드 및 상기 라이트레이턴시신호에 따라 발생되는 제3 펄스를 포함하는 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 직병렬변환기.
12. The data latch circuit according to claim 11, wherein the internal data generator latches the second selected sorting data group in response to a second data input clock including a third pulse generated in accordance with the write command and the write latency signal, A serial-to-parallel converter for generating data groups.
제 12 항에 있어서, 상기 제1 데이터입력클럭의 상기 제2 펄스는 상기 라이트커맨드가 입력되고, 라이트레이턴시 구간이 경과된 후 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
The serial-parallel converter according to claim 12, wherein the second pulse of the first data input clock is generated after the write command is input and a period corresponding to an integer multiple of the clock has elapsed after the write latency period has elapsed.
제 13 항에 있어서, 상기 제2 데이터입력클럭의 상기 제3 펄스는 상기 제1 데이터입력클럭의 상기 제2 펄스가 발생된 후 상기 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
14. The serial-to-parallel converter according to claim 13, wherein the third pulse of the second data input clock is generated after the second pulse of the first data input clock is generated after an interval of an integer multiple of the clock has elapsed.
라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 제1 펄스를 포함하는 위상감지신호, 제2 펄스를 포함하는 제1 데이터입력클럭 및 제3 펄스를 포함하는 제2 데이터입력클럭을 생성하는 위상제어부;
상기 위상감지신호에 응답하여 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 생성된 선택신호에 응답하여 제1 정렬데이터그룹 또는 제2 정렬데이터그룹을 제1 선택정렬데이터그룹으로 선택하여 전달하고, 상기 선택신호에 응답하여 상기 제1 정렬데이터그룹 또는 상기 제2 정렬데이터그룹을 제2 선택정렬데이터그룹으로 선택하여 전달하는 데이터선택부; 및
상기 제1 데이터입력클럭에 응답하여 상기 제1 선택정렬데이터그룹을 래치하여 제1 내부데이터그룹을 생성하고, 상기 제2 데이터입력클럭에 응답하여 상기 제2 선택정렬데이터그룹을 래치하여 제2 내부데이터그룹을 생성하는 내부데이터생성부를 포함하는 직병렬변환기.
A phase control unit generating a second data input clock including a phase detection signal including a first pulse generated according to a write command and a write latency signal, a first data input clock including a second pulse, and a third pulse;
In response to the selection signal generated by sensing the phase of one of the first to fourth internal clocks in response to the phase detection signal, selects the first sorting data group or the second sorting data group as the first selected sorting data group A data selector for selecting the first sorting data group or the second sorting data group as a second selected sorting data group in response to the selection signal; And
Latching the first selected sorting data group in response to the first data input clock to generate a first internal data group and latching the second selected sorting data group in response to the second data input clock, And an internal data generator for generating a data group.
제 15 항에 있어서, 상기 위상감지신호의 제1 펄스는 상기 라이트커맨드가 입력되고, 라이트레이턴시 구간이 경과된 후 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
16. The serial-to-parallel converter according to claim 15, wherein the first pulse of the phase detection signal is generated after the write command is input and a period corresponding to an integer multiple of the clock has elapsed after the write latency period has elapsed.
제 15 항에 있어서, 상기 제1 데이터입력클럭의 상기 제2 펄스는 상기 라이트커맨드가 입력되고, 라이트레이턴시 구간이 경과된 후 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
16. The serial-parallel converter of claim 15, wherein the second pulse of the first data input clock is generated after the write command is input and a period of an integer multiple of the clock has elapsed after the write latency period has elapsed.
제 17 항에 있어서, 상기 제2 데이터입력클럭의 상기 제3 펄스는 상기 제1 데이터입력클럭의 상기 제2 펄스가 발생된 후 상기 클럭의 정수배만큼의 구간이 경과된 후 발생되는 직병렬변환기.
18. The serial-to-parallel converter according to claim 17, wherein the third pulse of the second data input clock is generated after an interval of an integer multiple of the clock has elapsed after the second pulse of the first data input clock has been generated.
제 15 항에 있어서, 상기 제1 내지 제4 내부클럭은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 생성되는 직병렬변환기.
16. The serial-to-parallel converter according to claim 15, wherein the first to fourth internal clocks are generated by dividing a data strobe signal and an inverted data strobe signal.
제 19 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
The method of claim 19, wherein the second internal clock is delayed by 90 degrees with respect to the first internal clock, the third internal clock is delayed by 90 degrees with respect to the second internal clock, Is phase shifted by 90 degrees with respect to the third internal clock.
제 15 항에 있어서,
제1 내부클럭에 동기하여 데이터가 래치되어 생성된 제1 정렬데이터, 제2 내부클럭에 동기하여 상기 데이터가 래치되어 생성된 제2 정렬데이터, 제3 내부클럭에 동기하여 상기 데이터가 래치되어 생성된 제4 정렬데이터, 상기 제3 및 제4 내부클럭에 동기하여 상기 제1 정렬데이터가 래치되어 생성된 제5 정렬데이터, 상기 제4 내부클럭에 동기하여 상기 제2 정렬데이터가 래치되어 생성된 제6 정렬데이터, 상기 제1 및 제4 내부클럭에 동기하여 상기 제3 정렬데이터가 래치되어 생성된 제7 정렬데이터 및 상기 제2 내부클럭에 동기하여 상기 제4 정렬데이터가 래치되어 생성된 제8 정렬데이터 중에서, 상기 제1 정렬데이터그룹은 상기 제1, 제2, 제5 및 제6 정렬데이터를 포함하고, 상기 제2 정렬데이터그룹은 상기 제3, 제4, 제7 및 제8 정렬데이터를 포함하는 직병렬변환기.
16. The method of claim 15,
The first alignment data generated by latching the data in synchronization with the first internal clock, the second alignment data generated by latching the data in synchronization with the second internal clock, the data is latched and generated in synchronization with the third internal clock Fourth alignment data generated by latching the first alignment data in synchronization with the third and fourth internal clocks, and second alignment data generated by latching and generating the second alignment data in synchronization with the fourth internal clock Sixth alignment data, seventh alignment data generated by latching the third alignment data in synchronization with the first and fourth internal clocks, and seventh alignment data generated by latching the fourth alignment data in synchronization with the second internal clock The first sorting data group includes the first, second, fifth, and sixth sorting data, and the second sorting data group includes the third, fourth, seventh, and eighth sorting data Occupational duties containing data Column converter.
제 15 항에 있어서, 상기 선택신호는 데이터가 입력되는 시점에서부터 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭의 순서로 발생되는 경우 제1 레벨을 갖고, 상기 데이터가 입력되는 시점에서부터 상기 제3 내부클럭, 상기 제4 내부클럭, 상기 제1 내부클럭 및 상기 제3 내부클럭의 순서로 발생되는 경우 제2 레벨을 갖는 직병렬변환기.
16. The method of claim 15, wherein the select signal has a first level when the first internal clock, the second internal clock, the third internal clock, and the fourth internal clock are generated in the order of data input And a second level when the third internal clock, the fourth internal clock, the first internal clock, and the third internal clock are generated in the order of the input of the data.
제 22 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제1 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
23. The deserializer according to claim 22, wherein the data selector selects and delivers the first sorting data group as the first selected sorting data group when the selection signal has the first level.
제 23 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제1 레벨을 갖는 경우 상기 제2 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
24. The serial-to-parallel converter according to claim 23, wherein the data selector selects and delivers the second sorting data group as the second selected sorting data group when the selection signal has the first level.
제 24 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제2 정렬데이터그룹을 상기 제1 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.
25. The deserializer of claim 24, wherein the data selector selects and delivers the second sorting data group as the first selected sorting data group when the selection signal has the second level.
제 25 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제2 레벨을 갖는 경우 상기 제1 정렬데이터그룹을 상기 제2 선택정렬데이터그룹으로 선택하여 전달하는 직병렬변환기.26. The deserializer of claim 25, wherein the data selector selects and delivers the first sorting data group as the second selected sorting data group when the selection signal has the second level.

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