KR20140052417A - Deserializer - Google Patents

Abstract

Translated fromKorean

직병렬변환기는 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 펄스를 포함하는 위상감지신호에 응답하여 상기 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 상기 선택신호에 응답하여 제1 내지 제4 내부클럭의 반전 여부를 결정하여 제1 내지 제4 변환클럭을 생성하는 클럭위상제어부; 및 상기 제1 내지 제4 변환클럭에 응답하여 데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬부를 포함한다.The serial-to-parallel converter generates a selection signal by sensing a phase of one of the first to fourth internal clocks in response to a phase detection signal including a pulse generated according to a write command and a write latency signal, ; A clock phase control unit for determining whether the first to fourth internal clocks are inverted in response to the selection signal and generating first to fourth converted clocks; And a data arrangement unit for arranging data in response to the first to fourth conversion clocks to generate alignment data.

Description

Translated fromKorean

직병렬변환기{DESERIALIZER}Deserializer {DESERIALIZER}

본 발명은 직병렬변환기에 관한 것이다.
The present invention relates to a serial-parallel converter.

최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체칩들 사이에 고속(high spped)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체칩들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것으로, 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭, 즉, 다중위상(multi-phase)클럭이 반도체칩 내부에서 생성되어 데이터 입출력에 이용된다.
Recently, as the operation speed of a semiconductor system increases, a high spending data rate is required between semiconductor chips included in a semiconductor system. A prefetch is applied to the data input / output serially between the semiconductor chips to satisfy a high data rate or a high-bandwidth data. The prefetch means latches and parallelizes data received in series, and in order to parallelize the data, a clock having a different phase, i.e., a multi-phase clock, is generated in the semiconductor chip and used for data input / output.

본 발명은 데이터스트로브신호를 분주하여 다중위상클럭을 생성하고, 다중위상클럭을 이용하여 직렬로 들어온 데이터를 병렬화하여 정렬하는 직병렬변환기를 제공한다.
The present invention provides a serial-to-parallel converter that generates a multiphase clock by dividing a data strobe signal, and parallelizes and arranges serial data that is input using a multiphase clock.

이를 위해 본 발명은 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 펄스를 포함하는 위상감지신호에 응답하여 상기 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 상기 선택신호에 응답하여 제1 내지 제4 내부클럭의 반전 여부를 결정하여 제1 내지 제4 변환클럭을 생성하는 클럭위상제어부; 및 상기 제1 내지 제4 변환클럭에 응답하여 데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬부를 포함하는 직병렬변환기를 제공한다.To this end, according to the present invention, there is provided a method of generating a selection signal for generating a selection signal by sensing a phase of one of the first to fourth internal clocks in response to a phase detection signal including a pulse generated in response to a write command and a write latency signal, part; A clock phase control unit for determining whether the first to fourth internal clocks are inverted in response to the selection signal and generating first to fourth converted clocks; And a data arrangement unit for arranging data in response to the first to fourth conversion clocks to generate alignment data.

또한, 본 발명은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 제1 내지 제4 내부클럭을 생성하는 내부클럭생성부; 라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 펄스를 포함하는 위상감지신호를 생성하는 위상감지신호생성부; 상기 위상감지신호에 응답하여 상기 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부; 상기 선택신호에 응답하여 제1 내지 제4 내부클럭의 반전 여부를 결정하여 제1 내지 제4 변환클럭을 생성하는 클럭위상제어부; 및 상기 제1 내지 제4 변환클럭에 응답하여 데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬부를 포함하는 직병렬변환기를 포함하는 직병렬변환기를 제공한다.
According to another aspect of the present invention, there is provided an internal clock generator comprising: an internal clock generator for generating first to fourth internal clocks by dividing a data strobe signal and an inverted data strobe signal; A phase sense signal generator for generating a phase sense signal including a pulse generated in response to a write command and a write latency signal; A selection signal generator for generating a selection signal by sensing a phase of one of the first to fourth internal clocks in response to the phase detection signal; A clock phase control unit for determining whether the first to fourth internal clocks are inverted in response to the selection signal and generating first to fourth converted clocks; And a data arranging unit for sorting the data in response to the first to fourth converted clocks to generate sorting data.

본 발명에 의하면 위상이 반전된 다중위상클럭이 생성되더라도 오류 없이 데이터를 입력받아 정렬할 수 있는 효과가 있다.
According to the present invention, even if a multi-phase clock having a phase inverted is generated, data can be received and arranged without errors.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 직병렬변환기에 포함된 데이터정렬부의 구성을 도시한 블럭도이다.
도 3 및 도 4는 도 1에 도시된 직병렬변환기의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram illustrating a configuration of a serial-to-parallel converter according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a data arrangement unit included in the serial-to-parallel converter shown in FIG.
3 and 4 are timing charts for explaining the operation of the serial-to-parallel converter shown in FIG.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 일 실시예에 따른 직병렬변환기의 구성을 도시한 블럭도이다.1 is a block diagram illustrating a configuration of a serial-to-parallel converter according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예에 따른 직병렬변환기는 내부클럭생성부(1), 클럭위상제어부(2), 위상감지신호생성부(3), 선택신호생성부(4) 및 데이터정렬부(5)를 포함한다.1, the serial-to-parallel converter according to the present embodiment includes aninternal clock generator 1, aclock phase controller 2, a phasesense signal generator 3, aselection signal generator 4, And analignment unit 5.

내부클럭생성부(1)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)를 분주하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)을 생성한다. 데이터정렬부(2)는 주파수 분주기로 구현되고, 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 주기는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)의 주기보다 2배 크게 생성된다. 제2 내부클럭(QDQS)은 제1 내부클럭(IDQS)보다 90°만큼 위상이 늦고, 제3 내부클럭(IDQSB)은 제2 내부클럭(QDQS)보다 90°만큼 위상이 늦으며, 제4 내부클럭(QDQSB)은 제3 내부클럭(IDQSB)보다 90°만큼 위상이 늦다.The internalclock generating unit 1 divides the data strobe signal DQS and the inverted data strobe signal DQSB to generate a first internal clock IDQS, a second internal clock QDQS, a third internal clock IDQSB, 4 Internal clock (QDQSB) is generated. Thedata sorting unit 2 is implemented in a frequency divider and the cycle of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB is a data strobe signal (DQS) and the inverted data strobe signal (DQSB). The second internal clock QDQS is delayed by 90 degrees with respect to the first internal clock IDQS and the third internal clock IDQSB is delayed by 90 degrees with respect to the second internal clock QDQS, The clock signal QDQSB is phase-delayed by 90 degrees with respect to the third internal clock signal IDQSB.

클럭위상제어부(2)는 선택신호(SEL)의 레벨에 응답하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 위상 반전 여부를 결정하여 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)을 생성한다. 좀 더 구체적으로, 클럭위상제어부(2)는 선택신호(SEL)가 로직하이레벨인 경우 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)을 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)으로 출력한다. 또한, 클럭위상제어부(2)는 선택신호(SEL)가 로직로우레벨인 경우 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 위상을 반전시켜 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)으로 출력한다.The clockphase control unit 2 outputs the phase of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB in response to the level of the selection signal SEL And generates a first converted clock IDQST, a second converted clock QDQST, a third converted clock IDQSBT, and a fourth converted clock QDQSBT. More specifically, when the selection signal SEL is at a logic high level, the clockphase control unit 2 outputs a first internal clock IDQS, a second internal clock QDQS, a third internal clock IDQSB, And outputs the clock QDQSB as the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT. When the selection signal SEL is at a logic low level, the clockphase control unit 2 outputs a first internal clock IDQS, a second internal clock QDQS, a third internal clock IDQSB and a fourth internal clock QDQSB And outputs it as the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT.

위상감지신호생성부(3)는 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 후 클럭(CLK)의 정수배만큼의 주기가 경과된 후 발생하는 위상감지신호(IWT_PD)를 생성한다. 본 실시예에서, 위상감지신호(IWT_PD)는 제2 내부클럭(QDQS)의 위상을 감지하기 위해 라이트커맨드(WT)가 입력되고 라이트레이턴시(WL)가 경과된 후 클럭(CLK)의 한주기 구간(1tCK) 경과 후 발생된다. 실시예에 따라서, 위상감지신호(IWT_PD)는 제1 내부클럭(IDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나를 감지하도록 발생될 수 있다.The phase detectionsignal generation unit 3 generates the phase detection signal IWT_PD which is generated after a period corresponding to an integer multiple of the clock CLK has elapsed after the write command WT is input and the write latency WL has elapsed . In the present embodiment, the phase detection signal IWT_PD is set such that the write command WT is inputted to sense the phase of the second internal clock signal QDQS and the one-period section of the clock CLK after the write latency WL has elapsed (1 tCK). According to an embodiment, the phase detection signal IWT_PD may be generated to sense one of a first internal clock IDQS, a third internal clock IDQSB and a fourth internal clock QDQSB.

선택신호생성부(4)는 위상감지신호(IWT_PD)에 응답하여 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB) 중 하나의 클럭을 감지하여 선택신호(SEL)를 생성한다. 본 실시예에서, 선택신호(SEL)는 위상감지신호(IWT_PD)가 발생된 시점에서 제2 내부클럭(QDQS)의 위상에 따라 논리레벨이 결정된다. 즉, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직하이레벨을 갖는 경우 선택신호(SEL)는 로직하이레벨을 갖고, 위상감지신호(IWT_PD)의 라이징 에지에서 제2 내부클럭(QDQS)이 로직로우레벨을 갖는 경우 선택신호(SEL)는 로직로우레벨을 갖는다.Theselection signal generator 4 generates one of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB in response to the phase detection signal IWT_PD. And generates a selection signal SEL. In this embodiment, the logic level of the selection signal SEL is determined according to the phase of the second internal clock signal QDQS at the time when the phase sense signal IWT_PD is generated. That is, in the rising edge of the phase detection signal IWT_PD, the selection signal SEL has a logic high level when the second internal clock signal QDQS has a logic high level, The select signal SEL has a logic low level when the internal clock signal QDQS has a logic low level.

데이터정렬부(5)는 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다. 데이터정렬부(2)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.Thedata sorting unit 5 arranges the data DIN in response to the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT, To 8 < th > sorting data (ALIGN &lt; 1: 8 &gt;). A more specific configuration and operation of thedata arrangement unit 2 will be described later with reference to Fig.

도 2는 데이터정렬부(5)의 구성을 도시한 블럭도이다.FIG. 2 is a block diagram showing the configuration of thedata sorting unit 5. FIG.

도 2에 도시된 바와 같이, 데이터정렬부(5)는 클럭버퍼부(51) 및 정렬부(52) 로 구성된다. 클럭버퍼부(51)는 제1 내지 제4 버퍼(511~514)로 구성된다. 정렬부(52)는 제1 내지 제8 래치(521~528)로 구성된다.As shown in FIG. 2, thedata arrangement unit 5 includes a clock buffer unit 51 and an alignment unit 52. The clock buffer unit 51 includes first to fourth buffers 511 to 514. The sorting unit 52 is composed of first to eighth latches 521 to 528.

제1 버퍼(511)는 제1 변환클럭(IDQST)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제1 버퍼데이터(BD<1>)로 출력한다. 제2 버퍼(512)는 제2 변환클럭(QDQST)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제2 버퍼데이터(BD<2>)로 출력한다. 제3 버퍼(513)는 제3 변환클럭(IDQSBT)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제3 버퍼데이터(BD<3>)로 출력한다. 제4 버퍼(514)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 데이터(DIN)를 버퍼링하여 제4 버퍼데이터(BD<4>)로 출력한다. 제1 내지 제4 버퍼(511~514)는 플립플롭으로 구현되어 입력되는 데이터를 래치하고, 버퍼링하여 출력한다.The first buffer 511 buffers the data DIN in synchronization with the rising edge of the first converted clock IDQST and outputs the data as the first buffer data BD <1>. The second buffer 512 buffers the data DIN in synchronization with the rising edge of the second converted clock signal QDQST and outputs the buffered data as the second buffer data BD <2>. The third buffer 513 buffers the data DIN in synchronization with the rising edge of the third converted clock IDQSBT and outputs it as the third buffer data BD <3>. The fourth buffer 514 buffers the data DIN in synchronization with the rising edge of the fourth converted clock signal QDQSBT and outputs the fourth buffered data BD <4>. The first to fourth buffers 511 to 514 are implemented as flip-flops to latch input data, buffer the data, and output the buffered data.

제1 래치(521)는 제2 변환클럭(QDQST)의 라이징에지에 동기하여 제1 버퍼데이터(BD<1>)를 래치하여 출력한다. 제2 래치(522)는 제3 변환클럭(IDQSBT)의 라이징에지에 동기하여 제2 버퍼데이터(BD<2>)를 래치하여 출력한다. 제3 래치(523)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제3 버퍼데이터(BD<3>)를 래치하여 출력한다. 제4 래치(524)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제2 래치(522)의 출력신호를 래치하여 출력한다. 제5 래치(525)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제1 래치(521)의 출력신호를 래치하여 출력한다. 제6 래치(526)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제4 래치(524)의 출력신호를 래치하여 출력한다. 제7 래치(527)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제3 래치(523)의 출력신호를 래치하여 출력한다. 제8 래치(528)는 제4 변환클럭(QDQSBT)의 라이징에지에 동기하여 제4 버퍼데이터(BD<4>)를 래치하여 출력한다.The first latch 521 latches and outputs the first buffer data BD <1> in synchronization with the rising edge of the second converted clock signal QDQST. The second latch 522 latches and outputs the second buffer data BD < 2 > in synchronization with the rising edge of the third converted clock IDQSBT. The third latch 523 latches and outputs the third buffer data BD <3> in synchronization with the rising edge of the fourth converted clock signal QDQSBT. The fourth latch 524 latches and outputs the output signal of the second latch 522 in synchronization with the rising edge of the fourth converted clock signal QDQSBT. The fifth latch 525 latches and outputs the output signal of the first latch 521 in synchronization with the rising edge of the fourth conversion clock signal QDQSBT. The sixth latch 526 latches and outputs the output signal of the fourth latch 524 in synchronization with the rising edge of the fourth conversion clock signal QDQSBT. The seventh latch 527 latches and outputs the output signal of the third latch 523 in synchronization with the rising edge of the fourth conversion clock signal QDQSBT. The eighth latch 528 latches and outputs the fourth buffer data BD <4> in synchronization with the rising edge of the fourth converted clock signal QDQSBT.

데이터정렬부(5)는 데이터(DIN)가 입력되는 시점에서 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)에 응답하여 데이터(DIN)를 버퍼링한 후 정렬부(52)를 통해 제1 버퍼데이터(BD<1>), 제2 버퍼데이터(BD<2>), 제3 버퍼데이터(BD<3>) 및 제4 버퍼데이터(BD<4>)의 순서로 순차적으로 래치하여 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다.Thedata sorting unit 5 receives the data DIN in response to the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT The first buffer data BD <1>, the second buffer data BD <2>, the third buffer data BD <3>, and the fourth buffer data BD <3> through the arranging unit 52 after buffering the data DIN, The first to eighth sorting data ALIGN <1: 8> are generated by sequentially latching and arranging in the order of the buffer data BD <4>.

이상 살펴본 직병렬변환기의 동작을 도 3 및 도 4를 참고하여 살펴보되, 데이터가 입력될 때 내부클럭들의 위상이 정상적으로 생성되는 경우와 비정상적으로 생성되는 경우를 나누어 살펴보면 다음과 같다. 본 실시예에서 라이트레이턴시(WL)는 2로 설정되고, 프리앰블구간(tWPRE)이 4tCK로 설정된 경우를 가정한다. 라이트커맨드(WT)가 입력되고, 라이트레이턴시(WL)가 경과된 시점부터 데이터(DIN)가 입력되는 시점까지의 구간은 프리앰블구간(tWPRE)으로 정의하며, 본 실시예에서 프리앰블구간(tWPRE)은 4tCK로 설정되었지만 실시예에 따라서 클럭(CLK)의 정수배의 주기구간으로 설정될 수 있다.The operation of the serial-to-parallel converter will be described with reference to FIGS. 3 and 4. The operation of generating the phase of the internal clocks normally when data is input and the case of abnormally generating the internal clocks are as follows. In this embodiment, the write latency WL is set to 2 and the preamble period tWPRE is set to 4 tCK. A section from the time when the write command WT is input to the time when the write latency WL elapses to the time when the data DIN is input is defined as a preamble section tWPRE. In this embodiment, the preamble section tWPRE is 4TCK, but it may be set to an integer multiple of the clock (CLK) according to the embodiment.

도 3을 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.The operation of the serial-to-parallel converter will be described with reference to FIG.

t11 시점에서 라이트커맨드(WT)가 입력되면 t16 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)는 라이트레이턴시(WL)가 경과된 t12 시점부터 1tCK 구간이 경과된 t14 시점에서 발생한다.The data DIN is input at time t16 when the write command WT is input at time t11 and the phase detection signal IWT_PD is generated at time t14 when 1 tCK section has elapsed from time t12 when the write latency WL has elapsed .

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 라이트레이턴시(WL)가 경과된 t12 시점부터 정상적으로 발생한다. 제1 내부클럭(IDQS)은 t12 시점에서부터 주기신호로 발생한다. 제2 내부클럭(QDQS)은 t12 시점에서 90°만큼 지연된 t13 시점에서부터 주기신호로 발생한다. 제3 내부클럭(IDQSB)은 t13 시점에서 90°만큼 지연된 t14 시점에서부터 주기신호로 발생한다. 제4 내부클럭(QDQSB)은 t14 시점에서 90°만큼 지연된 t15 시점에서부터 주기신호로 발생한다.The first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB normally occur from the time t12 when the write latency WL has elapsed. The first internal clock IDQS is generated as a periodic signal from the time t12. The second internal clock signal QDQS is generated as a periodic signal from the time t13 delayed by 90 degrees at the time t12. The third internal clock IDQSB is generated as a periodic signal from the time t14 delayed by 90 degrees at time t13. The fourth internal clock signal QDQSB is generated as a periodic signal from a time point t15 delayed by 90 degrees at time t14.

위상감지신호(IWT_PD)의 라이징에지인 t14 시점에서 제2 내부클럭(QDQS)의 위상은 로직하이레벨이므로, 선택신호(SEL)는 로직하이레벨로 생성된다. 따라서, 클럭위상제어부(2)는 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)을 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)으로 출력한다.At the time t14, which is the rising edge of the phase detection signal IWT_PD, the phase of the second internal clock signal QDQS is at a logic high level, so that the selection signal SEL is generated at a logic high level. Accordingly, theclock phase controller 2 converts the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB into a first converted clock IDQST, 2 converted clock signal QDQST, the third converted clock signal IDQSBT, and the fourth converted clock signal QDQSBT.

데이터정렬부(5)는 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다.Thedata sorting unit 5 arranges the data DIN in response to the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT, To 8 < th > sorting data (ALIGN &lt; 1: 8 &gt;).

도 4를 참고하여 직병렬변환기의 동작을 살펴보면 다음과 같다.The operation of the serial-to-parallel converter will be described with reference to FIG.

t31 시점에서 라이트커맨드(WT)가 입력되면 t37 시점에서 데이터(DIN)가 입력되고, 위상감지신호(IWT_PD)는 라이트레이턴시(WL)가 경과된 t32 시점부터 1tCK 구간이 경과된 t33 시점에서 발생한다.the data DIN is input at time t37 when the write command WT is input at time t31 and the phase detection signal IWT_PD is generated at time t33 when 1 tCK section has elapsed from time t32 when the write latency WL has elapsed .

제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)은 라이트레이턴시(WL)가 경과된 t32 시점부터 반전되어 비정상적으로 발생한다.The first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB and the fourth internal clock QDQSB are inverted from the time point t32 when the write latency WL has elapsed and occur abnormally.

위상감지신호(IWT_PD)의 라이징에지인 t33 시점에서 제2 내부클럭(QDQS)의 위상은 로직로우레벨이므로, 선택신호(SEL)는 로직로우레벨로 생성된다. 따라서, 클럭위상제어부(2)는 제1 내부클럭(IDQS), 제2 내부클럭(QDQS), 제3 내부클럭(IDQSB) 및 제4 내부클럭(QDQSB)의 위상을 반전하여 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)으로 출력한다.Since the phase of the second internal clock signal QDQS at the time t33, which is the rising edge of the phase detection signal IWT_PD, is at a logic low level, the selection signal SEL is generated at a logic low level. Therefore, the clockphase control unit 2 inverts the phases of the first internal clock IDQS, the second internal clock QDQS, the third internal clock IDQSB, and the fourth internal clock QDQSB, IDQST, the second converted clock QDQST, the third converted clock IDQSBT, and the fourth converted clock QDQSBT.

데이터정렬부(5)는 제1 변환클럭(IDQST), 제2 변환클럭(QDQST), 제3 변환클럭(IDQSBT) 및 제4 변환클럭(QDQSBT)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다.Thedata sorting unit 5 arranges the data DIN in response to the first converted clock IDQST, the second converted clock QDQST, the third converted clock IDQSBT and the fourth converted clock QDQSBT, To 8 < th > sorting data (ALIGN &lt; 1: 8 &gt;).

이상 살펴본 바와 같이, 본 실시예에 따른 직병렬변환기는 멀티위상을 갖는 내부클럭들이 반전되어 비정상적으로 생성된 경우 내부클럭의 위상을 반전시켜 변환클럭을 생성하고, 변환클럭을 이용하여 데이터를 정렬시키므로, 내부클럭의 위상이 반전된 경우에도 오류 없이 데이터를 입력받아 정렬할 수 있다.
As described above, the serial-to-parallel converter according to the present embodiment inverts the phases of the internal clocks when the internal clocks having multi-phases are inverted and generated, and generates the converted clocks and aligns the data using the converted clocks , Even when the phase of the internal clock is inverted, data can be received and aligned without error.

1: 내부클럭생성부2: 클럭위상제어부
3: 위상감지신호생성부4: 선택신호생성부
5: 데이터정렬부51: 클럭버퍼부
52: 정렬부511~514: 제1 내지 제4 버퍼
521~528: 제1 내지 제8 래치1: internal clock generator 2: clock phase controller
3: phase detection signal generation unit 4: selection signal generation unit
5: data sorting unit 51: clock buffer unit
52: alignment units 511 to 514: first to fourth buffers
521 to 528: First to eighth latches

Claims (15)

Translated fromKorean

라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 펄스를 포함하는 위상감지신호에 응답하여 상기 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부;
상기 선택신호에 응답하여 제1 내지 제4 내부클럭의 반전 여부를 결정하여 제1 내지 제4 변환클럭을 생성하는 클럭위상제어부; 및
상기 제1 내지 제4 변환클럭에 응답하여 데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬부를 포함하는 직병렬변환기.
A selection signal generator for generating a selection signal by sensing a phase of one of the first to fourth internal clocks in response to a phase detection signal including a pulse generated according to a write command and a write latency signal;
A clock phase control unit for determining whether the first to fourth internal clocks are inverted in response to the selection signal and generating first to fourth converted clocks; And
And a data arrangement unit for arranging data in response to the first to fourth conversion clocks to generate alignment data.
제 1 항에 있어서, 상기 제1 내지 제4 내부클럭은 데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 생성되는 직병렬변환기.
The serial-parallel converter of claim 1, wherein the first to fourth internal clocks are generated by dividing a data strobe signal and an inverted data strobe signal.
제 2 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
3. The method of claim 2, wherein the second internal clock is delayed by 90 degrees with respect to the first internal clock, the third internal clock is delayed by 90 degrees with respect to the second internal clock, Is phase shifted by 90 degrees with respect to the third internal clock.
제 3 항에 있어서, 상기 위상감지신호는 상기 라이트커맨드가 입력되고 상기 라이트레이턴시가 경과된 후 클럭의 정수배의 주기가 경과된 후 발생하는 직병렬변환기.
4. The serial-to-parallel converter according to claim 3, wherein the phase detection signal is generated after a period of an integer multiple of a clock has elapsed after the write command is input and the write latency has elapsed.
제 4 항에 있어서, 상기 선택신호는 상기 위상감지신호에 동기하여 상기 제2 내부클럭의 위상에 따라 레벨이 결정되는 직병렬변환기.
5. The serial-parallel converter of claim 4, wherein the selection signal is determined in accordance with a phase of the second internal clock in synchronization with the phase detection signal.
제 5 항에 있어서, 상기 클럭위상제어부는 상기 선택신호가 제1 논리레벨인 경우 제1 내지 제4 내부클럭을 제1 내지 제4 변환클럭으로 출력하고, 상기 선택신호가 제2 논리레벨인 경우 제1 내지 제4 내부클럭을 반전하여 제1 내지 제4 변환클럭으로 출력하는 직병렬변환기.
The method of claim 5, wherein the clock phase controller outputs first through fourth internal clocks as first through fourth conversion clocks when the selection signal is at a first logic level, and outputs the first through fourth conversion clocks when the selection signal is at a second logic level Wherein the first to fourth internal clocks are inverted and output as first to fourth converted clocks.
제 3 항에 있어서, 상기 데이터정렬부는
상기 데이터를 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭에 동기하여 순차적으로 버퍼링하여 제1 내지 제4 버퍼데이터를 생성하는 데이터버퍼부를 포함하는 직병렬변환기.
4. The apparatus of claim 3, wherein the data alignment unit
And a data buffer unit for sequentially buffering the data in synchronization with the first internal clock, the second internal clock, the third internal clock, and the fourth internal clock to generate first through fourth buffer data, converter.
제 7 항에 있어서, 상기 데이터정렬부는
상기 제1 버퍼데이터를 상기 제2 및 제4 내부클럭에 동기하여 래치하여 제1 및 제5 정렬데이터를 생성하고, 상기 제2 버퍼데이터를 상기 제3 및 제4 내부클럭에 동기하여 래치하여 제2 및 제6 정렬데이터를 생성하며, 상기 제3 버퍼데이터를 상기 제4 내부클럭에 동기하여 래치하여 제3 및 제7 정렬데이터를 생성하고, 상기 제4 버퍼데이터를 상기 제4 내부클럭에 동기하여 래치하여 제4 및 제8 상위정렬데이터를 생성하는 직병렬변환기.
8. The apparatus of claim 7, wherein the data sorting unit
Latches the first buffer data in synchronization with the second and fourth internal clocks to generate first and fifth alignment data, latches the second buffer data in synchronization with the third and fourth internal clocks, 2, and sixth alignment data, latching the third buffer data in synchronization with the fourth internal clock to generate third and seventh alignment data, and synchronizing the fourth buffer data with the fourth internal clock And generates fourth and eighth upper order data by latching.
데이터스트로브신호 및 반전데이터스트로브신호를 분주하여 제1 내지 제4 내부클럭을 생성하는 내부클럭생성부;
라이트커맨드 및 라이트레이턴시신호에 따라 발생되는 펄스를 포함하는 위상감지신호를 생성하는 위상감지신호생성부;
상기 위상감지신호에 응답하여 상기 제1 내지 제4 내부클럭 중 하나의 클럭의 위상을 감지하여 선택신호를 생성하는 선택신호생성부;
상기 선택신호에 응답하여 제1 내지 제4 내부클럭의 반전 여부를 결정하여 제1 내지 제4 변환클럭을 생성하는 클럭위상제어부; 및
상기 제1 내지 제4 변환클럭에 응답하여 데이터를 정렬하여 정렬데이터를 생성하는 데이터정렬부를 포함하는 직병렬변환기.
An internal clock generator for generating first to fourth internal clocks by dividing a data strobe signal and an inverted data strobe signal;
A phase sense signal generating unit for generating a phase sense signal including a pulse generated according to a write command and a write latency signal;
A selection signal generator for generating a selection signal by sensing a phase of one of the first to fourth internal clocks in response to the phase detection signal;
A clock phase control unit for determining whether the first to fourth internal clocks are inverted in response to the selection signal and generating first to fourth converted clocks; And
And a data arrangement unit for arranging data in response to the first to fourth conversion clocks to generate alignment data.
제 9 항에 있어서, 상기 제2 내부클럭은 상기 제1 내부클럭보다 90°만큼 위상이 늦고, 상기 제3 내부클럭은 상기 제2 내부클럭보다 90°만큼 위상이 늦으며, 상기 제4 내부클럭은 상기 제3 내부클럭보다 90°만큼 위상이 늦은 직병렬변환기.
The method of claim 9, wherein the second internal clock is delayed by 90 degrees with respect to the first internal clock, the third internal clock is delayed by 90 degrees with respect to the second internal clock, Is phase shifted by 90 degrees with respect to the third internal clock.
제 10 항에 있어서, 상기 위상감지신호는 상기 라이트커맨드가 입력되고 상기 라이트레이턴시가 경과된 후 클럭의 정수배의 주기가 경과된 후 발생하는 직병렬변환기.
11. The serial-parallel converter of claim 10, wherein the phase detection signal is generated after a period of an integer multiple of a clock has elapsed after the write command is input and the write latency has elapsed.
제 11 항에 있어서, 상기 선택신호는 상기 위상감지신호에 동기하여 상기 제2 내부클럭의 위상에 따라 레벨이 결정되는 직병렬변환기.
12. The deserializer of claim 11, wherein the level of the selection signal is determined according to a phase of the second internal clock in synchronization with the phase detection signal.
제 12 항에 있어서, 상기 클럭위상제어부는 상기 선택신호가 제1 논리레벨인 경우 제1 내지 제4 내부클럭을 제1 내지 제4 변환클럭으로 출력하고, 상기 선택신호가 제2 논리레벨인 경우 제1 내지 제4 내부클럭을 반전하여 제1 내지 제4 변환클럭으로 출력하는 직병렬변환기.
13. The method of claim 12, wherein the clock phase controller outputs first through fourth internal clocks as first through fourth conversion clocks when the selection signal is at a first logic level, Wherein the first to fourth internal clocks are inverted and output as first to fourth converted clocks.
제 10 항에 있어서, 상기 데이터정렬부는
상기 데이터를 상기 제1 내부클럭, 상기 제2 내부클럭, 상기 제3 내부클럭 및 상기 제4 내부클럭에 동기하여 순차적으로 버퍼링하여 제1 내지 제4 버퍼데이터를 생성하는 데이터버퍼부를 포함하는 직병렬변환기.
11. The apparatus of claim 10, wherein the data sorting unit
And a data buffer unit for sequentially buffering the data in synchronization with the first internal clock, the second internal clock, the third internal clock, and the fourth internal clock to generate first through fourth buffer data, converter.
제 14 항에 있어서, 상기 데이터정렬부는
상기 제1 버퍼데이터를 상기 제2 및 제4 내부클럭에 동기하여 래치하여 제1 및 제5 정렬데이터를 생성하고, 상기 제2 버퍼데이터를 상기 제3 및 제4 내부클럭에 동기하여 래치하여 제2 및 제6 정렬데이터를 생성하며, 상기 제3 버퍼데이터를 상기 제4 내부클럭에 동기하여 래치하여 제3 및 제7 정렬데이터를 생성하고, 상기 제4 버퍼데이터를 상기 제4 내부클럭에 동기하여 래치하여 제4 및 제8 상위정렬데이터를 생성하는 직병렬변환기.15. The apparatus of claim 14, wherein the data arrangement unit
Latches the first buffer data in synchronization with the second and fourth internal clocks to generate first and fifth alignment data, latches the second buffer data in synchronization with the third and fourth internal clocks, 2, and sixth alignment data, latching the third buffer data in synchronization with the fourth internal clock to generate third and seventh alignment data, and synchronizing the fourth buffer data with the fourth internal clock And generates fourth and eighth upper order data by latching.

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