KR20130092884A - 반도체 소자의 배선 구조체 및 제조 방법 - Google Patents
반도체 소자의 배선 구조체 및 제조 방법Download PDFInfo
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Abstract
Description
본 출원은 반도체 기술에 관한 것으로, 보다 상세하게는 배선 간 기생 커패시턴스(capacitance)를 감소시키는 배선 구조체 및 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가되며, 반도체 소자를 구성하기 위한 회로 패턴들의 선폭 및 피치(pitch) 크기는 점점 감소되고, 패턴들의 패턴 밀도(density)는 점차 증가되고 있다. 패턴 밀도의 증가와 피치의 감소에 의해서 배선의 선폭이 줄어들고 또한 배선들 간의 이격 간격은 보다 줄어들고 있어, 배선 저항 및 기생 커패시턴스가 점차 커지고 있다.
디램(DRAM)이나 낸드 플래시(NAND FLASH)와 같은 메모리(memory) 반도체 소자 제품에서 보다 빠른 동작 속도가 요구되고 있다. 이에 따라 배선들 및 이들 배선들 사이를 절연하는 절연층 구조를 포함하는 배선 구조체에서 RC 지연 줄이고자 많이 노력하고 있다. 예컨대, 반도체 소자의 비트 라인(bit line)과 같은 배선에 구리(Cu) 재질의 배선을 채용하고자 하는 시도들이 제시되고 있으며, 또한, 금속 배선들 사이를 실리콘 산화물층 보다 낮은 유전율을 가지는 절연층으로 채우고자하는 시도들이 제시되고 있다.
금속 배선을 이루는 원자들의 전기적 또는 기계적 스트레스(stress)에 의한 이동(electro-migration or stress-migration)은, 배선들 간의 브리지(bridge)를 유발하는 요인으로 작용할 수 있다. 구리 배선 및 저 유전율의 절연층을 도입할 때, 구리 원자의 이동을 저 유전율의 절연층이 억제하기 어려워 배선들 간의 브리지 현상이나 구리 원자 이동에 의한 원하지 않는 구리 오염과 같은 소자의 동작 신뢰성을 저하시키는 문제들이 유발될 수 있다. 이러한 원자 이동에 의한 문제 발생을 억제하기 위해서, 금속 배선에 금속 배선에 원자 이동을 억제하는 장벽층(barrier layer)을 부가하는 시도들이 있다. 구리 배선에 금속 질화물을 포함하는 장벽층을 도입하거나 또는 구리 배선 상측 표면에 질화물이나 탄화물의 캡핑층(capping layer)을 도입하는 시도들이 제시될 수 있다.
본 출원은 금속 배선들 사이에 에어 갭(air gap)을 제공하는 절연층을 도입하고, 절연층과 금속 배선 사이 계면에 금속 실리사이드(metal silicide)층을 장벽층으로 도입한 배선 구조체를 제시함으로써, 반도체 소자의 배선들 간의 기생 커패시턴스를 줄여 RC 지연을 억제하는 효과를 구현하면서도 원자 이동에 의한 배선간 불량을 억제하는 반도체 소자의 배선 구조체 및 제조 방법을 제시하고자 한다.
본 출원의 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계: 상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 형성하는 단계; 상기 트렌치들의 측벽에 제1금속 실리사이드(silicide)층을 포함하는 측벽 보호층을 형성하는 단계; 상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계; 상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계; 상기 상측 및 측벽 보호층들로 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및 상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계: 상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 실리콘(Si)층을 포함하여 형성하는 단계; 상기 트렌치들의 측벽을 덮는 제1금속층을 형성하는 단계; 상기 제1금속층과 상기 실리콘층을 실리사이드 반응(silicidation)시켜 제1금속 실리사이드층을 포함하는 측벽 보호층을 형성하는 단계; 상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계; 상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계; 상기 측벽 및 상측 보호층들에 의해 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및 상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상에 제1절연층을 형성하는 단계; 상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 형성하는 단계; 상기 트렌치의 측벽에 실리콘(Si)층을 포함하는 측벽 스페이서(spacer)를 형성하는 단계; 상기 측벽 스페이서를 덮는 제1금속층을 형성하는 단계; 상기 제1금속층과 상기 실리콘층을 실리사이드 반응(silicidation)시켜 제1금속 실리사이드층을 포함하는 측벽 보호층을 형성하는 단계; 상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계; 상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계; 상기 측벽 및 상측 보호층들에 의해 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및 상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법을 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상의 제1절연층 상에 형성된 제2금속 배선들; 상기 제2금속 배선들 측벽을 덮는 제1금속의 실리사이드(silicide)층을 포함하는 측벽 보호층; 상기 제2금속 배선들의 상측 표면을 덮는 상측 보호층; 및 상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지고 상기 상측 보호층을 덮는 제2절연층을 포함하는 반도체 소자의 배선 구조체를 제시한다.
본 출원의 다른 일 관점은, 반도체 기판 상의 제1절연층 상에 형성된 구리(Cu) 배선들; 상기 구리 배선들 측벽을 덮는 코발트 실리사이드(cobalt silicide)층을 포함하는 측벽 보호층; 상기 구리 배선들의 상측 표면을 덮는 상측 보호층; 및 상기 구리 배선들 사이에 에어 갭(air gap)을 가지고 상기 상측 보호층을 덮는 제2절연층을 포함하는 반도체 소자의 배선 구조체를 제시한다.
상기 제2금속 배선들을 형성하는 단계는 상기 트렌치를 채우는 구리(Cu)층을 형성하는 단계를 포함할 수 있다.
상기 제1금속 실리사이드층은 상기 구리(Cu)층의 구리 원자의 이동을 억제하는 코발트 실리사이드(CoSix)층을 포함하여 형성될 수 있다.
상기 제1금속 실리사이드층은 상기 구리(Cu)층의 구리 원자의 이동을 억제하는 탄탈륨 실리사이드(TaSix)을 포함하여 형성될 수 있다.
상기 상측 보호층은 코발트층 또는 코발트를 포함하는 합금층을 포함하여 형성될 수 있다.
상기 코발트를 포함하는 합금층은 코발트텅스텐인 합금(CoWP)층, 코발트텅스텐 합금(CoW)층, 코발트텅스텐보론 합금(CoWB)층 또는 코발트텅스텐인보론 합금(CoWPB)층을 포함하여 형성될 수 있다.
상기 제2절연층을 형성하는 단계는 상기 제2금속 배선들 상에 절연 물질을 증착하되, 상기 제2금속 배선들의 상측 모서리 부분에 오버행(over hang)이 유도되어 상기 제2금속 배선들 사이 갭(gap)들의 내측에 공극(void)이 유발되어 상기 에어 갭(air gap)으로 형성되도록 하는 단계를 포함할 수 있다.
상기 제2절연층을 형성하는 단계는 상기 제2금속 배선들 사이에 상기 에어 갭이 공극으로 유발되게 실리콘 산화물 또는 실리콘 질화물을 화학기상증착(CVD)하는 단계를 포함할 수 있다.
상기 제2금속 배선은 상기 오버행의 유도를 위해 상측 단부의 폭이 하측 단부의 폭보다 넓게 경사진 측벽을 가지게 형성될 수 있다.
상기 트렌치는 상기 제2금속 배선이 상기 경사진 측벽을 가지도록 바닥 폭 보다 상측 입구 폭이 넓게 경사진 측벽을 가지게 형성될 수 있다.
상기 배선 몰드층을 형성하는 단계 이전에 상기 제1절연층을 관통하여 상기 반도체 기판 및 상기 제2금속 배선을 연결하는 연결 콘택(contact)을 형성하는 단계를 더 포함할 수 있다.
상기 배선 몰드(mold)층을 형성하는 단계는 상기 제1절연층 상에 상기 실리콘층을 증착하는 단계; 및 상기 실리콘층을 선택적으로 식각하여 관통하는 상기 트렌치(trench)들을 형성하여 상기 제1금속층에 접촉할 상기 트렌치의 측벽들을 상기 실리콘층 부분으로 제공하는 단계를 포함할 수 있다.
상기 제1금속층을 형성하는 단계는 상기 트렌치의 측벽을 제공하는 상기 실리콘층 부분에 접촉되게 코발트(Co)를 포함하는 층을 형성하는 단계를 포함할 수 있다.
상기 코발트(Co)를 포함하는 층은 코발트(Co)층을 증착하여 형성될 수 있다.
상기 코발트(Co)를 포함하는 층은 상기 트렌치의 바닥을 덮게 연장되게 형성될 수 있다.
상기 측벽 보호층을 형성하는 단계는 상기 코발트(Co)를 포함하는 층에 대해 열처리를 수행하여 상기 트렌치의 측벽을 덮는 부분에 상기 실리사이드 반응을 유도하여 상기 제1금속 실리사이드층을 코발트 실리사이드(CoSix)를 포함하는 층으로 유도하고, 상기 트렌치 바닥에 연장된 부분은 상기 코발트를 포함하는 층으로 유지되게 하여 바닥 장벽층(bottom barrier layer)으로 사용하는 단계를 포함할 수 있다.
상기 열처리는 450℃ 내지 800℃ 온도에서 급속열처리(Rapid Thermal Annealing)으로 수행될 수 있다.
상기 배선 몰드층을 선택적으로 제거하는 단계는 상기 코발트(Co)를 포함하는 층 및 상기 코발트 실리사이드(CoSix)를 포함하는 층에 대해 식각 선택비를 가지며 상기 실리콘층을 선택적으로 제거하도록 질산(HNO3) 및 불산(HF), 탈이온수(DI water)를 포함하거나 또는 수산화암모늄(NH4OH)을 포함하는 식각액을 사용하는 습식 식각으로 수행될 수 있다.
상기 상측 보호층을 형성하는 단계는 상기 구리층의 표면 상에 코발트(Co)층 또는 코발트텅스텐인(CoWP) 합금층을 화학기상증착(CVD)으로 선택적 증착하는 단계를 포함할 수 있다.
상기 제1금속층을 형성하는 단계는 상기 측벽 스페이서에 접촉하는 코발트(Co)를 포함하는 층을 형성하는 단계를 포함할 수 있다.
상기 코발트(Co)를 포함하는 층은 상기 측벽 스페이서에 노출되는 상기 트렌치의 바닥을 덮게 연장되게 형성될 수 있다.
상기 측벽 보호층을 형성하는 단계는 상기 코발트(Co)를 포함하는 층에 대해 열처리를 수행하여 상기 측벽 스페이서와 상기 실리사이드 반응을 유도하여 상기 제1금속 실리사이드층을 코발트 실리사이드(CoSix)를 포함하는 층으로 유도하고, 상기 트렌치 바닥에 연장된 부분은 상기 코발트를 포함하는 층으로 유지되게 하여 바닥 장벽층(bottom barrier layer)으로 사용하는 단계를 포함할 수 있다.
상기 제1절연층과 상기 제2금속 배선의 계면에 코발트(Co)를 포함하는 층으로 도입된 바닥 장벽층(bottom barrier layer)을 더 포함하는 반도체 소자의 배선 구조체를 제시할 수 있다.
상기 구리 배선은 비트 라인(bit line)일 수 있다.
본 출원의 실시예에 따르면 금속 배선들 사이에 에어 갭(air gap)을 제공하는 절연층을 도입하고, 절연층과 금속 배선 사이 계면에 금속 실리사이드(metal silicide)층을 장벽층으로 도입한 배선 구조체를 제시함으로써, 반도체 소자의 배선들 간의 기생 커패시턴스를 줄여 RC 지연을 억제하는 효과를 구현하면서도 원자 이동에 의한 배선간 불량을 억제하는 반도체 소자의 배선 구조체 및 제조 방법을 제시할 수 있다.
도 1 내지 도 9는 본 출원의 일 실시예에 따른 반도체 소자의 배선 구조체 및 제조 방법을 보여주는 도면들이다.
도 10 내지 도 13은 본 출원의 일 실시예에 따른 반도체 소자의 배선 구조체 및 제조 방법의 변혀예를 보여주는 도면들이다.
도 10 내지 도 13은 본 출원의 일 실시예에 따른 반도체 소자의 배선 구조체 및 제조 방법의 변혀예를 보여주는 도면들이다.
본 출원의 실시예에서는 구리 배선들 사이에 에어 갭(air gap)을 가지는 절연층을 형성하여 기생 커패시턴스를 낮추어 RC 지연을 억제하고, 구리 배선의 측벽에 코발트 실리사이드(cobalt silicide: CoSix)층을 포함하는 측벽 보호층을 도입하여, 구리 배선을 외부 환경에 의한 산화 반응과 에어 갭 형성을 위해 도입될 수 있는 식각 과정으로부터 보호한다. 코발트 실리사이드층은 티타늄 질화물(TiN)이나 티타늄 실리사이드(TiSix)에 비해 높은 내산화성 및 높은 내식성을 가지는 것으로 평가되며, 또한, 구리 원자의 이동(migration) 또는 확산(diffusion)을 방지하는 장벽층으로서 역할 또한 우수한 것으로 평가된다. 이에 따라, 구리 배선의 구조체는 구리 원자의 이동을 유효하게 억제하여 반도체 소자 제품의 신뢰성을 높이면서도, 에어 갭의 도입에 따른 RC 지연을 억제할 수 있어 소자 동작 속도의 개선을 유도할 수 있다.
도 1 내지 도 9는 본 출원의 일 실시예에 따른 반도체 소자의 배선 구조체 및 제조 방법을 보여주는 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1절연층(210)을 형성한다. 제1절연층(210)은 실리콘 산화물(SiO2)층이나 실리콘 질화물(Si3N4), 또는 실리콘 탄화물(SiC)와 같은 절연 물질을 포함하는 층간 절연층으로 형성될 수 있다. 제1절연층(210) 상에 후속 식각 과정 등에서 제1절연층(210)을 원하지 않는 침식으로부터 보호하는 식각 정지층(etch stopper: 230)을 더 형성할 수 있다. 식각 정지층(230)은 제1절연층(210)이 실리콘 산화물층을 포함하여 형성될 때, 실리콘 산화물층과 식각 선택비를 가질 수 있는 실리콘 질화물층을 포함하여 형성될 수 있다. 제1절연층(210)이 실리콘 질화물층을 포함하여 형성되는 경우와 같이 식각 정지층(230)은 경우에 따라 생략될 수도 있다.
반도체 기판(100)에는 디램(DRAM) 소자 또는 낸드 플래시(NAND FLASH) 소자의 메모리 셀(memory cell)을 이루는 셀 트랜지스터(cell transistor: 도시되지 않음)가 구비될 수 있다. 디램 소자의 경우 셀 트랜지스터는 반도체 기판(100) 내에 매몰된 매몰 게이트(buried gate)를 구비한 매몰 게이트를 포함하는 트랜지스터로 구비되어 디램 반도체 소자의 크기 축소에 기여할 수 있다. 셀 트랜지스터가 구비된 반도체 기판(100) 상에 형성되는 제1절연층(210)은 비트 라인(bit line)과 같은 배선과 셀 트랜지스터들을 절연시키는 층간 절연층으로 형성될 수 있다.
제1절연층(210) 및 식각 정지층(230)을 관통하는 연결 콘택(interconnection contact: 300) 또는 연결 플러그(plug)는 배선과 반도체 기판(100) 연결하여, 셀 트랜지스터의 드레인 영역(drain region)에 배선인 비트 라인을 접속시키도록 형성될 수 있다. 연결 콘택(300)은 도전성 폴리 실리콘(poly silicon)층과 같은 도전층을 포함하여 형성될 수 있으나, 소자의 동작 속도 개선 및 비트 라인 배선의 접속 저항 감소를 위해 텅스텐(W)층과 같은 보다 낮은 저항의 금속층을 포함하여 형성될 수 있다. 제1절연층(210)을 관통하는 관통 콘택홀을 형성한 후, 관통 콘택홀을 채우는 텅스텐층을 증착하고, 텅스텐층을 화학기계적연마(CMP: Chemical Mechanical Polishing) 등으로 평탄화하여 노드(node) 분리함으로써 연결 콘택(300)을 형성할 수 있다. 이때, 평탄화 CMP는 식각 정지층(230) 상에서 연마 정지되도록 수행될 수 있으며, 식각 정지층(230)에 의해서 제1절연층(210)을 이루는 실리콘 산화물층이 CMP 과정 중에 원하지 않은 침식으로부터 보호될 수 있다.
제1절연층(210) 및 연결 콘택(300)들을 형성한 후, 이들을 덮는 배선 몰드층(400)을 형성한다. 배선 몰드층(400)을 비트 라인과 같은 배선에 패턴 형상을 부여하는 몰드(mold)를 제공하는 층으로 형성될 수 있으며, 후속 과정에서 선택적으로 제거될 희생층으로 형성될 수 있다. 배선 몰드층(400)은 폴리 실리콘층과 같은 실리콘층으로 형성될 수 있다.
도 2를 참조하면, 실리콘층을 포함하는 배선 몰드층(400)에 리소그래피(lithography) 및 식각(etch) 과정을 수행하여, 배선 몰드층(400)에 비트 라인과 같은 금속 배선을 위한 트렌치(trench: 411)를 형성한다. 배선 몰드층(400)을 선택적으로 식각함으로써, 배선 몰드층(400)을 길게 라인(line) 형상으로 관통하는 트렌치(411)들을 형성할 수 있다. 이때, 트렌치(411)는 수직한 측벽 프로파일(profile)을 가지게 형성될 수 있으나, 트렌치(411) 바닥의 폭 보다 상측 입구 폭이 상대적으로 넓게 경사진 측벽을 가지게 형성될 수도 있다. 또는 반대로 트렌치(411) 바닥의 폭 보다 상측 입구 폭이 상대적으로 좁게도 형성될 수 있으나, 트렌치(411)를 도전층을 채울 때 채움 특성 개선을 위해서는 수직하거나 또는 입구 폭이 넓게 경사진 측벽 프로파일을 가지는 것이 상대적으로 유효하다. 트렌치(411)를 식각하는 식각 과정은 하부의 식각 정지층(230)이 노출될 때까지 수행되며, 식각 정지층(230)에서 식각이 종료되어 하부의 제1절연층(210)에의 원하지 않는 침식을 억제할 수 있다.
도 3을 참조하면, 트렌치(411)들의 측벽을 덮도록 제1금속층(510)을 형성한다. 제1금속층(510)은 트렌치(411)를 채우는 금속 배선을 이루는 제2금속층과는 다른 금속 원소, 예컨대, 코발트(Co)를 포함하는 층으로 형성될 수 있다. 코발트(Co)를 포함하는 층은 코발트층이나 코발트가 함유된 코발트 합금층으로 형성될 수 있으나, 제2금속층이 구리(Cu)층 또는 구리를 함유하는 층으로 형성될 때, 구리 원자의 이동 또는 확산을 억제하는 데 유효한 코발트층으로 형성될 수 있다. 코발트층은 이동 또는 확산되는 구리 원자를 포획하여 구리 원자와 코발트 원자가 강한 결합을 이루어, 구리 원자의 이동을 억제할 수 있다. 제1금속층(510)은 구리 원자의 이동을 억제하는 관점에서 탄탈륨(Ta)층을 포함하여 형성될 수도 있으나, 구리 원자의 이동을 억제하는 작용과 함께 후속 도입되는 실리사이드화 과정(silicidation) 및 배선 몰드층(400)을 선택적으로 제거하는 과정에서의 내식성을 고려할 때, 코발트층으로 제1금속층(510)을 형성하는 것이 보다 유효하다.
제1금속층(510)은 코발트를 화학기상증착(CVD)함으로써 형성될 수 있으며, 트렌치(411)의 측벽 뿐만 아니라 트렌치(411)의 바닥과 트렌치(411) 바닥에 노출되는 연결 콘택(300)의 상측 표면을 덮게 형성될 수 있다. 연결 콘택(300)이 유효하게 텅스텐층을 포함하여 형성되고, 금속 배선이 구리층을 포함하여 형성되는 점을 고려할 때, 코발트는 텅스텐과 코발트텅스텐(CoW) 합금층을 이루어 연결 콘택(300)으로 구리 이동을 억제할 수 있어, 제1금속층(510)으로 코발트층을 도입하는 것이 보다 유효하다.
도 4를 참조하면, 제1금속층(510)과 배선 몰드층(400)의 폴리 실리콘층을 실리사이드 반응(silicidation)시켜 제1금속 실리사이드층, 예컨대, 코발트 실리사이드(cobalt silicide, CoSix)층을 포함하는 측벽 보호층(511)을 형성한다. 실리사이드 반응을 위해서 제1금속층(510)에 대해 450℃ 내지 800℃ 온도에서 급속열처리(Rapid Thermal Annealing)와 같은 열처리 과정을 수행하여, 트렌치(411)의 측벽을 덮는 부분에서 폴리 실리콘층과 제1금속층인 코발트층과의 실리사이드 반응을 유도하여 코발트 실리사이드(CoSix)를 포함하는 층을 유도하여 측벽 보호층(511)을 형성한다.
제1금속층(510)이 실리콘층과 접촉하지 않는 부분, 예컨대, 트렌치(411) 바닥에 연장된 제1금속층(510) 부분(513)은 실리사이드화 반응이 이루어지지 않아 코발트를 포함하는 층으로 유지되며, 이러한 부분은 바닥 장벽층(bottom barrier layer: 513)으로 유지된다. 바닥 장벽층(513)은 트렌치(411)를 채울 구리 배선의 구리 원자가 이동 또는 확산되는 것을 억제하는 작용을 하게 된다. 제1금속층(510)이 코발트층 이외의 다른 탄탈륨층을 포함하여 형성될 경우에도, 실리사이드화 반응에 의해 탄탈륨 실리사이드(TaSix)층이 유도되어 측벽 보호층(511)이 형성될 수 있다. 이때, 측벽 보호층(511)을 이루는 제1금속 실리사이드층은 배선 몰드층(400)의 상측 표면 상을 덮게 형성될 수 있다.
배선 몰드층(400)을 폴리 실리콘층과 같이 실리콘(Si)을 포함하는 층으로 도입함으로써, 구리 배선에 형상을 제공하는 몰드를 구현하면서 또한 제1금속 실리사이드층이 트렌치(411) 측벽에 자기 정렬되게 형성되도록 유도할 수 있어, 제1금속 실리사이드를 포함하는 측벽 보호층(511)이 구리 배선의 측벽을 자연스럽게 덮어 보호하도록 유도할 수 있다.
도 5를 참조하면, 트렌치(411)를 채우는 제2금속층(530)을 형성한다. 제2금속층(530)은 비트 라인과 같은 배선이 낮은 저항을 가지도록 구리(Cu) 또는 구리(Cu)를 포함하는 합금층을 포함하게 형성될 수 있다. 예컨대, 구리 시드(seed)층(531)을 스퍼터링(sputtering) 증착 등으로 형성하고, 구리 시드층(531) 상에 전기 도금(electro-plating)과 같은 전기 화학적 증착(electro chemical deposition)을 수행하여 구리 도금층(533)을 형성하여 제2금속층(530)을 형성할 수 있다. 구리 도금층(533)은 무전해 도금으로 형성될 수 있지만, 화학기상증착으로 구리층을 증착하는 과정을 도입할 수도 있다.
도 6을 참조하면, 제2금속층(530)을 CMP 평탄화 과정으로 평탄화하여 개별 제2금속 배선(535)들로 노드 분리(node separation)한다. 이때, CMP 평탄화는 배선 몰드층(400)의 상측 표면이 노출되도록 수행되어 노드 분리가 이루어지게 한다. 이에 따라, 측벽 보호층(511)은 제2금속 배선(535)인 구리 배선의 측벽을 덮어 보호하게 된다. 측벽 보호층(511)을 이루는 코발트 실리사이드층은 구리 원자의 이동을 억제할 수 있어, 제2금속 배선(535)의 구리 원자가 이웃하는 다른 제2금속 배선(535)들 사이로 이동하여 연결되는 브리지(bridge) 현상이 유발되는 것을 유효하게 억제할 수 있다. 코발트 실리사이드층 이외에 탄탈륨 실리사이드층 또한 이러한 구리 원자의 이동을 억제하는 효과를 유도할 수 있다.
도 7을 참조하면, 제2금속 배선(535)의 노출된 상측 표면에 상측 보호층(550)을 형성한다. 제2금속 배선(535)의 구리층의 표면 상에 코발트(Co)층 또는 코발트를 포함하는 합금층, 예컨대, 코발트텅스텐인 합금(CoWP)층, 코발트텅스텐 합금(CoW)층, 코발트텅스텐보론 합금(CoWB)층 또는 코발트텅스텐인보론 합금(CoWPB)층을 증착하여 상측 보호층(550)을 형성한다. 상측 보호층(550)은 구리 원자의 이동을 억제하고, 또한, 구리 배선의 산화를 방지하는 장벽층으로 형성되며, 구리 원자의 이동을 억제하는 효과 및 구리 배선의 오염 방지를 고려할 때, 코발트텅스텐인(CoWP) 합금층을 포함하게 상측 보호층(550)을 형성하는 것이 보다 유효하다. 상측 보호층(550)은 제2금속 배선(535)이 구리 배선에 선택적으로 증착이 이루어질 수 있는 코발트를 화학기상증착(CVD)하거나 또는 CoWP를 CVD 증착하여, 부가적인 노드 분리를 생략하며 제2금속 배선(535)을 덮게 형성될 수 있다.
도 8을 참조하면, 상측 보호층(550)에 노출된 배선 몰드층(400)을 선택적으로 제거하여 제2금속 배선(535)들 사이의 갭(gap: 403) 공간을 노출시킨다. 배선 몰드층(400)을 이루는 폴리 실리콘층을 딥 아웃(dip out)시킴으로써, 제2금속 배선(535)의 측벽 보호층(511)의 외측 표면이 노출되도록 한다.
바닥 장벽층(513)을 유효하게 이루는 코발트(Co)를 포함하는 층, 예컨대, 코발트층에 식각 선택비를 가지고, 또한, 측벽 보호층(511)을 유효하게 이루는 코발트 실리사이드(CoSix)를 포함하는 층에 대해 식각 선택비를 가지며, 폴리 실리콘층의 배선 몰드층(400)을 선택적으로 제거하여, 식각 과정에서 제2금속 배선(535)을 이루는 구리층이 원하지 않게 침식되는 것을 억제하고, 또한, 식각 과정에서 측벽 보호층(511) 또는 바닥 장벽층(513)이 손실되지 않도록 한다. 또한, 상측 보호층(550)을 이루는 코발트층이나 CoWP층이 식각 과정에 손상되지 않도록 식각 과정을 수행한다.
폴리 실리콘층이 선택적으로 제거되도록, 질산(HNO3) 및 불산(HF), 탈이온수(DI water)를 포함하거나 또는 수산화암모늄(NH4OH)을 포함하는 식각액을 사용하는 습식 식각을 수행하여, 배선 몰드층(400)을 선택적으로 제거한다. 코발트 실리사이드층은 산화에 대한 저항성이 크고 내식성이 우수한 것으로 평가되므로, 배선 몰드층(400)을 제거하는 과정에서 측벽 보호층(511)이 손상되는 것을 유효하게 억제할 수 있다. 이러한 습식 식각 이외에 식각 선택비를 구현하는 다른 선택적 식각 과정도 배선 몰드층(400)을 제거하는 과정에 도입될 수 있으나, 측벽 보호층(511) 및 상측 보호층(550)의 손상을 유효하게 억제하는 습식 식각이 배선 몰드층(400)을 이루는 폴리 실리콘층을 선택적으로 제거하는 데 보다 유효하게 평가되고 있다.
도 9를 참조하면, 제2금속 배선(535)들 사이를 절연시키기 위해서, 제2금속 배선(535)들을 덮는 제2절연층(450)을 형성한다. 제2절연층(450)은 제2금속 배선(535)의 상측 보호층(550)을 덮고, 또한, 측벽 보호층(511)을 덮게 연장될 수 있다. 이때, 제2금속 배선(535)들 사이의 갭(403)을 제2절연층(450)이 완전히 채우지 않고, 갭(403) 내측에 공극(void)과 같은 빈 공간, 예컨대, 에어 갭(air gap: 405)을 유발하도록, 제2절연층(450)을 증착한다. 반도체 소자의 회로 패턴 피치(pitch)가 축소되고, 패턴들 간의 간격, 즉, 제2금속 배선(535)들 간의 간격이 급격히 감소되고 있어, 단차 도포성(step coverage)이 취약한 증착 과정을 도입하여 제2절연층(450)을 증착할 경우, 내부에 공극과 같은 빈 공간이 에어 갭(405)으로 자연히 유발될 수 있다.
제2절연층(450)은 단차 도포성이 취약한 것으로 일반적으로 평가되는 플라즈마 개선 화학기상증착(Plasma Enhanced CVD)로 실리콘 산화물층 또는 실리콘 질화물층을 증착하여 형성될 수 있다. 제2절연층(450)의 내부에 에어 갭(405)이 공극 등으로 유발되는 현상은, 단차 도포성이 취약한 증착 과정에서 제2금속 배선(535)의 상측 모서리 부분, 즉, 상측 보호층(550)의 가장자리 부분에서 오버 행(over hang)이 우선적으로 유발되고, 이에 따라 갭(403) 내측으로 절연 물질의 증착이 오버 행 부분에 의해 방해되는 작용에 의해 설명될 수 있다. 따라서, 에어 갭(405)의 크기 및 부피를 의도적으로 확대시키기 위해서, 오버행을 의도적으로 유도하기 위해, 제2금속 배선(535)의 상측 단부의 폭이 하측 단부의 폭보다 넓어 경사진 측벽을 가지는 형상을 가지도록 제2금속 배선(535)의 형상을 변경할 수 있다. 이를 위해서, 제2금속 배선(535)에 형상을 제공하는 트렌치(411)를 바닥 폭 보다 상측 입구 폭이 넓어 경사진 측벽을 가지게 형성할 수 있다.
제2절연층(450)의 내측에 유발된 에어 갭(405)은 빈 공간으로서, 제2금속 배선(535)들을 절연시키는 제2절연층(450)을 이루는 실리콘 산화물층이나 실리콘 질화물층에 비해 낮은 유전율을 제공하게 된다. 이에 따라, 제2금속 배선(535)들 사이를 절연하는 제2절연층(450) 및 에어 갭(405)을 포함하는 절연체 구조는, 제2절연층(450)만으로 이루어지는 절연체 구조에 비해 낮은 유절율을 나타내게 되므로, 유전율 감소에 의해 기생 커패시턴스의 감소를 유도할 수 있어 RC 지연을 억제하여 소자의 동작 속도를 개선할 수 있다.
반도체 기판(100) 상의 제1절연층(210) 상에 형성된 제2금속의 배선(535)들, 측벽 보호층(511), 상측 보호층(550), 및 에어 갭(405)을 가지는 제2절연층(450)을 포함하는 반도체 소자의 배선 구조체는, 측벽 보호층(511)을 제1금속 실리사이드층을 포함하여 형성하는 과정을 다양하게 변형시켜 구현할 수 있다.
도 10 내지 도 13은 본 출원의 일 실시예에 따른 반도체 소자의 배선 구조체 및 제조 방법의 변형예를 보여주는 도면들이다.
도 10을 참조하면, 도 1 내지 도 2를 참조하여 설명한 바와 마찬가지로, 반도체 기판(1100) 상에 제1절연층(1210) 및 연결 콘택(1300), 식각 정지층(1230), 배선 몰드층(1400), 트렌치(1411)을 형성한다. 이때, 배선 몰드층(1400)은 폴리 실리콘층과 같은 실리콘층을 포함하게 형성되지 않고, 다른 절연층, 예컨대, 실리콘 산화물층이나 실리콘 질화물층, 실리콘 탄화물층 등을 희생층으로 형성할 수 있다. 트렌치(1411) 측벽에 제1금속 실리사이드층을 위한 실리사이드화 반응에 참여할 실리콘층을 포함하는 측벽 스페이서(1520)을 별도로 형성한다. 측벽 스페이서(1520)는 폴리 실리콘층을 증착한 후 스페이서 식각(spacer etch) 또는 이방성 식각을 수행하여 형성될 수 있다. 측벽 스페이서(1520)는 스페이서 식각 과정을 생략하여 트렌치(1411)의 바닥을 덮게 연장되는 형상을 가질 수도 있으나, 연결 콘택(1230)과의 접촉 저항 개선을 위해서 연결 콘택(1230)의 상측 표면을 노출하도록 형성되는 것이 보다 유효하다.
도 11을 참조하면, 도 3을 참조하여 설명한 바와 마찬가지로, 트렌치(1411) 측벽 및 바닥을 덮어, 측벽 스페이서(1520)과 접촉하여 덮도록 제1금속층(1510)을 형성한다. 도 3의 경우 제1금속층(도 3의 510)이 폴리 실리콘층의 몰드 배선층(도 3의 400)의 측벽에 직접적으로 접촉하게 형성되지만, 도 11의 제1금속층(1510)은 측벽 스페이서(1520)를 이루는 폴리 실리콘층과 접촉하도록 형성될 수 있다.
도 12를 참조하면, 도 4를 참조하여 설명한 바와 마찬가지로, 실리사이드화 반응을 유도하는 열처리를 수행하여, 측벽 스페이서(1520)와 접촉하는 제1금속층(1510) 부분이 측벽 스페이서(1520)의 실리콘과 반응하여 제1금속 실리사이드, 예컨대, 코발트 실리사이드층으로 전환되도록 하여 측벽 보호층(1511)을 형성한다. 이때, 제1금속층(1510)의 트렌치(1411) 바닫을 덮는 부분은 마찬가지로 바닥 장벽층(1513)으로 유지된다.
도 13을 참조하면, 도 5 내지 도 7을 참조하여 설명한 바와 마찬가지로, 구리층을 포함하는 제2금속 배선(1535)들을 형성하고, 제2금속 배선(1535)의 상측 표면을 덮어 보호하는 상측 보호층(1550)을 형성한다. 연후에, 도 8을 참조하여 설명한 바와 마찬가지로, 배선 몰드층(1400)을 선택적으로 제거한다. 이때, 배선 몰드층(1400)이 실리콘층이 아닌 실리콘 산화물층이나 실리콘 질화물층을 포함하여 형성되고 있으므로, 실리콘 산화물층이나 실리콘 질화물층을 선택적으로 제거할 수 있는 식각 과정을 도입하여 선택적으로 제거한다. 이후에, 도 9를 참조하여 설명한 바와 같이 제2절연층(도 9의 450)을 제2금속 배선(1535)들을 절연하게 에어 갭(405)를 포함하도록 형성할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 기판, 210: 제1절연층,
300: 연결 콘택, 400: 배선 몰드층,
405 : 에어 갭(air gap),450 : 제2절연층,
511 : 측벽 보호층, 535 : 금속 배선
550 : 상측 보호층.
300: 연결 콘택, 400: 배선 몰드층,
405 : 에어 갭(air gap),450 : 제2절연층,
511 : 측벽 보호층, 535 : 금속 배선
550 : 상측 보호층.
Claims (38)
- 반도체 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 형성하는 단계;
상기 트렌치들의 측벽에 제1금속의 실리사이드(silicide)층을 포함하는 측벽 보호층을 형성하는 단계;
상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계;
상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계;
상기 상측 및 측벽 보호층들로 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및
상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제1항에 있어서,
상기 제2금속 배선들을 형성하는 단계는
상기 트렌치를 채우는 구리(Cu)층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제2항에 있어서,
상기 제1금속 실리사이드층은
상기 구리(Cu)층의 구리 원자의 이동을 억제하는 코발트 실리사이드(CoSix)층을 포함하여 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제2항에 있어서,
상기 제1금속 실리사이드층은
상기 구리(Cu)층의 구리 원자의 이동을 억제하는 탄탈륨 실리사이드(TaSix)을 포함하여 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제1항에 있어서,
상기 상측 보호층은
코발트층 또는 코발트를 포함하는 합금층을 포함하여 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제5항에 있어서,
상기 코발트를 포함하는 합금층은
코발트텅스텐인 합금(CoWP)층, 코발트텅스텐 합금(CoW)층, 코발트텅스텐보론 합금(CoWB)층 및 코발트텅스텐인보론 합금(CoWPB)층을 포함하여 이루어지는 일군에서 선택된 어느 하나의 합금층을 포함하여 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제1항에 있어서,
상기 제2절연층을 형성하는 단계는
상기 제2금속 배선들 상에 절연 물질을 증착하되,
상기 제2금속 배선들의 상측 모서리 부분에 오버행(over hang)이 유도되어 상기 제2금속 배선들 사이 갭(gap)들의 내측에 공극(void)이 유발되어 상기 에어 갭(air gap)으로 형성되도록 하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제7항에 있어서,
상기 제2절연층을 형성하는 단계는
상기 제2금속 배선들 사이에 상기 에어 갭이 공극으로 유발되게 실리콘 산화물 또는 실리콘 질화물을 화학기상증착(CVD)하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제7항에 있어서,
상기 제2금속 배선은
상기 오버행의 유도를 위해 상측 단부의 폭이 하측 단부의 폭보다 넓게 경사진 측벽을 가지게 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제9항에 있어서,
상기 트렌치는
상기 제2금속 배선이 상기 경사진 측벽을 가지도록
바닥 폭 보다 상측 입구 폭이 넓게 경사진 측벽을 가지게 형성되는 반도체 소자의 배선 구조체 제조 방법. - 반도체 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 실리콘(Si)층을 포함하여 형성하는 단계;
상기 트렌치들의 측벽을 덮는 제1금속층을 형성하는 단계;
상기 제1금속층과 상기 실리콘층을 실리사이드 반응(silicidation)시켜 제1금속 실리사이드층을 포함하는 측벽 보호층을 형성하는 단계;
상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계;
상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계;
상기 측벽 및 상측 보호층들에 의해 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및
상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제11항에 있어서,
상기 배선 몰드층을 형성하는 단계 이전에
상기 제1절연층을 관통하여 상기 반도체 기판 및 상기 제2금속 배선을 연결하는 연결 콘택(contact)을 형성하는 단계를 더 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제11항에 있어서,
상기 배선 몰드(mold)층을 형성하는 단계는
상기 제1절연층 상에 상기 실리콘층을 증착하는 단계; 및
상기 실리콘층을 선택적으로 식각하여 관통하는 상기 트렌치(trench)들을 형성하여 상기 제1금속층에 접촉할 상기 트렌치의 측벽들을 상기 실리콘층 부분으로 제공하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제13항에 있어서,
상기 제1금속층을 형성하는 단계는
상기 트렌치의 측벽을 제공하는 상기 실리콘층 부분에 접촉되게 코발트(Co)를 포함하는 층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제14항에 있어서,
상기 코발트(Co)를 포함하는 층은
코발트(Co)층을 증착하여 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제15항에 있어서,
상기 코발트(Co)를 포함하는 층은 상기 트렌치의 바닥을 덮도록 연장되게 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제16항에 있어서,
상기 측벽 보호층을 형성하는 단계는
상기 코발트(Co)를 포함하는 층에 대해 열처리를 수행하여 상기 트렌치의 측벽을 덮는 부분에 상기 실리사이드 반응을 유도하여 상기 제1금속 실리사이드층을 코발트 실리사이드(CoSix)를 포함하는 층으로 유도하고,
상기 트렌치 바닥에 연장된 부분은 상기 코발트를 포함하는 층으로 유지되게 하여 바닥 장벽층(bottom barrier layer)으로 사용하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제17항에 있어서,
상기 열처리는
450℃ 내지 800℃ 온도에서 급속열처리(Rapid Thermal Annealing)으로 수행되는 반도체 소자의 배선 구조체 제조 방법. - 제17항에 있어서,
상기 배선 몰드층을 선택적으로 제거하는 단계는
상기 코발트(Co)를 포함하는 층 및 상기 코발트 실리사이드(CoSix)를 포함하는 층에 대해 식각 선택비를 가지며 상기 실리콘층을 선택적으로 제거하도록 질산(HNO3) 및 불산(HF), 탈이온수(DI water)를 포함하거나 또는 수산화암모늄(NH4OH)을 포함하는 식각액을 사용하는 습식 식각으로 수행되는 반도체 소자의 배선 구조체 제조 방법. - 제11항에 있어서,
상기 제2금속의 배선들을 형성하는 단계는
상기 트렌치를 채우는 구리(Cu)층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제20항에 있어서,
상기 상측 보호층을 형성하는 단계는
상기 구리층의 표면 상에 코발트(Co)층 또는 코발트텅스텐인(CoWP) 합금층을 화학기상증착(CVD)으로 선택적 증착하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 반도체 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 배선을 위한 트렌치(trench)들을 제공하는 배선 몰드(mold)층을 형성하는 단계;
상기 트렌치의 측벽에 실리콘(Si)층을 포함하는 측벽 스페이서(spacer)를 형성하는 단계;
상기 측벽 스페이서를 덮는 제1금속층을 형성하는 단계;
상기 제1금속층과 상기 실리콘층을 실리사이드 반응(silicidation)시켜 제1금속 실리사이드층을 포함하는 측벽 보호층을 형성하는 단계;
상기 트렌치들을 채우는 제2금속 배선들을 형성하는 단계;
상기 제2금속 배선들의 상측 표면을 보호하는 상측 보호층을 형성하는 단계;
상기 측벽 및 상측 보호층들에 의해 상기 제2금속 배선들을 보호하며 상기 배선 몰드층을 선택적으로 제거하는 단계; 및
상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지는 제2절연층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제22항에 있어서,
상기 제1금속층을 형성하는 단계는
상기 측벽 스페이서에 접촉하는 코발트(Co)를 포함하는 층을 형성하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 제23항에 있어서,
상기 코발트(Co)를 포함하는 층은 상기 측벽 스페이서에 노출되는 상기 트렌치의 바닥을 덮도록 연장되게 형성되는 반도체 소자의 배선 구조체 제조 방법. - 제23항에 있어서,
상기 측벽 보호층을 형성하는 단계는
상기 코발트(Co)를 포함하는 층에 대해 열처리를 수행하여 상기 측벽 스페이서와 상기 실리사이드 반응을 유도하여 상기 제1금속 실리사이드층을 코발트 실리사이드(CoSix)를 포함하는 층으로 유도하고,
상기 트렌치 바닥에 연장된 부분은 상기 코발트를 포함하는 층으로 유지되게 하여 바닥 장벽층(bottom barrier layer)으로 사용하는 단계를 포함하는 반도체 소자의 배선 구조체 제조 방법. - 반도체 기판 상의 제1절연층 상에 형성된 제2금속 배선들;
상기 제2금속 배선들 측벽을 덮는 제1금속 실리사이드(silicide)층을 포함하는 측벽 보호층;
상기 제2금속 배선들의 상측 표면을 덮는 상측 보호층; 및
상기 제2금속 배선들 사이에 에어 갭(air gap)을 가지고 상기 상측 보호층을 덮는 제2절연층을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제1절연층을 관통하여 상기 반도체 기판 및 상기 제2금속 배선을 연결하는 연결 콘택(contact)을 더 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제1절연층과 상기 제2금속 배선의 계면에 코발트(Co)를 포함하는 층으로 도입된 바닥 장벽층(bottom barrier layer)을 더 포함하는 반도체 소자의 배선 구조체. - 제28항에 있어서,
상기 코발트(Co)를 포함하는 층은
코발트(Co)층을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제2금속 배선들은
구리(Cu)층을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제1금속 실리사이드층은
상기 구리(Cu)층의 구리 원자의 이동을 억제하는 코발트 실리사이드(CoSix)층을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제1금속 실리사이드층은
상기 구리(Cu)층의 구리 원자의 이동을 억제하는 탄탈륨 실리사이드(TaSix)을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 상측 보호층은
코발트층 또는 코발트(Co)를 포함하는 합금층을 포함하는 반도체 소자의 배선 구조체. - 제26항에 있어서,
상기 제2절연층은
상기 제2금속 배선들 사이에 상기 에어 갭이 공극으로 유발하게 화학기상증착(CVD)된 실리콘 산화물층 또는 실리콘 질화물층을 포함하는 반도체 소자의 배선 구조체. - 제34항에 있어서,
상기 제2금속 배선은
상기 제2절연층에 상기 에어 갭을 유도하기 위해 상측 단부의 폭이 하측 단부의 폭보다 넓게 경사진 측벽을 가지게 형성된 반도체 소자의 배선 구조체. - 반도체 기판 상의 제1절연층 상에 형성된 구리(Cu) 배선들;
상기 구리 배선들 측벽을 덮는 코발트 실리사이드(cobalt silicide)층을 포함하는 측벽 보호층;
상기 구리 배선들의 상측 표면을 덮는 상측 보호층; 및
상기 구리 배선들 사이에 에어 갭(air gap)을 가지고 상기 상측 보호층을 덮는 제2절연층을 포함하는 반도체 소자의 배선 구조체. - 제36항에 있어서,
상기 제1절연층과 상기 구리 배선의 계면에 코발트(Co)층을 포함하여 도입된 바닥 장벽층(bottom barrier layer)을 더 포함하는 반도체 소자의 배선 구조체. - 제36항에 있어서,
상기 구리 배선은
비트 라인(bit line)인 반도체 소자의 배선 구조체.
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