KR20110120661A - 비휘발성 메모리 장치 및 그의 제조 방법 - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 수직 채널형 비휘발성 메모리 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 급격히 높아짐에 따라 기술의 난이도 역시 함께 증가하고 있으며, 한계 또한 가까워지고 있다. 이를 해결하기 위해 멀티 스택(Multi-stack) 구조를 이용하여 메모리 셀을 수직으로 형성하는 기술이 제안되고 있다.
수직 채널을 갖는 비휘발성 메모리 장치는 기본적으로 전하트랩막(Charge Trap Layer)을 이용한 소노스(SONOS) 셀을 사용하고 있다. 그러나, SONOS 장치는 소거 속도(Erase Speed)와 리텐션(Retention) 특성이 트레이드 오프(Trade-Off) 관계에 있는 문제점이 있다.
즉, MLC(Multi Layer Cell) 구현을 위해서는 충분한 PE(Progran Erase) window 확보를 위해 소거 동작이 잘되야 하며, 비휘발성 메모리로써 10년의 데이터 보존능력이 요구되고 있으나, 소거 속도와 리텐션 특성이 트레이드 오프 관계에 있어 두 가지를 모두 충족시키는데 어려움이 있다.
특히, 전하트랩막의 경우, 통상 질화막을 사용하며 이때 막 내의 실리콘(Si)과 질소(Nitrogen)의 조성비에 따라 소거 동작 및 리텐션 특성 특성 변화가 민감하게 나타난다. 즉, 실리콘이 리치한 경우 소거 동작 특성이 우수하나, 리텐션 특성은 불량하고, 질소가 리치한 경우 반대의 특성을 보이는 것이다.
MLC 구현을 위해서는 충분한 PE(Progran Erase) window가 요구되므로, 실리콘이 리치한 질화막을 사용하는 것이 유리하다.
한편, 실리콘이 리치한 질화막의 리텐션 특성이 취약한 이유는, 질화막의 잉여 실리콘 원자가 접촉해 있는 터널 산화막의 산소와 쉽게 반응을 일으켜, 터널 산화막 내부에 산소가 빠져나간 자리가 결점(Defect) 또는 공간(Vacancy)으로 존재하게 되는 것이다. (IEEE ELECTRON DEVICE LETTERS, VOL. 30, NO. 3, MARCH 2009 , GOEL et al.: "ERASE AND RETENTION IMPROVEMENTS IN CTF THROUGH ENGINEERED CHARGE STORAGE LAYER" 논문 참조)
위와 같은 문제를 해결하기 위해, 싱글 질화막을 멀티 질화막으로 쌓아 해결하는 방법이 보고되고 있으나, 멀티층 적용시 매우 얇은 질화막을 2~3회 나누어 증착해야 하는데, 고종횡비(High Aspect Ratio)의 홀 격벽에 균일한 두께의 질화막을 형성하는데 어려움이 발생하는 문제점이 있다. 또한, 질화막의 증착온도가 높아 그 만큼 열 스트레스(Thermal Stress)가 증가하게 되어 장치의 신뢰성을 낮게 만들 수 있으며, 퍼니스 타입의 LPCVD의 증착시간을 고려한다면, 싱글 질화막에 비해 메모리 제조기간이 필연적으로 늘어나는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 소거 동작 속도 및 리텐션 특성을 동시에 개선할 수 있는 비휘발성 메모리 장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판 상에 적층되어 형성된 복수의 층간절연막과 게이트 전극용 도전막; 상기 층간절연막 및 게이트 전극용 도전막을 관통하여 상기 기판을 오픈시키는 채널용 트렌치; 상기 트렌치의 측벽에 형성된 전하차단막 및 전하트랩막; 상기 전하트랩막의 표면에 형성된 결합방지막; 및 상기 결합방지막 상에 형성된 터널절연막을 포함하는 것을 특징으로 한다.
특히, 상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하되, 상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 것을 특징으로 한다.
또한, 상기 결합방지막은 상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리가 진행되어 형성된 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치 제조 방법은 기판 상에 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 상기 기판을 노출시키는 홀을 형성하는 단계; 상기 홀의 측벽에 전하차단막을 형성하는 단계; 상기 전하차단막 상에 전하트랩막을 형성하는 단계; 상기 전하트랩막의 표면에 결합방지막을 형성하는 단계; 및 상기 결합방지막 상에 터널절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하되, 상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 것을 특징으로 한다.
또한, 상기 결합방지막을 형성하는 단계는, 상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리를 진행하되, 상기 결합방지막을 형성하는 단계는, 플라즈마 공정 또는 열공정으로 진행하는 것을 특징으로 한다.
또한, 상기 결합방지막을 형성하는 단계는, 플라즈마 공정을 통한 질화처리를 진행하며, N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하거나, 또는 플라즈마 공정을 통한 산화처리를 진행하며, O2, O3, O*(라디칼), NO 및 NO2 로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하거나, 또는 플라즈마 공정을 통한 질산화처리를 진행하며, O2, O3, O*(라디칼), N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 기판 상에 적층되어 형성된 복수의 층간절연막 및 게이트 전극막; 상기 층간절연막 및 게이트 전극막 사이에 형성되는 전하차단막, 전하트랩막, 결합방지막 및 터널절연막; 및 상기 층간절연막 및 게이트 전극막의 일측면에 접하도록 형성된 채널용 도전막을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치 제조 방법은 기판 상에 복수의 층간절연막 및 희생층을 교대로 적층하는 단계; 상기 층간절연막 및 희생층을 식각하여 상기 기판을 노출시키는 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치에 도전물질을 매립하여 채널을 형성하는 단계; 상기 채널용 트렌치 사이의 층간절연막 및 희생층을 식각하여 희생층 제거용 트렌치를 형성하는 단계; 상기 희생층을 제거하는 단계; 상기 층간절연막을 포함하는 전체구조의 단차를 따라 전하차단막 및 전하트랩막을 형성하는 단계; 상기 전하트랩막의 표면에 결합방지막을 형성하는 단계; 및 상기 결합방지막 상에 터널절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치 및 그의 제조 방법은 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막을 형성하고, 전하트랩막의 표면에 결합방지막을 형성하여, 전하트랩막 내의 실리콘이 터널절연막의 산소와 결합하는 것을 방지함으로써 터널절연막 내의 산소 결함을 방지하는 효과가 있다.
또한, 실리콘 리치 전하트랩막으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막의 표면에 형성된 결합방지막을 통해 터널절연막의 결함(Defect)을 방지하여 리텐션(Retention)이 우수한 소노스(SONOS) 장치를 형성하는 효과가 있다.
또한, 전하트랩막의 표면에만 질화처리를 진행하므로, 플라즈마 공정 시간이 짧아 메모리 제조 기간이 단축되며, 제조 단가를 낮추는 효과가 있다.
도 1은 본 발명의 제1실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 공정 단면도,
도 3은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 4는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 5는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 6a 내지 도 6g는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도,
도 7은 본 발명의 제5실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 8은 본 발명의 제6실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 공정 단면도,
도 3은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 4는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 5는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 6a 내지 도 6g는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도,
도 7은 본 발명의 제5실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도,
도 8은 본 발명의 제6실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((실시예 1))
도 1은 본 발명의 제1실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(10) 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층된다. 여기서, 층간절연막(11)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막으로 이루어지는 것이 바람직하다. 또한, 게이트 전극용 도전막(12)은 P타입의 불순물 또는 N타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 기판(10)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 층간절연막(11) 및 게이트 전극용 도전막(12)을 반복 형성되며, 층간절연막(11) 및 게이트 전극용 도전막(12)은 각각 100Å∼800Å의 두께로 형성될 수 있다.
그리고, 층간절연막(11) 및 게이트 전극용 도전막(12)을 관통하여 기판(10)을 오픈시키는 셀 채널부(도시생략)가 형성되며, 셀 채널부(도시생략)의 측벽에는 전하차단막(14), 전하트랩막(15)이 형성된다.
전하차단막(14)은 전하가 전하트랩막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, 열산화 공정 또는 증착 공정에 의해 형성된 산화막을 포함할 수 있다. 산화막은, 실리콘산화막(SiO2), 실리콘산화막(SiO2) 화합물 또는 고유전상수 물질(예컨대, Al2O3, La2O3, HfO2, TiO2 및 ZrO2 로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 각 재료들로 구성된 화합물) 중에서 선택된 어느 하나를 포함한다.
또한, 전하차단막(14)은 전기적 특성에 따라 게이트 전극과 전하트랩막을 차단할 수 있을 정도의 두께로 형성되는 것이 바람직하며, 적어도 100Å이하의 두께로 형성될 수 있다.
또한, 전하트랩막(15)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(15)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
그리고, 전하트랩막(15)의 표면에는 결합방지막(15A)이 형성된다. 결합방지막(15A)은 전하트랩막(15)의 표면을 질화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다.
위와 같이, 전하트랩막(15)의 막 내부는 질소보다 실리콘이 리치한 조성으로 구성되고, 표면에 선택적으로 질소(Nitrgen)가 보상된 결합방지막(15A)이 형성되어, 후속 터널절연막과 전하트랩막(15) 간에 실리콘 - 산소 결합이 방지된다.
그리고, 전하트랩막(15) 상에는 터널절연막(16)이 형성되며, 셀 채널부(도시생략)에는 채널(17)이 형성된다.
터널절연막(16)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로, 산화막으로 형성되고, 채널(17)은 폴리실리콘으로 형성된다.
위와 같이, 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막(15)이 형성되고, 전하트랩막(15)의 표면에 질소가 보상된 결합방지막(15A)이 형성되어, 전하트랩막(15) 내의 실리콘이 터널절연막(16)의 산소와 결합하는 것을 방지함으로써 터널절연막(16) 내의 산소 결함을 방지할 수 있다.
따라서, 실리콘 리치 전하트랩막(15)으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막(15)의 표면에 형성된 결합방지막(15A)으로 터널절연막(16)의 결함(Defect)을 방지하여 리텐션(Retention)이 우수한 소노스(SONOS) 장치를 형성할 수 있다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 도 2a 내지 도 2d는 도 1에 도시된 비휘발성 메모리 장치를 형성하기 위한 공정 단면도이며, 설명의 편의를 위해 도 1과 동일한 도면부호를 사용하여 설명하기로 한다.
도 2a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(10) 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층한다.
여기서, 층간절연막(11)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막으로 이루어지는 것이 바람직하다. 또한, 게이트 전극용 도전막(12)은 P타입의 불순물 또는 N타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 기판(10)으로부터 적층하고자 하는 메모리 셀의 갯수에 따라 층간절연막(11) 및 게이트 전극용 도전막(12)을 반복 형성하는 것이 바람직하다.
층간절연막(11) 및 게이트 전극용 도전막(12)은 각각 100Å∼800Å의 두께를 갖도록 형성하는 것이 바람직하며, 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)으로 형성할 수 있다.
도 2b에 도시된 바와 같이, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여, 기판(10)의 표면을 노출시키는 홀(13)을 형성한다. 홀(13)은 후속 공정을 통해 채널을 형성하기 위한 것으로, 이하 홀(13)을 '셀 채널부(13)'라고 하기로 한다.
이어서, 셀 채널부(13)의 측벽에 전하차단막(14)을 형성한다. 전하차단막(14)은 전하가 전하트랩막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, 열산화 공정 또는 증착 공정에 의해 형성된 산화막을 포함할 수 있다. 이를 위한 전하차단막(14)은 실리콘질화막(SiO2), 실리콘질화막(SiO2) 화합물 또는 고유전상수 물질(예컨대, Al2O3, La2O3, HfO2, TiO2 및 ZrO2 로 이루어진 그룹 중에서 선택된 어느 하나의 단일막 또는 각 재료들로 구성된 화합물) 중에서 선택된 어느 하나로 형성할 수 있다. 증착 공정은 화학기상증착법(Chemical Vapor Deposition) 또는 원자층증착법(Atomic Layer Deposition)을 포함한다.
또한, 전하차단막(14)은 전기적 특성에 따라 게이트 전극과 전하트랩막을 차단할 수 있을 정도의 두께로 형성되는 것이 바람직하며, 적어도 100Å이하의 두께로 형성하는 것이 바람직하다.
이어서, 전하차단막(14) 상에 전하트랩막(15)을 형성한다. 전하트랩막(15)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성하는 것이 바람직하다.
특히, 전하트랩막(15)은 실리콘질화막으로 형성하되, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성하는 것이 바람직하며, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖도록 형성하는 것이 바람직하다.
전하트랩막(15)의 증착법은 화학기상증착법 또는 원자층증착법을 포함한다.
도 2c에 도시된 바와 같이, 전하트랩막(15)의 표면에 결합방지막(15A)을 형성한다. 결합방지막(15A)은 전하트랩막(15)의 표면을 질화시켜 형성할 수 있다. 결합방지막(15A)은 적어도 10Å이하의 두께로 형성하는 것이 바람직하다.
전하트랩막(15)의 표면을 질화시키기 위한 방법으로는 플라즈마(Plasma) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
위와 같이, 전하트랩막(15)의 표면에 결합방지막(15A)을 형성하면, 전하트랩막(15)의 막 내부는 질소보다 실리콘이 리치한 조성으로 구성되나, 표면에 선택적으로 질소(Nitrgen)를 보상하여 결합방지막(15A)을 형성함으로써, 후속 터널절연막과 전하트랩막(15) 간에 실리콘 - 산소 결합을 방지할 수 있다.
도 2d에 도시된 바와 같이, 결합방지막(15A) 상에 터널절연막(16)을 형성한다. 터널절연막(16)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로, 산화막으로 형성하는 것이 바람직하다.
이어서, 셀 채널부(13)에 채널용 막을 매립하여 채널(17)을 형성한다.
위와 같이, 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막(15)을 형성하고, 전하트랩막(15)의 표면에 질화처리를 진행하여 질소가 보상된 결합방지막(15A)을 형성함으로써, 전하트랩막(15) 내의 실리콘이 터널절연막(16)의 산소와 결합하는 것을 방지하여 터널절연막(16) 내의 산소 결함을 방지할 수 있다.
따라서, 실리콘 리치 전하트랩막(15)으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막(15)의 표면에 형성된 결합방지막(15A)으로 터널절연막(16)의 결함(Defect)을 방지하여 리텐션(Retention)이 우수한 소노스(SONOS) 장치를 형성할 수 있다. 또한, 전하트랩막(15)의 표면에만 질화처리를 진행하므로 플라즈마 공정 시간이 짧아 메모리 제조 기간이 단축되며, 제조 단가를 낮출 수 있는 장점이 있다.
((실시예 2))
도 3은 본 발명의 제2실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 3에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(20) 상에 복수의 층간절연막(21) 및 게이트 전극용 도전막(22)을 교대로 적층된다.
그리고, 층간절연막(21) 및 게이트 전극용 도전막(22)을 관통하여 기판(20)을 오픈시키는 셀 채널부(도시생략)가 형성되며, 셀 채널부(도시생략)의 측벽에는 전하차단막(24) 및 전하트랩막(25)이 형성된다.
특히, 전하트랩막(25)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(25)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
그리고, 전하트랩막(25)의 표면에는 결합방지막(25A)이 형성된다. 결합방지막(25A)은 전하트랩막(25)의 표면을 산화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다. 전하트랩막(25)의 표면을 산화시키기 위한 방법으로는 플라즈마(Plasma) 공정 또는 열(Thermal) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 O2, O3, O*(라디칼), NO 및 NO2로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
그리고, 전하트랩막(25) 상에는 터널절연막(26)이 형성되며, 셀 채널부(도시생략)에는 채널(27)이 형성된다. 터널절연막(26)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로, 산화막으로 형성되고, 채널(27)은 폴리실리콘으로 형성된다.
위와 같이, 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막(25)이 형성되고, 전하트랩막(25)의 표면에 산화처리를 진행하여 결합방지막(25A)이 형성되어, 전하트랩막(25) 내의 실리콘이 터널절연막(26)의 산소와 결합하는 것을 방지함으로써 터널절연막(26) 내의 산소 결함을 방지할 수 있다.
따라서, 실리콘 리치 전하트랩막(25)으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막(25)의 표면에 형성된 결합방지막(25A)으로 터널절연막(26)의 결함(Defect)을 방지하여 리텐션(Retention)이 우수한 소노스(SONOS) 장치를 형성할 수 있다.
((실시예 3))
도 4는 본 발명의 제3실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 4에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부 구조물이 형성된 기판(30) 상에 복수의 층간절연막(31) 및 게이트 전극용 도전막(32)을 교대로 적층된다.
그리고, 층간절연막(31) 및 게이트 전극용 도전막(32)을 관통하여 기판(30)을 오픈시키는 셀 채널부(도시생략)가 형성되며, 셀 채널부(도시생략)의 측벽에는 전하차단막(34) 및 전하트랩막(35)이 형성된다.
특히, 전하트랩막(35)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(35)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
그리고, 전하트랩막(35)의 표면에는 결합방지막(35A)이 형성된다. 결합방지막(35A)은 전하트랩막(35)의 표면을 질산화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다. 전하트랩막(35)의 표면을 질산화시키기 위한 방법으로는 플라즈마(Plasma) 공정 또는 열(Thermal) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 O2, O3, O*(라디칼), N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
그리고, 전하트랩막(35) 상에는 터널절연막(36)이 형성되며, 셀 채널부(도시생략)에는 채널(37)이 형성된다. 터널절연막(36)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로, 산화막으로 형성되고, 채널(37)은 폴리실리콘으로 형성된다.
위와 같이, 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막(35)이 형성되고, 전하트랩막(35)의 표면에 질산화처리를 진행하여 결합방지막(35A)이 형성되어, 전하트랩막(35) 내의 실리콘이 터널절연막(36)의 산소와 결합하는 것을 방지함으로써 터널절연막(36) 내의 산소 결함을 방지할 수 있다.
따라서, 실리콘 리치 전하트랩막(35)으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막(35)의 표면에 형성된 결합방지막(35A)으로 터널절연막(36)의 결함(Defect)을 방지하여 리텐션(Retention)이 우수한 소노스(SONOS) 장치를 형성할 수 있다.
((실시예 4))
도 5는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 공정 단면도이다.
도 5에 도시된 바와 같이, 기판(40) 상에 층간절연막(41)과 게이트 전극(49)이 교대로 적층되고, 층간절연막(41)과 게이트 전극(49) 사이에는 전하차단막(46), 전하트랩막(47), 결합방지막(47A) 및 터널절연막(48)이 개재된다. 이때, 게이트 전극(49)은 폴리실리콘 또는 금속물질을 포함한다.
특히, 전하트랩막(47)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(47)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
또한, 결합방지막(47A)은 전하트랩막(47)의 표면을 질화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다.
위와 같이, 전하트랩막(47)의 막 내부는 질소보다 실리콘이 리치한 조성으로 구성되고, 표면에 선택적으로 질소(Nitrgen)가 보상된 결합방지막(47A)이 형성되어, 후속 터널절연막과 전하트랩막(47) 간에 실리콘 - 산소 결합이 방지된다.
그리고, 층간절연막(41) 및 전하차단막(46)의 일측면에 접하는 채널(44)이 형성된다.
위와 같이, 막 내에 실리콘의 조성이 질소의 조성보다 많은 실리콘 리치 전하트랩막(47)이 형성되고, 전하트랩막(47)의 표면에 질소가 보상된 결합방지막(47A)이 형성되어, 전하트랩막(47) 내의 실리콘이 터널절연막(48)의 산소와 결합하는 것을 방지함으로써 터널절연막(48) 내의 산소 결함을 방지할 수 있다.
따라서, 실리콘 리치 전하트랩막(47)으로 인해 소거 동작 속도가 우수한 MLC(Multi Layer Cell) 구현이 가능하며, 전하트랩막(47)의 표면에 형성된 결합방지막(47A)으로 터널절연막(48)의 결함(Defect)을 방지하여 리텐션(Retention)이 소자를 형성할 수 있다.
도 6a 내지 도 6g는 본 발명의 제4실시예에 따른 비휘발성 메모리 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 6a 내지 도 6g는 도 5에 도시된 비휘발성 메모리 장치의 제조방법을 도시한 것으로, 설명의 편의를 위해 도 5와 동일한 도면부호로 사용하기로 한다.
도 6a에 도시된 바와 같이, 기판(40) 상에 복수의 층간절연막(41) 및 희생층(42)을 교대로 적층한다. 층간절연막(41)은 후속 게이트 전극 간의 절연을 위한 것으로, 산화막으로 형성할 수 있으며, 희생층(42)은 게이트 전극을 형성하기 위한공간을 확보하기 위한 것으로, 층간절연막(41)에 대해 식각선택비를 갖는 물질로 형성하며, 바람직하게 질화막으로 형성한다.
도 6b에 도시된 바와 같이, 층간절연막(41) 및 희생층(42)을 식각하여 기판(40)을 오픈시키는 채널용 트렌치(43)를 형성한다.
도 6c에 도시된 바와 같이, 채널용 트렌치(43)에 도전물질을 매립하여 채널(44)을 형성한다. 이때, 도전물질은 폴리실리콘을 포함한다.
도 6d에 도시된 바와 같이, 채널용 트렌치(43) 사이의 층간절연막(41) 및 희생층(42)을 식각하여 기판(40)을 노출시키는 희생층 제거용 트렌치(45)를 형성한다.
이어서, 희생층 제거용 트렌치(45)에 의해 노출된 희생층(42)을 선택적으로 제거한다. 희생층(42)은 습식식각으로 제거할 수 있다.
희생층(42)을 제거함으로써, 희생층 제거용 트렌치(45)의 측벽은 요철모양의 돌출 패턴이 된다.
도 6e에 도시된 바와 같이, 층간절연막(41)을 포함하는 전체구조의 단차를 따라 전하차단막(46) 및 전하트랩막(47)을 형성한다. 전하트랩막(47)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성하는 것이 바람직하다.
특히, 전하트랩막(47)은 실리콘질화막으로 형성하되, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성하는 것이 바람직하며, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖도록 형성하는 것이 바람직하다.
전하트랩막(47)의 증착법은 화학기상증착법 또는 원자층증착법을 포함한다.
도 6f에 도시된 바와 같이, 전하트랩막(47)의 표면에 결합방지막(47A)을 형성한다. 결합방지막(47A)은 전하트랩막(47)의 표면을 질화시켜 형성할 수 있다. 결합방지막(47A)은 적어도 10Å이하의 두께로 형성하는 것이 바람직하다.
전하트랩막(47)의 표면을 질화시키기 위한 방법으로는 플라즈마(Plasma) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
위와 같이, 전하트랩막(47)의 표면에 결합방지막(47A)을 형성하면, 전하트랩막(47)의 막 내부는 질소보다 실리콘이 리치한 조성으로 구성되나, 표면에 선택적으로 질소(Nitrgen)를 보상하여 결합방지막(47A)을 형성함으로써, 후속 터널절연막과 전하트랩막(47) 간에 실리콘 - 산소 결합을 방지할 수 있다.
도 6g에 도시된 바와 같이, 결합방지막(47A) 상에 터널절연막(48)을 형성한다.
이어서, 터널절연막(48) 상에 요철부를 매립하는 게이트 전극(49)을 형성한다. 게이트 전극(49)은 폴리실리콘 또는 금속물질로 형성할 수 있다.
((실시예 5))
도 7은 본 발명의 제5실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 7에 도시된 바와 같이, 기판(50) 상에 층간절연막(51)과 게이트 전극(59)이 교대로 적층되고, 층간절연막(51)과 게이트 전극(59) 사이에는 전하차단막(56), 전하트랩막(57), 결합방지막(57A) 및 터널절연막(58)이 개재된다.
특히, 전하트랩막(57)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(57)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
또한, 결합방지막(57A)은 전하트랩막(57)의 표면을 산화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다. 전하트랩막(57)의 표면을 산화시키기 위한 방법으로는 플라즈마(Plasma) 공정 또는 열(Thermal) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 O2, O3, O*(라디칼), NO 및 NO2로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
((실시예 6))
도 8은 본 발명의 제6실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 8에 도시된 바와 같이, 기판(60) 상에 층간절연막(61)과 게이트 전극(69)이 교대로 적층되고, 층간절연막(61)과 게이트 전극(69) 사이에는 전하차단막(66), 전하트랩막(67), 결합방지막(67A) 및 터널절연막(68)이 개재된다.
특히, 전하트랩막(67)은 실질적인 데이터 저장소로서 사용되며, 깊은 준위 트랩사이트에 전하를 트랩하는 것으로, 질화막으로 형성될 수 있다. 특히, 전하트랩막(67)은 실리콘질화막으로 형성되며, 막 내에 실리콘의 조성비가 질화막의 조성비보다 더 큰 실리콘 리치 질화막(Si-Rich Nitride)으로 형성되고, 질화막의 조성비 : 실리콘의 조성비는 적어도 1.33 미만의 값을 갖는다.
또한, 결합방지막(67A)은 전하트랩막(67)의 표면을 질산화시켜 형성되며, 적어도 10Å이하의 두께를 갖는다. 전하트랩막(65)의 표면을 질산화시키기 위한 방법으로는 플라즈마(Plasma) 공정 또는 열(Thermal) 공정을 포함한다. 이때, 플라즈마 소스는 ECR, ICP 및 RF로 이루어진 그룹 중에서 선택된 어느 하나의 플라즈마 소스를 사용할 수 있으며, 또는 리모트 플라즈마를 사용할 수 있다. 또한, 주입가스는 O2, O3, O*(라디칼), N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 포함할 수 있다.
한편, 본 발명의 제2 및 제3실시예는 본 발명의 제1실시예와 동일한 공정으로 진행되며, 본 발명의 제5 및 제6실시예는 본 발명의 제4실시예와 동일한 공정으로 진행된다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판11 : 층간절연막
12 : 게이트 전극용 도전막13 : 홀
14 : 전하차단막15 : 전하트랩막
15A : 결합방지막16 : 터널절연막
17 : 채널
12 : 게이트 전극용 도전막13 : 홀
14 : 전하차단막15 : 전하트랩막
15A : 결합방지막16 : 터널절연막
17 : 채널
Claims (24)
- 기판 상에 적층되어 형성된 복수의 층간절연막과 게이트 전극용 도전막;
상기 층간절연막 및 게이트 전극용 도전막을 관통하여 상기 기판을 오픈시키는 채널용 트렌치;
상기 트렌치의 측벽에 형성된 전하차단막 및 전하트랩막;
상기 전하트랩막의 표면에 형성된 결합방지막; 및
상기 결합방지막 상에 형성된 터널절연막
을 포함하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 비휘발성 메모리 장치. - 제1항에 있어서,
상기 결합방지막은 상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리로 형성된 비휘발성 메모리 장치. - 기판 상에 복수의 층간절연막 및 게이트 전극용 도전막을 교대로 적층하는 단계;
상기 복수의 층간절연막 및 게이트 전극용 도전막을 식각하여 상기 기판을 노출시키는 홀을 형성하는 단계;
상기 홀의 측벽에 전하차단막을 형성하는 단계;
상기 전하차단막 상에 전하트랩막을 형성하는 단계;
상기 전하트랩막의 표면에 결합방지막을 형성하는 단계; 및
상기 결합방지막 상에 터널절연막을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 결합방지막을 형성하는 단계는,
상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리를 진행하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정 또는 열공정으로 진행하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 질화처리를 진행하며, N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 산화처리를 진행하며, O2, O3, O*(라디칼), NO 및 NO2 로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법. - 제5항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 질산화처리를 진행하며, O2, O3, O*(라디칼), N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법. - 기판 상에 적층되어 형성된 복수의 층간절연막 및 게이트 전극막;
상기 층간절연막 및 게이트 전극막 사이에 형성되는 전하차단막, 전하트랩막, 결합방지막 및 터널절연막; 및
상기 층간절연막 및 게이트 전극막의 일측면에 접하도록 형성된 채널용 도전막
을 포함하는 비휘발성 메모리 장치. - 제13항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하는 비휘발성 메모리 장치. - 제13항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 비휘발성 메모리 장치. - 제13항에 있어서,
상기 결합방지막은 상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리로 형성된 비휘발성 메모리 장치. - 기판 상에 복수의 층간절연막 및 희생층을 교대로 적층하는 단계;
상기 층간절연막 및 희생층을 식각하여 상기 기판을 노출시키는 채널용 트렌치를 형성하는 단계;
상기 채널용 트렌치에 도전물질을 매립하여 채널을 형성하는 단계;
상기 채널용 트렌치 사이의 층간절연막 및 희생층을 식각하여 희생층 제거용 트렌치를 형성하는 단계;
상기 희생층을 제거하는 단계;
상기 층간절연막을 포함하는 전체구조의 단차를 따라 전하차단막 및 전하트랩막을 형성하는 단계;
상기 전하트랩막의 표면에 결합방지막을 형성하는 단계; 및
상기 결합방지막 상에 터널절연막을 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성보다 실리콘의 조성이 많은 실리콘 리치 질화막을 포함하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 전하트랩막은 막 내에 질소의 조성비 : 실리콘의 조성비가 적어도 1.33 미만인 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 결합방지막을 형성하는 단계는,
상기 전하트랩막의 표면에 질화처리, 산화처리 또는 질산화처리 중에서 선택된 어느 하나의 처리를 진행하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정 또는 열공정으로 진행하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 질화처리를 진행하며, N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 산화처리를 진행하며, O2, O3, O*(라디칼), NO 및 NO2 로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법. - 제17항에 있어서,
상기 결합방지막을 형성하는 단계는,
플라즈마 공정을 통한 질산화처리를 진행하며, O2, O3, O*(라디칼), N2, NO, NO2 및 NH3로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 비휘발성 메모리 장치 제조 방법.
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