KR20100108190A - 기생 커패시턴스를 감소시킨 하이-케이/금속 게이트 ｍｏｓｆｅｔ - Google Patents
기생 커패시턴스를 감소시킨 하이-케이/금속 게이트 ｍｏｓｆｅｔDownload PDFInfo
- Publication number
- KR20100108190A KR20100108190AKR1020097026123AKR20097026123AKR20100108190AKR 20100108190 AKR20100108190 AKR 20100108190AKR 1020097026123 AKR1020097026123 AKR 1020097026123AKR 20097026123 AKR20097026123 AKR 20097026123AKR 20100108190 AKR20100108190 AKR 20100108190A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- metal
- dielectric
- gate dielectric
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 229910052751metalInorganic materials0.000titleclaimsabstractdescription132
- 239000002184metalSubstances0.000titleclaimsabstractdescription132
- 230000003071parasitic effectEffects0.000titleabstractdescription10
- 239000004020conductorSubstances0.000claimsabstractdescription116
- 239000004065semiconductorSubstances0.000claimsabstractdescription116
- 125000006850spacer groupChemical group0.000claimsabstractdescription92
- 239000000758substrateSubstances0.000claimsabstractdescription49
- 229910044991metal oxideInorganic materials0.000claimsabstractdescription11
- 150000004706metal oxidesChemical class0.000claimsabstractdescription11
- 230000005669field effectEffects0.000claimsabstractdescription9
- 238000000034methodMethods0.000claimsdescription56
- 239000003989dielectric materialSubstances0.000claimsdescription55
- 230000008569processEffects0.000claimsdescription41
- 150000004767nitridesChemical class0.000claimsdescription9
- IJGRMHOSHXDMSA-UHFFFAOYSA-NnitrogenSubstancesN#NIJGRMHOSHXDMSA-UHFFFAOYSA-N0.000claimsdescription8
- 238000009792diffusion processMethods0.000claimsdescription7
- 229910052760oxygenInorganic materials0.000claimsdescription7
- 229910021332silicideInorganic materials0.000claimsdescription7
- 229910021193La 2 O 3Inorganic materials0.000claimsdescription5
- 229910052757nitrogenInorganic materials0.000claimsdescription5
- 239000001301oxygenSubstances0.000claimsdescription5
- 229910018072Al 2 O 3Inorganic materials0.000claimsdescription4
- 229910010413TiO 2Inorganic materials0.000claimsdescription4
- GEIAQOFPUVMAGM-UHFFFAOYSA-NZrOInorganic materials[Zr]=OGEIAQOFPUVMAGM-UHFFFAOYSA-N0.000claimsdescription4
- 229910045601alloyInorganic materials0.000claimsdescription4
- 239000000956alloySubstances0.000claimsdescription4
- -1oxygen ionsChemical class0.000claimsdescription4
- FVBUAEGBCNSCDD-UHFFFAOYSA-Nsilicide(4-)Chemical compound[Si-4]FVBUAEGBCNSCDD-UHFFFAOYSA-N0.000claimsdescription4
- 239000011800void materialSubstances0.000claimsdescription4
- 238000005468ion implantationMethods0.000claimsdescription3
- BPQQTUXANYXVAA-UHFFFAOYSA-NOrthosilicateChemical compound[O-][Si]([O-])([O-])[O-]BPQQTUXANYXVAA-UHFFFAOYSA-N0.000claims3
- 238000005728strengtheningMethods0.000claims2
- 238000005229chemical vapour depositionMethods0.000description18
- 239000000463materialSubstances0.000description18
- 238000005137deposition processMethods0.000description15
- 238000005530etchingMethods0.000description14
- 238000002955isolationMethods0.000description11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-NSilicium dioxideChemical compoundO=[Si]=OVYPSYNLAJGMNEJ-UHFFFAOYSA-N0.000description9
- 238000004518low pressure chemical vapour depositionMethods0.000description9
- 238000000623plasma-assisted chemical vapour depositionMethods0.000description9
- 239000000126substanceSubstances0.000description9
- 238000000151depositionMethods0.000description8
- 230000008021depositionEffects0.000description8
- 229910052581Si3N4Inorganic materials0.000description7
- 238000000231atomic layer depositionMethods0.000description7
- HQVNEWCFYHHQES-UHFFFAOYSA-Nsilicon nitrideChemical compoundN12[Si]34N5[Si]62N3[Si]51N64HQVNEWCFYHHQES-UHFFFAOYSA-N0.000description7
- 238000004519manufacturing processMethods0.000description6
- 150000002739metalsChemical class0.000description6
- 229910052710siliconInorganic materials0.000description6
- 238000000224chemical solution depositionMethods0.000description5
- 238000001312dry etchingMethods0.000description5
- 238000011049fillingMethods0.000description5
- 230000003647oxidationEffects0.000description5
- 238000007254oxidation reactionMethods0.000description5
- 229910052814silicon oxideInorganic materials0.000description5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-NSiliconChemical compound[Si]XUIMIQQOPSSXEZ-UHFFFAOYSA-N0.000description4
- 238000001704evaporationMethods0.000description4
- 230000008020evaporationEffects0.000description4
- 229920002120photoresistant polymerPolymers0.000description4
- 238000005240physical vapour depositionMethods0.000description4
- 238000001289rapid thermal chemical vapour depositionMethods0.000description4
- 239000010703siliconSubstances0.000description4
- LYCAIKOWRPUZTN-UHFFFAOYSA-NEthylene glycolChemical compoundOCCOLYCAIKOWRPUZTN-UHFFFAOYSA-N0.000description3
- 229910000577Silicon-germaniumInorganic materials0.000description3
- QVGXLLKOCUKJST-UHFFFAOYSA-Natomic oxygenChemical compound[O]QVGXLLKOCUKJST-UHFFFAOYSA-N0.000description3
- 230000015572biosynthetic processEffects0.000description3
- 239000011248coating agentSubstances0.000description3
- 238000000576coating methodMethods0.000description3
- 238000010586diagramMethods0.000description3
- 238000001459lithographyMethods0.000description3
- 238000001451molecular beam epitaxyMethods0.000description3
- 238000005498polishingMethods0.000description3
- 238000001039wet etchingMethods0.000description3
- QGZKDVFQNNGYKY-UHFFFAOYSA-NAmmoniaChemical compoundNQGZKDVFQNNGYKY-UHFFFAOYSA-N0.000description2
- NBIIXXVUZAFLBC-UHFFFAOYSA-NPhosphoric acidChemical compoundOP(O)(O)=ONBIIXXVUZAFLBC-UHFFFAOYSA-N0.000description2
- 230000004913activationEffects0.000description2
- 229910052799carbonInorganic materials0.000description2
- 230000000694effectsEffects0.000description2
- 238000000313electron-beam-induced depositionMethods0.000description2
- 230000001747exhibiting effectEffects0.000description2
- 238000000227grindingMethods0.000description2
- 229910052739hydrogenInorganic materials0.000description2
- 239000012212insulatorSubstances0.000description2
- 238000007737ion beam depositionMethods0.000description2
- 238000001020plasma etchingMethods0.000description2
- 229920000412polyarylenePolymers0.000description2
- 229910021420polycrystalline siliconInorganic materials0.000description2
- 229920005591polysiliconPolymers0.000description2
- 238000009717reactive processingMethods0.000description2
- 235000012239silicon dioxideNutrition0.000description2
- 239000000377silicon dioxideSubstances0.000description2
- 238000000038ultrahigh vacuum chemical vapour depositionMethods0.000description2
- 229910018182Al—CuInorganic materials0.000description1
- KRHYYFGTRYWZRS-UHFFFAOYSA-NFluoraneChemical compoundFKRHYYFGTRYWZRS-UHFFFAOYSA-N0.000description1
- 229910001218Gallium arsenideInorganic materials0.000description1
- 229910000673Indium arsenideInorganic materials0.000description1
- 229910003811SiGeCInorganic materials0.000description1
- NINIDFKCEFEMDL-UHFFFAOYSA-NSulfurChemical compound[S]NINIDFKCEFEMDL-UHFFFAOYSA-N0.000description1
- ATJFFYVFTNAWJD-UHFFFAOYSA-NTinChemical compound[Sn]ATJFFYVFTNAWJD-UHFFFAOYSA-N0.000description1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N[Si].[Ge]Chemical compound[Si].[Ge]LEVVHYCKPQWKOP-UHFFFAOYSA-N0.000description1
- 229910000147aluminium phosphateInorganic materials0.000description1
- 229910021529ammoniaInorganic materials0.000description1
- 125000003118aryl groupChemical group0.000description1
- 238000004380ashingMethods0.000description1
- 230000004888barrier functionEffects0.000description1
- 230000008901benefitEffects0.000description1
- 125000002915carbonyl groupChemical group[*:2]C([*:1])=O0.000description1
- 230000000295complement effectEffects0.000description1
- 150000001875compoundsChemical class0.000description1
- 229910052802copperInorganic materials0.000description1
- 230000007797corrosionEffects0.000description1
- 238000005260corrosionMethods0.000description1
- 230000008878couplingEffects0.000description1
- 238000010168coupling processMethods0.000description1
- 238000005859coupling reactionMethods0.000description1
- 238000000280densificationMethods0.000description1
- 239000002019doping agentSubstances0.000description1
- 229910052733galliumInorganic materials0.000description1
- 229910052732germaniumInorganic materials0.000description1
- 229910052737goldInorganic materials0.000description1
- 229910052736halogenInorganic materials0.000description1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-Nindium arsenideChemical compound[In]#[As]RPQDHPTXJYYUPQ-UHFFFAOYSA-N0.000description1
- 230000005527interface trapEffects0.000description1
- 238000010884ion-beam techniqueMethods0.000description1
- 229910052741iridiumInorganic materials0.000description1
- 125000005647linker groupChemical group0.000description1
- 229910003455mixed metal oxideInorganic materials0.000description1
- 239000000203mixtureSubstances0.000description1
- 229910003465moissaniteInorganic materials0.000description1
- 238000005121nitridingMethods0.000description1
- 238000000059patterningMethods0.000description1
- 238000007747platingMethods0.000description1
- 229910052697platinumInorganic materials0.000description1
- 230000005855radiationEffects0.000description1
- 229910052761rare earth metalInorganic materials0.000description1
- 150000002910rare earth metalsChemical class0.000description1
- 230000009467reductionEffects0.000description1
- 238000010405reoxidation reactionMethods0.000description1
- 229910052702rheniumInorganic materials0.000description1
- 229910052703rhodiumInorganic materials0.000description1
- 229910052707rutheniumInorganic materials0.000description1
- 239000005368silicate glassSubstances0.000description1
- 150000004760silicatesChemical class0.000description1
- 229910010271silicon carbideInorganic materials0.000description1
- 229910052709silverInorganic materials0.000description1
- 238000004544sputter depositionMethods0.000description1
- 230000000087stabilizing effectEffects0.000description1
- 150000003457sulfonesChemical class0.000description1
- 229910052717sulfurInorganic materials0.000description1
- 239000011593sulfurSubstances0.000description1
- SFZCNBIFKDRMGX-UHFFFAOYSA-Nsulfur hexafluorideChemical compoundFS(F)(F)(F)(F)FSFZCNBIFKDRMGX-UHFFFAOYSA-N0.000description1
- 229960000909sulfur hexafluorideDrugs0.000description1
- XTQHKBHJIVJGKJ-UHFFFAOYSA-Nsulfur monoxideChemical classS=OXTQHKBHJIVJGKJ-UHFFFAOYSA-N0.000description1
- 229910052815sulfur oxideInorganic materials0.000description1
- 229920001187thermosetting polymerPolymers0.000description1
Images
Classifications
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/675—Gate sidewall spacers
- H10D64/679—Gate sidewall spacers comprising air gaps
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/82—Heterojunctions
- H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 구조 및 그 구조를 제조하는(fabricating) 방법에 관한 것이다. 더 구체적으로는, 본 발명은 기생 커패시턴스(parasitic capacitance)를 감소시킨 고 유전 상수(k) 게이트 유전체 및 금속 포함 게이트 도체를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 관한 것이다. 본 발명은 또한 그러한 MOSFET를 제조하는 방법도 제공한다.
반도체 산업에서, 하이-케이(high-k) 게이트 유전체(유전 상수 k가 4.0 이상인 게이트 유전체를 말하며, 통상적으로 7.0 이상이다) 및 금속 게이트를 포함하는 게이트 스택(a gate stack)은 상보성 금속 산화물 반도체(CMOS) 스케일링(scaling)을 계속해 나가기 위한 유망한 선택들(promising options) 중 하나이다.
하이-케이/금속 게이트 MOSFET를 제조하기 위한 프로세스 방법들(schemes) 중 하나는 교체 게이트 방법(a replacement gate method)이다. 교체 게이트 프로세스에서, MOSFET는 희생 게이트 전극(a sacrificial gate electrode)을 사용하여 제조될 수 있다. 그러한 프로세스에서, 희생 게이트 전극이 먼저 만들어지고 그 다음 그 희생 게이트 전극은 하이-케이 게이트 유전체 및 금속 게이트를 포함하는 게이 트 스택으로 교체된다. 하이-케이 게이트 유전체 및 금속 게이트를 포함하는 게이트 스택은 소스/드레인 활성화 어닐(a source/drain activation anneal)과 같은 고온 프로세싱 스텝들을 거친 후 만들어지기 때문에, 그러한 교체 게이트 프로세스는 하이-케이 유전체와 금속 게이트 상에서의 손상을 최소로 하는 이점이 있다. 또한, 게이트 도체로 넓은 범위의 금속들이 선택될 수 있다.
종래 게이트 교체 프로세스의 한가지 심각한 결함은 금속 게이트의 밑(beneath)뿐만 아니라 수직 측벽들(vertical sidewalls) 상에도 하이-케이 게이트 유전체가 나타나게(being present) 한다는 것이다.
도 1은 종래 기술의 MOSFET를 도시한 것이다. 이 MOSFET는 전술한 바와 같은 종래의 게이트 교체 프로세스를 이용하여 제조된 것으로서 하이-케이 유전체 및 금속 게이트를 포함하는 게이트 스택을 포함한다. 특히, 도 1은 반도체 기판(1000)을 포함하는 종래 기술의 MOSFET를 보여주는데, 상기 기판에는 소스/드레인 확산 영역들(1004)을 갖고 있다. 반도체 기판(1000)은 또한 트렌치 유전체 재료로 채워진 트렌치 고립 영역들(1006)도 포함한다. 반도체 기판(1000)의 상부에는 하이-케이 게이트 유전체(1008)이 보여지는데, 이는 "U"자 모양으로 만들어져 있고, "U"자 모양의 하이-케이 게이트 유전체 안에는 금속 게이트(1010)이 자리잡고 있다. 유전체 스페이서(spacer)(1012)는 "U"자 모양의 하이-케이 게이트 유전체(1008)의 바깥 수직 측벽들에 위치한다. 도 1에서 보여준 구조는 또한 인터레벨(interlevel)의 유전체(1020)을 포함하며, 이 인터레벨 유전체는 그 안에 위치하면서 소스/드레인 확산 영역들(1004)의 상부 표면까지 연장되는 비아들(vias)(1022)와 접한다. 인터레벨 유전체(1020)은 유전체 스페이서(1012)에 의하여 상기 게이트 스택으로부터 측면으로(laterlly) 분리된다.
"U"자 모양의 하이-케이 게이트 유전체(1008)의 수직 측벽들 상에 금속 게이트가 존재한다는 것은 바람직하지 않은 높은 컨택트-투-게이트 도체 기생 커패시턴스(an undesired high contact-to-gate conductor capacitance)를 만들어 낸다.
하이-케이 게이트 유전체와 관련된 다른 문제는 게이트 모서리들(도 1에서 점선 원으로 표시된 부분)에서 하이-케이 유전체는 두께 및 화학적 콤포넨트(chemical component)에서의 편차들(variations) 때문에 이상적(ideal)으로 만들어질 수 없을 수도 있다는 것이다. 상기 게이트 모서리들에서 하이-케이 게이트 유전체를 강화하기 위해서 종래의 게이트 재산화(reoxidation) 프로세스는 사용될 수 없다. 왜냐하면 상기 하이-케이 게이트 유전체는 상기 금속 게이트와 상기 유전체 스페이서에 의해서 싸여있기(sealed) 때문이다. 상기 게이트 모서리들에서 만들어지는 이상적이 아닌(non-ideal) 하이-케이 게이트 유전체는 높은 누설(high leakage)과 낮은 신뢰도(poor reliability)를 초래한다.
전술한 관점에서, 컨택트-투-게이트 도체 기생 커패시턴스를 감소시킨 신규하고 개선된 하이-케이/금속 게이트 MOSFET에 대한 필요가 있으며, 그리고, 선택적으로, 상기 게이트 모서리들에서 하이-케이 유전체를 개선할 필요가 있다.
본 발명은 종래의 게이트 교체 프로세스를 사용하여 제조된 하이-케이/금속 게이트 MOSFET와 비교하여 컨택트-투-게이트 도체 기생 커패시턴스를 감소시킨 하이-케이/금속 게이트 MOSFET를 제공한다. 본 발명에서는, 종래의 게이트 교체 프로세스를 사용하여 제조된 종래 기술의 하이-케이/금속 게이트 MOSFET의 컨택트-투-게이트 도체 기생 커패시턴스와 비교하여 10% 혹은 그 이상의 컨택트-투-게이트 도체 기생 커패시턴스의 감소가 달성된다.
본 발명은 또한 게이트 모서리들에서 하이-케이 유전체를 개선한 하이-케이/금속 게이트 MOSFET를 제공한다.
본 발명은 또한, 일부 실시 예들에서, 금속 게이트의 수직 측벽들 상에 위치하는 로우-케이(low-k) 유전체 스페이서를 포함하는 하이-케이/금속 게이트 MOSFET를 제공한다. 여기서 사용되는 로우-케이 유전체 스페이서의 유전 상수는 4 이하이며, 바람직하기는 3.5 이하이다. 이러한 로우-케이 유전체 스페이서의 존재는 컨택트-투-게이트 도체 기생 커패시턴스를 더 낮게 하는 데 도움이 된다.
본 발명은 더 나아가서(even further) 상기 하이-케이 게이트 유전체/금속 게이트 스택 아래에 위치하는 채널 영역(channel region)이 약 2㎛ 혹은 그 이하의 길이를 갖는 하이-케이/금속 게이트 MOSFET를 제공한다.
일반적으로, 본 발명은 아래의 구성을 포함하는 반도체 구조를 제공한다 :
반도체 기판의 표면 상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)를 포함하되, 상기 적어도 하나의 MOSFET는, 바닥에서 탑까지(from bottom to top), 하이-케이 게이트 유전체 및 금속 포함 게이트 도체를 포함하는 게이트 스택(a gate stack) 상기 금속 포함 게이트 도체는 자신의 베이스 세그멘트(a base segment)에 위치하는 게이트 모서리들(gate corners)을 가지며, 상기 금속 포함 게이트 도체는 상기 게이트 모서리들에서를 제외하고는 상기 하이-케이 게이트 유전체가 전혀 없는(devoid) 수직 측벽들을 가짐;
상기 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체와 측면으로 접하는 게이트 유전체(a gate dielectric) ; 및
상기 금속 포함 게이트 도체와는 측면으로 접하고 상기 게이트 유전체와 상기 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체 모두의 상부 표면 상에 위치하는 게이트 스페이서를 포함한다.
본 발명의 구조는 또한 인터레벨(interlevel)의 유전 재료를 포함하는데, 여기서 이 유전 재료는 도전재료로 채워진 콘택트 비아들(conductively filled contact vias)을 포함하며, 이 비아들은 반도체 기판의 표면까지 연장되며, 이 반도체 기판은 적어도 하나의 MOSFET의 소스/드레인 확산 영역들을 포함한다.
본 발명의 일부 실시 예들에서, 본 발명의 구조는 또한 스페이서 라이너(a spacer liner)를 포함할 수 있는데, 이는 게이트 스페이서와 인터레벨 유전체 사이에, 금속 포함 도체 사이에, 그리고 게이트 유전체 및 하이-케이 게이트 유전체(게이트 모서리들에 존재하는) 모두의 상부표면 사이에 존재할 수 있다.
본 발명의 다른 실시 예에서, 게이트 스페이서는 로우-케이 유전체 재료(유전 상수가 4 이하)이다. 또 다른 실시 예에서, 게이트 스페이서는 그 내부에 존재하는 빈 공간(void)을 포함하는데, 이는 게이트 스페이서의 유효(effective) 유전 상수를 낮추어 준다(lower).
본 발명의 또 다른 실시 예에서, 게이트 모서리들(corners)에서 존재하는 하이-케이 유전체는 게이트 모서리들에 존재하는 재료에 산소 및/또는 질소를 도입 함으로서 강화된다.
전술한 일반 반도체 구조에 더하여, 본 발명은 또한 아래의 구성을 포함하는 반도체 구조를 제공한다 : 상기 반도체 구조는
반도체 기판의 표면상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), - 상기 적어도 하나의 MOSFET는, 바닥으로부터 탑까지(from bottom to top), 하이-케이 게이트 유전체 및 금속-포함 게이트 도체를 포함하는 게이트 스택(stack)을 포함하고, 상기 금속-포함 게이트 도체는 게이트 모서리들을 가지며, 이 게이트 모서리들은 상기 금속-포함 게이트의 베이스 세그멘트(a base segment)에 위치하며, 여기서 상기 금속-포함 게이트 도체는 상기 게이트 모서리들을 제외하고는 상기 하이-케이 게이트 유전체가 없는 수직 측벽들을 가지며, 상기 게이트 모서리들에서의 상기 하이-케이 게이트 유전체는 상기 금속-포함 게이트 도체 아래에 직접적으로 위치하는 상기 하이-케이 게이트 유전체에 비하여 결합(bonding)을 증가 시킨다;
상기 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체에 측면으로(laterally) 접하는(abutting) 게이트 유전체 ; 및
상기 금속-포함 게이트 도체를 측면으로 접하고 게이트 유전체와 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면(upper surface) 상에 위치하는 게이트 스페이서를 포함한다.
다른 실시 예에서, 본 발명은 아래의 구성을 포함하는 반도체 구조를 제공한다. 상기 반도체 구조는 :
반도체 기판의 표면 상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), - 상기 적어도 하나의 MOSFET는, 바닥으로부터 탑까지(from bottom to top), 하이-케이 게이트 유전체 및 금속-포함 게이트 도체를 포함하는 게이트 스택(stack)을 포함하고, 상기 금속-포함 게이트 도체는 게이트 모서리들을 가지며, 이 게이트 모서리들은 상기 금속-포함 게이트의 베이스 세그멘트(a base segment)에 위치하며, 여기서 상기 금속-포함 게이트 도체는 상기 게이트 모서리들을 제외하고는 상기 하이-케이 게이트 유전체가 없는 수직 측벽들을 가지며, 상기 게이트 모서리들에서의 상기 하이-케이 게이트 유전체는 상기 금속-포함 게이트 도체 아래에 직접적으로 위치하는 상기 하이-케이 게이트 유전체에 비하여 결합(bonding)을 증가 시킨다 ;
상기 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체에 측면으로(laterally) 접하는(abutting) 게이트 유전체 ; 및
상기 금속-포함 게이트 도체를 측면으로 접하고 게이트 유전체와 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면(upper surface) 상에 위치하면서 자신의 내부에 빈공간들(voids)을 포함하는 로우-케이 게이트 스페이서를 포함한다.
전술한 반도체 구조에 더하여, 본 발명은 또한 그러한 반도체 구조를 제조 방법을 제공한다. 본 발명의 방법은 아래의 단계들을 포함한다. 상기 방법은 :
반도체 기판상에 위치하는 희생(sacrificial) 게이트 도체 및 게이트 유전체를 포함하는 구조를 제공하는 단계 - 상기 구조는 상기 반도체 기판상에 위치하고 희생 스페이서에 의하여 상기 희생 게이트로부터 분리되는 인터레벨(interlevel) 유전체를 포함함 ;
상기 반도체 기판의 표면을 노출 시키는 오프닝(an opening)을 형성하기 위해서 상기 희생 스페이서에 의해서 보호되지 않는 상기 희생 게이트 및 상기 게이트 유전체의 일부(a portion)를 제거하는 단계 ;
상기 오프닝 내부(inside)에 U자 모양의(U-shaped) 하이-케이 게이트 유전체 및 금속-포함 게이트 도체를 형성하는 단계 ;
상기 금속-포함 게이트 도체의 측벽들(sidewalls)을 측면으로 접하는 상기 U자 모양의 하이-케이 게이트 유전체의 일부를 노출 시키기 위해서 상기 희생 스페이서를 제거하는 단계 ;
상기 게이트 측벽들로부터 상기 금속-포함 게이트 도체의 측벽들(sidewalls)을 측면으로 접하는 상기 하이-케이 게이트 유전체의 모든 노출된 부분을 실질적으로(substantially) 제거하는 단계 ; 및
이전에 상기 희생 스페이서 및 상기 U자 모양의 하이-케이 게이트 유전체의 일부를 포함했던 영역에 게이트 스페이서를 형성하는 단계를 포함한다.
도 1은 종래의 게이트 교체 프로세스(conventional gate replacement process)를 이용하여 제조되는 종래 기술의 하이-케이 게이트 유전체/금속 도체 MOSFET를 도시하는 도면(단면도)이다.
도 2a, 2b 및 2c는 본 발명의 세 가지 실시 예들에 따른 하이-케이 게이트 유전체/금속 도체 MOSFET를 도시하는 도면(단면도)이다.
도 3a 내지 도 3h는 도 2a-2c에서 보여준 구조들을 제조하는데 사용될 수 있는 기초 프로세싱스텝들을 도시하는 도면(단면도)이다.
적어도 감소된(reduced) 콘택트-투-게이트 도체(contact-to-gate conductor) 기생 캐패시턴스(parasitic capacitiance)를 갖는 하이-케이 게이트 유전체/금속-포함 MOSFET 및 그러한 MOSFET를 제조하는 방법을 제공하는 본 발명이 지금부터 아래의 상세한 설명과 본 출원에 첨부된 도면들을 참조하면서 더욱 상세히 설명될 것이다. 본 출원의 도면들은 오직 설명의 목적으로만 제공된 것이며, 또한 상기 도면들이 실제 크기로 그려진 것이 아님을 주목해야한다.
아래의 설명에는, 본 발명의 완전한 이해를 제공하기 위해서 수 많은 구체적 세부사항들(numerous specific details), 예를 들어, 특정 구조들, 콤포넨트들, 재료들, 치수들(dimensions), 프로세싱 스텝들 및 기법들이 소개될 것이다. 그러나, 이들 구체적인 세부사항들이 없이도 본 발명이 실시될 수 있음은 이 분야에서 통상의 지식을 가진 자라면 이해할 것이다. 또한, 본 발명의 설명을 복잡하지 않게 하기 위하여, 잘 알려진 구조들 혹은 프로세싱 스텝들은 상세히 설명되지 않을 것이다.
어느 층(a layer), 영역(region) 혹은 기판(substrate)과 같은 엘리멘트가 다른 엘리멘트 "상에(on)" 혹은 "위에(over)" 존재하는 것으로 설명할 때 그러한 엘리멘트가 다른 엘리멘트 상에 혹은 위에 직접적으로 존재하거나 혹은 끼어드는(intervening)엘리멘트들이 또한 존재할 수 있음을 이해해야 한다. 이와 대조적으로, 어느 엘리멘트가 다른 엘리멘트 "상에 직접적으로" 혹은 "위에 직접적으로" 존재한다고 설명할 때는 끼어드는 엘리멘트들이 존재하지 않는다. 어느 엘리멘트가 다른 엘리멘트 "밑에(beneath)" 혹은 "아래에(under)" 존재하는 것으로 설명할 때 그러한 엘리멘트가 다른 엘리멘트 밑에 혹은 아래에 직접적으로 존재하거나 혹은 끼어드는(intervening)엘리멘트들이 존재할 수 있음을 또한 이해해야 한다. 이와 대조적으로, 어느 엘리멘트가 다른 엘리멘트 "밑에 직접적으로" 혹은 "아래에 직접적으로" 존재한다고 설명할 때는 끼어드는 엘리멘트들이 존재하지 않는다.
또한, 아래의 설명과 도면들이 하나의 싱글 하이-케이 게이트 유전체/금속-포함 도체 MOSFET의 존재만 보여준다 할지라도, 본 발명은 그것에만 국한되지 않는다. 오히려, 본 발명의 방법을 이용하여 다수의 하이-케이 게이트 유전체/금속-포함 도체 MOSFET들이 형성될 수 있다. 다수의 하이-케이 게이트 유전체/금속-포함 도체 MOSFET들이 형성될 때 이들은 모두 동일 전도성(conductivity)(nMOSFET 혹은 pMOSFET)을 가질 수 있다. 이와 달리, 다수의 하이-케이 게이트 유전체/금속-포함 도체 MOSFET들은 제 1의 전도성(nMOSFET 혹은 pMOSFET)을 갖는 제 1 세트의 MOSFET들과 제 1의 전도성 타입 MOSFET와는 다른 제2의 전도성을 갖는 제 2 세트의 MOSFET들을 포함할 수 있다.
전술한 바와 같이, 본 발명은 종래의 게이트 교체 프로세스를 사용하여 제조 된 하이-케이게이트 유전체/금속 게이트 MOSFET와 비교하여 감소된 콘택트-투-게이트 도체 기생 캐패시턴스를 갖는 하이-케이 게이트 유전체/금속 게이트 MOSFET를 제공한다.
도 2a-2c는 본 발명의 여러 실시 예들을 보여준다. 도 2a에서 본 발명의 제 1의 실시 예를 보여준다. 도 2a에서 보여준 구조는 반도체 기판(12)의 표면상에 위치하는 적어도 하나의 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(100)을 포함한다. 상기 적어도 하나의 MOSFET(100)은 하나의 게이트 스택을 포함하는데, 이 게이트 스택은, 바닥부터 탑까지, 하이-케이 게이트 유전체(28) 및 금속-포함 게이트 도체(30)을 포함한다. 금속-포함 게이트 도체(30)은 게이트 모서리들(31)을 갖는데, 이 게이트 모서리들은 상기 금속-포함 게이트 도체의 베이스 세그멘트(base segment)에 위치한다. 상기 금속-포함 게이트 도체의 베이스 세그멘트는 여기서 수직 측벽들이 상기 게이트 도체의 바닥벽(bottom wall)과 접하는 게이트 도체 영역으로 정의된다. 또한, 금속 포함 게이트 도체(30)은 수직 측벽들(102A) 및(102B)를 갖는데, 이들은 게이트 모서리들(31)에서를 제외하고 하이-케이 게이트 유전체(28)와 접하지 않는다(dovoid of) ; 여기서 "수직 측벽들"이라는 용어는 공동 바닥 벽에 직각인 측벽들을 의미하거나 혹은 그와 관련하여 약간의 테이퍼링(tapering)을 갖는 측벽들을 의미한다. 또한 도 2a는 게이트 모서리들(31)에서 하이-케이 게이트 유전체(28)과 측면으로 접하는 게이트 유전체(18) 및 금속 포함 게이트 도체(30)과 측면으로 접하는 게이트 스페이서(36)을 보여준다. 게이트 스페이서(36)은 게이트 유전체(18) 및 게이트 모서리들(31)에 존재하는 하이-케이 게이 트 유전체(28) 모두의 상부 표면상에 위치한다.
본 발명의 구조는 또한 인터레벨 유전체 재료(24)를 더 포함하는데, 이는 도전성 재료로 채워진 콘택트 비아들(contact vias)(40)을 포함하며, 이 비아들은 적어도 하나의 MOSFET의 소스/드레인 확산 영역들(14)를 포함하는 반도체 기판(12)의 표면까지 연장된다.
본 발명의 일부 실시 예들에서, 스페이서(34)가 존재하는데, 이는 게이트 스페이서(36)과 인터레벨 유전체 재료(24), 금속-포함 게이트 도체(30), 그리고 게이트 유전체(18) 및 하이-케이 게이트 유전체(28)(게이트 모서리들(31)에 존재하는) 모두의 상부표면 사이에 존재한다.
도 2b는 본 발명의 제 2 구조의 실시 예를 보여준다. 본 발명의 제 2 구조의 실시 예는 금속 포함 게이트 도체 밑에 직접적으로 위치하는 하이-케이 게이트 유전체와 비교하여 게이트 모서리들에 존재하는 하이-케이 게이트 유전체가 개선된 결합(improved bonding)을 갖는다는 점을 제외하고는 도 2a에서 보여준 엘리멘트들과 동일한 기본 엘리멘트들을 포함한다. 도 2에서, 참조 번호(28)은 게이트 모서리들(31)에 존재하는 개선된 결합을 갖는 하이-케이 게이트 유전체를 의미하고, 한편 참조 번호(28)은 금속-포함 게이트 도체(30)의 밑에 직접적으로 존재하는 하이-케이 게이트 유전체를 뜻한다.
도 2c는 본 발명의 제3 구조의 실시 예를 도시한다. 구체적으로 설명하면, 도 2c에서 보여준 구조는 게이트 스페이서(36)의 내부에 빈공간(38)을 포함하는 것을 제외하고는 도 2b와 동일한 엘리멘트들을 포함한다. 빈공간(38)의 존재는 게이 트 스페이서(36)의 유효 유전 상수를 낮춘다.
이제 도 3a-3h를 참조하여 도 2a-2c에서 보여준 본 발명의 구조들을 제조하는데 사용될 수 있는 기초 프로세싱 스텝들을 설명한다. 본 발명의 프로세싱 스텝들은 첫 번째로 더미(dummy)(즉, sacrificial) 게이트, 게이트 유전체, 희생 스페이서, 및 인터레벨 유전체를 갖는 종래의 MOSFET를 형성하는 단계를 포함한다. 그 다음에 상기 희생 스페이서에 의해서 보호되지 않는 상기 희생 게이트 및 게이트 유전체는 반도체 기판의 표면을 노출시키는 오프닝(opening)을 형성하기 위하여 제거된다. 그 다음에 U자 모양의 하이-케이 게이트 유전체 및 금속 포함 게이트 도체가 상기 오프닝 내부에 형성된다. 그 다음에 상기 희생 스페이서는 금속 포함 게이트 도체의 측벽들을 측면으로 접하는 하이-케이 게이트 유전체 일부를 노출시키기 위하여 제거된다. 그 다음, 금속 포함 게이트 도체의 상기 측벽들과 측면으로 접하는 하이-케이 게이트 유전체의 상기 노출된 부분이 상기 게이트 측벽들로부터 제거되고 그 후 스페이서가 형성된다.
도 3a를 먼저 참조하면, 도 3a는 본 발명에서 채용될 수 있는 초기의(initial) 반도체 구조 (10)을 보여준다. 도면에서 보는 바와 같이 초기 반도체 구조 (10)은 적어도 하나의 고립 영역 (16) 및 소스/드레인 영역들 (14)를 포함하도록 프로세스된 반도체 기판 (12)를 포함한다. 저항을 낮추기 위하여 실리사이드 층(도시하지 않음)이 소스/드레인 영역들의 표면에 존재할 수 있다. 반도체 기판 (12)는 또한 기판 (12)의 표면 상에 위치하는 게이트 유전체 (18)을 포함한다. 게이트 유전체 (18)은 중앙 부분(a central portion)과 외곽 에지 부분들(outer edge portions) 갖되, 상기 중앙 부분은 그 위에 희생 게이트 (20)을 가지며, 상기 외곽 에지부분들은 상기 중앙 부분과 접하되 각각은 그 위에 희생 스페이서 (22)를 갖는다. 수직의 점선들이 게이트 유전체의 상기 중앙 부분과 외곽 에지 부분들 사이의 가공의(mythical) 경계선들을 보여주기 위해 도 3a에 제공된다.
도 3a에 보여준 상기 구조는 또한 인터레벨 유전체 재료 (24)를 포함하는데, 이는 게이트 유전체 (18), 희생 게이트 (20) 및 희생 스페이서 (22)를 포함하지 않는 반도체 (12)의 부분들 상에 위치한다. 도면에서 보듯이, 인터레벨 유전체 (24)는 희생 게이트(20)의 상부표면에 대하여 동일 평면인 (coplanar) 상부 표면을 갖는다.
도 3a에서 보여진 반도체 기판 (12)는 반도체 특성들(properties)을 나타내는 모든 재료를 포함한다. 반도체 특성들을 나타내는 재료들의 예에는 Si, SiGe, SiC, SiGeC, Ge, Ga, GaAs, InAs, InP 및 III/V 혹은 II/VI 컴파운드 반도체들이 포함되지만, 이에 한정되는 것은 아니다. 반도체 기판 (12)는 또한 유기(organic) 반도체 혹은 층으로된(layered) 반도체, 예를 들어, Si/SiGe, 실리콘-온-절연체, 혹은 SiGe-온-절연체를 포함할 수도 있다. 본 발명의 일부 실시 예들에서는, 반도체 기판 (12)는 Si-포함 반도체 재료, 즉 실리콘을 포함하는 반도체 재료를 사용하는 것이 바람직하다. 전술한 종류의 반도체 기판들 이외도, 본 발명에서 채용되는 반도체 기판 (12)는 또한 하이브리드 오리엔티드(hybrid oriented : HOT) 반도체 기판을 포함할 수 있는데, 여기서 HOT 기판은 상이한 결정 방위(different crystallographic orientation)의 표면 영역들을 갖는다.
반도체 기판 (12)는 도프되거나(doped), 도프 되지 않거나(undoped), 혹은 그 안에 도프된 영역들과 도프되지 않은 영역들을 가질 수 있다. 반도체 기판 (12)는 스트레인되거나(strained), 스트레인 되지 않거나(unstrained), 혹은 그 안에 스트레인된 영역들과 스트레인되지 않은 영역들을 가지거나, 혹은 텐슬(tensile) 스트레인된 영역들과 컴프레시브(compressive) 스트레인된 영역들을 가질 수 있다.
도 3a에서 보여준 각각의 고립 영역(16)은 산화물(oxide)과 같은 트렌치 유전체 재료를 포함할 수 있고 그리고, 선택적으로, 실리콘 질화물(silicon nitride) 혹은 실리콘 산화 질화물(silicon oxynitride)과 같은 라이너(liner)가 상기 트렌치 측벽들 상에 존재할 수 있다. 트렌치 고립 영역 (16)은 도 3a에서 보여준 다른 엘리멘트들을 형성하기 전에 종래의 트렌치 고립 프로세스를 이용하여 반도체 기판 (12)에 형성된다. 여기서 종래의 트렌치 고립 프로세스는 반도체 기판 (12)에 적어도 하나의 트렌치를 에칭하는 단계를 먼저 포함하고, 그 다음 선택적으로, 상기 적어도 하나의 트렌치를 트렌치 라이너로 채우고 나서 그 후에 트렌치 유전체 재료로 상기 트렌치를 채운다. 트렌치를 채운 후, 평면 구조(planar structure)를 제공하기 위해서 종래의 평탄화 프로세스, 예를 들어 화학 기계 폴리싱 및/또는 연마(chemical mechanical polishing and/or grinding)가 사용된다. 일부 실시 예들에서, 트렌치 유전체 재료로 트렌치를 채운 후에 덴시피케이션 프로세스(a densification process)가 수행될 수 있다.
트렌치 고립 영역들의 형성은 통상적으로 패드 층(a pad layer)(도시하지 않음)이 있는 상태에서 수행됨을 주목하라. 반도체 기판 (12)에 적어도 하나의 트렌 치 고립 영역 (16)이 형성되고 난 후는 상기 패드 층은 반도체 구조로부터 제거된다. 상기 패드 층은 실리콘 질화물(silicon nitride)과 선택적으로 아래에 있는 실리콘 산화물(an underlying silicon oxide)을 포함할 수 있다. 상기 패드 층을 선택적으로 제거하는 종래의 모든 스트리핑 프로세스(any conventional stripping process)는 상기 패드 층을 반도체 구조로부터 제거하기 위하여 사용될 수 있다.
또한, 각각의 고립 영역 (16)은 다른 잘 알려진 방법들, 예를 들어 LOCOS(Local Oxidation Of Silicon : 실리콘의 국부적 산화)에 의해서도 형성될 수 있다.
본 발명의 이 포인트에서, 두 개의 다른 프로세싱 시퀀스들 중 하나가 도 3a 에서 보여준 반도체 구조를 제조하는 데 사용될 수 있다. 첫번째 프로세싱 시퀀스에서는 종래의 CMOS 프로세싱 플로(flow)가 사용되는데, 게이트 유전체 (18)의 블랭킷 층(a blanket layer)이 트렌치 고립 영역 (16)의 상부(atop)을 포함하는 반도체 기판 (12)의 전체 표면 상에(atop) 형성된다. 게이트 유전체 (18)의 블랭킷 층은 종래의 디포지션 프로세스(deposition process)에 의해서 형성될 수 있다. 이 종래의 디포지션 프로세스에는, 예를 들어, 화학 증착(Chemical Vapor Deposition : CVD), 저압 화학 증착 (Low Pressure Chemical Vapor Deposition : LPCVD), 플라즈마 강화 화학 증착 (Plasma Enhanced Chemical Vapor Deposition : PECVD), 이베퍼레이션(evaporation), 화학 용해 디포지션(chemical solution deposition), 및 원자 층 디포지션(atomic layer deposition)이 포함된다. 다른 방법으로는, 열 산화(thermal oxidation), 질산화(nitridation) 혹은 산화질산 화(oxynitridation)를 사용하여 게이트 유전체 (18)의 블랭킷 층을 형성할 수 있다. 게이트 유전체 (18)의 블랭킷 층은 다음 공정에서 형성될 하이-케이 게이트 유전체의 두께보다 더 두꺼운 두께를 갖는다. 통상적으로 게이트 유전체 (18)의 두께는 약 2 nm에서 약 20nm이며, 약 3nm에서 약 10nm의 두께를 갖는 것이 더 일반적이다. 게이트 유전체 (18)은 통상적으로 반도체 재료의 산화물이며, 실리콘 산화물이 더 일반적이다.
게이트 유전체 (18)의 블랭킷 층을 형성하고 난 후, 희생 게이트 재료(예 : 폴리실리콘 혹은 실리콘게르마늄)의 블랭킷 층이 종래의 디포지션 프로세스를 이용하여 형성된다. 여기서 종래의 디포지션 프로세스에는, 예를 들어, CVD, LPCVD, PECVD, 이베퍼레이션(evaporation), 화학 용해 디포지션(chemical solution deposition), 및 물리적 증착(Physical Vaper Deposition : PVD)이 포함된다. (희생 게이트 (20)을 형성하는) 희생 게이트 재료의 블랭킷 층은 디포지션 공정 후 약 20 nm에서 약 200nm의 두께를 가지며, 약 50nm에서 약 100nm의 두께를 갖는 것이 더 일반적이다.
그 다음, 리쏘그래피(lithography)와 에칭(etching)을 포함하는 패터닝 프로세스(a patterning process)가 희생 게이트의 블랭킷 층을 패턴하여 도 3a의 희생 게이트 (20)를 형성하기 위하여 사용된다. 리쏘그래픽 스텝은 희생 게이트의 블랭킷 층의 표면에 포토레지스트(photoresist)를 도포(apply)하는 단계, 원하는 패턴(desired pattern)의 라디에이션(radiation)에 포토레지스트를 노출하는 단계, 및 그 다음 그 노출된 레지스트를 현상하는(develop) 단계를 포함한다. 에칭 스텝 은 건식(dry) 에칭 혹은 습식(wet) 에칭을 포함한다. 건식 에칭이 많이(preferably) 사용되며, 이러한 건식 에칭에는 반응적 이온 에칭(reactive ion etching), 이온 빔 에칭, 및 플라즈마 에칭이 포함된다. 에칭 프로세스는 게이트 유전체 (18)의 표면 상에서 멈춘다(stop). 에칭이 끝난 후에는, 노출되고 현상 된 포토레지스트는 애싱(ashing)과 같은 종래의 레지스트 스트리핑 프로세스를 이용하여 반도체 구조로부터 제거된다.
이 포인트에서, 소스/드레인 영역들 (14)가 반도체 기판 (12)에 형성된다. 각각의 소스/드레인 영역 (14)는 희생 게이트 (20)과 부분적으로 오버랩되는(overlapped) 소스/드레인 확장(extention) 영역을 더 포함할 수 있다. 소스/드레인 영역 및 소스/드레인 확장 영역을 형성하는 데는 공지 기술에서 잘 알려진 종래 기술의 이온 임플란테이션 프로세스(ion implantation process), 스페이서 포메이션(spacer formation), 및 도펀트 액티베이션 어닐(dopant activation anneal)을 이용할 수 있다.
그 다음, 희생 스페이서 (22)가 디포지션 및 에칭에 의해서 희생 게이트 (20)의 수직 측벽들 상에 그리고 게이트 유전체 (18)의 블랭킷 층의 표면 상에 형성된다. 희생 스페이서 (22)는 실리콘 질화물(silicon nitride) 혹은 실리콘 산화질화물(silicon oxynitride)와 같은 질화물-포함 재료로 구성된다. 희생 스페이서 (22)는 소스와 드레인 영역들이 만들어지기 전 혹은 후에 형성될 수 있다. 소스/드레인 확장 영역이 만들어지는 경우에도, 희생 스페이서 (22)는 소스와 드레인 확장 영역들이 만들어지기 전 혹은 후에 형성될 수 있다.
그 다음, 게이트 유전체 (18)의 블랭킷 층은 희생 스페이서 (22) 및 희생 게이트 (20)을 에칭 마스크로 이용하여 에치된다.
인터레벨 유전체 재료 (24)의 블랭킷 층이 반도체 구조의 모든 노출된 표면을 덮으면서 형성된다. 인터레벨 유전체 재료 (24)의 블랭킷 층은 종래의 어떤 디포지션 프로세스(deposition process)에 의해서도 형성될 수 있다. 이 종래의 디포지션 프로세스에는, 예를 들어, 화학 증착 (Chemical Vapor Deposition : CVD), 저압 화학 증착 (Low Pressure Chemical Vapor Deposition : LPCVD), 플라즈마 강화 화학 증착 (Plasma Enhanced Chemical Vapor Deposition : PECVD), 서브-애트머스페릭(sub-atmospheric) 화학 증착(SACVD), 이베퍼레이션(evaporation), 화학 용해 디포지션(chemical solution deposition), 및 스핀 온 코팅(spin on coating)이 포함된다. 인터레벨 유전체 재료 (24) 종래의 어떠한 유전체 재료도 포함할 수 있는데, 이러한 종래의 유전체 재료에는, 예를 들어, 실리콘 이산화물(silicon dioxide), 실리케이트 유리(silicate glass), 실세스퀵산(silsesquioxane), Si, C, O 및 H의 원자들을 포함하는 유기 규산염(organosilicate), 그리고 열경화성 폴리아릴렌(thermosetting polyarylene)이 포함될 수 있으며, 이 들 중 어느 것이라도 인터레벨 유전체 재료 (24)에 포함될 수 있다. 여기서 "폴리아릴렌"이라는 용어는 본드들(bonds), 용융 링들(fused rings), 혹은 불활성 링킹 그룹들(inert linking groups), 예를 들어, 산소, 유황, 설폰(sulfone), 황산화물(suloxide), 카보닐(carbonyl) 및 그와 같은 것(the like), 에 의하여 함께 링크되는 아릴 부분(aryl moieties)을 표시하기 위해 사용된 것이다.
그 다음은 도 3a에서 보여진 것과 같은 평면 구조(planar structure)를 형성하기 위해서, 평탄화 프로세스, 예를 들어 화학 기계 폴리싱 및/또는 연마(chemical mechanical polishing and/or grinding)가 사용된다.
다른 프로세싱 시퀀스에서, 도 3a서 보여진 초기 반도체 구조는 고립 영역 (16)을 포함하도록 먼저 기판 (12)를 프로세싱함으로써 형성된다. 그 다음은 인터레벨 유전체 (24)가 형성되고 리쏘그러피 및 에칭이 반도체 기판 (12)의 표면을 노출시키는 적어도 하나의 오프닝을 상기 유전체 재료에 정의하기 위해서(define) 사용된다. 이 포인트에서 소스/드레인 영역들 (14)가 형성될 수 있고 그 후에 게이트 유전체 (18)은 상기 오프닝의 바닥 안에 형성된다. 그 다음, 희생 스페이서 (22)는 패턴된 인터레벨 유전체 재료 (24)의 노출된 측벽들 상에 형성되며 그 다음 희생 게이트 (20)이 형성된다. 그 다음 도 3a서 보여진 평면 구조를 제공하기 위하여 평탄화 프로세스가 통상적으로 사용된다. 본 발명의 이 실시 예는 통상적으로 길이가 약 2㎛ 혹은 그 이하인 디바이스 채널(device channel)을 형성하기 위하여 채용된다.
도 3a서 보여진 초기 반도체 구조 (10)을 제공한 후, 희생 게이트 (20) 및 그 희생 게이트 (20) 밑에 직접적으로 위치하는 희생 게이트 유전체 (18)이 반도체 구조 (10)으로부터 제거된다. 희생 게이트 (20) 및 그 희생 게이트 (20)의 밑에 있는 희생 게이트 유전체 (18)의 제거는 반도체 기판 (12)의 표면을 노출시키는 오프닝 (26)을 제공한다. 본 발명의 이 스텝이 수행된 후 형성되는 결과적인 반도체 구조는, 예를 들어, 도 3b에 보여진다. 희생 게이트 (20)과 게이트 유전체 (18)의 재 료들에 따라서, 다양한 적합한(suitable) 프로세스가 이들 재료들을 제거하기 위해 사용될 수 있다. 예를 들어, 암모니아 베이스 케미스트리(ammonia based chemistry)를 포함하는 부식액(etchant)을 사용하는 습식 에칭 프로세스 혹은 유황 불화물(sulfuric fluoride)을 포함하는 부식액을 사용하는 플라즈마 에치(plasma etch)같은 건식 에칭 프로세스가 폴리실리콘을 포함하는 희생 게이트 (20)을 제거하기 위해 사용될 수 있다. 플루오르화 수소산 (hyrofluoride acid)의 부식액을 사용하는 습식 에칭 프로세스는 실리콘 산화물을 포함하는 게이트 유전체 (18)을 제거하기 위하여 사용될 수 있다.
그 다음, U자 모양의 하이-케이 게이트 유전체 (28)이 오프닝 (26) 내에 형성되고 그 후에 금속 포함 도체 (30)이 U자 모양의 하이-케이 게이트 유전체 (28)의 노출된 표면들 상에 형성되며, 그 결과, 예를 들어, 도 3C의 반도체 구조가 제공된다. U자 모양의 하이-케이 게이트 유전체 (28)은 유전 상수가 4.0 이상인, 통상적으로 7.0 이상인 모든 유전체 재료를 포함할 수 있다. 그러한 하이-케이 게이트 유전체 재료들의 예에는 TiO2, Al2O3, ZrO2, HfO2, Ta2O3, La2O3, 페로브스키트 타입 산화물(a perovskite-type oxides)같은 혼합 금속 산화물(mixed metal oxides), 이에 관한 조합들 및 다층들(combinations and multilayers)이 포함되나 이 들에 한정되지는 않는다. 전술한 금속 산화물의 실리케이트(silicates) 및 질화물(nitrides)도 또한 하이-케이 게이트 유전체 재료로서 사용될 수 있다. 선택적으로, 제1의 인터페이스 층(a first interfacial layer)(도시하지 않음)이 인터페이스 트랩(interface traps)을 감소시키는 것과 같은 디바이스 특성을 개선하기 위하여 U 자 모양의 하이-케이 게이트 유전체 (28)과 기판 (12) 사이의 경계면(interface)에 형성될 수 있다. 만일 제1의 인터페이스 층이 존재한다면, 이는 실리콘 산화물, 실리콘 질화물, 혹은 산화질화물을 포함할 수 있고, 열 산화(thermal oxidation), 화학적 산화(chemical oxidation), 열 질산화(thermal nitridation), 및 화학적 질산화(chemical nitridation) 프로세스에 의하여 형성될 수 있다. 더 나아가서, 제2의 인터페이스 층(도시되지 않음)이 금속 포함 게이트 도체 (30)을 형성하기 전에 U자 모양의 하이-케이 게이트 유전체 (28)의 탑(top)에 혹은 내부에 형성될 수 있다. 만일 제2의 인터페이스 층이 존재한다면, 일 함수(work function)의 조정(adjusting), 및/또는 플랫밴드(flatband) 전압 및 쓰레시 홀드(threshold) 전압의 안정화(stabilizing)에 의해서 디바이스 특성을 최적화하는 것을 도울 수 있다.
만일 제2의 인터페이스 층이 존재한다면, 이는 La2O3, LaN을 포함하는 희토류 포함 층(rare earth containing layer) 혹은 기타 적합한 재료들을 포함할 수 있다. U자 모양의 하이-케이 게이트 유전체 (28)은 종래의 디포지션 프로세스(deposition process)에 의해서 형성될 수 있다. 이 종래의 디포지션 프로세스에는, 예를 들어, 원자 층 디포지션(Atomic Layer Deposition : ALD), 화학 증착 (Chemical Vapor Deposition : CVD), 저압 화학 증착 (Low Pressure Chemical Vapor Deposition : LPCVD), 플라즈마 강화 화학 증착 (Plasma Enhanced Chemical Vapor Deposition : PECVD), 신속 열화학 증착(Rapid Thermal Chemical Vapor Deposition : RTCVD), 제한 반응 프로세싱 CVD(Limited Reactive Processing CVD : LRPCVD), 초고 진공 화학 증착(UltraHigh Vacuum CVD : UHVCVD), 금속유기 화학 증 착(MetalOrganic CVD : MOCVD), 분자 빔 에피텍시(Molecular Beam Epitaxy : MBE), 물리적 증착(physical vapor deposition), 이온 빔 디포지션(ion beam deposition), 전자 빔 디포지션(electron beam deposition), 및 레이저 지원 디포지션(laser assisted deposition)이 포함된다.
U자 모양의 하이-케이 게이트 유전체 (28)은 게이트 유전체 (18)의 남아 있는 바깥 부분들의 두께보다 적은 두께를 갖는다. 통상적으로 U자 모양의 하이-케이 게이트 유전체 (28)은 약 1에서 20nm의 두께를 가지며, 약 2에서 10nm의 두께가 더 일반적이다.
금속 포함 게이트 도체 (30)은 종래의 디포지션 프로세스(deposition process)에 의해서 형성될 수 있다. 이 종래의 디포지션 프로세스에는, 예를 들어, 원자 층 디포지션(Atomic Layer Deposition : ALD), 화학 증착(Chemical Vapor Deposition : CVD), 금속유기 화학 증착(MetalOrganic CVD : MOCVD), 분자 빔 에피텍시(Molecular Beam Epitaxy : MBE), 물리적 증착(physical vapor deposition), 스퍼터링(sputtering), 플레이팅(plating), 이배프레이션(evaporation), 이온 빔 디포지션(ion beam deposition), 전자 빔 디포지션(electron beam deposition), 레이저 지원 디포지션(laser assisted deposition) 및 화학 용해 디포지션(chemical solution deposition)이 포함된다. 금속 포함 게이트 도체 (30)은 다음과 같은 도체 금속을 포함할 수 있다. 이 도체 금속에는 Cu, Pt,Ag, Au, Ru, Ir, Rh, 및 Re, 도체 금속의 합금 (예: Al-Cu), 도체 금속의 규화물(silicides) (예 : W 규화물, 및 Pt 규화물), 도체 금속의 질화물(nitrides) (예 : AlN) 및 이들의 조합 및 다층 들(combinations and multilayers thereof) 이 포함되나 이 들에 한정되지는 않는다. 화학 기계 폴리싱(CMP)와 같은 종래의 평탄화 프로세스가 인터레벨 유전체 (24) 및 희생 스페이서 (22)의 상부에 디포지트되어 있던 모든 금속 포함 게이트 도체 (30)을 제거하기 위해서 사용될 수 있다. 습식 에칭 혹은 건식 에칭과 같은 종래의 에칭 프로세스가 인터레벨 유전체 (24) 및 희생 스페이서 (22)의 상부에 디포지트되어 있던 모든 U자 모양의 하이-케이 게이트 유전체 (28)을 제거하기 위해서 사용될 수 있다.
그 다음, 도 3d에서 보듯이, 희생 스페이서 (22)가 반도체 구조로부터 제거되어 게이트 유전체 (18)의 남아 있는 바깥 부분들, U자 모양의 하이-케이 게이트 유전체 (28)의 바깥 측벽들, 및 인터레벨 유전체 재료 (24)의 측벽들을 노출시킨다. 희생 스페이서 (22)는 인터레벨 유전체 재료 (24) 및 남아있는 게이트 유전체 (18)과 비교할 때 희생 스페이서 (22)의 재료를 선택적으로 제거하는 에칭 프로세스를 이용하여 제거된다. 실리콘 질화물로 형성된 희생 스페이서 (22)를 제거하기 위해 사용될 수 있는 그러한 에칭 프로세스의 예는 인산(phosphoric acid) 혹은 플루르화 수소(hydrofluoric) 및 에틸렌 글리콜(ethylene glycol) (HF/EG)의 혼합물(mix)를 포함하는 에칭 부식액(echant) 을 사용하는 습식 에칭 프로세스를 포함한다. 이와는 달리, 희생 스페이서 (22)가 실리콘 질화물로 구성될 때, 이는 화학적 다운스트림 에치(Chemical Downstream Etch : CDE)와 같은 건식 에칭 프로세스에 의해서 제거될 수 있다.
도 3e는 U자 모양의 하이-케이 게이트 유전체 (28)을 금속 포함 게이트 도체 (30)의 모든 수직 측벽들로부터 실질적으로 제거한 후에 형성된 반도체 구조를 보여준다. 게이트 유전체 (18)의 두께를 더 두껍게 남게 함으로서 금속 포함 게이트 도체 (30) 아래에 위치한 하이-케이 게이트 유전체 재료를 잘라내게 함이 없이 금속 포함 게이트 측벽들로부터 하이-케이 게이트 재료가 실질적으로 완전히 제거되는 것을 확실히 한다. 금속 포함 게이트 도체 (30)의 수직 측벽들로부터 모든 하이-케이 게이트 유전체 재료의 실질적 제거는 콘택트-투-게이트 도체 캐패시턴스(contat-to-gate conductor capacitance)를 감소시킨다.
그러나 U자 모양의 하이-케이 게이트 유전체 (28)의 일부는 금속 포함 게이트 도체 (30)의 베이스 세그멘트에 있는 게이트 모서리들을 덮으면서 금속 포함 게이트 도체 (30)의 수직 측벽들 상에 남아있음을 주목하라. 상기 게이트 모서리들은 도 3E에서 참조번호 (31)로 붙어있다. 본 발명에서, 게이트 모서리들 (31)에 남아있는 하이-케이 게이트 재료는 남아 있는 게이트 유전체 (18)의 높이 보다 더 적은 높이를 가지고있다.
금속 포함 게이트 도체 (30)의 거의(substantially) 모든 수직 측벽들로부터 U자 모양의 하이-케이 게이트 유전체 재료를 제거하는 단계는 에칭 프로세스에 노출된 다른 재료들에 비하여 하이-케이 게이트 유전체 재료를 선택적으로 제거하는 에칭 프로세스를 이용하여 수행된다. 그러한 에칭 프로세스의 예에는 붕소-할로겐 컴파운드(예 : BCl3) 및 질소(nitrogen)를 포함하는 붕소-할로겐 플라즈마(a boron-halogen plasma)가 포함된다. 이와 달리, 하이-케이 게이트 유전체 (28)은 희생 스페이서 (22)를 제거할 때 동시에 금속 포함 게이트 도체(30)의 수직 측벽들 로부터 제거될 수 있다.
본 발명의 일부 실시 예들에서, 게이트 모서리들 (31)에 접하면서 위치하는 금속 포함 게이트 도체 (30)에 의해서 보호되지 않는 남아있는 U자 모양의 하이-케이 게이트 유전체 (28) 부분은 게이트 모서리들 (31)에 존재하는 누설(leakage) 및 신뢰성(reliability) 염려(concerns)를 감소시키기 위해서 강화될 수 있다. 하이-케이 게이트 유전체 재료를 사용할 때, 스트레스 및/또는 필름 디포지션(film deposition) 때문에 게이트 모서리들 (31)에서 누설 전류의 증가 및 신뢰성의 저하가 존재할 수 있다. 남아있는 U자 모양의 하이-케이 게이트 유전체 (28)의 강화된 영역이 도 3F에서 참조번호 (28')로 붙어있다.
본 발명에서 강화된 영역은 낮은 에너지(low energy)(약 20KeV혹은 그 이하 정도의 ) 산소 이온 및/또는 질소 이온 임플란테이션 프로세스를 이용하여 달성된다. 사용되는 산소 및/또는 질소 이온들의 양(dose) 은 통상적으로 약 1E12에서 약 1E15 atoms/cm² 범위 내이며, 약 1E13에서 약 1E14 atoms/cm² 범위 내가 더 일반적이다. 이와 달리, 저온 산화(oxidation), 질산화(nitridation), 혹은 산화질산화(oxynitridation) 프로세스(약 950ºC 혹은 그 이하 정도의 온도)가 게이트 모서리들 (31)에 존재하는 하이-케이 게이트 재료의 전술한 강화를 달성하기 위해서 사용될 수 있다. 전술한 여러 기법들 중 하나를 수행하는 순 효과(net effect)는 상기 하이-케이 게이트 유전체 재료에서 화학적 결합(chemical bonding)을 개선하기 위함이다.
본 발명에서 상기 게이트 도체 밑에 직접적으로 위치하는 하이-케이 게이트 유전체 (28)은 높이 h3를 갖는데, 이는 상기 게이트 모서리들에서 남아 있는 하이-케이 게이트 유전체의 높이 h2보다 적다. 또한 상기 게이트 모서리들에서 남아 있는 하이-케이 게이트 유전체의 높이 h2는 남아있는 게이트 유전체 (18)의 높이 h1과 실질적으로 동일하거나 보다 적다. 다른 말로 하면, 상기 게이트 유전체는 제1의 높이를 갖고, 상기 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체는 제2의 높이를 가지며, 상기 금속 포함 게이트 도체 밑에 직접적으로 위치하는 상기 하이-케이 게이트 유전체는 제3의 높이를 갖는데, 여기서 상기 제1의 높이는 상기 제2의 높이와 실질적으로 같거나, 혹은 이보다 크고, 상기 제2의 높이는 상기 제3의 높이 보다 크다.
남아 있는 도면들은 게이트 모서리 (31)에서 강화된 하이-케이 게이트 유전체 영역들 (28')의 존재를 보여준다. 비록 남아있는 도면들에 이것이 도시되어 있을지라도 선택적 강화 단계가 생략되었을 때는 다음의 프로세싱이 사용될 수 있다.
도 3G는 선택적 스페이서 라이너 (34) 및 게이트 스페이서 (36)을 형성한 후에 만들어지는 결과적인 반도체 구조를 보여준다. 여기서, 선택적 스페이서 라이너 (34) 및 게이트 스페이서 (36)은 희생 스페이서 (22)가 제거되었을 때 그리고 금속 포함 게이트 도체 (20)의 수직 측벽들 상에 위치하던 모든 하이-케이 게이트 유전체 재료가 실질적으로 제거된 후 만들어진 공간 내에 형성된다. 선택적 스페이서 라이너 (34)는 제1의 유전체 재료를 포함하며, 이는 게이트 스페이서 (36)을 형성하는데 사용된 제2의 유전체 재료와는 다르다. 통상적으로 스페이서 라이너 (34)는 실리콘 질화물로 구성되고 게이트 스페이서 (36)은 실리콘 이산화물로 구성된다. 일부 실시 예들에서, 게이트 스페이서 (36)은 로우-케이(유전 상수가 4.0 이하인) 유전체 재료, 예를 들어, 적어도 Si, C, O 및 H의 원자들을 포함하는 유기 실리케이트(organosilicate)와 같은 유전체 재료이고, 스페이서 라이너 (34)는 실리콘 산화물을 포함한다.
선택적 스페이서 라이너 (34)는 디포지션 후에 두께를 갖는데, 이는 약 1에서 10nm이고, 약 2에서 5nm가 더 일반적이다. 선택적 스페이서 라이너 (34)는 종래의 디포지션 프로세스(deposition process)에 의해서 형성될 수 있다. 이 종래의 디포지션 프로세스에는, 예를 들어, 원자 층 디포지션(Atomic Layer Deposition : ALD), 화학 증착 (Chemical Vapor Deposition : CVD), 저압 화학 증착 (Low Pressure Chemical Vapor Deposition : LPCVD), 플라즈마 강화 화학 증착 (Plasma Enhanced Chemical Vapor Deposition : PECVD), 서브-애트머스페릭(sub-atmospheric) 화학 증착(SACVD), 신속 열 화학 증착(Rapid Thermal Chemical Vapor Deposition : RTCVD), 고온 산화물 디포지션(High Temperature Oxide deposition : HTO), 저온 산화물 디포지션(Low Temperature Oxide deposition : LTO), 제한 반응 프로세싱 CVD(Limited Reactive Processing CVD : LRPCVD), 스핀 온 코팅(spin on coating), 화학 용해 디포지션(chemical solution deposition), 혹은 기타 적당한 프로세스가 포함된다. 게이트 스페이서 (36)은 CVD 및 스핀 온 코팅 같은 적당한 디포지션 프로세스에 의해서 형성된다. 여기서 게이트 스페이서 (36)의 하부 표면(bottom surface)은 남아있는 게이트 유전체 (18) 및 게이트 모서리들 (31)에 존재하는 하이-케이 게이트 유전체 모두의 상부, 혹은 위에 직접적으로, 위치한다는 점을 주목해야 한다. 종래 기술의 반도체 구조에서, 게이트 스페이서는 반도체 기판의 표면 위에 직접적으로 위치한다.
게이트 스페이서 (36)이 형성될 공간의 형상(geometry of the space)과 사용되는 디포지션프로세스에 종속되는 본 발명의 일부 실시 예들에서, 빈 공간 (38) (도 2c를 보라)이 게이트 스페이서 (36)의 내부(interior portion)에 존재할 수 있다. 빈 공간(void)의 존재는 본 발명에서 채용된 게이트 스페이서 (36)의 유효 유전 상수를 더 감소시키는 효과를 가져온다.
도 3h는 소스/드레인 확산 영역들 (14)를 포함하는 반도체 기판 (12)의 표면까지 연장되는 인터레벨 유전체 재료 (24)에 도전성 재료로 채워진 콘택트 비아들(contact vias) (40)이 형성된 후의 반도체 구조를 보여준다. 도전성 재료로 채워진 콘택트 비아들 (40)은 리쏘그러피, 에칭 그리고 그렇게 하여 형성된 콘택트 비아들을 도전성 재료로 채움으로써 형성된다. 선택적으로, TiN 혹은 TaN 같은 확산 장벽(a diffusion barrier)이 상기 비아를 도전성 재료로 채우기 전에 콘택트 비아의 노출된 측벽들 상에 형성될 수 있다. 상기 콘택트 오프닝들(비아들)을 채우는데 사용된 도전성 재료는 금속 포함 게이트 도체 (30)을 형성하는데 사용된 도전성 재료들 중 하나를 포함하는 모든 도전성 재료를 포함할 수 있다.
본 발명의 일부 실시 예들에서, 도전성 재료로 채워진 콘택트 비아들 (40)은 하이-케이 게이트 유전체 (28) 및 희생 스페이서 (22)를 금속 포함 게이트 도체 (30)의 수직 측벽으로부터 제거하기 전에 인터레벨 유전체 재료 (24)에 형성될 수 있다.
본 발명이 바람직한 실시 예들에 관하여 특별히 도시되고 기술되었지만, 형식에서 그리고 세부사항들에서 전술한 그리고 기타 변경들이 본 발명의 정신과 범위를 벗어남이 없이 만들어질 수 있음을 당 분야에서 통상의 지식을 가진 자는 이해할 것이다. 그러므로 본 발명은 기술되고 도시된 정확한 형식과 세부 사항에 한정되지 않고, 첨부된 청구항들의 범위 내에 포함될 것이다.
본 발명은 많은 종류의 전자 및 전기 장치에 응용되고 있는 집적회로 칩들에서 MOSFET반도체 디바이스들의 설계 및 제조에 산업적 이용 가능성을 가지고 있다.
Claims (30)
- 반도체 구조에서,반도체 기판 (12)의 표면 상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) (100)를 포함하되, 상기 적어도 하나의 MOSFET는, 바닥에서 탑까지(from bottom to top), 하이-케이 게이트 유전체 (28) 및 금속 포함 게이트 도체 (30)를 포함하는 게이트 스택(a gate stack) - 상기 금속 포함 게이트 도체 (30)는 자신의 베이스 세그멘트(a base segment)에 위치하는 게이트 모서리들(gate corners) (31)을 가지며, 상기 금속 포함 게이트 도체는 상기 게이트 모서리들에서를 제외하고는 상기 하이-케이 게이트 유전체가 전혀 없는(devoid) 수직 측벽들(102A, 102B)을 가짐 - ;상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 (28)와 측면으로 접하는 게이트 유전체(a gate dielectric) (18) ; 및상기 금속 포함 게이트 도체 (30)와는 측면으로 접하고 상기 게이트 유전체 (18)와 상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 모두의 상부 표면 상에 위치하는 게이트 스페이서 (36) 를 포함하는 반도체 구조.
- 제1항에서, 적어도 하나의 MOSFET의 소스/드레인 확산 영역들을 포함하는 반도체 기판의 표면까지 연장되는 도전 재료로 채워진 콘택트 비아들(conductively filled contact vias)를 갖는 인터레벨(interlevel)유전체 재료를 더 포함하는 반 도체 구조.
- 제2항에서, 게이트 스페이서와 인터레벨 유전체 재료, 금속 포함 게이트 도체 그리고 게이트 유전체 및 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면 사이에 존재하는 스페이서 라이너를 더 포함하는 반도체 구조.
- 제 1항에서, 상기 게이트 스페이서는 유전 상수가 4 이하인 로우-케이 유전체 재료인 반도체 구조.
- 제 1항에서, 상기 게이트 스페이서는 자신의 내부에 존재하는 게이트 스페이서의 유효 유전 상수를 낮추는 빈공간을 포함하는 반도체 구조.
- 제 1항에서, 상기 게이트 유전체는 제1의 높이를 갖고, 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체는 제2의 높이를 가지며, 상기 금속 포함 게이트 도체 밑에 직접적으로(beneath directly) 위치하는 상기 하이-케이 게이트 유전체는 제3의 높이를 갖되, 상기 제1의 높이는 상기 제2의 높이와 실질적으로 동일하거나 혹은 보다 더 크며, 상기 제2의 높이는 상기 제3의 높이보다 더 큰 반도체 구조.
- 제1항에서, 상기 게이트 모서리들에서의 상기 하이-케이 게이트 유전체는 상 기 금속 포함 게이트 도체 밑에 직접적으로 위치하는 상기 하이-케이 게이트 유전체와 비교하여 증가된 결합(increased bonding)을 갖는 반도체 구조.
- 제1항에서, 상기 하이-케이 게이트 유전체는 TiO2, Al2O3, ZrO2, HfO2, Ta2O3, La2O3, 페로브스키트 타입 산화물(a perovskite-type oxide), 및 실리케이트 혹은 질화물 중 하나를 포함하는 반도체 구조.
- 제1항에서, 상기 금속 포함 게이트 도체는 도전성 금속, 도전성 금속의 합금, 도전성 금속의 실리사이드 및 도전성 금속의 질화물 중 하나인 반도체 구조.
- 반도체 구조에서,반도체 기판 (12)의 표면 상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) (100)를 포함하되, 상기 적어도 하나의 MOSFET는, 바닥에서 탑까지(from bottom to top), 하이-케이 게이트 유전체 (28) 및 금속 포함 게이트 도체 (30)를 포함하는 게이트 스택(a gate stack) - 상기 금속 포함 게이트 도체 (30)는 자신의 베이스 세그멘트(a base segment)에 위치하는 게이트 모서리들(gate corners) (31)을 가지며, 상기 금속 포함 게이트 도체는 상기 게이트 모서리들에서를 제외하고는 상기 하이-케이 게이트 유전체가 전혀 없는(devoid) 수직 측벽들(102A, 102B)을 가지며, 상기 게이트 모서리들에서의 상기 하이-케이 게이트 유전체(28)은 상기 금속 포함 게이트 도체 (30) 밑에 직접적으로 위치하는 상기 하 이-케이 게이트 유전체 (28)와 비교하여 증가된 결합(increased bonding)을 가짐 ;상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 (28)와 측면으로 접하는 게이트 유전체(a gate dielectric) (18) ; 및상기 금속 포함 게이트 도체 (30)와는 측면으로 접하고 상기 게이트 유전체 (18)와 상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 모두의 상부 표면 상에 위치하는 게이트 스페이서 (36) 를 포함하는 반도체 구조.
- 제10항에서, 적어도 하나의 MOSFET의 소스/드레인 영역들을 포함하는 반도체 기판의 표면까지 연장되는 도전 재료로 채워진 콘택트 비아들(conductively filled contact vias)를 갖는 인터레벨(interlevel) 유전체 재료를 더 포함하는 반도체 구조.
- 제11항에서, 게이트 스페이서와 인터레벨 유전체 재료, 금속 포함 게이트 도체 그리고 게이트 유전체 및 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면 사이에 존재하는 스페이서 라이너를 더 포함하는 반도체 구조.
- 제 10항에서, 상기 게이트 스페이서는 유전 상수가 4 이하인 로우-케이 유전체 재료인 반도체 구조.
- 제 10항에서, 상기 게이트 스페이서는 자신의 내부에 존재하는 게이트 스페 이서의 유효 유전 상수를 낮추는 빈 공간을 포함하는 반도체 구조.
- 제 10항에서, 상기 게이트 유전체는 제1의 높이를 갖고, 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체는 제2의 높이를 가지며, 상기 금속 포함 게이트 도체 밑에 직접적으로(beneath directly) 위치하는 상기 하이-케이 게이트 유전체는 제3의 높이를 갖되, 상기 제1의 높이는 상기 제2의 높이와 실질적으로 동일하거나 혹은 보다 더 크며, 상기 제2의 높이는 상기 제3의 높이보다 더 큰 반도체 구조.
- 제10항에서, 상기 하이-케이 게이트 유전체는 TiO2, Al2O3, ZrO2, HfO2, Ta2O3, La2O3, 페로브스키트 타입 산화물(a perovskite-type oxide), 및 실리케이트 혹은 질화물 중 하나를 포함하는 반도체 구조.
- 제10항에서, 상기 금속 포함 게이트 도체는 도전성 금속, 도전성 금속의 합금, 도전성 금속의 실리사이드 및 도전성 금속의 질화물 중 하나인 반도체 구조.
- 반도체 구조에서,반도체 기판 (12)의 표면 상에 위치하는 적어도 하나의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) (100)를 포함하되, 상기 적어도 하나의 MOSFET는, 바닥에서 탑까지(from bottom to top), 하이-케이 게이트 유전체 (28) 및 금속 포함 게이트 도체 (30)를 포함하는 게이트 스택(a gate stack) - 상기 금속 포함 게이트 도체 (30)는 자신의 베이스 세그멘트(a base segment)에 위치하는 게이트 모서리들(gate corners) (31)을 가지며, 상기 금속 포함 게이트 도체 (30)는 상기 게이트 모서리들에서를 제외하고는 상기 하이-케이 게이트 유전체가 전혀 없는(devoid) 수직 측벽들(102A, 102B)을 가짐 ;상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 (28)와 측면으로 접하는 게이트 유전체(a gate dielectric) (18) ; 및상기 금속 포함 게이트 도체 (30)와는 측면으로 접하고 상기 게이트 유전체 (18)와 상기 게이트 모서리들 (31)에 존재하는 상기 하이-케이 게이트 유전체 모두의 상부 표면 상에 위치하며 그 내부(interior thereof)에 빈 공간을 포함하는 게이트 스페이서 (36) 를 포함하는 반도체 구조.
- 제18항에서, 적어도 하나의 MOSFET의 소스/드레인 영역들을 포함하는 반도체 기판의 표면까지 연장되는 도전 재료로 채워진 콘택트 비아들(conductively filled contact vias)를 갖는 인터레벨(interlevel) 유전체 재료를 더 포함하는 반도체 구조.
- 제19항에서, 게이트 스페이서와 인터레벨 유전체 재료, 금속 포함 게이트 도체 그리고 게이트 유전체 및 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면 사이에 존재하는 스페이서 라이너를 더 포함하는 반도체 구조.
- 제 18항에서, 상기 게이트 유전체는 제1의 높이를 갖고, 게이트 모서리들에 존재하는 상기 하이-케이 게이트 유전체는 제2의 높이를 가지며, 상기 금속 포함 게이트 도체 밑에 직접적으로(beneath directly) 위치하는 상기 하이-케이 게이트 유전체는 제3의 높이를 갖되, 상기 제1의 높이는 상기 제2의 높이와 실질적으로 동일하거나 혹은 보다 더 크며, 상기 제2의 높이는 상기 제3의 높이보다 더 큰 반도체 구조.
- 제18항에서, 상기 하이-케이 게이트 유전체는 TiO2, Al2O3, ZrO2, HfO2, Ta2O3, La2O3, 페로브스키트 타입 산화물(a perovskite-type oxide), 및 실리케이트 혹은 질화물 중 하나를 포함하는 반도체 구조.
- 제18항에서, 상기 금속 포함 게이트 도체는 도전성 금속, 도전성 금속의 합금, 도전성 금속의 실리사이드 및 도전성 금속의 질화물 중 하나인 반도체 구조.
- 제18항에서, 상기 게이트 모서리들에서의 상기 하이-케이 게이트 유전체는 상기 금속 포함 게이트 도체 밑에 직접적으로 위치하는 상기 하이-케이 게이트 유전체와 비교하여 증가된 결합(increased bonding)을 갖는 반도체 구조.
- 반도체 구조를 형성하는 방법에서, 반도체 기판상에 위치하는 희 생(sacrificial) 게이트 및 게이트 유전체를 포함하는 구조를 제공하는 단계 - 상기 구조는 상기 반도체 기판 상에 위치하고 희생 스페이서에 의하여 상기 희생 게이트로부터 분리되는 인터레벨(interlevel) 유전체를 더 포함함 ;상기 반도체 기판의 표면을 노출 시키는 오프닝(an opening)을 형성하기 위해서 상기 희생 스페이서에 의해서 보호되지 않는 상기 희생 게이트 및 상기 게이트 유전체의 일부(a portion)를 제거하는 단계 ;상기 오프닝 내부(inside)에 U자 모양의(U-shaped) 하이-케이 게이트 유전체 및 금속-포함 게이트 도체를 형성하는 단계 ;상기 금속-포함 게이트 도체의 측벽들(sidewalls)을 측면으로 접하는 상기 U자 모양의 하이-케이 게이트 유전체의 일부를 노출 시키기 위해서 상기 희생 스페이서를 제거하는 단계 ;상기 게이트 측벽들로부터 상기 금속-포함 게이트 도체의 측벽들(sidewalls)을 측면으로 접하는 상기 하이-케이 게이트 유전체의 모든 노출된 부분을 실질적으로(substantially) 제거하는 단계 ; 및이전에 상기 희생 스페이서 및 상기 U자 모양의 하이-케이 게이트 유전체의 일부를 포함했던 영역에 게이트 스페이서를 형성하는 단계를 포함하는 방법.
- 제25항에서, 적어도 하나의 MOSFET의 소스/드레인 영역들을 포함하는 반도체 기판의 표면까지 연장되는 도전 재료로 채워진 콘택트 비아들(conductively filled contact vias)를 갖는 인터레벨(interlevel) 유전체 재료를 형성하는 단계를 더 포 함하는 방법.
- 제26항에서, 게이트 스페이서와 인터레벨 유전체 재료, 금속 포함 게이트 도체 그리고 게이트 유전체 및 상기금속 포함 게이트 도체의 게이트 모서리들에 존재하는 하이-케이 게이트 유전체 모두의 상부 표면 사이에 존재하는 스페이서 라이너를 더 포함하는 반도체 구조.
- 제 26항에서, 상기 금속 포함 게이트 도체 밑에 직접적으로 위치하는 상기 하이-케이 게이트 유전체와 비교하여 결합(bonding therein)을 증가시키기 위하여 상기 금속 포함 게이트 도체의 게이트 모서리들에 존재하는 하이-케이 게이트 유전체의 부분을 강화하는 단계를 더 포함하는 방법.
- 제 28항에서, 상기 강화하는 단계는 산소 이온들 및 질소 이온들 중 하나의 이온 임플란테이션에 의해서 혹은 열 프로세스에 의해서 획득되는 방법.
- 제 26항에서, 상기 게이트 스페이서를 형성하는 단계는 상기 게이트 스페이서의 내부 영역에 빈 공간을 형성하는 것을 포함하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/769,150 | 2007-06-27 | ||
| US11/769,150US7585716B2 (en) | 2007-06-27 | 2007-06-27 | High-k/metal gate MOSFET with reduced parasitic capacitance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100108190Atrue KR20100108190A (ko) | 2010-10-06 |
Family
ID=40159351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097026123AAbandonedKR20100108190A (ko) | 2007-06-27 | 2008-06-04 | 기생 커패시턴스를 감소시킨 하이-케이/금속 게이트 ｍｏｓｆｅｔ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7585716B2 (ko) |
| EP (1) | EP2160757B1 (ko) |
| KR (1) | KR20100108190A (ko) |
| CN (1) | CN101681841B (ko) |
| TW (1) | TW200924196A (ko) |
| WO (1) | WO2009002670A1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101486134B1 (ko)* | 2013-01-31 | 2015-01-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 멀티 레벨 상호접속을 갖는 반도체 장치 및 멀티 레벨 상호접속을 갖는 반도체 장치를 형성하는 방법 |
| US9917178B2 (en) | 2015-06-15 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| KR20210110546A (ko)* | 2018-11-30 | 2021-09-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 |
Families Citing this family (407)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4548521B2 (ja)* | 2008-07-09 | 2010-09-22 | ソニー株式会社 | 半導体装置の製造方法及び半導体装置 |
| US7838373B2 (en)* | 2008-07-30 | 2010-11-23 | Intel Corporation | Replacement spacers for MOSFET fringe capacitance reduction and processes of making same |
| US8039381B2 (en)* | 2008-09-12 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Photoresist etch back method for gate last process |
| JP5487625B2 (ja)* | 2009-01-22 | 2014-05-07 | ソニー株式会社 | 半導体装置 |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8476145B2 (en)* | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US8148728B2 (en) | 2009-10-12 | 2012-04-03 | Monolithic 3D, Inc. | Method for fabrication of a semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8481397B2 (en)* | 2010-03-08 | 2013-07-09 | International Business Machines Corporation | Polysilicon resistor and E-fuse for integration with metal gate and high-k dielectric |
| US9324576B2 (en) | 2010-05-27 | 2016-04-26 | Applied Materials, Inc. | Selective etch for silicon films |
| CN102315125A (zh)* | 2010-07-01 | 2012-01-11 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| CN102347357B (zh)* | 2010-07-30 | 2013-11-06 | 中国科学院微电子研究所 | Mosfet结构及其制作方法 |
| CN102386217B (zh)* | 2010-09-01 | 2014-02-05 | 中芯国际集成电路制造(上海)有限公司 | 栅极堆叠结构及其制作方法 |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US12362219B2 (en) | 2010-11-18 | 2025-07-15 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US12080743B2 (en) | 2010-10-13 | 2024-09-03 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US12094892B2 (en) | 2010-10-13 | 2024-09-17 | Monolithic 3D Inc. | 3D micro display device and structure |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US12360310B2 (en) | 2010-10-13 | 2025-07-15 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US12125737B1 (en) | 2010-11-18 | 2024-10-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US12100611B2 (en) | 2010-11-18 | 2024-09-24 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US12136562B2 (en) | 2010-11-18 | 2024-11-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US12272586B2 (en) | 2010-11-18 | 2025-04-08 | Monolithic 3D Inc. | 3D semiconductor memory device and structure with memory and metal layers |
| US12033884B2 (en) | 2010-11-18 | 2024-07-09 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US12243765B2 (en) | 2010-11-18 | 2025-03-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US12154817B1 (en) | 2010-11-18 | 2024-11-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US12144190B2 (en) | 2010-11-18 | 2024-11-12 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and memory cells preliminary class |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12068187B2 (en) | 2010-11-18 | 2024-08-20 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and DRAM memory cells |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| CN102479812B (zh)* | 2010-11-22 | 2014-05-21 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102479746B (zh)* | 2010-11-29 | 2013-11-20 | 中芯国际集成电路制造(上海)有限公司 | 减少金属栅电极和接触孔之间寄生电容的方法 |
| CN102487015A (zh)* | 2010-12-03 | 2012-06-06 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| DE102010063780A1 (de)* | 2010-12-21 | 2012-06-21 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement mit einer Kontaktstruktur mit geringerer parasitärer Kapazität |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| CN102646589B (zh)* | 2011-02-17 | 2015-01-07 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet制造方法 |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9064815B2 (en) | 2011-03-14 | 2015-06-23 | Applied Materials, Inc. | Methods for etch of metal and metal-oxide films |
| US8999856B2 (en) | 2011-03-14 | 2015-04-07 | Applied Materials, Inc. | Methods for etch of sin films |
| US8519487B2 (en)* | 2011-03-21 | 2013-08-27 | United Microelectronics Corp. | Semiconductor device |
| US8349674B2 (en)* | 2011-03-28 | 2013-01-08 | International Business Machines Corporation | Forming borderless contact for transistors in a replacement metal gate process |
| CN102737996B (zh)* | 2011-04-02 | 2016-03-02 | 中国科学院微电子研究所 | 一种制作晶体管和半导体器件的方法 |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US8809962B2 (en)* | 2011-08-26 | 2014-08-19 | Globalfoundries Inc. | Transistor with reduced parasitic capacitance |
| CN102306660A (zh)* | 2011-09-08 | 2012-01-04 | 上海华力微电子有限公司 | 一种mos器件结构及其制备方法 |
| US8357978B1 (en)* | 2011-09-12 | 2013-01-22 | Globalfoundries Inc. | Methods of forming semiconductor devices with replacement gate structures |
| US9337303B2 (en) | 2011-09-24 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate stack having TiAICN as work function layer and/or blocking/wetting layer |
| US20130075831A1 (en)* | 2011-09-24 | 2013-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate stack having tialn blocking/wetting layer |
| US9337192B2 (en) | 2011-09-24 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate stack having TaAlCN layer |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8808563B2 (en) | 2011-10-07 | 2014-08-19 | Applied Materials, Inc. | Selective etch of silicon by way of metastable hydrogen termination |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| CN103187293B (zh) | 2011-12-31 | 2015-10-14 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制作方法 |
| CN103187294B (zh)* | 2011-12-31 | 2016-06-22 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其制造方法 |
| US9034701B2 (en) | 2012-01-20 | 2015-05-19 | International Business Machines Corporation | Semiconductor device with a low-k spacer and method of forming the same |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US9059321B2 (en) | 2012-05-14 | 2015-06-16 | International Business Machines Corporation | Buried channel field-effect transistors |
| US9267739B2 (en) | 2012-07-18 | 2016-02-23 | Applied Materials, Inc. | Pedestal with multi-zone temperature control and multiple purge capabilities |
| KR102343715B1 (ko)* | 2012-07-20 | 2021-12-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조 방법 |
| KR101967614B1 (ko)* | 2012-07-20 | 2019-04-10 | 삼성전자 주식회사 | 반도체 소자 제조 방법 |
| US9373517B2 (en) | 2012-08-02 | 2016-06-21 | Applied Materials, Inc. | Semiconductor processing with DC assisted RF power for improved control |
| US8524592B1 (en)* | 2012-08-13 | 2013-09-03 | Globalfoundries Inc. | Methods of forming semiconductor devices with self-aligned contacts and low-k spacers and the resulting devices |
| CN103594365B (zh) | 2012-08-14 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
| KR101921465B1 (ko) | 2012-08-22 | 2018-11-26 | 삼성전자 주식회사 | 반도체 소자 및 이의 제조 방법 |
| US9034770B2 (en) | 2012-09-17 | 2015-05-19 | Applied Materials, Inc. | Differential silicon oxide etch |
| US9023734B2 (en) | 2012-09-18 | 2015-05-05 | Applied Materials, Inc. | Radical-component oxide etch |
| US9390937B2 (en) | 2012-09-20 | 2016-07-12 | Applied Materials, Inc. | Silicon-carbon-nitride selective etch |
| US9132436B2 (en) | 2012-09-21 | 2015-09-15 | Applied Materials, Inc. | Chemical control features in wafer process equipment |
| US9064948B2 (en) | 2012-10-22 | 2015-06-23 | Globalfoundries Inc. | Methods of forming a semiconductor device with low-k spacers and the resulting device |
| US8772101B2 (en)* | 2012-11-08 | 2014-07-08 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices and the resulting device |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9190486B2 (en) | 2012-11-20 | 2015-11-17 | Globalfoundries Inc. | Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance |
| US8969212B2 (en) | 2012-11-20 | 2015-03-03 | Applied Materials, Inc. | Dry-etch selectivity |
| CN103839813B (zh)* | 2012-11-21 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
| US8980763B2 (en) | 2012-11-30 | 2015-03-17 | Applied Materials, Inc. | Dry-etch for selective tungsten removal |
| US9111877B2 (en) | 2012-12-18 | 2015-08-18 | Applied Materials, Inc. | Non-local plasma oxide etch |
| US8921234B2 (en) | 2012-12-21 | 2014-12-30 | Applied Materials, Inc. | Selective titanium nitride etching |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US12051674B2 (en) | 2012-12-22 | 2024-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12249538B2 (en) | 2012-12-29 | 2025-03-11 | Monolithic 3D Inc. | 3D semiconductor device and structure including power distribution grids |
| US10256079B2 (en) | 2013-02-08 | 2019-04-09 | Applied Materials, Inc. | Semiconductor processing systems having multiple plasma configurations |
| US9362130B2 (en) | 2013-03-01 | 2016-06-07 | Applied Materials, Inc. | Enhanced etching processes using remote plasma sources |
| US9040422B2 (en) | 2013-03-05 | 2015-05-26 | Applied Materials, Inc. | Selective titanium nitride removal |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US12094965B2 (en) | 2013-03-11 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12100646B2 (en) | 2013-03-12 | 2024-09-24 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US20140271097A1 (en) | 2013-03-15 | 2014-09-18 | Applied Materials, Inc. | Processing systems and methods for halide scavenging |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US8969149B2 (en) | 2013-05-14 | 2015-03-03 | International Business Machines Corporation | Stacked semiconductor nanowires with tunnel spacers |
| US9493879B2 (en) | 2013-07-12 | 2016-11-15 | Applied Materials, Inc. | Selective sputtering for pattern transfer |
| US20150024584A1 (en)* | 2013-07-17 | 2015-01-22 | Global Foundries, Inc. | Methods for forming integrated circuits with reduced replacement metal gate height variability |
| US9773648B2 (en) | 2013-08-30 | 2017-09-26 | Applied Materials, Inc. | Dual discharge modes operation for remote plasma |
| FR3011386B1 (fr) | 2013-09-30 | 2018-04-20 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistor mos a espaceurs d'air |
| US9576809B2 (en) | 2013-11-04 | 2017-02-21 | Applied Materials, Inc. | Etch suppression with germanium |
| US9520303B2 (en) | 2013-11-12 | 2016-12-13 | Applied Materials, Inc. | Aluminum selective etch |
| US9245762B2 (en) | 2013-12-02 | 2016-01-26 | Applied Materials, Inc. | Procedure for etch rate consistency |
| US9287095B2 (en) | 2013-12-17 | 2016-03-15 | Applied Materials, Inc. | Semiconductor system assemblies and methods of operation |
| US9287134B2 (en) | 2014-01-17 | 2016-03-15 | Applied Materials, Inc. | Titanium oxide etch |
| US9129987B2 (en)* | 2014-01-24 | 2015-09-08 | Global Foundries, Inc. | Replacement low-K spacer |
| US9396989B2 (en) | 2014-01-27 | 2016-07-19 | Applied Materials, Inc. | Air gaps between copper lines |
| US9293568B2 (en) | 2014-01-27 | 2016-03-22 | Applied Materials, Inc. | Method of fin patterning |
| US12094829B2 (en) | 2014-01-28 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US20150214331A1 (en)* | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
| US9385028B2 (en) | 2014-02-03 | 2016-07-05 | Applied Materials, Inc. | Air gap process |
| KR102200928B1 (ko) | 2014-02-18 | 2021-01-11 | 삼성전자주식회사 | 낮은 기생 커패시턴스 성분을 갖는 트랜지스터와 이의 제조 방법 |
| US9543407B2 (en) | 2014-02-27 | 2017-01-10 | International Business Machines Corporation | Low-K spacer for RMG finFET formation |
| US9499898B2 (en) | 2014-03-03 | 2016-11-22 | Applied Materials, Inc. | Layered thin film heater and method of fabrication |
| US9257289B2 (en) | 2014-03-05 | 2016-02-09 | International Business Machines Corporation | Lowering parasitic capacitance of replacement metal gate processes |
| US9299575B2 (en) | 2014-03-17 | 2016-03-29 | Applied Materials, Inc. | Gas-phase tungsten etch |
| US9299537B2 (en) | 2014-03-20 | 2016-03-29 | Applied Materials, Inc. | Radial waveguide systems and methods for post-match control of microwaves |
| US9903020B2 (en) | 2014-03-31 | 2018-02-27 | Applied Materials, Inc. | Generation of compact alumina passivation layers on aluminum plasma equipment components |
| US9269590B2 (en) | 2014-04-07 | 2016-02-23 | Applied Materials, Inc. | Spacer formation |
| US10050118B2 (en)* | 2014-05-05 | 2018-08-14 | Globalfoundries Inc. | Semiconductor device configured for avoiding electrical shorting |
| US9309598B2 (en) | 2014-05-28 | 2016-04-12 | Applied Materials, Inc. | Oxide and metal removal |
| US9406523B2 (en) | 2014-06-19 | 2016-08-02 | Applied Materials, Inc. | Highly selective doped oxide removal method |
| US9378969B2 (en) | 2014-06-19 | 2016-06-28 | Applied Materials, Inc. | Low temperature gas-phase carbon removal |
| US9472628B2 (en) | 2014-07-14 | 2016-10-18 | International Business Machines Corporation | Heterogeneous source drain region and extension region |
| US9425058B2 (en) | 2014-07-24 | 2016-08-23 | Applied Materials, Inc. | Simplified litho-etch-litho-etch process |
| US9378978B2 (en) | 2014-07-31 | 2016-06-28 | Applied Materials, Inc. | Integrated oxide recess and floating gate fin trimming |
| US9496167B2 (en) | 2014-07-31 | 2016-11-15 | Applied Materials, Inc. | Integrated bit-line airgap formation and gate stack post clean |
| US9659753B2 (en) | 2014-08-07 | 2017-05-23 | Applied Materials, Inc. | Grooved insulator to reduce leakage current |
| US10084060B2 (en)* | 2014-08-15 | 2018-09-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method of the same |
| US9553102B2 (en) | 2014-08-19 | 2017-01-24 | Applied Materials, Inc. | Tungsten separation |
| US9355856B2 (en) | 2014-09-12 | 2016-05-31 | Applied Materials, Inc. | V trench dry etch |
| US9368364B2 (en) | 2014-09-24 | 2016-06-14 | Applied Materials, Inc. | Silicon etch process with tunable selectivity to SiO2 and other materials |
| US9355862B2 (en) | 2014-09-24 | 2016-05-31 | Applied Materials, Inc. | Fluorine-based hardmask removal |
| US9613822B2 (en) | 2014-09-25 | 2017-04-04 | Applied Materials, Inc. | Oxide etch selectivity enhancement |
| US9966240B2 (en) | 2014-10-14 | 2018-05-08 | Applied Materials, Inc. | Systems and methods for internal surface conditioning assessment in plasma processing equipment |
| US9355922B2 (en) | 2014-10-14 | 2016-05-31 | Applied Materials, Inc. | Systems and methods for internal surface conditioning in plasma processing equipment |
| US11637002B2 (en) | 2014-11-26 | 2023-04-25 | Applied Materials, Inc. | Methods and systems to enhance process uniformity |
| US9299583B1 (en) | 2014-12-05 | 2016-03-29 | Applied Materials, Inc. | Aluminum oxide selective etch |
| US10224210B2 (en) | 2014-12-09 | 2019-03-05 | Applied Materials, Inc. | Plasma processing system with direct outlet toroidal plasma source |
| US10573496B2 (en) | 2014-12-09 | 2020-02-25 | Applied Materials, Inc. | Direct outlet toroidal plasma source |
| US9502258B2 (en) | 2014-12-23 | 2016-11-22 | Applied Materials, Inc. | Anisotropic gap etch |
| US9343272B1 (en) | 2015-01-08 | 2016-05-17 | Applied Materials, Inc. | Self-aligned process |
| US11257693B2 (en) | 2015-01-09 | 2022-02-22 | Applied Materials, Inc. | Methods and systems to improve pedestal temperature control |
| US9373522B1 (en) | 2015-01-22 | 2016-06-21 | Applied Mateials, Inc. | Titanium nitride removal |
| US9449846B2 (en) | 2015-01-28 | 2016-09-20 | Applied Materials, Inc. | Vertical gate separation |
| US20160225652A1 (en) | 2015-02-03 | 2016-08-04 | Applied Materials, Inc. | Low temperature chuck for plasma processing systems |
| US9728437B2 (en) | 2015-02-03 | 2017-08-08 | Applied Materials, Inc. | High temperature chuck for plasma processing systems |
| US9443738B2 (en)* | 2015-02-06 | 2016-09-13 | Globalfoundries Inc. | Integrated circuits with middle of line capacitance reduction in self-aligned contact process flow and fabrication methods |
| US9881805B2 (en) | 2015-03-02 | 2018-01-30 | Applied Materials, Inc. | Silicon selective removal |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| KR20160148795A (ko)* | 2015-06-16 | 2016-12-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| WO2017014725A1 (en)* | 2015-07-17 | 2017-01-26 | Intel Corporation | Transistor with airgap spacer |
| US9741593B2 (en) | 2015-08-06 | 2017-08-22 | Applied Materials, Inc. | Thermal management systems and methods for wafer processing systems |
| US9691645B2 (en) | 2015-08-06 | 2017-06-27 | Applied Materials, Inc. | Bolted wafer chuck thermal management systems and methods for wafer processing systems |
| US9349605B1 (en) | 2015-08-07 | 2016-05-24 | Applied Materials, Inc. | Oxide etch selectivity systems and methods |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10504700B2 (en) | 2015-08-27 | 2019-12-10 | Applied Materials, Inc. | Plasma etching systems and methods with secondary plasma injection |
| US9722038B2 (en)* | 2015-09-11 | 2017-08-01 | International Business Machines Corporation | Metal cap protection layer for gate and contact metallization |
| CN106531776B (zh)* | 2015-09-11 | 2021-06-29 | 联华电子股份有限公司 | 半导体结构 |
| US9911824B2 (en) | 2015-09-18 | 2018-03-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with multi spacer |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US12178055B2 (en) | 2015-09-21 | 2024-12-24 | Monolithic 3D Inc. | 3D semiconductor memory devices and structures |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US12250830B2 (en) | 2015-09-21 | 2025-03-11 | Monolithic 3D Inc. | 3D semiconductor memory devices and structures |
| CN108401468A (zh) | 2015-09-21 | 2018-08-14 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US12100658B2 (en) | 2015-09-21 | 2024-09-24 | Monolithic 3D Inc. | Method to produce a 3D multilayer semiconductor device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10141417B2 (en)* | 2015-10-20 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate structure, semiconductor device and the method of forming semiconductor device |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12035531B2 (en) | 2015-10-24 | 2024-07-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12120880B1 (en) | 2015-10-24 | 2024-10-15 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12219769B2 (en) | 2015-10-24 | 2025-02-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US9853110B2 (en)* | 2015-10-30 | 2017-12-26 | Globalfoundries Inc. | Method of forming a gate contact structure for a semiconductor device |
| US9660050B1 (en) | 2015-11-25 | 2017-05-23 | International Business Machines Corporation | Replacement low-k spacer |
| FR3049110B1 (fr) | 2016-03-21 | 2018-06-15 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fabrication d'un transistor a effet de champ a capacite parasite reduite |
| US10522371B2 (en) | 2016-05-19 | 2019-12-31 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| US10504754B2 (en) | 2016-05-19 | 2019-12-10 | Applied Materials, Inc. | Systems and methods for improved semiconductor etching and component protection |
| US9865484B1 (en) | 2016-06-29 | 2018-01-09 | Applied Materials, Inc. | Selective etch using material modification and RF pulsing |
| US9741850B1 (en)* | 2016-08-12 | 2017-08-22 | United Microelectronics Corp. | Semiconductor device and method for forming the same |
| US10629473B2 (en) | 2016-09-09 | 2020-04-21 | Applied Materials, Inc. | Footing removal for nitride spacer |
| US10062575B2 (en) | 2016-09-09 | 2018-08-28 | Applied Materials, Inc. | Poly directional etch by oxidation |
| US10727297B2 (en) | 2016-09-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Complimentary metal-oxide-semiconductor circuit having transistors with different threshold voltages and method of manufacturing the same |
| US9721897B1 (en)* | 2016-09-27 | 2017-08-01 | International Business Machines Corporation | Transistor with air spacer and self-aligned contact |
| US9934942B1 (en) | 2016-10-04 | 2018-04-03 | Applied Materials, Inc. | Chamber with flow-through source |
| US10062585B2 (en) | 2016-10-04 | 2018-08-28 | Applied Materials, Inc. | Oxygen compatible plasma source |
| US10546729B2 (en) | 2016-10-04 | 2020-01-28 | Applied Materials, Inc. | Dual-channel showerhead with improved profile |
| US9721789B1 (en) | 2016-10-04 | 2017-08-01 | Applied Materials, Inc. | Saving ion-damaged spacers |
| US10062579B2 (en) | 2016-10-07 | 2018-08-28 | Applied Materials, Inc. | Selective SiN lateral recess |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US9947549B1 (en) | 2016-10-10 | 2018-04-17 | Applied Materials, Inc. | Cobalt-containing material removal |
| US12225704B2 (en) | 2016-10-10 | 2025-02-11 | Monolithic 3D Inc. | 3D memory devices and structures with memory arrays and metal layers |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US9768034B1 (en) | 2016-11-11 | 2017-09-19 | Applied Materials, Inc. | Removal methods for high aspect ratio structures |
| US10163696B2 (en) | 2016-11-11 | 2018-12-25 | Applied Materials, Inc. | Selective cobalt removal for bottom up gapfill |
| US10026621B2 (en) | 2016-11-14 | 2018-07-17 | Applied Materials, Inc. | SiN spacer profile patterning |
| US10242908B2 (en) | 2016-11-14 | 2019-03-26 | Applied Materials, Inc. | Airgap formation with damage-free copper |
| US10256143B2 (en)* | 2016-12-14 | 2019-04-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Replacement contacts |
| US10566206B2 (en) | 2016-12-27 | 2020-02-18 | Applied Materials, Inc. | Systems and methods for anisotropic material breakthrough |
| US9825143B1 (en)* | 2017-01-09 | 2017-11-21 | International Business Machines Corporation | Single spacer tunnel on stack nanowire |
| US10431429B2 (en) | 2017-02-03 | 2019-10-01 | Applied Materials, Inc. | Systems and methods for radial and azimuthal control of plasma uniformity |
| US10403507B2 (en) | 2017-02-03 | 2019-09-03 | Applied Materials, Inc. | Shaped etch profile with oxidation |
| US10043684B1 (en) | 2017-02-06 | 2018-08-07 | Applied Materials, Inc. | Self-limiting atomic thermal etching systems and methods |
| US10319739B2 (en) | 2017-02-08 | 2019-06-11 | Applied Materials, Inc. | Accommodating imperfectly aligned memory holes |
| US10943834B2 (en) | 2017-03-13 | 2021-03-09 | Applied Materials, Inc. | Replacement contact process |
| US10096692B1 (en) | 2017-04-05 | 2018-10-09 | International Business Machines Corporation | Vertical field effect transistor with reduced parasitic capacitance |
| US10319649B2 (en) | 2017-04-11 | 2019-06-11 | Applied Materials, Inc. | Optical emission spectroscopy (OES) for remote plasma monitoring |
| US10332874B2 (en) | 2017-05-03 | 2019-06-25 | International Business Machines Corporation | Indirect readout FET |
| CN108807514B (zh)* | 2017-05-05 | 2021-06-08 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| JP7176860B6 (ja) | 2017-05-17 | 2022-12-16 | アプライド マテリアルズ インコーポレイテッド | 前駆体の流れを改善する半導体処理チャンバ |
| US11276590B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Multi-zone semiconductor substrate supports |
| US11276559B2 (en) | 2017-05-17 | 2022-03-15 | Applied Materials, Inc. | Semiconductor processing chamber for multiple precursor flow |
| US10049891B1 (en) | 2017-05-31 | 2018-08-14 | Applied Materials, Inc. | Selective in situ cobalt residue removal |
| US10497579B2 (en) | 2017-05-31 | 2019-12-03 | Applied Materials, Inc. | Water-free etching methods |
| US10920320B2 (en) | 2017-06-16 | 2021-02-16 | Applied Materials, Inc. | Plasma health determination in semiconductor substrate processing reactors |
| US10541246B2 (en) | 2017-06-26 | 2020-01-21 | Applied Materials, Inc. | 3D flash memory cells which discourage cross-cell electrical tunneling |
| US10727080B2 (en) | 2017-07-07 | 2020-07-28 | Applied Materials, Inc. | Tantalum-containing material removal |
| US10541184B2 (en) | 2017-07-11 | 2020-01-21 | Applied Materials, Inc. | Optical emission spectroscopic techniques for monitoring etching |
| US10354889B2 (en) | 2017-07-17 | 2019-07-16 | Applied Materials, Inc. | Non-halogen etching of silicon-containing materials |
| US10043674B1 (en) | 2017-08-04 | 2018-08-07 | Applied Materials, Inc. | Germanium etching systems and methods |
| US10170336B1 (en) | 2017-08-04 | 2019-01-01 | Applied Materials, Inc. | Methods for anisotropic control of selective silicon removal |
| US10297458B2 (en) | 2017-08-07 | 2019-05-21 | Applied Materials, Inc. | Process window widening using coated parts in plasma etch processes |
| US10483372B2 (en)* | 2017-09-29 | 2019-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Spacer structure with high plasma resistance for semiconductor devices |
| US10283324B1 (en) | 2017-10-24 | 2019-05-07 | Applied Materials, Inc. | Oxygen treatment for nitride etching |
| US10128086B1 (en) | 2017-10-24 | 2018-11-13 | Applied Materials, Inc. | Silicon pretreatment for nitride removal |
| DE102018106268B4 (de)* | 2017-11-22 | 2024-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate-abstandshalterstrukturen für halbleiter-bauelemente und verfahren dafür |
| US10256112B1 (en) | 2017-12-08 | 2019-04-09 | Applied Materials, Inc. | Selective tungsten removal |
| US10903054B2 (en) | 2017-12-19 | 2021-01-26 | Applied Materials, Inc. | Multi-zone gas distribution systems and methods |
| US11328909B2 (en) | 2017-12-22 | 2022-05-10 | Applied Materials, Inc. | Chamber conditioning and removal processes |
| US10854426B2 (en) | 2018-01-08 | 2020-12-01 | Applied Materials, Inc. | Metal recess for semiconductor structures |
| US10679870B2 (en) | 2018-02-15 | 2020-06-09 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus |
| US10964512B2 (en) | 2018-02-15 | 2021-03-30 | Applied Materials, Inc. | Semiconductor processing chamber multistage mixing apparatus and methods |
| TWI766433B (zh) | 2018-02-28 | 2022-06-01 | 美商應用材料股份有限公司 | 形成氣隙的系統及方法 |
| US10593560B2 (en) | 2018-03-01 | 2020-03-17 | Applied Materials, Inc. | Magnetic induction plasma source for semiconductor processes and equipment |
| US10319600B1 (en) | 2018-03-12 | 2019-06-11 | Applied Materials, Inc. | Thermal silicon etch |
| US10497573B2 (en) | 2018-03-13 | 2019-12-03 | Applied Materials, Inc. | Selective atomic layer etching of semiconductor materials |
| US10573527B2 (en) | 2018-04-06 | 2020-02-25 | Applied Materials, Inc. | Gas-phase selective etching systems and methods |
| US10490406B2 (en) | 2018-04-10 | 2019-11-26 | Appled Materials, Inc. | Systems and methods for material breakthrough |
| US10699879B2 (en) | 2018-04-17 | 2020-06-30 | Applied Materials, Inc. | Two piece electrode assembly with gap for plasma control |
| US10886137B2 (en) | 2018-04-30 | 2021-01-05 | Applied Materials, Inc. | Selective nitride removal |
| US10872778B2 (en) | 2018-07-06 | 2020-12-22 | Applied Materials, Inc. | Systems and methods utilizing solid-phase etchants |
| US10755941B2 (en) | 2018-07-06 | 2020-08-25 | Applied Materials, Inc. | Self-limiting selective etching systems and methods |
| US10672642B2 (en) | 2018-07-24 | 2020-06-02 | Applied Materials, Inc. | Systems and methods for pedestal configuration |
| US11049755B2 (en) | 2018-09-14 | 2021-06-29 | Applied Materials, Inc. | Semiconductor substrate supports with embedded RF shield |
| US10892198B2 (en) | 2018-09-14 | 2021-01-12 | Applied Materials, Inc. | Systems and methods for improved performance in semiconductor processing |
| US11062887B2 (en) | 2018-09-17 | 2021-07-13 | Applied Materials, Inc. | High temperature RF heater pedestals |
| US11417534B2 (en) | 2018-09-21 | 2022-08-16 | Applied Materials, Inc. | Selective material removal |
| US11682560B2 (en) | 2018-10-11 | 2023-06-20 | Applied Materials, Inc. | Systems and methods for hafnium-containing film removal |
| US11121002B2 (en) | 2018-10-24 | 2021-09-14 | Applied Materials, Inc. | Systems and methods for etching metals and metal derivatives |
| US10868142B2 (en)* | 2018-10-31 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate spacer structure and method of forming same |
| US11437242B2 (en) | 2018-11-27 | 2022-09-06 | Applied Materials, Inc. | Selective removal of silicon-containing materials |
| US11721527B2 (en) | 2019-01-07 | 2023-08-08 | Applied Materials, Inc. | Processing chamber mixing systems |
| US10920319B2 (en) | 2019-01-11 | 2021-02-16 | Applied Materials, Inc. | Ceramic showerheads with conductive electrodes |
| US10770562B1 (en) | 2019-03-01 | 2020-09-08 | International Business Machines Corporation | Interlayer dielectric replacement techniques with protection for source/drain contacts |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| CN112002644A (zh)* | 2020-08-28 | 2020-11-27 | 上海华力微电子有限公司 | 半导体器件及其制备方法 |
| US11876117B2 (en) | 2021-10-18 | 2024-01-16 | International Business Machines Corporation | Field effect transistor with reduced parasitic capacitance and resistance |
| US20240072157A1 (en)* | 2022-08-24 | 2024-02-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and forming method thereof |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251763B1 (en)* | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US6054355A (en)* | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US5985726A (en)* | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
| US6210999B1 (en)* | 1998-12-04 | 2001-04-03 | Advanced Micro Devices, Inc. | Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices |
| JP2002539638A (ja)* | 1999-03-17 | 2002-11-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｉｓ電界効果型トランジスタの製造方法 |
| US6194748B1 (en) | 1999-05-03 | 2001-02-27 | Advanced Micro Devices, Inc. | MOSFET with suppressed gate-edge fringing field effect |
| JP3450758B2 (ja) | 1999-09-29 | 2003-09-29 | 株式会社東芝 | 電界効果トランジスタの製造方法 |
| US6373111B1 (en) | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
| JP3851752B2 (ja)* | 2000-03-27 | 2006-11-29 | 株式会社東芝 | 半導体装置の製造方法 |
| US6440808B1 (en)* | 2000-09-28 | 2002-08-27 | International Business Machines Corporation | Damascene-gate process for the fabrication of MOSFET devices with minimum poly-gate depletion, silicided source and drain junctions, and low sheet resistance gate-poly |
| JP2002329861A (ja)* | 2001-05-01 | 2002-11-15 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6509612B2 (en) | 2001-05-04 | 2003-01-21 | International Business Machines Corporation | High dielectric constant materials as gate dielectrics (insulators) |
| US6689698B2 (en)* | 2001-11-13 | 2004-02-10 | Chartered Semiconductor Manufacturing Limited | Method for etching a silicided poly using fluorine-based reactive ion etching and sodium hydroxide based solution immersion |
| US6713357B1 (en) | 2001-12-20 | 2004-03-30 | Advanced Micro Devices, Inc. | Method to reduce parasitic capacitance of MOS transistors |
| US6566215B1 (en)* | 2002-06-06 | 2003-05-20 | Chartered Semiconductor Manufacturing Ltd. | Method of fabricating short channel MOS transistors with source/drain extensions |
| US6858483B2 (en) | 2002-12-20 | 2005-02-22 | Intel Corporation | Integrating n-type and p-type metal gate transistors |
| US6890807B2 (en) | 2003-05-06 | 2005-05-10 | Intel Corporation | Method for making a semiconductor device having a metal gate electrode |
| US6864145B2 (en)* | 2003-06-30 | 2005-03-08 | Intel Corporation | Method of fabricating a robust gate dielectric using a replacement gate flow |
| US7119023B2 (en) | 2003-10-16 | 2006-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process integration of SOI FETs with active layer spacer |
| US6974764B2 (en) | 2003-11-06 | 2005-12-13 | Intel Corporation | Method for making a semiconductor device having a metal gate electrode |
| US7081393B2 (en) | 2004-05-20 | 2006-07-25 | International Business Machines Corporation | Reduced dielectric constant spacer materials integration for high speed logic gates |
| DE102004044667A1 (de) | 2004-09-15 | 2006-03-16 | Infineon Technologies Ag | Halbleiterbauelement sowie zugehöriges Herstellungsverfahren |
| US7479684B2 (en)* | 2004-11-02 | 2009-01-20 | International Business Machines Corporation | Field effect transistor including damascene gate with an internal spacer structure |
| JP4945900B2 (ja)* | 2005-01-06 | 2012-06-06 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
- 2007
- 2007-06-27USUS11/769,150patent/US7585716B2/ennot_activeExpired - Fee Related
- 2008
- 2008-06-04KRKR1020097026123Apatent/KR20100108190A/konot_activeAbandoned
- 2008-06-04WOPCT/US2008/065744patent/WO2009002670A1/enactiveApplication Filing
- 2008-06-04EPEP08780748.3Apatent/EP2160757B1/enactiveActive
- 2008-06-04CNCN2008800160376Apatent/CN101681841B/zhactiveActive
- 2008-06-23TWTW097123385Apatent/TW200924196A/zhunknown
- 2009
- 2009-09-04USUS12/554,292patent/US7812411B2/enactiveActive
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101486134B1 (ko)* | 2013-01-31 | 2015-01-23 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 멀티 레벨 상호접속을 갖는 반도체 장치 및 멀티 레벨 상호접속을 갖는 반도체 장치를 형성하는 방법 |
| US9917178B2 (en) | 2015-06-15 | 2018-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| US10164069B2 (en) | 2015-06-15 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| US10505022B2 (en) | 2015-06-15 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| US10868150B2 (en) | 2015-06-15 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| US11594619B2 (en) | 2015-06-15 | 2023-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| US11784241B2 (en) | 2015-06-15 | 2023-10-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Devices including gate spacer with gap or void and methods of forming the same |
| KR20210110546A (ko)* | 2018-11-30 | 2021-09-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 |
| US12183802B2 (en) | 2018-11-30 | 2024-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor devices and semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| US7585716B2 (en) | 2009-09-08 |
| EP2160757A1 (en) | 2010-03-10 |
| WO2009002670A1 (en) | 2008-12-31 |
| TW200924196A (en) | 2009-06-01 |
| EP2160757B1 (en) | 2013-10-16 |
| CN101681841A (zh) | 2010-03-24 |
| EP2160757A4 (en) | 2010-08-04 |
| US20090001480A1 (en) | 2009-01-01 |
| US7812411B2 (en) | 2010-10-12 |
| CN101681841B (zh) | 2011-09-07 |
| US20090321853A1 (en) | 2009-12-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2160757B1 (en) | High-k/metal gate mosfet with reduced parasitic capacitance | |
| US11569362B2 (en) | Semiconductor device and a method for fabricating the same | |
| US20210328058A1 (en) | Semiconductor device and manufacturing method thereof | |
| US9147767B2 (en) | Semiconductor structure and manufacturing method thereof | |
| JP5579828B2 (ja) | 金属Ｈｉｇｈ−ｋＦＥＴのためのデュアル金属およびデュアル誘電体集積 | |
| KR101332104B1 (ko) | Ｃｍｏｓ 트랜지스터 게이트들에서의 리세스된 일함수 금속 | |
| KR100613084B1 (ko) | 내부 스페이서를 포함하는 ｆｅｔ 실리사이드 게이트구조물을 형성하는 방법 | |
| US8786032B2 (en) | P-type semiconductor device and method for manufacturing the same | |
| CN102376763B (zh) | 半导体组件 | |
| JP2002141420A (ja) | 半導体装置及びその製造方法 | |
| US10868133B2 (en) | Semiconductor device structure and method for forming the same | |
| US9419100B2 (en) | Method for fabricating a metal gate electrode | |
| KR20130091625A (ko) | 반도체 장치 및 반도체 장치를 형성하는 방법 | |
| US20050093105A1 (en) | Semiconductor-on-insulator chip with<100>-oriented transistors | |
| US20240379806A1 (en) | Semiconductor devices having silicide layer | |
| US9941152B2 (en) | Mechanism for forming metal gate structure | |
| US10790283B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN103094217B (zh) | 晶体管制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0105 | International application | Patent event date:20091215 Patent event code:PA01051R01D Comment text:International Patent Application | |
| A201 | Request for examination | ||
| PA0201 | Request for examination | Patent event code:PA02012R01D Patent event date:20100714 Comment text:Request for Examination of Application | |
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection | Comment text:Notification of reason for refusal Patent event date:20110929 Patent event code:PE09021S01D | |
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration | Patent event code:PE07011S01D Comment text:Decision to Grant Registration Patent event date:20120410 | |
| NORF | Unpaid initial registration fee | ||
| PC1904 | Unpaid initial registration fee |