KR20090128607A - Semiconductor memory device with improved write operation speed - Google Patents

Abstract

Translated fromKorean

개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치가 개시된다. 본 발명의 실시 예에 따라, 제1 내부 공급전압으로 동작하는 반도체 메모리 장치에서 컬럼 어드레스를 받아 인에이블되는 컬럼선택라인 드라이버와 입력되는 외부 데이터를 라이트 코멘드에 응답하여 메모리 코어에 인가하는 글로벌 입출력 드라이버를 가지며, 상기 드라이버들 중에서 라이트 스피드가 느린 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역에 상기 제1 내부 공급전압과는 다른 제2 내부 공급전압을 인가하는 것을 특징으로 한다. 본 발명의 실시 예에 따르면, 라이트 동작 시 일부 라이트 패쓰의 공급전압을 높여줌에 의해 라이트 동작 스피드가 빨라지는 효과가 있다.Disclosed are a semiconductor memory device having an improved write operation speed. According to an embodiment of the present invention, a column selection line driver that receives a column address and is enabled in a semiconductor memory device operating with a first internal supply voltage and a global input / output driver that applies input external data to a memory core in response to a write command The second internal supply voltage different from the first internal supply voltage may be applied to a column selection line driver and a global input / output driver region of a part of which the write speed is slow among the drivers. According to an exemplary embodiment of the present invention, the light operation speed is increased by increasing the supply voltage of some light paths during the light operation.

Description

Translated fromKorean

개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치{Semiconductor memory device having improved write operation speed}Semiconductor memory device having improved write operation speed

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an improved write operation speed.

통상적으로, 다이나믹 랜덤 억세스 메모리(이하 DRAM)와 같은 반도체 메모리 장치는 사용자들의 요구에 따라 나날이 고속 및 고집적화 되는 추세이다. 하나의 억세스 트랜지스터와 하나의 스토리지 캐패시터를 단위 메모리 셀로서 갖는 다이나믹 랜덤 억세스 메모리 장치는 전자적 시스템의 주기억 장치로서 흔히 채용되고 있다.In general, semiconductor memory devices, such as dynamic random access memory (DRAM), have a tendency to be high-speed and high-density day by day according to the needs of users. Dynamic random access memory devices having one access transistor and one storage capacitor as unit memory cells are commonly employed as main memory devices of electronic systems.

DRAM이 점점 더 고주파수(High Frequency)로 동작하게 됨에 따라 리드 뿐만 아니라 라이트 동작도 스피드 제한(Speed Limit)이 되고 있다. 특히 리드인 경우는 CAS LATENCY(이하 CL)에 의해 동작 주파수를 높일 여지가 있으나 라이트의 경우엔 주파수에 상관없이 일정하게 정해져 있다. 특히 칩 사이즈(Chip Size)감소를 위해 비트라인 당 셀(Cell/BL)을 늘리는 경우에, 타임 tRCD는 상대적으로 영향을 적게 받기도 하고 셀 캡(Cell Cap)을 증가시켜 개선이 가능하나, 라이트 타임 및 tRDL은 그 영향이 상대적으로 크게 보이고 개선 또한 한계가 있다.As DRAMs operate at higher frequencies, read and write operations are becoming speed limits. In the case of leads, in particular, there is a possibility that the operating frequency can be increased by CAS LATENCY (hereinafter CL), but in the case of lights, the frequency is fixed constantly regardless of the frequency. In particular, in the case of increasing the number of cells per bitline (Cell / BL) to reduce the chip size, the time tRCD is relatively less affected and can be improved by increasing the cell cap. And tRDL have a relatively large effect and have limited improvement.

도 1은 본 발명이 적용되는 DRAM의 리드/라이트 관련 회로 블록도이다. 도면을 참조하면, 컬럼 디코더(2), 로우 디코더(4), 셀 어레이(10), 어드레스 레지스터(3), 리드 패쓰 회로부(30), 라이트 패쓰 회로부(40), 어드레스 콘트롤(20), 리드/라이트 콘트롤(22), 및 코멘드 레지스터(12)로 구성된 와이어링 구조가 보여진다. 도 1은 일반적인 DRAM의 블록 다이아그램(Block Diagram)을 나타낸 것이며, 기능적으로 다른 블록 구조로 도시될 수 있음을 유의하라.1 is a circuit block diagram related to read / write of a DRAM to which the present invention is applied. Referring to the drawings, thecolumn decoder 2, therow decoder 4, thecell array 10, theaddress register 3, the readpass circuit unit 30, the writepath circuit unit 40, theaddress control 20, the read The wiring structure composed of the /light control 22 and thecommand register 12 is shown. 1 shows a block diagram of a general DRAM and may be functionally illustrated in another block structure.

도 1의 DRAM 회로에서 보여지는 바와 같이, 일반적으로 리드 및 라이트 패쓰(Write Path)부(30,40)는 회로의 많은 부분을 공유하고 있으며, 또한 이러한 동작을 위해 다양한 제어신호들이 제공되어 진다. 특정 스피드 패쓰(Speed Path)와 관련된 회로의 전압만 높이고자 하더라도 회로에 입력되는 모든 신호를 고려하여 레벨 시프터(Level Shifter)등을 추가 하거나 다른 전압이 공급되는 회로들이나 전원 라인(Power Line)배치 등을 고려해 주어야 할 부분이 많고 또한 구현하기가 어렵다. 따라서 전압을 분리하는 회로는 가능하면 최소화할 필요가 있다.As shown in the DRAM circuit of FIG. 1, in general, the read and writepath portions 30 and 40 share a large portion of the circuit, and various control signals are provided for this operation. Even if you only want to increase the voltage of a circuit related to a specific speed path, add a level shifter, etc., or arrange circuits or power lines that supply different voltages in consideration of all signals input to the circuit. There are many things to consider and difficult to implement. Therefore, circuits for separating voltages need to be minimized whenever possible.

도 1에서, DRAM의 라이트 패쓰(Write Path)를 크게 분류해 보면 라이트 용 CSL을 인에이블 시키는 패쓰와 외부 데이터를 어레이로 전달하여 셀에 라이트하는 패쓰(WP)로 나눌 수 있다. 일반적으로 CSL 패쓰가 데이터 패쓰보다 절대적인 딜레이가 작으나, 라이트 데이터 마스크 모드(Write Data Mask Mode)로 인하여 CSL 인에이블 패쓰(Enable Path)에 인위적인 딜레이(delay)를 주게 된다. 따라서, 덴시 티(density)에 따라 다를 수 있지만 데이터가 어레이에 도착하는 시점보다 CSL 인에이블 시점이 느리게 된다. DM은 다른 데이터와 딜레이가 비슷하나 CSL과 마진(Margin)을 주기 위해 DM 신호보다 CSL 인에이블에 딜레이를 더 주게 된다. 즉 GIO/GIOB에 데이터는 이미 도착해 있게 되고 CSL이 인에이블되면서 셀에 라이트를 비로서 수행하게 되는 것이다.In FIG. 1, the write paths of DRAMs are classified into two types: a path for enabling CSL for write and a path for writing external data to the cell and writing to the cell. In general, the absolute delay of the CSL path is smaller than that of the data path, but the artificial data delay is applied to the CSL enable path due to the write data mask mode. Therefore, the CSL enable time is slower than the time data arrives at the array although it may vary depending on the density. The DM has a similar delay to other data, but adds more delay to the CSL enable than the DM signal to give a margin to the CSL. In other words, the data has already arrived at the GIO / GIOB and the CSL is enabled, which causes the cell to write to the cell.

도 2는 도 1중 비트라인 센스앰프와 메모리 셀과의 연결관계를 보여주는 회로도로서, 하나의 억세스 트랜지스터(AT)와 하나의 스토리지 커패시터(C)로 이루어진 메모리 셀(MC)과, 피형 및 엔형 모오스 트랜지스터들(P1,P2,N1,N2)로 이루어진 비트라인 센스 앰프간의 연결 구성이 보여진다. 글로벌 입출력 라인 페어(GIO/GIOB)는 엔형 모오스 트랜지스터들(N10,N11)의 게이트에 인가되는 컬럼선택선 신호(CSL)의 활성화 시에 상기 비트라인 페어(BL/BLB)와 각기 전기적으로 연결된다.FIG. 2 is a circuit diagram illustrating a connection relationship between a bit line sense amplifier and a memory cell of FIG. 1, a memory cell MC including one access transistor AT and one storage capacitor C, and a type and an N-type Morse. A connection configuration between a bit line sense amplifier consisting of transistors P1, P2, N1, and N2 is shown. The global input / output line pair GIO / GIOB is electrically connected to the bit line pair BL / BLB when the column select line signal CSL applied to the gates of the N-type transistors N10 and N11 is activated. .

도 2에서, 상기 컬럼선택선 신호(CSL)보다 라이트 데이터가 먼저 오는 경우 라이트 스피드를 개선하기 위해선 상기 CSL을 게이트 입력으로 받아들이는 NMOS(이후 CSL Tr.이라고 함)의 전류 Idsat이 크거나 GIO/GIOB 전압 레벨(Level)이 높아서 이전 데이터를 래치(Latch)하고 있는 비트라인 센스앰프(BLSA)의 레벨을 빠르게 뒤집을 수 있도록 하는 것이 필요해진다.In FIG. 2, when write data comes before the column select line signal CSL, in order to improve write speed, the current Idsat of the NMOS (hereinafter referred to as CSL Tr.) That accepts the CSL as a gate input is large or GIO /. The high GIOB voltage level is needed to quickly reverse the level of the bit line sense amplifier (BLSA) latching previous data.

한편, 도 3은 도 1중 메모리 코어를 보여주는 통상적 회로 블록도이고, 도 4는 도 3에 따른 라이트 동작 타이밍도이다. 도 4에서, CSLD는 CSL이 일정시간 만큼 딜레이되어 나타나는 신호이다.3 is a typical circuit block diagram illustrating a memory core of FIG. 1, and FIG. 4 is a timing diagram of a write operation according to FIG. 3. In FIG. 4, the CSLD is a signal in which CSL is delayed for a predetermined time.

도면을 참조하면, DRAM의 아키텍쳐(Architecture)에 따라서 다를 수도 있지만 도 3에서와 같이, 하부 출력부(LDQ)과 상부 출력부(UDQ)의 데이터를 한 어레이 블록(Array Block)으로 모아두고, CSL은 공유하고 GIO는 롱/쇼트(Long/Short)으로 나뉘어진 구조가 채택될 수 있다. 이 경우에 라이트 스피드 제한(Write Speed Limit)은 쇼트(Short) GIO가 아니라 컬럼(Column)에서 가장 먼 롱(Long) GIO의 맨 왼쪽 영역이 됨을 알 수 있다. 즉, 도 3의 좌측 상단에 보여지는 롱(Long) GIO의 영역이 라이트스피드 제한을 가장 많이 받는 곳이다.Referring to the drawings, it may vary depending on the architecture of the DRAM, but as shown in FIG. 3, the data of the lower output unit LDQ and the upper output unit UDQ are collected in one array block, and the CSL. GIO can be adopted as a structure divided into Long / Short. In this case, the write speed limit is not the short GIO but the leftmost region of the longest GIO farthest from the column. That is, the area of the long GIO shown in the upper left of FIG. 3 is where the light speed limit is most received.

따라서, 회로의 오버헤드(overhead)를 최소화하면서도, 라이트(Write)특성이 효과적으로 개선되도록 하기 위해서는, GIO 드라이버(Driver)단과 CSL 드라이버(Driver)단의 전압을 효과적으로 높일 수 있는 기술이 고집적 고속 반도체 메모리 장치에서 절실히 필요해진다.Therefore, in order to effectively improve the write characteristics while minimizing the overhead of the circuit, a highly integrated high-speed semiconductor memory has been developed to effectively increase the voltages of the GIO driver stage and the CSL driver stage. It is desperately needed in the device.

따라서, 본 발명의 목적은 회로의 오버헤드를 최소화하고 라이트 특성을 효과적으로 개선할 수 있는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of minimizing circuit overhead and effectively improving write characteristics.

본 발명의 다른 목적은, 라이트 동작 시 일부 라이트 패쓰의 공급전압을 설계의 오버헤드를 크게 줌이 없이 높여, 라이트 동작 스피드를 빠르게 할 수 있는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device which can increase the supply voltage of some write paths during write operation without increasing the overhead of design, thereby increasing the write operation speed.

본 발명의 다른 목적은 디램의 라이트 특성을 개선하기 위해 글로벌 입출력 드라이버 단과 컬럼 선택라인 드라이버단의 전압을 높일 수 있는 반도체 메모리 장치 및 그에 따른 방법을 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device and a method thereof capable of increasing the voltage of a global input / output driver stage and a column select line driver stage to improve a write characteristic of a DRAM.

본 발명의 또 다른 목적은 개선된 라이트 특성을 갖는 반도체 메모리 장치를 탑재한 전자기기 등과 같은 데이터 처리 시스템을 제공함에 있다.Another object of the present invention is to provide a data processing system such as an electronic device equipped with a semiconductor memory device having improved light characteristics.

상기한 본 발명의 목적들을 달성하기 위하여 본 발명의 일 양상(an aspect)에 따른 반도체 메모리 장치는: 제1 내부 공급전압으로 동작하는 반도체 메모리 장치에서 컬럼 어드레스를 받아 인에이블되는 컬럼선택라인 드라이버와 입력되는 외부 데이터를 라이트 코멘드에 응답하여 메모리 코어에 인가하는 글로벌 입출력 드라이버를 가지며, 상기 드라이버들 중에서 라이트 스피드가 느린 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역에 상기 제1 내부 공급전압과는 다른 제2 내부 공급전압을 인가하는 것을 특징으로 한다.In accordance with an aspect of the present invention, a semiconductor memory device may include: a column select line driver configured to receive and enable a column address in a semiconductor memory device operating with a first internal supply voltage; And a global input / output driver for applying input external data to the memory core in response to a write command, wherein the column selection line driver and the global input / output driver are different from the first internal supply voltage in a portion of the driver having a slow write speed. A second internal supply voltage is applied.

본 발명의 실시 예에서, 상기 제1 내부 공급전압은 외부 공급전압을 이용하여 생성된 전압으로서 상기 외부공급전압보다 낮은 전압이며, 상기 제2 내부 공급전압은 라이트 동작이 수행될 때만 외부 공급전압을 이용하여 생성된 전압으로서, 상기 외부 공급전압보단 낮지만 상기 제1 내부 공급전압보다 0.1V~0.2V정도 높음에 의해, PMOS의 게이트 및 벌크 전압이 상기 제1 내부 공급전압이더라도 DC 패쓰가 생성되지 않을 정도로 되고, 나머지 구간에서는 상기 제1 내부 공급전압과 동일한 레벨로 유지된다.In an embodiment of the present disclosure, the first internal supply voltage is a voltage generated using an external supply voltage, which is lower than the external supply voltage, and the second internal supply voltage is an external supply voltage only when a write operation is performed. As a generated voltage, the voltage is lower than the external supply voltage but 0.1V to 0.2V higher than the first internal supply voltage, so that DC path is not generated even if the gate and bulk voltages of the PMOS are the first internal supply voltage. The remaining level is maintained at the same level as the first internal supply voltage.

또한, 상기 라이트 스피드가 가장 나쁜 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역은 제2 내부 공급전압이 1 클럭 주기내에 제1 내부 공급전압과 제2 내부 공급전압 레벨로 토글 가능한 로딩을 가진 영역으로 나뉘어져 있을 수 있으며, 상기 제2 내부 공급전압은 CL에 따라 변할 수 있다.In addition, the column selection line driver and the global input / output driver region of the portion having the worst write speed are regions having a second internal supply voltage that can be toggled between the first internal supply voltage and the second internal supply voltage level within one clock period. The second internal supply voltage may vary according to CL.

본 발명의 다른 기술적 양상에 따른 반도체 메모리 장치는, 제1 내부 공급전압으로 동작하는 반도체 메모리 장치에서 컬럼 어드레스를 받아 인에이블 되는 컬럼선택 라인 리피터와, 라이트 코멘드를 받고 입력된 외부 데이터를 메모리 코어에 인가하는 글로벌 입출력 리피터에만 제2 내부 공급전압을 인가하는 것을 특징으로 한다.According to another aspect of the present invention, a semiconductor memory device includes a column select line repeater configured to receive a column address and to be enabled in a semiconductor memory device operating with a first internal supply voltage, and to input external data received through a write command to a memory core. The second internal supply voltage is applied only to the applied global input / output repeater.

본 발명의 실시 예에서, 상기 컬럼선택 라인 리피터는 메모리 코어 내에 존재하는 CSL 드라이버의 출력을 입력으로서 수신하는 버퍼이며, 상기 글로벌 입출력 라인 리피터는 메모리 코어 내에 존재하는 글로벌 입출력 라인 드라이버의 출력을 입력으로서 수신하는 버퍼이다.In an embodiment of the present invention, the column select line repeater is a buffer that receives an output of a CSL driver existing in a memory core as an input, and the global input / output line repeater uses an output of a global input / output line driver present in a memory core as an input. The buffer to receive.

바람직하기로, 상기 제2 내부 공급전압은, 컬럼선택 라인 리피터 혹은 글로벌 입출력 라인 리피터 출력단에 존재하는 워드라인이 액티브되는 경우 라이트 동작이 수행될 때만 제1 내부 공급전압보다 0.1V~0.2V정도 높아짐에 의해, PMOS의 게이트 및 벌크 전압이 상기 제1 내부 공급전압으로 되어도 직류 패쓰가 생성되지 않을 정도의 전압을 유지토록 하고, 나머지 구간에선 제1 내부 공급전압과 동일한 레벨을 유지하고, 컬럼선택 라인 리피터 혹은 글로벌 입출력 라인 리피터 출력단에 존재하는 워드라인이 액티브되는 경우 0V를 인가한다.Preferably, the second internal supply voltage is about 0.1V to 0.2V higher than the first internal supply voltage only when a write operation is performed when a word line existing in the column select line repeater or the global input / output line repeater output terminal is activated. Thus, even if the gate and bulk voltages of the PMOS become the first internal supply voltage, the voltage is maintained so that a DC pass is not generated, and the remaining level is maintained at the same level as the first internal supply voltage. When the word line existing in the repeater or global input / output line repeater output is activated, 0V is applied.

본 발명의 또 다른 양상에 따라, 컬럼선택 라인을 공유하고, 글로벌 입출력라인이 롱라인과 쇼트라인으로 분리된 구조로 된 메모리 셀 어레이를 갖는 반도체 메모리 장치는,According to another aspect of the present invention, a semiconductor memory device having a memory cell array sharing a column select line and having a global input / output line separated into long lines and short lines,

서로 다른 레벨의 제1,2 내부 공급전압을 생성하는 내부 공급전압 발생부와;An internal supply voltage generator configured to generate first and second internal supply voltages having different levels;

컬럼 어드레스에 응답하여 대응되는 상기 컬럼선택 라인을 구동하는 컬럼선택라인 드라이버와;A column select line driver for driving the corresponding column select line in response to a column address;

라이트 코멘드에 응답하여 라이트 데이터를 대응되는 상기 글로벌 입출력라인에 인가하여 상기 메모리 셀 어레이의 메모리 셀에 저장되도록 하는 글로벌 입출력 드라이버와;A global input / output driver for applying write data to a corresponding global input / output line in response to a write command to store the write data in a memory cell of the memory cell array;

라이트 동작 시에 상기 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 상기 제2 내부 공급전압이 인가되도록 하고, 그 이외의 동작에서는 상기 드라이버들의 영역에 상기 제1 내부 공급전압이 인가되도록 하는 전압 공급스위칭부를 구비한다.Voltage supply switching to apply the second internal supply voltage to an area of the drivers having a slower light speed during the write operation, and to apply the first internal supply voltage to the area of the drivers in other operations. A part is provided.

본 발명의 또 다른 기술적 양상에 따른 데이터 처리 시스템은, 메인 보오드와; 상기 메인 보오드에 탑재된 중앙처리장치와; 상기 중앙처리장치에 전기적으로 연결되며, 라이트 동작 시에만 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 제2 내부 공급전압을 사용하고 그 외의 동작에서는 상기 드라이버들의 모든 영역에 제1 내부 공급전압이 인가되는 반도체 메모리 장치를 구비한다.According to still another aspect of the present invention, a data processing system includes: a main board; A central processing unit mounted on the main board; The second internal supply voltage is electrically connected to the central processing unit, and the second internal supply voltage is applied to all areas of the drivers in the other regions of the drivers in which the write speed is low among the drivers only during the write operation. A semiconductor memory device is provided.

본 발명의 또 다른 양상에 따라,According to another aspect of the invention,

서로 다른 레벨의 제1,2 내부 공급전압을 생성하는 내부 공급전압 발생부와, 컬럼 어드레스에 응답하여 인에이블되는 컬럼선택라인 드라이버와, 라이트 코멘드에 응답하여 라이트 데이터를 상기 메모리 셀 어레이의 메모리 셀에 인가하는 글로벌 입출력 드라이버와, 상기 컬럼선택라인 드라이버와 연결된 컬럼선택 라인은 공유하면서 글로벌 입출력라인은 롱라인과 쇼트라인으로 분리된 구조로 된 메모리 셀 어레이를 갖는 반도체 메모리 장치에서의 전압공급 방법은:An internal supply voltage generator configured to generate first and second internal supply voltages having different levels, a column select line driver enabled in response to a column address, and write data in response to a write command; A method of supplying a voltage in a semiconductor memory device having a memory cell array having a global input / output driver applied to the second input line and a column selection line connected to the column selection line driver, and the global input / output line is divided into long lines and short lines. :

라이트 동작 시에는 상기 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 상기 제2 내부 공급전압을 인가하고;Applying the second internal supply voltage to an area of drivers having a slower light speed during the write operation;

상기 라이트 동작 이외의 동작에서는 상기 드라이버들의 모든 영역에 상기 제1 내부 공급전압을 인가하는 것을 특징으로 한다.In operations other than the write operation, the first internal supply voltage may be applied to all regions of the drivers.

본 발명의 실시 예에 적용되는 반도체 메모리 장치는 DDR2 타입, DDR3 타입의 메모리 어레이 구조를 가질 수 있으며, 상기 반도체 메모리 장치를 탑재한 데이터 처리 시스템은 퍼스널 컴퓨터, 노트북 컴퓨터, HHP나 PMP 등의 휴대용 전자기기 등이 될 수 있다.A semiconductor memory device applied to an embodiment of the present invention may have a DDR2 type and a DDR3 type memory array structure, and the data processing system equipped with the semiconductor memory device is a portable electronic device such as a personal computer, a notebook computer, an HHP or a PMP. Device and the like.

상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, 라이트 동작 시 일부 라이트 패쓰의 공급전압을 높여줌에 의해 라이트 동작 스피드가 빨라지는 효과가 있다. 또한, 특정 동작 구간에서만 내부 공급전압 보다 높은 전압이 사용되기 때문에, 반도체 메모리 장치의 저전력 구현에도 크게 제한을 주지 않게 되는 장점이 있다.According to the exemplary configuration of the present invention as described above, the light operation speed is increased by increasing the supply voltage of some light paths during the light operation. In addition, since a voltage higher than the internal supply voltage is used only in a specific operation period, there is an advantage that it does not significantly limit the low power implementation of the semiconductor memory device.

이하에서는 본 발명에 따라, 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치 및 그에 따른 라이트 동작 시 전압 공급방법에 관한 바람직한 실시 예가 첨부된 도면들을 참조로 설명될 것이다.Hereinafter, according to the present invention, a preferred embodiment of a semiconductor memory device having an improved write operation speed and a voltage supply method in a write operation according to the present invention will be described with reference to the accompanying drawings.

이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 디램 구조, 데이터 리드 동작 및 라이트 동작, 그리고 리프레쉬 동작과 관련된 기능적 회로들은 본 발명의 요지를 흐리지 않도록 하기 위해 상세히 설명되지 않는다.Although many specific details are set forth in the following examples by way of example and in the accompanying drawings, it is noted that this has been described without the intent to assist those of ordinary skill in the art to provide a more thorough understanding of the present invention. shall. However, it will be understood by those skilled in the art that the present invention may be practiced without these specific details. Known DRAM structures, data read and write operations, and functional circuits associated with the refresh operation are not described in detail in order not to obscure the subject matter of the present invention.

먼저, 본 발명의 기술적 특징을 간략히 설명하면 다음과 같다. 라이트 스피드 제한의 문제를 해결하기 위한 한가지 방안으로서 특정 스피드 제한 패쓰만 공급 전압을 올려주는 것이다.First, the technical features of the present invention will be briefly described as follows. One solution to the problem of light speed limitation is to raise the supply voltage only for certain speed limit paths.

이하에서 설명되는 본 발명의 실시 예에서는 라이트 스피드 제한이 되는 일부 회로의 공급전압을 분리함에 있어 전류 소모를 최소화하기 위한 동일 신호에 대한 위치 및 CL별 제어와 그리고, 레벨 시프터(Level Shifter)사용을 필요로 하지 않는 공급 전압 레벨 제한 등의 구현이 설명될 것이다.In the embodiments of the present invention described below, the position and CL control for the same signal and the use of a level shifter for minimizing current consumption in separating the supply voltages of some circuits that are limited to the speed of light are used. Implementations such as supply voltage level limitations that are not required will be described.

먼저, 도 5는 본 발명의 실시 예에 따른 메모리 코어를 보여주는 회로 블록 도이고, 도 6은 도 5중 글로벌 입출력 드라이버의 구현 예를 보여주는 상세 회로도이다. 또한, 도 7은 도 5에 따른 라이트 동작 타이밍도이다.First, FIG. 5 is a circuit block diagram illustrating a memory core according to an exemplary embodiment of the inventive concept. FIG. 6 is a detailed circuit diagram illustrating an implementation example of the global input / output driver in FIG. 5. 7 is a timing diagram of the write operation according to FIG. 5.

도 5를 참조하면, 메모리 셀 어레이 블록(10), 로우 디코더(40), CSL 리피터(10a), 컬럼 디코더(2), 복수의 글로벌 입출력 드라이버(1)(2)가 보여진다.Referring to FIG. 5, a memorycell array block 10, arow decoder 40, aCSL repeater 10a, acolumn decoder 2, and a plurality of global input /output drivers 1 and 2 are shown.

도 6에서는 제1 내부 공급전압(VINT)으로 입력되는 데이터(DATA)를 구동하며, 피형 및 엔형 모오스 트랜지스터들(P1,N1)로 구성된 인버터(TN1)와, 상기 인버터(TN1)의 출력을 인버팅하여 글로벌 입출력 라인(GIO)에 인가하는 제2 인버터(TN2)로 구성된 글로벌 입출력 드라이버의 예가 보여진다. 여기서, 상기 제2 인버터(TN2)는 채널이 서로 직렬로 연결된 2개의 피형 모오스 트랜지스터(P1,P2)와 2개의 엔형 모오스 트랜지스터(N1.N2)로 구성되며, 상기 제2 내부 공급전압(VINT2)을 동작전원으로서 수신한다.In FIG. 6, the data DATA inputted to the first internal supply voltage VINT is driven, and the inverter TN1 including the typed and en-type MOS transistors P1 and N1 and the output of the inverter TN1 are checked in. An example of a global input / output driver composed of the second inverter TN2 which is applied to the global input / output line GIO by butting is shown. The second inverter TN2 includes two type MOS transistors P1 and P2 and two N-type transistors N1.N2 connected in series with each other, and the second internal supply voltage VINT2. Is received as the operating power source.

도 7에는 클럭신호 CLK, 코멘드 CMD, 제2 내부 공급전압 VIN2_1.2.3.4, 컬럼 선택 라인 CSL, 딜레이 컬럼 선택 라인 DCSL, 글로벌 입출력 라인 페어 GIO/GIOB의 전압 레벨 및 타이밍 관계가 보여진다. 도면을 통해 알 수 있는 바와 같이, 라이트 동작 구간에서만 상기 컬럼 선택 라인 드라이버와 글로벌 입출력 드라이버들 중에서 라이트 스피드가 느린 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역에만 상기 제1 내부 공급전압과는 다른 제2 내부 공급전압이 제공됨을 알 수 있다.7 shows voltage levels and timing relationships of the clock signal CLK, the command CMD, the second internal supply voltage VIN2_1.2.3.4, the column select line CSL, the delay column select line DCSL, and the global input / output line pair GIO / GIOB. As can be seen from the drawing, only a portion of the column selection line driver and the global input / output driver having a lower write speed among the column selection line driver and the global input / output drivers only in the write operation period may be different from the first internal supply voltage. 2 It can be seen that the internal supply voltage is provided.

다시 도 3으로 돌아가면, DRAM의 아키텍쳐(Architecture)에 따라서 다양한 구조를 이룰 수 있지만, 하부 출력부(LDQ)과 상부 출력부(UDQ)의 데이터를 한 어레 이 블록으로 모으고, CSL은 공유되게 하면서, GIO는 롱/쇼트(Long/Short)으로 나뉘어진 구조를 채용한 경우에는 라이트 스피드 제한(Write Speed Limit)은 쇼트(Short) GIO가 아니라 롱(Long) GIO의 영역이 되어진다.Returning to FIG. 3, various structures can be achieved according to the architecture of the DRAM, but the data of the lower output unit LDQ and the upper output unit UDQ are collected in an array block, and the CSL is shared. In the case where GIO adopts a structure divided into long / short, the write speed limit becomes an area of the long GIO, not the short GIO.

따라서, 도 5에서 보여지는 구조와 같이, GIODRV(1)(41a,41a-1,41a-2,41b-2))와, CSL 리피터 영역(10a)만 제1 내부 전원전압(VINT1)보다 높은 전압(VINT2)을 공급함으로써 라이트 스피트(Write Speed)를 개선한다. 결국, 라이트 스피드 제한(Write Speed Limit)은 쇼트(Short) GIO가 아니라 롱(Long) GIO의 영역이 되는 것이므로, 라이트 동작 시에만 여기에 제2 내부 공급전압을 인가한다.Thus, as shown in FIG. 5, only the GIODRV (1) 41a, 41a-1, 41a-2, 41b-2 and theCSL repeater region 10a are higher than the first internal power supply voltage VINT1. The write speed is improved by supplying the voltage VINT2. As a result, since the write speed limit is not the short GIO but the area of the long GIO, the second internal supply voltage is applied thereto only during the write operation.

이와 같이, 공급전압이 다르게 되어지는 영역을 최소화하려는 이유는 전류소모를 최소화하려는 것이다. 뿐만 아니라 로딩(loading)을 최소화하여 파워(Power)를 일반 신호처럼 토글(toggle)이 가능하게 하여 필요한 시점(Write 동작 구간)에만 인가하려는데 그 이유가 있다.As such, the reason for minimizing the area where the supply voltage is different is to minimize current consumption. In addition, there is a reason for minimizing loading so that power can be toggled like a general signal and applied only at a necessary time (write operation interval).

결국, 전압이 높아지면 상대적으로 스탠바이 전류(Standby Current)가 증가할 수 밖에 없다. 일반적인 동작 모드에서는 그 양이 크지 않아 문제가 없지만 저전력 모드에선 그 양을 무시할 수 없게 된다. 따라서 모드별로 공급 전압 레벨(Level)을 자유롭게 변환이 가능하면 좋은데 일반적으로 파워는 그 로딩(loading)이 크기 때문에 레벨 변환 타임이 클 경우 모드변환 시간이 짧은 경우엔 전압 레벨 변환이 불가능할 수 있다.As a result, as the voltage increases, the standby current is inevitably increased. In normal operation mode, the amount is not large so there is no problem, but in low power mode, the amount cannot be ignored. Therefore, it is good to be able to freely change the supply voltage level for each mode. In general, since the power is large, the voltage level conversion may not be possible when the mode conversion time is short when the level conversion time is large.

도 5에서, 상기 GIODRV(1)과 CSL 리피터(Repeater:10a)에 공급되는 높은 전압(VINT2)은 내부 일반 전압보다 0.1V~0.2V 정도 높은(하지만 Vth보단 작은) 레벨 로 제한을 하는 것이 바람직하다. 왜냐하면, 이보다 높은 전압을 사용하는 DC 패쓰 때문에 레벨 시프터(Level Shifter)를 필요로 하기 때문이다. 하지만 0.1V~0.2V 높은 전압은 PMOS 벌크(Bulk) 전압이나 입력 전압이 내부 전원전압 (VINT)의 레벨이어도 DC 패쓰가 거의 없고, 또한 라이트가 수행되는 짧은 동안에만 0.1V~0.2V 높은 VINT2로 공급되므로 레벨 시프터의 추가 등과 같은 조치가 없어도 동작하는데는 크게 문제가 없다.In FIG. 5, the high voltage VINT2 supplied to theGIODRV 1 and theCSL Repeater 10a is preferably limited to a level of 0.1 V to 0.2 V higher (but smaller than Vth) than the internal general voltage. Do. This is because a DC path using a higher voltage requires a level shifter. However, 0.1V to 0.2V high voltages have almost no DC path even when the PMOS bulk voltage or the input voltage is at the level of the internal supply voltage (VINT). Since it is supplied, there is no problem in operation without any action such as the addition of a level shifter.

일반적으로 동작 가능한 최대 주파수(Maximum Frequency)는 CL에 의해 결정된다. 따라서 CL별로 VINT2의 전압 레벨을 다르게 조절함으로써 특정 모드에서만 전압을 분리할 수 있게 된다.In general, the maximum frequency that can be operated is determined by the CL. Therefore, by adjusting the voltage level of VINT2 differently for each CL, the voltage can be separated only in a specific mode.

그리고, 액티브(Active)되는 WL에 의해 사용되어지는 CSL의 물리적 위치가 결정되므로 CSL 리피터(10a)를 사용하고, CSL 리피터 파워(Repeater Power)가 자유롭게 제어가 가능한 소자라면 WL 액티브 영역에 따라 CSL 리피터에 공급되는 전압을 완전히 0V로 내려 전류 소모를 최소화할 수 있다.Since the physical position of the CSL used by the active WL is determined, theCSL repeater 10a is used, and if the CSL repeater power can be freely controlled, the CSL repeater according to the WL active region. The voltage supplied to the circuit can be lowered to 0V to minimize current consumption.

또한, GIO/GIOB를 리드/라이트(Read/Write)에서 공유할 경우에 GIO 리피터를 추가하기 어려울 수 있으나, 만약 리드/라이트 용으로 GIO/GIOB를 분리하고 CSL 리피터처럼 라이트용 GIO/GIOB에 리피터를 추가하는 경우라면, GIODRV(1) 대신 라이트용 GIO/GIOB 리피터의 공급 전압만 높여주거나 액티브되는 WL에 따라 전압을 완전히 0V로 내릴 수도 있을 것이다.In addition, it may be difficult to add a GIO repeater when GIO / GIOB is shared in Read / Write, but if you separate GIO / GIOB for read / write and repeat it to GIO / GIOB for light like CSL repeater If we add, we could either increase the supply voltage of the GIO / GIOB repeater for the light instead of GIODRV (1) or lower the voltage to 0V completely, depending on the active WL.

본 발명의 실시 예에서는 하나의 메모리 셀 어레이가 설명되었으나, 4개 또는 8개의 뱅크들이 메모리 셀 어레이 내에 배치될 수 있며, 8비트 프리페 치(prefetch)방식을 갖는 DDR3에 적용되는 경우에 상기 메모리 셀 어레이의 용량은 2기가비트(2Gbit)의 용량으로 설계될 수 있다. 한편, DDR2인 경우에 상기 메모리 셀 어레이는 4개의 뱅크로 이루어질 수 있다.Although one memory cell array has been described in an embodiment of the present invention, four or eight banks may be disposed in the memory cell array, and the memory may be applied to DDR3 having an 8-bit prefetch scheme. The capacity of the cell array can be designed with a capacity of 2 Gbit. Meanwhile, in the case of DDR2, the memory cell array may consist of four banks.

상술한 바와 같이, 본 발명의 실시 예에 따르면, 라이트 동작 시 일부 라이트 패쓰의 공급전압을 높여줌에 의해 라이트 동작 스피드가 빨라지는 효과가 있다. 또한, 특정 동작 구간에서만 내부 공급전압 보다 높은 전압이 사용되기 때문에, 반도체 메모리 장치의 저전력 구현에도 크게 제한을 주지 않게 되는 장점이 있다.As described above, according to the embodiment of the present invention, the light operation speed is increased by increasing the supply voltage of some light paths during the light operation. In addition, since a voltage higher than the internal supply voltage is used only in a specific operation period, there is an advantage that the low power implementation of the semiconductor memory device is not greatly limited.

상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 라이트 동작 시에 제2 내부 공급 전압을 제공하는 드라이버들의 개수를 가감할 수 있음은 물론이다.In the above description, the embodiments of the present invention have been described with reference to the drawings, for example. However, it will be apparent to those skilled in the art that the present invention may be variously modified or changed within the scope of the technical idea of the present invention. . For example, in other cases, the number of drivers providing the second internal supply voltage during the write operation may be added or subtracted without departing from the technical spirit of the present invention.

또한, 본 발명의 실시 예에 적용되는 반도체 메모리 장치는 DDR2 타입, DDR3 타입의 메모리 어레이 구조를 가질 수 있으며, 상기 반도체 메모리 장치를 탑재한 데이터 처리 시스템은 퍼스널 컴퓨터, 노트북 컴퓨터, HHP나 PMP 등의 휴대용 전자기기 등이 될 수 있다In addition, the semiconductor memory device applied to the embodiment of the present invention may have a DDR2 type, DDR3 type memory array structure, the data processing system equipped with the semiconductor memory device, such as a personal computer, notebook computer, HHP or PMP It can be a portable electronic device, etc.

도 1은 본 발명이 적용되는 DRAM의 리드/라이트 관련 회로 블록도1 is a circuit block diagram related to read / write of a DRAM to which the present invention is applied.

도 2는 도 1중 비트라인 센스앰프와 메모리 셀과의 연결관계를 보여주는 회로도FIG. 2 is a circuit diagram illustrating a connection relationship between a bit line sense amplifier and a memory cell of FIG. 1.

도 3은 도 1중 메모리 코어를 보여주는 통상적 회로 블록도3 is a conventional circuit block diagram showing a memory core of FIG. 1.

도 4는 도 3에 따른 라이트 동작 타이밍도4 is a timing diagram of a write operation according to FIG. 3.

도 5는 본 발명의 실시 예에 따른 메모리 코어를 보여주는 회로 블록도5 is a circuit block diagram illustrating a memory core according to an example embodiment of the inventive concepts.

도 6은 도 5중 글로벌 입출력 드라이버의 구현 예를 보여주는 상세 회로도FIG. 6 is a detailed circuit diagram illustrating an implementation example of a global input / output driver in FIG. 5.

도 7은 도 5에 따른 라이트 동작 타이밍도7 is a timing diagram of the write operation according to FIG. 5.

Claims (12)

Translated fromKorean

제1 내부 공급전압으로 동작하는 반도체 메모리 장치에서 컬럼 어드레스를 받아 인에이블되는 컬럼선택라인 드라이버와 입력되는 외부 데이터를 라이트 코멘드에 응답하여 메모리 코어에 인가하는 글로벌 입출력 드라이버를 가지며, 상기 드라이버들 중에서 라이트 스피드가 느린 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역에 상기 제1 내부 공급전압과는 다른 제2 내부 공급전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device operating with the first internal supply voltage has a column selection line driver enabled by receiving a column address, and a global input / output driver for applying input external data to a memory core in response to a write command, wherein among the drivers And applying a second internal supply voltage different from the first internal supply voltage to a portion of the column selection line driver and a global input / output driver region having a slow speed.제1항에 있어서, 상기 제1 내부 공급전압은 외부 공급전압을 이용하여 생성된 전압으로서 상기 외부공급전압보다 낮은 전압임을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the first internal supply voltage is a voltage generated using an external supply voltage and is lower than the external supply voltage.제1항에 있어서, 상기 제2 내부 공급전압은 라이트 동작이 수행될 때만 외부 공급전압을 이용하여 생성된 전압으로서, 상기 외부 공급전압보단 낮지만 상기 제1 내부 공급전압보다 0.1V~0.2V정도 높음에 의해, PMOS의 게이트 및 벌크 전압이 상기 제1 내부 공급전압이더라도 DC 패쓰가 생성되지 않을 정도로 되고, 나머지 구간에서는 상기 제1 내부 공급전압과 동일한 레벨로 유지됨을 특징으로 하는 반도체 메모리 장치.The voltage supply circuit of claim 1, wherein the second internal supply voltage is generated using an external supply voltage only when a write operation is performed, and is lower than the external supply voltage but is about 0.1V to 0.2V higher than the first internal supply voltage. The semiconductor memory device of claim 1, wherein the DC pass is not generated even if the gate and bulk voltages of the PMOS are the first internal supply voltage, and remain at the same level as the first internal supply voltage in the remaining periods.제1항에 있어서, 라이트 스피드가 가장 나쁜 일부분의 컬럼선택라인 드라이버와 글로벌 입출력 드라이버 영역은 제2 내부 공급전압이 1 클럭 주기내에 제1 내부 공급전압과 제2 내부 공급전압 레벨로 토글 가능한 로딩을 가진 영역으로 나뉘어져 있는 것을 특징으로 하는 반도체 메모리 장치.3. The portion of the column selection line driver and the global input / output driver region having the worst write speed are configured to allow the second internal supply voltage to toggle between the first internal supply voltage and the second internal supply voltage level within one clock period. A semiconductor memory device, characterized by being divided into excitation regions.제1항에 있어서, 상기 제2 내부 공급전압은 CL에 따라 변할 수 있는 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the second internal supply voltage may vary according to CL.제1 내부 공급전압으로 동작하는 반도체 메모리 장치에서 컬럼 어드레스를 받아 인에이블 되는 컬럼선택 라인 리피터와, 라이트 코멘드를 받고 입력된 외부 데이터를 메모리 코어에 인가하는 글로벌 입출력 리피터에만 제2 내부 공급전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.The second internal supply voltage is applied only to a column select line repeater that receives a column address and is enabled in the semiconductor memory device operating with the first internal supply voltage, and a global input / output repeater that receives a write command and applies external data to the memory core. A semiconductor memory device, characterized in that.제6항에 있어서, 상기 컬럼선택 라인 리피터는 메모리 코어 내에 존재하는 CSL 드라이버의 출력을 입력으로서 수신하는 버퍼임을 특징으로 하는 반도체 메모리 장치.7. The semiconductor memory device of claim 6, wherein the column select line repeater is a buffer that receives, as an input, an output of a CSL driver existing in a memory core.제7항에 있어서, 상기 글로벌 입출력 라인 리피터는 메모리 코어 내에 존재하는 글로벌 입출력 라인 드라이버의 출력을 입력으로서 수신하는 버퍼임을 특징으로 하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein the global input / output line repeater is a buffer that receives, as an input, an output of a global input / output line driver existing in a memory core.제7항에 있어서 상기 제2 내부 공급전압은, 컬럼선택 라인 리피터 혹은 글로벌 입출력 라인 리피터 출력단에 존재하는 워드라인이 액티브되는 경우 라이트 동작이 수행될 때만 제1 내부 공급전압보다 0.1V~0.2V정도 높아짐에 의해, PMOS의 게이트 및 벌크 전압이 상기 제1 내부 공급전압으로 되어도 직류 패쓰가 생성되지 않을 정도의 전압을 유지토록 하고, 나머지 구간에선 제1 내부 공급전압과 동일한 레벨을 유지하고, 컬럼선택 라인 리피터 혹은 글로벌 입출력 라인 리피터 출력단에 존재하는 워드라인이 액티브되는 경우 0V를 인가하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 7, wherein the second internal supply voltage is about 0.1V to 0.2V higher than the first internal supply voltage only when a write operation is performed when a word line existing in the column select line repeater or the global input / output line repeater output terminal is activated. As a result, the gate and bulk voltages of the PMOS are maintained at a level such that a DC pass is not generated even when the first internal supply voltage is maintained, and at the remaining intervals, the same level as the first internal supply voltage is maintained, and column selection is performed. A semiconductor memory device, wherein 0V is applied when a word line existing at a line repeater or a global input / output line repeater output terminal is activated.컬럼선택 라인을 공유하고, 글로벌 입출력라인이 롱라인과 쇼트라인으로 분 리된 구조로 된 메모리 셀 어레이를 갖는 반도체 메모리 장치에서:In a semiconductor memory device having a memory cell array that shares a column select line and has a global input / output line separated into long lines and short lines:서로 다른 레벨의 제1,2 내부 공급전압을 생성하는 내부 공급전압 발생부와;An internal supply voltage generator configured to generate first and second internal supply voltages having different levels;컬럼 어드레스에 응답하여 대응되는 상기 컬럼선택 라인을 구동하는 컬럼선택라인 드라이버와;A column select line driver for driving the corresponding column select line in response to a column address;라이트 코멘드에 응답하여 라이트 데이터를 대응되는 상기 글로벌 입출력라인에 인가하여 상기 메모리 셀 어레이의 메모리 셀에 저장되도록 하는 글로벌 입출력 드라이버와;A global input / output driver for applying write data to a corresponding global input / output line in response to a write command to store the write data in a memory cell of the memory cell array;라이트 동작 시에 상기 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 상기 제2 내부 공급전압이 인가되도록 하고, 그 이외의 동작에서는 상기 드라이버들의 영역에 상기 제1 내부 공급전압이 인가되도록 하는 전압 공급스위칭부를 구비함을 특징으로 하는 반도체 메모리 장치.Voltage supply switching to apply the second internal supply voltage to an area of the drivers having a slower light speed during the write operation, and to apply the first internal supply voltage to the area of the drivers in other operations. A semiconductor memory device comprising a portion.메인 보오드와;A main board;상기 메인 보오드에 탑재된 중앙처리장치와;A central processing unit mounted on the main board;상기 중앙처리장치에 전기적으로 연결되며, 라이트 동작 시에만 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 제2 내부 공급전압을 사용하고 그 외의 동작에서는 상기 드라이버들의 모든 영역에 제1 내부 공급전압이 인가되는 반도체 메모리 장치를 구비함을 특징으로 하는 데이터 처리 시스템.The second internal supply voltage is electrically connected to the central processing unit, and the second internal supply voltage is applied to all areas of the drivers in the other regions of the drivers in which the write speed is low among the drivers only during the write operation. And a semiconductor memory device.서로 다른 레벨의 제1,2 내부 공급전압을 생성하는 내부 공급전압 발생부와, 컬럼 어드레스에 응답하여 인에이블되는 컬럼선택라인 드라이버와, 라이트 코멘드에 응답하여 라이트 데이터를 상기 메모리 셀 어레이의 메모리 셀에 인가하는 글로벌 입출력 드라이버와, 상기 컬럼선택라인 드라이버와 연결된 컬럼선택 라인은 공유하면서 글로벌 입출력라인은 롱라인과 쇼트라인으로 분리된 구조로 된 메모리 셀 어레이를 갖는 반도체 메모리 장치에서의 전압공급 방법에 있어서:An internal supply voltage generator configured to generate first and second internal supply voltages having different levels, a column select line driver enabled in response to a column address, and write data in response to a write command; A method for supplying voltage in a semiconductor memory device having a memory cell array having a global input / output driver and a column selection line connected to the column selection line driver and having a global input / output line separated into long lines and short lines. In:라이트 동작 시에는 상기 드라이버들 중에서 라이트 스피드가 느린 드라이버들의 영역에 상기 제2 내부 공급전압을 인가하고;Applying the second internal supply voltage to an area of drivers having a slower light speed during the write operation;상기 라이트 동작 이외의 동작에서는 상기 드라이버들의 모든 영역에 상기 제1 내부 공급전압을 인가하는 것을 특징으로 하는 방법.And applying the first internal supply voltage to all regions of the drivers in an operation other than the write operation.

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