KR20090016813A - Manufacturing method of semiconductor device - Google Patents

Abstract

Translated fromKorean

본 발명은 캐패시터를 위한 콘택홀 형성시 보잉에 의한 브릿지를 방지하면서, 콘택홀 바텀CD를 제어할 수 있는 반도체 소자의 콘택홀 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1절연층 및 상기 제1절연층과 식각율이 서로 다른 제2절연층을 적층하는 단계; 상기 식각정지막, 제1절연층 및 제2절연층을 일부 식각하여 콘택홀을 형성하는 단계; 상기 제1절연층 및 식각정지막의 폭을 확장하는 단계; 상기 콘택홀의 표면을 따라 보호막을 형성하는 단계; 상기 콘택홀 바닥의 보호막을 제거하는 단계를 포함하여 콘택홀의 바텀CD를 확장함으로써 콘택홀 식각시 발생하는 보잉을 보완하기 위한 보호막을 형성할 수 있어서 보잉에 의한 콘택홀 간의 브릿지를 방지할 수 있고, 콘택홀 바닥의 보호막 제거를 용이하게 하고, 하부전극 형성 후 딥아웃 공정에서 하부전극이 쓰러지는 현상을 방지할 수 있는 효과가 있다.The present invention is to provide a method for manufacturing a contact hole of a semiconductor device capable of controlling a contact hole bottom CD while preventing a bridge caused by bowing when forming a contact hole for a capacitor, the present invention forms an etch stop layer on a substrate Doing; Stacking a first insulating layer and a second insulating layer having different etching rates from the first insulating layer on the etch stop layer; Forming a contact hole by partially etching the etch stop layer, the first insulating layer, and the second insulating layer; Extending widths of the first insulating layer and the etch stop layer; Forming a protective film along a surface of the contact hole; By removing the protective layer on the bottom of the contact hole to extend the bottom CD of the contact hole to form a protective film to compensate for the boeing generated during the contact hole etching to prevent the bridge between the contact hole by the bowing, The protective layer may be easily removed from the bottom of the contact hole, and the lower electrode may be prevented from falling down in the dipout process after the lower electrode is formed.

Description

Translated fromKorean

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.

최근에 미세화된 반도체공정기술의 급속한 발전으로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다.Recently, due to the rapid development of miniaturized semiconductor processing technology, as the integration of memory products is accelerated, the unit cell area is greatly reduced, and the operating voltage is lowered.

소자의 고집적화에 따라 캐패시터의 종횡비 역시 높아지고 있으며, 캐패시터를 형성하기 위한 콘택홀의 종횡비 역시 높아지고 있다. 즉, 캐패시터를 형성하기 위해 기판 상에 절연층을 형성한 후, 절연층을 식각하여 콘택홀을 형성하고 콘택홀에 하부전극용 도전층을 형성하게 되는데, 소자의 고집적화에 따라 절연층의 식각마진이 감소하게 된다.As the device is highly integrated, the aspect ratio of the capacitor is also increasing, and the aspect ratio of the contact hole for forming the capacitor is also increasing. That is, after forming an insulating layer on the substrate to form a capacitor, the insulating layer is etched to form a contact hole, and a lower electrode conductive layer is formed in the contact hole. This decreases.

따라서, 도 1에 도시된 바와 같이, 콘택홀 형성시 보잉(100, Bowing)이 발생하고, 콘택 식각시 경사(Slope)에 의해 콘택홀의 바텀CD(200, Bottom Critical Demension)가 작아지게 된다. 이러한 보잉(100)은 콘택홀 간의 거리를 더욱 짧게 만들고, 디자인 룰의 지속적인 감소가 진행되는 경우 콘택홀 사이의 짧은 거리로 인해 콘택홀 간의 브릿지(Bridge)를 유발하는 문제점이 있다.Therefore, as illustrated in FIG. 1, bowing occurs when forming the contact hole, and the bottomcritical dimension 200 of the contact hole is reduced due to the slope during contact etching. Theboeing 100 has a problem of shortening the distance between the contact holes, and causing a bridge between the contact holes due to the short distance between the contact holes when the continuous reduction of the design rule proceeds.

콘택홀 간의 브릿지를 방지하기 위해 콘택홀 형성 후 스페이서를 형성하고 있다.In order to prevent the bridges between the contact holes, spacers are formed after the contact holes are formed.

도 2는 종래 기술에 따른 반도체 소자의 콘택홀 제조방법을 나타내는 공정 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing a contact hole in a semiconductor device according to the related art.

도 2에 도시된 바와 같이, 기판(11) 상에 식각정지용 질화막(12)을 형성하고, 질화막(12) 상에 희생층산화막(13)을 형성한다. 그리고, 희생층산화막(13) 및 질화막(12)을 식각하여 콘택홀(14)을 형성한다. 그리고, 콘택홀(14)을 포함하는 전면에 스페이서용 산화막(15)을 형성한다.As shown in FIG. 2, an etchstop nitride film 12 is formed on thesubstrate 11, and a sacrificiallayer oxide film 13 is formed on thenitride film 12. The sacrificiallayer oxide layer 13 and thenitride layer 12 are etched to form acontact hole 14. Thespacer oxide film 15 is formed on the entire surface including thecontact hole 14.

위와 같이, 종래 기술은 콘택홀(14)을 형성한 후 스페이서용 산화막(15)을 추가로 형성함으로써 콘택홀(14) 식각시 보잉에 의해 콘택홀(14) 간의 거리가 짧아져 발생하는 브릿지를 방지할 수 있다.As described above, according to the related art, after forming thecontact hole 14, theoxide layer 15 for spacers is additionally formed to shorten the bridge generated by the distance between thecontact holes 14 due to bowing during etching of thecontact hole 14. You can prevent it.

그러나, 종래 기술은 스페이서용 산화막(15)에 의해 바텀CD가 더욱 좁아지는 문제점이 있다. 바텀CD가 더욱 좁아지면 후속 공정에서 실린더형 캐패시터를 형성하기 위해 희생층산화막(13) 제거시 캐패시터가 쓰러지는 문제가 발생할 수 있다. 또한, 스페이서용 산화막(15)을 형성한 후 콘택홀(14) 바닥을 오픈시키기 위한 식각공정시 바닥부에 형성된 산화막(15)의 제거가 어려운 문제가 있다.However, the prior art has a problem that the bottom CD is further narrowed by thespacer oxide film 15. If the bottom CD is narrower, a problem may occur in which the capacitor collapses when the sacrificiallayer oxide layer 13 is removed to form a cylindrical capacitor in a subsequent process. In addition, there is a problem that it is difficult to remove theoxide film 15 formed on the bottom part during the etching process for opening the bottom of thecontact hole 14 after forming thespacer oxide film 15.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터를 위한 콘택홀 형성시 보잉에 의한 브릿지를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device capable of preventing bridges due to bowing when forming a contact hole for a capacitor.

또한, 콘택홀 바텀CD를 제어할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of controlling a contact hole bottom CD.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1절연층 및 상기 제1절연층과 식각율이 서로 다른 제2절연층을 적층하는 단계; 상기 식각정지막, 제1절연층 및 제2절연층을 일부 식각하여 콘택홀을 형성하는 단계; 상기 제1절연층 및 식각정지막의 폭을 확장하는 단계; 상기 콘택홀의 표면을 따라 보호막을 형성하는 단계; 상기 콘택홀 바닥의 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.Method of manufacturing a semiconductor device of the present invention for achieving the above object comprises the steps of forming an etch stop film on a substrate; Stacking a first insulating layer and a second insulating layer having different etching rates from the first insulating layer on the etch stop layer; Forming a contact hole by partially etching the etch stop layer, the first insulating layer, and the second insulating layer; Extending widths of the first insulating layer and the etch stop layer; Forming a protective film along a surface of the contact hole; And removing the protective film on the bottom of the contact hole.

특히, 제1, 제2절연층 및 보호막은 산화막이고, 식각정지막은 질화막이며, 제1절연층의 폭을 확장하는 단계는 습식식각으로 실시하되 제2절연층보다 제1절연층의 식각율이 더 빠른 조건으로 실시할 수 있고, HF 또는 BOE을 사용할 수 있다.In particular, the first and second insulating layers and the passivation layer are oxide films, the etch stop layer is a nitride film, and the step of expanding the width of the first insulating layer is performed by wet etching, but the etching rate of the first insulating layer is higher than that of the second insulating layer. It can be done at faster conditions and HF or BOE can be used.

또한, 식각정지막의 폭을 확장하는 단계는 건식 또는 습식식각으로 실시하되 습식식각은 인산을 사용하는 것을 특징으로 한다.In addition, the step of extending the width of the etch stop layer is performed by dry or wet etching, the wet etching is characterized in that using phosphoric acid.

상술한 본 발명에 의한 반도체 소자의 제조방법은 콘택홀의 바텀CD를 확장할 수 있는 효과가 있다.The method of manufacturing a semiconductor device according to the present invention described above has the effect of extending the bottom CD of the contact hole.

따라서, 콘택홀 식각시 발생하는 보잉을 보완하기 위한 보호막을 형성할 수 있어서 보잉에 의한 콘택홀 간의 브릿지를 방지할 수 있는 효과가 있다.Therefore, a protective film may be formed to compensate for the bowing generated during the contact hole etching, thereby preventing the bridge between the contact holes due to the bowing.

또한, 콘택홀 바닥의 보호막 제거를 용이하게 하는 효과가 있다.In addition, there is an effect to facilitate the removal of the protective film on the bottom of the contact hole.

또한, 하부전극 형성 후 딥아웃 공정에서 하부전극이 쓰러지는 현상을 방지할 수 있는 효과가 있다.In addition, there is an effect that can prevent a phenomenon that the lower electrode collapses in the dipout process after forming the lower electrode.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 기판(21) 상에 식각정지막(22)을 형성한다. 기판(21)은 DRAM공정이 진행되는 반도체(실리콘) 기판일 수 있고, 게이트패턴 및 비트라인패턴 등의 소정공정이 완료된 기판일 수 있다. 식각정지막(22)은 후속공정에서 상부층 식각시 식각선택비를 확보하여 기판(21)이 손실되는 것을 방지하고, 실 린더형 캐패시터를 형성하기 위한 딥아웃 공정에 사용되는 용액이 기판(21)으로 침투하는 것을 방지하기 위한 것이다. 이를 위해, 식각정지막(22)은 상부층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있다. 또한, 식각정지막(22)을 형성하기 전에 기판(21) 상에 버퍼산화막(도시생략)을 먼저 형성하여 후속 콘택홀 식각시 식각정지막(22)의 식각에 의한 기판(21)의 손실을 방지할 수 있다.As shown in FIG. 3A, anetch stop layer 22 is formed on thesubstrate 21. Thesubstrate 21 may be a semiconductor (silicon) substrate on which a DRAM process is performed, or may be a substrate on which predetermined processes such as a gate pattern and a bit line pattern are completed. Theetch stop layer 22 secures an etching selectivity during the etching of the upper layer in a subsequent process to prevent thesubstrate 21 from being lost, and the solution used in the dip-out process for forming the cylinder type capacitor is asubstrate 21. It is to prevent the penetration into the. To this end, theetch stop layer 22 may be formed of a material having an etch selectivity with an upper layer, but may be formed of a nitride layer. In addition, a buffer oxide film (not shown) is first formed on thesubstrate 21 before theetch stop layer 22 is formed to prevent loss of thesubstrate 21 by etching theetch stop layer 22 during subsequent contact hole etching. You can prevent it.

이어서, 식각정지막(22) 상에 희생막을 형성한다. 이때, 희생막은 식각선택비가 서로 다른 적층막으로 형성될 수 있는데 제1희생막(23) 및 제1희생막(23)과 식각선택비가 다른 제2희생막(24)으로 형성할 수 있다. 이때, 제1 및 제2희생막(23, 24)은 산화막일 수 있고, 특히 제1희생막(23)은 PSG일 수 있고, 제2희생막(24)은 TEOS일 수 있다.Subsequently, a sacrificial layer is formed on theetch stop layer 22. In this case, the sacrificial layer may be formed as a laminated layer having different etching selectivity, but may be formed as a secondsacrificial layer 24 having a different etching selectivity from the firstsacrificial layer 23 and the firstsacrificial layer 23. In this case, the first and secondsacrificial films 23 and 24 may be oxide films, in particular, the firstsacrificial film 23 may be PSG, and the secondsacrificial film 24 may be TEOS.

이어서, 식각정지막(22), 제1 및 제2희생막(23, 24)을 식각하여 기판(21)을 노출시키는 콘택홀(25)을 형성한다. 콘택홀(25)은 제2희생막(24) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 콘택홀 예정지역이 오픈되도록 패터닝하여 감광막패턴을 형성한 후, 감광막패턴을 식각배리어로 식각정지막(22), 제1 및 제2희생막(23, 24)을 식각하여 형성할 수 있다.Subsequently, theetch stop layer 22 and the first and secondsacrificial layers 23 and 24 are etched to formcontact holes 25 exposing thesubstrate 21. Thecontact hole 25 forms a photoresist pattern by coating a photoresist layer on the secondsacrificial layer 24 and patterning the contact hole predetermined area to be opened by exposure and development, and then etching the photoresist pattern into an etch barrier. Thefilm 22 and the first and secondsacrificial films 23 and 24 may be formed by etching.

특히, 콘택홀(25)을 형성하기 위한 식각공정에서 콘택홀(25)의 상부쪽에 보잉('Ｂ', Bowing)이 발생할 수 있고, 식각이 진행되면서 경사(Slope)가 발생하여 콘택홀(25)의 바텀CD(Ｗ₁, Bottom Critical Demension)는 탑CD(Top CD)보다 작게 형성될 수 있다.In particular, in an etching process for forming thecontact hole 25, bowing may occur at an upper side of thecontact hole 25, and a slope may be generated as the etching proceeds, resulting incontact hole 25. Bottom CD (Critical₁ , Bottom Critical Demension) can be formed smaller than the top CD (Top CD).

도 3b에 도시된 바와 같이, 제1희생막(23)의 폭을 확장한다. 이를 위해, 습식식각을 실시할 수 있고, 습식식각은 HF 또는 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있다.As shown in FIG. 3B, the width of the firstsacrificial film 23 is expanded. To this end, wet etching may be performed, and wet etching may be performed using HF or BOE (Buffered Oxide Etchant).

위와 같이, HF 또는 BOE를 사용하여 습식식각을 실시하면 제2희생막(24)보다 식각율이 빠른 제1희생막(23)의 식각이 더 빨리 진행된다. 즉, 제1희생막(23)은 P₂₁에서 P₂₂로 충분한 폭을 확장시킬 수 있고, 제1희생막(23)보다 식각율이 느린 제2희생막(24)의 경우 P₁₁에서 P₁₂로 손실이 발생할 수 있지만 이는 제1희생막(23)의 폭 증가에 비하여 미미한 정도에 불과하며, 콘택홀(25) 간의 간격이 좁아 지는데 큰 영향을 미치지 않는다. 또한, HF 또는 BOE는 산화막을 식각하기 위한 것으로, 식각정지막(22)은 손실되지 않는다.As described above, when the wet etching is performed using the HF or the BOE, the etching of the firstsacrificial layer 23, which is faster than the secondsacrificial layer 24, is faster. That is, the firstsacrificial film 23 can extend a sufficient width from P₂₁ to P₂₂ , and in the case of the secondsacrificial film 24 having an etch rate slower than that of the firstsacrificial film 23, P₁₁ to P_12. Loss may occur, but this is only a slight degree compared to the increase in the width of the firstsacrificial layer 23, and does not significantly affect the narrowing of the gaps between thecontact holes 25. In addition, HF or BOE is for etching the oxide film, theetch stop film 22 is not lost.

도 3c에 도시된 바와 같이, 식각정지막(22)의 폭을 확장한다. 이를 위해 건식 또는 습식식각을 실시할 수 있고, 건식식각은 플라즈마 식각을 사용할 수 있고, 습식식각은 인산(H₃PO₄)을 사용하여 실시할 수 있다.As shown in FIG. 3C, the width of theetch stop layer 22 is expanded. To this end, dry or wet etching may be performed, dry etching may be performed using plasma etching, and wet etching may be performed using phosphoric acid (H₃ PO₄ ).

위와 같이, 건식 또는 습식식각으로 실시함으로써 식각정지막(22)은 P₃₁에서 P₃₂로 폭이 넓어지고, 이때 건식 또는 습식식각이 질화막을 식각하기 위한 조건으로 실시되기 때문에 제1 및 제2희생막(23, 24)은 손실되지 않는다.As described above, by performing dry or wet etching, theetch stop layer 22 is widened from P₃₁ to P_32, where dry or wet etching is performed under conditions for etching the nitride film. Thefilms 23 and 24 are not lost.

제1희생막(23) 및 식각정지막(22)의 폭을 확장함으로써 콘택홀(25)의 하부의 폭이 넓어지고, 이에 따라 콘택홀(25)의 바텀CD(Ｗ₂, Ｗ₂＞Ｗ₁)가 증가하게 된다.The firstsacrificial layer 23 and by extending the width of theetch stop layer 22 is wider in the lower part of thecontact hole 25 is wide, so that the bottom CD (W_2, thecontact hole 25, W_2> W₁ ) is increased.

도 3d에 도시된 바와 같이, 콘택홀(25)의 표면을 따라 전체구조 상에 보호막(26)을 형성한다. 보호막(26)은 콘택홀(25) 식각시 콘택홀(25)의 상부쪽에 형성된 보잉에 의해 콘택홀(25) 간의 간격이 좁아지는 것을 보완하기 위한 것으로, 제1 및 제2희생층(23, 24)와 동일한 산화막계열일 수 있고, 예컨대 LPTEOS(Low Pressure Tetra Etyle Oxide Silicate) 또는 USG(Un-doped Silicate Glass)일 수 있다.As shown in FIG. 3D, thepassivation layer 26 is formed on the entire structure along the surface of thecontact hole 25. Thepassivation layer 26 is to compensate for the gap between thecontact holes 25 being narrowed by the bowing formed on the upper side of thecontact hole 25 when thecontact hole 25 is etched. The first and secondsacrificial layers 23, 24 may be the same oxide layer, and for example, LPTEOS (Low Pressure Tetra Etyle Oxide Silicate) or USG (Un-doped Silicate Glass).

위와 같이, 보호막(26)을 형성하면 보잉에 의해 콘택홀(25) 간의 간격이 좁아지는 것을 보완하여 보잉으로 인해 발생하는 콘택홀(25) 간의 브릿지(Bridge)를 방지할 수 있다. 또한, 보호막(26)을 LPTEOS 또는 USG로 형성하는 경우 스텝커버리지가 나빠서 측벽 및 하부에 비해 상부가 더 두껍게 형성된다.As described above, when theprotective layer 26 is formed, the gap between thecontact holes 25 is narrowed by the bowing, thereby preventing the bridge between thecontact holes 25 generated by the bowing. In addition, when theprotective film 26 is formed of LPTEOS or USG, the step coverage is worse, so that the upper portion is formed thicker than the sidewall and the lower portion.

도 3e에 도시된 바와 같이, 콘택홀(25) 바닥의 보호막(26)을 제거한다. 콘택홀(25) 바닥의 보호막(26)을 제거하기 위해 에치백(Etch Back)을 실시할 수 있다. 이때, 에치백은 콘택홀(25) 바닥의 보호막(26)을 제거하기 위해 실시하기 때문에 제2희생막(24) 상부에 형성된 보호막(26)은 모두 제거되지 않을 수 있다. 또한, 에치백의 특성상 모서리 부분의 식각이 더 빨리 진행되어 콘택홀(25)의 어깨부에 형성된 보호막(26)은 거의 손실될 수 있다.As shown in FIG. 3E, theprotective layer 26 at the bottom of thecontact hole 25 is removed. Etch back may be performed to remove theprotective layer 26 at the bottom of thecontact hole 25. In this case, since the etch back is performed to remove theprotective layer 26 at the bottom of thecontact hole 25, all of theprotective layer 26 formed on the secondsacrificial layer 24 may not be removed. In addition, due to the nature of the etch back, the edge portion may be etched faster so that theprotective layer 26 formed on the shoulder portion of thecontact hole 25 may be almost lost.

특히, 도 3b 및 도 3c에서 제1희생막(23) 및 식각정지막(22)의 폭을 선택적으로 넓혀 콘택홀(25)의 바텀CD를 확장함으로써 콘택홀(25) 바닥의 보호막(26) 제거시 바텀CD가 좁아서 제거되지 않는 문제를 방지할 수 있다.In particular, in FIG. 3B and FIG. 3C, the widths of the firstsacrificial layer 23 and theetch stop layer 22 are selectively widened to extend the bottom CD of thecontact hole 25 to protect theprotective layer 26 at the bottom of thecontact hole 25. This can prevent the bottom CD from being removed because it is narrow.

이하, 식각된 보호막(26)을 '보호막패턴(26A)'이라고 한다.Hereinafter, the etchedprotective film 26 is referred to as a 'protective film pattern 26A'.

도 3f에 도시된 바와 같이, 콘택홀(25)의 표면을 따라 하부전극(27)을 형성한다. 하부전극(27)은 콘택홀(25)의 표면을 따라 전체구조 상에 하부전극용 도전층을 형성하고, 도전층을 분리하여 콘택홀(25) 내부에만 잔류하도록 식각함으로써 형성할 수 있다. 이때, 도전층은 금속성막으로 형성할 수 있고, 예컨대 티타늄질화막(TiN)으로 형성할 수 있다. 또한, 도전층을 콘택홀(25) 내부에 잔류시키기 위한 식각은 에치백(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing)공정으로 실시할 수 있다.As shown in FIG. 3F, thelower electrode 27 is formed along the surface of thecontact hole 25. Thelower electrode 27 may be formed by forming a lower electrode conductive layer on the entire structure along the surface of thecontact hole 25, separating the conductive layer, and etching the conductive layer to remain only in thecontact hole 25. In this case, the conductive layer may be formed of a metallic film, for example, a titanium nitride film (TiN). In addition, the etching for leaving the conductive layer inside thecontact hole 25 may be performed by an etch back or chemical mechanical polishing process.

도 3g에 도시된 바와 같이, 딥아웃(Dip Out)을 실시하여 제1 및 제2희생층(23, 24)과 보호막패턴(26A)을 제거한다. 딥아웃은 산화막을 식각하기 위한 용액으로 실시하되 HF 또는 BOE로 실시할 수 있다. 이때, 식각정지막(22)은 딥아웃 용액이 기판(21)으로 들어가는 것을 방지할 수 있다.As shown in FIG. 3G, a dip out is performed to remove the first and secondsacrificial layers 23 and 24 and theprotective layer pattern 26A. The dip out may be performed with a solution for etching the oxide layer, but may be performed with HF or BOE. In this case, theetch stop layer 22 may prevent the dipout solution from entering thesubstrate 21.

특히, 딥아웃 공정시 하부전극(27)이 쓰러지는 것을 방지할 수 있는데 이는 도 3b 및 도 3c에서 콘택홀(25)의 바텀CD를 확장함으로써 하부전극(27)의 바닥부가 넓게 형성되었기 때문이다.In particular, it is possible to prevent thelower electrode 27 from falling down during the dip-out process because the bottom CD of thelower electrode 27 is widened by expanding the bottom CD of thecontact hole 25 in FIGS. 3B and 3C.

딥아웃 공정에 의해 제1 및 제2희생층(23, 24)과 보호막패턴(26A)이 제거되어 하부전극(27)만 잔류하게 된다. 이때, 하부전극(27)을 실린더형(Cylinder Type)으로 형성된다.The first and secondsacrificial layers 23 and 24 and thepassivation layer pattern 26A are removed by the dip-out process so that only thelower electrode 27 remains. In this case, thelower electrode 27 is formed in a cylindrical type.

도 3h에 도시된 바와 같이, 하부전극(27)을 포함하는 전체 구조 상에 유전막(28) 및 상부전극(29)을 적층하여 실린더형 캐패시터를 형성한다. 유전막(28)은 예컨대 금속산화막으로 형성할 수 있고, 상부전극(29)은 하부전극(27)과 동일한 물 질로 형성할 수 있으며 예컨대 티타늄질화막으로 형성할 수 있다.As shown in FIG. 3H, the dielectric film 28 and theupper electrode 29 are stacked on the entire structure including thelower electrode 27 to form a cylindrical capacitor. The dielectric layer 28 may be formed of, for example, a metal oxide layer, and theupper electrode 29 may be formed of the same material as thelower electrode 27, and may be formed of, for example, a titanium nitride layer.

본 발명의 실시예에서는 실린더형 캐패시터를 형성하였으나, 딥아웃 공정으로 제1 및 제2희생층(23, 24)과 보호막패턴(26A)을 제거하지 않고, 하부전극(27)을 포함하는 전체 구조 상에 유전막(28) 및 상부전극(29)을 적층하여 콘케이브형 캐패시터도 형성할 수 있다.In the exemplary embodiment of the present invention, the cylindrical capacitor is formed, but the entire structure including thelower electrode 27 without removing the first and secondsacrificial layers 23 and 24 and theprotective layer pattern 26A by the deep-out process. The dielectric film 28 and theupper electrode 29 may be stacked on the substrate to form a concave capacitor.

또한, 본 발명의 실시예에서는 캐패시터를 형성하기 위한 콘택홀 외에 높은 종횡비를 갖는 콘택홀을 형성하는 반도체 소자에 응용이 가능하다.In addition, the embodiment of the present invention can be applied to a semiconductor device for forming a contact hole having a high aspect ratio in addition to the contact hole for forming a capacitor.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 기술의 문제점을 나타내는 TEM사진,1 is a TEM photograph showing a problem of the prior art;

도 2는 종래 기술에 따른 반도체 소자의 콘택홀을 나타내는 단면도,2 is a cross-sectional view showing a contact hole of a semiconductor device according to the prior art;

도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정 단면도.3A to 3H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 기판22 : 식각정지막21substrate 22 etching stop film

23 : 제1희생막24 : 제2희생막23: the first sacrificial membrane 24: the second sacrificial membrane

25 : 콘택홀26 : 보호막25contact hole 26 protective film

27 : 하부전극28 : 유전막27: lower electrode 28: dielectric film

29 : 상부전극29: upper electrode

Claims (14)

Translated fromKorean

기판 상에 식각정지막을 형성하는 단계;Forming an etch stop layer on the substrate;상기 식각정지막 상에 제1절연층 및 상기 제1절연층과 식각율이 서로 다른 제2절연층을 적층하는 단계;Stacking a first insulating layer and a second insulating layer having different etching rates from the first insulating layer on the etch stop layer;상기 식각정지막, 제1절연층 및 제2절연층을 일부 식각하여 콘택홀을 형성하는 단계;Forming a contact hole by partially etching the etch stop layer, the first insulating layer, and the second insulating layer;상기 제1절연층 및 식각정지막의 폭을 확장하는 단계;Extending widths of the first insulating layer and the etch stop layer;상기 콘택홀의 표면을 따라 보호막을 형성하는 단계; 및Forming a protective film along a surface of the contact hole; And상기 콘택홀 바닥의 보호막을 제거하는 단계Removing the protective film at the bottom of the contact hole;를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a.제1항에 있어서,The method of claim 1,상기 제1, 제2절연층 및 보호막은 산화막인 반도체 소자의 제조방법.The first and second insulating layers and the protective film is an oxide film manufacturing method.제2항에 있어서,The method of claim 2,상기 제1절연층은 PSG(Phosphorus Silicate Glass)이고, 상기 제2절연층은 TEOS(Tetra Ethyle Ortho Silicate)인 반도체 소자의 제조방법.The first insulating layer is PSG (Phosphorus Silicate Glass), and the second insulating layer is TEOS (Tetra Ethyle Ortho Silicate).제3항에 있어서,The method of claim 3,상기 제1절연층의 폭을 확장하는 단계는,Expanding the width of the first insulating layer,습식식각으로 실시하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device performed by wet etching.제4항에 있어서,The method of claim 4, wherein상기 습식식각은 제2절연층보다 제1절연층의 식각율이 더 빠른 조건으로 실시하는 반도체 소자의 제조방법.The wet etching may be performed under conditions in which an etching rate of the first insulating layer is faster than that of the second insulating layer.제5항에 있어서,The method of claim 5,상기 습식식각은 HF 또는 BOE(Buffered Oxide Etchant)로 실시하는 반도체 소자의 제조방법.The wet etching is a method of manufacturing a semiconductor device performed by HF or BOE (Buffered Oxide Etchant).제1항에 있어서,The method of claim 1,상기 식각정지막은 질화막인 반도체 소자의 제조방법.The etch stop layer is a nitride film manufacturing method of a semiconductor device.제7항에 있어서,The method of claim 7, wherein상기 식각정지막의 폭을 확장하는 단계는,Extending the width of the etch stop layer,건식 또는 습식식각으로 실시하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device carried out by dry or wet etching.제8항에 있어서,The method of claim 8,상기 건식식각은 플라즈마 식각으로 실시하는 반도체 소자의 제조방법.The dry etching is a method of manufacturing a semiconductor device performed by plasma etching.제8항에 있어서,The method of claim 8,상기 습식식각은 인산(H₃PO₄)으로 실시하는 반도체 소자의 제조방법.The wet etching is a method of manufacturing a semiconductor device performed by phosphoric acid (H₃ PO₄ ).제2항에 있어서,The method of claim 2,상기 보호막은 LPTEOS(Low Pressure Tetra Ethyle Ortho Silicate) 또는 USG(Un-doped Silicate Glass)인 반도체 소자의 제조방법.The protective film is a low pressure Tetra Ethyle Ortho Silicate (LPTEOS) or USG (Un-doped Silicate Glass) manufacturing method of a semiconductor device.제1항에 있어서,The method of claim 1,상기 콘택홀 바닥의 보호막을 제거하는 단계는,Removing the protective layer on the bottom of the contact hole,에치백으로 실시하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device by etch back.제1항에 있어서,The method of claim 1,상기 콘택홀 바닥의 보호막을 제거하는 단계 후,After removing the protective film on the bottom of the contact hole,상기 콘택홀의 표면을 따라 콘택홀 내에 하부전극을 형성하는 단계; 및Forming a lower electrode in the contact hole along the surface of the contact hole; And상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.Forming a dielectric film and an upper electrode on the lower electrode.제13항에 있어서,The method of claim 13,상기 하부전극을 형성하는 단계 후, 상기 유전막 및 상부전극을 형성하기 전에 상기 제1 및 제2절연층과 보호막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.And removing the first and second insulating layers and the passivation layer after forming the lower electrode and before forming the dielectric layer and the upper electrode.

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