KR20090011901A

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Publication number: KR20090011901A
Application number: KR1020070075940A
Authority: KR
Inventors: 김동현
Original assignee: 삼성전자주식회사
Priority date: 2007-07-27
Filing date: 2007-07-27
Publication date: 2009-02-02

Abstract

Translated fromKorean

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조방법은 제1 대상막 상에 제2 대상막을 형성하는 단계; 상기 제2 대상막 상에 상기 제2 대상막의 일부를 노출시키는 제3 대상막 패턴을 형성하는 단계; 상기 노출된 제2 대상막 상에 제1 피치의 간격으로 이격된 복수개의 제1 바(bar)형 패턴 및 상기 제3 대상막 패턴 상에 상기 복수개의 제1 바형 패턴과 엇갈리게 배열되고 상기 제1 바형 패턴의 상하의 위치에 각각 상기 제1 피치의 간격으로 이격된 복수개의 제2 바형 패턴을 형성하는 단계; 인접하는 상기 제1 바형 패턴들 사이에 상기 제2 대상막이 노출되는 제1 스페이스 패턴을 형성하도록 상기 복수개의 제1 바형 패턴과 상기 복수개의 제2 바형 패턴의 측면에 폴리머 패턴을 형성하는 단계; 상기 폴리머 패턴 및 상기 제3 대상막 패턴을 식각 마스크로 하여 상기 제1 바형 패턴, 상기 제2 대상막 및 상기 제1 대상막을 식각하는 단계;를 포함한다.The present invention relates to a method of forming a fine pattern of a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device using a double patterning technique. A method of manufacturing a semiconductor device according to the present invention includes the steps of forming a second target film on the first target film; Forming a third target layer pattern on the second target layer to expose a portion of the second target layer; A plurality of first bar-shaped patterns spaced apart at intervals of a first pitch on the exposed second target layer and the plurality of first bar-shaped patterns on the third target layer pattern, and alternately arranged; Forming a plurality of second bar patterns spaced apart at intervals of the first pitch at upper and lower positions of the bar pattern; Forming a polymer pattern on side surfaces of the plurality of first bar patterns and the plurality of second bar patterns so as to form a first space pattern between the adjacent first bar patterns; And etching the first bar pattern, the second target layer, and the first target layer by using the polymer pattern and the third target layer pattern as an etching mask.

Description

Translated fromKorean

반도체 소자의 형성방법{Method of fabricating semiconconductor device}Method of forming a semiconductor device {Method of fabricating semiconconductor device}

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 보다 상세하게는 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a fine pattern of a semiconductor device, and more particularly, to a method of forming a fine pattern of a semiconductor device using a double patterning technique.

반도체 소자를 고집적화하기 위해서는 패턴의 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 단위 소자의 크기를 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴의 폭과 간격의 합인 피치(P, pitch)를 작게 하여야 한다. 최근, 소자 디자인 룰(design rule)의 감소가 급격히 진행됨에 따라 반도체 소자 구현에 필요한 패턴, 특히 라인 앤드 스페이스 패턴(line and space pattern)을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다.In order to highly integrate a semiconductor device, pattern refinement is essential. In order to integrate a large number of devices in a small area, the size of the individual unit devices should be made small. For this purpose, the pitch (P, pitch), which is the sum of the width and the interval of the pattern to be formed, should be made small. Recently, as the reduction of device design rules has progressed rapidly, fine pitch has been reduced due to the resolution limitation in the photolithography process for forming a pattern, particularly a line and space pattern, required for semiconductor device implementation. Branches are limited in forming patterns.

상술한 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 이중 패터닝 기술을 이용한 미세 패턴 형성 방법이 제안되었다.In order to overcome the resolution limitation in the photolithography process described above, a method of forming a fine pattern using a double patterning technique has been proposed.

도 1a 내지 도 1j는 종래 기술에 의해 반도체 소자를 형성하는 제1 방법을 도해한 단면도들이다.1A to 1J are cross-sectional views illustrating a first method of forming a semiconductor device by the prior art.

도 1a을 참조하면, ILD를 형성하는 대상막(10) 상에 식각저지층(12), 산화막(13), 폴리실리콘막(14)을 차례로 적층한 후 제1 감광막 패턴(15)을 형성한다. 도 1b를 참조하면, 제1 감광막 패턴(15)을 식각마스크로 하여 제1 폴리실리콘막(14)을 식각하여 제1 폴리실리콘막 패턴(14a)을 형성한다. 도 1c을 참조하면, 제1 폴리실리콘막 패턴(14a) 상에 스페이서 산화막(16)을 증착한다. 도 1d 내지 도 1e를 참조하면, 스페이서 산화막(16) 상에 제2 폴리실리콘막 패턴(17)을 형성한다. 제2 폴리실리콘막 패턴(17)은 폴리실리콘막을 스페이서 산화막(16) 상에 증착한 후 에치백 또는 화학기계적 연마 공정을 적용하여 형성할 수 있다. 제1 폴리실리콘막 패턴(14a) 및 제2 폴리실리콘막 패턴(17)을 식각마스크로 하여 스페이서 산화막(16)을 식각한 후 계속하여 산화막(13)을 식각하여 제1 산화막 패턴(13a)을 형성한다. 도 1f 내지 도 1h을 참조하면, 이후에 SOH 패턴(18)을 제1 산화막 패턴(13a) 주위에 형성시킨다. 계속하여 SOH 패턴(18)을 식각마스크로 하여 제1 폴리실리콘막 패턴(14a) 및 제2 폴리실리콘막 패턴(17)을 식각하여 제거한다. 계속하여 SOH 패턴(18)을 식각마스크로 하여 제1 산화막 패턴(13a)을 식각하여 제거하면 대상막(10) 상에 SOH 패턴(18)이 식각 마스크로 형성된 구조가 완성된다. 도 1i 내지 도 1j를 참조하면, SOH 패턴(18)을 식각마스크로 하여 대상막(10)을 식각하여 대상막 패턴(10a)이 완성된다.Referring to FIG. 1A, anetch stop layer 12, anoxide layer 13, and apolysilicon layer 14 are sequentially stacked on thetarget layer 10 forming the ILD, and then the firstphotoresist layer pattern 15 is formed. . Referring to FIG. 1B, thefirst polysilicon layer 14 is etched using the firstphotoresist layer pattern 15 as an etch mask to form a firstpolysilicon layer pattern 14a. Referring to FIG. 1C, aspacer oxide layer 16 is deposited on the firstpolysilicon layer pattern 14a. 1D to 1E, a secondpolysilicon film pattern 17 is formed on thespacer oxide film 16. The secondpolysilicon layer pattern 17 may be formed by depositing a polysilicon layer on thespacer oxide layer 16 and then applying an etch back or chemical mechanical polishing process. After thespacer oxide layer 16 is etched using the firstpolysilicon layer pattern 14a and the secondpolysilicon layer pattern 17 as an etch mask, theoxide layer 13 is subsequently etched to form the firstoxide layer pattern 13a. Form. 1F through 1H, anSOH pattern 18 is formed around the firstoxide film pattern 13a. Subsequently, the firstpolysilicon film pattern 14a and the secondpolysilicon film pattern 17 are etched and removed using theSOH pattern 18 as an etching mask. Subsequently, when the firstoxide film pattern 13a is etched and removed using theSOH pattern 18 as an etching mask, a structure in which theSOH pattern 18 is formed as an etching mask on thetarget film 10 is completed. 1I to 1J, thetarget layer pattern 10a is completed by etching thetarget layer 10 using theSOH pattern 18 as an etching mask.

도 2a 내지 도 2h은 종래 기술에 의해 반도체 소자를 형성하는 제2 방법을 도해한 도면들이다.2A to 2H illustrate a second method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2b를 참조하면, ILD 의 역할을 담당하는 대상막(20) 상에 제1 폴리실리콘막(21)과 제1 감광막 패턴(22)을 순차적으로 형성한다. 제1 감광막 패턴(22)을 식각마스크로 하여 제1 폴리실리콘막(21)을 식각하여 제1 폴리실리콘막 패턴(21a)을 형성한다. 도 2c 내지 도 2d를 참조하면, 제1 폴리실리콘막 패턴(21a) 상에 스페이서 산화막(22)을 형성하고 계속하여 스페이서 산화막(22) 상에 제2 폴리실리콘막 패턴(23)을 형성한다. 도 2e를 참조하면, 제2 폴리실리콘막 패턴(23)에 직교한 방향으로 ACL막 패턴(24)을 형성한다. 도 2e에 도시된 구조에 대한 평면도인 도 2f을 참조하면, ACL막 패턴(24)은 소정의 간격으로 이격되어 형성된다. 제1 폴리실리콘막 패턴(21a)은 실제로 위에서 보이지는 않지만 편의상 도면에 도시하였다. 도 2g 내지 도 2h을 참조하면, ACL막 패턴(24) 및 제1 폴리실리콘막 패턴(21a)과 제2 폴리실리콘막 패턴(23)을 식각마스크로 하여 스페이서 산화막(22) 및 대상막(20)을 식각하여 콘택 패턴을 형성한다.2A to 2B, thefirst polysilicon layer 21 and the firstphotoresist layer pattern 22 are sequentially formed on thetarget layer 20 serving as the ILD. Thefirst polysilicon layer 21 is etched using the firstphotosensitive layer pattern 22 as an etch mask to form the firstpolysilicon layer pattern 21a. 2C to 2D, thespacer oxide film 22 is formed on the firstpolysilicon film pattern 21a, and the secondpolysilicon film pattern 23 is subsequently formed on thespacer oxide film 22. Referring to FIG. 2E, theACL film pattern 24 is formed in a direction orthogonal to the secondpolysilicon film pattern 23. Referring to FIG. 2F, which is a plan view of the structure shown in FIG. 2E, theACL film patterns 24 are formed spaced at predetermined intervals. The firstpolysilicon film pattern 21a is not actually seen from above but is shown in the figure for convenience. 2G to 2H, thespacer oxide film 22 and thetarget film 20 using theACL film pattern 24, the firstpolysilicon film pattern 21a, and the secondpolysilicon film pattern 23 as etching masks. ) Is etched to form a contact pattern.

상기 제1 방법은 포토 공정 수가 적고 SOH 마스크 사용에 의하여 마스크 두께를 증가하여 보우잉(bowing) 현상을 개선할 수 있는 장점이 있지만 형성 방법이 너무 복잡하여 패턴 형성이 어렵고 식각 특성 상 ILD 상부 임계치수를 확보하기 어려운 단점이 있다. 상기 제2 방법은 ILD 상부 임계치수 확보에는 유리하나 마스크 층이 폴리실리콘/ACL 구조로 되어 있어 보우잉에는 취약하다. 이것은 폴리실리콘 마스크인 부분의 두께가 낮아 이온 에너지에 의하여 보우잉 현상이 심하게 발생되는 부위가 폴리실리콘 마스크 아래 부분에 위치하기 때문이다.The first method has the advantage of improving the bowing phenomenon by increasing the mask thickness by using a small number of photo-processes and using an SOH mask, but the formation method is too complicated to form a pattern and the upper critical dimension of the ILD due to etching characteristics. There is a disadvantage that is difficult to secure. The second method is advantageous for securing the ILD upper critical dimension but is vulnerable to bowing since the mask layer has a polysilicon / ACL structure. This is because a portion of the polysilicon mask having a low thickness has a low bowing phenomenon due to ion energy, which is located under the polysilicon mask.

본 발명은, 이를 개선하기 위하여 최종 ILD 식각 마스크로 ACL 등의 하드 마스크를 간단하게 사용할 수 있는 방법을 제공하고자 한다.The present invention is to provide a method that can simply use a hard mask, such as ACL as the final ILD etching mask to improve this.

본 발명이 이루고자 하는 기술적 과제는 공정의 부담을 줄이면서 이중 패터닝 기술을 구현하는 반도체 소자의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that implements a double patterning technology while reducing the burden on the process.

상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 의한 반도체 소자의 제조방법은 제1 대상막 상에 제2 대상막을 형성하는 단계; 상기 제2 대상막 상에 상기 제2 대상막의 일부를 노출시키는 제3 대상막 패턴을 형성하는 단계; 상기 노출된 제2 대상막 상에 제1 피치의 간격으로 이격된 복수개의 제1 바(bar)형 패턴 및 상기 제3 대상막 패턴 상에 상기 복수개의 제1 바형 패턴과 엇갈리게 배열되고 상기 제1 바형 패턴의 상하의 위치에 각각 상기 제1 피치의 간격으로 이격된 복수개의 제2 바형 패턴을 형성하는 단계; 인접하는 상기 제1 바형 패턴들 사이에 상기 제2 대상막이 노출되는 제1 스페이스 패턴을 형성하도록 상기 복수개의 제1 바형 패턴과 상기 복수개의 제2 바형 패턴의 측면에 폴리머 패턴을 형성하는 단계; 상기 폴리머 패턴 및 상기 제3 대상막 패턴을 식각 마스크로 하여 상기 제1 바형 패턴, 상기 제2 대상막 및 상기 제1 대상막을 식각하는 단계;를 포함한다. 상기 폴리머 패턴을 형성하는 단계는 복수개의 상기 제1 스페이스 패턴이 상기 제1 피치의 간격으로 이격되도록 형성하는 단계를 포함할 수 있다. 인접하는 상기 제1 바형 패턴과 상기 제2 바형 패턴은 마름모꼴을 형성할 수 있다. 상기 제1 스페이스 패턴은 상기 제1 바형 패턴과 함께 일렬로 나란하게 배열될 수 있으며, 상기 제1 바형 패 턴과 크기가 동일한 것이 바람직하다. 상기 제1 대상막은 ACL을 포함하여 구성되고, 상기 제2 대상막은 SiO₂를 포함하여 구성되고, 상기 제3 대상막 패턴은 SiON을 포함하여 구성되며, 상기 제1 바형 패턴 및 상기 제2 바형 패턴은 SiO₂를 포함하여 구성될 수 있다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to an aspect of the present invention comprises the steps of forming a second target film on the first target film; Forming a third target layer pattern on the second target layer to expose a portion of the second target layer; A plurality of first bar-shaped patterns spaced apart at intervals of a first pitch on the exposed second target layer and the plurality of first bar-shaped patterns on the third target layer pattern, and alternately arranged; Forming a plurality of second bar patterns spaced apart at intervals of the first pitch at upper and lower positions of the bar pattern; Forming a polymer pattern on side surfaces of the plurality of first bar patterns and the plurality of second bar patterns so as to form a first space pattern between the adjacent first bar patterns; And etching the first bar pattern, the second target layer, and the first target layer by using the polymer pattern and the third target layer pattern as an etching mask. The forming of the polymer pattern may include forming a plurality of the first space patterns to be spaced apart at intervals of the first pitch. Adjacent the first bar pattern and the second bar pattern may form a rhombus. The first space pattern may be arranged side by side with the first bar pattern, and preferably the same size as the first bar pattern. The first target layer includes an ACL, the second target layer includes SiO₂ , the third target layer pattern includes SiON, and the first bar pattern and the second bar pattern. May comprise SiO₂ .

상술한 기술적 과제를 달성하기 위하여, 본 발명의 다른 측면에 의한 반도체 소자의 제조방법은 제1 대상막 상에 제2 대상막을 형성하는 단계; 상기 제2 대상막 상에 상기 제2 대상막의 일부를 노출시키는 제3 대상막 패턴을 형성하는 단계; 상기 노출된 제2 대상막 및 인접한 상기 제3 대상막 패턴 상에 제1 피치의 간격으로 이격된 복수개의 제1 바(bar)형 패턴을 형성하는 단계; 인접하는 상기 제1 바형 패턴들 사이에 상기 제2 대상막이 노출되는 제1 스페이스(space) 패턴을 형성하도록 상기 제3 대상막 패턴 및 상기 제2 대상막 상에 상기 제1 바형 패턴의 측면으로 스페이서(spacer) 패턴을 형성하는 단계; 상기 스페이서 패턴 및 상기 제3 대상막 패턴을 식각 마스크로 하여 상기 제1 바형 패턴, 상기 제2 대상막 및 상기 제1 대상막을 식각하는 단계;를 포함한다. 상기 스페이서 패턴을 형성하는 단계는 복수개의 상기 제1 스페이스 패턴이 상기 제1 피치의 간격으로 이격되도록 형성하는 단계를 포함할 수 있다. 상기 스페이서 패턴을 형성하는 단계는 상기 제1 스페이스 패턴의 크기가 제1 바형 패턴이 상기 제2 대상막의 바로 위에 위치하는 부분의 크기와 동일하도록 형성하는 단계를 포함할 수 있다. 상기 제1 스페이스 패턴은 상기 제1 바형 패턴과 함께 일렬로 나란하게 배열되는 것이 바람직하다. 상기 제1 대상막 및 상기 제1 바형 패턴은 ACL을 포함하여 구성되고, 상기 제2 대상막은 SiO₂를 포함하여 구성되고, 상기 제3 대상막 패턴은 SiON을 포함하여 구성되며, 상기 스페이서 패턴은 SiO₂를 포함하여 구성될 수 있다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device according to another aspect of the present invention comprises the steps of forming a second target film on the first target film; Forming a third target layer pattern on the second target layer to expose a portion of the second target layer; Forming a plurality of first bar patterns spaced apart at intervals of a first pitch on the exposed second target layer and the adjacent third target layer pattern; Spacers on the third target layer pattern and the second target layer to side surfaces of the first bar pattern to form a first space pattern between the adjacent first bar patterns. forming a spacer pattern; And etching the first bar pattern, the second target layer, and the first target layer using the spacer pattern and the third target layer pattern as an etching mask. The forming of the spacer pattern may include forming a plurality of the first space patterns to be spaced apart at intervals of the first pitch. The forming of the spacer pattern may include forming a size of the first space pattern to be equal to a size of a portion of the first bar pattern positioned directly on the second target layer. The first space pattern may be arranged in parallel with the first bar pattern. The first target layer and the first bar pattern may include an ACL, the second target layer may include SiO₂ , the third target layer pattern may include SiON, and the spacer pattern may include: SiO₂ may be included.

본 발명에 의한 반도체 소자의 제조방법에 따르면, 단순한 공정을 사용하여 임계 치수 조절을 용이하게 하는 이중 패터닝 방법을 사용하여 미세한 패턴을 가지는 반도체 소자를 제조할 수 있다.According to the method for manufacturing a semiconductor device according to the present invention, it is possible to manufacture a semiconductor device having a fine pattern by using a double patterning method that facilitates critical dimension adjustment using a simple process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 또 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 다른 구성요소에 직접 접촉하거나 중간에 개재되는 구성요소들이 존재할 수 있다고 해석될 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Throughout the specification, when referring to one component, such as a film, region, or substrate, being "on" another component, the component is in direct contact with or intervening with another component. It can be interpreted that elements may exist.

도 3a 내지 도 3p는 본 발명의 일실시예에 따른 반도체 소자의 형성 방법을 도해하는 도면들이다.3A to 3P illustrate a method of forming a semiconductor device in accordance with an embodiment of the present invention.

반도체 소자의 단면도인 도 3a과 평면도인 도 3b를 함께 참조하면, ILD 막(31) 상에 제1 대상막(32), 제2 대상막(33) 및 제3 대상막(34)을 순차적으로 형성한 후 제1 감광막 패턴(39)을 형성한다. 본 발명의 일실시예에서는 제1 대상막(32)은 ACL을 포함하여 구성되고, 제2 대상막(33)은 SiO₂를 포함하여 구성되고, 제3 대상막 패턴(34)은 SiON을 포함하여 구성되는 것이 바람직하지만 여기에 한정되는 것은 아니다. 이하에서는 상기 구성을 근거로 하여 설명한다. 제1 감광막 패턴은 제3 대상막(34)을 제1폭(W1)만큼 노출시키도록 형성한다. 도 3b에서 게이트 라인(30b)과 액티브 라인(30a)은 점선으로 표시하였는데 액티브 라인(30a)은 제1 대상막(32) 아래에 위치한다.Referring to FIG. 3A, which is a cross-sectional view of the semiconductor device, and FIG. 3B, which is a plan view, thefirst target layer 32, thesecond target layer 33, and thethird target layer 34 are sequentially formed on theILD layer 31. After forming, the firstphotoresist pattern 39 is formed. In an embodiment of the present invention, thefirst target layer 32 includes an ACL, thesecond target layer 33 includes SiO₂ , and the thirdtarget layer pattern 34 includes SiON. It is preferable that it is configured to, but is not limited thereto. Hereinafter, the description will be made based on the above configuration. The first photoresist pattern is formed to expose thethird target layer 34 by the first width W1. In FIG. 3B, thegate line 30b and theactive line 30a are indicated by dotted lines, and theactive line 30a is positioned below thefirst target layer 32.

계속하여 반도체 소자의 단면도인 도 3c와 평면도인 도 3d를 함께 참조하면, 상기 제1 감광막 패턴(39)을 식각마스크로 하여 제3 대상막(34)을 식각하여 제3 대상막 패턴(34a)을 형성한다. 그리고 제3 대상막 패턴(34a) 상에 제4 대상막(35)을 형성한다. 제4 대상막(35)은 제2 대상막(33)과 같은 물질로 구성되며, 바람직하게는 SiO₂를 포함하여 구성될 수 있다.Subsequently, referring to FIG. 3C, which is a cross-sectional view of the semiconductor device, and FIG. 3D, which is a plan view, thethird target layer 34 is etched using the firstphotoresist layer pattern 39 as an etch mask to form a thirdtarget layer pattern 34a. To form. Thefourth target layer 35 is formed on the thirdtarget layer pattern 34a. Thefourth target layer 35 may be made of the same material as thesecond target layer 33, and preferably include SiO₂ .

계속하여 반도체 소자의 단면도인 도 3e와 평면도인 도 3f를 함께 참조하면, 제4 대상막(35) 상에 복수개의 제2 감광막 패턴(36a) 및 제3 감광막 패턴(36b)을 형성한다. 복수개의 제2 감광막 패턴(36a) 상기 제1폭(W1)을 가지는 제2 대상막(33) 상에 제1 피치의 간격으로 이격되어 형성된다. 바람직하게는 제2 감광막 패턴(36a)은 상기 제1폭(W1)보다 작은 제2폭(W2)을 가진다. 복수개의 제3 감광막 패 턴(36b)은 제3 대상막 패턴(34a) 상에 형성되는데, 제2 감광막 패턴(36a)과 엇갈리게 배열되고 제2 감광막 패턴(36a)의 상하의 위치에 각각 상기 제1 피치의 간격으로 이격되어 형성된다. 인접하는 제2 감광막 패턴(36a)과 제3 감광막 패턴(36b)은 마름모꼴을 형성하는 것이 바람직하다. 한편, 도 3e에서 제2 감광막 패턴(36a)과 제3 감광막 패턴(36b)은 같은 단면상에서 존재할 수 없지만 편의상 같이 도시하였으며, 이하의 단면도에서 마찬가지로 적용된다.Subsequently, referring to FIG. 3E, which is a cross-sectional view of the semiconductor device, and FIG. 3F, which is a plan view, a plurality of secondphotoresist layer patterns 36a and thirdphotoresist layer patterns 36b are formed on thefourth target layer 35. A plurality of secondphotoresist layer patterns 36a may be formed on thesecond target layer 33 having the first width W1 at intervals of a first pitch. Preferably, the secondphotosensitive film pattern 36a has a second width W2 smaller than the first width W1. The plurality ofthird photoresist pattern 36b is formed on the thirdtarget layer pattern 34a, and is arranged to be alternately arranged with thesecond photoresist pattern 36a and respectively positioned at upper and lower positions of thesecond photoresist pattern 36a. It is formed spaced apart at intervals of the pitch. It is preferable that the adjacentsecond photoresist pattern 36a and thethird photoresist pattern 36b form a rhombus. Meanwhile, in FIG. 3E, thesecond photoresist pattern 36a and thethird photoresist pattern 36b may not exist on the same cross-section, but are shown as a convenience and are similarly applied in the following cross-section.

도 3g는 도 3f의 일부를 확대하여 도시한 평면도이다.FIG. 3G is an enlarged plan view of a portion of FIG. 3F.

도 3g를 참조하면, 액티브 라인 상에 각각 콘택을 형성하도록 복수개의 제2 감광막 패턴(36a)은 제1간격(A)만큼 공간을 두고 형성되어야 한다. 하지만, 본 발명의 일실시예에 따르면 제2 감광막 패턴(36a)은 제3 감광막 패턴(36b)과 제2간격(B)만큼 공간을 두고 형성되며, 제2 감광막 패턴(36a)들과는 제3간격(C)만큼 공간을 두고 형성될 수 있다. 즉, 제2간격(B)과 제3간격(C)은 제1간격(A)보다 크므로, 포토 및 식각 공정에서 마진을 확보할 수 있다.Referring to FIG. 3G, the plurality of secondphotoresist layer patterns 36a should be spaced apart by the first interval A so as to form contacts on the active lines, respectively. However, according to one embodiment of the present invention, thesecond photoresist pattern 36a is formed to be spaced by thethird photoresist pattern 36b and the second gap B, and is spaced apart from thesecond photoresist pattern 36a by a third interval. It can be formed with a space as (C). That is, since the second interval B and the third interval C are larger than the first interval A, a margin may be secured in the photolithography and etching processes.

계속하여 반도체 소자의 단면도인 도 3h와 평면도인 도 3i를 함께 참조하면, 제2 감광막 패턴(36a)과 제3 감광막 패턴(36b)을 식각마스크로 하여 제4 대상막(35)을 식각하여 각각 제1 바형 패턴(35a) 및 제2 바형 패턴(35b)을 형성한다. 즉, 노출된 제2 대상막(33) 상에 제1 피치의 간격으로 이격된 복수개의 제1 바(bar)형 패턴(35a)을 형성하고, 제3 대상막 패턴(34a) 상에 복수개의 제1 바형 패턴(35a)과 엇갈리게 배열되고 제1 바형 패턴(35a)의 상하의 위치에 상기 제1 피치의 간격으로 이격된 복수개의 제2 바형 패턴(35b)을 형성한다. 바람직하게는 인 접하는 제1 바형 패턴(35a)과 제2 바형 패턴(35b)은 마름모꼴을 형성할 수 있으며, SiO₂를 포함하여 구성될 수 있다. 바람직한 실시예에서는 위치 d는 SiO2/SiON/SiO2/ACL/ILD인 하부 구조를 형성하며, 위치 e는 SiON/SiO2/ACL/ILD인 하부 구조를 형성할 수 있다. 또한 위치 f는 SiO2/ACL/ILD인 하부 구조를 형성하며, 위치 g는 SiO2/ACL/ILD인 하부 구조를 형성할 수 있다.Subsequently, referring to FIG. 3H, which is a cross-sectional view of the semiconductor device, and FIG. 3I, which is a plan view, thefourth target layer 35 is etched by using thesecond photoresist pattern 36a and thethird photoresist pattern 36b as etch masks, respectively. Thefirst bar pattern 35a and thesecond bar pattern 35b are formed. That is, a plurality offirst bar patterns 35a spaced apart at intervals of a first pitch are formed on the exposedsecond target layer 33, and a plurality offirst bar pattern 34a is formed on the thirdtarget layer pattern 34a. A plurality ofsecond bar patterns 35b are arranged to be staggered from thefirst bar patterns 35a and spaced apart at intervals of the first pitch at positions above and below thefirst bar patterns 35a. Preferably, the adjacentfirst bar pattern 35a and thesecond bar pattern 35b may form a rhombus, and may include SiO₂ . In a preferred embodiment, position d forms a substructure, which is SiO2 / SiON / SiO2 / ACL / ILD, and position e may form a substructure, which is SiON / SiO2 / ACL / ILD. Position f may also form a substructure, SiO2 / ACL / ILD, and position g may form a substructure, SiO2 / ACL / ILD.

계속하여 반도체 소자의 단면도인 도 3j와 평면도인 도 3k를 함께 참조하면, 인접하는 제1 바형 패턴(35a)들 사이에 제2 대상막(33)이 노출되는 제1 스페이스 패턴을 형성하도록 복수개의 제1 바형 패턴(35a)과 복수개의 제2 바형 패턴(35b)의 측면에 폴리머 패턴(37)을 형성한다. 위치 g에 도시된 상기 제1 스페이스 패턴은 위치 f에 도시된 제1 바형 패턴(35a) 사이에서 형성된다. 폴리머 패턴(37)은 CCP 타입, RIE 타입 또는 ICP 타입의 플라즈마 발생기에서 CH₂, CH₄ 가스와 CH₃F 가스 특히 C_xH_y 또는 C_xH_yF_z 계의 가스와 Ar, He, Ne과 같은 불활성 가스를 혼합하여 형성한다. 폴리머 패턴(37)은 상기 제1 스페이스 패턴이 상기 제1 피치의 간격으로 이격되도록 형성하는 것이 바람직하다. 상기 제1 스페이스 패턴은 제1 바형 패턴(35a)과 함께 일렬로 나란하게 배열되고, 제1 바형 배턴(35a)과 크기가 동일한 것이 바람직하다. 바람직한 실시예에서는 위치 d는 SiO2/SiON/SiO2/ACL/ILD인 하부 구조를 형성하며, 위치 e는 SiON/SiO2/ACL/ILD인 하부 구조를 형성할 수 있다. 또한 위치 f는 SiO2/ACL/ILD인 하부 구조를 형성하며, 위치 g는 SiO2/ACL/ILD인 하부 구조를 형성할 수 있다.Subsequently, referring to FIG. 3J, which is a cross-sectional view of the semiconductor device, and FIG. 3K, which is a plan view, a plurality of first space patterns may be formed between the adjacent firstbar pattern patterns 35a to expose thesecond target layer 33. Thepolymer pattern 37 is formed on side surfaces of thefirst bar pattern 35a and the plurality ofsecond bar patterns 35b. The first space pattern shown at position g is formed between thefirst bar pattern 35a shown at position f. Thepolymer pattern 37 is composed of CH₂ , CH₄ gas and CH₃ F gas, especially C_x H_y or C_x H_y F_z- based gas, and Ar, He, Ne in a CCP type, RIE type or ICP type plasma generator. It is formed by mixing an inert gas such as. Thepolymer pattern 37 may be formed such that the first space pattern is spaced apart at intervals of the first pitch. The first space pattern may be arranged side by side with thefirst bar pattern 35a and have the same size as thefirst bar baton 35a. In a preferred embodiment, position d forms a substructure, which is SiO2 / SiON / SiO2 / ACL / ILD, and position e may form a substructure, which is SiON / SiO2 / ACL / ILD. Position f may also form a substructure, SiO2 / ACL / ILD, and position g may form a substructure, SiO2 / ACL / ILD.

계속하여 반도체 소자의 단면도인 도 3l과 평면도인 도 3m을 함께 참조하면, 폴리머 패턴(36a) 및 제3 대상막 패턴(34a)을 식각 마스크로 하여 제1 바형 패턴(35a), 제2 바형 패턴(35b)을 식각한다. 바람직한 실시예에서는 위치 d는 SiON/SiO2/ACL/ILD인 하부 구조를 형성하며, 위치 e는 SiON/SiO2/ACL/ILD인 하부 구조를 형성할 수 있다. 또한 위치 f는 ACL/ILD인 하부 구조를 형성하며, 위치 g는 ACL/ILD인 하부 구조를 형성할 수 있다.Subsequently, referring to FIG. 3L, which is a cross-sectional view of the semiconductor device, and FIG. 3M, which is a plan view, thefirst bar pattern 35a and the second bar pattern are formed using thepolymer pattern 36a and the thirdtarget layer pattern 34a as an etching mask. Etch (35b). In a preferred embodiment, position d may form a substructure of SiON / SiO2 / ACL / ILD and position e may form a substructure of SiON / SiO2 / ACL / ILD. Location f may also form an undercarriage that is ACL / ILD, and location g may form an undercarriage that is ACL / ILD.

계속하여 반도체 소자의 단면도인 도 3n과 도 3o를 참조하면, 폴리머 패턴(36a) 또는 제3 대상막 패턴(34a)을 식각 마스크로 하여 제1 대상막(32)을 식각하여 제1 대상막 패턴(32a)을 형성한다. 계속하여 ILD막(31)을 식각하여 제2폭(W2)을 가지는 콘택홀(H1)을 형성한다. 즉, 도 3p를 참조하면, 액티브 라인(30a) 상에 콘택홀(H1)이 형성된 구조를 얻을 수 있다.3N and 3O, which are cross-sectional views of semiconductor devices, thefirst target layer 32 is etched using thepolymer pattern 36a or the thirdtarget layer pattern 34a as an etch mask. It forms 32a. Subsequently, theILD film 31 is etched to form a contact hole H1 having a second width W2. That is, referring to FIG. 3P, a structure in which a contact hole H1 is formed on theactive line 30a is obtained.

도 4a 내지 도 4n은 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 도해하는 도면들이다.4A through 4N are diagrams illustrating a method of forming a semiconductor device in accordance with another embodiment of the present invention.

반도체 소자의 단면도인 도 4a과 평면도인 도 4b를 함께 참조하면, ILD 막(31) 상에 제1 대상막(32), 제2 대상막(33)을 형성하고 제3폭(W3)을 가지는 제3 대상막 패턴(34a)을 형성한다. 본 발명의 실시예에서는 제1 대상막(32)은 ACL을 포함하여 구성되고, 제2 대상막(33)은 SiO₂를 포함하여 구성되고, 제3 대상막 패턴(34a)은 SiON을 포함하여 구성되는 것이 바람직하지만 여기에 한정되는 것은 아니다. 이하에서는 상기 구성을 근거로 하여 설명한다. 도 4b에서 게이트 라인(30b) 과 액티브 라인(30a)은 점선으로 표시하였는데 액티브 라인(30a)은 제1 대상막(32) 아래에 위치한다.Referring to FIG. 4A, which is a cross-sectional view of a semiconductor device, and FIG. 4B, which is a plan view, afirst target film 32 and asecond target film 33 are formed on anILD film 31 and have a third width W3. The thirdtarget film pattern 34a is formed. In the exemplary embodiment of the present invention, thefirst target layer 32 includes an ACL, thesecond target layer 33 includes SiO₂ , and the thirdtarget layer pattern 34a includes SiON. Although it is preferable to comprise, it is not limited to this. Hereinafter, the description will be made based on the above configuration. In FIG. 4B, thegate line 30b and theactive line 30a are indicated by dotted lines, and theactive line 30a is positioned below thefirst target layer 32.

계속하여 반도체 소자의 단면도인 도 4c와 평면도인 도 4d를 함께 참조하면, 제3폭(W3)만큼 노출된 제2 대상막(33) 및 인접한 제3 대상막 패턴(34a) 상에 제1 피치의 간격으로 이격된 복수개의 제1 바(bar)형 패턴(40)을 형성한다. 제1 바형 패턴(40)은 상기 제3폭(W3)보다 큰 제4폭(W4)을 가질 수 있다.Subsequently, referring to FIG. 4C, which is a cross-sectional view of the semiconductor device, and FIG. 4D, which is a plan view, a first pitch is formed on thesecond target layer 33 and the adjacent thirdtarget layer pattern 34a exposed by the third width W3. A plurality of first bar-shapedpatterns 40 spaced apart from each other are formed. Thefirst bar pattern 40 may have a fourth width W4 greater than the third width W3.

계속하여 반도체 소자의 단면도인 도 4e와 평면도인 도 4f를 함께 참조하면,Subsequently, referring to FIG. 4E, which is a cross-sectional view of a semiconductor device, and FIG. 4F, which is a plan view,

인접하는 제1 바형 패턴(40)들 사이에 제2 대상막(33)이 노출되는 제1 스페이스(space) 패턴을 형성하도록 제3 대상막 패턴(34a) 및 제2 대상막(33) 상에 제1 바형 패턴(40)의 측면으로 스페이서(spacer) 패턴(41)을 형성한다. 바람직하게는 스페이서(spacer) 패턴(41)은 SiO₂를 포함하여 구성되며, ALD 공정에 의해 형성될 수 있다. 도 4f에서 상기 제1 스페이스 패턴은 스페이서 패턴(41) 사이에 제3폭(W3)을 가지는 위치에 형성된다. 복수개의 상기 제1 스페이스 패턴은 상기 제1 피치의 간격으로 이격되도록 형성될 수 있고, 상기 제1 스페이스 패턴의 크기는 제1 바형 패턴(40)이 제2 대상막(33)의 바로 위에 위치하는 부분의 크기와 동일한 것이 바람직하다. 한편, 상기 제1 스페이스 패턴은 제1 바형 패턴(40)과 함께 일렬로 나란하게 배열되는 것이 바람직하다.On the thirdtarget layer pattern 34a and thesecond target layer 33 to form a first space pattern in which thesecond target layer 33 is exposed between the adjacentfirst bar patterns 40. Aspacer pattern 41 is formed on the side of thefirst bar pattern 40. Preferably, thespacer pattern 41 includes SiO₂ and may be formed by an ALD process. In FIG. 4F, the first space pattern is formed at a position having a third width W3 between thespacer patterns 41. The plurality of first space patterns may be formed to be spaced apart at intervals of the first pitch, and the size of the first space pattern may be such that thefirst bar pattern 40 is positioned directly on thesecond target layer 33. It is preferred to be equal in size to the part. On the other hand, the first space pattern is preferably arranged side by side with the first bar-shapedpattern 40.

계속하여 반도체 소자의 단면도인 도 4g와 평면도인 도 4h를 함께 참조하면, 스페이서 패턴(41) 및 제3 대상막 패턴(34a)을 식각 마스크로 하여 제1 바형 패턴(40)을 식각하여 제거한다. 상기 식각 공정은 애싱 공정을 포함한다.Subsequently, referring to FIG. 4G, which is a sectional view of the semiconductor device, and FIG. 4H, which is a plan view, thefirst bar pattern 40 is etched and removed using thespacer pattern 41 and the thirdtarget layer pattern 34a as an etch mask. . The etching process includes an ashing process.

계속하여 반도체 소자의 단면도인 도 4i와 평면도인 도 4j를 함께 참조하면, 스페이서 패턴(41a) 및 제3 대상막 패턴(34a)을 식각 마스크로 하여 노출된 제2 대상막(33)을 식각하여 제1 대상막(32)이 노출되도록 한다. 상기 식각되는 제2 대상막(33)은 제1 바형 패턴(40)의 아래에 있는 제2 대상막과 상기 제1 스페이스 패턴에 노출된 제2 대상막으로 구성된다.Subsequently, referring to FIG. 4I, which is a cross-sectional view of the semiconductor device, and FIG. 4J, which is a plan view, the exposedsecond target layer 33 is etched using thespacer pattern 41a and the thirdtarget layer pattern 34a as an etching mask. Thefirst target layer 32 is exposed. Thesecond target layer 33 to be etched includes a second target layer below thefirst bar pattern 40 and a second target layer exposed to the first space pattern.

계속하여 반도체 소자의 단면도인 도 4k와 평면도인 도 4l을 함께 참조하면, 스페이서 패턴(41a) 및 제3 대상막 패턴(34a)을 식각 마스크로 하여 노출된 제1 대상막(32)을 식각하여 제1 대상막 패턴(32a)를 형성하고 ILD막(31)이 노출되도록 한다.Subsequently, referring to FIG. 4K, which is a cross-sectional view of the semiconductor device, and FIG. 4L, which is a plan view, the exposedfirst target layer 32 is etched using thespacer pattern 41a and the thirdtarget layer pattern 34a as etch masks. The firsttarget film pattern 32a is formed and theILD film 31 is exposed.

계속하여 반도체 소자의 단면도인 도 4m과 평면도인 도 4n을 함께 참조하면, 스페이서 패턴(41a), 제3 대상막 패턴(34a) 또는 제1 대상막 패턴(32b)을 식각 마스크로 하여 노출된 ILD막(1)을 식각하여 콘택홀(H2)을 형성한다. 즉, 액티브 라인(30a) 상에 콘택홀(H2)이 형성된 구조를 얻을 수 있다.Subsequently, referring to FIG. 4M, which is a cross-sectional view of the semiconductor device, and FIG. 4N, which is a plan view, an ILD exposed using thespacer pattern 41a, the thirdtarget layer pattern 34a, or the firsttarget layer pattern 32b as an etching mask. Thefilm 1 is etched to form the contact hole H2. That is, the structure in which the contact hole H2 is formed on theactive line 30a can be obtained.

일반적으로 ACL 증착 온도보다 SiO2의 증착 온도 및 SiON의 증착 온도가 낮으므로 ACL 마스크 위에서 이중 패터닝을 할 수 있게 되었다. 따라서 ACL 마스크를 사용할 수 있게 되어 임계 치수 조절이 용이한 이중 패터닝 공정을 확보할 수 있게 되었다.In general, the deposition temperature of SiO 2 and the deposition temperature of SiON are lower than the ACL deposition temperature, thereby enabling double patterning on the ACL mask. As a result, the use of an ACL mask allows for a double patterning process that is easy to adjust critical dimensions.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. Therefore, the present invention is not limited to the above embodiments, and various modifications and changes are possible in the technical spirit of the present invention by combining the above embodiments by those skilled in the art. It is obvious.