본 발명은 반도체 메모리 소자에서 주변회로 영역의 비트라인과 금속배선을 연결하기 위한 금속콘택을 2 단계로 형성하여 금속콘택 형성공정의 난이도를 감소시키고 소자의 수율을 향상시킨 방법이다.The present invention is a method of reducing the difficulty of the metal contact forming process and improving the yield of the device by forming a metal contact for connecting the bit line and the metal wiring of the peripheral circuit area in the semiconductor memory device in two steps.
현재, 반도체 소자 중에서 특히 메모리 소자는, 그 집적도가 증가함에 따라 기억정보의 기본 단위인 1 비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다.Nowadays, the area of memory cells for storing one bit, which is a basic unit of memory information, is gradually decreasing among semiconductor elements, particularly memory elements.
이는 반도체 산업의 발전에 따라 웨이퍼 당 생산가능한 칩의 수를 증가시키기 위하여 제품의 생산에 적용되는 패턴의 사이즈를 계속 감소시키고 있기 때문이다.This is because with the development of the semiconductor industry, the size of patterns applied to the production of products is continuously reduced in order to increase the number of chips that can be produced per wafer.
그런데, 이러한 메모리 셀의 축소에 비례하여 캐패시터의 면적도 계속 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.However, the area of the capacitor cannot be continuously reduced in proportion to the shrinking of the memory cells, because a certain charging capacity per unit cell is required to prevent soft errors and maintain stable operation.
따라서, 제한된 셀 면적내에 캐패시터의 용량을 적정값 이상으로 유지시키기 위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다.Therefore, research is required to maintain the capacity of the capacitor in a limited cell area above an appropriate value, which has been generally divided into three methods.
즉, 유전체의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.That is, reduction in the thickness of the dielectric, increase in the effective area of the capacitor, use of a material having a high dielectric constant, and the like have been considered.
이중에서 캐패시터의 유효면적을 증가시키는 방법을 살펴보면 다음과 같다. 캐패시터의 축전용량은 두 전극 간의 면적을 넓힘으로써 증가시킬 수 있는데, 앞에서 언급한 바와같이 칩 사이즈의 감소를 위해 칩의 평면적인 면적은 계속 감소시킬 수 밖에 없기 때문에, 필연적으로 수직방향으로의 높이가 증가된다.The method of increasing the effective area of the capacitor is as follows. The capacitance of the capacitor can be increased by widening the area between the two electrodes. As mentioned earlier, the planar area of the chip is inevitably reduced to reduce the chip size, so that the height in the vertical direction is inevitably increased. Is increased.
디램 소자의 경우, 그러한 수직방향으로 높이 증가경향이 가장 뚜렷한 제품으로서, 셀 당 요구되는 충전용량은 변화가 없으나, 패턴의 감소에 따른 트랜지스터의 특성열화를 감쇄시킬 목적으로, 필요 축전용량을 오히려 더 높게 요구하고 있기 때문에 수직방향으로의 높이 증가가 현저하다.In the case of DRAM devices, the height increase in such a vertical direction is most pronounced, and the required charge capacity per cell remains unchanged, but the required capacitance is further increased for the purpose of attenuating the deterioration of transistor characteristics due to the reduction of the pattern. Because of the high demand, the increase in height in the vertical direction is remarkable.
현재, 100nm 급 이하의 디램소자에서는 비트라인 형성 후에 그 상부에 캐패시터를 형성하는 것이 일반적이어서, 이와같은 수직방향으로의 높이 증가는 더욱 심화되고 있으며 이는 곧, 후속으로 진행되는 금속콘택 높이의 증가를 유발하고 있다.Currently, in the DRAM device of 100 nm or less, it is common to form a capacitor on the upper part after the bit line is formed, such a height increase in the vertical direction is further intensified, which means that the subsequent increase in the metal contact height is increased. It is causing.
메모리 소자의 주변회로 영역에서는 상층부의 금속배선과 비트라인을 연결하기 위한 금속콘택 공정이 필수적인데, 이러한 금속콘택의 높이가 증가하게 되면, 깊은 콘택홀을 매립할 수 있는 금속콘택 공정이 필요하게 되며, 현재 가장 널리 사용되고 있는 콘택홀 매립방법으로는 CVD(Chemical Vapor Deposition)법으로 텅스텐을 증착하는 방법이 있다.In the peripheral circuit area of the memory device, a metal contact process for connecting the metal wiring and the bit line of the upper layer is essential. When the height of the metal contact increases, a metal contact process for filling a deep contact hole is required. Currently, the most widely used contact hole filling method is a method of depositing tungsten by chemical vapor deposition (CVD).
하지만, 소자의 집적도가 더욱 향상되면서, 텅스텐 플러그를 이용한 금속콘택 공정시 더욱 높은 종횡비를 요구하게 되었으며, 도포성이 더욱 우수한 텅스텐 박막 증착기술이 요구되고 있다.However, as the integration degree of the device is further improved, a higher aspect ratio is required in a metal contact process using a tungsten plug, and a tungsten thin film deposition technique having better coatability is required.
그러나, 현재까지의 기술로는 고 종횡비를 갖는 콘택홀을 텅스텐으로 매립하는 것이 한계에 직면하고 있으며, 완전한 매립이 이루어지지 않는 불량이 발생하여 소자의 신뢰성에 치명적인 결함을 초래하고 있다.However, in the present technology, it is limited to fill a contact hole having a high aspect ratio with tungsten, and a defect that is not completely filled is caused, resulting in a fatal defect in the reliability of the device.
도1은 종래기술에 따라 형성된 반도체 메모리 소자에서 셀 영역과 주변회로 영역을 도시한 단면도로서 이를 참조하여 종래기술을 설명하면 다음과 같다.1 is a cross-sectional view illustrating a cell region and a peripheral circuit region in a semiconductor memory device formed according to the prior art.
먼저, 도1에 도시된 바와같이 반도체 기판(10) 상에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성한다. 이후, 반도체 기판(10) 상에 스페이서(13)를 구비한 게이트 전극(12)을 형성하고, 게이트 전극의 측면에 소스/드레인 영역(14)을 형성하기 위한 이온주입 공정을 진행한다.First, as shown in FIG. 1, an isolation layer 11 defining an active region and a field region is formed on the semiconductor substrate 10. Thereafter, the gate electrode 12 having the spacer 13 is formed on the semiconductor substrate 10, and an ion implantation process for forming the source / drain region 14 on the side of the gate electrode is performed.
이후에, 게이트 전극(12)을 덮는 제 1 층간절연막(16)을 형성한 후, 적절한 식각공정, 폴리실리콘 증착공정 및 평탄화 공정 등을 통해 게이트 전극(12) 사이를 채우고 있는 랜딩플러그(15)을 형성한다. 다음으로, 제 1 층간절연막(16) 상에 비트라인(17)을 패터닝한 후, 상기 비트라인(17)을 덮는 제 2 층간절연막(18)을 형성한다.Thereafter, after forming the first interlayer insulating layer 16 covering the gate electrode 12, the landing plug 15 filling the gaps between the gate electrodes 12 through an appropriate etching process, polysilicon deposition process, and planarization process. To form. Next, after the bit line 17 is patterned on the first interlayer insulating layer 16, a second interlayer insulating layer 18 covering the bit line 17 is formed.
다음으로 제 2 층간절연막(18) 및 제 1 층간절연막(16)을 관통하여 랜딩 플러그(15)와 접하는 스토리지 노드 콘택 플러그(storage node contact plug)(19)를 형성한다. 스토리지 노드 콘택 플러그(19)로는 도핑된 폴리실리콘 또는 텅스텐 등이 사용될 수 있으며, 스토리지 노드 콘택 플러그(19)의 최상부에는 확산방지막(미도시)이 구비될 수도 있다.Next, a storage node contact plug 19 contacting the landing plug 15 is formed through the second interlayer insulating film 18 and the first interlayer insulating film 16. Doped polysilicon or tungsten may be used as the storage node contact plug 19. A diffusion barrier (not shown) may be provided on the top of the storage node contact plug 19.
다음으로, 스토리지 노드 콘택 플러그(19)를 포함하는 제 2 층간절연막(18) 상에 제 1 캐패시터 절연막(20) 및 제 2 캐패시터 절연막(21)을 적층하여 형성한다. 이와같이 막질이 서로 다른 캐패시터 절연막(20, 21)을 적층하여 사용하는 경우에는, 캐패시터 홀(hole) 형성시 하부쪽이 볼록한 항아리 형태를 얻을 수 있기 때문에 이와같은 구조를 많이 채택하고 있다. 예를 들면, 제 1 캐패시터 절연막(20)으로는 TEOS 산화막이 사용될 수 있으며, 제 2 캐패시터 절연막(21)으로는 PSG 막이 사용될 수 있다.Next, the first capacitor insulating film 20 and the second capacitor insulating film 21 are stacked on the second interlayer insulating film 18 including the storage node contact plug 19. In the case where the capacitor insulating films 20 and 21 having different film qualities are stacked in this manner, such a structure is adopted because a lower convex jar shape can be obtained when forming capacitor holes. For example, a TEOS oxide film may be used as the first capacitor insulating film 20, and a PSG film may be used as the second capacitor insulating film 21.
이어서, 제 1 캐패시터 절연막(20) 및 제 2 캐패시터 절연막(21)을 선택적으로 제거하여 스토리지 노드 콘택 플러그(19)와 그 주위를 노출시키는 캐패시터 홀을 형성한다.Subsequently, the first capacitor insulating film 20 and the second capacitor insulating film 21 are selectively removed to form a capacitor hole exposing the storage node contact plug 19 and its surroundings.
다음으로 캐패시터 홀의 표면을 따라 하부전극용 전도물질(22)을 형성하고, 화학기계연마(CMP) 등을 적용하여 하부전극(22)을 셀 단위로 분리시킨다. 이어서, 하부전극(22) 상에 유전막(23), 상부전극(24)을 차례로 형성하여 캐패시터를 완성한다.Next, the lower electrode conductive material 22 is formed along the surface of the capacitor hole, and the lower electrode 22 is separated into cells by applying chemical mechanical polishing (CMP). Subsequently, the dielectric film 23 and the upper electrode 24 are sequentially formed on the lower electrode 22 to complete the capacitor.
이후, 캐패시터를 덮는 제 3 층간절연막(25)을 형성한 후, 금속배선(28)과 주변회로 영역의 비트라인(17)을 전기적으로 연결하기 위한 텅스텐 플러그(27) 형성공정이 진행된다.Thereafter, after forming the third interlayer insulating layer 25 covering the capacitor, a process of forming a tungsten plug 27 for electrically connecting the metal wiring 28 and the bit line 17 in the peripheral circuit region is performed.
전술한 바와같이 100nm 급 이하의 메모리 소자에서는, 비트라인 상부에 캐패시터가 위치하고 있으며, 캐패시터의 충전량을 증가시키기 위하여 캐패시터의 높이또한 굉장히 높기 때문에, 텅스텐 플러그 형성공정에 어려운 점이 많음은 전술한 바와같다.As described above, in the memory device having a class of 100 nm or less, since the capacitor is positioned on the bit line, and the height of the capacitor is also very high in order to increase the amount of charge of the capacitor, there are many difficulties in the tungsten plug forming process.
이러한 텅스텐 플러그 형성공정에서는, 제 3 층간절연막(25), 제 2 캐패시터 절연막(21), 제 1 캐패시터 절연막(20) 및 제 2 층간절연막(18)을 선택적으로 제거하여 비트라인(17)을 노출시키는 콘택홀을 형성한 다음, 콘택홀 내부를 배리어메탈(26)과 텅스텐 플러그(27)로 채우게 된다. 이후에 금속배선(28) 형성공정이 진행된다.In the tungsten plug forming process, the bit line 17 is exposed by selectively removing the third interlayer insulating film 25, the second capacitor insulating film 21, the first capacitor insulating film 20, and the second interlayer insulating film 18. After forming a contact hole, the inside of the contact hole is filled with the barrier metal 26 and the tungsten plug 27. After that, the metallization 28 is formed.
이러한 텅스텐 플러그 공정 진행시에 전술한 문제점 이외에도, 콘택 높이의 증가로 인해 콘택홀을 형성하기 위한 식각공정의 난이도가 증가하여, 콘택 오픈 불량이나 콘택홀 프로파일의 열화가 발생하여며 후속 금속배선 공정의 공정능력이 저하되므로, 금속 콘택 높이의 감소가 절실한 실정이다.In addition to the above-described problems in the process of the tungsten plug process, the difficulty of the etching process for forming the contact hole is increased due to the increase in the contact height, resulting in poor contact opening or deterioration of the contact hole profile. Since the process capability is lowered, there is an urgent need to reduce the metal contact height.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 주변회로 영역의 비트라인과 금속배선을 연결하기 위한 금속콘택을 2 단계로 진행하여 고 종횡비를 극복한 반도체 소자의 제조방법을 제공함을 그 목적으로 한다.Disclosure of Invention The present invention has been made in view of the above-mentioned problems, and provides a method of manufacturing a semiconductor device that overcomes a high aspect ratio by performing a metal contact for connecting a bit line and a metal wiring in a peripheral circuit area in two steps. It is done.
상기한 목적을 달성하기 위한 본 발명은, 셀 영역과 주변회로 영역을 구비한 반도체 소자의 제조방법에 있어서, 상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 관통하여 상기 기판과 접속하는 스토리지 노드 콘택 플러그를 상기 셀 영역에 형성하는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 상기 제 1 절연막 상에 제 1 캐패시터 절연막을 형성하고, 상기 제 1 캐패시터 절연막을 선택적으로 제거하여 상기 주변회로영역의 비트라인을 노출시키는 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 매립하는 제 1 텅스텐 플러그를 형성하는 단계; 상기 제 1 텅스텐 플러그를 포함하는 제 1 캐패시터 절연막 상에 제 2 캐패시터 절연막을 적층형성하는 단계; 상기 제 2 캐패시터 절연막 및 제 1 캐패시터 절연막을 선택적으로 제거하여 상기 셀 영역에 캐패시터를 형성하는 단계; 상기 캐패시터를 덮는 제 2 층간절연막을 형성한 후, 상기 제 2 층간절연막을 선택적으로 제거하여 상기 제 1 텅스텐 플러그를 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 제 2 콘택홀을 매립하는 제 2 텅스텐 플러그를 형성하는 단계; 및 상기 제 2 텅스텐 플러그와 접속하는 금속배선을 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a semiconductor device having a cell region and a peripheral circuit region, the method including forming a bit line on a semiconductor substrate of the cell region and a peripheral circuit region and covering the bit line. Forming a first insulating film; Forming a storage node contact plug in the cell region penetrating the first insulating layer to be connected to the substrate; Forming a first capacitor insulating film on the first insulating film including the storage node contact plug, and selectively removing the first capacitor insulating film to form a first contact hole exposing a bit line of the peripheral circuit area ; Forming a first tungsten plug to fill the first contact hole; Stacking a second capacitor insulating film on the first capacitor insulating film including the first tungsten plug; Selectively removing the second capacitor insulating film and the first capacitor insulating film to form a capacitor in the cell region; Forming a second contact hole exposing the first tungsten plug by selectively removing the second interlayer insulating film after forming the second interlayer insulating film covering the capacitor; Forming a second tungsten plug to fill the second contact hole; And forming a metal wire for connecting with the second tungsten plug.
본 발명에서는 주변회로 영역의 비트라인과 금속배선을 전기적으로 연결하기 위한 금속콘택을 2 단계로 진행하여 고 종횡비로 인한 어려움을 극복하였다. 즉, 본 발명에서는 막질이 다른 캐패시터 절연막이 차례로 적층되어 사용되는 경우에, 제 1 캐패시터 절연막이 적층된 후에, 제 1 텅스텐 플러그 형성공정을 진행하여 주변회로 영역의 비트라인과 접속되는 제 1 텅스텐 플러그를 형성하여 주었다. 이후, 캐패시터가 완성되고 나서 제 1 텅스텐 플러그와 접속되는 제 2 텅스텐 플러그를 형성하여 주었다.In the present invention, the metal contact for electrically connecting the bit line and the metal wiring in the peripheral circuit area is performed in two steps to overcome the difficulties due to the high aspect ratio. That is, in the present invention, in the case where capacitor insulating films of different film quality are laminated and used, the first tungsten plug forming process is performed after the first capacitor insulating film is laminated, and the first tungsten plug is connected to the bit line of the peripheral circuit region. To form. Thereafter, a second tungsten plug connected to the first tungsten plug was formed after the capacitor was completed.
이와같이 본 발명에서는 기존의 고 종횡비를 절반 정도로 감소시킬 수 있기 때문에, 종래에 사용되었던 텅스텐 플러그 증착공정을 그대로 이용하더라도 충분한 공정여유도를 가지고 텅스텐 플러그 증착공정을 진행할 수 있었다.Thus, in the present invention, since the existing high aspect ratio can be reduced by about half, even if the conventional tungsten plug deposition process is used as it is, the tungsten plug deposition process can be performed with sufficient process margin.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자 제조공정을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예를 설명한다.2A to 2F illustrate a semiconductor device manufacturing process according to an embodiment of the present invention, with reference to this description of an embodiment of the present invention.
먼저, 도2a에 도시된 바와같이 반도체 기판(30) 상에 활성영역과 필드영역을 정의하는 소자분리막(31)을 형성한다. 이후, 반도체 기판(30) 상에 스페이서(33)를 구비한 게이트 전극(32)을 형성하고, 게이트 전극의 측면에 소스/드레인 영역(34)을 형성하기 위한 이온주입 공정을 진행한다.First, as shown in FIG. 2A, an isolation layer 31 defining an active region and a field region is formed on the semiconductor substrate 30. Thereafter, the gate electrode 32 having the spacer 33 is formed on the semiconductor substrate 30, and an ion implantation process for forming the source / drain region 34 on the side of the gate electrode is performed.
이후에, 게이트 전극(32)을 덮는 제 1 층간절연막(36)을 형성한 후, 적절한 식각공정, 폴리실리콘 증착공정 및 평탄화 공정 등을 통해 게이트 전극(32) 사이를 채우고 있는 랜딩플러그(35)을 형성한다.Thereafter, after forming the first interlayer insulating layer 36 covering the gate electrode 32, the landing plug 35 filling the gaps between the gate electrodes 32 through an appropriate etching process, polysilicon deposition process, and planarization process. To form.
다음으로, 제 1 층간절연막(36) 상에 비트라인(37)을 패터닝한 후, 상기 비트라인(37)을 덮는 제 2 층간절연막(38)을 형성한다.Next, after the bit line 37 is patterned on the first interlayer insulating film 36, a second interlayer insulating film 38 covering the bit line 37 is formed.
다음으로 제 2 층간절연막(38) 및 제 1 층간절연막(36)을 관통하여 랜딩 플러그(35)와 접하는 스토리지 노드 콘택 플러그(storage node contact plug)(39)를 형성한다. 스토리지 노드 콘택 플러그(39)로는 도핑된 폴리실리콘 또는 텅스텐 등이 사용될 수 있으며, 스토리지 노드 콘택 플러그(39)의 최상부에는 확산방지막(미도시)이 구비될 수도 있다.Next, a storage node contact plug 39 is formed through the second interlayer insulating film 38 and the first interlayer insulating film 36 to be in contact with the landing plug 35. Doped polysilicon or tungsten may be used as the storage node contact plug 39, and a diffusion barrier layer (not shown) may be provided on the top of the storage node contact plug 39.
이와같이 스토리지 노드 콘택 플러그(39)를 형성하기 까지의 공정은 종래기술과 유사하다.As such, the process up to forming the storage node contact plug 39 is similar to that of the related art.
다음으로, 도2b에 도시된 바와같이, 스토리지 노드 콘택 플러그(39)를 포함하는 제 2 층간절연막(38) 상에 제 1 캐패시터 절연막(40)을 적층하여 형성한다.Next, as shown in FIG. 2B, a first capacitor insulating film 40 is formed by stacking the second interlayer insulating film 38 including the storage node contact plug 39.
본 발명에서도, 전술한 이유 때문에 막질이 서로 다른 제 1 캐패시터 절연막과 제 2 캐패시터 절연막을 적층하여 사용하고 있으며, PSG(Phospho Silicate Glass)막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicated Glass)막, BPSG(Boro Phospho Silicate Glass)막 등이 적층된 구조를 사용할 수 있다. 본 발명의 일실시예에서는, 제 1 캐패시터 절연막(40)으로는 TEOS 산화막이 사용될 수 있으며, 제 2 캐패시터 절연막(43)으로는 PSG 막이 사용될 수 있다.In the present invention, the first capacitor insulating film and the second capacitor insulating film having different film qualities are laminated and used for the reasons described above, and the PSG (Phospho Silicate Glass) film, the Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS) film, and USG A structure in which an (Undoped Silicated Glass) film, a BPSG (Boro Phospho Silicate Glass) film, or the like is laminated may be used. In an embodiment of the present invention, a TEOS oxide film may be used as the first capacitor insulating film 40, and a PSG film may be used as the second capacitor insulating film 43.
이와같이 제 1 캐패시터 절연막(40)까지 형성한 다음, 적절한 마스크 공정을 이용하여 제 1 캐패시터 절연막(40)을 선택적으로 제거하여 주변회로 영역의 비트라인(37)이 노출되는 콘택홀(A)을 형성한다.After forming the first capacitor insulating film 40 as described above, the first capacitor insulating film 40 is selectively removed using an appropriate mask process to form the contact hole A exposing the bit line 37 of the peripheral circuit region. do.
다음으로 도2c에 도시된 바와같이 상기 콘택홀(A) 내부를 배리어 메탈(41) 및 텅스텐으로 매립하여 제 1 텅스텐 플러그(42)를 형성한다.Next, as shown in FIG. 2C, the inside of the contact hole A is filled with the barrier metal 41 and tungsten to form a first tungsten plug 42.
즉, 배리어 메탈(41)로 사용되는 Ti/TiN 막 등을 증착하고 연속적으로 텅스텐(42)을 전면에 증착하여 비트라인(37)과 접속시킨다. 이때, 배리어 메탈을 증착하기 전에, 비트라인과의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면처리를 수행할 수도 있다. 이어서, 콘택홀을 채우고 있는 배리어 메탈(41)과 텅스텐(42)만을 남기고 그외의 배리어 메탈과 텅스텐은 제거하는 전면식각공정을 진행하여 제 1 텅스텐 플러그(42)를 형성한다.That is, a Ti / TiN film or the like used as the barrier metal 41 is deposited, and tungsten 42 is continuously deposited on the entire surface to be connected to the bit line 37. In this case, the surface treatment may be performed by RF sputtering to reduce the contact resistance with the bit line before depositing the barrier metal. Subsequently, the first tungsten plug 42 is formed by performing an entire surface etching process of leaving only the barrier metal 41 and tungsten 42 filling the contact hole and removing the other barrier metal and tungsten.
통상적으로 제 1 및 제 2 캐패시터 절연막(40, 43)이 적층된 높이는 20000 ∼ 30000Å 정도이며, 이 중에서 제 1 캐패시터 절연막의 높이는 10000Å 정도이다. 이와같이 본 발명에서는 높이가 10000Å 정도인 제 1 텅스텐 플러그(42)를 먼저 형성하고 있으므로, 그 만큼 종횡비가 감소되는 효과가 있다.Usually, the height in which the 1st and 2nd capacitor insulating films 40 and 43 are laminated | stacked is about 20000-30000 kPa, and the height of a 1st capacitor insulating film among these is about 10000 kPa. As described above, in the present invention, since the first tungsten plug 42 having a height of about 10000 mm is formed first, the aspect ratio is reduced by that amount.
이와같이 제 1 텅스텐 플러그(42)를 형성한 다음, 도2d에 도시된 바와같이 제 2 캐패시터 절연막(43)을 형성한다. 다음으로 도2e에서 처럼, 제 2 캐패시터 절연막(43) 및 제 1 캐패시터 절연막(40)을 선택적으로 제거하여, 스토리지 노드 콘택 플러그(39)와 그 주위를 노출시키는 캐패시터 홀을 형성한다.After forming the first tungsten plug 42, a second capacitor insulating film 43 is formed as shown in Fig. 2D. Next, as shown in FIG. 2E, the second capacitor insulating film 43 and the first capacitor insulating film 40 are selectively removed to form a capacitor hole exposing the storage node contact plug 39 and its surroundings.
다음으로 캐패시터 홀의 표면을 따라 하부전극용 전도물질(44)을 형성하고, 화학기계연마(CMP) 등을 적용하여 하부전극(44)을 셀 단위로 분리시킨다. 이어서, 하부전극(44) 상에 유전막(45), 상부전극(46)을 차례로 형성하여 캐패시터를 완성한다.Next, the conductive material 44 for the lower electrode is formed along the surface of the capacitor hole, and the lower electrode 44 is separated in units of cells by applying chemical mechanical polishing (CMP). Subsequently, the dielectric film 45 and the upper electrode 46 are sequentially formed on the lower electrode 44 to complete the capacitor.
다음으로 도2f에 도시된 바와같이, 캐패시터를 덮는 제 3 층간절연막(47)을 형성한 후, 금속배선(50)과 제 1 텅스텐 플러그(42)를 전기적으로 연결하기 위한 제 2 텅스텐 플러그(49) 형성공정이 진행된다.Next, as shown in FIG. 2F, after forming the third interlayer insulating film 47 covering the capacitor, the second tungsten plug 49 for electrically connecting the metal wiring 50 and the first tungsten plug 42. ) Forming process is in progress.
즉, 제 3 층간절연막(47)을 선택적으로 제거하여 제 1 텅스텐 플러그(42)를 노출시키는 홀을 형성한 다음, 상기 홀 내부를 배리어 메탈(48)로 사용되는 Ti/TiN 막 등을 증착하고 연속적으로 텅스텐(49)을 전면에 증착하여 제 1 텅스텐 플러그(42)과 접속시킨다. 이때, 배리어 메탈을 증착하기 전에, 비트라인과의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면처리를 수행할 수도 있다. 이어서, 콘택홀을 채우고 있는 배리어 메탈(48)과 텅스텐(49)만을 남기고 그외의 배리어 메탈과 텅스텐은 제거하는 전면식각공정을 진행하여 제 2 텅스텐 플러그(49)를 형성한다.That is, the third interlayer insulating film 47 is selectively removed to form a hole exposing the first tungsten plug 42, and then a Ti / TiN film used as the barrier metal 48 is deposited inside the hole. Tungsten 49 is continuously deposited on the entire surface to be connected to the first tungsten plug 42. In this case, the surface treatment may be performed by RF sputtering to reduce the contact resistance with the bit line before depositing the barrier metal. Subsequently, the second tungsten plug 49 is formed by performing a full surface etching process of leaving only the barrier metal 48 and tungsten 49 filling the contact hole and removing the other barrier metal and tungsten.
이어서, 금속배선(50)을 패터닝하기 위한 마스크 및 식각공정을 진행하고, 이후에 일련의 반도체 제조공정을 진행한다.Subsequently, a mask and an etching process for patterning the metal wiring 50 are performed, and then a series of semiconductor manufacturing processes are performed.
이와같이 본 발명의 일실시예에서는, 주변회로영역의 비트라인과 접속하고 있으며, 일단의 높이를 갖는 제 1 텅스텐 플러그를 먼저 형성하고, 그 이후에 캐패시터를 형성한 다음, 최종적으로 제 1 텅스텐 플러그와 접속하는 제 2 텅스텐 플러그를 형성함으로써 텅스텐 플러그 형성공정의 높이를 낮추어 주었으며, 따라서 소자의 고집적화로 인한 소자높이의 증가에 따른 금속콘택홀 식각 및 갭필공정을 어려움을 해결하였다. 또한, 본 발명에서는 종횡비가 낮아진 관계로, 종래에 사용되었던 텅스텐 플러그 증착공정을 그대로 이용하더라도 충분한 공정여유도를 가지고 텅스텐 플러그 증착공정을 진행할 수 있었다.As described above, in one embodiment of the present invention, the first tungsten plug, which is connected to the bit line of the peripheral circuit region and has a height of one end, is formed first, and then a capacitor is formed. By forming the second tungsten plug to be connected, the height of the tungsten plug forming process is reduced, and thus, the metal contact hole etching and gap fill process due to the increase of the device height due to the high integration of the device are solved. In addition, in the present invention, the aspect ratio is lowered, and even though the tungsten plug deposition process used in the prior art is used as it is, the tungsten plug deposition process can be performed with sufficient process margin.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명에 의한 텅스텐 플러그 형성공정을 적용하면, 주변회로영역의 비트라인과 금속배선을 연결하기 위한 콘택 형성시 식각해야 할 깊이를 감소시킴으로써, 콘택홀 프로파일을 개선하여 후속 금속배선 공정의 층덮힘 특성을 향상시켜 줄 수 있으며, 또한 이를 위하여 신규 장비의 도입 없이 이미 검증된 기존장비와 기술을 그대로 사용함으로써 원가경쟁력 확보에 도움을 줄 수 있다.Applying the tungsten plug forming process according to the present invention, by reducing the depth to be etched when forming a contact for connecting the bit line and the metal wiring in the peripheral circuit area, by improving the contact hole profile to the layer covering characteristics of the subsequent metal wiring process In addition, it can help to secure cost competitiveness by using existing equipment and technology that have already been verified without introducing new equipment.
도1은 종래기술에 따라 제조된 반도체 메모리 소자에서 셀 영역과 주변회로 영역의 단면을 도시한 단면도,1 is a cross-sectional view showing a cross section of a cell region and a peripheral circuit region in a semiconductor memory device manufactured according to the prior art;
도2a 내지 도2f는 본 발명의 일 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.2A through 2F are cross-sectional views illustrating a semiconductor device manufacturing process in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 기판31 : 소자분리막30 substrate 31 device isolation film
32 : 워드라인 33 : 스페이서32: wordline 33: spacer
34 : 소스/드레인35 : 랜딩플러그34: source / drain 35: landing plug
36 : 제 1 층간절연막37 : 비트라인36: first interlayer insulating film 37: bit line
38 : 제 2 층간절연막39 : 스토리지 노드 콘택플러그38: second interlayer insulating film 39: storage node contact plug
40 : 제 1 캐패시터 절연막41 : 배리어 메탈40: first capacitor insulating film 41: barrier metal
42 : 제 1 텅스텐 플러그43 : 제 2 캐패시터 절연막42: first tungsten plug 43: second capacitor insulating film
44 : 하부전극45 : 유전체44: lower electrode 45: dielectric
46 : 상부전극47 : 제 3 층간절연막46: upper electrode 47: third interlayer insulating film
48 : 배리어 메탈49 : 제 2 텅스텐 플러그48: barrier metal 49: the second tungsten plug
50 : 금속배선50: metal wiring
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