본 발명은 메모리 모듈에 관한 것으로서, 특히 외부 조정이 가능한 신호선과 스위치를 가지는 메모리 모듈에 관한 것이다.The present invention relates to a memory module, and more particularly to a memory module having a signal line and a switch that can be externally adjusted.
최근 시스템은 고속 동작을 위하여 시스템 보드 상에 여러 능동 장치들을 장착하고 이들 간의 상호 동작은 시스템 버스를 통하여 이루어진다. 시스템 버스는 크게 제어 버스, 주소 버스 그리고 데이터 버스들로 나뉘어져 있으며, 이들을 통해 연결되는 마이크로 콘트롤러, 메모리 모듈 및 입출력 장치들이 쟁탈적으로 버스 사용을 요구하면서 동작한다. 특히, 메모리 모듈은 그 내부적으로 시리얼 버스 구조를 채용하여 고속 동작을 실현하고 있는 데, 메모리 콘트롤러 또는 마이크로 콘트롤러에 의하여 제어된다.Modern systems have mounted several active devices on the system board for high speed operation and the interaction between them is via the system bus. The system bus is largely divided into a control bus, an address bus, and a data bus, and the microcontrollers, memory modules, and input / output devices connected through them operate with a demanding bus usage. In particular, the memory module employs a serial bus structure internally to realize high speed operation, which is controlled by a memory controller or a microcontroller.
도 1은 종래의 시리얼 버스 구조를 갖는 시스템 보드를 나타내는 도면이다. 이를 참조하면, 시스템 보드(10)는 메모리 콘트롤러(11)와 연결되는 다수개의 메모리 모듈들(12,14,16)을 포함하고, 메모리 모듈들(12,14,16)은 순차적으로 연결되는 시리얼 버스 구조로 설계되어 있다. 즉, 메모리 콘트롤러(11)로부터 출력되는 신호는 시스템 버스 라인을 통하여 제1 소켓(13)에 꽂힌 제1 메모리 모듈(12)로 전송되고, 제1 메모리 모듈(12)의 출력은 다시 제1 소켓(13)을 통하여 인접한 제2 메모리 모듈(14)로 전송된다. 제2 메모리 모듈(14)로 입력되는 신호와 제2 메모리 모듈(14)에서 출력되는 신호는 제2 소켓(15)을 통하여 전달되고, 제2 메모리 모듈(14)의 출력신호는 이웃한 제3 메모리 모듈(16)로 전송된다. 제3 메모리 모듈(16)의 출력은 제3 소켓(13)을 통하여 출력되어 터미네이션저항(Rterm)에 연결된다. 터미네이션저항(Rterm)은 터미네이션 전압(Vterm)에 연결되어 버스라인을 마감처리한다.1 is a diagram illustrating a system board having a conventional serial bus structure. Referring to this, the system board 10 includes a plurality of memory modules 12, 14, and 16 connected to the memory controller 11, and the memory modules 12, 14, and 16 are serially connected. It is designed as a bus structure. That is, the signal output from the memory controller 11 is transmitted to the first memory module 12 plugged into the first socket 13 through the system bus line, and the output of the first memory module 12 is again transmitted to the first socket. It is transmitted to the adjacent second memory module 14 through 13. The signal input to the second memory module 14 and the signal output from the second memory module 14 are transmitted through the second socket 15, and the output signal of the second memory module 14 is adjacent to the third Transmitted to the memory module 16. The output of the third memory module 16 is output through the third socket 13 and connected to the termination resistor Rterm. Termination resistor (Rterm) is connected to termination voltage (Vterm) to finish the bus line.
그런데, 이러한 시스템에서는 제3 메모리 모듈(16)로부터 메모리 콘트롤러(11)로 전달되는 신호가 제1 메모리 모듈(12)에서 메모리 콘트롤러(11)로 전달되는 신호에 비해 상당히 감쇄되는 현상이 나타난다. 이를 해결하는 하나의 방법으로 메모리 콘트롤러(11)가 스스로 판단하여 제3 메모리 모듈(16)의 신호를 제1 메모리 모듈(12)의 신호보다 크게 발생하도록 제어하는 방법이 사용되고 있다. 이러한 방법은 비교적 간단한 신호에 사용되는 방법으로써, 데이터 셋업-홀드 시간 등 복잡한 신호의 특성을 제어하기에는 적당하지 못한 문제점이 있다.However, in such a system, the signal transmitted from the third memory module 16 to the memory controller 11 is significantly attenuated compared to the signal transmitted from the first memory module 12 to the memory controller 11. As one method for solving this problem, a method of controlling the memory controller 11 to determine that the signal of the third memory module 16 is larger than the signal of the first memory module 12 is determined. This method, which is used for relatively simple signals, is not suitable for controlling characteristics of complex signals such as data setup-hold time.
그리고, 메모리 모듈들은 하나의 사양으로 통일되어 동일한 특성만을 가지게 되는 데, 특정 용도에 따라 서로 다른 특성을 갖는 메모리 모듈이 요구될 수 있다. 이와 아울러, 사용자의 입장에서 그 특성들을 선택할 수 있는 방법이 요구되기도 한다.In addition, since the memory modules are unified in one specification and have only the same characteristics, a memory module having different characteristics may be required according to a specific use. In addition, there is a need for a method of selecting the characteristics from the user's point of view.
그러므로, 사용자의 입장에서 메모리 모듈의 특성을 조절 가능한 메모리 모듈이 필요하다.Therefore, there is a need for a memory module that can adjust the characteristics of the memory module from the user's point of view.
본 발명의 목적은 외부에서 특성 제어 가능한 메모리 모듈을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a memory module that can be controlled externally.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 시리얼 버스 구조를 갖는 시스템 보드를 나타내는 도면이다.1 is a diagram illustrating a system board having a serial bus structure.
도 2는 본 발명의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.2 is a diagram illustrating a memory module according to an exemplary embodiment of the present invention.
도 3은 도 2의 메모리 칩의 일 예를 나타내는 도면이다.3 is a diagram illustrating an example of the memory chip of FIG. 2.
도 4는 도 3의 지연부를 나타내는 도면이다.4 is a diagram illustrating a delay unit of FIG. 3.
도 5는 도 3의 동작 타이밍을 나타내는 도면이다.5 is a diagram illustrating an operation timing of FIG. 3.
도 6은 도 2의 메모리 칩의 다른 예를 나타내는 도면이다.FIG. 6 is a diagram illustrating another example of the memory chip of FIG. 2.
도 7은 도 6의 동작 타이밍를 나타내는 도면이다.FIG. 7 is a diagram illustrating an operation timing of FIG. 6.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 모듈은 모듈 기판과, 모듈 기판 상에 배열되고 선택 신호들에 의해 특성이 제어되는 다수개의 메모리 칩들과, 다수개의 연결수단들을 내장하여 선택 신호들을 발생하는 스위치를 구비한다.According to an aspect of the present invention, there is provided a memory module including a module substrate, a plurality of memory chips arranged on the module substrate and controlled by selection signals, and a plurality of connection means. And a switch for generating selection signals.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 시스템 보드는 모듈 기판을 구비하는 시스템 보드, 상기 모듈 기판 상에 배열되고 선택 신호들에 의해 특성이 제어되는 다수개의 메모리 칩들과, 시스템보드 상에 다수개의 연결수단들을 내장하여 선택 신호들을 발생하는 스위치를 구비한다.According to another aspect of the present invention, a system board includes a system board including a module substrate, a plurality of memory chips arranged on the module substrate and controlled by selection signals, and a system board. And a switch for embedding a plurality of connection means thereon to generate selection signals.
바람직하기로, 상기 연결수단은 딥 스위치 또는 점퍼이며, 상기 딥 스위치 또는 상기 점퍼는 메모리 모듈의 전원단자와 접지단자에 선택적으로 연결된다. 내장되는 메모리 칩의 일예는 외부 클럭 신호를 수신하여 입력 클럭 신호를 발생하는 입력 클럭 발생부와, 선택 신호에 의해 입력 클럭 신호를 소정시간 지연시켜 입력 버퍼 클럭 신호를 발생시키는 지연부와, 입력 버퍼 클럭 신호에 응답하여 외부 데이터를 수신하는 입력버퍼를 구비한다. 지연부는 선택 신호와 입력 클럭 신호 사이에 연결되고, 선택 신호의 레벨에 따라 입력 버퍼 클럭 신호의 발생시점을 결정하는 데, 트랜지스터의 게이트를 커패시터의 한쪽단으로 하고 이를 입력 클럭 신호와 입력 버퍼 클럭 신호에 연결시키고, 트랜지스터의 소스와 드레인을 연결시켜 커패시터의 다른쪽단으로 하고 이를 제1 선택 신호에 연결시키는 커패시터로 구성된다.Preferably, the connection means is a dip switch or jumper, the dip switch or jumper is selectively connected to the power terminal and the ground terminal of the memory module. An example of an embedded memory chip includes an input clock generator which receives an external clock signal and generates an input clock signal, a delay unit which generates an input buffer clock signal by delaying the input clock signal by a predetermined signal for a predetermined time, and an input buffer. And an input buffer configured to receive external data in response to a clock signal. The delay unit is connected between the selection signal and the input clock signal, and determines the generation point of the input buffer clock signal according to the level of the selection signal. The gate of the transistor is one end of the capacitor and the input clock signal and the input buffer clock signal are used. And a capacitor which connects the source and the drain of the transistor to the other end of the capacitor and connects it to the first select signal.
내장되는 메모리 칩의 다른 예는 외부 클럭 신호를 수신하여 출력 클럭 신호를 발생하는 출력 클럭 발생부와, 선택 신호에 의해 출력 클럭 신호를 소정시간 지연시켜 출력 버퍼 클럭 신호를 발생시키는 지연부와, 출력 버퍼 클럭 신호에 응답하여 메모리 셀 데이터를 출력하는 출력버퍼를 구비한다. 지연부는 선택 신호와 출력 클럭 신호 사이에 연결되고, 선택 신호의 레벨에 따라 출력 버퍼 클럭 신호의 발생시점을 결정하는 데, 트랜지스터의 게이트를 커패시터의 한쪽단으로 해서 이를출력 클럭 신호와 출력 버퍼 클럭 신호에 연결시키고, 트랜지스터의 소스와 드레인을 연결시켜 커패시터의 다른쪽단으로 해서 이를 제2 선택 신호에 연결시키는 커패시터로 구성된다.Another example of a built-in memory chip includes an output clock generator for receiving an external clock signal and generating an output clock signal, a delay unit for generating an output buffer clock signal by delaying the output clock signal by a selection signal for a predetermined time, and an output. And an output buffer configured to output memory cell data in response to the buffer clock signal. The delay unit is connected between the selection signal and the output clock signal, and determines the generation point of the output buffer clock signal according to the level of the selection signal. The gate of the transistor is used as one end of the capacitor to output the output clock signal and the output buffer clock signal. And a capacitor which connects the source and the drain of the transistor to the other end of the capacitor and connects it to the second select signal.
이와 같은 본 발명에 의하면, 메모리 모듈에 내장되는 딥 스위치들 또는 점퍼를 조작하여 딥 스위치 또는 점퍼의 출력인 선택 신호에 따라 메모리 칩 및 메모리 모듈의 특성을 조절할 수 있다. 따라서 조절되는 기능(function)을 수요에 따라 입출력시점, 이중 데이터 율(double data rate; DDR), 단일 데이터 율(single data rate; SDR), 출력 데이터의 개수 등 최종 사용자 (End user)가 원하는 다양한 기능을 사용자에게 용이하게 제공한다.According to the present invention, the characteristics of the memory chip and the memory module may be adjusted according to a selection signal that is an output of the dip switch or jumper by operating dip switches or jumpers included in the memory module. Therefore, the function to be adjusted can be adjusted according to the demands of the input / output, double data rate (DDR), single data rate (SDR), and the number of output data. It provides a function to the user easily.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 2는 본 발명의 일 실시예에 따른 메모리 모듈(200)을 개념적으로 나타내는 도면이다. 메모리 모듈(200)은 연결 수단(210), 예컨대 스위치 또는 점퍼 (jumper)와 다수개의 메모리 칩들(201,202,203)을 포함하고, 메모리 칩들(201,202,203)은 연결수단(210)과 접속된다. 연결수단(210)은 선택 신호들 (S1,S2,S3,…,SN)을 메모리 칩들(201,202,203)로 출력한다. 연결수단(210)은 일종의 딥스위치(dipswitch) 또는 점퍼로 구성되는 데, 연결수단(210)의 스위칭 단자들 (211,212,213,214) 또는 점퍼는 전원전압(VDD)과 접지전압(VSS)에 선택적으로 연결시킴으로써 선택 신호들(S1,S2,S3,…,SN)의 로직레벨이 "H" 또는 "L"로 결정된다.이 때, 연결수단의 스위칭 단자들(211,212,213,214)의 조작은 매뉴얼로 한다.2 is a diagram conceptually illustrating a memory module 200 according to an example embodiment. The memory module 200 includes a connecting means 210, such as a switch or jumper, and a plurality of memory chips 201, 202, 203, and the memory chips 201, 202, 203 are connected to the connecting means 210. The connection unit 210 outputs the selection signals S1, S2, S3,..., SN to the memory chips 201, 202, 203. The connecting means 210 is composed of a kind of dipswitch or jumper. The switching terminals 211, 212, 213, 214 or jumpers of the connecting means 210 are selectively connected to the power supply voltage VDD and the ground voltage VSS. The logic level of the selection signals S1, S2, S3, ..., SN is determined to be "H" or "L". At this time, the operation of the switching terminals 211, 212, 213, 214 of the connecting means is made manually.
또한, 점퍼(jumper)가 스위칭 단자들(211,212,213,214)대신에 사용될 수 있다. 선택신호들(S1,S2,S3,…,SN)은 스위칭 단자들(211,212, 213,214) 또는 점퍼의 출력에 의하여만 제어된다. 연결수단인 점퍼 또는 스위치(210)는 메모리 모듈(200) 상에 또는 시스템 보드 상에 설치될 수 있다.In addition, jumpers may be used in place of the switching terminals 211, 212, 213, 214. The selection signals S1, S2, S3, ..., SN are controlled only by the outputs of the switching terminals 211, 212, 213, 214 or jumpers. The jumper or switch 210 as a connection means may be installed on the memory module 200 or on the system board.
선택 신호들(S1,S2,S3,…,SN)은 각각의 메모리 칩들(201,202,203)로 출력되어 각 메모리 칩(201,202,203)의 특성을 조절하게 된다, 구체적으로, 도 3은 메모리 칩의 입력 특성이 조절되는 예에 대하여, 도 6은 출력 특성이 조절되는 예에 대하여 기술하고자 한다. 여기에서, 도 3과 도 6은 도 2의 메모리 칩들(201,202,203)을 대표하여 하나의 메모리 칩(201)을 나타낸다.The selection signals S1, S2, S3,..., SN are output to the respective memory chips 201, 202, and 203 to adjust the characteristics of the memory chips 201, 202, and 203. Specifically, FIG. For the example of adjustment, FIG. 6 will be described for the example of adjusting the output characteristic. 3 and 6 illustrate one memory chip 201 on behalf of the memory chips 201, 202, and 203 of FIG. 2.
도 3에서, 메모리 칩(201)은 제1 선택 신호(S1), 외부 클럭 신호(Ext.clk)와 외부 데이터(Ext.data)를 수신하는 블락들을 포함하는 일부분을 나타낸다. 외부 클럭 신호(Ext.clk)는 입력 클럭 발생기(320)로 입력되어 입력 클럭 신호(R.clk)로 발생된다. 지연부(330)는 입력 클럭 신호(R.clk)를 입력하여 소정시간 지연된 입력 버퍼 클럭 신호(In.clk)를 발생시키는 데, 제1 선택 신호(S1)에 의해 그 지연시간이 조절된다.In FIG. 3, the memory chip 201 represents a portion including blocks for receiving the first selection signal S1, the external clock signal Ext.clk and the external data Ext.data. The external clock signal Ext.clk is input to the input clock generator 320 and is generated as the input clock signal R.clk. The delay unit 330 inputs an input clock signal R.clk to generate an input buffer clock signal In.clk which is delayed by a predetermined time. The delay time is adjusted by the first selection signal S1.
도 4는 지연부(330)를 구체적으로 나타내는 도면이다. 지연부(330)는 제1 선택 신호(S1)와 입력 클럭 신호(R.clk) 및 입력 버퍼 클럭 신호(In.clk) 사이에 연결되는 커패시터(401)로 구성된다. 커패시터(401)는 트랜지스터로 구성되는 데, 트랜지스터의 게이트를 커패시터의 한쪽단으로 해서 이를 입력 클럭 신호(R.clk)와입력 버퍼 클럭 신호(In.clk)에 연결하고, 트랜지스터의 소스와 드레인을 연결시켜 커패시터의 다른쪽단으로 해서 이를 제1 선택 신호(S1)에 연결한다.4 illustrates the delay unit 330 in detail. The delay unit 330 includes a capacitor 401 connected between the first selection signal S1 and the input clock signal R.clk and the input buffer clock signal In.clk. The capacitor 401 is composed of a transistor. The gate of the transistor serves as one end of the capacitor, and is connected to the input clock signal R.clk and the input buffer clock signal In.clk, and the source and drain of the transistor are connected. The other end of the capacitor and connects it to the first selection signal S1.
도 3 및 도 4의 동작 타이밍은 도 5에 도시되어있다. 도 5는 제1 선택 신호(S1)의 로직레벨에 따라 입력 버퍼 클럭 신호(In.clk)의 발생시점이 달라짐을 나타내는 도면이다. 외부 데이터(Ext.data)와 외부 클럭 신호(Ext.clk)가 입력되고, 외부 클럭 신호(Ext.clk)는 입력 클럭 발생부(320, 도 3)를 통해 입력 클럭 신호(R.clk)를 발생하고, 입력 클럭 신호(R.clk)는 지연부(330, 도 3)를 통해 입력 버퍼 클럭 신호(In.clk)를 발생시키는 데, 제1 선택 신호(S1)가 로직 로우레벨(S1=0)일 때에는 입력 클럭 신호(R.clk)와 거의 같은 시점(ts1)에서 발생하고 로직 하이레벨(S1=1)일 때에는 입력 클럭 신호(R.clk)로부터 소정시간(△ts) 지연된 후 발생된다(ts2).The operation timings of FIGS. 3 and 4 are shown in FIG. 5. FIG. 5 is a diagram illustrating a timing point of generating an input buffer clock signal In.clk according to a logic level of the first selection signal S1. The external data Ext.data and the external clock signal Ext.clk are input, and the external clock signal Ext.clk receives the input clock signal R.clk through the input clock generator 320 (FIG. 3). And the input clock signal R.clk generates the input buffer clock signal In.clk through the delay unit 330 (FIG. 3), and the first selection signal S1 is a logic low level S1 =. 0 occurs at the same time point ts1 as the input clock signal R.clk, and occurs at a logic high level S1 = 1 after a predetermined time Δts is delayed from the input clock signal R.clk. (Ts2)
그리고, 도 6과 도 7은 메모리 칩(201)의 출력 특성이 조절되는 예를 설명하는 도면들이다. 도 6에서, 메모리 칩(201)은 메모리 셀 블락(610), IO 회로(620), 출력 버퍼(630), 지연부(640) 및 출력 클럭 발생부(650)를 포함한다. 메모리 셀 블락(610)에서 독출된 셀 데이터는 IO 회로(620)를 통해 출력버퍼(630)로 전달된다. 출력버퍼(630)는 출력 버퍼 클럭 신호(Out.clk)에 응답하여 셀 데이터를 데이터 터미널(DQ)로 출력한다. 출력 버퍼 클럭 신호(Out.clk)는 출력 클럭 발생부(650)로 수신되는 외부 클럭 신호(Ext.clk)로부터 발생되는 데, 출력 클럭 발생부(650)의 출력 클럭 신호(T.clk)는 지연부(640)를 통해 소정시간 지연된 후 출력 버퍼 클럭 신호(Out.clk)로 발생된다. 지연부(640)는 제2 선택 신호(S20에 응답하여 출력 버퍼 클럭 신호(Out.clk)의 발생시점을 결정하며, 도 4에 도시된 지연부와 거의 동일하다.6 and 7 illustrate examples in which output characteristics of the memory chip 201 are adjusted. In FIG. 6, the memory chip 201 includes a memory cell block 610, an IO circuit 620, an output buffer 630, a delay unit 640, and an output clock generator 650. Cell data read from the memory cell block 610 is transferred to the output buffer 630 through the IO circuit 620. The output buffer 630 outputs cell data to the data terminal DQ in response to the output buffer clock signal Out.clk. The output buffer clock signal Out.clk is generated from an external clock signal Ext.clk received by the output clock generator 650. The output clock signal T.clk of the output clock generator 650 is After a predetermined time delay through the delay unit 640 is generated as an output buffer clock signal (Out.clk). The delay unit 640 determines the generation time of the output buffer clock signal Out.clk in response to the second selection signal S20, and is substantially the same as the delay unit shown in FIG. 4.
도 7의 동작 타이밍도를 참조하면, 수신되는 외부 클럭 신호(Ext.clk)에 따라 출력 클럭 신호(T.clk)가 발생된다. 출력 버퍼 클럭 신호(Out.clk)는 제2 제어신호(S2)의 로직레벨이 로직 로우레벨(S2=0)이면 출력 클럭 신호(T.clk)와 거의 동일한 시점에서 발생되고, 로직 하이레벨이면(S2=1) 출력 클럭 신호(T.clk)로부터 소정시간(△tQ) 지연된 후 발생된다. 따라서, 데이터 터미널(DQ)로 출력되는 셀 데이터는 제2 선택 신호(S2)의 로직레벨에 따라 데이터 터미널(DQ)로의 출력시점이 달라진다.Referring to the operation timing diagram of FIG. 7, the output clock signal T.clk is generated according to the external clock signal Ext.clk. The output buffer clock signal Out.clk is generated at about the same time as the output clock signal T.clk when the logic level of the second control signal S2 is a logic low level S2 = 0. (S2 = 1) Generated after a predetermined time (ΔtQ) delay from the output clock signal T.clk. Therefore, the cell data output to the data terminal DQ has a different output time point to the data terminal DQ depending on the logic level of the second selection signal S2.
본 발명의 실시예에 따른 메모리 모듈 또는 시스템보드에 장착되는 반도체 메모리 장치는 외부에서 반도체 메모리장치의 특성을 제어하는 핀들과 이 핀들은 외부의 딥 스위치 및 점퍼를 통하여 발생되는 선택신호에 의하여 메모리 장치 또는 메모리 모듈의 기능(function)을 제어할 수 있다.According to an embodiment of the present invention, a semiconductor memory device mounted on a memory module or a system board may include pins for controlling characteristics of the semiconductor memory device from outside and the pins may be selected by a selection signal generated through an external dip switch and a jumper. Alternatively, a function of the memory module may be controlled.
즉, 본 발명의 메모리 모듈은 연결 수단, 예컨대 딥 스위치 또는 점퍼의 출력인 선택 신호들에 응답하여 메모리 칩의 데이터 입출력 시점, 이중 데이터 율(double data rate; DDR) 디램의 동작, 단일 데이터 율(single data rate; SDR) 디램의 동작, 출력 데이터의 개수 등 최종 사용자 (End user)가 원하는 다양한 기능을 사용자에게 용이하게 제공한다.In other words, the memory module of the present invention is a data input and output time point of the memory chip, operation of a double data rate (DDR) DRAM, a single data rate in response to selection signals that are outputs of a connection means, for example, a dip switch or a jumper. It provides the user with various functions desired by the end user such as operation of single data rate (SDR) DRAM and the number of output data.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명에 의하면, 메모리 모듈에 내장되는 딥 스위치들을 조작하여딥 스위치의 출력인 선택 신호에 따라 메모리 칩 및 메모리 모듈의 특성을 조절할 수 있다. 따라서 조절되는 기능(function)을 수요에 따라 입출력시점, 이중 데이터 율(double data rate; DDR) 디램의 동작, 단일 데이터 율(single data rate; SDR) 디램의 동작, 출력 데이터의 개수 등 최종 사용자 (End user)가 원하는 다양한 기능을 사용자에게 용이하게 제공한다.According to the present invention described above, the characteristics of the memory chip and the memory module may be adjusted according to a selection signal that is an output of the dip switch by manipulating the dip switches included in the memory module. Therefore, the user can adjust the functions to be adjusted according to demand, such as input / output time, operation of double data rate (DDR) DRAM, operation of single data rate (SDR) DRAM, number of output data, etc. End user) easily provides users with various functions they want.
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|---|---|---|
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| KR20050111442A (en) | Semiconductor device, method of setting mirror mode of the same, and module using the same | |
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| PE0902 | Notice of grounds for rejection | Comment text:Notification of reason for refusal Patent event date:20070525 Patent event code:PE09021S01D | |
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| PE0701 | Decision of registration | Patent event code:PE07011S01D Comment text:Decision to Grant Registration Patent event date:20071129 | |
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