본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 반도체 칩의 칩패드와 리드의 본딩패드를 전기적으로 연결하는 와이어의 길이를 짧게 하여 반도체 패키지의 소형화를 꾀할 수 있으며, 핀 수가 적은 고주파 및 통신용 제품의 반도체 패키지에 적용 가능한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and in particular, to shorten the length of the wire electrically connecting the chip pad of the semiconductor chip and the bonding pad of the lead, and to miniaturize the semiconductor package, and to reduce the number of pins. It is applicable to the semiconductor package of the product.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP패키지, 글래스밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장 방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array)등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.Generally, semiconductor packages include resin sealing packages, TCP packages, glass sealing packages, and the like. Such semiconductor packages are classified into insert type and surface mount technology (SMT) types according to the mounting method. The insert types include DIP (Dual In-line Package) and PGA (Pin Grid Array). Typical examples of the mounting type include a quad flat package (QFP), a plastic leaded chip carrier (PLC), a ceramic leaded chip carrier (CLCC), and a ball grid array (BGA).
최근에는 제품의 소형화에 따라 부품 장착도를 높이기 위해서 삽입형 반도체 패키지보다는 표면실장형 반도체 패키지가 널리 사용되고 있다. 이러한 표면실장형 반도체 패키지의 일 예를 도 1에 나타내었다.Recently, surface mount type semiconductor packages are widely used rather than insert type semiconductor packages in order to increase component mounting according to miniaturization of products. An example of such a surface mount semiconductor package is shown in FIG. 1.
도 1은 종래의 반도체 패키지의 구성을 나타낸 단면도이다.1 is a cross-sectional view showing the configuration of a conventional semiconductor package.
도 1에 나타낸 바와 같이 반도체 패키지의 구조, 집적된 전자회로의 신호를 인출하기 위한 칩패드(2)가 형성되어 있는 반도체칩(1)과, 이 반도체칩(1)의 신호를 연결할 수 있도록 하는 본딩패드(4)가 형성되어 있는 리드(3)와, 상기 리드(3)의 본딩패드(4)와 상기 반도체칩(1)의 칩패드(2)를 전기적으로 연결하도록 하는 와이어(5)와, 상기 반도체칩(1)을 외부 환경으로부터 보호하기 위해 그 외부를 감싸서 형성된 몰드 컴파운드(6)로 이루어진다.As shown in FIG. 1, the semiconductor chip 1 having the structure of the semiconductor package and the chip pad 2 for extracting the signal of the integrated electronic circuit and the signal of the semiconductor chip 1 can be connected. A lead 5 having a bonding pad 4 formed thereon, a wire 5 for electrically connecting the bonding pad 4 of the lead 3 to the chip pad 2 of the semiconductor chip 1; In order to protect the semiconductor chip 1 from the external environment, the mold compound 6 is formed to surround the outside thereof.
그러나, 이러한 반도체 패키지는 상기 리드(3)가 반원형으로 형성됨으로서 그 제조 공정이 매우 복잡하여 가격을 상승시키는 문제점이 있었다. 또한, 상기 리드(3)의 형성을 위해서는 금속판을 하프 에칭(Half-Etching) 해야하므로 에칭 정도에 따라 상기 리드(3)의 높이가 달라질 수 있어 반도체 패키지를 마더보드에 실장시 불량을 일으킬 수 있는 단점이 있다.However, such a semiconductor package has a problem in that the lead 3 is formed in a semicircular shape, so that the manufacturing process is very complicated and the price is increased. In addition, since the metal plate must be half-etched to form the lead 3, the height of the lead 3 may vary according to the degree of etching, which may cause a defect in mounting the semiconductor package on the motherboard. There are disadvantages.
본 발명의 목적은 전도성 금속판에 돌출부와 요홈부를 형성하여 와이어본딩 후 몰딩한 다음, 금속판을 화학용액으로 식각하여 리드를 구성함으로서 패키지의 사이즈를 줄이고, 신호의 길이를 짧게 할 수 있어 고주파용 패키지에 적합하도록 한 반도체 패키지 및 그 제조방법을 제공함에 있다.An object of the present invention is to form a protrusion and a recess in the conductive metal plate, wire-bonding and molding, and then to etch the metal plate with a chemical solution to form a lead to reduce the size of the package, shorten the length of the signal to a high frequency package A semiconductor package and a method of manufacturing the same are provided.
상기 목적을 달성하기 위한 본 발명의 반도체 패키지는, 집적된 전자회로의 신호를 인출하기 위한 칩패드가 형성되어 있는 반도체칩; 상기 반도체칩의 외측으로 배열되어 전자회로의 신호와 연결되는 본딩패드가 상부에 형성되고, 저면에는 접촉면적을 넓히기 위한 요홈이 형성되어 있는 리드; 상기 리드의 본딩패드와 상기 반도체칩의 칩패드를 전기적으로 연결하여 신호를 전달하도록 하는 와이어; 및 상기 반도체칩과 와이어, 리드의 상부를 감싸 외부환경으로부터 보호하도록 하는 컴파운드로 이루어진다.The semiconductor package of the present invention for achieving the above object is a semiconductor chip having a chip pad for extracting the signal of the integrated electronic circuit; A lead having a bonding pad arranged on the outside of the semiconductor chip and connected to a signal of an electronic circuit, and having a recess formed at a bottom thereof to increase a contact area; A wire for electrically connecting a bonding pad of the lead and a chip pad of the semiconductor chip to transmit a signal; And a compound surrounding the upper portion of the semiconductor chip, the wire and the lead to protect from the external environment.
상기 리드에는 솔더볼이 융착되는 것이 바람직하다.It is preferable that a solder ball is fused to the lead.
상기 반도체칩의 저면에는 열방출을 위한 금속판이 더 설치됨이 바람직하다.이 금속판에 의해 노이즈를 방지할 수 있다.Preferably, a metal plate for heat dissipation is further provided on the bottom of the semiconductor chip. Noise may be prevented by the metal plate.
본 발명에 따른 반도체 패키지의 제조방법은, 리드를 형성하기 위한 전도성 금속판을 제공하는 단계; 상기 전도성 금속판에 리드가 형성되는 부분을 돌기부와 요홈부로 형성하는 단계; 상기 돌기부의 상면을 도금하여 본딩패드를 형성하는 단계; 전자회로의 신호를 인출하기 위한 칩패드가 형성되어 있는 반도체칩을 상기 금속판의 상면에 실장하는 단계; 상기 반도체칩의 칩패드와 상기 금속판의 본딩패드를 전기적으로 연결하도록 와이어로 본딩하는 단계; 상기 반도체칩을 포함한 와이어 및 돌기부를 덮도록 상기 금속판의 상면을 컴파운드로 몰딩하는 단계; 상기 금속판의 저면 전체에 포토 레지스트를 도포한 후, 리드 형성부를 제외한 나머지 부분의 포토 레지스트를 제거하는 단계; 상기 금속판을 화학용액으로 식각처리하여 제거한 후 남아있는 포토 레지스를 제거함에 의해 저면에 요홈을 갖는 리드를 형성하는 단계; 상기 리드의 부식을 방지하기 위해 상기 리드의 표면에 무전해 금도금을 하는 단계; 및 상기 공정을 통한 반도체 패키지를 낱개로 분리하는 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes providing a conductive metal plate for forming a lead; Forming a portion in which the lead is formed in the conductive metal plate as a protrusion and a recess; Plating a top surface of the protrusion to form a bonding pad; Mounting a semiconductor chip having a chip pad for extracting a signal of an electronic circuit on an upper surface of the metal plate; Bonding the chip pad of the semiconductor chip with the bonding pad of the metal plate with a wire to electrically connect the chip pad of the semiconductor chip; Molding an upper surface of the metal plate with a compound to cover the wire and the protrusion including the semiconductor chip; Applying photoresist to the entire bottom surface of the metal plate, and then removing photoresist in the remaining portions except for the lead forming portion; Forming a lead having a recess on the bottom by removing the remaining photoresist after etching by removing the metal plate with a chemical solution; Electroless gold plating the surface of the lead to prevent corrosion of the lead; And separately separating the semiconductor packages through the process.
상기 도금 후에는 상기 리드에 대하여 솔더볼을 융착하는 단계를 더 포함하는 것이 바람직하다.After the plating, it is preferable to further include the step of welding the solder ball to the lead.
상기 분리 단계 전에는 상기 반도체칩의 저면에 열방출을 위한 금속판을 설치하는 단계를 더 포함하는 것이 바람직하다.It is preferable to further include installing a metal plate for heat dissipation on the bottom surface of the semiconductor chip before the separating step.
도 1은 종래 반도체 패키지의 구조를 나타낸 단면도1 is a cross-sectional view showing the structure of a conventional semiconductor package
도 2A 내지 도 2L은 본 발명에 따른 반도체 패키지의 제조방법을 나타낸 도면2A to 2L illustrate a method of manufacturing a semiconductor package according to the present invention.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도3 is a cross-sectional view illustrating a structure of a semiconductor package according to a first embodiment of the present invention.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도4 is a cross-sectional view illustrating a structure of a semiconductor package according to a second embodiment of the present invention.
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도5 is a cross-sectional view illustrating a structure of a semiconductor package according to a third embodiment of the present invention.
도 6은 본 발명의 제4 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도6 is a cross-sectional view illustrating a structure of a semiconductor package according to a fourth embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 - 전도성 금속판12 - 돌기부10-conductive metal plate 12-protrusion
14 - 요홈부16 - 리드14-groove 16-lead
18 - 본딩패드20 - 반도체칩18-Bonding Pads 20-Semiconductor Chips
22 - 칩패드24 - 와이어22-Chip Pad 24-Wire
26 - 몰드 컴파운드30 - 포토 레지스트26-Mold Compound 30-Photo Resist
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2A 내지 도 2L은 본 발명에 따른 반도체 패키지의 제조방법을 나타낸 도면이다.2A to 2L are views illustrating a method of manufacturing a semiconductor package according to the present invention.
도 2A는 본 발명에 사용되는 전도성 금속판(동판)(10)을 나타낸 도면이다. 이 전도성 금속판(10)은 반도체 패키지가 완성된 상태에서 리드(16)를 구성하기 위한 소재이다.2A is a diagram showing a conductive metal plate (copper plate) 10 used in the present invention. The conductive metal plate 10 is a material for constituting the lead 16 in a state where the semiconductor package is completed.
도 2B는 상기 전도성 금속판(10)에 돌기부(12)와 요홈부(14)를 형성한 상태를 나타낸 도면이다. 이 돌기부(12)는 금속판(10)의 상부로 돌출되는 것이고, 상기 요홈부(14)는 상기 돌기부(12)의 하부로 형성된다. 이러한 돌기부(12)와 요홈부(14)는 와이어 본딩이나 표면실장(Surface Mount Device: SMD)을 위한 것으로, 반도체 패키지의 완성 후 리드를 구성한다.2B is a view showing a state in which the protrusions 12 and the recesses 14 are formed on the conductive metal plate 10. The protrusion 12 protrudes upward from the metal plate 10, and the recess 14 is formed below the protrusion 12. The protrusions 12 and the recesses 14 are for wire bonding or surface mount devices (SMDs), and constitute leads after completion of the semiconductor package.
도 2C는 상기 돌기부(12)에 도금을 하여 본딩패드(18)를 형성한 상태를 나타낸 도면이다. 상기 본딩패드(18)는 와이어 본딩을 할 수 있도록 하기 위한 것으로, 와이어가 직접 연결되는 부분이다.2C is a view showing a state in which a bonding pad 18 is formed by plating the protrusion part 12. The bonding pad 18 is intended to allow wire bonding, and is directly connected to the wire.
도 2D는 상기 금속판(10)에 반도체칩(20)을 실장한 상태를 나타낸 도면이다. 이 반도체칩(20)은 일면에 전자회로가 집적되어 있고, 그 전자회로의 신호를 인출하기 위한 칩패드(22)가 형성되어 있다. 이러한 반도체칩(20)을 상기 금속판(10)의 상면에 접착수단(28)을 이용하여 실장한다.2D is a diagram illustrating a state in which the semiconductor chip 20 is mounted on the metal plate 10. An electronic circuit is integrated on one surface of the semiconductor chip 20, and a chip pad 22 for extracting a signal of the electronic circuit is formed. The semiconductor chip 20 is mounted on the upper surface of the metal plate 10 by using an adhesive means 28.
도 2E는 와이어 본딩을 한 상태를 나타낸 도면이다. 이러한 와이어 본딩은 반도체칩(20)의 칩패드(22)와 돌기부(12) 상에 형성된 본딩패드(18)를 와이어(24)에 의해 전기적으로 연결하여 신호를 전달하도록 하는 것으로, 이 와이어(24)에 의해 반도체칩(20)의 신호가 리드로 전달된다.2E is a view showing a state of wire bonding. This wire bonding is to electrically connect the bonding pad 18 formed on the chip pad 22 and the projection 12 of the semiconductor chip 20 by the wire 24 to transmit a signal. ), The signal of the semiconductor chip 20 is transferred to the lead.
도 2F는 반도체칩을 보호하기 위해 몰딩한 상태를 나타낸 도면이다. 상기 몰딩은 반도체칩(20)과 와이어(24) 및 돌기부(12)를 포함하도록 상기 금속판(10)의 상면을 몰드 컴파운드(26)로 덮어서 몰딩하는 것으로, 돌기부(12)에 의해 그 접촉면적이 널어 반도체 패키지의 완성 후 형성되는 리드와 견고한 상태의 결합력을 유지할 수 있다.2F is a view showing a molded state for protecting a semiconductor chip. The molding is formed by covering the upper surface of the metal plate 10 with a mold compound 26 so as to include the semiconductor chip 20, the wires 24, and the protrusions 12, and the contact area thereof by the protrusions 12. It is possible to maintain a firm bonding force with the lead formed after the completion of the semiconductor package.
도 2G는 금속판의 저면 전체에 포토 레지스트(Photo Resister)를 도포한 상태를 나타낸 도면이고, 도 2H는 리드가 형성되는 부분을 제외한 포토 레리스트를 제거한 상태를 나타낸 도면이다.FIG. 2G is a view showing a state in which photoresist is applied to the entire bottom surface of the metal plate, and FIG. 2H is a view showing a state in which photoresist is removed except for a portion where a lead is formed.
도시된 바와 같이 상기 포토 레지스트(30)는 리드(16)의 형성을 위해 금속판(10)을 에칭하기 위한 것으로, 먼저 도 2G에 나타낸 바와 같이 금속판(10)의 저면에 요홈부(14)를 포함하여 전체적으로 도포한 후, 도 2H에 나타낸 바와 같이 리드(16)가 형성되는 부분을 제외한 부분을 제거한다. 즉, 리드(16)가 형성되는 부분에만 상기 포토 레지스트(30)가 도포되어야 한다.As shown, the photoresist 30 is for etching the metal plate 10 to form the lead 16. First, as shown in FIG. 2G, the recess 14 is formed on the bottom surface of the metal plate 10. After application as a whole, as shown in FIG. 2H, portions other than the portion where the lead 16 is formed are removed. That is, the photoresist 30 should be applied only to the portion where the lead 16 is formed.
도 2I는 금속판(10)을 에칭하여 리드를 형성한 상태를 나타낸 도면이다. 상기 금속판(10)에 에칭을 하게 되면 포토 레지스트(30)가 있는 부분은 에칭되지 않고 포토 레지스트가 없는 부분만 에칭되어 리드(16)를 구성할 수 있다. 이러한 에칭은 화학용약을 이용한다. 이와 같이 리드(16)를 구성하기 위해 에칭하는 것은 금속판(10) 전체 두께를 전부 에칭함으로서 작업성이 편리하고, 상기 리드(16)의 높이를 항상 일정하게 할 있다. 즉, 금속판(10)의 두께가 그대로 유지되어 리드의 높이를 일정하게 한다.2I is a view showing a state in which a lead is formed by etching the metal plate 10. When the metal plate 10 is etched, the portion having the photoresist 30 is not etched, and only the portion without the photoresist is etched to form the lead 16. This etching uses chemical solvents. In order to etch the lead 16 in this manner, workability is convenient by etching the entire thickness of the metal plate 10, and the height of the lead 16 can be made constant at all times. That is, the thickness of the metal plate 10 is maintained as it is to make the height of the lead constant.
도 2J는 금속판을 에칭한 후 남아 있는 포토 레지스트를 제거한 상태를 나타낸 도면이다. 상기와 같이 포토 레지스트(30)를 제거하게 되면 금속판은 소정 형상으로 형성되어 리드(16)를 구성한다. 이 리드(16)는 요홈부(14)가 중앙에 형성됨으로서 그 표면적을 넓힐 수 있도록 된 것으로, 본 발명의 특징을 이루는 부분이다.2J is a view showing a state in which photoresist remaining after etching a metal plate is removed. When the photoresist 30 is removed as described above, the metal plate is formed in a predetermined shape to form the lead 16. The lead 16 is formed to be wide in the surface area by the groove portion 14 is formed in the center, which is a part of the characteristics of the present invention.
도 2K는 상기 리드(16)에 도금을 한 상태를 나타낸 도면이다. 이 도금은 상기 리드(16)의 부식을 방지함은 물론 솔더볼(34)을 융착시 그 표면적을 넓혀 결합력을 향상시키기 위한 것으로, 무전해 금(Au) 도금을 하는 것이 바람직하다.2K is a view showing a state in which the lead 16 is plated. This plating is to prevent corrosion of the lead 16 as well as to increase the surface area when the solder ball 34 is fused to improve the bonding force, it is preferable to electroless gold (Au) plating.
도 2L은 리드에 솔더볼을 융착한 상태를 나타낸 도면이다. 이 솔더볼(34)은 반도체 패키지를 마더보드에 실장하기 위한 것으로, 이러한 솔더볼(34)을 구성하기 않을 수 있다. 도면에서 점선으로 나타낸 부분은 낱개의 반도체 패키지로 분리하기 위해 절단되는 선이다.2L is a view showing a state in which solder balls are fused to leads. The solder ball 34 is for mounting a semiconductor package on a motherboard, and may not constitute such a solder ball 34. The dotted line in the figure is a line which is cut to separate the individual semiconductor packages.
도 2A 내지 도 2L에서는 하나의 금속판(10)에 반도체칩(20)이 두 개 실장되어 있는 상태를 도시하였으나, 본 발명은 두 개 이상의 반도체칩(20)을 실장하는 것이다.2A to 2L illustrate a state in which two semiconductor chips 20 are mounted on one metal plate 10, but the present invention is to mount two or more semiconductor chips 20.
상기와 같은 공정을 거쳐 완성된 반도체 패키지의 여러 실시예를 도 3 내지 도 6에 나타내었다.Various embodiments of the semiconductor package completed through the above process are shown in FIGS. 3 to 6.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지의 구성을 나타낸 도면이다.3 is a diagram illustrating a configuration of a semiconductor package according to a first embodiment of the present invention.
도 3에 나타낸 바와 같이 본 발명의 제1 실시예는 반도체칩(20)이 구비되어 있다. 이 반도체칩(20)은 일면에는 전자회로가 집적되어 있고, 그 전자회로의 신호를 인출하기 위한 칩패드(22)가 형성되어 있다.As shown in FIG. 3, the first embodiment of the present invention includes a semiconductor chip 20. An electronic circuit is integrated on one surface of the semiconductor chip 20, and a chip pad 22 for extracting a signal of the electronic circuit is formed.
상기 반도체칩(20)의 외측으로 리드(16)가 구비된다. 이 리드는 상기 반도체칩(20)의 전자회로 신호와 연결되는 본딩패드(18)가 상부에 형성되고, 저면은 소정의 요홈부(14)가 형성되어 있는 것으로, 본 고안의 특징으로 이루는 부분이다. 상기 리드(16)에는 금(Au)도금이 되어 부식을 방지하도록 되어 있다.A lead 16 is provided outside the semiconductor chip 20. The lead has a bonding pad 18 connected to an electronic circuit signal of the semiconductor chip 20 at the top thereof, and a bottom surface thereof has a predetermined recess 14 to form a feature of the present invention. . The lead 16 is plated with gold (Au) to prevent corrosion.
상기 리드(16)의 본딩패드(18)와 반도체칩(20)의 칩패드(22)를 전기적으로 연결하는 골드 와이어(24)가 구비되어 있다. 이 와이어(24)에 의해 반도체칩(20)의 신호가 리드(16)에 전달된다.The gold wire 24 electrically connecting the bonding pad 18 of the lead 16 and the chip pad 22 of the semiconductor chip 20 is provided. The signal of the semiconductor chip 20 is transmitted to the lead 16 by the wire 24.
상기 반도체칩(20)과 와이어(24) 및 리드(16)를 외부환경으로부터 보호하기 위해 몰드 컴파운드(26)로 감싸진다. 이 몰드 컴파운드(26)는 상기 리드(16)가 하부로 돌출되도록 하는 것으로, 상기 리드(16)의 상부는 몰드 컴파운드(26)에 매몰되는 형태로 몰딩되어 결합력을 향상시킨다. 즉, 리드(16)의 상부로 돌출되는 돌기부가 몰드 컴파운드(26) 내에 몰딩되어 결합력을 향상시킨다.In order to protect the semiconductor chip 20, the wires 24, and the leads 16 from an external environment, the semiconductor chip 20 is surrounded by a mold compound 26. The mold compound 26 causes the lid 16 to protrude downward, and the upper portion of the lid 16 is molded in a form buried in the mold compound 26 to improve the bonding force. That is, the protrusion protruding to the upper portion of the lid 16 is molded in the mold compound 26 to improve the bonding force.
도 4는 본 발명의 제2 실시예에 따른 반도체 패키지의 구성을 나타낸 단면도이다.4 is a cross-sectional view illustrating a configuration of a semiconductor package according to a second embodiment of the present invention.
도 4에 나타낸 바와 같이 본 발명의 제2 실시예는 상기 제1 실시예의 구성에서 상기 반도체칩(20)의 저면으로 금속판(32)이 부착되어 있다. 이 금속판(32)은 반도체칩(20)의 회로 동작시 발생되는 열을 외부로 신속하게 배출시킬 수 있음은물론, 이 금속판(32)에 의해 노이즈(Noise)를 방지한다. 본 발명의 제2 실시예는 상기 금속판(32)을 제외하고는 상술한 제1 실시예와 모든 구성요소는 동일하다.As shown in Fig. 4, in the second embodiment of the present invention, the metal plate 32 is attached to the bottom surface of the semiconductor chip 20 in the configuration of the first embodiment. The metal plate 32 can quickly dissipate heat generated during the circuit operation of the semiconductor chip 20 to the outside, and the metal plate 32 prevents noise. The second embodiment of the present invention is identical to the above-described first embodiment except for the metal plate 32, and all the components are the same.
도 5는 본 발명의 제3 실시예에 따른 반도체 패키지의 구조를 나타낸 단면도이다.5 is a cross-sectional view illustrating a structure of a semiconductor package according to a third exemplary embodiment of the present invention.
도 5에 나타낸 바와 같이 본 발명의 제3 실시예는 상기 제1 실시예의 구성에서 상기 리드(16)에 솔더볼(34)이 융착되어 있다. 이 솔더볼(34)은 반도체 패키지를 마더보드(미도시)에 실장되도록 하기 위한 것이다. 본 발명의 제3 실시예는 상기 솔더볼(34)을 제외하고는 상술한 제1 실시예의 모든 구성요소는 동일하다.As shown in Fig. 5, in the third embodiment of the present invention, the solder ball 34 is fused to the lead 16 in the configuration of the first embodiment. This solder ball 34 is for mounting a semiconductor package on a motherboard (not shown). In the third embodiment of the present invention, all the components of the first embodiment described above are identical except for the solder ball 34.
도 6은 본 발명의 제4 실시예에 따른 반도체 패키지의 구성을 나타낸 단면도이다.6 is a cross-sectional view illustrating a configuration of a semiconductor package according to a fourth embodiment of the present invention.
도 6에 나타낸 바와 같이 본 발명의 제4 실시예는 상기 제1 실시예의 구성에서 상기 반도체칩(20)의 저면으로 금속판(32)이 부착되고, 상기 리드(16)에는 솔더볼(34)이 융착되어 있다. 상기 금속판(32)은 반도체칩(20)의 회로 동작시 발생되는 열을 외부로 신속하게 배출시킬 수 있음은 물론, 이 금속판(32)에 의해 노이즈(Noise)를 방지한다.As shown in FIG. 6, in the fourth embodiment of the present invention, the metal plate 32 is attached to the bottom surface of the semiconductor chip 20 in the configuration of the first embodiment, and the solder ball 34 is fused to the lead 16. It is. The metal plate 32 may quickly dissipate heat generated during a circuit operation of the semiconductor chip 20 to the outside, and also prevents noise by the metal plate 32.
상기 솔더볼(34)은 반도체 패키지를 마더보드(미도시)에 실장되도록 하기 위한 것이다. 본 발명의 제4 실시예는 상기 금속판(32)과 솔더볼(34)을 제외하고는 상술한 제1 실시예와 모든 구성요소는 동일하다.The solder ball 34 is for mounting a semiconductor package on a motherboard (not shown). In the fourth embodiment of the present invention, all components are the same as the above-described first embodiment except for the metal plate 32 and the solder ball 34.
이상 설명에서 알 수 있는 바와 같이 본 발명에 따른 반도체 패키지에 의하면, 금속판(동판)에 돌출부와 요홈부를 형성하고, 상기 돌출부에 반도체칩과 전기적 신호연결을 위한 와이어 본딩을 한 후, 반도체칩을 보호하기 위해 몰딩한 다음, 금속판을 에칭하여 요홈부가 형성되는 리드를 구성함으로서 반도체 패키지의 사이즈를 줄일 수 있고, 또 신호의 길이를 짧게 할 수 있어 고주파용 패키지에 적합함은 물론, 몰드와 리드의 접촉면적을 넓혀 결합력을 향상시키고, 가격이 저렴한 등의 이점이 있다.As can be seen from the above description, according to the semiconductor package according to the present invention, a protrusion and a recess are formed on a metal plate (copper plate), and the semiconductor chip is protected after the wire bonding for electrical signal connection with the semiconductor chip. In order to form a lead in which grooves are formed by molding a metal plate after molding, the size of the semiconductor package can be reduced, and the signal length can be shortened. It has the advantage of increasing the area to improve the bonding force, low cost and the like.
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000062652AKR20020031881A (en) | 2000-10-24 | 2000-10-24 | A semiconductor package and it's manufacture method |
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|---|---|---|---|
| KR1020000062652AKR20020031881A (en) | 2000-10-24 | 2000-10-24 | A semiconductor package and it's manufacture method |
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