KR20010073791A - Method for forming contact hall of semiconductor device - Google Patents

Abstract

Translated fromKorean

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 종래에는 Ar, CHF₃및 O₂가스를 통해 하부의 절연막들을 식각하여 형성된 깊이가 서로다른 플러그, 반도체기판 및 게이트전극이 노출되도록 비트라인 콘택홀을 동시에 형성함에 따라 과도식각이 요구되므로, 실리콘 손실이 많아짐과 아울러 비트라인 콘택홀의 프로파일이 도1c에 도시한 바와같이 휘어지게 되어 후속 배리어금속층의 증착을 위해 추가적인 스퍼터링 식각이 요구되며, 사진식각에서 노광을 쉽게 하기 위하여 감광막의 도포두께를 얇게 할 경우에 스퍼터링 식각으로 인해 감광막과 식각대상막의 식각선택비가 저하되는 등의 문제점이 있었다. 따라서, 본 발명은 셀영역과 주변영역이 정의된 반도체기판 상에 게이트산화막, 게이트전극과 캡절연막이 적층된 게이트를 이격 패터닝한 다음 상부전면에 층간절연막을 형성하여 평탄화하는 공정과; 상기 셀영역의 게이트간 이격영역에 형성된 층간절연막을 식각한 다음 도전성물질을 채워 플러그를 형성하는 공정과; 상기 플러그가 형성된 결과물의 상부전면에 순차적으로 제1,제2절연막을 형성한 다음 사진식각을 통해 제2절연막을 선택적으로 식각하여 비트라인 패턴을 형성하는 공정과; 상기 비트라인 패턴이 형성된 결과물 상에 Dual frequency reactive ion etching type 장비에서 Ar, CHF₃, O₂및 CH₂F₂가스를 사용하여 셀영역과 주변영역의 제1,제2절연막, 층간절연막 및 캡절연막을 선택적으로 식각함으로써, 플러그, 반도체기판 및 게이트전극이 동시에 노출되도록 비트라인 콘택홀을 형성하는 공정으로 이루어지는 반도체소자의 콘택홀 형성방법을 제공함으로써, CH₂F₂가스를 사용함에 따라 실리콘 손실을 최소화함과 아울러 탄소성분의 증가로 인해 감광막에 대한 선택비가 증가하여 감광막의 도포두께를 최소화할 수 있으며, 게이트의 캡절연막으로 적용되는 질화막에서 수직한 프로파일을 확보할 수 있게 되어 비트라인 콘택홀의 바닥면적을 최대화할 수 있으므로, 가장 첨예한 특성변화를 나타내는 게이트상의 콘택저항값을 감소시킬 수 있고, 경사진 프로파일을 갖는 비트라인 콘택홀을 형성함에 따라 배리어금속층을 위한 스퍼터링 식각을 생략하여 공정 단순화에 기여할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device. In the related art, a bit line contact is formed to expose plugs, semiconductor substrates, and gate electrodes having different depths formed by etching lower insulating layers through Ar, CHF₃ and O₂ gases. Since the etching is required as the holes are formed simultaneously, the silicon loss is increased and the bit line contact hole profile is bent as shown in FIG. In the case of reducing the coating thickness of the photosensitive film in order to facilitate the exposure, there was a problem such that the etching selectivity of the photosensitive film and the etching target film is lowered due to the sputtering etching. Accordingly, the present invention comprises the steps of: patterning a gate oxide film, a gate electrode and a cap insulating film stacked on a semiconductor substrate on which a cell region and a peripheral region are defined, and then planarizing an interlayer insulating film on an upper surface thereof; Etching the interlayer insulating film formed in the inter-gate spacing region of the cell region and then filling the conductive material to form a plug; Forming a bit line pattern by sequentially forming first and second insulating layers on the upper surface of the resultant formed product of the plug and then selectively etching the second insulating layer through photolithography; The first and second insulating films, the interlayer insulating films, and the caps of the cell region and the peripheral region using Ar, CHF₃ , O_2, and CH₂ F₂ gases in a dual frequency reactive ion etching type apparatus on the resultant formed bit line pattern. By selectively etching the insulating film to provide a bit line contact hole to expose the plug, the semiconductor substrate and the gate electrode at the same time to provide a method for forming a contact hole of a semiconductor device, silicon loss by using the CH₂ F₂ gas In addition to increasing the carbon content, the selectivity to the photoresist film is increased, thereby minimizing the coating thickness of the photoresist film. Since the floor area can be maximized, the contact resistance value on the gate which shows the sharpest characteristic change can be reduced. In addition, by forming a bit line contact hole having an inclined profile, the sputter etching for the barrier metal layer may be omitted, thereby contributing to the process simplification.

Description

Translated fromKorean

반도체소자의 콘택홀 형성방법{METHOD FOR FORMING CONTACT HALL OF SEMICONDUCTOR DEVICE}Method for forming contact hole of semiconductor device {METHOD FOR FORMING CONTACT HALL OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 콘택홀 형성방법에 관한 것으로, 특히 damascene 공정을 통한 홀 형성에서의 실리콘 손실을 최소화함과 아울러 후속 배리어 금속층을 용이하게 형성할 수 있도록 한 반도체소자의 콘택홀 형성방법에 관한 것이다.The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device to minimize silicon loss in hole formation through a damascene process and to easily form a subsequent barrier metal layer. will be.

종래 반도체소자의 damascene 공정을 통한 콘택홀 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A method of forming a contact hole through a damascene process of a conventional semiconductor device will be described in detail with reference to the accompanying drawings.

먼저, 도1a는 반도체메모리의 셀영역과 주변영역 X-X 방향 단면도로서, 이에 도시한 바와같이 셀영역과 주변영역이 정의된 반도체기판(1) 상부에 게이트산화막(미도시), 게이트전극(2) 및 캡절연막(3)이 적층된 게이트를 이격되도록 패터닝한 다음 상부전면에 층간절연막(4)을 형성하여 평탄화하고, 셀영역의 게이트간 이격영역이 노출되도록 선택적으로 층간절연막(4)을 식각한 다음 도전성 물질을 채워 넣어 플러그(5)를 형성한다.First, FIG. 1A is a cross-sectional view of a cell region and a peripheral region XX in a semiconductor memory. As shown in FIG. 1A, a gate oxide film (not shown) and a gate electrode 2 are formed on a semiconductor substrate 1 on which a cell region and a peripheral region are defined. And patterning the gates on which the cap insulating films 3 are stacked so as to be spaced apart from each other, and then planarizing the interlayer insulating films 4 on the upper surface thereof, and selectively etching the interlayer insulating films 4 so that the inter-gate spacing regions of the cell regions are exposed. The conductive material is then filled in to form the plug 5.

그리고, 도1b는 상기 도1a의 공정이 진행된 셀영역의 게이트간 이격영역을 횡단하는 Y-Y 방향 단면 및 주변영역의 X-X 방향 단면도로서, 이에 도시한 바와같이 상기 플러그(5)가 형성된 층간절연막(4)의 상부전면에 제1,제2절연막(6,7)을 순차적으로 형성하고, 사진식각을 통해 제2절연막(7)을 선택적으로 식각하여 비트라인 패턴(8)을 형성한다.1B is a cross-sectional view of the cell region in which the process of FIG. 1A is performed, and a cross-sectional view of the cell region in the YY direction and a XX direction cross section of the peripheral region. The first and second insulating layers 6 and 7 are sequentially formed on the upper surface of the C, and the second insulating layer 7 is selectively etched through photolithography to form the bit line pattern 8.

그리고, 도1c는 상기 도1b의 후속공정을 보인 단면도로서, 이에 도시한 바와같이 상기 비트라인 패턴(8)이 형성된 결과물 상에 Dual frequency reactive ion etching type 장비에서 저압, 중간밀도 플라즈마(middle plasma density) 조건으로 Ar, CHF₃및 O₂가스를 사용하여 셀영역은 제1,제2절연막(6,7)을 동시에 식각함과 아울러 주변영역은 제1,제2절연막(6,7) 뿐만 아니라 층간절연막(4) 및 캡절연막(3)을 선택적으로 식각함으로써, 셀영역은 플러그(5), 주변영역은 반도체기판(1) 및 게이트전극(2)이 노출되도록 비트라인 콘택홀(9)을 형성한다.1C is a cross-sectional view illustrating a subsequent process of FIG. 1B. As shown in FIG. 1C, a low pressure, middle plasma density in a dual frequency reactive ion etching type device is formed on a resultant product on which the bit line pattern 8 is formed. ), The cell region etches the first and second insulating layers 6 and 7 simultaneously using Ar, CHF₃ and O₂ gas, and the peripheral region is not only the first and second insulating layers 6 and 7 By selectively etching the interlayer insulating film 4 and the cap insulating film 3, the bit line contact hole 9 is formed to expose the plug 5 in the cell region and the semiconductor substrate 1 and the gate electrode 2 in the peripheral region. Form.

그리고, 도1d는 상기 도1c의 후속공정을 보인 단면도로서, 이에 도시한 바와같이 상기 비트라인 콘택홀(9)의 상부 가장자리를 스퍼터링(sputtering) 식각하여 후속 베리어금속층(미도시)의 증착이 잘 이루어질 수 있도록 한다.FIG. 1D is a cross-sectional view illustrating a subsequent process of FIG. 1C, and as shown therein, sputtering and etching the upper edge of the bit line contact hole 9 to facilitate deposition of a subsequent barrier metal layer (not shown). Make it happen.

그러나, 상기한 바와같은 종래 반도체소자의 콘택홀 형성방법은 Ar, CHF₃및 O₂가스를 통해 하부의 절연막들을 식각하여 형성된 깊이가 서로다른 플러그, 반도체기판 및 게이트전극이 노출되도록 비트라인 콘택홀을 동시에 형성함에 따라 과도식각이 요구되므로, 실리콘 손실이 많아짐과 아울러 비트라인 콘택홀의 프로파일이 도1c에 도시한 바와같이 휘어지게 되어 후속 배리어금속층의 증착을 위해 추가적인 스퍼터링 식각이 요구되며, 사진식각에서 노광을 쉽게 하기 위하여 감광막의 도포두께를 얇게 할 경우에 스퍼터링 식각으로 인해 감광막과 식각대상막의 식각선택비가 저하되는 등의 문제점이 있었다.However, the above-described method for forming a contact hole in a semiconductor device as described above uses a bit line contact hole to expose plugs, semiconductor substrates, and gate electrodes having different depths formed by etching lower insulating layers through Ar, CHF_3, and O₂ gases. Since simultaneous etching is required, the silicon oxides are increased and the profile of the bit line contact hole is bent as shown in FIG. When the coating thickness of the photoresist film is made thin for easy exposure, there is a problem that the etching selectivity of the photoresist film and the etching target film is lowered due to the sputtering etching.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 damascene 공정을 통한 홀 형성에서의 실리콘 손실을 최소화함과 아울러 스퍼터링 식각을 생략하면서도 후속 배리어 금속층을 용이하게 형성할 수 있는 반도체소자의 콘택홀 형성방법을 제공하는데 있다.The present invention has been devised to solve the above-mentioned problems, and an object of the present invention is to easily form a subsequent barrier metal layer while minimizing silicon loss in hole formation through a damascene process and omitting sputter etching. The present invention provides a method for forming a contact hole in a semiconductor device.

도1a 내지 도1d는 종래 반도체소자의 콘택홀 형성방법을 보인 수순단면도.1A to 1D are cross-sectional views showing a method for forming a contact hole in a conventional semiconductor device.

도2a 내지 도2c는 본 발명의 일 실시예를 보인 수수단면도.Figures 2a to 2c is a side view of a hand showing an embodiment of the present invention.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

11:반도체기판12:게이트전극11: semiconductor substrate 12: gate electrode

13:캡절연막14:층간절연막13: Cap insulation film 14: Interlayer insulation film

15:플러그16,17:제1,제2절연막15: Plug 16, 17: first and second insulating film

18:비트라인 패턴19:비트라인 콘택홀18: bit line pattern 19: bit line contact hole

상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 콘택홀 형성방법은 셀영역과 주변영역이 정의된 반도체기판 상에 게이트산화막, 게이트전극과 캡절연막이 적층된 게이트를 이격 패터닝한 다음 상부전면에 층간절연막을 형성하여 평탄화하는 공정과; 상기 셀영역의 게이트간 이격영역에 형성된 층간절연막을 식각한 다음 도전성물질을 채워 플러그를 형성하는 공정과; 상기 플러그가 형성된 결과물의 상부전면에 순차적으로 제1,제2절연막을 형성한 다음 사진식각을 통해 제2절연막을 선택적으로 식각하여 비트라인 패턴을 형성하는 공정과; 상기 비트라인 패턴이 형성된 결과물 상에 Dual frequency reactive ion etching type 장비에서 Ar, CHF₃, O₂및 CH₂F₂가스를 사용하여 셀영역과 주변영역의 제1,제2절연막, 층간절연막 및 캡절연막을 선택적으로 식각함으로써, 플러그, 반도체기판 및 게이트전극이 동시에 노출되도록 비트라인 콘택홀을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.In order to achieve the object of the present invention, a method for forming a contact hole in a semiconductor device may include: forming a gate oxide film, a gate electrode, and a cap insulating film on a semiconductor substrate having a cell region and a peripheral region spaced apart from each other; Forming an interlayer insulating film over the entire surface to planarize it; Etching the interlayer insulating film formed in the inter-gate spacing region of the cell region and then filling the conductive material to form a plug; Forming a bit line pattern by sequentially forming first and second insulating layers on the upper surface of the resultant formed product of the plug and then selectively etching the second insulating layer through photolithography; The first and second insulating films, the interlayer insulating films, and the caps of the cell region and the peripheral region using Ar, CHF₃ , O_2, and CH₂ F₂ gases in a dual frequency reactive ion etching type apparatus on the resultant formed bit line pattern. And selectively etching the insulating film to form a bit line contact hole so that the plug, the semiconductor substrate, and the gate electrode are simultaneously exposed.

상기한 바와같은 본 발명에 의한 반도체소자의 콘택홀 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A method of forming a contact hole in a semiconductor device according to the present invention as described above will be described in detail with reference to the accompanying drawings.

먼저, 도2a는 반도체메모리의 셀영역과 주변영역 X-X 방향 단면도로서, 이에도시한 바와같이 셀영역과 주변영역이 정의된 반도체기판(11) 상부에 게이트산화막(미도시), 게이트전극(12) 및 캡절연막(13)이 적층된 게이트를 이격되도록 패터닝한 다음 상부전면에 층간절연막(14)을 형성하여 평탄화하고, 셀영역의 게이트간 이격영역이 노출되도록 선택적으로 층간절연막(14)을 식각한 다음 도전성 물질을 채워 넣어 플러그(15)를 형성한다.First, FIG. 2A is a cross-sectional view of a cell region and a peripheral region XX of a semiconductor memory. As shown in FIG. 2A, a gate oxide film (not shown) and a gate electrode 12 are disposed on a semiconductor substrate 11 on which a cell region and a peripheral region are defined. And patterning the gates on which the cap insulating films 13 are stacked so as to be spaced apart from each other, and then planarizing the interlayer insulating films 14 on the upper surface thereof, and selectively etching the interlayer insulating films 14 to expose the inter-gate spacing regions of the cell regions. Next, the conductive material is filled to form the plug 15.

그리고, 도2b는 상기 도2a의 공정이 진행된 셀영역의 게이트간 이격영역을 횡단하는 Y-Y 방향 단면 및 주변영역의 X-X 방향 단면도로서, 이에 도시한 바와같이 상기 플러그(15)가 형성된 층간절연막(14)의 상부전면에 제1,제2절연막(16,17)을 순차적으로 형성하고, 사진식각을 통해 제2절연막(17)을 선택적으로 식각하여 비트라인 패턴(18)을 형성한다.FIG. 2B is a cross-sectional view of the cell region in which the process of FIG. 2A is performed, and a cross-sectional view of the cell region in the YY direction and a cross-sectional view in the XX direction of the peripheral region. The first and second insulating layers 16 and 17 are sequentially formed on the upper surface of the C, and the second insulating layer 17 is selectively etched through photolithography to form the bit line pattern 18.

그리고, 도2c는 상기 도2b의 후속공정을 보인 단면도로서, 이에 도시한 바와같이 상기 비트라인 패턴(18)이 형성된 결과물 상에 Dual frequency reactive ion etching type 장비에서 저압, 중간밀도 플라즈마(middle plasma density) 조건으로 Ar, CHF₃, O₂및 CH₂F₂가스를 사용하여 셀영역은 제1,제2절연막(16,17)을 동시에 식각함과 아울러 주변영역은 제1,제2절연막(16,17) 뿐만 아니라 층간절연막(14) 및 캡절연막(13)을 선택적으로 식각함으로써, 셀영역은 플러그(15), 주변영역은 반도체기판(11) 및 게이트전극(12)이 노출되도록 비트라인 콘택홀(19)을 형성한다. 이때, 공정조건은 압력 30∼100 [mT], 상부파워 1300∼2500 [W], 하부파워 800∼1500 [W] 및 CH₂F₂가스의 유량은 2∼6 [SCCM]으로 설정하고, O₂가스는 제외할 수 있으며, CH₂F₂가스를 이용함에 따라 실리콘에 대한 식각선택비를 증가시켜 실리콘의 손실을 최소화함과 아울러 비트라인 콘택홀의 프로파일이 상부에서 바닥으로 갈수록 점차로 좁아지는 경사진 단면을 갖도록 하여 스퍼터링 식각을 실시하지 않고도 후속 배리어금속층의 증착을 가능하게 한다.FIG. 2C is a cross-sectional view illustrating the subsequent process of FIG. 2B. As shown in FIG. 2C, a low pressure, middle plasma density in a dual frequency reactive ion etching type device is formed on a resultant formed with the bit line pattern 18. ) As a condition, Ar, CHF₃ , O₂ and CH₂ F₂ gas are used to simultaneously etch the first and second insulating films 16 and 17 in the cell region, and the first and second insulating films 16 and 16 in the peripheral region. By selectively etching not only the interlayer insulating film 14 and the cap insulating film 13, but also the bit line contacts to expose the plug 15 of the cell region and the semiconductor substrate 11 and the gate electrode 12 of the peripheral region. The hole 19 is formed. At this time, the process conditions were set at a pressure of 30 to 100 [mT], an upper power of 1300 to 2500 [W], a lower power of 800 to 1500 [W], and a flow rate of CH₂ F₂ gas at 2 to 6 [SCCM], and₂ gases can be excluded and the use of CH₂ F₂ gas increases the etch selectivity for silicon, minimizing the loss of silicon, and inclining the profile of the bitline contact hole gradually narrowing from top to bottom. Having a cross section allows deposition of subsequent barrier metal layers without sputter etching.

상기한 바와같은 본 발명에 의한 반도체소자의 콘택홀 형성방법은 CH₂F₂가스를 사용함에 따라 실리콘 손실을 최소화함과 아울러 탄소성분의 증가로 인해 감광막에 대한 선택비가 증가하여 감광막의 도포두께를 최소화할 수 있으며, 게이트의 캡절연막으로 적용되는 질화막에서 수직한 프로파일을 확보할 수 있게 되어 비트라인 콘택홀의 바닥면적을 최대화할 수 있으므로, 가장 첨예한 특성변화를 나타내는 게이트상의 콘택저항값을 감소시킬 수 있고, 경사진 프로파일을 갖는 비트라인 콘택홀을 형성함에 따라 배리어금속층을 위한 스퍼터링 식각을 생략하여 공정 단순화에 기여할 수 있는 효과가 있다.As described above, the method for forming a contact hole in a semiconductor device according to the present invention minimizes silicon loss by using CH₂ F₂ gas and increases the selectivity to the photoresist due to an increase in carbon content, thereby increasing the coating thickness of the photoresist. It is possible to minimize the vertical profile in the nitride film applied as the cap insulating film of the gate, thereby maximizing the bottom area of the bit line contact hole, thereby reducing the contact resistance value on the gate showing the sharpest characteristic change. In addition, as the bit line contact hole having the inclined profile is formed, the sputter etching for the barrier metal layer may be omitted, thereby contributing to the process simplification.

Claims (2)

Translated fromKorean

셀영역과 주변영역이 정의된 반도체기판 상에 게이트산화막, 게이트전극과 캡절연막이 적층된 게이트를 이격 패터닝한 다음 상부전면에 층간절연막을 형성하여 평탄화하는 공정과; 상기 셀영역의 게이트간 이격영역에 형성된 층간절연막을 식각한 다음 도전성물질을 채워 플러그를 형성하는 공정과; 상기 플러그가 형성된 결과물의 상부전면에 순차적으로 제1,제2절연막을 형성한 다음 사진식각을 통해 제2절연막을 선택적으로 식각하여 비트라인 패턴을 형성하는 공정과; 상기 비트라인 패턴이 형성된 결과물 상에 Dual frequency reactive ion etching type 장비에서 Ar, CHF₃, O₂및 CH₂F₂가스를 사용하여 셀영역과 주변영역의 제1,제2절연막, 층간절연막 및 캡절연막을 선택적으로 식각함으로써, 플러그, 반도체기판 및 게이트전극이 동시에 노출되도록 비트라인 콘택홀을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.A step of patterning a gate oxide film, a gate electrode and a cap insulating film stacked on the semiconductor substrate having a cell region and a peripheral region spaced apart from each other, and then forming an interlayer insulating film on the upper surface thereof to planarize it; Etching the interlayer insulating film formed in the inter-gate spacing region of the cell region and then filling the conductive material to form a plug; Forming a bit line pattern by sequentially forming first and second insulating layers on the upper surface of the resultant formed product of the plug and then selectively etching the second insulating layer through photolithography; The first and second insulating films, the interlayer insulating films, and the caps of the cell region and the peripheral region using Ar, CHF₃ , O_2, and CH₂ F₂ gases in a dual frequency reactive ion etching type apparatus on the resultant formed bit line pattern. And forming a bit line contact hole so that the plug, the semiconductor substrate, and the gate electrode are simultaneously exposed by selectively etching the insulating film.제 1 항에 있어서, 상기 비트라인 콘택홀을 형성하기 위한 식각 공정조건은 압력 30∼100 [mT], 상부파워 1300∼2500 [W], 하부파워 800∼1500 [W] 및 CH₂F₂가스 유량 2∼6 [SCCM]으로 설정한 것을 특징으로 하는 반도체소자의 콘택홀 형성방법.According to claim 1, wherein the etching process conditions for forming the bit line contact hole pressure 30 ~ 100 [mT], upper power 1300 ~ 2500 [W], lower power 800 ~ 1500 [W] and CH₂ F₂ gas A contact hole forming method for a semiconductor device, characterized by setting a flow rate of 2 to 6 [SCCM].