본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써 이득을 증가시키고 전류는 감소시킨 개선된 센스 증폭기에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory devices, and more particularly, to an improved sense amplifier in which the gain is increased by reducing the gate-source voltage of the output transistor and the current is reduced.
일반적으로 입력 전압의 크기에 따라 출력되는 전압을 증폭하기 위한 전류 미러형(Current Mirror Type) 센스 증폭기는 차동 증폭기(Differential Amplifier)로 구성되는데, 상기의 차동 증폭기는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진다.In general, the current mirror type sense amplifier for amplifying the output voltage according to the magnitude of the input voltage is composed of a differential amplifier, which is a PMOS transistor (P-channel metal oxide semiconductor). Transistor) and an NMOS transistor (N-channel Metal Oxide Semiconductor Transistor).
도 1은 종래의 차동 증폭기를 도시한 것이다. 도 1을 참조하면, 종래의 차동 증폭기(10)는 소오스(Source)에 전원(Vcc)이 각각 연결된 전류 미러형 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와, 드레인(Drain)이 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 드레인과 각각 연결된 제 1 및 제 2 NMOS 트랜지스터(N1, N2)로 이루어진다.1 illustrates a conventional differential amplifier. Referring to FIG. 1, the conventional differential amplifier 10 includes current mirror type first and second PMOS transistors P1 and P2 having a power source Vcc connected to a source, and a drain thereof. The first and second NMOS transistors N1 and N2 are connected to drains of the first and second PMOS transistors P1 and P2, respectively.
상기에서 제 1 PMOS 트랜지스터(P1)의 드레인과 제 2 PMOS 트랜지스터(P2)의 드레인에는 크기가 같은 전류가 흐르게 되어, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스가 연결된 제 1 노드(n1)는 일정한 전류가 흐르는 정전류원(Constant Current Source: I)을 형성하게 되는데, 이 때 상기 제 1 노드(n1)를 통하여 흐르는 정전류(I)는 상기 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트(Gate)-소오스 전압(Vgs)과 문턱 전압(Threshold Voltage: Vtn)의 차이에 비례하여 흐르게 된다. 즉, 정전류 I = gm×(Vgs - Vtn)의 값을 가지게 된다. 이 때, gm은 인가되는 전압의 변화에 대한 출력 전류의 변화비를 나타내는 트랜스 컨덕턴스(Transconductance)이다.In the above, a current having the same magnitude flows in the drain of the first PMOS transistor P1 and the drain of the second PMOS transistor P2, so that the source of the first and second NMOS transistors N1 and N2 is connected to the first node ( n1) forms a constant current source (I) through which a constant current flows, wherein the constant current I flowing through the first node n1 includes the first and second NMOS transistors N1 and N2. The gate flows in proportion to the difference between the gate-source voltage Vgs and the threshold voltage Vtn. That is, it has a value of constant current I = gm x (Vgs-Vtn). In this case, gm is a transconductance representing the change ratio of the output current to the change of the applied voltage.
그리고, 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 게이트에 인가되는 전압차(Vd)에 의해 출력 전압(Vout)이 정해지게 되는데, 이 때는 입력 전압(Vd)과 상기 트랜스 컨덕턴스(gm), 그리고 제 2 PMOS 트랜지스터(P2)의 출력 저항(rp2) 및 제 2 NMOS 트랜지스터(N2)의 출력 저항(rn2)에 비례하여 나타나게 된다. 즉, 출력 전압 Vout은 gm×Vd×(rp2∥rn2)게 비례하게 되고, 상기에서 트랜스 컨덕턴스(gm)는 I/(Vgs - Vtn)이 되기 때문에, 결국 출력 전압(Vout)은 입력 전압(Vd)이 인가될 때, 상기 제 2 NMOS 트랜지스터(N2)의 인가되는 게이트-소오스 전압(Vgs)에 의해 결정된다.The output voltage Vout is determined by the voltage difference Vd applied to the gates of the first NMOS transistor N1 and the second NMOS transistor N2. In this case, the input voltage Vd and the transconductance are determined. (gm) and in proportion to the output resistance rp2 of the second PMOS transistor P2 and the output resistance rn2 of the second NMOS transistor N2. That is, since the output voltage Vout becomes proportional to gm x Vd x (rp2 rn rn2), and the transconductance gm becomes I / (Vgs-Vtn), the output voltage Vout becomes the input voltage Vd. ) Is determined by the applied gate-source voltage Vgs of the second NMOS transistor N2.
상기와 같은 차동 증폭기(10)를 구성 요소로 하는 종래의 전류 미러형 센스 증폭기를 도 2에 도시하였다. 도 2를 참조하면, 종래의 전류 미러형 센스 증폭기는 입력 데이터 비트 신호(Data Bit: DB)와 데이터 비트 바 신호(Data Bit Bar: DBb)를 입력받아 이를 감지 증폭하여 제 1 출력 신호(Out_1)를 발생하기 위한 제 1 감지 증폭부(20)와 입력 데이트 비트 신호(DB)와 데이터 비트 바 신호(DBb)를 입력받아 이를 감지 증폭하여 제 2 출력 신호(Out_2)를 발생하기 위한 제 2 감지 증폭부(30)를 포함한다.FIG. 2 shows a conventional current mirror type sense amplifier including the differential amplifier 10 as described above. Referring to FIG. 2, the conventional current mirror type sense amplifier receives an input data bit signal (DB) and a data bit bar signal (DBb), senses and amplifies the first output signal Out_1. Detects and amplifies the first sense amplifier 20, the input data bit signal DB, and the data bit bar signal DBb for generating a second sense amplifier for generating a second output signal Out_2. The unit 30 is included.
또한, 종래의 센스 증폭기는 제 1 출력 신호(Out_1)와 제 2 출력 신호(Out_2)를 감지 증폭기 인에이블 신호(En)에 의해 등가(Equalize)시켜 주기위한 수단과 상기 제 1 및 제 2 감지 증폭부(20, 30)를 감지 증폭기 인에이블 신호(En)에 의해 동작시켜 주기 위한 수단으로 구성된 동작 제어부(40)를 더 포함한다.In addition, the conventional sense amplifier is a means for equalizing the first output signal Out_1 and the second output signal Out_2 by the sense amplifier enable signal En and the first and second sense amplifications. The controller 20 further includes an operation controller 40 configured to operate the units 20 and 30 by the sense amplifier enable signal En.
상기 제 1 감지 증폭부(20) 및 제 2 감지 증폭부(30)는 데이터 비트 신호(DB)와 데이터 비트 바 신호(DBb)를 입력으로 하고, 구성 및 동작은 도 1에 도시된 차동 증폭기(10)의 구성 및 동작과 동일하다. 다만, 제 1 및 제 2 감지 증폭부(20, 30)는 데이터 센싱(Data Sensing) 시에는 하이(High) 상태의 감지 증폭기 인에이블 신호(En)에 의해 제 3 및 제 6 PMOS 트랜지스터(P3, P6)가 턴-오프(Turn-Off)되어 정상적인 증폭기로서 동작을 수행하고, 그 이외의 상태에서는 감지 증폭기 인에이블 신호(En)가 로우(Low) 상태로 되어 증폭기로서의 동작을 수행하지 않게 된다.The first sense amplifier 20 and the second sense amplifier 30 input the data bit signal DB and the data bit bar signal DBb, and the configuration and operation of the differential sense amplifier shown in FIG. The configuration and operation of 10) are the same. However, the first and second sense amplifiers 20 and 30 may use the third and sixth PMOS transistors P3 and 3 by the sense amplifier enable signal En in a high state during data sensing. P6 is turned off to operate as a normal amplifier, and in other states, the sense amplifier enable signal En is set to a low state so that the operation as an amplifier is not performed.
상기 동작 제어부(40)는 감지 증폭기 인에이블 신호(En)에 따라 제 1 및 제 2 감지 증폭부(20, 30)에서 출력되는 제 1 및 제 2 출력 신호(Out_1, Out_2)를 등가시켜주기 위한 PMOS 트랜지스터(P7)와 데이터가 감지될 때 상기 감지 증폭기 인에이블 신호(En)에 따라 상기 제 1 및 제 2 감지 증폭부(20, 30)를 동작시켜주기 위한 NMOS 트랜지스터(N5)로 이루어진다.The operation controller 40 is configured to equalize the first and second output signals Out_1 and Out_2 output from the first and second sense amplifiers 20 and 30 according to the sense amplifier enable signal En. When the PMOS transistor P7 and data are sensed, the NMOS transistor N5 is configured to operate the first and second sense amplifiers 20 and 30 according to the sense amplifier enable signal En.
감지 증폭기 인에이블 신호(En)가 하이의 상태로 되면, 동작 제어부(40)의 NMOS 트랜지스터(N5)는 턴-온되고, PMOS 트랜지스터(P7)는 턴-오프되어, 제 1 및 제 2 감지 증폭부(20, 30)는 입력 신호인 데이터 비트 신호(DB)와 데이터 비트 바 신호(DBb)의 차를 감지 증폭하여 출력 신호(Out_1, Out_2)를 출력한다. 그러나, 감지 증폭기 인에이블 신호(En)가 로우의 상태로 되는 경우에는, 상기 동작 제어부(40)의 NMOS 트랜지스터(N5)가 턴-오프되고, PMOS 트랜지스터(P7)가 턴-온됨으로써 제 1 및 제 2 감지 증폭부(20, 30)는 감지 증폭 동작을 수행하지 않게 되고, 출력 신호(Out_1, Out_2)는 동일한 전압으로 등가된다.When the sense amplifier enable signal En becomes high, the NMOS transistor N5 of the operation controller 40 is turned on, and the PMOS transistor P7 is turned off, so that the first and second sense amplifications are turned on. The units 20 and 30 detect and amplify a difference between the data bit signal DB, which is an input signal, and the data bit bar signal DBb, and output the output signals Out_1 and Out_2. However, when the sense amplifier enable signal En becomes low, the NMOS transistor N5 of the operation control unit 40 is turned off and the PMOS transistor P7 is turned on so that the first and second signals are turned on. The second sense amplifiers 20 and 30 do not perform the sense amplification operation, and the output signals Out_1 and Out_2 are equivalent to the same voltage.
그러나, 종래의 전류 미러형 센스 증폭기에 있어서, 데이터 비트 신호(DB)가 전원 전압 부근에서 변화하게 되면, 상기 센스 증폭기가 입력 전압의 변화에 따라 출력 전압을 제대로 증폭하지 못하거나, 입력 전압에 대한 출력 전압의 이득이 감소되게 된다. 상기와 같은 현상은 데이터 비트 신호(DB)의 전압이 높을수록 심하게 된다.However, in the conventional current mirror type sense amplifier, when the data bit signal DB changes near the power supply voltage, the sense amplifier does not properly amplify the output voltage according to the change of the input voltage, or The gain of the output voltage is reduced. The above phenomenon becomes worse as the voltage of the data bit signal DB becomes higher.
이러한 이득의 감소를 방지하기 위해 출력 단위가 큰 NMOS 트랜지스터나 PMOS 트랜지스터를 사용하게 되면, 결과적으로 이들 트랜지스터를 통하여 흐르는 전류가 증가하게 되어 전력 소모를 크게할 뿐만 아니라 센스 증폭기에 악영향을 미치게 된다.Using NMOS transistors or PMOS transistors with large output units to prevent this gain reduction results in an increase in the current flowing through these transistors, which not only increases power consumption but also adversely affects the sense amplifier.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로서, 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써, 이득을 증가시키고 전류는 감소시켜서 안정적으로 동작하는 개선된 센스 증폭기를 제시한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and proposes an improved sense amplifier which operates stably by increasing the gain and reducing the current by relatively decreasing the gate-source voltage of the output transistor.
도 1은 종래의 차동 증폭기 회로도,1 is a conventional differential amplifier circuit diagram,
도 2는 상기 도 1의 차동 증폭기를 이용한 종래의 센스 증폭기 회로도,2 is a conventional sense amplifier circuit diagram using the differential amplifier of FIG.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 개선된 센스 증폭기 회로도,3 is an improved sense amplifier circuit diagram of a semiconductor memory device according to an embodiment of the present invention;
도 4a는 데이터 비트 신호가 2.6 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 출력 전압에 대한 시뮬레이션 결과를 도시한 도면,4A shows the simulation results for the output voltage in the conventional sense amplifier and the improved sense amplifier of the present invention when the data bit signal is 2.6 volts.
도 4b는 데이터 비트 신호가 5.7 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 출력 전압에 대한 시뮬레이션 결과를 도시한 도면,4b shows a simulation result of the output voltage in the conventional sense amplifier and the improved sense amplifier of the present invention when the data bit signal is 5.7 volts.
도 5a는 데이터 비트 신호가 2.6 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 전류에 대한 시뮬레이션 결과를 도시한 도면,FIG. 5A shows the simulation results for the current in the conventional sense amplifier and the improved sense amplifier of the present invention when the data bit signal is 2.6 volts. FIG.
도 5b는 데이터 비트 신호가 5.7 볼트일 때의 종래의 센스 증폭기와 본 발명의 개선된 센스 증폭기에 있어서, 전류에 대한 시뮬레이션 결과를 도시한 도면,FIG. 5B shows simulation results for current in a conventional sense amplifier and the improved sense amplifier of the present invention when the data bit signal is 5.7 volts. FIG.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
10: 차동 증폭기 20, 30: 감지 증폭부10: differential amplifier 20, 30: sense amplifier
40: 동작 제어부 50: 안정화 수단40: operation control unit 50: stabilization means
P1, ... , P7: PMOS 트랜지스터 N1, ... , N9: NMOS 트랜지스터P1, ..., P7: PMOS transistor N1, ..., N9: NMOS transistor
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 개선된 센스 증폭기에 있어서, 입력 신호를 감지 증폭하여 출력 신호를 발생하기 위한 제 1 및 제 2 감지 증폭부와; 상기 제 1 및 제 2 감지 증폭부의 동작을 제어하는 동작 제어부와; 입력 신호에 대한 출력 신호의 이득을 증가시키고, 전류는 감소시키는 안정화 수단으로 이루어지는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention provides an improved sense amplifier, comprising: first and second sense amplifiers for sensing and amplifying an input signal to generate an output signal; An operation controller for controlling operations of the first and second sense amplifiers; And stabilization means for increasing the gain of the output signal relative to the input signal and reducing the current.
본 발명의 실시예에 따른 센스 증폭기에 있어서, 상기 안정화 수단은 제 2 출력 신호에 의해서 제 1 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시키기 위한 제 1 안정화 수단과 제 1 출력 신호에 의해서 제 2 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시키기 위한 제 2 안정화 수단으로 이루어지는 것을 특징으로 한다.In the sense amplifier according to the embodiment of the present invention, the stabilization means is a second stabilization means for reducing the gate-source voltage of the first output terminal transistor by the second output signal and the second by the first output signal And second stabilization means for relatively reducing the gate-source voltage of the output transistor.
상기 제 1 안정화 수단은 제 2 출력단 트랜지스터를 통하여 제 2 출력 신호를 게이트의 입력으로 하는 NMOS 트랜지스터가 부분적으로 턴-온됨으로써 제 1 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 크게 감소시키는 것을 특징으로 한다.The first stabilization means may reduce the gate-source voltage of the first output terminal transistor relatively largely by partially turning on the NMOS transistor having the second output signal as the input of the gate through the second output terminal transistor. .
상기 제 2 안정화 수단은 제 1 출력단 트랜지스터를 통하여 제 1 출력 신호를 게이트의 입력으로 하는 NMOS 트랜지스터가 상기 제 1 안정화 수단의 NMOS 트랜지스터 보다 강하게 턴-온됨으로써 제 2 출력단 트랜지스터의 게이트-소오스 전압을 제 1 안정화 수단보다 적게 감소시키는 것을 특징으로 한다.The second stabilization means is configured such that an NMOS transistor whose first output signal is an input of a gate through the first output stage transistor is turned on more strongly than the NMOS transistor of the first stabilization means, thereby reducing the gate-source voltage of the second output stage transistor. It is characterized by reducing less than 1 stabilization means.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 센스 증폭기를 도시한 것이다. 도 3을 참조하면, 본 발명의 실시예에 따른 개선된 센스 증폭기는 입력 신호(DB, DBb)를 감지 증폭하여 제 1 출력 신호(P_Out_1)를 발생하기 위한 제 1 감지 증폭부(20) 및 입력 신호(DB, DBb)를 감지 증폭하여 제 2 출력 신호(P_Out_2)를 발생하기 위한 제 2 감지 증폭부(30)와; 상기 제 1 및 제 2 감지 증폭부(20, 30)의 동작을 제어하는 동작 제어부와(40)와; 입력 신호(DB, DBb)에 대한 출력 신호의 이득을 증가시키고, 전류는 감소시키는 안정화 수단(50)으로 이루어지는 것을 특징으로 한다.3 illustrates a sense amplifier of a semiconductor memory device according to an embodiment of the present invention. Referring to FIG. 3, an improved sense amplifier according to an embodiment of the present invention detects and amplifies input signals DB and DBb to generate a first sense amplifier 20 and an input for generating a first output signal P_Out_1. A second sense amplifier 30 for sensing and amplifying signals DB and DBb to generate a second output signal P_Out_2; An operation controller 40 for controlling the operation of the first and second sense amplifiers 20 and 30; Characterized in that it comprises a stabilization means 50 for increasing the gain of the output signal relative to the input signal (DB, DBb), the current is reduced.
상기 제 1 및 제 2 감지 증폭부(20, 30)와 동작 제어부(40)의 구성 및 동작은 도 2에서 도시된 종래의 센스 증폭기의 구성 및 동작과 동일하다.The configuration and operation of the first and second sense amplifiers 20 and 30 and the operation controller 40 are the same as those of the conventional sense amplifier shown in FIG. 2.
상기 안정화 수단(50)은 상기 제 1 및 제 2 감지 증폭부(20, 30)와 동작 제어부(40) 사이에 연결되며, 상기 제 1 감지 증폭부(20)를 안정화시키기 위한 제 1 수단과 제 2 감지 증폭부(30)를 안정화시키기 위한 제 2 수단을 구비한다.The stabilization means 50 is connected between the first and second sense amplification units 20 and 30 and the operation control unit 40, and includes first and second means for stabilizing the first sense amplification unit 20. A second means for stabilizing the two sense amplification unit 30 is provided.
제 1 안정화 수단(51)은 제 1 감지 증폭부(20)와 동작 제어부(40) 사이에 연결되고, 상기 제 2 감지 증폭부(30)의 출력 신호(P_Out_2)에 따라 상기 제 1 감지 증폭부(20)를 안정화시키기 위한 것으로서, 제 1 감지 증폭부(20)의 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스에 드레인이 각각 연결되고, 동작 제어부(40)의 제 5 NMOS 트랜지스터(N5)의 드레인에 소오스가 연결되는 제 6 및 제 7 NMOS 트랜지스터(N6, N7)로 구성된다.The first stabilization means 51 is connected between the first sense amplifier 20 and the operation controller 40, and the first sense amplifier according to the output signal P_Out_2 of the second sense amplifier 30. In order to stabilize 20, the drains are respectively connected to the sources of the first and second NMOS transistors N1 and N2 of the first sense amplifier 20, and the fifth NMOS transistor of the operation controller 40 ( The sixth and seventh NMOS transistors N6 and N7 have a source connected to the drain of N5.
제 2 안정화 수단(52)은 제 2 감지 증폭부(30)와 동작 제어부(40) 사이에 연결되고, 상기 제 1 감지 증폭부(30)의 출력 신호(P_Out_1)에 따라 상기 제 2 감지 증폭부(30)를 안정화시키기 위한 것으로서, 제 2 감지 증폭부(30)의 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 소오스에 드레인이 각각 연결되고, 동작 제어부(40)의 제 5 NMOS 트랜지스터(N5)의 드레인에 소오스가 연결되는 제 8 및 제 9 NMOS 트랜지스터(N8, N9)로 구성된다.The second stabilization means 52 is connected between the second sense amplifier 30 and the operation controller 40, and the second sense amplifier according to the output signal P_Out_1 of the first sense amplifier 30. In order to stabilize 30, the drains are respectively connected to the sources of the third and fourth NMOS transistors N3 and N4 of the second sense amplifier 30, and the fifth NMOS transistor of the operation controller 40 ( The eighth and ninth NMOS transistors N8 and N9 have a source connected to the drain of N5.
이 때, 상기 제 6 및 제 7 NMOS 트랜지스터(N6, N7)의 게이트는 상기 제 4 및 제 3 NMOS 트랜지스터(N4, N3)의 소오스와 각각 연결되어, 제 2 출력 신호(P_Out_2)가 상기 제 6 NMOS 트랜지스터(N6)의 게이트에 크로스 형태로 연결되고, 제 8 및 제 9 NMOS 트랜지스터(N8, N9)의 게이트는 상기 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스와 각각 연결되어, 제 1 출력 신호(P_Out_1)가 상기 제 9 NMOS 트랜지스터(N9)의 게이트에 크로스 형태로 연결된다. 또한, 제 6 내지 제 9 NMOS트랜지스터(N6, ... , N9)의 소오스는 제 1 노드(n1)에 공통 연결된다.In this case, gates of the sixth and seventh NMOS transistors N6 and N7 are connected to sources of the fourth and third NMOS transistors N4 and N3, respectively, so that a second output signal P_Out_2 is connected to the sixth. The gates of the NMOS transistor N6 are connected in a cross shape, and the gates of the eighth and ninth NMOS transistors N8 and N9 are connected to the sources of the first and second NMOS transistors N1 and N2, respectively. The first output signal P_Out_1 is connected to the gate of the ninth NMOS transistor N9 in a cross shape. In addition, the sources of the sixth through ninth NMOS transistors N6, ..., N9 are commonly connected to the first node n1.
먼저, 입력 신호(DB, DBb)에 의한 제 1 및 제 2 출력 신호(P_Out_1, P_Out_2)의 변화를 살펴보기로 한다.First, changes in the first and second output signals P_Out_1 and P_Out_2 by the input signals DB and DBb will be described.
입력 신호(DB, DBb)가 일정한 차이를 가지고 인가되면 상기 두 입력 신호(DB, DBb)의 차이에 해당하는 입력 전압에 의해 제 1 및 제 2 출력 신호(P_Out_1, P_Out_2)의 차이에 해당하는 전압이 나타나게 되는데, 이 때 출력 전압은 상기 제 1 및 제 2 출력단의 저항과 트랜스 컨덕턴스(gm)의 곱에 비례하게 된다. 출력 저항은 일정하고, 트랜스 컨덕턴스(gm)는 I/(Vgs - Vtn)의 값을 가지기 때문에 결과적으로 출력 전압은 게이트-소오스 전압(Vgs)에 반비례하여 나타나게 된다.When the input signals DB and DBb are applied with a constant difference, the voltage corresponding to the difference between the first and second output signals P_Out_1 and P_Out_2 by the input voltage corresponding to the difference between the two input signals DB and DBb. In this case, the output voltage is proportional to the product of the resistance and transconductance gm of the first and second output terminals. Since the output resistance is constant and the transconductance (gm) has a value of I / (Vgs-Vtn), the resulting output voltage is inversely proportional to the gate-source voltage (Vgs).
데이터 비트 신호(DB)가 데이터 비트 바 신호(DBb)보다 일정한 정도로 높게 인가되는 경우에, 제 1 출력 신호(P_Out_1)는 하이 상태의 신호가 출력되고, 제 2 출력 신호(P_Out_2)는 로우 상태의 신호가 출력되어, 제 1 NMOS 트랜지스터(N1) 및 제 3 NMOS 트랜지스터(N3)의 소오스에 연결된 제 2 및 제 4 노드(n2, n4)가 제 2 NMOS 트랜지스터(N2) 및 제 4 NMOS 트랜지스터(N4)의 소오스에 연결된 제 3 및 제 5 노드(n3, n5)에 비해 전압이 높아지게 된다.When the data bit signal DB is applied to a certain degree higher than the data bit bar signal DBb, the first output signal P_Out_1 is output as a high state signal, and the second output signal P_Out_2 is low. A signal is output so that the second and fourth nodes n2 and n4 connected to the sources of the first NMOS transistor N1 and the third NMOS transistor N3 are connected to the second NMOS transistor N2 and the fourth NMOS transistor N4. The voltage is higher than that of the third and fifth nodes n3 and n5 connected to the source of.
따라서, 제 1 및 제 4 NMOS 트랜지스터(N1, N4)는 본 발명에 의한 안정화 수단(50)이 제공되기 전에는 Vgs의 게이트-소오스 전압에 의해 증폭된 전압을 출력하였지만, 안정화 수단(50)에 의해 제 1 NMOS 트랜지스터(N1)의 게이트-소오스 전압은 크게 감소되고, 제 4 NMOS 트랜지스터(N4)의 게이트-소오스 전압은 적게 감소되어 제 1 출력 노드(P_Out_1)와 제 2 출력 노드(P_Out_2)의 전압 차는 증가하여, 결과적으로 이득이 증가하게 된다.Accordingly, the first and fourth NMOS transistors N1 and N4 output the voltage amplified by the gate-source voltage of Vgs before the stabilization means 50 according to the present invention is provided, but by the stabilization means 50. The gate-source voltage of the first NMOS transistor N1 is greatly reduced, and the gate-source voltage of the fourth NMOS transistor N4 is reduced so that the voltages of the first output node P_Out_1 and the second output node P_Out_2 are reduced. The difference increases, resulting in an increase in gain.
다음으로, 제 1 노드(n1)를 통하여 흐르는 전류를 살펴보면, 전류가 감소되기 위해서는 제 1 및 제 2 감지 증폭부(20, 30)의 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)를 통하여 흐르는 전류가 감소되어야 한다. 그런데, 상기의 제 1 및 제 2 감지 증폭부(20, 30)를 통하여 흐르는 전류는 각각 I = gm×(Vgs - Vtn)의 값으로 주어지는데, 상기에서 설명된 바와 같이 추가된 안정화 수단(50)에 의해서 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)의 게이트-소오스 전압이 감소되기 때문에 전류는 감소하게 되고, 상기 센스 증폭기는 더욱 안정하게 된다.Next, referring to the current flowing through the first node n1, in order to reduce the current, the first to fourth NMOS transistors N1,..., N4 of the first and second sense amplifiers 20 and 30 are reduced. The current flowing through) should be reduced. However, the currents flowing through the first and second sense amplifiers 20 and 30 are respectively given a value of I = gm × (Vgs − Vtn), as described above. Since the gate-source voltages of the first to fourth NMOS transistors N1, ..., N4 are reduced, the current decreases, and the sense amplifier becomes more stable.
상기와 반대로, 데이터 비트 바 신호(DBb)가 데이터 비트 신호(DB)보다 일정한 정도로 크게 인가되는 경우에는 제 3 및 제 5 노드(n3, n5)의 전압이 제 2 및 제 4 노드(n2, n4)의 전압보다 높아져서, 제 4 NMOS 트랜지스터(N4)의 게이트-소오스 전압은 크게 감소하고 제 1 NMOS 트랜지스터(N1)의 게이트-소오스 전압은 적게 감소하게 된다. 따라서, 제 2 출력 노드(P_Out_2)에서는 하이 상태의 신호가 출력되고, 제 1 출력 노드(P_Out_1)에서는 로우 상태의 신호가 출력된다. 상기와 같은 경우에도, 제 1 내지 제 4 NMOS 트랜지스터(N1, ... , N4)의 게이트-소오스 전압은 종래의 센스 증폭기의 경우보다 감소하기 때문에 제 1 노드(n1)를 통해서 흐르는 전류는 감소하게 된다.On the contrary, when the data bit bar signal DBb is applied to a certain degree larger than the data bit signal DB, the voltages of the third and fifth nodes n3 and n5 are the second and fourth nodes n2 and n4. ), The gate-source voltage of the fourth NMOS transistor N4 is greatly reduced and the gate-source voltage of the first NMOS transistor N1 is decreased. Therefore, a high state signal is output at the second output node P_Out_2 and a low state signal is output at the first output node P_Out_1. Even in this case, since the gate-source voltages of the first to fourth NMOS transistors N1, ..., N4 are reduced than in the case of the conventional sense amplifier, the current flowing through the first node n1 is decreased. Done.
상기에서 설명한 본 발명에 따른 효과를 알아보기 위해, 입력 신호(DB, DBb)가 동일한 조건에서 종래의 센스 증폭기와 본 발명에 따른 개선된 센스 증폭기의 시뮬레이션 결과를 도 4와 도 5에 도시하였다.4 and 5 show simulation results of the conventional sense amplifier and the improved sense amplifier according to the present invention under the same condition of the input signals DB and DBb.
도 4a는 데이터 비트 신호(DB)가 2.6 볼트로 일정하고, 데이터 비트 바 신호(DBb)가 변화하는 경우에 출력 전압의 변화를 도시한 것이다. 도 4a를 참조하면, 인에이블 신호(En)가 High의 상태로 인가되는 경우 종래의 센스 증폭기에 의한 이득(41)보다 본 발명의 개선된 센스 증폭기에 의한 이득(42)이 훨씬 증가했음을 알 수 있다.4A shows the change in output voltage when the data bit signal DB is constant at 2.6 volts and the data bit bar signal DBb changes. Referring to FIG. 4A, it can be seen that the gain 42 by the improved sense amplifier of the present invention is much higher than the gain 41 by the conventional sense amplifier when the enable signal En is applied in a high state. have.
도 4b는 데이터 비트 신호(DB)가 5.7 볼트로 일정하고, 데이터 비트 바 신호(DBb)가 변화하는 경우에 출력 전압의 변화를 도시한 것이다. 도 4b를 참조하면, 데이터 비트 신호(DB)가 높을수록 종래의 센스 증폭기에 의한 출력 전압의 이득(43)은 오히려 감소하지만, 본 발명의 개선된 센스 증폭기에 의한 이득(44)은 증가함을 알 수 있다.4B shows the change in output voltage when the data bit signal DB is constant at 5.7 volts and the data bit bar signal DBb changes. Referring to FIG. 4B, the higher the data bit signal DB, the lower the gain 43 of the output voltage by the conventional sense amplifier, but the higher the gain 44 by the improved sense amplifier of the present invention. Able to know.
도 5a와 도 5b는 데이터 비트 신호(DB)가 각각 2.6 볼트와 5.7 볼트일 때 제 1 노드(n1)에서 흐르는 전류의 변화를 도시한 것이다. 도 5a와 도 5b를 참조하면, 종래의 센스 증폭기의 경우에 제 1 노드를 통하여 흐르는 전류(45, 47)에 비해 본 발명의 개선된 센스 증폭기에 의한 전류(46, 48)가 상당히 감소함을 알 수 있다.5A and 5B illustrate changes in current flowing in the first node n1 when the data bit signal DB is 2.6 volts and 5.7 volts, respectively. 5A and 5B, it is noted that the current 46, 48 by the improved sense amplifier of the present invention is significantly reduced compared to the currents 45, 47 flowing through the first node in the case of a conventional sense amplifier. Able to know.
이상에서 자세히 설명된 바와 같이, 본 발명의 개선된 센스 증폭기에 따르면, 출력단 트랜지스터의 게이트-소오스 전압을 상대적으로 감소시킴으로써 이득을 증가시키고 전류는 감소시켜서 센스 증폭기가 보다 안정적으로 동작되도록 하는 이점이 있다.As described in detail above, according to the improved sense amplifier of the present invention, there is an advantage of increasing the gain and decreasing the current by relatively reducing the gate-source voltage of the output transistor so that the sense amplifier can be operated more stably. .
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
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