본 발명은 출력버퍼회로에 관한 것으로, 특히 풀업 및 풀다운 트랜지스터가 동시에 턴온되는 것을 방지할 수 있는 반도체 메모리 소자의 출력버퍼회로에 관한 것이다.The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit of a semiconductor memory device capable of preventing the pull-up and pull-down transistors from being turned on at the same time.
출력버퍼회로는 반도체 메모리 소자에서 감지증폭기로부터 출력되는 신호를 출력하기 위하여 사용된다.The output buffer circuit is used to output a signal output from the sense amplifier in the semiconductor memory device.
도 1은 종래의 출력버퍼회로를 나타낸 도면이다.1 is a view showing a conventional output buffer circuit.
도 1을 참조하면, 종래의 출력버퍼회로는 출력인에이블신호(oen)를 제 1 입력신호로하고 외부로부터 인가되는 신호, 예컨대 감지증폭기로부터 인가되는 데이터입력신호(din)를 제 2 입력신호로하여 풀업구동신호(dp)를 발생하는 2입력 낸드게이트(11)와, 출력인에이블신호(oen)을 반전시키기 위한 인버터(12)와, 인버터(12)의 출력신호를 제 1 입력신호로하고 데이터입력신호(din)를 제 2 입력신호로하여 풀다운구동신호(dn)을 발생하는 2입력 노어게이트(13)와, 낸드게이트(11)로부터 발생된 풀업구동신호(dp)에 의해 구동되고 PMOS 트랜지스터로 이루어진 풀업 트랜지스터(14)와, 노어게이트(13)로부터 발생된 풀다운구동신호(dn)에 의해 구동되고 NMOS 트랜지스터로 이루어진 풀다운 트랜지스터(15)로 이루어져서, 풀업 트랜지스터(14)와 풀다운 트랜지스터(15)의 공통 연결된 드레인 단자를 통하여 데이터출력신호(dout)를 발생한다.Referring to FIG. 1, a conventional output buffer circuit uses an output enable signal oen as a first input signal and a signal applied from the outside, for example, a data input signal din applied from a sensing amplifier as a second input signal. The second input NAND gate 11 generating the pull-up drive signal dp, the inverter 12 for inverting the output enable signal oen, and the output signal of the inverter 12 as the first input signal. PMOS is driven by a two-input NOR gate 13 generating a pull-down driving signal dn using the data input signal din as a second input signal and a pull-up driving signal dp generated from the NAND gate 11. A pull-up transistor 14 composed of transistors and a pull-down transistor 15 driven by a pull-down driving signal dn generated from the NOR gate 13 and composed of an NMOS transistor, and constitute a pull-up transistor 14 and a pull-down transistor 15. Common kite Through a drain terminal and generates a data output signal (dout).
상기한 종래의 출력버퍼회로는 출력인에이블신호(oen)가 하이상태인 경우에는, 출력버퍼회로는 인에이블되고, 데이터입력신호(din)의 로직상태에 따라 출력데이터신호(dout)가 결정된다. 즉, 데이터입력신호(din)가 하이상태인 경우에는 풀업구동신호(dp)와 풀다운구동신호(dp)가 모두 로우상태가 되어, 풀업 트랜지스터(14)는 턴온되고 풀다운 트랜지스터(15)는 턴오프됨으로써, 데이터출력신호(dout)는 하이상태가 된다. 또한, 데이터입력신호(din)가 로우상태인 경우 풀업구동신호(dp)와 풀다운구동신호(dn)는 모두 하이상태가 되어, 풀업 트랜지스터(14)는 턴오프되고 풀다운 트랜지스터(15)는 턴온되어, 데이터출력신호(dout)는 로우상태가 된다.In the conventional output buffer circuit, when the output enable signal oen is high, the output buffer circuit is enabled, and the output data signal dout is determined according to the logic state of the data input signal din. . That is, when the data input signal din is high, both the pull-up drive signal dp and the pull-down drive signal dp become low, so that the pull-up transistor 14 is turned on and the pull-down transistor 15 is turned off. As a result, the data output signal dout goes high. In addition, when the data input signal din is low, both the pull-up driving signal dp and the pull-down driving signal dn become high, so that the pull-up transistor 14 is turned off and the pull-down transistor 15 is turned on. The data output signal dout goes low.
한편, 출력인에이블신호(oen)가 로우상태인 경우에는 출력버퍼회로는 디스에이블되고, 이때에는 데이터입력신호(din)에 관계없이 풀업구동신호(dp)는 하이상태가 되고 풀다운구동신호(dn)는 로우상태가 되어 풀업 및 풀다운 트랜지스터(14, 15)가 턴오프되어 출력노드(dout)가 플로팅된다.On the other hand, when the output enable signal oen is low, the output buffer circuit is disabled. In this case, the pull-up drive signal dp becomes high and the pull-down drive signal dn is independent of the data input signal din. ) Becomes a low state and the pull-up and pull-down transistors 14 and 15 are turned off to float the output node dout.
그러나, 상기한 출력버퍼회로에서, 인에이블신호(oen)가 하이상태인 경우, 데이터입력신호(din)가 변화하면, 풀업 및 풀다운 트랜지스터(14, 15)가 순간적으로 동시에 턴온되는 상태가 존재한다. 예컨대, 데이터입력신호(din)가 로우에서 하이상태로 불확실하게 변화할 때, 풀다운구동신호(dn)가 풀다운 트랜지스터(15)의 문턱전압(Vtn)이하로 하강하지 않은상태에서 풀업구동신호(dp)가 전원전압－풀업 트랜지스터(14)의 문턱전압(Vtp) 이하로 하강하면, 신호전달을 위한 동작이외에도 불필요하게 전류가 소모될 뿐만 아니라, 출력버퍼회로의 동작이 불안정해진다.However, in the above-described output buffer circuit, when the enable signal oen is in a high state, when the data input signal din changes, there is a state in which the pull-up and pull-down transistors 14 and 15 are turned on at the same time. . For example, when the data input signal din changes from low to high, the pull-down drive signal dn does not fall below the threshold voltage Vtn of the pull-down transistor 15. When the power supply voltage falls below the threshold voltage Vtp of the power supply voltage pull-up transistor 14, not only the current is consumed but also the operation of the output buffer circuit becomes unstable.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 풀업 및 풀다운 트랜지스터가 동시에 턴온되는 것을 방지할 수 있는 반도체 메모리 소자의 출력버퍼회로를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer circuit of a semiconductor memory device capable of preventing the pull-up and pull-down transistors from being turned on at the same time.
도 1은 종래의 출력버퍼회로를 나타낸 도면.1 is a view showing a conventional output buffer circuit.
도 2는 본 발명의 실시예에 따른 출력버퍼회로를 나타낸 도면.2 illustrates an output buffer circuit according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
oen : 출력인에이블신호 din : 데이터입력신호oen: Output enable signal din: Data input signal
100 : 풀업구동신호 발생부 200 : 풀다운구동신호 발생부100: pull-up drive signal generator 200: pull-down drive signal generator
dout : 데이터출력신호dout: Data output signal
110, 210, 220 : 제 1 내지 제 3 인버터110, 210, 220: first to third inverter
PM1∼PM5 : 제 1 내지 제 5 PMOS 트랜지스터PM1 to PM5: first to fifth PMOS transistors
NM1∼NM5 : 제 1 내지 제 5 NMOS 트랜지스터NM1 to NM5: first to fifth NMOS transistors
14 : 풀업 트랜지스터 15 : 풀다운 트랜지스터14 pull-up transistor 15 pull-down transistor
dp : 풀업구동신호 dn : 풀다운구동신호dp: pull-up drive signal dn: pull-down drive signal
N1, N2 : 노드N1, N2: node
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자의 출력버퍼회로는 출력인에이블신호와 외부로부터 인가되는 데이터입력신호에 따라 풀업 및 풀다운 트랜지스터의 공통연결 단자를 통하여 데이터출력신호를 발생하고, 출력인에이블신호와 데이터 입력신호에 따라 풀업 트랜지스터를 구동하기 위한 풀업구동신호를 발생하는 풀업구동신호 발생부와, 출력인에이블신호와 데이터 입력신호에 따라 풀다운 트랜지스터를 구동하기 위한 풀다운구동신호를 발생하는 풀다운구동신호 발생부를 포함하고, 풀업구동신호 발생부는 풀다운구동신호에 따라 풀업구동신호를 발생하고, 풀다운구동신호 발생부는 풀업구동신호에 따라 풀다운구동신호를 발생하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the output buffer circuit of the semiconductor memory device according to the present invention is a data output signal through a common connection terminal of the pull-up and pull-down transistor according to the output enable signal and the data input signal applied from the outside. A pull-up drive signal generator for generating a pull-up drive signal for driving the pull-up transistor according to the output enable signal and the data input signal, and a pull-down for driving the pull-down transistor according to the output enable signal and data input signal; And a pull-down drive signal generator for generating a drive signal, the pull-up drive signal generator generates a pull-up drive signal according to the pull-down drive signal, and the pull-down drive signal generator generates a pull-down drive signal according to the pull-up drive signal. .
본 실시예에서, 풀업트랜지스터는 PMOS 트랜지스터이고, 풀다운 트랜지스터는 NMOS 트랜지스터이다.In this embodiment, the pull-up transistor is a PMOS transistor and the pull-down transistor is an NMOS transistor.
또한, 풀업구동신호 발생부는 출력인에이블신호에 따라 구동하는 제 1 PMOS 및 NMOS 트랜지스터와, 데이터입력신호(din)에 따라 구동하는 제 2 PMOS 및 NMOS 트랜지스터와, 풀다운구동신호를 반전출력하는 제 1 인버터와, 제 1 인버터의 출력신호에 따라 구동하는 제 3 NMOS 트랜지스터를 포함하고, 제 2 PMOS 트랜지스터와 제 1 NMOS 트랜지스터는 소정의 제 1 노드에서 드레인이 공통연결되어 상기 풀업구동신호를 발생하고, 제 2 및 제 3 NMOS 트랜지스터는 제 1 노드와 접지사이에서 제 1 NMOS 트랜지스터와 서로 직렬연결되며, 제 1 PMOS 트랜지스터는 제 1 노드와 전원전압 사이에서 제 2 PMOS 트랜지스터와 병렬연결된다.In addition, the pull-up drive signal generation unit may invert and output the first PMOS and NMOS transistors driven according to the output enable signal, the second PMOS and NMOS transistors driven according to the data input signal din, and the pull-down drive signal inverted. An inverter and a third NMOS transistor for driving according to an output signal of the first inverter, the second PMOS transistor and the first NMOS transistor having a drain connected in common at a predetermined first node to generate the pull-up driving signal, The second and third NMOS transistors are connected in series with the first NMOS transistor between the first node and ground, and the first PMOS transistor is connected in parallel with the second PMOS transistor between the first node and the supply voltage.
또한, 풀다운구동신호 발생부는 풀업구동신호를 반전하는 제 2 인버터와, 제 2 인버터의 출력신호에 따라 구동하는 제 3 PMOS 트랜지스터와, 상기 출력인에이블신호를 반전하는 제 3 인버터와, 제 3 인버터의 출력신호에 따라 구동하는 제 4 PMOS 및 NMOS 트랜지스터와, 데이터입력신호에 따라 구동하는 제 5 PMOS 및 NMOS 트랜지스터를 포함하고, 제 5 PMOS 트랜지스터와 제 4 NMOS 트랜지스터는 소정의 제 2 노드에서 드레인이 공통연결되어 풀다운구동신호를 발생하고, 제 3 및 제 4 PMOS 트랜지스터는 전원전압과 제 2 노드 사이에서 제 5 PMOS 트랜지스터와 서로 직렬연결되며, 제 5 NMOS 트랜지스터는 제 2 노드와 접지사이에서 제 4 NMOS 트랜지스터와 병렬연결된다.The pull-down drive signal generation unit may further include a second inverter for inverting the pull-up drive signal, a third PMOS transistor for driving according to the output signal of the second inverter, a third inverter for inverting the output enable signal, and a third inverter. And a fourth PMOS and NMOS transistor driven according to an output signal of the PMOS transistor, and a fifth PMOS and NMOS transistor driven according to the data input signal, wherein the fifth PMOS transistor and the fourth NMOS transistor are drained at a predetermined second node. Being connected in common to generate a pull-down drive signal, the third and fourth PMOS transistors are connected in series with the fifth PMOS transistor between the power supply voltage and the second node, and the fifth NMOS transistor is connected to the fourth node between the second node and ground. It is connected in parallel with the NMOS transistor.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼회로를 나타낸 도면으로서, 도 1에서와 동일한 구성요소에 대해서는 동일한 도면부호를 부여한다.FIG. 2 is a diagram illustrating an output buffer circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, in which the same components as in FIG. 1 are assigned the same reference numerals.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 소자의 출력버퍼회로는 출력인에이블신호(oen)와 외부로부터 인가되는 신호, 예컨대 감지증폭기로부터 인가되는 데이터입력신호(din)로부터 풀업 트랜지스터(14)와 풀다운 트랜지스터(15)의 공통연결된 드레인단자를 통하여 데이터출력신호(dout)를 발생한다. 여기서, 풀업 트랜지스터(14)는 PMOS 트랜지스터로 이루어지고, 풀다운 트랜지스터(15)는 NMOS 트랜지스터로 이루어진다. 출력인에이블신호(oen) 및 데이터입력신호(din)에 따라 풀업구동신호(dp)를 발생하는 풀업구동신호 발생부(100)와, 출력인에이블신호(oen) 및 데이터입력신호(din)에 따라 풀다운구동신호(dn)를 발생하는 풀다운구동신호 발생부(200)를 구비한다.Referring to FIG. 2, the output buffer circuit of the semiconductor memory device according to the present invention includes a pull-up transistor 14 from an output enable signal oen and a signal applied from the outside, for example, a data input signal din applied from a sense amplifier. And a data output signal dout through the drain terminal commonly connected to the pull-down transistor 15. Here, the pull-up transistor 14 is made of a PMOS transistor, and the pull-down transistor 15 is made of an NMOS transistor. A pull-up drive signal generator 100 for generating a pull-up drive signal dp according to the output enable signal oen and the data input signal din, and to the output enable signal oen and the data input signal din. Accordingly, a pull-down drive signal generator 200 for generating a pull-down drive signal dn is provided.
여기서, 풀업구동신호 발생부(100)는 출력인에이블신호(oen)에 따라 구동하는 제 1 PMOS 및 NMOS 트랜지스터(PM1, NM1)와, 데이터입력신호(din)에 따라 구동하는 제 2 PMOS 및 NMOS 트랜지스터(PM2, NM2)와, 풀다운구동신호(dn)를 반전출력하는 제 1 인버터(110)와, 제 1 인버터(110)의 출력신호에 따라 구동하는 제 3 NMOS 트랜지스터(NM3)로 구성된다. 또한, 제 2 PMOS 트랜지스터(PM2)와 제 1 NMOS 트랜지스터(NM1)는 노드(N1)에서 드레인이 공통연결되어 풀다운구동신호(dn)를 발생하고, 제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)는 노드(N1)와 접지사이에서 제 1 NMOS 트랜지스터(NM1)와 서로 직렬연결되며, 제 1 PMOS 트랜지스터(PM1)는 노드(N1)와 전원전압 사이에서 제 2 PMOS 트랜지스터(PM2)와 병렬연결된다.Here, the pull-up driving signal generator 100 may drive the first PMOS and NMOS transistors PM1 and NM1 driven according to the output enable signal oen, and the second PMOS and NMOS driven according to the data input signal din. The transistors PM2 and NM2, the first inverter 110 for inverting the pull-down driving signal dn, and the third NMOS transistor NM3 for driving in accordance with the output signal of the first inverter 110 are configured. In addition, the second PMOS transistor PM2 and the first NMOS transistor NM1 have a drain connected in common at the node N1 to generate a pull-down driving signal dn, and the second and third NMOS transistors NM2 and NM3. Is connected in series with the first NMOS transistor NM1 between the node N1 and ground, and the first PMOS transistor PM1 is connected in parallel with the second PMOS transistor PM2 between the node N1 and the power supply voltage. .
풀다운구동신호 발생부(200)는 풀업구동신호(dp)를 반전하는 제 2 인버터(210)와, 인버터(210)의 출력신호에 따라 구동하는 제 3 PMOS 트랜지스터(PM3)와, 출력인에이블신호(oen)를 반전하는 제 3 인버터(220)와, 제 3 인버터(220)의 출력신호에 따라 구동하는 제 4 PMOS 및 NMOS 트랜지스터(PM4, NM4)와, 데이터입력신호(din)에 따라 구동하는 제 5 PMOS 및 NMOS 트랜지스터(PM5, NM5)로 구성된다. 또한, 제 5 PMOS 트랜지스터(PM5)와 제 4 NMOS 트랜지스터(NM4)는 노드(N2)에서 드레인이 공통연결되어 풀다운구동신호(dn)를 발생하고, 제 3 및 제 4 PMOS 트랜지스터(PM3, PM4)는 전원전압과 노드(N2) 사이에서 제 5 PMOS 트랜지스터(PM5)와 서로 직렬연결되며, 제 5 NMOS 트랜지스터(NM5)는 노드(N2)와 접지사이에서 제 4 NMOS 트랜지스터(NM4)와 병렬연결된다.The pull-down drive signal generator 200 includes a second inverter 210 for inverting the pull-up drive signal dp, a third PMOS transistor PM3 driven according to the output signal of the inverter 210, and an output enable signal. a third inverter 220 for inverting oen, fourth PMOS and NMOS transistors PM4 and NM4 driven according to an output signal of the third inverter 220, and driven according to a data input signal din. And fifth PMOS and NMOS transistors PM5 and NM5. In addition, the fifth PMOS transistor PM5 and the fourth NMOS transistor NM4 have a drain connected in common at the node N2 to generate a pull-down driving signal dn, and the third and fourth PMOS transistors PM3 and PM4. Is connected in series with the fifth PMOS transistor PM5 between the power supply voltage and the node N2, and the fifth NMOS transistor NM5 is connected in parallel with the fourth NMOS transistor NM4 between the node N2 and ground. .
상기한 출력버퍼회로는 출력인에이블신호(oen)가 하이상태인 경우 인에이블되고, 데이터입력신호(din)의 로직상태에 따라 출력데이터신호(dout)가 결정된다.The output buffer circuit is enabled when the output enable signal oen is high, and the output data signal dout is determined according to the logic state of the data input signal din.
먼저, 데이터입력신호(din)가 하이상태인 경우, 풀다운구동신호 발생부(200)의 제 5 PMOS 트랜지스터(PM5)가 턴오프되고, 제 5 NMOS 트랜지스터(NM5)가 턴온되어, 풀다운구동신호(dn)가 로우상태가 된다. 또한, 로우상태의 풀다운구동신호(dn)에 의해, 풀업구동신호 발생부(100)의 제 3 NMOS 트랜지스터(NM3)는 턴온되고, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)는 턴온됨과 동시에 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)는 턴오프되어, 풀업구동신호(dp)도 로우상태가 된다. 이에 따라, 풀업 트랜지스터(14)는 턴온되고 풀다운 트랜지스터(15)는 턴오프되어 데이터출력신호(dout)는 하이상태가 된다.First, when the data input signal din is high, the fifth PMOS transistor PM5 of the pull-down driving signal generator 200 is turned off, and the fifth NMOS transistor NM5 is turned on, and the pull-down driving signal ( dn) goes low. In addition, the third NMOS transistor NM3 of the pull-up drive signal generator 100 is turned on and the first and second NMOS transistors NM1 and NM2 are turned on by the pull-down drive signal dn in the low state. The first and second PMOS transistors PM1 and PM2 are turned off, and the pull-up driving signal dp is also turned low. Accordingly, the pull-up transistor 14 is turned on and the pull-down transistor 15 is turned off so that the data output signal dout becomes high.
데이터입력신호(din)가 로우상태인 경우, 풀업구동신호 발생부(100)의 제 2 NMOS 트랜지스터(NM2)가 턴오프되고, 제 2 PMOS 트랜지스터(PM2)가 턴온되어, 풀업구동신호(dp)가 하이상태가 된다. 또한, 하이상태의 풀업구동신호(dp)에 의해 풀다운구동신호 발생부(200)의 제 3 PMOS 트랜지스터(PM3)가 턴온되고, 제 4 및 제 5 PMOS 트랜지스터(PM4, PM5)가 턴온됨과 동시에 제 4 및 제 5 NMOS 트랜지스터(NM4, NM5)가 턴오프되어, 풀다운구동신호(dn)가 하이상태가 된다. 이에 따라, 풀업 트랜지스터(14)는 턴오프되고 풀다운 트랜지스터(15)는 턴온되어 데이터출력신호(dout)는 로우상태가 된다.When the data input signal din is low, the second NMOS transistor NM2 of the pull-up drive signal generator 100 is turned off, the second PMOS transistor PM2 is turned on, and the pull-up drive signal dp is turned on. Becomes high. In addition, the third PMOS transistor PM3 of the pull-down drive signal generator 200 is turned on by the pull-up drive signal dp in the high state, and the fourth and fifth PMOS transistors PM4 and PM5 are turned on, and simultaneously The fourth and fifth NMOS transistors NM4 and NM5 are turned off, so that the pull-down drive signal dn becomes high. Accordingly, the pull-up transistor 14 is turned off and the pull-down transistor 15 is turned on so that the data output signal dout becomes low.
상기한 본 발명에 의하면, 풀업구동신호 발생부는 풀다운구동신호에 따라 풀업구동신호를 발생하고, 풀다운구동신호 발생부는 풀업구동신호에 따라 풀다운구동신호를 발생하기 때문에, 풀업 및 풀다운 트랜지스터가 동시에 턴온되는 것이 방지된다. 이에 따라, 불필요한 전류소모가 방지되고 소자의 동작이 안정해진다.According to the present invention, since the pull-up drive signal generator generates a pull-up drive signal according to the pull-down drive signal, and the pull-down drive signal generator generates a pull-down drive signal according to the pull-up drive signal, the pull-up and pull-down transistors are turned on at the same time. Is prevented. This prevents unnecessary current consumption and stabilizes the operation of the device.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
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| KR1019980059157AKR20000042865A (en) | 1998-12-28 | 1998-12-28 | Output buffer circuit |
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| KR1019980059157AKR20000042865A (en) | 1998-12-28 | 1998-12-28 | Output buffer circuit |
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| KR20000042865Atrue KR20000042865A (en) | 2000-07-15 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100881132B1 (en)* | 2007-06-25 | 2009-02-02 | 주식회사 하이닉스반도체 | Decoder |
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