본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 제작 공정의 단순화를 얻을 수 있는 칩 크기 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor packages and, more particularly, to chip size packages that can simplify the fabrication process.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 트림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화되며, 이러한 반도체 패키지는 통상 에폭시 수지로된 패키지 몸체 내에 반도체 칩이 내장되고, 패키지 몸체의 외측으로는 전기적 신호 전달 경로를 이루는 리드 프레임의 아웃리드가 돌출된 형상을 이루고 있다.In general, semiconductor chips obtained through known semiconductor device manufacturing processes are packaged through a series of assembly processes such as chip cutting, chip attachment, wire bonding, molding, and trim / forming, and such semiconductor packages are usually epoxy resins. The semiconductor chip is embedded in the package body, and the outlead of the lead frame constituting the electrical signal transmission path is formed outside the package body.
그러나, 최근 각종 전기, 전자 제품의 크기가 소형화되는 추세에 따라 한정된 크기의 기판에 보다 많은 수의 칩을 실장함으로써 소형이면서도 고용량을 달성하고자 하는 많은 연구가 전개되고 있으며, 이에 따라, 기판 상에 실장되는 반도체 패키지의 크기 및 두께가 점차 감소되고 있는 실정이다.However, in recent years, as the size of various electric and electronic products is miniaturized, many studies have been developed to achieve a small size and high capacity by mounting a larger number of chips on a limited sized substrate. The size and thickness of the semiconductor package is gradually reduced.
따라서, 종래에는 상기와 같은 문제를 해결하기 위한 하나의 방법으로서, 칩 크기 패키지(Chip Size Package : 이하, CSP)를 제작하였다.Therefore, conventionally, a chip size package (hereinafter referred to as CSP) was manufactured as one method for solving the above problems.
도 1 은 칩 크기 패키지의 하나인 마이크로 볼 그리드 어레이(이하, μ-BGA) 패키지를 도시한 도면으로서, 이를 설명하면 다음과 같다.1 is a diagram illustrating a micro ball grid array (hereinafter, referred to as μ-BGA) package which is one of chip size packages.
도시된 바와 같이, 종래의 μ-BGA 패키지는 전기적 신호 전달 경로를 이루는 리본(Ribbon : 3)이 폴리이미드 테이프(4) 상에 부착되어 있는 탭 테이프(TAB Tape)가 외부로부터 인가되는 스트레스(Stress)를 완충시키기 위한 엘라스토머(Elastomer : 2)의 개재하에 반도체 칩(1) 상에 부착되어 있고, 상기 반도체 칩의 본딩패드들(도시안됨)과 리본(3)은 전기적으로 접속되어 있으며, 상기 폴리이미드 테이프(4) 상에는 마더 보드 상의 실장을 위한 다수의 솔더 볼들(5)이 부착된 형태를 이루고 있다.As shown in the drawing, a conventional μ-BGA package has a stress in which a tape (TAB Tape) having a ribbon (3) attached to a polyimide tape (4) is formed from the outside. Is attached on the semiconductor chip 1 under the presence of an elastomer (Elastomer) 2, and the bonding pads (not shown) and the ribbon 3 of the semiconductor chip are electrically connected. On the mid tape 4, a plurality of solder balls 5 for mounting on the motherboard are attached.
그러나, 상기와 같은 μ-BGA 패키지는 저 탄성률을 갖는 엘라스토머를 사용하기 때문에 외부로부터 약간의 스트레스가 인가되더라도 리본 본딩이 손상되어 패키지의 전기적 특성이 저하되는 문제점이 있었다.However, since the μ-BGA package uses an elastomer having a low modulus of elasticity, even when a slight stress is applied from the outside, the ribbon bonding is damaged and the electrical characteristics of the package are deteriorated.
또한, 리본은 그의 재질을 전체적으로 금(Au)으로 하는 경우에는 비용적인 측면에 문제가 있으며, 구리를 이용하는 경우에는 본딩 공정이 어려운 문제점이 있었다.In addition, there is a problem in terms of cost when the ribbon is made of gold (Au) as a whole, and in the case of using copper, the bonding process is difficult.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 외부로부터 인가되는 충격에 강함과 동시에 본딩 공정을 용이하게 수행할 수 있는 칩 크기 패키지를 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a chip size package capable of easily performing a bonding process while being resistant to an impact applied from the outside.
도 1 은 종래 기술에 따른 마이크로 볼 그리드 어레이 패키지.1 is a micro ball grid array package according to the prior art.
도 2 는 본 발명의 제 1 실시예에 따른 칩 크기 패키지를 도시한 도면.2 illustrates a chip size package according to a first embodiment of the present invention.
도 3 은 본 발명의 제 2 실시예에 따른 칩 크기 패키지를 도시한 도면.3 illustrates a chip size package according to a second embodiment of the present invention.
도 4 는 본 발명의 제 3 실시예에 따른 칩 크기 패키지를 도시한 도면.4 illustrates a chip size package according to a third embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10 : 센터 패드형 반도체 칩 10a : 퍼리퍼럴 패드형 반도체 칩10: center pad type semiconductor chip 10a: peripheral pad type semiconductor chip
20,20a : 메탈레그 30 : 폴리이미드 테이프20,20a: Metal Leg 30: Polyimide Tape
40 : 금속 와이어 50 : 솔더 볼40: metal wire 50: solder ball
60 : 충진제 70 : 이방성 도전 필름60: filler 70: anisotropic conductive film
80 : 인쇄회로기판80: printed circuit board
상기와 같은 목적을 달성하기 위하여 본 발명은, 센터 패드형 반도체 칩의 상부면 중심부에 폴리이미드 테이프를 2열로 부착시킨다. 이어서, 폴리이미드 테이프 상에 반도체 칩의 양측 가장자리쪽으로 각각 연장·배치됨과 동시에 상기 반도체칩의 가장자리쪽에 배치된 부분이 상대적으로 다운-세트(Down-Set)된 형태를 갖는 다수의 리드들을 부착시키고, 이러한 리드와 상기 반도체 칩의 상부면 중심부에 구비된 본딩패드간을 금속 와이어로 연결한다. 또한, 반도체 칩의 가장자리에 배치된 리드 부분의 하부면에 솔더 볼들을 부착시키고, 반도체 칩과 리드 사이의 공간은 충진제(Encapsulant)로 충진한다.In order to achieve the above object, the present invention, the polyimide tape is attached in two rows to the center of the upper surface of the center pad-type semiconductor chip. Subsequently, a plurality of leads having a relatively down-set form are attached to the polyimide tape, each of which extends and is disposed toward both edges of the semiconductor chip and at the same time a portion disposed at the edge of the semiconductor chip, The lead and a bonding pad provided at the center of the upper surface of the semiconductor chip are connected by a metal wire. In addition, the solder balls are attached to the lower surface of the lead portion disposed at the edge of the semiconductor chip, and the space between the semiconductor chip and the lead is filled with an encapsulant.
본 발명에 따르면, 전기적 신호 전달 경로로서 메탈레그를 이용하고, 반도체 칩과 메탈레그간의 전기적 접속은 와이어 본딩 공정을 이용함으로써, 보다 손쉽게 CSP를 제작할 수 있다.According to the present invention, a CSP can be manufactured more easily by using a metal leg as an electrical signal transmission path and a wire bonding process for the electrical connection between the semiconductor chip and the metal leg.
(실시예 1)(Example 1)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명의 실시예에 따른 CSP를 도시한 도면이다.2 illustrates a CSP according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 CSP는 전기적 신호 전달 경로를 이루기 위한 수단으로서, 구리막, 폴리이미드 및 구리패턴의 3층 구조로 돠어 있으며 아울러 벤딩(Bending)이 용이한 리드(20 : 이하, 메탈레그(Metal Leg)라 칭함)가 제공된다. 이러한, 메탈레그(20)는 비전도성 접착 물질인 폴리이미드 테이프(30)에 의해 반도체 칩(10)의 상부면 중심부, 즉, 본딩패드에 근접된 부분으로부터 상기 반도체 칩(10)의 단방향 일측 가장자리쪽으로 연장·배치되도록 부착되며, 아울러, 반도체 칩(10)의 상부면에 대칭적으로 부착된다.As shown, the CSP of the present invention is a means for forming an electrical signal transmission path, and is a three layer structure of a copper film, a polyimide, and a copper pattern, and is easy to bend. Leg, referred to as Metal Leg. The metal legs 20 are unidirectional one edges of the semiconductor chip 10 from the center of the upper surface of the semiconductor chip 10, that is, the portion close to the bonding pad by the polyimide tape 30, which is a non-conductive adhesive material. And are symmetrically attached to the upper surface of the semiconductor chip 10.
또한, 매탈레그(20)는 반도체 칩(10)의 가장자리에 배치된 부분이 중심부에 배치된 부분 보다 상대적으로 다운-세트된 형태를 갖으며, 통상의 LOC(Lead On Chip) 구조의 패키지에서 사용되는 폴리이미드 테이프(30)에 의해 반도체 칩(10)의 상부면 중심부에 각각 부착된다.In addition, the metal leg 20 has a shape in which a portion disposed at the edge of the semiconductor chip 10 is relatively down-set than a portion disposed at the center, and is used in a package having a conventional lead on chip (LOC) structure. The polyimide tape 30 is attached to the central portion of the upper surface of the semiconductor chip 10.
한편, 상대적으로 업-세트(Up-Set)된 메탈레그 부분은 반도체 칩의 본딩패드(도시안됨)와 금속 와이어에 의해 전기적으로 접속되어 있으며, 다운-세트된 메탈레그 부분의 하부면에는 솔더 볼들(50)이 부착되어 있고, 솔더 볼들(50)이 부착된 메탈레그의 하부면을 제외한 반도체 칩(10)과 메탈레그(20) 사이의 공간은 충진제(60)로 충진되어 있다.On the other hand, the relatively up-set metal leg portion is electrically connected to the bonding pad (not shown) of the semiconductor chip by a metal wire, and solder balls are formed on the bottom surface of the down-set metal leg portion. The space between the semiconductor chip 10 and the metal leg 20 except for the lower surface of the metal leg to which the solder balls 50 are attached is filled with the filler 60.
이하, 본 발명에 따른 CSP의 제조방법을 설명한다.Hereinafter, the manufacturing method of the CSP according to the present invention will be described.
우선, 센터 패드형 반도체 칩(10)의 상부면 중심부에 폴리이미드 테이프(30)를 2열로 부착시킨다. 이때, 폴리이미드 테이프(30)는 본딩패드들(도시안됨)에 근접되게 부착시키되, 본딩패드들(도시안됨)이 폴리이미드 테이프에 의해 덮혀지지 않도록 하고, 이울러, 구리막이 폴리이미드 테이프에 부착되도록 한다.First, the polyimide tape 30 is attached in two rows to the center of the upper surface of the center pad semiconductor chip 10. At this time, the polyimide tape 30 is attached close to the bonding pads (not shown), so that the bonding pads (not shown) are not covered by the polyimide tape, and the copper film is attached to the polyimide tape. Be sure to
그런 다음, 폴리이미드 테이프(30) 상에 반도체 칩(10)의 가장자리쪽으로 배치되는 부분이 상대적으로 다운-세트된 메달레그들(20)을 부착시킨 후, 범용적인 전기적 접속 방식인 와이어 본딩 공정을 실시하여 폴리이미드 테이프(30)에 부착된 메탈레그 부분과 반도체 칩의 본딩패드를 금속 와이어(40)로 연결한다. 이때, 금속 와이어(40)는 그의 루프(Loop)가 다운-세트된 메탈레그 부분 보다 더 낮게 배치되지 않도록 한다.Then, after attaching the medallegs 20 in which the portions disposed toward the edge of the semiconductor chip 10 are relatively down-set on the polyimide tape 30, a wire bonding process, which is a general electrical connection method, is performed. Then, the metal legs attached to the polyimide tape 30 and the bonding pads of the semiconductor chip are connected by the metal wire 40. At this time, the metal wire 40 prevents its loop from being placed lower than the down-set metal leg portion.
상기에서, 반도체 칩(10)과 메탈레그(20)는 와이어 본딩 공정을 이용하여 전기적으로 접속시키기 때문에 리본 본딩을 실시하는 종래의 패키지 보다는 손쉽게 본딩 고정을 실시할 수가 있다.In the above, since the semiconductor chip 10 and the metal leg 20 are electrically connected using a wire bonding process, bonding fixing can be performed more easily than a conventional package for ribbon bonding.
계속해서, 다운-셋된 메탈레그(20) 부분의 하부면에 배치된 구리패턴(도시안됨) 상에 솔더 볼들(50)을 부착시키고, 반도체 칩(10)과 메탈레그(20) 사이의 공간을 충진제(60)로 충진시킨다.Subsequently, the solder balls 50 are attached to the copper pattern (not shown) disposed on the bottom surface of the down-set metal leg 20, and the space between the semiconductor chip 10 and the metal leg 20 is removed. Fill with filler (60).
(실시예 2)(Example 2)
이하, 도 3 을 참조하여 본 발명의 제 2 실시예에 따른 CSP를 설명한다.Hereinafter, a CSP according to a second embodiment of the present invention will be described with reference to FIG. 3.
도 3 에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 CSP는 마더 보드 상의 실장을 위한 솔더 볼들이 패키지의 가장자리에만 부착되지 않고, 패키지의 하부면 전체에 걸쳐 부착된 형태이다.As shown in FIG. 3, the CSP according to the second embodiment of the present invention has a shape in which solder balls for mounting on the motherboard are not attached only to the edge of the package, but are attached to the entire lower surface of the package.
이를 위해서, 본 발명의 제 2 실시예에서는 수직 방향으로만 도통되는 특성을 갖는 이방성 도전 필름(Anisotropically Conductive Film : 이하, ACF 70)과, 회로패턴들이 구비된 인쇄회로기판(Printed Circuit Board : 이하, PCB 80)이 제공된다. 여기서, ACF(70)는 제 1 실시예에 도시한 CSP의 하부면에 부착되며, PCB(80)는 ACF(70)의 하부에 부착되고, 다수의 솔더 볼들(50)은 PCB(80)의 하부면에 부착된다.To this end, in the second embodiment of the present invention, an anisotropically conductive film (ACF 70) having a property of conducting only in the vertical direction and a printed circuit board (ACF 70) provided with circuit patterns (hereinafter, PCB 80 is provided. Here, the ACF 70 is attached to the bottom surface of the CSP shown in the first embodiment, the PCB 80 is attached to the bottom of the ACF 70, the plurality of solder balls 50 of the PCB 80 It is attached to the bottom surface.
이때, 메탈레그(20)는 ACF(70)를 통해 PCB(80)의 회로패턴들(도시안됨)과 전기적으로 각각 접속되며, 이들 회로패턴들은 PCB(80)의 하부면까지 연장·배치되는 비아패턴들(도시안됨)을 통해 다수의 솔더 볼들(50)과 각각 접속된다.At this time, the metal legs 20 are electrically connected to the circuit patterns (not shown) of the PCB 80 through the ACF 70, respectively, and the circuit patterns are extended and disposed to the bottom surface of the PCB 80. Each of the plurality of solder balls 50 is connected through patterns (not shown).
(실시예 3)(Example 3)
이하, 도 4를 참조하여 본 발명의 제 3 실시예에 따른 CSP를 설명한다.Hereinafter, a CSP according to a third embodiment of the present invention will be described with reference to FIG. 4.
도시된 바와 같이, 본 발명의 제 3 실시에에 따른 CSP는 본딩패드들이 상부면 가장자리 부분에 배치되는 퍼리퍼럴(Peripheral) 패드형 반도체 칩을 패키징한 것이다. 따라서, 앞서 설명한 두 실시예는 센터 패드형 반도체 칩일 경우에 가능한 경우이고, 제 3 실시예는 퍼리퍼럴 패드형 반도체 칩일 경우에 가능하다.As shown, the CSP according to the third embodiment of the present invention packages a peripheral pad type semiconductor chip in which bonding pads are disposed at an upper edge portion thereof. Therefore, the above-described two embodiments are possible in the case of the center pad type semiconductor chip, and the third embodiment is possible in the case of the peripheral pad type semiconductor chip.
본 발명의 제 3 실시예에서는, 전기적 신호 전달 경로를 이루는 메탈레그들(20a)이 퍼리퍼럴 패드형 반도체 칩(10a)의 가장자리로부터 중심부쪽으로 연장·배치되는 형태이며, 이 메탈레그(20a)는 반도체 칩(10a)의 가장자리에 배치되는 부분이 중심부쪽에 배치되는 부분보다 상대적으로 업-세트(Up-Set)된 형태를 갖는다.In the third embodiment of the present invention, the metal legs 20a constituting the electrical signal transmission path extend from the edge of the peripheral pad-type semiconductor chip 10a to the center portion, and the metal legs 20a are disposed. The portion disposed at the edge of the semiconductor chip 10a is up-set relative to the portion disposed at the center portion.
또한, 솔더 볼들(50)은 제 1 실시예에서와 같이 다운-세트된 메탈레그 부분의 하부면에 부착되며, 이에 따라, 전체적인 패키지 구조에서는 솔더 볼들(50)이 패키지의 중심부에 배열된 형태를 갖게 된다.In addition, the solder balls 50 are attached to the lower surface of the down-set metal leg portion as in the first embodiment, so that the solder balls 50 are arranged in the center of the package in the overall package structure. Will have
한편, 도시되지는 않았지만, 상기한 제 3 실시예에 따른 CSP는 그의 하부면에, 도 3 에 도시된 바와 같이, ACF 및 PCB를 부착시켜 솔더 볼들이 패키지의 하부면 전면에 걸쳐 배열되도록 할 수도 있다.On the other hand, although not shown, the CSP according to the third embodiment described above may attach the ACF and the PCB to its lower surface, as shown in FIG. 3, so that the solder balls are arranged over the entire lower surface of the package. have.
이상에서와 같이, 본 발명의 CSP는 LOC 구조와 유사한 형태로 제작되고, 아울러, 반도체 칩과 메탈레그와의 전기적 접속은 범용적인 와이어 본딩 공정에 의해 이루어지기 때문에 CSP의 제작이 용이함은 물론 전기적 특성을 향상시킬 수 있다.As described above, the CSP of the present invention is manufactured in a form similar to that of the LOC structure, and the electrical connection between the semiconductor chip and the metal legs is made by a general wire bonding process, thus making the CSP easy and of course electrical characteristics. Can improve.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
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|---|---|---|---|
| KR1019970076776AKR19990056765A (en) | 1997-12-29 | 1997-12-29 | Chip size package |
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| KR19990056765Atrue KR19990056765A (en) | 1999-07-15 |
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