본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 살리사이드(salicide) 공정을 수반하는 트랜지스터 형성에 필요한 스페이서를 갖춘 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a gate electrode with a spacer necessary for forming a transistor accompanied by a salicide process.
반도체 장치가 고집적화됨과 더불어 메모리와 로직(logic)이 원칩(one chip)화 및 복합화되고, 그에 따라 기존의 공정 기술에서는 더욱 복잡한 공정 조건이 수용되어야 한다. 최근, 반도체 장치가 고집적화되어감에 따라 트랜지스터의 불순물 확산층, 즉 소스/드레인 정크션(junction)이 점차 얕아져가는 섈로우 정크션(shallow junction)화 추세에 있다. 이러한 섈로우 정크션 추세는 불순물 확산층의 저항을 증가시켜서 고밀도 소자의 동작에 치명적인 영향을 미치고 있다. 따라서, 불순물 확산층의 면저항을 감소시키기 위하여 불순물 확산층상에 티타늄(Ti) 등의 내화성 금속을 증착한 후 이를 실리사이드화함으로써 상기 불순물 확산층의 면저항을 감소시키는 살리사이드 공정이 연구되고 있다.In addition to the high integration of semiconductor devices, memory and logic are one chip and complex, so that more complicated process conditions must be accommodated in existing process technologies. 2. Description of the Related Art In recent years, there has been a tendency toward a shallow junction in which the impurity diffusion layer of the transistor, that is, the source / drain junction becomes shallower as the semiconductor device becomes more highly integrated. Such a low junc- tion tendency increases the resistance of the impurity diffusion layer, which has a fatal effect on the operation of the high-density device. Therefore, a salicide process for reducing the sheet resistance of the impurity diffusion layer by depositing a refractory metal such as titanium (Ti) on the impurity diffusion layer and reducing the sheet resistance of the impurity diffusion layer by silicidation has been studied.
예를 들면, 텅스텐 실리사이드를 이용한 살리사이드 공정에서 게이트 전극의 측벽에서의 실리사이드화 반응을 방지하기 위하여 게이트 전극의 측벽에 실리콘 질화막으로 이루어지는 스페이서를 형성한다. 이 때, 형성된 스페이서의 프로파일에 따라서, 또는 스페이서 형성을 위한 식각 공정 후에 반도체 기판 표면에 형성된 리세스(recess) 정도에 따라서 게이트 전극과 소스/드레인 영역간에 단락 현상이 유발될 수 있다.For example, in order to prevent the silicidation reaction at the sidewall of the gate electrode in the salicide process using tungsten silicide, a spacer made of a silicon nitride film is formed on the sidewall of the gate electrode. At this time, depending on the profile of the formed spacer, or after the etching process for forming the spacer, a short circuit may be caused between the gate electrode and the source / drain region depending on the degree of recess formed on the surface of the semiconductor substrate.
본 발명의 목적은 살리사이드 공정에 의하여 트랜지스터를 제조할 때 게이트 전극과 소스/드레인간에 단락 현상을 방지할 수 있는 게이트 전극 형성 방법을 제공하는 것이다.An object of the present invention is to provide a method of forming a gate electrode capable of preventing a short circuit between a gate electrode and a source / drain when a transistor is manufactured by a salicide process.
도 1은 실리콘 질화막을 에치백하여 스페이서를 형성하기 위한 식각 가스로서 O2가스 및 CF4가스를 사용하는 조건하에서 O2가스 및 CF4가스의 혼합비에 따른 실리콘 질화막, 산화막 및 폴리실리콘층의 식각 특성을 나타낸 것이다.FIG. 1 is a cross-sectional view illustrating a process of etching a silicon nitride film, an oxide film, and a polysilicon layer according to a mixture ratio of O2 gas and CF4 gas under the condition of using O2 gas and CF4 gas as an etch gas for forming a spacer, Respectively.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도이다.2 to 5 are cross-sectional views illustrating a method of forming a gate electrode according to a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
10 : 반도체 기판, 12 : 게이트 산화막10: semiconductor substrate, 12: gate oxide film
20 : 게이트 패턴, 22, 24 : 소스/드레인 영역20: gate pattern, 22, 24: source / drain region
30 : 제1 산화막, 40 : 제2 산화막30: first oxide film, 40: second oxide film
50 : 실리콘 질화막, 55 : 스페이서50: silicon nitride film, 55: spacer
상기 목적을 달성하기 위한 본 발명에 따른 게이트 전극 형성 방법에서는 반도체 기판상에 게이트 산화막을 개재하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 및 반도체 기판의 표면에 산화막을 형성하는 단계와, 상기 산화막 위에 실리콘 질화막을 형성하는 단계와, O2가스/플루오로카본계 가스의 유량비가 0.5 ∼ 7이 되는 조건으로 O2가스와 플루오로카본계 가스를 포함하는 식각 가스를 사용하여 상기 실리콘 질화막을 에치백하여 상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a gate electrode, including: forming a gate pattern on a semiconductor substrate through a gate oxide film; forming an oxide film on the surface of the gate pattern and the semiconductor substrate; Forming a silicon nitride film on the silicon nitride film by using an etching gas containing an O2 gas and a fluorocarbon gas under the condition that the flow ratio of the O2 gas / fluorocarbon gas is 0.5 to 7; And forming a spacer on a sidewall of the gate pattern.
상기 산화막 형성 단계에서는 상기 게이트 패턴이 형성된 결과물을 O2분위기에서 산화시켜서 상기 게이트 패턴 및 반도체 기판의 노출된 표면에 제1 산화막을 형성하고, 상기 제1 산화막 위에 CVD(Chemical Vapor Deposition) 방법에 의하여 제2 산화막을 형성한다.In the oxide film formation step, the resultant having the gate pattern is oxidized in an O2 atmosphere to form a first oxide film on the exposed surface of the gate pattern and the semiconductor substrate, and the first oxide film is formed by CVD (Chemical Vapor Deposition) Thereby forming a second oxide film.
상기 스페이서 형성을 위한 에치백 단계는 O2가스 및 CF4가스를 포함하는 식각 가스를 사용하고, O2가스 대 CF4가스의 유량비가 1 ∼ 7이다. 또한, 상기 에치백 단계는 RIE(Reactive Ion Etching) 및 MERIE(Magnetic Enhanced RIE) 방법으로 이루어지는 군에서 선택되는 어느 하나의 방법에 의하여 행하여진다.The etch back step for forming the spacers uses an etching gas containing O2 gas and CF4 gas, and a flow ratio of O2 gas to CF4 gas is 1 to 7. The etch-back step is performed by any one method selected from the group consisting of RIE (Reactive Ion Etching) and MERIE (Magnetic Enhanced RIE).
본 발명에 의하면, 살리사이드 공정에 의하여 트랜지스터를 제조할 때 게이트 전극과 소스/드레인간에 단락 현상을 방지할 수 있다.According to the present invention, when a transistor is manufactured by a salicide process, a short circuit between the gate electrode and the source / drain can be prevented.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
일반적으로, 실리콘 질화막 및 실리콘 산화막을 식각하는 데에는 식각 가스로서 플루오로카본계(CxFy또는 CxHyFz)를 기본으로 사용하며, CHF3기를 사용하여 반도체 기판을 구성하는 실리콘과의 선택비를 얻는다. 그런데, 스페이서를 식각하는 데 있어서, 실리콘 질화막으로 이루어지는 스페이서를 식각할 때에는 산화막의 소모를 최소화하는 방법, 또는 산화막을 건식 식각에 의하여 거의 모두 식각하는 방법의 두 가지 경우가 있다. 이와 같은 두 가지 경우는 모두 후속 단계에서 습식 식각에 의하여 나머지 산화막을 모두 제거한 후, 살리사이드 공정을 행한다. 첫 번째 경우는 스페이서 하부에 있는 산화막의 측면이 소모될 가능성이 있으며, 이로 인해 실리사이드와 게이트 전극간에 단락 현상이 발생될 염려가 있다. 따라서, 가능한 한 두 번째 방법으로 공정을 진행하는 것이 바람직하다. 이 경우에는, 스페이서 형성을 위한 식각시에 반도체 기판에 대한 식각 선택비가 우수하여야 하며, 또한 반도체 기판의 표면이 노출되었을 때 식각중에 발생된 실리콘이 실리콘 질화막으로 이루어지는 스페이서상에 재증착되는 것에 대한 대책이 요구된다.In general, a silicon nitride film, and uses a carbon-based (Cx Fy or Cx Hy Fz) fluoroalkyl an etching gas There etching a silicon oxide film as a base, the silicon constituting the semiconductor substrate using a CHF3 and Is obtained. However, in etching the spacers, there are two cases of the method of minimizing the consumption of the oxide film when etching the spacer made of the silicon nitride film, or the method of almost all etching the oxide film by dry etching. In both of these cases, the remaining oxide film is removed by wet etching in a subsequent step, followed by a salicide process. In the first case, there is a possibility that the side of the oxide film at the bottom of the spacer is consumed, which may cause a short circuit between the silicide and the gate electrode. Therefore, it is preferable to carry out the process in the second method as far as possible. In this case, the etching selectivity to the semiconductor substrate must be excellent at the time of etching for the formation of the spacer, and measures against the redeposition of silicon generated during etching at the spacer made of the silicon nitride film when the surface of the semiconductor substrate is exposed .
도 1은 실리콘 질화막을 에치백하여 스페이서를 형성하기 위한 식각 가스로서 O2가스 및 CF4가스를 사용하는 조건하에서 O2가스 및 CF4가스의 혼합비에 따른 실리콘 질화막(-▲-), 산화막(x) 및 폴리실리콘층(-●-)의 식각 특성을 나타낸 것이다.FIG. 1 shows a silicon nitride film (-. + -.) And an oxide film (-) according to the mixing ratio of O2 gas and CF4 gas under the condition of using O2 gas and CF4 gas as an etching gas for forming a spacer by etching back the silicon nitride film x) and the polysilicon layer (- - -).
도 1의 결과에서는 O2가스의 양이 증가함에 따라 실리콘 질화막과 폴리실리콘층의 식각율은 증가한 후 감소하였으며, 산화막의 식각율은 계속적으로 감소하였다. O2가스의 양이 첨가됨에 따라 실리콘 질화막과 폴리실리콘층의 식각율이 증가하는 이유는 O2가스가 CF4가스의 분해를 촉진하고 또한 식각 부산물인 실리콘 질화물중의 실리콘과, 폴리실리콘중의 실리콘을 재산화시킬 수 있는데, O2가스 : CF4가스의 유량비가 1:1까지는 CF4가스의 분해율이 식각되는 실리콘 질화막의 양 또는 실리콘의 재산화율보다 크고, O2가스 : CF4가스의 유량비가 1:1 이상이 되면 그 반대의 현상이 일어난다. 따라서, O2가스의 유량이 큰 경우에는 반도체 기판이 노출되더라도 피팅 현상이 적게 나타나고, 실리콘 원자가 실리콘 질화물로 이루어지는 스페이서상에 재증착되더라도 SiO2의 형태로 남아있게 된다. 따라서, 식각 부산물인 실리콘이 실리콘 질화물로 이루어지는 스페이서상에 재증착됨에 따라 발생될 수 있는 게이트 전극과 소스/드레인 영역간의 단락 현상을 방지할 수 있다.In the result of FIG. 1, as the amount of O2 gas increases, the etching rate of the silicon nitride film and the polysilicon layer is increased and then decreased, and the etching rate of the oxide film is continuously decreased. As the O amount of thesecond gas is added why the etching rate of the silicon nitride film and the polysilicon layer increases the O2 gas to facilitate the decomposition of the CF4 gas, and also of the silicon of the silicon nitride etch by-products, polysilicon may be re-oxidizing the silicon, O2 gas: CF4 the flow rate of the gas 1: 1 through CF is greater than4, the gas amount or property ratio of silicon of the silicon nitride film to be the decomposition rate is the etching of, O2 gas: CF4 gas If the flow ratio is 1: 1 or more, the opposite phenomenon occurs. Therefore, when the flow rate of the O2 gas is large, even if the semiconductor substrate is exposed, the fitting phenomenon is small, and even if the silicon atoms are re-deposited on the spacer made of silicon nitride, they remain in the form of SiO2 . Thus, a short circuit between the gate electrode and the source / drain regions, which may occur as the silicon as the etching by-product is redeposited on the spacer made of silicon nitride, can be prevented.
실리콘 산화막의 경우에는 O2가스의 양이 증가함에 따라 식각율은 선형적으로 감소하였다. 이는 식각과 재산화가 경쟁적으로 일어나는 상황에서 점차적으로 재산화가 우세해지는 것을 알 수 있다. 식각시 O2가스의 양이 증가함에 따라 식각 초기에는 실리콘 질화막상에 존재 가능한 자연 산화막 SiOx의 영향을 받을 수도 있는데 이와 같은 경우에는 O2가스와 CF4가스의 혼합비를 산화막의 식각율이 큰 조건으로 조절하여 식각 공정을 행함으로써 해결할 수 있다.In the case of silicon oxide films, the etching rate decreased linearly as the amount of O2 gas increased. It can be seen that, in the situation where the etching and the reoxidization are competitive, the reoxidization gradually becomes dominant. As the amount of O2 gas increases during etching, it may be affected by natural oxide SiOx existing on the silicon nitride film at the initial stage of etching. In such a case, the mixing ratio of O2 gas and CF4 gas is set to a large etching rate And then performing an etching process by adjusting the etching conditions.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도이다.2 to 5 are cross-sectional views illustrating a method of forming a gate electrode according to a preferred embodiment of the present invention.
도 2를 참조하면, 반도체 기판(10)상에 게이트 산화막(12)을 형성한 후, 상기 게이트 산화막(12) 위에 불순물이 도핑된 폴리실리콘을 약 2,900Å의 두께로 증착하고 이를 패터닝하여 게이트 패턴(20)을 형성한다. 그 후, 상기 게이트 패턴(20)의 양측의 반도체 기판에 소스/드레인 영역(22, 24)을 형성한다.2, a gate oxide film 12 is formed on a semiconductor substrate 10, polysilicon doped with an impurity is deposited on the gate oxide film 12 to a thickness of about 2,900 ANGSTROM, (20). Thereafter, source / drain regions 22 and 24 are formed in the semiconductor substrate on both sides of the gate pattern 20.
도 3을 참조하면, 상기 게이트 패턴(20)이 형성된 결과물을 약 850 ∼ 950℃의 온도 범위 내에서 O2분위기하에 산화시켜서 상기 게이트 패턴(20) 및 반도체 기판(10)의 노출된 표면에 제1 산화막(30)을 약 100Å의 두께로 형성하고, 이어서 CVD(Chemical Vapor Deposition) 방법에 의하여 약 500 ∼ 700℃의 온도 범위 내에서 상기 결과물을 산화시켜서 상기 제1 산화막(30) 위에 제2 산화막(40)을 약 100 ∼ 150Å의 두께로 형성한다.Referring to FIG. 3, the gate pattern 20 is formed on the exposed surface of the gate pattern 20 and the semiconductor substrate 10 by oxidizing the resultant with the gate pattern 20 under an O2 atmosphere within a temperature range of about 850 to 950 ° C. A first oxide film 30 is formed to a thickness of about 100 angstroms and then the resultant is oxidized by a CVD (Chemical Vapor Deposition) method within a temperature range of about 500 to 700 ° C. to form a second oxide film (40) is formed to a thickness of about 100 to 150 ANGSTROM.
도 4를 참조하면, 상기 제2 산화막(40) 위에 CVD 방법에 의하여 실리콘 질화막(50)을 약 1,100Å의 두께로 형성한다.Referring to FIG. 4, a silicon nitride film 50 is formed on the second oxide film 40 to a thickness of about 1,100 .ANG. By a CVD method.
도 5를 참조하면, 상기 실리콘 질화막(50)을 O2가스 및 플루오로카본(CxFy)계 가스, 예를 들면 CF4, CHF3, C2F6, C3F6, C2F8또는 C4F8가스의 혼합 가스를 사용하여 RIE(Reactive Ion Etching) 또는 MERIE(Magnetic Enhanced RIE) 방법에 의하여 에치백하여 상기 게이트 패턴(20)의 측벽에 스페이서(55)를 형성하는 동시에 상기 게이트 패턴(20)의 상면 및 상기 게이트 패턴(20)의 양측의 반도체 기판(10) 표면을 노출시킨다. 상기 에치백 공정시 식각 장치에서의 식각 조건으로서 뱃치(batch)식 RIE 장치를 사용할 때 50mT의 압력, 2,500W, -500V의 D.C. 바이어스 조건을 적용한다.Referring to FIG. 5, the silicon nitride film 50 may be formed using an O2 gas and a fluorocarbon (Cx Fy ) based gas such as CF4 , CHF3 , C2 F6 , C3 F6 , C2 A spacer 55 is formed on the sidewall of the gate pattern 20 by etching back by RIE (Reactive Ion Etching) or MERIE (Magnetic Enhanced RIE) method using a mixed gas of F8 or C4 F8 gas The upper surface of the gate pattern 20 and the surface of the semiconductor substrate 10 on both sides of the gate pattern 20 are exposed. When the batch type RIE apparatus is used as the etching condition in the etching apparatus during the etching back process, a DC bias condition of 50 mT, 2,500 W, and -500 V is applied.
여기서, 상기 에치백 공정에서 사용되는 혼합 가스중 O2가스를 주된 식각 가스로 사용한다. 또한, 필요에 따라서 Ar 가스를 혼합하여 사용할 수 있다. 바람직하게는, 플루오로카본 가스로서 CF4가스를 사용한다. 바람직하게는, 상기 에치백 공정에 사용되는 혼합 가스는 O2가스/CxFy가스의 유량비가 1 ∼ 7이다. 상기 스페이서(55)의 프로파일을 보다 버티컬하게 형성하기 위하여는 상기 O2가스/CxFy가스의 유량비가 0.5 이상으로 되도록 조절한다.Here, O2 gas is used as a main etching gas in the mixed gas used in the etch-back process. In addition, Ar gas may be mixed and used as needed. Advantageously, the use of CF4 gas is used as the carbon gas fluoro. Preferably, the mixed gas used in the etch-back process has a flow rate ratio of O2 gas / Cx Fy gas of 1 to 7. In order to vertically form the profile of the spacer 55, the flow rate ratio of the O2 gas / Cx Fy gas is adjusted to 0.5 or more.
상기한 바와 같은 조건으로 상기 실리콘 질화막(50)을 에치백하여 스페이서(55)를 형성하면, 식각 공정시의 부산물, 특히 반도체 기판(10)의 표면이 식각되는 경우 실리콘과 같은 부산물이 스페이서(55)의 표면에 재증착되는 것이 방지되고, 결과적으로 그와 같은 부산물이 후속의 살리사이드 공정시 실리사이드화됨으로써 발생되는 게이트 전극과 소스/드레인 영역(22, 24)간의 단락 현상을 방지할 수 있다. 즉, 본 발명에 따른 식각 조건으로 상기 스페이서(55)를 형성할 때, 식각 가스중 O2가스의 함량이 비교적 높아서 O2가스에 의해 CF4가스의 분해가 촉진되고, 식각 부산물인 실리콘 질화물중의 실리콘과 폴리실리콘중의 실리콘을 재산화시키게 되어, 상기 반응 부산물인 실리콘 원자가 상기 스페이서(55)상에 재증착되는 경우에도 상기 스페이서(55)상에는 SiO2의 형태로 남아 있게 된다.If the spacer 55 is formed by etching back the silicon nitride film 50 under the above-described conditions, a byproduct such as silicon when the by-product in the etching process, particularly the surface of the semiconductor substrate 10 is etched, , And as a result, such a by-product can be prevented from being short-circuited between the gate electrode and the source / drain regions 22, 24 caused by silicidation in the subsequent salicide process. That is, when the spacer 55 is formed under the etching conditions according to the present invention, the content of O2 gas in the etching gas is relatively high, so that the decomposition of the CF4 gas is promoted by the O2 gas, The silicon in the silicon and the polysilicon is re-oxidized, and even if the reaction by-product silicon atoms are redeposited on the spacer 55, they remain in the form of SiO2 on the spacer 55.
또한, 상기한 바와 같은 조건으로 상기 실리콘 질화막(50)을 식각하면 반도체 기판(10)과의 식각 선택비가 높아서 상기 반도체 기판(10) 표면이 노출되는 경우에도 반도체 기판(10) 표면에 피팅(pitting) 현상이 발생되는 것이 방지되고, 후속의 이온 주입 공정시에 습식 식각 등의 영향으로 인해 스페이서 하부로 살리사이드 공정이 진행됨으로써 야기되는 게이트 전극과 소스/드레인 영역(22, 24)간의 단락 현상을 방지할 수 있다.When the silicon nitride film 50 is etched under the above conditions, the etch selectivity with respect to the semiconductor substrate 10 is high, so that even when the surface of the semiconductor substrate 10 is exposed, And a short circuit phenomenon between the gate electrode and the source / drain regions 22 and 24 caused by the salicide process proceeding to the lower portion of the spacer due to the influence of wet etching or the like in the subsequent ion implantation process is prevented .
필요에 따라서, 상기 도 5를 참조하여 설명한 에치백 공정 초기에 O2가스의 증가에 따라 상기 실리콘 질화막(50) 표면에 형성되었을 가능성이 큰 자연 산화막, 즉 SiO2막이 뱃치식의 RIE 장치에서는 식각율에 영향을 미칠 수 있으므로, 이와 같은 자연 산화막을 먼저 제거하기 위하여, 질화막보다 산화막의 식각 속도가 큰 조건, 예를 들면 O2가스 : CxFy가스의 유량비가 15 : 130인 조건하에서 상기 실리콘 질화막(50)의 표면 식각 공정을 약 10 ∼ 20초간 행하는 자연 산화막 식각 단계를 먼저 행할 수 있다.If necessary, the natural oxide film, that is, the SiO2 film which is likely to be formed on the surface of the silicon nitride film 50 in accordance with the increase of the O2 gas at the beginning of the etch-back process described with reference to FIG. 5, For example, under the condition that the etching rate of the oxide film is higher than that of the nitride film, for example, the flow rate ratio of the O2 gas: Cx Fy gas is 15: 130, in order to remove the natural oxide film, The natural oxide film etching step in which the surface etching process of the silicon nitride film 50 is performed for about 10 to 20 seconds can be performed first.
그 후, 도시하지는 않았으나, 상기 스페이서(55)가 형성된 결과물상에 금속층, 예를 들면 Ti층을 형성하고, 살리사이드 공정을 진행하여 상기 게이트 패턴(20)의 상부 및 반도체 기판(10)의 소스/드레인 영역(22, 24) 위에 금속 실리사이드층을 형성한다.Thereafter, although not shown, a metal layer, for example, a Ti layer is formed on the resultant with the spacer 55 formed thereon, and the salicide process is performed to form the upper portion of the gate pattern 20 and the source / Drain regions 22 and 24, respectively.
상기한 바와 같이, 본 발명에 의하면 살리사이드 공정에 의하여 트랜지스터를 제조할 때 게이트 패턴의 측벽에 실리콘 나이트라이드로 이루어지는 스페이서를 O2가스/CxFy가스의 유량비가 1 ∼ 7인 조건으로 행함으로써, 게이트 전극과 소스/드레인간에 단락 현상을 방지할 수 있다.As described above, according to the present invention, when a transistor is manufactured by a salicide process, a spacer made of silicon nitride is formed on the sidewall of the gate pattern under the condition that the flow ratio of O2 gas / Cx Fy gas is 1 to 7 Thus, a short circuit phenomenon can be prevented between the gate electrode and the source / drain.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but variations and modifications may be made without departing from the scope of the present invention. Do.
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| KR1019970052353AKR19990031572A (en) | 1997-10-13 | 1997-10-13 | Method for forming gate electrode with silicon nitride film spacer |
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| KR100398574B1 (en)* | 2001-06-28 | 2003-09-19 | 주식회사 하이닉스반도체 | Method for forming gate spacer of semiconductor device |
| KR100698084B1 (en)* | 2005-12-28 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Semiconductor device and manufacturing method thereof |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application | Patent event code:PA01091R01D Comment text:Patent Application Patent event date:19971013 | |
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |