그래핀 (graphene) 은 원자들이 규칙적인 육각형 패턴으로 단일 원자 시트로 배열된 탄소의 동소체 (allotrope) 이다. 그래핀은 다른 유리한 특성들 중에서, 고 전기 전도도, 고 열 전도도, 우수한 기계적 강도 (strength) 및 인성 (toughness), 광학적 투명성, 및 고 전자 이동도 때문에 많은 분야 및 산업계에서 관심을 끌었다. 반도체 산업에서 그래핀에 대한 관심이 높아지고 있다.Graphene is an allotrope of carbon, in which atoms are arranged in a regular hexagonal pattern as single-atom sheets. Graphene has attracted interest across numerous fields and industries due to its advantageous properties, including high electrical and thermal conductivity, excellent mechanical strength and toughness, optical transparency, and high electron mobility. Interest in graphene is growing in the semiconductor industry.
본 명세서에 제공된 배경기술은 본 개시의 맥락을 일반적으로 제시할 목적들이다. 이 배경기술에 기술되는 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원 시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술 (description) 의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.The background art provided herein is intended to generally present the context of the present disclosure. The work of the inventors named in this specification, as well as aspects of the present disclosure that may not otherwise have been recognized as prior art at the time of filing, are not expressly or implicitly admitted as prior art to the present disclosure.
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반도체 기판 내에 그래핀 (graphene) 을 캡슐화하는 (encapsulating) 방법이 제공된다. 방법은 반도체 기판을 제공하는 단계로서, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하는, 기판 제공 단계; 금속 층 상에 그래핀을 선택적으로 증착하는 단계로서, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지되는, 선택적 증착 단계; 열-기반 증착 기법에 의해 적어도 그래핀 위에 금속 옥사이드를 증착하는 단계; 및 금속 옥사이드 위에 기밀 배리어 (hermetic barrier) 를 증착하는 단계를 포함한다.A method of encapsulating graphene within a semiconductor substrate is provided. The method comprises the steps of: providing a semiconductor substrate, the semiconductor substrate including a metal layer formed within a dielectric layer; selectively depositing graphene on the metal layer, wherein the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene; depositing a metal oxide over at least the graphene by a thermally-based deposition technique; and depositing a hermetic barrier over the metal oxide.
일부 구현 예들에서, 방법은 금속 옥사이드를 증착하기 전에 플라즈마에 대한 노출에 의해 그래핀의 표면을 처리하는 단계를 더 포함한다. 일부 구현 예들에서, 플라즈마는 H2 및 O2 플라즈마, H2O 및 O2 플라즈마, 또는 N2 및 O2 플라즈마를 포함한다. 일부 구현 예들에서, 플라즈마에 대한 노출은 약 10 ℃ 내지 약 100 ℃의 온도, 약 0.5 Torr 내지 약 5 Torr의 압력, 및 약 1 초 내지 약 10 초의 지속 기간 동안 발생한다. 일부 구현 예들에서, 금속 옥사이드는 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 이트륨 옥사이드, 또는 이들의 조합을 포함한다. 일부 구현 예들에서, 금속 옥사이드는 알루미늄 옥사이드를 포함한다. 적어도 그래핀 위에 알루미늄 옥사이드를 증착하는 단계는 반도체 기판에 알루미늄-함유 전구체의 도즈를 도입하는 단계, 및 알루미늄-함유 전구체와 반응시키고 그래핀 위에 알루미늄 옥사이드를 형성하도록 반도체 기판을 산화제에 노출하는 단계를 포함할 수도 있다. 일부 구현 예들에서, 그래핀을 특성화하는 라만 스펙트럼 (Raman spectrum) 의 D 피크는 그래핀 위에 알루미늄 옥사이드를 형성한 후 감소된다. 일부 구현 예들에서, 기밀 배리어는 질소-도핑된 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 또는 실리콘 나이트라이드를 포함한다.In some embodiments, the method further comprises treating the surface of the graphene by exposure to a plasma prior to depositing the metal oxide. In some embodiments, the plasma comprises H2 and O2 plasma, H2 O and O2 plasma, or N2 and O2 plasma. In some embodiments, the exposure to the plasma occurs at a temperature of about 10° C. to about 100° C., a pressure of about 0.5 Torr to about 5 Torr, and a duration of about 1 second to about 10 seconds. In some embodiments, the metal oxide comprises aluminum oxide, hafnium oxide, zirconium oxide, yttrium oxide, or a combination thereof. In some embodiments, the metal oxide comprises aluminum oxide. The step of depositing aluminum oxide on at least the graphene may comprise introducing a dose of an aluminum-containing precursor to the semiconductor substrate, and exposing the semiconductor substrate to an oxidizing agent to react with the aluminum-containing precursor and form aluminum oxide on the graphene. In some embodiments, the D peak of the Raman spectrum characterizing graphene is reduced after forming aluminum oxide on the graphene. In some embodiments, the hermetic barrier comprises nitrogen-doped silicon carbide, oxygen-doped silicon carbide, or silicon nitride.
반도체 기판 내에 그래핀을 캡슐화하는 방법이 또한 본 명세서에 제공된다. 방법은 반도체 기판을 제공하는 단계로서, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하는, 기판 제공 단계; 금속 층 상에 그래핀을 선택적으로 증착하는 단계로서, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지되는, 선택적 증착 단계; 및 비-직접 플라즈마 증착 기법에 의해 그래핀 위에 기밀 배리어를 증착하는 단계를 포함한다.A method of encapsulating graphene within a semiconductor substrate is also provided herein. The method comprises the steps of: providing a semiconductor substrate, wherein the semiconductor substrate includes a metal layer formed within a dielectric layer; selectively depositing graphene on the metal layer, wherein the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene; and depositing a hermetic barrier over the graphene by a non-direct plasma deposition technique.
일부 구현 예들에서, 방법은 금속 옥사이드를 증착하기 전에 플라즈마에 대한 노출에 의해 그래핀의 표면을 처리하는 단계를 더 포함한다. 일부 구현 예들에서, 플라즈마는 H2 및 O2 플라즈마, H2O 및 O2 플라즈마, 또는 N2 및 O2 플라즈마를 포함한다. 기밀 배리어를 증착하는 단계는 반응 챔버에서 반도체 기판으로 실리콘-함유 전구체를 흘리는 단계; 소스 가스로부터 실리콘-함유 전구체의 업스트림에서 생성되는 리모트 플라즈마 소스의 라디칼들을 생성하는 단계; 및 라디칼들을 반응 챔버 내로 그리고 반도체 기판으로 도입하는 단계를 포함할 수도 있고, 라디칼들은 그래핀 위에 기밀 배리어를 형성하도록 실리콘-함유 전구체와 반응한다. 일부 구현 예들에서, 기밀 배리어는 질소-도핑된 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 또는 실리콘 나이트라이드를 포함한다. 일부 구현 예들에서, 방법은 기밀 배리어를 증착하기 전에 그래핀 위에 열-기반 증착 기법에 의해 에칭 정지부를 증착하는 단계를 더 포함한다.In some implementations, the method further comprises treating the surface of the graphene by exposure to a plasma prior to depositing the metal oxide. In some implementations, the plasma comprises H2 and O2 plasma, H2 O and O2 plasma, or N2 and O2 plasma. The step of depositing the hermetic barrier may comprise flowing a silicon-containing precursor from the reaction chamber to the semiconductor substrate; generating radicals from a remote plasma source generated upstream of the silicon-containing precursor from a source gas; and introducing the radicals into the reaction chamber and onto the semiconductor substrate, wherein the radicals react with the silicon-containing precursor to form the hermetic barrier on the graphene. In some implementations, the hermetic barrier comprises nitrogen-doped silicon carbide, oxygen-doped silicon carbide, or silicon nitride. In some implementations, the method further comprises depositing an etch stop on the graphene by a thermal deposition technique prior to depositing the hermetic barrier.
반도체 기판에서 그래핀을 처리하는 방법이 또한 본 명세서에 제공된다. 방법은 반도체 기판을 제공하는 단계로서, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하는, 기판 제공 단계; 금속 층 상에 그래핀을 선택적으로 증착하는 단계로서, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지되는, 선택적 증착 단계; 및 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 그래핀을 어닐링하는 단계를 포함한다.A method of processing graphene on a semiconductor substrate is also provided herein. The method comprises the steps of: providing a semiconductor substrate, wherein the semiconductor substrate includes a metal layer formed within a dielectric layer; selectively depositing graphene on the metal layer, wherein the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene; and annealing the graphene at a temperature range between the deposition temperature and the semiconductor processing temperature limit.
일부 구현 예들에서, 그래핀을 어닐링하기 위한 온도 범위는 250 ℃ 내지 400 ℃이다. 일부 구현 예들에서, 방법은 그래핀 위에 에칭 정지 층을 증착하는 단계, 및 에칭 정지 층 위에 기밀 배리어를 증착하는 단계를 더 포함한다. 일부 구현 예들에서, 에칭 정지 층을 증착하는 단계는 열적 ALD 또는 열적 CVD를 사용하여 알루미늄 옥사이드를 증착하는 단계를 포함한다. 일부 구현 예들에서, 방법은 비-직접 플라즈마 증착 기법에 의해 그래핀 위에 질소-도핑된 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 또는 실리콘 나이트라이드를 증착하는 단계를 더 포함한다. 일부 구현 예들에서, 금속 층은 구리, 루테늄, 알루미늄, 니켈, 코발트, 텅스텐, 몰리브덴, 또는 이들의 조합들을 포함한다.In some embodiments, the temperature range for annealing the graphene is 250° C. to 400° C. In some embodiments, the method further comprises depositing an etch stop layer over the graphene, and depositing a hermetic barrier over the etch stop layer. In some embodiments, depositing the etch stop layer comprises depositing aluminum oxide using thermal ALD or thermal CVD. In some embodiments, the method further comprises depositing nitrogen-doped silicon carbide, oxygen-doped silicon carbide, or silicon nitride over the graphene by a non-direct plasma deposition technique. In some embodiments, the metal layer comprises copper, ruthenium, aluminum, nickel, cobalt, tungsten, molybdenum, or combinations thereof.
반도체 기판에서 그래핀을 처리하는 방법이 또한 본 명세서에 제공된다. 방법은 반도체 기판을 제공하는 단계로서, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하는, 기판 제공 단계; 금속 층 상에 그래핀을 선택적으로 증착하는 단계로서, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지되는, 선택적 증착 단계; 및 플라즈마에 대한 노출에 의해 그래핀의 표면을 처리하는 단계를 포함한다.A method of processing graphene on a semiconductor substrate is also provided herein. The method comprises the steps of: providing a semiconductor substrate, wherein the semiconductor substrate includes a metal layer formed within a dielectric layer; selectively depositing graphene on the metal layer, wherein the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene; and treating a surface of the graphene by exposure to a plasma.
일부 구현 예들에서, 플라즈마는 하나 이상의 산화제 종을 포함한다. 일부 구현 예들에서, 플라즈마는 H2 및 O2 플라즈마, H2O 및 O2 플라즈마, 또는 N2 및 O2 플라즈마를 포함한다. 일부 구현 예들에서, 플라즈마에 대한 노출은 약 10 ℃ 내지 약 100 ℃의 온도, 약 0.5 Torr 내지 약 5 Torr의 압력, 및 약 1 초 내지 약 10 초의 지속 기간 동안 발생한다. 일부 구현 예들에서, 플라즈마 내 하나 이상의 산화제 종의 농도는 플라즈마 내 병류하는 (co-flow) 반응 물질의 농도와 같거나 보다 작다. 일부 구현 예들에서, 플라즈마는 리모트 플라즈마이다. 일부 구현 예들에서, 플라즈마는 직접 플라즈마이다. 일부 구현 예들에서, 그래핀의 표면을 처리하는 단계는 그래핀의 표면에 말단 하이드록실기 (-OH) 를 첨가함으로써 핵 생성 (nucleation) 을 촉진한다. 일부 구현 예들에서, 방법은 그래핀의 표면 위에 금속 옥사이드를 증착하는 단계를 더 포함하고, 그래핀은 금속 옥사이드의 증착 전에 처리된다.In some embodiments, the plasma comprises one or more oxidizing species. In some embodiments, the plasma comprises H2 and O2 plasma, H2 O and O2 plasma, or N2 and O2 plasma. In some embodiments, exposure to the plasma occurs at a temperature of about 10° C. to about 100° C., a pressure of about 0.5 Torr to about 5 Torr, and a duration of about 1 second to about 10 seconds. In some embodiments, the concentration of the one or more oxidizing species in the plasma is equal to or less than the concentration of a co-flow reactant in the plasma. In some embodiments, the plasma is a remote plasma. In some embodiments, the plasma is a direct plasma. In some embodiments, the step of treating the surface of the graphene promotes nucleation by adding terminal hydroxyl groups (-OH) to the surface of the graphene. In some implementation examples, the method further comprises the step of depositing a metal oxide on the surface of the graphene, wherein the graphene is treated prior to deposition of the metal oxide.
패터닝된 금속 피처들 상에 그래핀을 증착하는 방법이 또한 본 명세서에 제공된다. 방법은 반도체 기판을 제공하는 단계로서, 반도체 기판은 금속 층을 포함하는, 기판 제공 단계; 패터닝된 금속 피처들을 형성하도록 서브트랙티브 패터닝 (subtractive patterning) 에 의해 금속 층을 패터닝하는 단계; 및 패터닝된 금속 피터들의 노출된 표면들 상에 그래핀을 선택적으로 증착하는 단계로서, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지되는, 선택적 증착 단계를 포함한다.A method of depositing graphene on patterned metal features is also provided herein. The method comprises the steps of: providing a semiconductor substrate, the semiconductor substrate including a metal layer; patterning the metal layer by subtractive patterning to form patterned metal features; and selectively depositing graphene on exposed surfaces of the patterned metal features, wherein the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene.
일부 구현 예들에서, 방법은 그래핀 둘레에 그리고 패터닝된 금속 피처들 사이의 공간들에 로우-k (low-k) 유전체 재료를 증착하는 단계를 더 포함하고, 그래핀은 로우-k 유전체 재료와 패터닝된 금속 피처들 사이의 확산 배리어 층으로서 역할한다. 일부 구현 예들에서, 그래핀의 두께는 약 1 ㎚ 내지 약 6 ㎚이다. 일부 구현 예들에서, 로우-k 유전체 재료는 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드를 포함한다.In some implementations, the method further comprises depositing a low-k dielectric material around the graphene and in spaces between the patterned metal features, wherein the graphene acts as a diffusion barrier layer between the low-k dielectric material and the patterned metal features. In some implementations, the graphene has a thickness of about 1 nm to about 6 nm. In some implementations, the low-k dielectric material comprises fluorine-doped or carbon-doped silicon oxide.
도 1은 일부 구현 예들에 따라 상부에 그래핀이 증착된 금속 표면을 갖는 예시적인 기판의 단면 개략도를 예시한다.
도 2는 일부 구현 예들에 따른 리모트 플라즈마 소스를 갖는 예시적인 플라즈마 프로세싱 장치의 개략도를 예시한다.
도 3은 일부 구현 예들에 따른 단일 층 그래핀 및 다층 그래핀의 예들의 라만 스펙트럼을 도시하는 그래프를 예시한다.
도 4는 일부 구현 예들에 따라 기판의 금속 표면 상에 그래핀을 증착하는 예시적인 방법의 흐름도를 예시한다.
도 5a는 일부 구현 예들에 따라 반도체 기판 내에 그래핀을 캡슐화하는 예시적인 방법의 흐름도를 예시한다.
도 5b는 일부 다른 구현 예들에 따라 반도체 기판 내에 그래핀을 캡슐화하는 예시적인 방법의 흐름도를 예시한다.
도 5c는 일부 구현 예들에 따라 반도체 기판에서 그래핀을 처리하는 예시적인 방법의 흐름도를 예시한다.
도 5d는 일부 구현 예들에 따라 반도체 기판에서 서브트랙티브 패터닝에 의해 형성된 패터닝된 금속 층 상에 그래핀을 증착하는 예시적인 방법의 흐름도를 예시한다.
도 6a는 일부 구현 예들에 따른 듀얼 다마신 구조를 갖는 예시적인 반도체 기판의 단면 개략도를 예시한다.
도 6b는 일부 구현 예들에 따른 듀얼 다마신 구조의 그래핀 캡핑 층을 갖는 도 6a의 예시적인 반도체 기판의 단면 개략도를 예시한다.
도 7a는 일부 구현 예들에 따라 반도체 기판에서 그래핀 위에 증착된 에칭 정지 층을 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다.
도 7b는 일부 구현 예들에 따라 반도체 기판의 에칭 정지 층 및 그래핀 위에 증착된 기밀 배리어를 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다.
도 7c는 일부 구현 예들에 따라 반도체 기판에서 그래핀 위에 증착된 기밀 배리어를 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다.
도 8은 일부 구현 예들에 따라 패터닝된 금속 피처들의 측벽들 및 상단 표면들 상에 증착된 그래핀을 사용한 서브트랙티브 패터닝에 의해 형성된 패터닝된 금속 피처들을 포함하는 예시적인 반도체 기판의 단면 개략도를 예시한다.
도 9a는 증착될 때 그래핀과 어닐링 후 그래핀의 라만 스펙트럼을 비교하는 그래프를 예시한다.
도 9b는 에칭 정지 층 및 기밀 배리어의 증착에 이어 증착될 때 그래핀과 그래핀의 라만 스펙트럼을 비교하는 그래프를 예시한다.FIG. 1 illustrates a cross-sectional schematic diagram of an exemplary substrate having a metal surface with graphene deposited thereon according to some implementation examples.
FIG. 2 illustrates a schematic diagram of an exemplary plasma processing device having a remote plasma source according to some implementation examples.
FIG. 3 illustrates a graph depicting Raman spectra of examples of single-layer graphene and multi-layer graphene according to some implementation examples.
FIG. 4 illustrates a flowchart of an exemplary method for depositing graphene on a metal surface of a substrate according to some implementation examples.
FIG. 5a illustrates a flowchart of an exemplary method for encapsulating graphene within a semiconductor substrate according to some implementation examples.
FIG. 5b illustrates a flowchart of an exemplary method for encapsulating graphene within a semiconductor substrate according to some other implementation examples.
FIG. 5c illustrates a flowchart of an exemplary method for processing graphene on a semiconductor substrate according to some implementation examples.
FIG. 5d illustrates a flowchart of an exemplary method for depositing graphene on a patterned metal layer formed by subtractive patterning on a semiconductor substrate according to some implementation examples.
FIG. 6A illustrates a cross-sectional schematic diagram of an exemplary semiconductor substrate having a dual damascene structure according to some implementation examples.
FIG. 6b illustrates a cross-sectional schematic diagram of an exemplary semiconductor substrate of FIG. 6a having a graphene capping layer of a dual damascene structure according to some implementation examples.
FIG. 7A illustrates a cross-sectional schematic view of an exemplary multilayer stack including an etch stop layer deposited on graphene on a semiconductor substrate according to some implementation examples.
FIG. 7b illustrates a cross-sectional schematic diagram of an exemplary multilayer stack including an etch stop layer of a semiconductor substrate and a hermetic barrier deposited over graphene according to some implementation examples.
FIG. 7c illustrates a cross-sectional schematic diagram of an exemplary multilayer stack including a hermetic barrier deposited on graphene on a semiconductor substrate according to some implementation examples.
FIG. 8 illustrates a cross-sectional schematic view of an exemplary semiconductor substrate including patterned metal features formed by subtractive patterning using graphene deposited on sidewalls and top surfaces of the patterned metal features according to some implementation examples.
Figure 9a illustrates a graph comparing the Raman spectra of as-deposited graphene and annealed graphene.
Figure 9b illustrates a graph comparing the Raman spectra of graphene and graphene as deposited following deposition of an etch stop layer and a hermetic barrier.
본 개시에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판", 및 "부분적으로 제조된 집적 회로"는 상호 교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 집적 회로 제조의 많은 단계들 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술 (description) 은 본 개시가 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 개시는 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 크기들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 본 개시의 이점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 등과 같은 다양한 물품들을 포함한다.In this disclosure, the terms "semiconductor wafer," "wafer," "substrate," "wafer substrate," and "partially fabricated integrated circuit" are used interchangeably. Those skilled in the art will understand that the term "partially fabricated integrated circuit" can refer to a silicon wafer during any of the many steps of integrated circuit fabrication. Wafers or substrates used in the semiconductor device industry typically have a diameter of 200 mm, 300 mm, or 450 mm. The detailed description below assumes that the present disclosure is implemented on a wafer. However, the present disclosure is not so limited. The workpiece may have various shapes, sizes, and materials. In addition to semiconductor wafers, other workpieces that may benefit from the present disclosure include various articles such as printed circuit boards, etc.
그래핀graphene ((graphenegraphene) 의 증착) deposition
반도체 적용 예들에서 대면적 그래핀 막들을 합성하는 것에 대한 관심이 증가하고 있다. 그러나, 반도체 집적을 위해 충분한 양들의 그리고 적합한 조건들 하에서 그래핀의 생성과 연관된 많은 과제들이 있다. 많은 생산 방법들은 최소 결함들로 그래핀을 성장시키는 어려움 때문에 낮은 표면 커버리지를 겪는다. 따라서, 대면적 그래핀 막들, 특히 반도체 웨이퍼들 상에 대면적 그래핀 막들을 생성하기 위한 확장성은 특정한 문제를 나타낸다. 더욱이, 그래핀 막들은 통상적으로 열적 화학적 기상 증착 (chemical vapor deposition; CVD) 에 의해 성장된다. 열적 CVD 방법들은 일반적으로 대면적, 고품질 그래핀의 합성에 유리하다. 그러나, 그래핀의 열적 CVD는 종종 상승된 온도들에서 수행되고, 이는 반도체 적용 예들과 양립할 필요는 없을 수도 있다. 이러한 고온들 하에서, 반도체 웨이퍼들 상의 금속들 및 반도체들과 같은 다양한 재료들이 물리적으로 손상될 수도 있다.There is growing interest in synthesizing large-area graphene films for semiconductor applications. However, there are many challenges associated with producing graphene in sufficient quantities and under suitable conditions for semiconductor integration. Many production methods suffer from low surface coverage due to the difficulty in growing graphene with minimal defects. Therefore, scalability for producing large-area graphene films, especially on semiconductor wafers, presents a significant challenge. Furthermore, graphene films are typically grown by thermal chemical vapor deposition (CVD). Thermal CVD methods are generally advantageous for synthesizing large-area, high-quality graphene. However, thermal CVD of graphene is often performed at elevated temperatures, which may not necessarily be compatible with semiconductor applications. At these high temperatures, various materials, such as metals and semiconductors, on semiconductor wafers can be physically damaged.
열적 CVD는 그래핀을 증착하는 일반적인 방법이다. 열적 CVD 프로세스는 적어도 2 단계: 적합한 기판 상에 안정한 고체 막을 형성하기 위한 가스성 전구체들의 활성화 및 화학적 반응을 수반한다. 열적 CVD에서, 가스성 전구체들의 활성화는 열적 분해에 의해 발생할 수 있다. 상승된 온도들에서, 탄화수소 전구체들은 열적으로 분해되고 기판 표면 상에 흡착된다. 탄화수소 라디칼들은 화학적으로 반응성이고 기판 표면과 상호 작용할 수도 있다. 기판 표면은 그래핀의 핵 생성 및 성장을 위한 촉매로서 작용하는 금속 표면일 수도 있다. 어떠한 이론에도 제한되지 않고, 촉매 금속 표면은 탄소 원자들이 다른 탄소 원자들과 결합할 수 있도록 탄화수소 라디칼들을 탈수소화할 수도 있어서, 그래핀의 핵 생성 및 성장을 촉진한다. 구리와 같은 다양한 전이 금속들이 그래핀의 핵 생성 및 성장을 위한 촉매로서 인식되었다.Thermal chemical vapor deposition (CVD) is a common method for depositing graphene. The thermal CVD process involves at least two steps: activation and chemical reaction of gaseous precursors to form a stable solid film on a suitable substrate. In thermal CVD, activation of the gaseous precursors can occur through thermal decomposition. At elevated temperatures, hydrocarbon precursors thermally decompose and adsorb onto the substrate surface. Hydrocarbon radicals are chemically reactive and can interact with the substrate surface. The substrate surface can also be a metal surface, which acts as a catalyst for graphene nucleation and growth. Without being limited by any theory, the catalytic metal surface can dehydrogenate hydrocarbon radicals, allowing carbon atoms to bond with other carbon atoms, thereby promoting graphene nucleation and growth. Various transition metals, such as copper, have been identified as catalysts for graphene nucleation and growth.
탄화수소 종의 활성화 및 그래핀 성장은 그래핀이 성장되는 금속 표면 및 온도와 같은 인자들에 종속될 수 있다. 또한, 그래핀 성장은 금속 표면에 대한 탄소 용해도에 종속될 수 있다. 금속이 고 탄소 용해도를 갖는다면, 탄소는 금속에 보다 쉽게 용해되고 금속 표면에 침전되는 경향이 있다. 이는 일반적으로 복수의 핵 생성 사이트들 및 금속 표면 상의 예측할 수 없는 양의 분리된 (segregate) 탄소로 인해 보다 덜 균일한 그래핀 층들 및 보다 미세 구조적 결함들을 야기한다. 예를 들어, 니켈 기판들은 고 탄소 용해도를 갖고 통상적으로 저품질 그래핀 또는 무질서한 탄소의 복수의 층들을 야기한다. 금속이 저 탄소 용해도를 갖는다면, 탄소는 금속에 보다 덜 쉽게 용해되고 금속 표면 상의 탄소 아다톰들 (adatoms) 의 광범위한 표면 이동 및 벌크 금속 내로 최소 확산을 발생시킨다. 이는 일반적으로 보다 제어된 성장으로 인해 보다 균일한 그래핀 층들 및 보다 적은 미세 구조적 결함들을 야기한다. 예를 들어, 구리 기판들은 저 탄소 용해도를 갖고 고품질 그래핀의 에피택셜 성장을 발생시킨다. 고품질 그래핀은 단일 층, 이중 층, 또는 소수 층 그래핀 막으로서 성장될 수도 있다.Activation of hydrocarbon species and graphene growth can depend on factors such as the metal surface and temperature on which graphene is grown. Furthermore, graphene growth can depend on the solubility of carbon on the metal surface. If the metal has high carbon solubility, carbon tends to dissolve more readily in the metal and precipitate on the metal surface. This typically results in less uniform graphene layers and fewer microstructural defects due to multiple nucleation sites and unpredictable amounts of segregated carbon on the metal surface. For example, nickel substrates have high carbon solubility and typically result in multiple layers of poor-quality graphene or disordered carbon. If the metal has low carbon solubility, carbon dissolves less readily in the metal, resulting in extensive surface migration of carbon adatoms on the metal surface and minimal diffusion into the bulk metal. This typically results in more controlled growth, more uniform graphene layers, and fewer microstructural defects. For example, copper substrates have low carbon solubility and typically result in epitaxial growth of high-quality graphene. High-quality graphene can be grown as single-layer, double-layer, or few-layer graphene films.
PECVD (plasma-enhanced chemical vapor deposition) 는 그래핀을 증착하는 또 다른 방법이다. 열적 CVD 방법들은 열적 분해에 의해 탄화수소 전구체들을 활성화시키는 반면, 플라즈마에 의해 생성된 에너자이징된 (energize) 전자들은 PECVD 방법들에서 탄화수소 전구체들의 이온화, 여기 및 해리를 유발한다. 플라즈마는인시츄로 (in situ) 또는 리모트로 형성될 수도 있다. 통상적으로, 탄화수소 전구체들 (예를 들어, 메탄) 은 플라즈마에서 활성화되고 기판은 플라즈마에 노출된다. 플라즈마는 RF (radio-frequency) 플라즈마 소스, 마이크로파 (microwave; MW) 플라즈마 소스, 표면파 (surface wave; SW) 플라즈마 소스, 또는 리모트 플라즈마 소스를 사용하여 생성될 수도 있다. 예로서, 분자 수소 및 메탄 가스가 반응 챔버 내에 도입될 수도 있고 직접 RF 플라즈마가 기판 상의 그래핀 성장을 촉진하도록 점화될 수도 있다. PECVD를 사용하여, 일부 PECVD 방법들에서 그래핀 성장은 열적 CVD 방법들과 비교하여 보다 낮은 온도들에서 수행될 수도 있다. 더욱이, 일부 PECVD 방법들에서 그래핀 성장은 유전체 재료들과 같은 비-금속 기판들 상에서 달성될 수도 있다. 즉, 플라즈마-기반 방법들은 금속 촉매들의 부재시 그래핀을 증착할 수도 있다. 플라즈마-기반 방법들은 보다 낮은 온도들에서 그리고 금속 촉매들의 보조 없이 그래핀을 증착할 수도 있다.Plasma-enhanced chemical vapor deposition (PECVD) is another method for depositing graphene. While thermal CVD methods activate hydrocarbon precursors by thermal decomposition, energized electrons generated by the plasma induce ionization, excitation, and dissociation of the hydrocarbon precursors in PECVD methods. The plasma can be generated insituor remotely. Typically, hydrocarbon precursors (e.g., methane) are activated in the plasma, and the substrate is exposed to the plasma. The plasma can be generated using a radio-frequency (RF) plasma source, a microwave (MW) plasma source, a surface wave (SW) plasma source, or a remote plasma source. For example, molecular hydrogen and methane gases can be introduced into the reaction chamber, or the RF plasma can be ignited directly to promote graphene growth on the substrate. Using PECVD, graphene growth in some PECVD methods can be performed at lower temperatures compared to thermal CVD methods. Furthermore, graphene growth in some PECVD methods can be achieved on non-metallic substrates, such as dielectric materials. That is, plasma-based methods can deposit graphene in the absence of metal catalysts. Plasma-based methods can also deposit graphene at lower temperatures and without the assistance of metal catalysts.
도 1a는 일부 구현 예들에 따라 상부에 그래핀이 증착된 금속 표면을 갖는 예시적인 기판의 단면 개략도를 예시한다. 기판 (100) 은 임의의 웨이퍼, 반도체 웨이퍼, 부분적으로 제조된 집적 회로, 인쇄 회로 기판, 디스플레이 스크린, 또는 다른 적절한 워크피스일 수 있다. 일부 구현 예들에서, 기판 (100) 은 실리콘 (Si) 기판과 같은 반도체 기판이다. 기판 (100) 은 금속 표면 (101) 을 포함할 수 있다. 이하에 논의된 바와 같이, 금속 표면 (101) 은 또한 온도 민감성 (temperature sensitive) 하부층으로 지칭될 수 있다. 일부 구현 예들에서, 금속 표면 (101) 은 전이 금속과 같은 임의의 적절한 금속을 포함할 수 있다. 예를 들어, 금속 표면 (101) 은 구리 (Cu), 루테늄 (Ru), 니켈 (Ni), 몰리브덴 (Mo), 코발트 (Co), 또는 이들의 조합들을 포함할 수 있다. 그래핀 막 (102) 이 금속 표면 (101) 상에 증착될 수 있다.FIG. 1A illustrates a cross-sectional schematic view of an exemplary substrate having a metal surface having graphene deposited thereon, according to some implementations. The substrate (100) may be any wafer, semiconductor wafer, partially fabricated integrated circuit, printed circuit board, display screen, or other suitable workpiece. In some implementations, the substrate (100) is a semiconductor substrate, such as a silicon (Si) substrate. The substrate (100) may include a metal surface (101). As discussed below, the metal surface (101) may also be referred to as a temperature sensitive sublayer. In some implementations, the metal surface (101) may include any suitable metal, such as a transition metal. For example, the metal surface (101) may include copper (Cu), ruthenium (Ru), nickel (Ni), molybdenum (Mo), cobalt (Co), or combinations thereof. A graphene film (102) can be deposited on a metal surface (101).
일부 구현 예들에서, 기판 (100) 의 금속 표면 (101) 상에 그래핀 막 (102) 을 증착하는 것은 리모트 수소 플라즈마 CVD에 의해 달성될 수도 있다. 일부 다른 구현 예들에서, 기판 (100) 의 금속 표면 (101) 상에 그래핀 막 (102) 을 증착하는 것은 열적 CVD 또는 PECVD와 같은 임의의 적합한 증착 기법을 사용하여 달성될 수도 있다. 리모트 수소 플라즈마 CVD 방법은 BEOL (back end of line) 반도체 프로세싱과 같은 반도체 프로세싱과 양립 가능한 저온에서 그래핀 막 (102) 을 증착할 수도 있다. 일부 구현 예들에서, 그래핀 막 (102) 은 약 500 ℃ 이하 (below), 약 450 ℃ 이하, 약 400 ℃ 이하, 약 350 ℃ 이하, 또는 약 200 ℃ 내지 약 400 ℃의 온도에서 증착될 수도 있다.In some implementations, depositing the graphene film (102) on the metal surface (101) of the substrate (100) may be accomplished by remote hydrogen plasma CVD. In some other implementations, depositing the graphene film (102) on the metal surface (101) of the substrate (100) may be accomplished using any suitable deposition technique, such as thermal CVD or PECVD. The remote hydrogen plasma CVD method may deposit the graphene film (102) at low temperatures compatible with semiconductor processing, such as back end of line (BEOL) semiconductor processing. In some implementations, the graphene film (102) may be deposited at a temperature below about 500° C., below about 450° C., below about 400° C., below about 350° C., or between about 200° C. and about 400° C.
리모트 수소 플라즈마 CVD를 사용하여 그래핀 막 (102) 을 증착할 때, 탄화수소 전구체는 기판 (100) 의 금속 표면 (101) 으로 흐르고 수소 라디칼들은 탄화수소 전구체 플로우의 업스트림에서 리모트 플라즈마 소스에서 생성된다. 수소 라디칼들은 리모트 플라즈마 소스로부터 다운스트림의 탄화수소 전구체를 활성화시키기 위해 탄화수소 전구체와 상호 작용하고, 활성화된 탄화수소 전구체는 그래핀 막 (102) 으로 하여금 증착되게 하도록 금속 표면 (101) 과 상호 작용한다. 일부 구현 예들에서, 탄화수소 전구체는 알켄기 또는 알킨기를 포함한다.When depositing a graphene film (102) using remote hydrogen plasma CVD, a hydrocarbon precursor flows to a metal surface (101) of a substrate (100) and hydrogen radicals are generated in a remote plasma source upstream of the hydrocarbon precursor flow. The hydrogen radicals interact with the hydrocarbon precursor to activate the hydrocarbon precursor downstream from the remote plasma source, and the activated hydrocarbon precursor interacts with the metal surface (101) to cause the graphene film (102) to be deposited. In some embodiments, the hydrocarbon precursor includes an alkene group or an alkyne group.
본 개시의 일부 구현 예들에서, 기판 (100) 은 온도 민감성 하부층 (101) 을 포함할 수 있다. 온도 민감성 하부층 (101) 은 온도 민감성 한계를 가질 수도 있다. 온도 민감성 하부층 (101) 의 온도 민감성 한계 이상에서, 온도 민감성 하부층 (101) 은 용융되거나 그렇지 않으면 물리적으로 손상된다. 온도 민감성 한계는 온도 민감성 하부층 (101) 의 많은 재료들에 대해 약 400 ℃ 내지 약 700 ℃일 수도 있다. 일부 열적 CVD 방법들 및 일부 종래의 플라즈마-기반 CVD 방법들은 온도 민감성 하부층 (101) 의 온도 민감성 한계를 초과할 수도 있다. 온도 민감성 하부층들 (101) 의 예들은 구리, 코발트, 및 루테늄과 같은 전이 금속들을 포함할 수 있다. 일부 구현 예들에서, 그래핀 막 (102) 이 온도 민감성 하부층 (101) 상에 증착된다. 일부 구현 예들에서, 그래핀 막 (102) 은 용융되지 않거나 그렇지 않으면 온도 민감성 하부층 (101) 을 물리적으로 손상시키지 않는 충분히 낮은 온도들에서 증착된다. 기판 (100) 은 반도체 웨이퍼 또는 반도체 워크피스일 수도 있다. 따라서, 그래핀 막 (102) 은 전체 웨이퍼 레벨에서 기판 (100) 상에 대면적 그래핀 막으로서 증착될 수도 있다.In some implementations of the present disclosure, the substrate (100) can include a temperature sensitive sublayer (101). The temperature sensitive sublayer (101) may have a temperature sensitivity limit. Above the temperature sensitivity limit of the temperature sensitive sublayer (101), the temperature sensitive sublayer (101) melts or is otherwise physically damaged. The temperature sensitivity limit may be about 400° C. to about 700° C. for many materials of the temperature sensitive sublayer (101). Some thermal CVD methods and some conventional plasma-based CVD methods may exceed the temperature sensitivity limit of the temperature sensitive sublayer (101). Examples of temperature sensitive sublayers (101) can include transition metals such as copper, cobalt, and ruthenium. In some implementations, a graphene film (102) is deposited on the temperature sensitive sublayer (101). In some implementations, the graphene film (102) is deposited at sufficiently low temperatures that do not melt or otherwise physically damage the temperature-sensitive underlying layer (101). The substrate (100) may be a semiconductor wafer or a semiconductor workpiece. Accordingly, the graphene film (102) may be deposited as a large-area graphene film on the substrate (100) at the entire wafer level.
일부 구현 예들에서, 그래핀 막 (102) 은 리모트 수소 플라즈마 CVD를 사용하여 증착된다. 본 명세서에 사용된 바와 같이, 용어 "리모트"는 일반적으로 플라즈마로부터 기판의 리모트성 (remoteness) 을 지칭한다. 본 명세서에 사용된 바와 같이, "리모트 플라즈마"는 플라즈마 생성이 기판으로부터 리모트의 위치에서 발생하는 플라즈마이다. 여기서, 리모트 수소 플라즈마는 수소 라디칼들을 함유할 수도 있지만 탄소 라디칼들을 함유하지 않는다. 대신, 탄소 라디칼들은 리모트 플라즈마 소스로부터 다운스트림에 생성된다. 이는 일부 구현 예들의 "리모트 플라즈마"에서, 전구체 가스가 플라즈마-생성 영역 내로 도입되지 않는다는 것을 의미한다. 탄화수소 전구체들은 반응 챔버 내로 독립적으로 흐르고 리모트 플라즈마 소스로부터 생성된 수소 라디칼들에 의해 활성화된다. 더욱이, 탄소 라디칼들은 알켄기 또는 알킨기를 함유하는 탄화수소 전구체들로부터 생성된다. 실제로, 알칸들 (예를 들어, 메탄) 인 탄화수소 전구체들은 리모트 수소 플라즈마 CVD를 수반하는 구현 예들에서 증착되지 않는다. 리모트 수소 플라즈마 CVD 방법을 사용할 때, 그래핀 증착은 금속 표면들 상에 선택적으로 증착된다. 그래핀은 유전체 표면 또는 다른 비-금속 표면에 증착되지 않는다. 리모트 수소 플라즈마 CVD 방법은 반도체 적용 예들에 적합한 저온들에서 고품질 그래핀 막을 증착할 수 있는 예시적인 방법이다. 예를 들어, 고품질 그래핀 막은 다마신 구조 또는 듀얼 다마신 구조에서 유효 배리어 층으로서 역할할 (serve) 수 있다. 또한, 고품질 그래핀은 금속 표면의 상단부 상의 캡핑 층으로서 역할할 수 있고, 이는 표면 산란을 감소시킴으로써 저항을 감소시킨다. 그러나, 고품질 그래핀 막이 광범위한 산업적 적용 예들에서 사용될 수도 있다는 것이 이해될 것이다.In some embodiments, the graphene film (102) is deposited using remote hydrogen plasma CVD. As used herein, the term "remote" generally refers to the remoteness of the substrate from the plasma. As used herein, a "remote plasma" is a plasma in which plasma generation occurs at a location remote from the substrate. Here, the remote hydrogen plasma may contain hydrogen radicals, but does not contain carbon radicals. Instead, the carbon radicals are generated downstream from the remote plasma source. This means that in some embodiments of the "remote plasma," the precursor gas is not introduced into the plasma-generating region. The hydrocarbon precursors flow independently into the reaction chamber and are activated by the hydrogen radicals generated from the remote plasma source. Furthermore, the carbon radicals are generated from hydrocarbon precursors containing alkene or alkyne groups. In practice, hydrocarbon precursors, such as alkanes (e.g., methane), are not deposited in embodiments involving remote hydrogen plasma CVD. When using the remote hydrogen plasma CVD method, graphene deposition is selectively deposited on metal surfaces. Graphene is not deposited on dielectric surfaces or other non-metallic surfaces. The remote hydrogen plasma CVD method is an exemplary method for depositing high-quality graphene films at low temperatures suitable for semiconductor applications. For example, the high-quality graphene film can serve as an effective barrier layer in a damascene structure or a dual damascene structure. Additionally, the high-quality graphene can serve as a capping layer on top of a metal surface, which reduces surface scattering and thus resistivity. However, it will be appreciated that the high-quality graphene film can also be used in a wide range of industrial applications.
본 개시의 일 양태는 본 명세서에 기술된 그래핀 증착 방법들을 달성하도록 구성된 장치이다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 구현 예들에서, 전술한 프로세스 동작들을 수행하기 위한 장치는 리모트 플라즈마 소스를 포함할 수 있다. 리모트 플라즈마 소스는 직접 플라즈마와 비교하여 약한 (mild) 반응 조건들을 제공한다.One aspect of the present disclosure is an apparatus configured to achieve the graphene deposition methods described herein. A suitable apparatus includes hardware for achieving the process operations and a system controller having instructions for controlling the process operations according to the present disclosure. In some implementations, the apparatus for performing the aforementioned process operations may include a remote plasma source. The remote plasma source provides milder reaction conditions compared to direct plasma.
도 2는 일부 구현 예들에 따른 리모트 플라즈마 소스를 갖는 예시적인 플라즈마 프로세싱 장치의 개략도를 예시한다. 플라즈마 프로세싱 장치 (200) 는 반응 챔버 (204) 로부터 분리된 리모트 플라즈마 소스 (202) 를 포함한다. 리모트 플라즈마 소스 (202) 는 또한 멀티포트 가스 분배기로 지칭될 수도 있는 샤워헤드 (206) 를 통해 반응 챔버 (204) 와 유체로 커플링된다. 라디칼 종은 리모트 플라즈마 소스 (202) 에서 생성되고 반응 챔버 (204) 에 공급된다. 하나 이상의 탄화수소 전구체들은 리모트 플라즈마 소스 (202) 로부터 다운스트림으로 그리고 샤워헤드 (206) 로부터 다운스트림으로 반응 챔버 (204) 로 공급된다. 하나 이상의 탄화수소 전구체들은 기판 (212) 의 전면 표면 상에 그래핀 막을 증착하도록 반응 챔버 (204) 의 화학적 기상 증착 존 (208) 에서 라디칼 종과 반응한다. 화학적 기상 증착 존 (208) 은 기판 (212) 의 전면 표면이 리모트 플라즈마 소스 (202) 와 대면하는, 기판 (212) 의 전면 표면에 인접한 분위기를 포함한다.FIG. 2 illustrates a schematic diagram of an exemplary plasma processing apparatus having a remote plasma source according to some implementation examples. The plasma processing apparatus (200) includes a remote plasma source (202) separate from a reaction chamber (204). The remote plasma source (202) is fluidly coupled with the reaction chamber (204) via a showerhead (206), which may also be referred to as a multiport gas distributor. Radical species are generated in the remote plasma source (202) and supplied to the reaction chamber (204). One or more hydrocarbon precursors are supplied to the reaction chamber (204) downstream from the remote plasma source (202) and downstream from the showerhead (206). The one or more hydrocarbon precursors react with the radical species in a chemical vapor deposition zone (208) of the reaction chamber (204) to deposit a graphene film on the front surface of a substrate (212). The chemical vapor deposition zone (208) includes an atmosphere adjacent to the front surface of the substrate (212), such that the front surface of the substrate (212) faces the remote plasma source (202).
기판 (212) 은 기판 지지부 또는 페데스탈 (214) 상에 지지된다. 페데스탈 (214) 은 화학적 기상 증착 존 (208) 내에 기판 (212) 을 위치시키도록 반응 챔버 (204) 내에서 이동할 수도 있다. 도 2에 도시된 실시 예에서, 화학적 기상 증착 존 (208) 내에서 상승된 기판 (210) 을 갖는 페데스탈 (214) 이 도시된다. 페데스탈 (214) 은 또한 일부 실시 예들에서 기판 (212) 의 온도를 조정할 수도 있고, 이는 기판 (212) 상의 열적으로 활성화된 표면 반응들에 대한 일부 선택적인 제어를 제공할 수 있다.A substrate (212) is supported on a substrate support or pedestal (214). The pedestal (214) may be movable within the reaction chamber (204) to position the substrate (212) within the chemical vapor deposition zone (208). In the embodiment illustrated in FIG. 2, the pedestal (214) is shown with the substrate (210) elevated within the chemical vapor deposition zone (208). The pedestal (214) may also, in some embodiments, regulate the temperature of the substrate (212), which may provide some selective control over thermally activated surface reactions on the substrate (212).
도 2는 리모트 플라즈마 소스 (202) 둘레에 배치된 코일 (218) 을 도시하고, 리모트 플라즈마 소스 (202) 는 외측 벽 (예를 들어, 석영 돔) 을 포함한다. 코일 (218) 은 유도 커플링 플라즈마 생성을 통해 플라즈마 영역 (224) 내에서 플라즈마를 형성하고 지속시키도록 사용될 수도 있는 플라즈마 생성기 제어기 (222) 에 전기적으로 커플링된다. 일부 구현 예들에서, 플라즈마 생성기 제어기 (222) 는 코일 (218) 에 전력을 공급하기 위한 전력 공급부를 포함할 수도 있고, 전력은 플라즈마 생성 동안 약 1 내지 6 ㎾ (kilowatts) 의 범위일 수 있다. 일부 구현 예들에서, 병렬 플레이트 또는 용량 커플링 플라즈마 생성을 위한 전극들 또는 안테나는 유도 커플링 플라즈마 생성보다는 플라즈마 여기를 통해 라디칼들의 연속적인 공급을 생성하도록 사용될 수도 있다. 플라즈마 영역 (224) 에서 플라즈마를 점화하고 지속시키기 위해 사용된 메커니즘과 무관하게, 라디칼 종은 막 증착 동안 플라즈마 여기를 사용하여 연속적으로 생성될 수도 있다. 일부 구현 예들에서, 수소 라디칼들은 정상-상태 (steady-state) 막 증착 동안 대략 정상-상태 조건들 하에서 생성되지만, 과도 현상들 (transients) 은 막 증착의 시작 및 끝에서 발생할 수도 있다.FIG. 2 illustrates a coil (218) disposed around a remote plasma source (202), wherein the remote plasma source (202) includes an outer wall (e.g., a quartz dome). The coil (218) is electrically coupled to a plasma generator controller (222), which may be used to form and sustain a plasma within a plasma region (224) via inductively coupled plasma generation. In some implementations, the plasma generator controller (222) may include a power supply for supplying power to the coil (218), wherein the power may range from about 1 to 6 kilowatts (kW) during plasma generation. In some implementations, electrodes or antennas for parallel plate or capacitively coupled plasma generation may be used to generate a continuous supply of radicals via plasma excitation rather than inductively coupled plasma generation. Regardless of the mechanism used to ignite and sustain the plasma in the plasma region (224), radical species may be continuously generated using plasma excitation during film deposition. In some implementations, hydrogen radicals are generated under approximately steady-state conditions during steady-state film deposition, although transients may occur at the beginning and end of film deposition.
수소 라디칼들의 공급은 수소 가스 또는 다른 소스 가스가 리모트 플라즈마 소스 (202) 에 공급되는 동안 플라즈마 영역 (224) 내에서 연속적으로 생성될 수도 있다. 여기된 수소 라디칼들은 리모트 플라즈마 소스 (202) 에서 생성될 수도 있다. 재여기되지 (re-excite) 않거나 에너지가 재공급되지 않거나 다른 라디칼들과 재결합되지 않으면, 여기된 수소 라디칼들은 에너지를 잃거나 방출한다. 따라서, 여기된 수소 라디칼들은 실질적으로 저 에너지 상태 또는 바닥 상태의 수소 라디칼들을 형성하도록 이완될 수도 있다. 수소 라디칼들은 실질적으로 저 에너지 상태 또는 바닥 상태이다.The supply of hydrogen radicals may be continuously generated within the plasma region (224) while hydrogen gas or other source gas is supplied to the remote plasma source (202). The excited hydrogen radicals may be generated in the remote plasma source (202). If they are not re-excited, re-energized, or recombined with other radicals, the excited hydrogen radicals lose or release energy. Accordingly, the excited hydrogen radicals may relax to form hydrogen radicals in a substantially lower energy state or ground state. The hydrogen radicals are in a substantially lower energy state or ground state.
수소 가스 (H2) 또는 다른 소스 가스는 하나 이상의 부가적인 가스들로 희석될 수도 있다. 이들 하나 이상의 부가적인 가스들은 리모트 플라즈마 소스 (202) 에 공급될 수도 있다. 일부 구현 예들에서, 수소 가스 또는 다른 소스 가스는 가스 혼합물을 형성하도록 하나 이상의 부가적인 가스들과 혼합되고, 하나 이상의 부가적인 가스들은 캐리어 가스를 포함할 수 있다. 부가적인 가스들의 비-제한적인 예들은 헬륨 (He), 네온 (Ne), 아르곤 (Ar), 크립톤 (Kr), 제논 (Xe), 및 질소 (N2) 를 포함할 수 있다. 하나 이상의 부가적인 가스들은 리모트 플라즈마 소스 (202) 내에서 정상 상태 플라즈마 조건들을 지지하거나 안정화시킬 수도 있고 또는 일시적인 플라즈마 점화 또는 소멸 프로세스들을 보조할 수도 있다. 일부 구현 예들에서, 예를 들어, 수소 가스 또는 다른 소스 가스를 헬륨으로 희석하는 것은 수반되는 플라즈마 파괴 (breakdown) 없이 보다 높은 총 압력들을 허용할 수도 있다. 달리 말하면, 수소 가스와 헬륨의 희석된 가스 혼합물은 리모트 플라즈마 소스 (202) 로의 플라즈마 전력을 증가시키지 않고 보다 높은 총 가스 압력을 허용할 수도 있다. 특정한 실시 예들에서, 수소 가스는 헬륨과 같은 캐리어에 제공된다. 예로서, 수소 가스는 약 1 내지 약 25 ％ 수소 또는 약 1 내지 10 ％ 수소의 농도로 헬륨 캐리어에 제공될 수도 있다.Hydrogen gas (H2 ) or other source gas may be diluted with one or more additional gases. These one or more additional gases may be supplied to the remote plasma source (202). In some implementations, the hydrogen gas or other source gas is mixed with the one or more additional gases to form a gas mixture, and the one or more additional gases may include a carrier gas. Non-limiting examples of the additional gases may include helium (He), neon (Ne), argon (Ar), krypton (Kr), xenon (Xe), and nitrogen (N2 ). The one or more additional gases may support or stabilize steady-state plasma conditions within the remote plasma source (202) or may assist in transient plasma ignition or quenching processes. In some implementations, for example, diluting the hydrogen gas or other source gas with helium may allow for higher total pressures without concomitant plasma breakdown. In other words, a diluted gas mixture of hydrogen gas and helium may allow for a higher total gas pressure without increasing the plasma power to the remote plasma source (202). In certain embodiments, the hydrogen gas is provided in a carrier, such as helium. As an example, the hydrogen gas may be provided in a helium carrier at a concentration of about 1 to about 25% hydrogen or about 1 to 10% hydrogen.
도 2에 도시된 바와 같이, 소스 가스 공급부 (226) 는 수소 가스 또는 소스 가스를 공급하기 위해 리모트 플라즈마 소스 (202) 와 유체적으로 커플링된다. 이에 더하여, 부가적인 가스 공급부 (228) 는 하나 이상의 부가적인 가스들을 공급하기 위해 리모트 플라즈마 소스 (202) 와 유체적으로 커플링된다. 하나 이상의 부가적인 가스들은 또한 공-반응 물질 가스를 포함할 수도 있다. 도 2의 실시 예는 별개의 가스 유출구들을 통해 도입되는 소스 가스와 하나 이상의 부가적인 가스들의 가스 혼합물을 도시하지만, 가스 혼합물은 리모트 플라즈마 소스 (202) 내로 직접 도입될 수도 있다는 것이 이해될 것이다. 즉, 미리 혼합된 희석된 가스 혼합물은 단일 가스 유출구를 통해 리모트 플라즈마 소스 (202) 에 공급될 수도 있다.As illustrated in FIG. 2, a source gas supply (226) is fluidly coupled with the remote plasma source (202) to supply hydrogen gas or a source gas. In addition, an additional gas supply (228) is fluidly coupled with the remote plasma source (202) to supply one or more additional gases. The one or more additional gases may also include a co-reactant gas. While the embodiment of FIG. 2 depicts a gas mixture of the source gas and the one or more additional gases being introduced through separate gas outlets, it will be appreciated that the gas mixture may be introduced directly into the remote plasma source (202). That is, a premixed, diluted gas mixture may be supplied to the remote plasma source (202) through a single gas outlet.
여기된 수소 및 헬륨 라디칼들 및 이완된 (relaxed) 가스들/라디칼들과 같은 가스들은 리모트 플라즈마 소스 (202) 로부터 그리고 샤워헤드 (206) 를 통해 반응 챔버 (204) 내로 흐른다. 샤워헤드 (206) 내 및 반응 챔버 (204) 내 가스들은 일반적으로 내부에서 계속된 플라즈마 여기를 겪지 않는다. 일부 구현 예들에서, 샤워헤드 (206) 는 이온 필터 및/또는 광자 필터를 포함한다. 이온들 및/또는 광자들을 필터링하는 것은 기판 손상, 분자들의 바람직하지 않은 재 여기, 및/또는 반응 챔버 (204) 내 탄화수소 전구체들의 선택적인 파괴 또는 분해 (decomposition) 를 감소시킬 수도 있다. 샤워헤드 (206) 는 반응 챔버 (204) 내로 가스들의 플로우를 확산시키기 위해 복수의 가스 포트들 (234) 을 가질 수도 있다. 일부 구현 예들에서, 복수의 가스 포트들 (234) 은 상호 이격될 수도 있다. 일부 구현 예들에서, 복수의 가스 포트들 (234) 은 리모트 플라즈마 소스 (202) 와 반응 챔버 (204) 를 분리하는 플레이트를 통해 연장하는 규칙적으로 이격된 채널들 또는 쓰루-홀들의 어레이로서 배치될 수도 있다. 복수의 가스 포트들 (234) 은 리모트 플라즈마 소스 (202) 로부터 나가는 라디칼들을 반응 챔버 (204) 내로 원활하게 분산시키고 확산시킬 수도 있다.Gases, such as excited hydrogen and helium radicals and relaxed gases/radicals, flow from a remote plasma source (202) and through a showerhead (206) into a reaction chamber (204). The gases within the showerhead (206) and within the reaction chamber (204) generally do not experience continued plasma excitation therein. In some implementations, the showerhead (206) includes an ion filter and/or a photon filter. Filtering the ions and/or photons may reduce substrate damage, undesirable re-excitation of molecules, and/or selective destruction or decomposition of hydrocarbon precursors within the reaction chamber (204). The showerhead (206) may have a plurality of gas ports (234) to diffuse the flow of gases into the reaction chamber (204). In some implementations, the plurality of gas ports (234) may be spaced apart from each other. In some implementations, the plurality of gas ports (234) may be arranged as an array of regularly spaced channels or through-holes extending through a plate separating the remote plasma source (202) and the reaction chamber (204). The plurality of gas ports (234) may facilitate the dispersion and diffusion of radicals emanating from the remote plasma source (202) into the reaction chamber (204).
통상적인 리모트 플라즈마 소스들은 반응 용기들로부터 멀리 떨어져 있다. 결과적으로, 라디칼 소멸 (extinction) 및 재조합, 예를 들어 벽 충돌 이벤트들 (wall collision events) 을 통해, 활성 종을 실질적으로 감소시킬 수도 있다. 반대로, 일부 구현 예들에서, 복수의 가스 포트들 (234) 에 대한 치수들은 반응 챔버 (204) 내로 라디칼들의 자유 통과를 보조하기 위해 통상적인 프로세싱 조건들 하에서 평균 자유 경로 또는 가스 플로우 체류 시간의 관점에서 구성될 수도 있다. 일부 구현 예들에서, 복수의 가스 포트들 (234) 을 위한 개구부들은 샤워헤드 (206) 의 노출된 표면적의 약 5 ％ 내지 약 20 ％를 점유할 수도 있다. 일부 구현 예들에서, 복수의 가스 포트들 (234) 각각은 약 3:1 내지 10:1 또는 약 6:1 내지 약 8:1의 축 방향 길이 대 직경 비를 가질 수도 있다. 이러한 종횡비들은 복수의 가스 포트들 (234) 을 통과하는 라디칼 종에 대한 벽-충돌 빈도를 감소시킬 수도 있는 한편, 대부분의 여기된 상태 라디칼 종이 바닥 상태 라디칼 종으로 이완되기에 충분한 시간을 제공한다. 일부 구현 예들에서, 복수의 가스 포트들 (234) 의 치수들은 샤워헤드 (206) 를 통과하는 가스들의 체류 시간이 여기된 상태 라디칼 종의 통상적인 에너제틱 이완 시간보다 크도록 구성될 수도 있다. 수소 소스 가스에 대한 여기된 상태 라디칼 종은 도 2에서 ·H*로 표시될 수도 있고 수소 소스 가스에 대한 바닥 상태 라디칼 종은 도 2에서 ·H로 표시될 수도 있다.Typical remote plasma sources are located far from the reaction vessels. Consequently, there may be a substantial reduction in reactive species through radical extinction and recombination, e.g., wall collision events. Conversely, in some implementations, the dimensions for the plurality of gas ports (234) may be configured in terms of the mean free path or gas flow residence time under typical processing conditions to facilitate free passage of radicals into the reaction chamber (204). In some implementations, the openings for the plurality of gas ports (234) may occupy about 5% to about 20% of the exposed surface area of the showerhead (206). In some implementations, each of the plurality of gas ports (234) may have an axial length-to-diameter ratio of about 3:1 to about 10:1, or about 6:1 to about 8:1. These aspect ratios may reduce the wall collision frequency for radical species passing through the plurality of gas ports (234), while providing sufficient time for most excited state radical species to relax to ground state radical species. In some implementations, the dimensions of the plurality of gas ports (234) may be configured such that the residence time of gases passing through the showerhead (206) is greater than the typical energetic relaxation time of the excited state radical species. The excited state radical species for the hydrogen source gas may be represented as ·H* in FIG. 2 and the ground state radical species for the hydrogen source gas may be represented as ·H in FIG. 2.
일부 구현 예들에서, 복수의 가스 포트들 (234) 을 나가는 여기된 상태 라디칼 종들은 반응 챔버 (204) 의 내부 내에 포함된 이완 존 (238) 내로 흐를 수도 있다. 이완 존 (238) 은 화학적 기상 증착 존 (208) 의 업스트림이지만 샤워헤드 (206) 의 다운스트림에 위치된다. 샤워헤드 (206) 를 나가는 실질적으로 모든 또는 적어도 90 ％의 여기된 상태 라디칼 종은 이완 존 (238) 에서 이완된 상태 라디칼 종으로 전이할 것이다. 달리 말하면, 이완 존 (238) 에 들어가는 거의 모든 여기된 상태 라디칼 종 (예를 들어, 여기된 수소 라디칼들) 은 이완 존 (238) 을 나가기 전에 탈 여기되거나 이완된 상태 라디칼 종 (예를 들어, 바닥 상태 수소 라디칼들) 로 전이된다. 일부 구현 예들에서, 이완 존 (238) 의 프로세스 조건들 또는 기하구조는 이완 존 (238) 을 통해 흐르는 라디칼 종의 체류 시간, 예를 들어, 평균 자유 경로 및 평균 분자 속도에 의해 결정된 시간이 이완 존 (238) 으로부터 흐르는 이완된 상태 라디칼 종을 발생시키도록 구성될 수도 있다.In some implementations, excited state radical species exiting the plurality of gas ports (234) may flow into a relaxation zone (238) contained within the interior of the reaction chamber (204). The relaxation zone (238) is located upstream of the chemical vapor deposition zone (208) but downstream of the showerhead (206). Substantially all or at least 90% of the excited state radical species exiting the showerhead (206) will transition to relaxed state radical species in the relaxation zone (238). In other words, substantially all of the excited state radical species (e.g., excited hydrogen radicals) entering the relaxation zone (238) are de-excited or transition to relaxed state radical species (e.g., ground state hydrogen radicals) before exiting the relaxation zone (238). In some implementation examples, the process conditions or geometry of the relaxation zone (238) may be configured to generate relaxed state radical species flowing from the relaxation zone (238) at a residence time determined by, for example, the mean free path and the average molecular velocity of the radical species flowing through the relaxation zone (238).
샤워헤드 (206) 로부터 이완 존 (238) 으로 라디칼 종의 전달과 함께, 하나 이상의 탄화수소 전구체들이 화학적 기상 증착 존 (208) 내로 도입될 수도 있다. 하나 이상의 탄화수소 전구체들은 가스 분배기 또는 가스 유출구 (242) 를 통해 도입될 수도 있고, 가스 유출구 (242) 는 전구체 공급 소스 (240) 와 유체로 커플링될 수도 있다. 이완 존 (238) 은 샤워헤드 (206) 와 가스 유출구 (242) 사이의 공간 내에 포함될 수도 있다. 가스 유출구 (242) 는 하나 이상의 탄화수소 전구체들의 플로우가 이완 존 (238) 으로부터 흐르는 가스 혼합물과 평행한 방향으로 도입될 수도 있도록 상호 이격된 개구부들을 포함할 수도 있다. 가스 유출구 (242) 는 샤워헤드 (206) 및 이완 존 (238) 으로부터 다운스트림에 위치될 수도 있다. 가스 유출구 (242) 는 화학적 기상 증착 존 (208) 및 기판 (212) 의 업스트림에 위치될 수도 있다. 화학적 기상 증착 존 (208) 은 반응 챔버 (204) 의 내부 내에 그리고 가스 유출구 (242) 와 기판 (212) 사이에 위치된다.Along with the transfer of radical species from the showerhead (206) to the relaxation zone (238), one or more hydrocarbon precursors may be introduced into the chemical vapor deposition zone (208). The one or more hydrocarbon precursors may be introduced via a gas distributor or gas outlet (242), which may be fluidly coupled to a precursor supply source (240). The relaxation zone (238) may be contained within a space between the showerhead (206) and the gas outlet (242). The gas outlet (242) may include mutually spaced openings such that a flow of the one or more hydrocarbon precursors may be introduced in a direction parallel to the gas mixture flowing from the relaxation zone (238). The gas outlet (242) may be located downstream from the showerhead (206) and the relaxation zone (238). The gas outlet (242) may be located upstream of the chemical vapor deposition zone (208) and the substrate (212). The chemical vapor deposition zone (208) is located within the interior of the reaction chamber (204) and between the gas outlet (242) and the substrate (212).
하나 이상의 탄화수소 전구체들의 실질적으로 모든 플로우는 샤워헤드 (206) 에 인접한 여기된 상태 라디칼 종과 혼합되는 것이 방지될 수도 있다. 이완되거나 바닥 상태 라디칼 종은 기판 (212) 에 인접한 영역에서 하나 이상의 탄화수소 전구체들과 혼합된다. 화학적 기상 증착 존 (208) 은 이완되거나 바닥 상태 라디칼 종이 하나 이상의 탄화수소 전구체들과 혼합되는 기판 (212) 에 인접한 영역을 포함한다. 이완되거나 바닥 상태 라디칼 종은 그래핀의 CVD 형성 동안 가스상 (gas phase) 의 하나 이상의 탄화수소 전구체들과 혼합된다.Substantially all of the flow of one or more hydrocarbon precursors may be prevented from mixing with excited state radical species adjacent the showerhead (206). The relaxed or ground state radical species mix with the one or more hydrocarbon precursors in a region adjacent the substrate (212). The chemical vapor deposition zone (208) includes a region adjacent the substrate (212) where the relaxed or ground state radical species mix with the one or more hydrocarbon precursors. The relaxed or ground state radical species mix with the one or more hydrocarbon precursors in the gas phase during CVD formation of graphene.
일부 구현 예들에서, 공-반응 물질은 샤워헤드 (206) 로부터 도입될 수도 있고 리모트 플라즈마 소스 (202) 에서 생성된 라디칼 종과 함께 그리고 반응 챔버 (204) 내로 흐를 수도 있다. 이는 리모트 플라즈마 소스 (202) 에 제공된 공-반응 물질 가스의 라디칼들 및/또는 이온들을 포함할 수도 있다. 공-반응 물질은 부가적인 가스 공급부 (228) 로부터 공급될 수도 있다. 일부 구현 예들에서, 공-반응 물질은 질소 가스 (N2) 와 같은 질소-함유 제제를 포함할 수도 있다. 예를 들어, 질소의 라디칼들 및/또는 이온들은 기판 (212) 의 금속 표면의 전처리 동안 수소의 라디칼 종과 함께 생성되고 흐를 수도 있다.In some implementations, the co-reactant may be introduced from a showerhead (206) and flowed into the reaction chamber (204) together with radical species generated in the remote plasma source (202). This may include radicals and/or ions of the co-reactant gas provided to the remote plasma source (202). The co-reactant may be supplied from an additional gas supply (228). In some implementations, the co-reactant may include a nitrogen-containing agent, such as nitrogen gas (N2 ). For example, nitrogen radicals and/or ions may be generated and flowed together with hydrogen radical species during pretreatment of the metal surface of the substrate (212).
가스 유출구 (242) 는 하나 이상의 탄화수소 전구체들의 역 확산 또는 역 스트리밍을 방지하도록 충분한 거리만큼 샤워헤드 (206) 로부터 분리될 수도 있다. 이는 수소 라디칼 종이 여기된 상태로부터 이완된 상태 (예를 들어, 바닥 상태) 로 전이하기에 충분한 시간을 제공할 수 있다. 일부 구현 예들에서, 가스 유출구 (242) 는 복수의 가스 포트들 (234) 로부터 약 0.5 인치 내지 약 5 인치, 또는 약 1.5 인치 내지 약 4.5 인치, 또는 약 1.5 인치 내지 약 3 인치의 거리로 분리될 수도 있다.The gas outlet (242) may be separated from the showerhead (206) by a sufficient distance to prevent back diffusion or back streaming of one or more hydrocarbon precursors. This may provide sufficient time for the hydrogen radical species to transition from an excited state to a relaxed state (e.g., a ground state). In some implementations, the gas outlet (242) may be separated from the plurality of gas ports (234) by a distance of about 0.5 inches to about 5 inches, or about 1.5 inches to about 4.5 inches, or about 1.5 inches to about 3 inches.
프로세스 가스들은 펌프 (미도시) 에 유체로 커플링되는 유출구 (248) 를 통해 반응 챔버 (204) 로부터 제거될 수도 있다. 따라서, 과잉의 탄화수소 전구체들, 공-반응 물질들, 라디칼 종, 및 희석제 및 치환 가스 또는 퍼지 가스가 반응 챔버 (204) 로부터 제거될 수도 있다. 일부 구현 예들에서, 시스템 제어기 (250) 는 플라즈마 프로세싱 장치 (200) 와 동작하여 통신한다. 일부 구현 예들에서, 시스템 제어기 (250) 는 데이터 시스템 (254) (예를 들어, 메모리) 내에 보유된 인스트럭션들을 실행하도록 구성된 프로세서 시스템 (252) (예를 들어, 마이크로 프로세서) 을 포함한다. 일부 구현 예들에서, 시스템 제어기 (250) 는 플라즈마 파라미터들 및/또는 조건들을 제어하기 위해 플라즈마 생성기 제어기 (222) 와 통신할 수도 있다. 일부 구현 예들에서, 시스템 제어기 (250) 는 페데스탈 상승 및 온도를 제어하기 위해 페데스탈 (214) 과 통신할 수도 있다. 일부 구현 예들에서, 시스템 제어기 (250) 는, 그 중에서도, RF 전력 설정들, 주파수 설정들, 듀티 사이클들, 펄스 시간들, 반응 챔버 (204) 내 압력, 리모트 플라즈마 소스 (202) 내 압력, 소스 가스 공급부 (226) 및 부가적인 가스 공급부 (228) 로부터의 가스 플로우 레이트들, 전구체 공급 소스 (240) 및 다른 소스들로부터의 가스 플로우 레이트들, 페데스탈 (214) 의 온도, 및 반응 챔버 (204) 의 온도와 같은 다른 프로세싱 조건들을 제어할 수도 있다.Process gases may be removed from the reaction chamber (204) via an outlet (248) fluidly coupled to a pump (not shown). Thus, excess hydrocarbon precursors, co-reactants, radical species, and diluent and replacement or purge gases may be removed from the reaction chamber (204). In some implementations, a system controller (250) is operatively in communication with the plasma processing apparatus (200). In some implementations, the system controller (250) includes a processor system (252) (e.g., a microprocessor) configured to execute instructions held within a data system (254) (e.g., a memory). In some implementations, the system controller (250) may also be in communication with a plasma generator controller (222) to control plasma parameters and/or conditions. In some implementations, the system controller (250) may communicate with the pedestal (214) to control pedestal elevation and temperature. In some implementations, the system controller (250) may also control other processing conditions, such as, among others, RF power settings, frequency settings, duty cycles, pulse times, pressure within the reaction chamber (204), pressure within the remote plasma source (202), gas flow rates from the source gas supply (226) and additional gas supply (228), gas flow rates from the precursor supply source (240) and other sources, temperature of the pedestal (214), and temperature of the reaction chamber (204).
제어기 (250) 는 플라즈마 프로세싱 장치 (200) 의 동작을 위한 프로세스 조건들을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 제어기 (250) 는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어기 보드들, 등을 포함할 수도 있다. 적절한 제어 동작들을 구현하기 위한 인스트럭션들이 프로세서 상에서 실행된다. 이들 인스트럭션들은 제어기 (250) 와 연관된 메모리 디바이스들 상에 저장될 수도 있고, 또는 이들이 네트워크를 통해 제공될 수도 있다.A controller (250) may include instructions for controlling process conditions for the operation of the plasma processing apparatus (200). The controller (250) will typically include one or more memory devices and one or more processors. The processor may include a CPU or computer, analog input/output connections and/or digital input/output connections, stepper motor controller boards, etc. Instructions for implementing appropriate control operations are executed on the processor. These instructions may be stored on memory devices associated with the controller (250), or they may be provided via a network.
특정한 실시 예들에서, 제어기 (250) 는 본 명세서에 기술된 플라즈마 프로세싱 장치 (200) 의 모든 또는 대부분의 액티비티들을 제어한다. 예를 들어, 제어기 (250) 는 그래핀을 증착하는 것과 연관된 플라즈마 프로세싱 장치 (200) 의 모든 또는 대부분의 액티비티들을 제어할 수도 있고, 선택 가능하게 (optionally), 그래핀을 포함하는 제조 플로우의 다른 동작들을 제어할 수도 있다. 제어기 (250) 는 타이밍, 가스 조성, 가스 플로우 레이트들, 챔버 압력, 챔버 온도, RF 전력 레벨들, 기판 위치, 및/또는 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행할 수도 있다. 일부 실시 예들에서 제어기 (250) 와 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들, 스크립트들, 또는 루틴들이 채용될 수도 있다. 기판 (212) 에 인접한 분위기에서 상대적으로 약한 반응성 조건들을 제공하기 위해, RF 전력 레벨들, 플라즈마 영역 (224) 으로의 가스 플로우 레이트들, 화학적 기상 증착 존 (208) 으로의 가스 플로우 레이트들, 및 플라즈마 점화의 타이밍과 같은 파라미터들이 제어기 (250) 에 의해 조정되고 유지될 수 있다. 부가적으로, 기판 위치를 조정하는 것은 기판 (212) 에 인접한 분위기에서 고-에너지 라디칼 종의 존재를 더 감소시킬 수도 있다. 멀티-스테이션 리액터에서, 제어기 (250) 는 상이한 장치 스테이션들에 대해 상이하거나 동일한 인스트럭션들을 포함할 수도 있고, 따라서 장치 스테이션들로 하여금 독립적으로 또는 동기적으로 동작하게 한다.In certain embodiments, the controller (250) controls all or most activities of the plasma processing apparatus (200) described herein. For example, the controller (250) may control all or most activities of the plasma processing apparatus (200) associated with depositing graphene, and optionally, other operations of a manufacturing flow including graphene. The controller (250) may execute system control software that includes sets of instructions for controlling timing, gas composition, gas flow rates, chamber pressure, chamber temperature, RF power levels, substrate position, and/or other parameters. In some embodiments, other computer programs, scripts, or routines stored on memory devices associated with the controller (250) may be employed. To provide relatively mild reactive conditions in the atmosphere adjacent to the substrate (212), parameters such as RF power levels, gas flow rates into the plasma region (224), gas flow rates into the chemical vapor deposition zone (208), and timing of plasma ignition can be adjusted and maintained by the controller (250). Additionally, adjusting the substrate position may further reduce the presence of high-energy radical species in the atmosphere adjacent to the substrate (212). In a multi-station reactor, the controller (250) may include different or identical instructions for different device stations, thereby causing the device stations to operate independently or synchronously.
일부 실시 예들에서, 제어기 (250) 는 하나 이상의 탄화수소 전구체들을 가스 유출구 (242) 를 통해 반응 챔버 (204) 내로 흘리고, 소스 가스를 리모트 플라즈마 소스 (202) 내로 제공하고, 하나 이상의 탄화수소 전구체들의 업스트림의 리모트 플라즈마 소스 (202) 내의 소스 가스의 하나 이상의 라디칼 종을 생성하고, 기판 (212) 의 금속 표면 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응하도록 리모트 플라즈마 소스 (202) 로부터 반응 챔버 (204) 내로 하나 이상의 라디칼 종을 도입하는 것과 같은 동작들을 수행하기 위한 인스트럭션들을 포함할 수도 있다. 기판 (212) 에 인접한 분위기의 반응 챔버 (204) 내 하나 이상의 라디칼 종은 바닥 상태의 수소 라디칼들일 수도 있다. 일부 구현 예들에서, 제어기 (250) 는 그래핀을 증착하기 전에 기판 (212) 의 금속 표면을 처리하기 위한 인스트럭션들을 포함할 수도 있다. 일부 구현 예들에서, 제어기 (250) 는 기판 (212) 의 온도를 약 400 ℃ 이하, 또는 약 200 ℃ 내지 약 400 ℃로 유지하기 위한 인스트럭션들을 포함할 수도 있다. 일부 구현 예들에서, 하나 이상의 탄화수소 전구체들 각각은 알켄기 또는 알킨기를 포함한다.In some embodiments, the controller (250) may include instructions to perform operations such as flowing one or more hydrocarbon precursors into the reaction chamber (204) through the gas outlet (242), providing a source gas into the remote plasma source (202), generating one or more radical species of the source gas within the remote plasma source (202) upstream of the one or more hydrocarbon precursors, and introducing the one or more radical species from the remote plasma source (202) into the reaction chamber (204) to react with the one or more hydrocarbon precursors to deposit graphene on the metal surface of the substrate (212). The one or more radical species within the reaction chamber (204) in the atmosphere adjacent the substrate (212) may be ground state hydrogen radicals. In some implementations, the controller (250) may include instructions for treating a metal surface of the substrate (212) prior to depositing graphene. In some implementations, the controller (250) may include instructions for maintaining a temperature of the substrate (212) below about 400° C., or between about 200° C. and about 400° C. In some implementations, each of the one or more hydrocarbon precursors comprises an alkene group or an alkyne group.
일부 실시 예들에서, 장치 (200) 는 제어기 (250) 와 연관된 사용자 인터페이스를 포함할 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 (200) 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.In some embodiments, the device (200) may include a user interface associated with the controller (250). The user interface may include a display screen, graphical software displays of the device (200) and/or process conditions, user input devices such as pointing devices, keyboards, touch screens, microphones, etc.
상기 동작들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독 가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C ++, Pascal, Fortran, 등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트가 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다.The computer program code for controlling the above operations may be written in any conventional computer-readable programming language: for example, assembly language, C, C++, Pascal, Fortran, etc. The compiled object code or script is executed by the processor to perform the tasks identified in the program.
프로세스를 모니터링하기 위한 신호들은 시스템 제어기의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 시스템의 아날로그 출력 연결부 및 디지털 출력 연결부 상에 출력된다.Signals for monitoring the process may be provided via analog input connections and/or digital input connections of the system controller. Signals for controlling the process are output on the analog output connections and digital output connections of the process system.
일반적으로 본 명세서에 기술된 방법들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 과 같은, 반도체 프로세싱 장비를 포함하는 시스템들 상에서 수행될 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에, 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 일반적으로, 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 제어기로서 지칭된다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정들 (예를 들어, 가열 및/또는 냉각), 압력 설정들, 진공 설정들, 전력 설정들, RF 생성기 설정들, RF 매칭 회로 설정들, 주파수 설정들, 플로우 레이트 설정들, 유체 전달 설정들, 위치 및 동작 설정들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.In general, the methods described herein can be performed on systems that include semiconductor processing equipment, such as a processing tool or tools, a chamber or chambers, a processing platform or platforms, and/or specific processing components (such as a wafer pedestal, a gas flow system, etc.). These systems may be integrated with electronics for controlling their operation before, during, and after processing of a semiconductor wafer or substrate. Generally, the electronics are referred to as a controller that may control various components or sub-parts of the system or systems. The controller may be programmed to control any of the processes disclosed herein, including, depending on the processing requirements and/or type of system, delivery of processing gases, temperature settings (e.g., heating and/or cooling), pressure settings, vacuum settings, power settings, RF generator settings, RF matching circuit settings, frequency settings, flow rate settings, fluid delivery settings, position and motion settings, wafer transfers into and out of tools and other transport tools and/or load locks connected or interfaced with a particular system.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고 (enable), 엔드포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정 사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 실시 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들 (예를 들어, 실리콘 카바이드), 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.Generally speaking, a controller may be defined as an electronic device having various integrated circuits, logic, memory, and/or software that receives instructions, issues instructions, controls operations, enables cleaning operations, enables endpoint measurements, etc. The integrated circuits may include chips in the form of firmware that store program instructions, chips defined as Digital Signal Processors (DSPs), Application Specific Integrated Circuits (ASICs), and/or one or more microprocessors or microcontrollers that execute program instructions (e.g., software). The program instructions may be instructions transmitted to the controller or system in the form of various individual configurations (or program files) that specify operating parameters for executing a particular process on or for a semiconductor wafer. In some embodiments, the operating parameters may be part of a recipe defined by process engineers to achieve one or more processing steps during the fabrication of one or more layers, materials (e.g., silicon carbide), surfaces, circuits, and/or dies of a wafer.
제어기는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하거나, 과거 제조 동작들의 이력을 조사하거나, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하거나, 현 프로세싱의 파라미터들을 변경하거나, 현 프로세싱을 따르는 프로세싱 단계들을 설정하거나, 새로운 프로세스를 시작하기 위해서, 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 가 로컬 네트워크 또는 인터넷을 포함할 수도 있는, 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정 사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공통 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 일 예는 챔버 상의 프로세스를 제어하도록 조합되는 원격으로 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.The controller, in some implementations, may be coupled to or part of a computer that is integrated into, coupled to, or otherwise networked to the system, or a combination thereof. For example, the controller may be all or part of a fab host computer system that enables remote access to wafer processing, or may reside in the "cloud." The computer may enable remote access to the system to monitor the current progress of manufacturing operations, examine the history of past manufacturing operations, examine trends or performance metrics from multiple manufacturing operations, change parameters of current processing, set processing steps to follow current processing, or initiate a new process. In some examples, a remote computer (e.g., a server) may provide process recipes to the system over a network, which may include a local network or the Internet. The remote computer may include a user interface that enables the entry or programming of parameters and/or settings to be subsequently transmitted to the system from the remote computer. In some examples, the controller receives instructions in the form of data that specify parameters for each of the processing steps to be performed during one or more operations. It should be understood that parameters may be specific to the type of tool the controller is configured to control or interface with and the type of process to be performed. Thus, as described above, the controller may be distributed by including one or more individual controllers that are networked and operate together toward a common purpose, such as the processes and controls described herein. An example of a distributed controller for such purposes would be one or more integrated circuits on a chamber that communicate with one or more remotely located integrated circuits (e.g., at the platform level or as part of a remote computer) that are combined to control a process on the chamber.
본 명세서에 기술된 그래핀 증착에 더하여, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.In addition to the graphene deposition described herein, exemplary systems may include a plasma etch chamber or module, a deposition chamber or module, a spin-rinse chamber or module, a metal plating chamber or module, a cleaning chamber or module, a bevel edge etch chamber or module, a PVD (Physical Vapor Deposition) chamber or module, a CVD (Chemical Vapor Deposition) chamber or module, an ALD chamber or module, an ALE (Atomic Layer Etch) chamber or module, an ion implantation chamber or module, a track chamber or module, and any other semiconductor processing systems that may be used or associated with the manufacture and/or fabrication of semiconductor wafers.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.As noted above, depending on the process step or steps to be performed by the tool, the controller may communicate with one or more of other tool circuits or modules, other tool components, cluster tools, other tool interfaces, adjacent tools, neighboring tools, tools located throughout the factory, a main computer, another controller, or tools used in material transport to move containers of wafers from/to tool locations and/or load ports within the semiconductor fabrication plant.
라만 분광법 (Raman spectroscopy) 은 그래핀의 특성화를 위해 사용될 수 있다. 라만 분광법은 또한 그래핀 층들의 수뿐만 아니라 그래핀의 무질서 양을 결정하는데 적합할 수 있다. 라만 스펙트럼에서 그래핀의 특정한 특징들을 식별함으로써, 그래핀은 무질서한 탄소 층 또는 비정질 탄소 층으로부터 구별될 수 있다.Raman spectroscopy can be used to characterize graphene. Raman spectroscopy is also suitable for determining the number of graphene layers as well as the amount of disorder in graphene. By identifying specific features of graphene in the Raman spectrum, graphene can be distinguished from disordered or amorphous carbon layers.
도 3은 일부 구현 예들에 따른 단일 층 그래핀 및 다층 그래핀의 예들의 라만 스펙트럼을 도시하는 그래프를 예시한다. 그래핀은 약 1580 ㎝-1에서 G 피크 및 약 2680 ㎝-1에서 2D 피크의 존재에 의해 라만 스펙트럼에서 특성화될 수 있고, 2D 피크는 일반적으로 강도가 G 피크와 같거나 보다 크다. 2D 피크가 G 피크보다 상당히 보다 작은 강도라면, 증착된 막은 그래핀으로 특성화되지 않는다. 2D 피크 및 G 피크의 존재는 일반적으로 그래핀의 존재의 강력한 지표들이다. 그러나, 무질서한 탄소 또는 비정질 탄소는 약 1380 ㎝-1에서 D 피크의 존재에 의해 라만 스펙트럼에서 특성화될 수 있다. 장애가 증가함에 따라, D 피크의 라만 강도는 보통 증가한다. D 피크가 높을수록, 증착될 때 (as-deposited) 그래핀의 결함들의 수가 많다. 이러한 결함들은 그래핀의 결여를 시그널링하는 베이컨시들 (vacancies), 또는 그래핀의 평면 구조를 파괴하는 상이한 그래핀 결정들의 입자 경계들을 포함할 수도 있다.Figure 3 illustrates graphs depicting Raman spectra of examples of single-layer graphene and multilayer graphene according to some embodiments. Graphene can be characterized in the Raman spectrum by the presence of a G peak at about 1580 cm-1 and a 2D peak at about 2680 cm-1 , with the 2D peak typically having an intensity equal to or greater than the G peak. If the 2D peak is significantly less intense than the G peak, the deposited film is not characterized as graphene. The presence of the 2D peak and the G peak are generally strong indicators of the presence of graphene. However, disordered or amorphous carbon can be characterized in the Raman spectrum by the presence of a D peak at about 1380 cm-1 . As disorder increases, the Raman intensity of the D peak typically increases. The higher the D peak, the greater the number of defects in the as-deposited graphene. These defects may include vacancies, which signal a lack of graphene, or grain boundaries of different graphene crystals, which destroy the planar structure of graphene.
라만 분광법은 또한 그래핀 층들의 수를 결정하는데 사용될 수 있다. 일부 구현 예들에서, G 피크의 강도에 대한 2D 피크의 강도의 비 (I2D/IG) 는 그래핀 층들의 수에 대응할 수 있다. 구체적으로, I2D/IG의 비가 2보다 크다면, 증착된 그래핀 막은 단일 층 그래핀에 대응한다. 도 3에 도시된 바와 같이 I2D/IG의 비가 1보다 약간 크거나 1보다 약간 작으면, 증착된 그래핀 막은 각각 이중 층 그래핀 또는 소수의 층 그래핀에 대응할 수도 있다.Raman spectroscopy can also be used to determine the number of graphene layers. In some implementations, the ratio of the intensity of the 2D peak to the intensity of the G peak (I2D /IG ) can correspond to the number of graphene layers. Specifically, if the ratio I2D /IG is greater than 2, the deposited graphene film corresponds to single-layer graphene. If the ratio I2D /IG is slightly greater than 1 or slightly less than 1, as illustrated in FIG. 3 , the deposited graphene film may correspond to double-layer graphene or few-layer graphene, respectively.
라만 분광법은 또한 그래핀 구조에서 결정의 입자 크기 및 타입을 결정하는데 사용될 수 있다. 일부 구현 예들에서, D 피크의 강도에 대한 G 피크의 강도의 비 (IG/ID) 는 입자 크기에 대응할 수 있다. 비가 상승함에 따라, 이는 결정 입자 크기가 상승한다는 지표이다. 부가적으로, 비가 감소함에 따라, 이는 그래핀의 평면 구조를 달리 파괴할 수도 있는 결함들의 수가 증가한다는 지표이다.Raman spectroscopy can also be used to determine the grain size and type of crystals in a graphene structure. In some embodiments, the ratio of the intensity of the G peak to the intensity of the D peak (IG /ID ) can correspond to the grain size. As the ratio increases, this is an indicator of an increasing crystal grain size. Additionally, as the ratio decreases, this is an indicator of an increasing number of defects that could otherwise disrupt the planar structure of the graphene.
일부 구현 예들에서, 금속 표면 상에 증착된 그래핀 막은 약 10 ㎚ 이하, 약 5 ㎚ 이하, 약 3 ㎚ 이하 또는 약 1 ㎚ 이하의 두께를 갖는다. 그래핀 막의 두께는 그래핀 막이 증착되는 금속 표면에 종속될 수 있다. 예를 들어, 그래핀 막은 구리 상에 증착될 때 단층 (monolayer) 또는 소수의 (a few) 단층 두께일 수도 있고, 따라서 두께는 약 1 ㎚ 미만일 수도 있다. 그래핀 막은 단일 층 그래핀, 이중 층 그래핀, 또는 소수 층 그래핀일 수도 있다. 이는 그래핀 막이 구리와 같은 금속 상에 증착되는 곳에서 발생할 수 있다. 또 다른 예에서, 그래핀 막은 코발트와 같은 다른 금속들 상에 증착될 때 수 나노 미터 두께 (예를 들어, 약 2 내지 3 ㎚) 일 수도 있다.In some embodiments, the graphene film deposited on the metal surface has a thickness of about 10 nm or less, about 5 nm or less, about 3 nm or less, or about 1 nm or less. The thickness of the graphene film may depend on the metal surface on which the graphene film is deposited. For example, the graphene film may be a monolayer or a few monolayers thick when deposited on copper, and thus may be less than about 1 nm thick. The graphene film may be single-layer graphene, double-layer graphene, or few-layer graphene. This can occur where the graphene film is deposited on a metal such as copper. In another example, the graphene film may be several nanometers thick (e.g., about 2 to 3 nm) when deposited on other metals such as cobalt.
도 4는 일부 구현 예들에 따라 기판의 금속 표면 상에 그래핀을 증착하는 예시적인 방법의 흐름도를 예시한다. 프로세스 (400) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 프로세스 (400) 의 동작들은 도 2에 도시된 플라즈마 프로세싱 장치를 사용하여 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (400) 의 동작들은 하나 이상의 비-일시적 컴퓨터 판독 가능 매체에 저장된 소프트웨어에 따라 적어도 부분적으로 구현될 수도 있다.FIG. 4 illustrates a flowchart of an exemplary method for depositing graphene on a metal surface of a substrate according to some implementation examples. The operations of process (400) may be performed in different orders and/or with different, fewer, or additional operations. The operations of process (400) may be performed using the plasma processing apparatus illustrated in FIG. 2. In some implementation examples, the operations of process (400) may be implemented at least in part by software stored on one or more non-transitory computer-readable media.
프로세스 (400) 의 블록 (410) 에서, 기판의 금속 표면은 그래핀을 증착하기 전에 선택 가능하게 처리될 수도 있다. 그래핀 증착은 그래핀이 성장하는 금속 표면의 평활도 및 순도에 종속될 수 있다. 기판을 폴리싱하고 불순물들을 제거하기 위해 표면 준비 기법들 (surface preparation techniques) 이 금속 표면 상에 적용될 수도 있다. 기판을 폴리싱하는 단계는 일부 구현 예들에서 가벼운 에칭에 의해 수행될 수도 있다. 불순물들의 제거는 예를 들어, 금속 옥사이드들을 제거하는 화학적 처리에 의해 수행될 수도 있다. 불순물들의 제거는 부가적으로 또는 대안적으로 CMP (chemical mechanical planarization) 프로세스들로부터 잔류물들 또는 오염 물질들의 제거를 수반할 수도 있다. 일부 구현 예들에서, 금속 표면의 처리는 임의의 확산 배리어 증착, 에칭 정지 증착, 또는 기밀 (hermetic) 배리어 증착 전에 발생할 수도 있다.In block (410) of process (400), the metal surface of the substrate may optionally be treated prior to depositing graphene. Graphene deposition may depend on the smoothness and purity of the metal surface on which the graphene is grown. Surface preparation techniques may be applied to the metal surface to polish the substrate and remove impurities. Polishing the substrate may be performed by mild etching in some implementations. Removal of impurities may be performed by chemical treatment, for example, to remove metal oxides. Removal of impurities may additionally or alternatively involve removal of residues or contaminants from chemical mechanical planarization (CMP) processes. In some implementations, treatment of the metal surface may occur prior to any diffusion barrier deposition, etch stop deposition, or hermetic barrier deposition.
일부 구현 예들에서, 기판의 금속 표면을 처리하는 단계는 금속 표면을 환원성 가스 종의 플라즈마에 노출하는 단계를 포함할 수 있다. 금속 표면의 처리는 적어도 플라즈마에 대한 노출에 의한 불순물들의 제거 및/또는 금속 옥사이드들의 환원을 포함할 수 있다. 일부 구현 예들에서, 플라즈마는 환원성 가스 종의 이온들 및 라디칼들을 포함할 수 있다. 환원성 가스 종은 예를 들어, 수소 가스 (H2), 암모니아 (NH3), 또는 이들의 조합들을 포함할 수 있다. 따라서, 금속 표면은 H2 플라즈마, NH3 플라즈마, 또는 H2/NH3 플라즈마에 의해 처리될 수도 있다. 플라즈마는 직접 (인시츄) 플라즈마 또는 리모트 플라즈마일 수도 있다. 일부 구현 예들에서, 금속 표면을 환원성 가스 종의 플라즈마에 노출시키는 단계는 금속 표면을 리모트 수소 플라즈마에 노출하는 단계를 포함한다.In some implementations, treating a metal surface of a substrate may comprise exposing the metal surface to a plasma of a reducing gas species. Treating the metal surface may comprise at least removal of impurities and/or reduction of metal oxides by exposure to the plasma. In some implementations, the plasma may comprise ions and radicals of the reducing gas species. The reducing gas species may comprise, for example, hydrogen gas (H2 ), ammonia (NH3 ), or combinations thereof. Accordingly, the metal surface may be treated by a H2 plasma, a NH3 plasma, or a H2 /NH3 plasma. The plasma may be a direct (insitu ) plasma or a remote plasma. In some implementations, exposing the metal surface to a plasma of a reducing gas species comprises exposing the metal surface to a remote hydrogen plasma.
일부 구현 예들에서, 금속 표면을 처리하는 단계는 금속 표면을 시아노계 라디칼 종에 노출하는 단계를 더 포함한다. 일부 다른 구현 예들에서, 금속 표면을 처리하는 단계는 금속 표면을 환원성 가스 종에 노출하는 단계에 대한 대안으로서 금속 표면을 시아노계 라디칼 종에 노출하는 단계를 포함한다. 시아노계 라디칼 종은 그래핀 성장 전에 금속 표면을 평활화하기 위해 가벼운 에칭을 수행할 수도 있다. 금속 표면을 시아노계 라디칼 종에 노출하는 단계는 금속 표면을 환원성 가스 종의 플라즈마에 노출하기 전 또는 후에 발생할 수 있다. 이는 다단계 전처리 프로세스로 지칭될 수 있다. 다단계 전처리 프로세스, 또는 다단계 전처리 프로세스의 적어도 일부 단계들은 그래핀을 증착하기 위한 플라즈마 프로세싱 장치와 동일하거나 상이한 장치에서 수행될 수도 있다. 금속 표면을 시아노계 라디칼 종에 노출하는 단계는 금속 표면을 환원성 가스 종의 플라즈마에 노출하는 것과 동시에 발생할 수 있다. 이는 단일 단계 전처리 프로세스로 지칭될 수 있다. 단일 단계 전처리 프로세스는 그래핀을 증착하기 위한 플라즈마 프로세싱 장치와 동일하거나 상이한 장치에서 수행될 수도 있다.In some embodiments, the step of treating the metal surface further comprises exposing the metal surface to a cyano radical species. In some other embodiments, the step of treating the metal surface comprises exposing the metal surface to a cyano radical species as an alternative to exposing the metal surface to a reducing gas species. The cyano radical species may perform a mild etching to smooth the metal surface prior to graphene growth. The step of exposing the metal surface to the cyano radical species may occur before or after exposing the metal surface to a plasma of reducing gas species. This may be referred to as a multi-step pretreatment process. The multi-step pretreatment process, or at least some steps of the multi-step pretreatment process, may be performed in the same or a different apparatus as the plasma processing apparatus for depositing graphene. The step of exposing the metal surface to the cyano radical species may occur simultaneously with the exposing the metal surface to the plasma of reducing gas species. This may be referred to as a single-step pretreatment process. The single-step pretreatment process may be performed in the same or a different apparatus as the plasma processing apparatus for depositing graphene.
다단계 전처리 프로세스에서, 시아노계 라디칼 종은 플라즈마를 점화함으로써 생성될 수도 있고, 플라즈마는 직접 (인시츄) 플라즈마 또는 리모트 플라즈마일 수도 있다. 시아노계 라디칼 종은 적어도 탄소-함유 소스 가스 및 질소-함유 소스 가스를 함유하는 가스 혼합물로부터 또는 탄소-질소 (CN) 결합을 갖는 전구체를 함유하는 가스 혼합물로부터 생성될 수도 있다. 따라서, 금속 표면을 처리하는 단계는 적어도 탄소-함유 소스 가스 및 질소-함유 소스 가스로부터 또는 탄소-질소 결합을 갖는 전구체로부터 시아노계 라디칼 종을 함유하는 플라즈마를 생성하는 단계를 더 포함할 수 있다. 예를 들어, 탄화수소 전구체, 질소 가스 및 수소 가스의 가스 혼합물이 플라즈마 생성기로 공급될 수도 있고, 가스 혼합물의 플라즈마는 시아노계 라디칼 종을 형성하도록 점화될 수도 있다.In a multi-step pretreatment process, the cyano radical species may be generated by igniting a plasma, which may be a direct (insitu ) plasma or a remote plasma. The cyano radical species may be generated from a gas mixture containing at least a carbon-containing source gas and a nitrogen-containing source gas, or from a gas mixture containing a precursor having a carbon-nitrogen (CN) bond. Accordingly, the step of treating the metal surface may further include the step of generating a plasma containing cyano radical species from at least a carbon-containing source gas and a nitrogen-containing source gas, or from a precursor having a carbon-nitrogen bond. For example, a gas mixture of a hydrocarbon precursor, nitrogen gas, and hydrogen gas may be supplied to a plasma generator, and the plasma of the gas mixture may be ignited to form the cyano radical species.
단일 단계 전처리 프로세스에서, 시아노계 라디칼 종은 다운스트림 탄소-함유 전구체를 활성화함으로써 생성될 수도 있다. 다운스트림 탄소-함유 전구체의 활성화는 환원성 가스 종의 플라즈마에 의한 표면 전처리와 동시에 이루어진다. 이러한 예들에서, 리모트 플라즈마 소스는 다운스트림 탄소-함유 전구체의 업스트림에 위치되고, 환원성 가스 종의 플라즈마는 리모트 플라즈마 소스에서 생성된다. 일부 구현 예들에서, 다운스트림 탄소-함유 전구체는 탄화수소 전구체일 수도 있다. 따라서, 다운스트림 탄소-함유 전구체는 그래핀을 증착하는데 사용된 탄화수소 전구체와 화학적으로 동일하거나 상이할 수도 있다. 이러한 경우들에서, 환원성 가스 종의 플라즈마는 환원성 가스 종 및 질소-함유 제제의 플라즈마이다. 예를 들어, 환원성 가스 종은 수소 가스를 포함할 수 있다. 질소-함유 제제는 질소 가스를 포함할 수 있다. 따라서, 환원성 가스 종 및 질소-함유 제제의 플라즈마는 리모트 H2 및 N2 플라즈마일 수 있다. 환원성 가스 종의 농도는 플라즈마 내의 질소-함유 제제의 농도보다 보다 클 수도 있다. 어떠한 이론에도 제한되지 않고, 질소-함유 제제의 이온들/라디칼들은 시아노계 라디칼 종을 형성하기 위해 다운스트림 탄소-함유 전구체와 상호 작용한다고 여겨진다. 시아노계 라디칼 종은 금속 표면을 평활화하기 위해 가벼운 에칭을 수행할 수 있고 환원성 가스 종의 플라즈마는 금속 표면 상의 금속으로 금속 옥사이드들을 환원시킬 수 있다. 일부 다른 구현 예들에서, 다운스트림 탄소-함유 전구체는 하나 이상의 CN 결합들을 함유하는 전구체 가스일 수도 있다. 이러한 전구체는 환원성 가스 종의 플라즈마에 의해 활성화될 수도 있고, 환원성 가스 종의 플라즈마는 리모트 플라즈마 소스에서 업스트림에서 생성된 리모트 플라즈마이다. 일부 예들에서, 환원성 가스 종의 플라즈마는 리모트 수소 플라즈마이다. 어떠한 이론에도 제한되지 않고, 수소의 이온들/라디칼들은 시아노계 라디칼 종을 형성하기 위해 하나 이상의 CN 결합들을 갖는 다운스트림 탄소-함유 전구체와 상호 작용한다고 여겨진다.In a single-step pretreatment process, cyano radical species may be generated by activating a downstream carbon-containing precursor. The activation of the downstream carbon-containing precursor occurs simultaneously with the surface pretreatment by plasma of a reducing gas species. In these examples, a remote plasma source is positioned upstream of the downstream carbon-containing precursor, and the plasma of the reducing gas species is generated from the remote plasma source. In some embodiments, the downstream carbon-containing precursor may be a hydrocarbon precursor. Thus, the downstream carbon-containing precursor may be chemically identical to or different from the hydrocarbon precursor used to deposit the graphene. In these cases, the plasma of the reducing gas species may be a plasma of the reducing gas species and a nitrogen-containing agent. For example, the reducing gas species may comprise hydrogen gas. The nitrogen-containing agent may comprise nitrogen gas. Thus, the plasma of the reducing gas species and the nitrogen-containing agent may be remote H2 and N2 plasmas. The concentration of the reducing gas species may be greater than the concentration of the nitrogen-containing agent within the plasma. Without being limited by any theory, it is believed that ions/radicals of the nitrogen-containing agent interact with the downstream carbon-containing precursor to form cyano radical species. The cyano radical species may perform a mild etching to smooth the metal surface, and the plasma of the reducing gas species may reduce metal oxides to metal on the metal surface. In some other embodiments, the downstream carbon-containing precursor may be a precursor gas containing one or more C-N bonds. This precursor may be activated by the plasma of the reducing gas species, which may be a remote plasma generated upstream from a remote plasma source. In some examples, the plasma of the reducing gas species is a remote hydrogen plasma. Without being limited by any theory, it is believed that hydrogen ions/radicals interact with downstream carbon-containing precursors having one or more C-N bonds to form cyano radical species.
블록 (410) 에서의 처리 동작이 다단계 전처리 프로세스 및 단일 단계 전처리 프로세스의 관점에서 기술될 수도 있지만, 금속 표면의 전처리는 이러한 기법들로 제한되지 않는다는 것이 이해될 것이다. 기판의 금속 표면은 당업계에 공지된 임의의 적합한 표면 준비 기법을 사용하여 그래핀 증착 전에 전처리될 수도 있다.Although the processing operations in block (410) may be described in terms of a multi-step pretreatment process and a single-step pretreatment process, it will be appreciated that the pretreatment of the metal surface is not limited to these techniques. The metal surface of the substrate may be pretreated prior to graphene deposition using any suitable surface preparation technique known in the art.
프로세스 (400) 의 블록 (420) 에서, 기판은 반응 챔버 내에 제공되고, 기판은 금속 표면을 포함한다. 일부 구현 예들에서, 기판은 블록 (410) 에서 처리 동안 반응 챔버 내에 이미 제공되었을 수도 있다. 기판은 반도체 적용 예들에서 사용되는 반도체 기판일 수도 있다. 금속 표면은 전이 금속과 같은 임의의 적절한 금속을 포함할 수 있다. 예를 들어, 금속 표면은 구리, 루테늄, 니켈, 몰리브덴, 코발트, 또는 이들의 조합들을 포함할 수 있다. 금속 표면은 그래핀 핵 생성 및 성장을 촉진하기 위한 촉매로서 역할을 할 수 있다. 그래핀의 증착은 금속 표면의 특정한 금속에 선택적일 수도 있다. 달리 말하면, 그래핀의 증착은 유전체 표면들 또는 다른 비-금속 표면들 상에서 발생하지 않을 수도 있다.At block (420) of process (400), a substrate is provided within a reaction chamber, wherein the substrate comprises a metal surface. In some implementations, the substrate may have already been provided within the reaction chamber during processing at block (410). The substrate may be a semiconductor substrate used in semiconductor applications. The metal surface may comprise any suitable metal, such as a transition metal. For example, the metal surface may comprise copper, ruthenium, nickel, molybdenum, cobalt, or combinations thereof. The metal surface may act as a catalyst to promote graphene nucleation and growth. The deposition of graphene may be selective to a particular metal of the metal surface. In other words, the deposition of graphene may not occur on dielectric surfaces or other non-metal surfaces.
반응 챔버는 기판을 지지하기 위한 기판 지지부 또는 페데스탈을 포함할 수도 있다. 리모트 플라즈마 소스는 샤워헤드를 통해 반응 챔버에 유체로 커플링될 수도 있다. 기판의 금속 표면은 리모트 플라즈마 소스를 향할 수도 있다. 전구체 가스 라인은 하나 이상의 가스 유출구들을 통해 반응 챔버에 개별적으로 유체로 커플링될 수도 있다. 하나 이상의 가스 유출구들은 리모트 플라즈마 소스로부터 다운스트림에 위치될 수도 있다. 하나 이상의 가스 유출구들은 탄화수소 전구체들을 반응 챔버 내로 전달할 수도 있고 리모트 플라즈마 소스는 반응 챔버 내로 전달하기 위해 수소 라디칼들을 생성할 수도 있다.The reaction chamber may include a substrate support or pedestal for supporting the substrate. A remote plasma source may be fluidly coupled to the reaction chamber via a showerhead. The metal surface of the substrate may be oriented toward the remote plasma source. A precursor gas line may be individually fluidly coupled to the reaction chamber via one or more gas outlets. The one or more gas outlets may be located downstream from the remote plasma source. The one or more gas outlets may deliver hydrocarbon precursors into the reaction chamber, and the remote plasma source may generate hydrogen radicals for delivery into the reaction chamber.
프로세스 (400) 의 블록 (430) 에서, 하나 이상의 탄화수소 전구체들이 반응 챔버 내로 그리고 기판을 향해 흐른다. 하나 이상의 탄화수소 전구체들 각각은 알켄기 또는 알킨기를 포함한다. 이는 탄화수소 전구체들이 하나 이상의 탄소-대-탄소 이중 결합들 및/또는 탄소-대-탄소 삼중 결합들과 같은 하나 이상의 불포화 탄소 결합들을 포함한다는 것을 의미한다. 알켄기 또는 알킨기를 갖는 탄화수소 전구체들의 예들은 이로 제한되는 것은 아니지만 톨루엔, 벤젠, 에틸렌, 프로필렌, 부텐, 펜타디엔 (예를 들어, 1,4 펜타디엔), 헥센, 아세틸렌, 프로핀, 부틴, 또는 펜틴을 포함한다. 일부 구현 예들에서, 하나 이상의 탄화수소 전구체들 각각은 적어도 2 개의 탄소 원자들, 적어도 3 개의 탄소 원자들, 적어도 4 개의 탄소 원자들, 적어도 5 개의 탄소 원자들, 적어도 6 개의 탄소 원자들, 또는 적어도 7 개의 탄소 원자들을 포함할 수도 있다.In block (430) of process (400), one or more hydrocarbon precursors are flowed into the reaction chamber and toward the substrate. Each of the one or more hydrocarbon precursors comprises an alkene group or an alkyne group. This means that the hydrocarbon precursors comprise one or more unsaturated carbon bonds, such as one or more carbon-to-carbon double bonds and/or carbon-to-carbon triple bonds. Examples of hydrocarbon precursors having an alkene group or an alkyne group include, but are not limited to, toluene, benzene, ethylene, propylene, butene, pentadiene (e.g., 1,4 pentadiene), hexene, acetylene, propyne, butyne, or pentyne. In some implementations, each of the one or more hydrocarbon precursors may comprise at least 2 carbon atoms, at least 3 carbon atoms, at least 4 carbon atoms, at least 5 carbon atoms, at least 6 carbon atoms, or at least 7 carbon atoms.
하나 이상의 탄화수소 전구체들은 반응 챔버에 유체로 커플링된 하나 이상의 가스 유출구들을 통해 반응 챔버 내로 흐를 수도 있다. 하나 이상의 가스 유출구들은 리모트 플라즈마 소스로부터 다운스트림에 위치된다. 하나 이상의 탄화수소 전구체들의 플라즈마는 반응 챔버 또는 리모트 플라즈마 소스에서 생성되지 않는다. 오히려, 하나 이상의 탄화수소 전구체들은 리모트 플라즈마 소스에서 생성된 플라즈마와 독립적으로 반응 챔버 내로 흐른다.One or more hydrocarbon precursors may flow into the reaction chamber via one or more gas outlets fluidly coupled to the reaction chamber. The one or more gas outlets are located downstream from a remote plasma source. The plasma of the one or more hydrocarbon precursors is not generated in the reaction chamber or the remote plasma source. Rather, the one or more hydrocarbon precursors flow into the reaction chamber independently of the plasma generated by the remote plasma source.
하나 이상의 탄화수소 전구체들은 금속 표면 상에 흡착하도록 기판을 향해 흐르거나 적어도 기판의 금속 표면에 인접한 분위기에 위치된다. 일부 구현 예들에서, 하나 이상의 탄화수소 전구체들은 블록 (440) 및 블록 (450) 에 기술된 바와 같이 플라즈마 생성 및 플라즈마 노출과 동시에 반응 챔버 내로 흐른다. 일부 구현 예들에서, 하나 이상의 탄화수소 전구체들은 블록 (440) 및 블록 (450) 에 기술된 바와 같이 플라즈마 생성 및 플라즈마 노출 전에 반응 챔버 내로 흐른다.One or more hydrocarbon precursors are flowed toward the substrate or positioned in an atmosphere at least adjacent to the metal surface of the substrate so as to adsorb onto the metal surface. In some embodiments, the one or more hydrocarbon precursors are flowed into the reaction chamber concurrently with plasma generation and plasma exposure, as described in blocks (440) and (450). In some embodiments, the one or more hydrocarbon precursors are flowed into the reaction chamber prior to plasma generation and plasma exposure, as described in blocks (440) and (450).
일부 구현 예들에서, 하나 이상의 탄화수소 전구체들은 다른 종, 특히 캐리어 가스와 함께 기판의 금속 표면에 인접한 분위기로 전달된다. 증착 반응 표면으로부터 업스트림에서, 하나 이상의 탄화수소 전구체들은 불활성 캐리어 가스와 혼합될 수 있다. 예시적인 불활성 캐리어 가스들은 아르곤 (Ar) 및 헬륨 (He) 을 포함하지만 이로 제한되지 않는다. 일부 구현 예들에서, 하나 이상의 탄화수소 전구체들은 복수의 탄화수소 전구체들의 혼합물로서 전달된다. 복수의 탄화수소 전구체들은 발생되는 그래핀 내에 1 차 백본 또는 매트릭스를 형성하기에 적절하게 등몰 (equimolar) 또는 상대적으로 유사한 비율들로 존재할 수도 있다. 다른 구현 예들에서, 복수의 탄화수소 전구체들의 상대적인 양들은 등몰성으로부터 실질적으로 치우친다 (skew).In some embodiments, one or more hydrocarbon precursors are delivered to an atmosphere adjacent to a metal surface of the substrate together with another species, particularly a carrier gas. Upstream from the deposition reaction surface, the one or more hydrocarbon precursors may be mixed with an inert carrier gas. Exemplary inert carrier gases include, but are not limited to, argon (Ar) and helium (He). In some embodiments, the one or more hydrocarbon precursors are delivered as a mixture of multiple hydrocarbon precursors. The multiple hydrocarbon precursors may be present in equimolar or relatively similar ratios suitable to form a primary backbone or matrix within the resulting graphene. In other embodiments, the relative amounts of the multiple hydrocarbon precursors are substantially skewed from equimolarity.
프로세스 (400) 의 블록 (440) 에서, 수소 라디칼들은 하나 이상의 탄화수소 전구체들의 업스트림에 위치된 리모트 플라즈마 소스에서 수소 소스 가스로부터 생성된다. 구체적으로, 수소 라디칼들은 반응 챔버 내로 하나 이상의 탄화수소 전구체들을 도입하기 위해 하나 이상의 가스 유출구들로부터 업스트림인 리모트 플라즈마 소스에서 생성된다. 리모트 플라즈마 소스는 유도 커플링 플라즈마 소스 또는 용량 커플링 플라즈마 소스와 같은 플라즈마 생성을 위한 임의의 적합한 플라즈마 소스일 수도 있다. 일부 구현 예들에서, 수소 소스 가스는 수소 가스 (H2) 이다. 일부 구현 예들에서, 수소 가스는 헬륨 (He) 과 같은 하나 이상의 부가적인 가스들과 함께 리모트 플라즈마 소스 내로 흐른다. 특정한 실시 예들에서, 수소 소스 가스는 헬륨과 같은 캐리어 가스에 제공된다. 예로서, 수소 가스는 약 1 내지 25 ％ 수소 또는 1 내지 10 ％ 수소의 농도로 헬륨 캐리어에 제공될 수도 있다. 따라서, 일부 예들에서, H2/He 플라즈마는 리모트 플라즈마 소스에서 생성된다.At block (440) of process (400), hydrogen radicals are generated from a hydrogen source gas at a remote plasma source positioned upstream of one or more hydrocarbon precursors. Specifically, the hydrogen radicals are generated at the remote plasma source upstream from one or more gas outlets for introducing the one or more hydrocarbon precursors into the reaction chamber. The remote plasma source may be any suitable plasma source for plasma generation, such as an inductively coupled plasma source or a capacitively coupled plasma source. In some implementations, the hydrogen source gas is hydrogen gas (H2 ). In some implementations, the hydrogen gas is flowed into the remote plasma source along with one or more additional gases, such as helium (He). In certain embodiments, the hydrogen source gas is provided in a carrier gas, such as helium. As an example, the hydrogen gas may be provided in a helium carrier at a concentration of about 1 to 25% hydrogen or about 1 to 10% hydrogen. Thus, in some examples, the H2 /He plasma is generated from a remote plasma source.
프로세스 (400) 의 블록 (450) 에서, 수소 라디칼들은 반응 챔버 내로 그리고 기판을 향해 도입하고, 수소 라디칼들은 기판의 금속 표면 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응한다. 수소의 라디칼들은 여기된 라디칼들이 재결합하지 않고 이완된 라디칼들로 전이하도록 프로세스 조건들 하에서 반응 챔버 내로 전달된다. 압력, 헬륨과 같은 캐리어 가스의 분획 (fraction), 샤워헤드의 가스 포트들의 기하학적 구조, 샤워헤드와 하나 이상의 가스 유출구들 사이의 거리, 및 다른 프로세스 조건들은 수소 원자들이 재결합하지 않고 저 에너지 상태 (예를 들어, 바닥 상태) 의 라디칼들로서 기판과 직면하도록 구성된다. 일부 구현 예들에서, 기판에 인접한 분위기의 수소의 라디칼들 모두 또는 실질적으로 모두는 바닥 상태의 수소 라디칼들이다. 이러한 방식으로, 기판은 표면 성장 손상을 최소화하는 리모트 수소 플라즈마에 노출된다.In block (450) of process (400), hydrogen radicals are introduced into a reaction chamber and toward a substrate, where the hydrogen radicals react with one or more hydrocarbon precursors to deposit graphene on a metal surface of the substrate. The hydrogen radicals are delivered into the reaction chamber under process conditions such that excited radicals transition to relaxed radicals without recombination. The pressure, fraction of the carrier gas, such as helium, geometry of the gas ports of the showerhead, distance between the showerhead and one or more gas outlets, and other process conditions are configured such that the hydrogen atoms encounter the substrate as radicals in a lower energy state (e.g., ground state) without recombination. In some implementations, all or substantially all of the hydrogen radicals in the atmosphere adjacent to the substrate are ground state hydrogen radicals. In this manner, the substrate is exposed to a remote hydrogen plasma that minimizes surface growth damage.
일단 생성되면, 수소의 라디칼들은 여기된 에너지 상태일 수도 있다. 예를 들어, 여기된 에너지 상태의 수소는 적어도 10.2 eV (제 1 여기된 상태) 의 에너지를 가질 수 있다. 여기된 수소 라디칼들은 그래핀 성장 동안 표면 성장 손상을 유발할 수도 있다. 일부 구현 예들에서, 여기된 수소 원자 라디칼들이 에너지를 잃거나 방출할 때, 여기된 수소 원자 라디칼은 실질적으로 저 에너지 상태 수소 라디칼 또는 바닥 상태 수소 라디칼이 될 수도 있다. 일부 구현 예들에서, 프로세스 조건들은 여기된 수소 라디칼들이 실질적으로 저 에너지 상태 또는 바닥 상태 수소 라디칼들을 형성하도록 에너지를 잃거나 방출하도록 제공될 수도 있다. 예를 들어, 리모트 플라즈마 소스 또는 연관된 컴포넌트들은 리모트 플라즈마 소스로부터 기판으로 확산하는 수소 라디칼들의 체류 시간이 여기된 수소 라디칼의 에너제틱 이완 시간 (energetic relaxation time) 보다 길도록 설계될 수도 있다. 여기된 수소 원자 라디칼에 대한 에너제틱 이완 시간은 약 1x10-3 초 이하일 수 있다. 여기된 수소 라디칼들이 바닥 상태 수소 라디칼들을 형성하기 위해 이완하기 위해 에너지를 잃도록 제어되는 다른 프로세스 조건들은 이로 제한되는 것은 아니지만, 압력, 가스 플로우 레이트들, 이완 존의 크기 및 기하 구조, 샤워헤드 내의 가스 포트들의 크기 및 기하 구조, 및 불활성 캐리어 가스에 대한 수소 소스 가스의 상대적인 농도들을 포함한다.Once generated, the hydrogen radicals may be in an excited energy state. For example, the hydrogen in the excited energy state may have an energy of at least 10.2 eV (the first excited state). The excited hydrogen radicals may cause surface growth damage during graphene growth. In some embodiments, when the excited hydrogen radicals lose or release energy, the excited hydrogen radicals may become substantially lower energy state hydrogen radicals or ground state hydrogen radicals. In some embodiments, the process conditions may be provided such that the excited hydrogen radicals lose or release energy to form substantially lower energy state or ground state hydrogen radicals. For example, the remote plasma source or associated components may be designed such that the residence time of the hydrogen radicals diffusing from the remote plasma source to the substrate is longer than the energetic relaxation time of the excited hydrogen radicals. The energetic relaxation time for the excited hydrogen radicals can be less than about 1x10-3 seconds. Other process conditions controlled to cause the excited hydrogen radicals to lose energy to relax to form ground state hydrogen radicals include, but are not limited to, pressure, gas flow rates, size and geometry of the relaxation zone, size and geometry of the gas ports within the showerhead, and relative concentrations of the hydrogen source gas with respect to the inert carrier gas.
기판의 금속 표면에 인접한 분위기는 하나 이상의 탄화수소 전구체들을 포함할 수도 있다. 이에 더하여, 기판의 금속 표면에 인접한 분위기는 저 에너지 상태 (예를 들어, 바닥 상태) 의 수소 라디칼들을 포함할 수도 있다. 기판의 금속 표면에 인접한 분위기는 금속 표면뿐만 아니라 기판의 노출된 표면 바로 위의 공간을 포함한다. 실제로, 저 에너지 상태의 수소 라디칼들에 의한 탄화수소 전구체들의 활성화는 금속 표면 상에서 또는 기판의 금속 표면 위의 거리에서 발생할 수도 있다. 일부 구현 예들에서, 기판의 금속 표면 위의 거리는 기판의 금속 표면 위로 약 100 ㎜까지일 수도 있다. 통상적으로, 기판의 금속 표면에 인접한 분위기의 반응 조건들은 일반적으로 기판의 전체 금속 표면에 걸쳐 균일하지만, 일부 변동이 허용될 수도 있다.The atmosphere adjacent to the metal surface of the substrate may include one or more hydrocarbon precursors. In addition, the atmosphere adjacent to the metal surface of the substrate may include hydrogen radicals in a lower energy state (e.g., a ground state). The atmosphere adjacent to the metal surface of the substrate includes not only the metal surface but also the space immediately above the exposed surface of the substrate. In practice, the activation of the hydrocarbon precursors by the hydrogen radicals in a lower energy state may occur on the metal surface or at a distance above the metal surface of the substrate. In some embodiments, the distance above the metal surface of the substrate may be up to about 100 mm above the metal surface of the substrate. Typically, the reaction conditions of the atmosphere adjacent to the metal surface of the substrate are generally uniform over the entire metal surface of the substrate, although some variation may be allowed.
일부 구현 예들에서, 수소 원자 라디칼들의 전부, 또는 실질적으로 전부, 또는 상당한 분획은 바닥 상태에 있을 수 있고, 예를 들어, 기판의 금속 표면에 인접한 수소 원자 라디칼들의 적어도 약 90 ％ 또는 95 ％는 바닥 상태에 있다. 본 명세서에 사용된 바와 같이, 수소 라디칼들은 또한 "수소 라디칼들" 및 "수소 원자 라디칼들"로 지칭될 수도 있다. 수소 원자 라디칼들의 상당한 분획이 바닥 상태에 있는 상태는 다양한 기법들에 의해 달성될 수 있다. 도 2에 기술된 바와 같은 일부 장치들은 이 상태를 달성하도록 설계된다. 바닥 상태의 수소 원자 라디칼들을 달성하기 위한 프로세스 조건들은 바닥 상태 위의 상태들과 같은 고 에너지 상태들의 상당한 양의 이온들, 전자들, 또는 라디칼 종들을 갖지 않을 수도 있다. 상당한 양의 이온들 또는 고 에너지 라디칼들의 존재는 기판 상에 표면 성장 손상을 유발할 수도 있고, 이는 저품질 그래핀 또는 무질서한 탄소 성장을 발생시킨다. 일부 구현 예들에서, 기판의 금속 표면에 인접한 분위기의 이온들의 농도는 약 107/㎤ 이하이다. 바닥 상태의 수소 원자 라디칼들은 표면 성장 손상을 제한하기 위해 금속 표면에 인접한 분위기에서 약한한 조건들을 제공하면서 하나 이상의 탄화수소 전구체들을 활성화시키기에 충분한 에너지를 제공할 수도 있다.In some implementations, all, or substantially all, or a significant fraction of the hydrogen atom radicals may be in the ground state, for example, at least about 90% or 95% of the hydrogen atom radicals adjacent to the metal surface of the substrate are in the ground state. As used herein, hydrogen radicals may also be referred to as “hydrogen radicals” and “hydrogen atom radicals.” A state in which a significant fraction of hydrogen atom radicals are in the ground state can be achieved by a variety of techniques. Some devices, such as those described in FIG. 2, are designed to achieve this state. Process conditions for achieving ground state hydrogen atom radicals may not have a significant amount of ions, electrons, or radical species in high energy states such as states above the ground state. The presence of a significant amount of ions or high energy radicals may cause surface growth damage on the substrate, resulting in poor quality graphene or disordered carbon growth. In some embodiments, the concentration of ions in the atmosphere adjacent to the metal surface of the substrate is less than about 107 /cm3. Ground-state hydrogen atom radicals may provide sufficient energy to activate one or more hydrocarbon precursors while providing mild conditions in the atmosphere adjacent to the metal surface to limit surface growth damage.
하나 이상의 탄화수소 전구체들은 수소 라디칼들로부터 다운스트림의 반응 챔버 내로 흐른다. 수소 라디칼들은 하나 이상의 탄화수소 전구체들을 도입하기 위해 하나 이상의 가스 유출구들로부터 업스트림에 위치된 리모트 플라즈마 소스에서 생성된다. 수소 라디칼들이 하나 이상의 탄화수소 전구체들에 도달할 때까지, 수소 라디칼들은 하나 이상의 탄화수소 전구체들과 혼합하거나 상호 작용할 때 저 에너지 상태 또는 바닥 상태에 있다.One or more hydrocarbon precursors flow into a reaction chamber downstream from the hydrogen radicals. The hydrogen radicals are generated in a remote plasma source located upstream from one or more gas outlets to introduce the one or more hydrocarbon precursors. By the time the hydrogen radicals reach the one or more hydrocarbon precursors, the hydrogen radicals are in a lower energy state, or ground state, when they mix or interact with the one or more hydrocarbon precursors.
어떠한 이론에도 제한되지 않고, 증착 반응에서 보다 동역학적으로 유리한 반응 메커니즘들 중 하나는 활성화된 탄화수소 전구체들을 발생시키는 수소 추출 (abstraction) 을 포함한다. 어떠한 이론에도 제한되지 않고, 저 에너지 상태 또는 바닥 상태의 수소 라디칼들은 활성화된 알칸들 (예를 들어, 메탄) 의 형성을 발생시키는 탄화수소 분자의 알킨기 또는 알켄기와 상호 작용할 수도 있다. 일부 예들에서, 탄화수소 전구체는 보다 작은 사슬 탄화수소 분자들 또는 라디칼들로 파괴된다. 활성화된 알칸들은 활성 사이트로서 적어도 하나의 탄소 라디칼을 함유하고, 활성 사이트들은 함께 그래핀에서 탄소-대-탄소 결합들을 형성하도록 반응할 수 있다. 활성 사이트들에서의 결합 및 교차-결합은 발생되는 그래핀 막에서 1 차 백본 또는 매트릭스를 형성할 수 있다. 금속 표면은 활성화된 탄화수소 전구체들 사이의 반응들을 촉진하기 위한 촉매로서 작용할 수도 있다.Without being limited by any theory, one of the more kinetically favorable reaction mechanisms in the deposition reaction involves hydrogen abstraction, which generates activated hydrocarbon precursors. Without being limited by any theory, hydrogen radicals in a lower energy, or ground state, may interact with alkyne or alkene groups of hydrocarbon molecules, resulting in the formation of activated alkanes (e.g., methane). In some instances, the hydrocarbon precursor is broken down into smaller chain hydrocarbon molecules or radicals. The activated alkanes contain at least one carbon radical as an active site, and the active sites can react together to form carbon-to-carbon bonds in graphene. Bonding and cross-linking at the active sites can form the primary backbone or matrix in the resulting graphene film. The metal surface may also act as a catalyst to promote the reactions between the activated hydrocarbon precursors.
탄화수소 전구체들은 패시브 관전자들 (passive spectators) 로서 역할을 하지 않지만, 그래핀의 조성에 상당히 기여한다. 일부 구현 예들에서, 실질적으로 모든 또는 상당한 분획의 원자들이 하나 이상의 탄화수소 전구체들에 의해 제공되고, 리모트 수소 플라즈마로부터의 적은 양의 수소 또는 다른 원소는 막 질량의 약 5 원자 퍼센트 미만 또는 약 2 원자 퍼센트 미만을 제공한다. 이러한 경우들에서, 증착 반응을 구동하도록 사용된 저 에너지 수소 원자 라디칼들은 증착된 그래핀의 질량에 실질적으로 기여하지 않는다.Although the hydrocarbon precursors do not act as passive spectators, they contribute significantly to the composition of the graphene. In some embodiments, substantially all or a significant fraction of the atoms are provided by one or more hydrocarbon precursors, and a small amount of hydrogen or other elements from the remote hydrogen plasma provides less than about 5 atomic percent or less than about 2 atomic percent of the film mass. In these cases, the low-energy hydrogen atom radicals used to drive the deposition reaction do not substantially contribute to the mass of the deposited graphene.
기판의 금속 표면에 인접한 분위기의 온도는 증착 반응을 용이하게 하는 임의의 적합한 온도일 수 있다. 일부 구현 예들에서, 기판의 금속 표면에 인접한 분위기의 온도는 그래핀의 증착 동안 기판이 지지되는 페데스탈의 온도에 의해 대체로 제어될 수 있다. 일부 구현 예들에서, 동작 온도는 약 500 ℃ 이하, 약 450 ℃ 이하, 약 400 ℃ 이하, 약 350 ℃ 이하, 약 300 ℃ 이하, 약 200 ℃ 내지 약 400 ℃, 약 250 ℃ 내지 약 400 ℃ 또는 약 200 ℃ 내지 약 300 ℃일 수 있다. 이러한 온도들은 반도체 적용 예들에 적합할 수도 있다. 일부 구현 예들에서, 온도는 그래핀이 증착되는 금속 표면의 금속에 종속될 수도 있다. 예를 들어, 구리는 400 ℃ 이하의 온도들을 견딜 수 있는 반면, 루테늄은 450 ℃ 이하의 온도들을 견딜 수 있다.The temperature of the atmosphere adjacent to the metal surface of the substrate may be any suitable temperature that facilitates the deposition reaction. In some embodiments, the temperature of the atmosphere adjacent to the metal surface of the substrate may be largely controlled by the temperature of the pedestal on which the substrate is supported during the deposition of the graphene. In some embodiments, the operating temperature may be about 500°C or less, about 450°C or less, about 400°C or less, about 350°C or less, about 300°C or less, about 200°C to about 400°C, about 250°C to about 400°C, or about 200°C to about 300°C. These temperatures may be suitable for semiconductor applications. In some embodiments, the temperature may depend on the metal of the metal surface on which the graphene is deposited. For example, copper can withstand temperatures below 400°C, while ruthenium can withstand temperatures below 450°C.
기판의 금속 표면에 인접한 분위기의 압력은 반응 챔버 내에서 그래핀 성장을 촉진하기 위한 임의의 적합한 압력일 수 있다. 일부 실시 예들에서, 압력은 약 10 Torr 또는 약 5 Torr 이하일 수 있다. 예를 들어, 압력은 약 1 Torr 내지 약 2 Torr일 수 있다.The pressure of the atmosphere adjacent to the metal surface of the substrate may be any suitable pressure to promote graphene growth within the reaction chamber. In some embodiments, the pressure may be about 10 Torr or about 5 Torr or less. For example, the pressure may be about 1 Torr to about 2 Torr.
그래핀은 리모트 플라즈마 소스로부터 다운스트림에 제공된 하나 이상의 탄화수소 전구체들과 수소의 라디칼들의 반응으로부터 금속 표면 상에 선택적으로 증착될 수도 있다. 저 에너지 상태 (예를 들어, 바닥 상태) 의 수소 라디칼들에 의해 제공된 상대적으로 약한 반응 조건들은 탄소 라디칼들을 형성하도록 하나 이상의 탄화수소 전구체들을 활성화시킨다. 이와 같이, 탄소 라디칼들은 플라즈마가 생성되는 리모트 플라즈마 소스의 외부에 형성된다. 기판의 금속 표면에 인접한 분위기에서 탄소 라디칼들의 양은 그래핀 성장을 위해 너무 많은 핵 생성 사이트들을 갖는 것을 제한하도록 제어될 수도 있다. 어떠한 이론에도 제한되지 않고, 과잉 수의 핵 생성 사이트들은 그래핀 성장 동안 과잉 수의 결함들에 대응할 수도 있다.Graphene may be selectively deposited on a metal surface from the reaction of one or more hydrocarbon precursors provided downstream from a remote plasma source with hydrogen radicals. The relatively mild reaction conditions provided by the hydrogen radicals in a low-energy state (e.g., ground state) activate the one or more hydrocarbon precursors to form carbon radicals. Thus, the carbon radicals are formed external to the remote plasma source where the plasma is generated. The amount of carbon radicals in the atmosphere adjacent to the metal surface of the substrate may be controlled to prevent excessive nucleation sites for graphene growth. Without being limited by any theory, an excess of nucleation sites may counteract an excess of defects during graphene growth.
그래핀은 구리, 루테늄, 니켈, 몰리브덴, 코발트, 또는 이들의 조합들과 같은 전이 금속 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 금속 표면은 구리를 포함한다. 일부 구현 예들에서, 금속 표면 상의 그래핀은 상대적으로 얇고 대략 소수의 단층들의 두께일 수도 있다. 일부 구현 예들에서, 그래핀의 두께는 약 10 ㎚ 이하, 약 5 ㎚ 이하, 약 3 ㎚ 이하 또는 약 1 ㎚ 이하이다. 그래핀의 두께는 그래핀이 증착되는 금속 표면에 종속될 수도 있다. 예를 들어, 그래핀의 두께는 구리 상에 증착될 때 약 1 ㎚ 미만일 수도 있다. 그래핀은 단일 층 그래핀, 이중 층 그래핀, 또는 소수 층 그래핀일 수도 있다. 그래핀의 라만 스펙트럼은 강도가 무시할 수 있고 G 피크 이상인 2D 피크를 갖는 D 피크를 특징으로 할 수도 있다. D 피크의 강도는 2D 피크 및 G 피크보다 상당히 보다 작을 것이라는 것이 이해될 것이다.Graphene may be selectively deposited on a transition metal, such as copper, ruthenium, nickel, molybdenum, cobalt, or combinations thereof. In some embodiments, the metal surface comprises copper. In some embodiments, the graphene on the metal surface may be relatively thin, approximately a few monolayers thick. In some embodiments, the graphene has a thickness of about 10 nm or less, about 5 nm or less, about 3 nm or less, or about 1 nm or less. The thickness of the graphene may depend on the metal surface on which the graphene is deposited. For example, the thickness of the graphene may be less than about 1 nm when deposited on copper. The graphene may be single-layer graphene, double-layer graphene, or few-layer graphene. The Raman spectrum of graphene may be characterized by a D peak with negligible intensity and a 2D peak that is greater than or equal to the G peak. It will be appreciated that the intensity of the D peak will be significantly less than the 2D peak and the G peak.
그래핀graphene 통합 (Integration (GrapheneGraphene Integration)Integration)
일부 구현 예들에서, 프로세스 (400) 는 기판의 금속 표면 상의 그래핀을 어닐링하는 단계를 더 포함할 수도 있다. 그래핀을 어닐링하는 단계는 그래핀 결정 구조로부터 결함들을 제거하기 위해 상승된 온도들에서 발생할 수도 있다. 보다 구체적으로, 그래핀을 어닐링하는 단계는 그래핀의 증착 온도보다 보다 높은 상승된 온도들에서 발생할 수도 있다. 이는 고품질 그래핀의 형성을 보장한다. 일부 구현 예들에서, 상승된 온도들은 약 200 ℃ 이상, 약 250 ℃ 이상, 약 300 ℃ 이상, 또는 약 400 ℃ 이상일 수도 있다. 예를 들어, 그래핀이 약 250 ℃ 미만의 온도에서 증착된다면, 어닐링은 약 250 ℃보다 보다 높은 상승된 온도에서 발생할 수도 있다.In some implementations, the process (400) may further include annealing the graphene on the metal surface of the substrate. The step of annealing the graphene may occur at elevated temperatures to remove defects from the graphene crystal structure. More specifically, the step of annealing the graphene may occur at elevated temperatures higher than the deposition temperature of the graphene. This ensures the formation of high-quality graphene. In some implementations, the elevated temperatures may be greater than or equal to about 200°C, greater than or equal to about 250°C, greater than or equal to about 300°C, or greater than or equal to about 400°C. For example, if the graphene is deposited at a temperature less than about 250°C, the annealing may occur at an elevated temperature greater than about 250°C.
그래핀을 어닐링하는 단계는 그래핀의 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 발생할 수도 있다. 반도체 프로세싱 온도 한계는 기판 내의 재료들 (예를 들어, 금속들) 이 용융되거나 그렇지 않으면 물리적으로 손상되는 온도 민감성 한계일 수도 있다. 예를 들어, 구리의 온도 민감성 한계는 약 400 ℃이고 루테늄의 온도 민감성 한계는 약 450 ℃이다. 어닐링을 위해 상승된 온도는 반도체 기판 내의 금속 및 BEOL (back-end-of-line) 반도체 프로세싱과 양립 가능한 온도 한계들에 종속될 수도 있다. 따라서, 어닐링은 그래핀의 증착 온도보다 보다 높은 온도에서 발생할 수도 있지만 반도체 프로세싱 온도 한계를 초과하지 않는 온도에서 발생할 수도 있다. 일부 구현 예들에서, 그래핀을 어닐링하기 위한 온도 범위는 200 ℃ 내지 450 ℃, 200 ℃ 내지 400 ℃, 250 ℃ 내지 400 ℃ 또는 300 ℃ 내지 350 ℃이다.The step of annealing the graphene may occur at a temperature range between the deposition temperature of the graphene and the semiconductor processing temperature limit. The semiconductor processing temperature limit may be the temperature sensitivity limit at which materials (e.g., metals) within the substrate melt or are otherwise physically damaged. For example, the temperature sensitivity limit of copper is approximately 400°C, and the temperature sensitivity limit of ruthenium is approximately 450°C. The elevated temperature for annealing may depend on the temperature limits compatible with the metal within the semiconductor substrate and the back-end-of-line (BEOL) semiconductor processing. Thus, the annealing may occur at a temperature higher than the deposition temperature of the graphene, but not exceeding the semiconductor processing temperature limit. In some embodiments, the temperature range for annealing the graphene is 200°C to 450°C, 200°C to 400°C, 250°C to 400°C, or 300°C to 350°C.
그래핀을 어닐링하는 단계는 D 피크가 감소되고, 2D 피크와 G 피크 사이의 비가 상승하고, 그리고/또는 G 피크와 D 피크 사이의 비가 상승되는, 감소된 결함들을 갖는 그래핀의 품질에서 상당한 개선을 발생시킬 수도 있다. 앞서 논의된 바와 같이, D 피크를 감소시키는 것은 그래핀의 결정 구조에서 결함들의 제거를 나타낸다. 2D 피크와 G 피크 사이의 비를 상승시키는 것은 무질서한 탄소 또는 비정질 탄소와 반대로 단일 층 그래핀, 이중 층 그래핀, 또는 소수 층 그래핀의 존재를 나타낸다. 비가 높을수록 막의 결정도가 높아진다. 예를 들어, 그래핀을 어닐링하는 단계는 2D 피크와 G 피크 사이의 비를 대략 1:1에서 대략 2:1로 상승시킬 수도 있다. 더욱이, G 피크와 D 피크 사이의 비를 상승시키는 것은 증가된 입자 크기를 나타낸다. 어닐링은 그래핀의 평면 구조를 파괴하는 모든 흡착물들 또는 결함들을 제거할 수 있는 한편, 입자 크기를 증가시킴으로써 막 품질을 개선한다. 일부 구현 예들에서, 그래핀을 어닐링하는 단계는 공기 또는 불활성 가스 분위기에서 발생하고, 불활성 가스 분위기는 아르곤 (Ar), 헬륨 (He), 질소 (N2), 또는 이들의 조합들과 같은 불활성 가스를 포함한다. 일부 구현 예들에서, 어닐링은 약 30 분 이하, 약 20 분 이하, 약 10 분 이하, 또는 약 5 분 이하인 지속 기간 동안 발생할 수 있다.Annealing graphene can significantly improve the quality of graphene with reduced defects, as evidenced by a decrease in the D peak, an increase in the ratio between the 2D peak and the G peak, and/or an increase in the ratio between the G peak and the D peak. As discussed previously, a decrease in the D peak indicates the removal of defects in the crystal structure of the graphene. An increase in the ratio between the 2D peak and the G peak indicates the presence of single-layer graphene, double-layer graphene, or few-layer graphene, as opposed to disordered or amorphous carbon. A higher ratio indicates a higher crystallinity of the film. For example, annealing graphene can increase the ratio between the 2D peak and the G peak from approximately 1:1 to approximately 2:1. Furthermore, an increase in the ratio between the G peak and the D peak indicates an increased grain size. Annealing can improve film quality by removing any adsorbates or defects that disrupt the planar structure of the graphene, while increasing the grain size. In some embodiments, the step of annealing the graphene occurs in air or an inert gas atmosphere, wherein the inert gas atmosphere comprises an inert gas such as argon (Ar), helium (He), nitrogen (N2 ), or combinations thereof. In some embodiments, the annealing may occur for a duration of about 30 minutes or less, about 20 minutes or less, about 10 minutes or less, or about 5 minutes or less.
그래핀 막들은 보통 어닐링 동작들을 겪지 않는다. 이는 그래핀이 통상적으로 고온들, 예를 들어 약 400 ℃보다 보다 높은 온도에서 증착되기 때문이다. 그러나, 그래핀이 저온, 예를 들어, 약 200 ℃ 내지 약 300 ℃에서 증착될 때, 어닐링은 반도체 프로세싱에서 온도 민감성 한계를 초과하지 않고 그래핀 막 품질을 개선하는 중요한 단계일 수도 있다. 즉, 어닐링은 BEOL (back-end-of-line) 열 예산 제약들 내에서 발생한다. 따라서, 어닐링은 반도체 프로세싱 적용 예들에서 그래핀을 통합하는데 중요한 단계일 수도 있다. 일부 구현 예들에서, 어닐링은 그래핀 증착 후 그러나 에칭 정지부, 확산 배리어, 또는 기밀 배리어의 증착 전 및/또는 후에 발생할 수도 있다.Graphene films typically do not undergo annealing operations. This is because graphene is typically deposited at high temperatures, for example, greater than about 400°C. However, when graphene is deposited at lower temperatures, for example, between about 200°C and about 300°C, annealing can be a critical step in improving graphene film quality without exceeding temperature sensitivity limits in semiconductor processing. That is, annealing occurs within back-end-of-line (BEOL) thermal budget constraints. Therefore, annealing can be a critical step in integrating graphene in semiconductor processing applications. In some implementations, annealing may occur after graphene deposition, but before and/or after deposition of an etch stop layer, diffusion barrier, or hermetic barrier.
그래핀은 금속 라인들의 유효 저항률을 낮추고 전자 마이그레이션 (electromigration) 을 제한할 수도 있다. 그래핀의 저온 증착으로, 그래핀은 BEOL (back-end-of-line) 반도체 프로세싱에서와 같은 반도체 디바이스들을 제작하기 위한 프로세스 플로우에 통합될 수도 있다. BEOL 반도체 프로세싱은 하나 이상의 전도성 비아들을 갖는 금속화 층들 사이에 전기적 상호 연결을 제공하는 단계를 수반할 수도 있다. BEOL 반도체 프로세싱 동안, 그래핀은 금속화 층들 또는 금속 라인들 상에 증착될 수도 있다.Graphene can lower the effective resistivity of metal lines and limit electromigration. Because of its low-temperature deposition, graphene can be integrated into process flows for fabricating semiconductor devices, such as in back-end-of-line (BEOL) semiconductor processing. BEOL semiconductor processing may involve providing electrical interconnections between metallization layers with one or more conductive vias. During BEOL semiconductor processing, graphene may be deposited on the metallization layers or metal lines.
그래핀은 확산 배리어 층 또는 캡핑 층으로서 역할하는 것을 포함하지만 이로 제한되지 않는, 반도체 적용 예들에서 다수의 목적들을 위해 역할할 수도 있다. 확산 배리어 층으로서, 일단 비아 및 트렌치 에칭 프로세스들이 수행되면, 그래핀은 적어도 패터닝된 금속 피처들의 측벽들을 따라 패터닝된 금속 피처들 상에 증착될 수도 있다. 일부 구현 예들에서, 그래핀 확산 배리어 층은 종래의 탄탈룸/탄탈룸 나이트라이드 또는 티타늄/티타늄 나이트라이드 배리어 층들을 대체할 수 있다. 대안적으로, 캡핑 층으로서, 그래핀은 다마신 또는 듀얼 다마신 제조 프로세스에서 금속화 층 또는 금속 라인의 상단 표면 상에 증착될 수도 있다. 프로세스 플로우에서 후속하는 프로세싱 단계들은 일반적으로 금속화 층 또는 금속 라인 위에 에칭 정지부 및 기밀 배리어 중 하나 또는 모두를 증착하는 단계를 수반한다. 이는 그래핀의 막 특성들이 시간이 흐름에 따라 유지될 수도 있도록 그래핀을 캡슐화하는 (encapsulate) 것으로 참조될 수 있다. 일부 구현 예들에서, 유전체 층 (예를 들어, ULK (ultralow-k) 유전체) 이 에칭 정지부 및/또는 기밀 배리어 위에 증착될 수도 있고, 전도성 비아가 아래에 놓인 금속화 층 또는 금속 라인과의 전기적 콘택트를 제공하도록 유전체 층 내에 형성될 수도 있다. 그러나, 그래핀을 손상시키지 않고 에칭 정지부 및 기밀 배리어 중 하나 또는 모두를 사용하여 그래핀을 캡슐화하는 것은 몇몇 과제들을 제시한다.Graphene may serve a number of purposes in semiconductor applications, including but not limited to serving as a diffusion barrier layer or a capping layer. As a diffusion barrier layer, graphene may be deposited on patterned metal features, at least along their sidewalls, once via and trench etch processes have been performed. In some implementations, the graphene diffusion barrier layer may replace conventional tantalum/tantalum nitride or titanium/titanium nitride barrier layers. Alternatively, as a capping layer, graphene may be deposited on the top surface of a metallization layer or metal line in a damascene or dual damascene fabrication process. Subsequent processing steps in the process flow typically involve depositing one or both of an etch stop and a hermetic barrier over the metallization layer or metal line. This may be referred to as encapsulating the graphene so that its film properties may be maintained over time. In some implementations, a dielectric layer (e.g., an ultralow-k (ULK) dielectric) may be deposited over the etch stop and/or hermetic barrier, and conductive vias may be formed within the dielectric layer to provide electrical contact with an underlying metallization layer or metal line. However, encapsulating graphene using either or both an etch stop and hermetic barrier without damaging the graphene presents several challenges.
기밀 배리어는 금속화 층 또는 금속 라인 위에 증착된 유전체 재료를 포함할 수도 있다. 종래에, 기밀 배리어는 질소 도핑된 실리콘 카바이드 (SiCN) 또는 산소 도핑된 실리콘 카바이드 (SiCO) 와 같은 도핑된 실리콘 카바이드 층을 포함한다. 도핑된 실리콘 카바이드 층은 에칭 정지부 및 기밀 배리어 모두로서 역할할 수도 있다. 이러한 도핑된 실리콘 카바이드 층들은 종종 PECVD에 의해 증착된다. 그러나, PECVD에 의해 그래핀 위에 도핑된 실리콘 카바이드 층들을 증착하는 것은 그래핀을 손상시킬 수 있는 직접 플라즈마에 그래핀을 노출시킨다.The hermetic barrier may comprise a dielectric material deposited over a metallization layer or metal lines. Conventionally, the hermetic barrier comprises a doped silicon carbide layer, such as nitrogen-doped silicon carbide (SiCN) or oxygen-doped silicon carbide (SiCO). The doped silicon carbide layer may function as both an etch stop and a hermetic barrier. These doped silicon carbide layers are often deposited by PECVD. However, depositing doped silicon carbide layers over graphene by PECVD exposes the graphene to direct plasma, which can damage the graphene.
에칭 정지부는 인접한 층들 또는 컴포넌트들과 상이한 에칭 선택도를 갖는 유전체 재료를 포함할 수도 있다. 통상적으로, 에칭 정지부는 알루미늄 옥사이드 (Al2O3), 실리콘 나이트라이드 (Si3N4), 실리콘 카바이드 (SiC), 또는 도핑된 실리콘 카바이드 (예를 들어, SiCN, SiCO) 를 포함한다. 에칭 정지부는 그래핀을 손상시킬 수 있는 PECVD 또는 PEALD (plasma-enhanced atomic layer deposition) 와 같은 직접 플라즈마 기법에 의해 증착될 수도 있다. 또는, 에칭 정지부는 반도체 기판으로 하여금 반도체 기판 내의 특정한 층들 또는 컴포넌트들의 온도 민감성 한계 이상으로 상승된 온도들에 노출되게 하는 열적 CVD 또는 열적 ALD와 같은 열적 증착 기법에 의해 증착될 수도 있다.The etch stop may comprise a dielectric material having a different etch selectivity than adjacent layers or components. Typically, the etch stop comprises aluminum oxide (Al2 O3 ), silicon nitride (Si3 N4 ), silicon carbide (SiC), or doped silicon carbide (e.g., SiCN, SiCO). The etch stop may be deposited by a direct plasma technique such as PECVD or plasma-enhanced atomic layer deposition (PEALD), which may damage the graphene. Alternatively, the etch stop may be deposited by a thermal deposition technique such as thermal CVD or thermal ALD, which exposes the semiconductor substrate to elevated temperatures beyond the temperature sensitivity limits of certain layers or components within the semiconductor substrate.
본 개시에서 그래핀을 캡슐화하는 것은 그래핀을 손상시키지 않고 그래핀 위에 에칭 정지부 및 기밀 배리어 중 하나 또는 모두를 증착하는 것을 포함한다. 그래핀은 반도체 기판의 금속화 층 또는 전도성 비아 위에 선택적으로 증착될 수도 있다. 그래핀은 그래핀의 선택적인 증착이 BEOL 반도체 프로세싱과 양립 가능하도록 반도체 프로세싱 온도 한계 (즉, 온도 민감성 한계) 미만인 증착 온도에서 증착될 수도 있다. 그래핀은 그래핀의 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 어닐링될 수도 있다. 일부 구현 예들에서, 알루미늄 옥사이드와 같은 금속 옥사이드가 적어도 열-기반 증착 기법에 이어 기밀 배리어의 증착에 의해 그래핀 위에 증착된다. 금속 옥사이드는 그래핀 위에 증착되는 것에 더하여 반도체 기판의 다른 층들 위에 증착될 수도 있다. 본 개시의 일부 구현 예들에서, 질소-도핑된 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 또는 실리콘 나이트라이드와 같은 기밀 배리어가 비-직접 플라즈마 증착 기법에 의해 그래핀 위에 증착된다. 비-직접 플라즈마 증착 기법은 리모트 플라즈마 CVD 기법일 수도 있다.Encapsulating graphene in the present disclosure involves depositing one or both of an etch stop and a hermetic barrier over the graphene without damaging the graphene. The graphene may be selectively deposited over a metallization layer or conductive via of a semiconductor substrate. The graphene may be deposited at a deposition temperature below the semiconductor processing temperature limit (i.e., the temperature sensitivity limit) such that the selective deposition of the graphene is compatible with back-of-line (BEOL) semiconductor processing. The graphene may be annealed at a temperature range between the deposition temperature of the graphene and the semiconductor processing temperature limit. In some embodiments, a metal oxide, such as aluminum oxide, is deposited over the graphene by at least a thermally-based deposition technique followed by deposition of the hermetic barrier. The metal oxide may be deposited over other layers of the semiconductor substrate in addition to being deposited over the graphene. In some embodiments of the present disclosure, a hermetic barrier, such as nitrogen-doped silicon carbide, oxygen-doped silicon carbide, or silicon nitride, is deposited over the graphene by a non-direct plasma deposition technique. Non-direct plasma deposition techniques may also be remote plasma CVD techniques.
도 5a는 일부 구현 예들에 따라 반도체 기판 내에 그래핀을 캡슐화하는 예시적인 방법의 흐름도를 예시한다. 프로세스 (510) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 프로세스 (510) 의 하나 이상의 동작들은 도 2에 도시된 플라즈마 프로세싱 장치를 사용하여 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (510) 의 동작들은 하나 이상의 비-일시적 컴퓨터 판독 가능 매체에 저장된 소프트웨어에 따라 적어도 부분적으로 구현될 수도 있다.FIG. 5A illustrates a flowchart of an exemplary method for encapsulating graphene within a semiconductor substrate according to some implementation examples. The operations of process (510) may be performed in different orders and/or with different, fewer, or additional operations. One or more operations of process (510) may be performed using the plasma processing apparatus illustrated in FIG. 2. In some implementation examples, the operations of process (510) may be implemented at least in part by software stored on one or more non-transitory computer-readable media.
프로세스 (510) 의 블록 (512) 에서, 반도체 기판이 제공되고, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함한다. 기판은 유전체 재료, 전도성 재료 또는 반전도성 재료와 같은 재료의 하나 이상의 층들이 상부에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하고, 유전체 층은 실리콘 옥사이드 또는 도핑된 실리콘 카바이드와 같은 로우-k 유전체 재료일 수도 있다. 일부 구현 예들에서, 금속 층은 금속화 스킴, 라이너 층, 또는 전도성 비아의 금속화 층일 수도 있고, 금속 층은 구리, 루테늄, 알루미늄, 니켈, 코발트, 텅스텐, 몰리브덴, 또는 이들의 조합들과 같은 임의의 적합한 전기 전도성 재료를 포함할 수도 있다. 일부 구현 예들에서, 금속 층은 금속 층 상의 그래핀의 증착 전에 처리될 수도 있고, 처리는 적어도 금속 층을 폴리싱하거나 불순물들을 제거하도록 역할할 수도 있다.In block (512) of process (510), a semiconductor substrate is provided, the semiconductor substrate including a metal layer formed within a dielectric layer. The substrate may be a silicon wafer, for example, a 200 mm wafer, a 300 mm wafer, or a 450 mm wafer, including wafers having one or more layers of a material, such as a dielectric material, a conductive material, or a semiconductive material, deposited thereon. The semiconductor substrate includes a metal layer formed within the dielectric layer, the dielectric layer being a low-k dielectric material, such as silicon oxide or doped silicon carbide. In some implementations, the metal layer may be a metallization scheme, a liner layer, or a metallization layer of a conductive via, and the metal layer may include any suitable electrically conductive material, such as copper, ruthenium, aluminum, nickel, cobalt, tungsten, molybdenum, or combinations thereof. In some implementations, the metal layer may be treated prior to deposition of graphene on the metal layer, and the treatment may serve to at least polish the metal layer or remove impurities.
도 6a는 일부 구현 예들에 따른 듀얼 다마신 구조를 갖는 예시적인 반도체 기판의 단면 개략도를 예시한다. 반도체 기판 (602) 은 유전체 층 (604) 내에 형성된 금속 층 (606) 과 함께 유전체 층 (604) 을 포함한다. 일부 구현 예들에서, 유전체 층 (604) 은 실리콘 옥사이드 또는 도핑된 실리콘 카바이드와 같은 로우-k 유전체 재료를 포함한다. 리세스는 유전체 층 (604) 을 에칭 쓰루될 (etch through) 수도 있고, 리세스는 적합한 리소그래피 프로세스를 사용하여 패터닝되고 형성될 수도 있다. 리세스는 다마신 또는 듀얼 다마신 제조 기법들에 따라 형성될 수도 있다. 리세스는 금속 층 (606) 을 형성하도록 전기적으로 전도성 재료로 충진될 (fill) 수도 있고, 금속 층 (606) 은 전도성 비아 및 전도성 비아 위의 상부 금속 라인을 포함한다. 전도성 비아는 하부 금속 라인 (미도시) 과 상부 금속 라인 사이에 전기적 상호 연결을 제공할 수도 있다. 일부 구현 예들에서, 금속 층 (606) 은 구리, 루테늄, 알루미늄, 니켈, 코발트, 텅스텐, 몰리브덴, 또는 이들의 조합들을 포함한다. 확산 배리어 층 (608) 은 금속 층 (606) 과 유전체 층 (604) 사이에 형성, 배치 또는 위치될 수도 있다. 확산 배리어 층 (608) 은 리세스의 측벽들을 따라 컨포멀하게 (conformally) 증착될 수도 있다. 확산 배리어 층 (608) 은 금속의 확산으로부터 유전체 층 (604) 및 아래에 놓인 액티브 디바이스들을 보호하도록 유효 확산 배리어 층으로서 역할할 수도 있다. 따라서, 확산 배리어 층 (608) 은 유전체 층 (604) 및 아래에 놓인 액티브 디바이스들 내로의 금속 원자들의 확산 및 전류로 인한 금속 원자들의 전자 마이그레이션을 제한할 수도 있다.FIG. 6A illustrates a cross-sectional schematic diagram of an exemplary semiconductor substrate having a dual damascene structure according to some implementations. The semiconductor substrate (602) includes a dielectric layer (604) with a metal layer (606) formed within the dielectric layer (604). In some implementations, the dielectric layer (604) includes a low-k dielectric material, such as silicon oxide or doped silicon carbide. The recess may be etched through the dielectric layer (604), or the recess may be patterned and formed using a suitable lithographic process. The recess may be formed according to damascene or dual damascene fabrication techniques. The recess may be filled with an electrically conductive material to form a metal layer (606), and the metal layer (606) includes a conductive via and an upper metal line over the conductive via. The conductive via may provide an electrical interconnection between a lower metal line (not shown) and an upper metal line. In some implementations, the metal layer (606) includes copper, ruthenium, aluminum, nickel, cobalt, tungsten, molybdenum, or combinations thereof. A diffusion barrier layer (608) may be formed, disposed, or positioned between the metal layer (606) and the dielectric layer (604). The diffusion barrier layer (608) may be conformally deposited along the sidewalls of the recess. The diffusion barrier layer (608) may serve as an effective diffusion barrier layer to protect the dielectric layer (604) and underlying active devices from metal diffusion. Thus, the diffusion barrier layer (608) may limit diffusion of metal atoms into the dielectric layer (604) and underlying active devices and electron migration of the metal atoms due to current.
도 5a를 다시 참조하면, 프로세스 (510) 의 블록 (514) 에서, 그래핀은 금속 층 상에 선택적으로 증착되고, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지된다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 반도체 기판 내의 재료들 또는 컴포넌트들의 온도 민감성 한계에 대응할 수도 있다. 예를 들어, 온도 민감성 한계는 구리에 대해 약 400 ℃이고 루테늄에 대해 약 450 ℃일 수도 있다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 약 400 ℃이다. 따라서, 증착 온도는 약 400 ℃ 미만, 약 350 ℃ 미만, 약 300 ℃ 미만, 또는 약 200 ℃ 내지 약 400 ℃일 수도 있다.Referring back to FIG. 5A, at block (514) of process (510), graphene is selectively deposited on the metal layer, and the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene. In some implementations, the semiconductor processing temperature limit may correspond to a temperature sensitivity limit of materials or components within the semiconductor substrate. For example, the temperature sensitivity limit may be about 400° C. for copper and about 450° C. for ruthenium. In some implementations, the semiconductor processing temperature limit is about 400° C. Accordingly, the deposition temperature may be less than about 400° C., less than about 350° C., less than about 300° C., or between about 200° C. and about 400° C.
일부 구현 예들에서, 그래핀은 유전체 층 상에 증착되지 않고 금속 층 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 그래핀은 상기 기술된 리모트 수소 플라즈마 CVD 프로세스를 사용하여 증착될 수도 있다. 금속 층 상에 그래핀을 선택적으로 증착하는 단계는 하나 이상의 탄화수소 전구체들을 반응 챔버 내로 그리고 반도체 기판을 향해 흘리는 단계, 수소 소스 가스로부터 리모트 플라즈마 소스에서 수소 라디칼들을 생성하는 단계, 및 수소 라디칼들을 반응 챔버 내로 그리고 반도체 기판을 향해 도입하는 단계를 포함할 수도 있고, 수소 라디칼들은 금속 층 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응한다. 하나 이상의 탄화수소 전구체들은 수소 라디칼들로부터 다운스트림에 제공된다.In some embodiments, graphene may be selectively deposited on a metal layer rather than deposited on a dielectric layer. In some embodiments, graphene may be deposited using the remote hydrogen plasma CVD process described above. The step of selectively depositing graphene on the metal layer may include flowing one or more hydrocarbon precursors into a reaction chamber and toward a semiconductor substrate, generating hydrogen radicals from a hydrogen source gas in a remote plasma source, and introducing the hydrogen radicals into the reaction chamber and toward the semiconductor substrate, wherein the hydrogen radicals react with the one or more hydrocarbon precursors to deposit graphene on the metal layer. The one or more hydrocarbon precursors are provided downstream from the hydrogen radicals.
도 6b는 일부 구현 예들에 따른 듀얼 다마신 구조의 그래핀 캡핑 층을 갖는 도 6a의 예시적인 반도체 기판의 단면 개략도를 예시한다. 반도체 기판 (602) 은 금속 층 (606) 과 유전체 층 (604) 사이에 형성된 확산 배리어 층 (608) 과 함께 유전체 층 (604) 내에 형성된 금속 층 (606) 을 포함한다. 반도체 기판 (602) 은 금속 층 (606) 상에 형성된 그래핀 층 (610) 을 더 포함한다. 그래핀 층 (610) 은 유전체 층 (604) 상에 형성되거나, 배치되거나, 달리 위치되지 않고 금속 층 (606) 상에 배치된다. 그래핀 층 (610) 은 캡핑 층 및/또는 확산 배리어 층으로서 역할하도록 금속 층 (606) 상에 제공된다. 그래핀 층 (610) 은 금속의 확산으로부터 주변 유전체 층들을 보호하기 위한 유효 확산 배리어 층으로서 역할할 수도 있다. 그래핀 층 (610) 의 전기 전도성 특성들은 또한 감소된 산란으로 인해 랜디드 비아 (landed via) (미도시) 에 전기적으로 연결될 때 금속 층 (606) 의 유효 저항률을 낮출 수도 있다.FIG. 6B illustrates a cross-sectional schematic view of an exemplary semiconductor substrate of FIG. 6A having a graphene capping layer of a dual damascene structure according to some implementation examples. The semiconductor substrate (602) includes a metal layer (606) formed within a dielectric layer (604) with a diffusion barrier layer (608) formed between the metal layer (606) and the dielectric layer (604). The semiconductor substrate (602) further includes a graphene layer (610) formed on the metal layer (606). The graphene layer (610) is formed, disposed, or otherwise positioned on the dielectric layer (604) and disposed on the metal layer (606). The graphene layer (610) is provided on the metal layer (606) to act as a capping layer and/or a diffusion barrier layer. The graphene layer (610) may also act as an effective diffusion barrier layer to protect surrounding dielectric layers from diffusion of the metal. The electrical conductivity properties of the graphene layer (610) may also lower the effective resistivity of the metal layer (606) when electrically connected to a landed via (not shown) due to reduced scattering.
도 5a를 다시 참조하면, 프로세스 (510) 의 블록 (516) 에서, 금속 옥사이드가 열-기반 증착 기법에 의해 그래핀 위에 증착된다. 일부 구현 예들에서, 금속 옥사이드는 열적 ALD 또는 열적 CVD에 의해 증착된다. 금속 옥사이드는 알루미늄 옥사이드 (Al2O3) 또는 알루미나, 하프늄 옥사이드 (HfO2), 지르코늄 옥사이드 (ZrO2), 이트륨 옥사이드 (Y2O3), 또는 이들의 조합들을 포함할 수도 있다. 일부 구현 예들에서, 금속 옥사이드는 알루미늄 옥사이드를 포함한다. 금속 옥사이드는 에칭 정지부로서 역할을 할 수도 있다. 금속 옥사이드는 인접한 층들 또는 컴포넌트들과 상이한 에칭 선택도를 제공할 수 있다. 금속 옥사이드는 상대적으로 낮은 유전 상수를 가질 수도 있다. 금속 옥사이드는 잠재적으로 손상을 주는 플라즈마들에 대해 그래핀을 위한 보호 층으로서 역할을 할 수도 있다. 금속 옥사이드의 증착은 기밀 배리어의 증착 전에 발생할 수도 있다.Referring back to FIG. 5A, at block (516) of process (510), a metal oxide is deposited on the graphene by a thermal deposition technique. In some implementations, the metal oxide is deposited by thermal ALD or thermal CVD. The metal oxide may include aluminum oxide (Al2 O3 ) or alumina, hafnium oxide (HfO2 ), zirconium oxide (ZrO2 ), yttrium oxide (Y2 O3 ), or combinations thereof. In some implementations, the metal oxide comprises aluminum oxide. The metal oxide may act as an etch stop. The metal oxide may provide different etch selectivity than adjacent layers or components. The metal oxide may have a relatively low dielectric constant. The metal oxide may act as a protective layer for the graphene against potentially damaging plasmas. The deposition of the metal oxide may occur prior to the deposition of the hermetic barrier.
금속 옥사이드는 그래핀에 손상을 주지 않는 방식으로 그래핀 위에 증착된다. 본 명세서에 사용된 바와 같이, "비-손상 (non-damaging)"은 그래핀의 결정성 본질 (crystalline nature) 을 실질적으로 유지하는 프로세스들을 지칭한다. 그래핀을 특성화하는 라만 스펙트럼과 관련하여, 이는 G 피크에 대한 2D 피크의 비가 상승되거나 적어도 약 10 ％보다 크게 감소하지 않는다는 것을 의미하고, 이는 G 피크의 강도가 약 10 ％보다 크게 증가하지 않는다는 것을 의미하고, 이는 D 피크의 강도가 약 10 ％보다 크게 증가하지 않는다는 것을 의미한다. 열-기반 증착 기법에 의한 금속 옥사이드의 증착은 플라즈마에 그래핀을 노출하는 것을 방지하고 그렇지 않으면 그래핀을 손상할 것이다. 금속 옥사이드의 증착은 반도체 프로세싱 온도 한계 이하의 온도에서 발생할 수도 있다.The metal oxide is deposited on the graphene in a manner that does not damage the graphene. As used herein, "non-damaging" refers to processes that substantially maintain the crystalline nature of the graphene. In the context of a Raman spectrum characterizing graphene, this means that the ratio of the 2D peak to the G peak is not increased or decreased by at least about 10%, which means that the intensity of the G peak does not increase by more than about 10%, which means that the intensity of the D peak does not increase by more than about 10%. Deposition of the metal oxide by a thermal deposition technique avoids exposing the graphene to a plasma, which would otherwise damage the graphene. Deposition of the metal oxide may occur at temperatures below the semiconductor processing temperature limit.
일부 구현 예들에서, 열-기반 증착 기법에 의한 금속 옥사이드의 증착은 아래에 놓인 그래핀의 막 품질을 놀랄 만큼 개선한다. 금속 옥사이드의 증착은 아래에 놓인 그래핀의 손상을 방지할뿐만 아니라, 금속 옥사이드의 증착은 아래에 놓인 그래핀의 결정 특성들을 개선할 수도 있다. 이는 그래핀을 손상시키지 않고 그래핀의 막 품질을 예기치 않게 향상시킨다. 그래핀을 특성화하는 라만 스펙트럼에 대해, 라만 스펙트럼의 D 피크는 일부 구현 예들에서 그래핀 위에 금속 옥사이드를 형성한 후 감소될 수도 있다. 이에 더하여 또는 대안적으로, 라만 스펙트럼의 G 피크에 대한 2D 피크의 비는 일부 구현 예들에서 그래핀 위에 금속 옥사이드를 형성한 후 상승될 수도 있다.In some embodiments, deposition of metal oxides using thermal deposition techniques significantly improves the film quality of underlying graphene. Deposition of metal oxides not only prevents damage to the underlying graphene, but may also improve the crystal properties of the underlying graphene. This unexpectedly improves the film quality of graphene without damaging the graphene. Regarding the Raman spectrum characterizing graphene, the D peak of the Raman spectrum may be reduced in some embodiments after forming the metal oxide on the graphene. Additionally or alternatively, the ratio of the 2D peak to the G peak of the Raman spectrum may be increased in some embodiments after forming the metal oxide on the graphene.
금속 옥사이드가 알루미늄 옥사이드를 포함하는 일부 구현 예들에서, 알루미늄 옥사이드는 반도체 기판에 알루미늄-함유 전구체의 도즈를 도입하고 알루미늄-함유 전구체와 반응하도록 반도체 기판을 산화제에 노출시킴으로써 증착될 수도 있고, 이에 따라 그래핀 위에 알루미늄 옥사이드를 형성한다. 일부 구현 예들에서, 산화제는 물 (H2O) 이거나 산화제는 알코올들 (예를 들어, 메탄올), 과산화수소 (H2O2), 산소 (O2), 오존 (O3), 또는 아산화 질소 (nitrous oxide) (N2O) 와 같은 물이 없는 (water-free) 산소 소스이다. 일부 구현 예들에서, 알루미늄-함유 전구체는 알루미늄 알콕사이드들, 트리메틸 알루미늄 (trimethyl aluminum; TMA), 또는 알루미늄 트리클로라이드 (AlCl3) 를 포함한다. 알루미늄-함유 전구체 및 산화제는 열적 ALD에서 반응 챔버 내에 교번적으로 제공될 수도 있고, 또는 알루미늄-함유 전구체 및 산화제는 열적 CVD에서 반응 챔버 내에 동시에 제공될 수도 있다.In some embodiments where the metal oxide comprises aluminum oxide, the aluminum oxide may be deposited by introducing a dose of an aluminum-containing precursor to the semiconductor substrate and exposing the semiconductor substrate to an oxidizing agent to react with the aluminum-containing precursor, thereby forming aluminum oxide on the graphene. In some embodiments, the oxidizing agent is water (H2O ) or the oxidizing agent is a water-free oxygensource , such as alcohols (e.g., methanol), hydrogen peroxide (H2 O 2 ), oxygen (O2 ), ozone (O 3 ), or nitrous oxide (N2 O). In some embodiments, the aluminum-containing precursor comprises aluminum alkoxides, trimethyl aluminum (TMA), or aluminum trichloride (AlCl3 ). The aluminum-containing precursor and oxidizer may be provided alternately within the reaction chamber in thermal ALD, or the aluminum-containing precursor and oxidizer may be provided simultaneously within the reaction chamber in thermal CVD.
일부 구현 예들에서, 알루미늄-함유 전구체는 트리메틸 알루미늄이고 산화제는 알코올 (예를 들어, 메탄올) 과 같은 물이 없는 산화제이다. 물 이외의 산화제를 사용함으로써, 그래핀 또는 아래에 놓인 금속을 물에 노출시키지 않고 알루미늄 옥사이드가 형성된다. 물에 대한 노출은 그래핀의 막 특성들에 거의 또는 전혀 영향을 주지 않을 수도 있지만, 물에 대한 노출은 그래핀의 막 특성들에 부정적으로 영향을 줄 수도 있다. 트리메틸 알루미늄 및 알코올과 같은 물이 없는 산화제를 사용하는 열적 CVD 또는 열적 ALD에 의한 알루미늄 옥사이드의 증착은 그래핀의 막 특성들을 개선하는 것으로 나타났다. 어떠한 이론에도 제한되지 않고, 알루미늄 원자들은 그래핀의 입자 경계들에서 댕글링 (dangling) C-H 결합들을 대체할 수도 있고, 이에 따라 C-Al 결합들을 형성한다. 결정 결함들로서 검출될 수도 있는 입자 경계들에서 C-H 결합들을 갖는 대신, 알루미늄 옥사이드 막이 성장함에 따라 C-Al 결합들이 형성되어, 가능하게 보다 큰 패시베이션을 제공하고 그래핀에서 전자 산란과 같은 효과들을 감소시킨다.In some embodiments, the aluminum-containing precursor is trimethyl aluminum and the oxidizer is a water-free oxidizer, such as an alcohol (e.g., methanol). By using an oxidizer other than water, aluminum oxide is formed without exposing the graphene or the underlying metal to water. Exposure to water may have little or no effect on the film properties of graphene, but exposure to water may negatively affect the film properties of graphene. Deposition of aluminum oxide by thermal CVD or thermal ALD using a water-free oxidizer, such as trimethyl aluminum and an alcohol, has been shown to improve the film properties of graphene. Without being limited by any theory, aluminum atoms may replace dangling C-H bonds at the grain boundaries of the graphene, thereby forming C-Al bonds. Instead of having C-H bonds at grain boundaries, which may be detected as crystal defects, C-Al bonds are formed as the aluminum oxide film grows, possibly providing greater passivation and reducing effects such as electron scattering in the graphene.
그러나, 그래핀 상에 알루미늄 옥사이드 막을 핵 생성하는 것은 어려울 수도 있다. 이는 고품질 그래핀이 알루미늄 옥사이드 막이 핵 생성될 수 있는 사이트들을 거의 갖지 않기 때문에, 어닐링 후에 특히 참일 수 있다. 일부 구현 예들에서, 지연은 그래핀을 어닐링한 후 그리고 알루미늄 옥사이드 막을 증착하기 전에 도입될 수 있고, 지연은 표면이 핵 생성을 위해 보다 많은 결함 사이트들을 얻는 것을 보장할 수 있다.However, nucleating an aluminum oxide film on graphene can be challenging. This can be especially true after annealing, as high-quality graphene has few sites where an aluminum oxide film can nucleate. In some implementations, a delay can be introduced after annealing the graphene and before depositing the aluminum oxide film, ensuring that the surface has more defect sites for nucleation.
일부 구현 예들에서, 표면 처리들은 핵 생성을 위해 보다 많은 결함 사이트들을 생성하도록 그래핀에 적용될 수 있다. 그래핀을 어닐링하는 것은 일부 경우들에서 핵 생성을 보다 어렵게 만들 수 있다. 표면 처리는 그래핀 상의 금속 옥사이드의 핵 생성을 촉진하는 짧은 플라즈마 처리들을 포함할 수 있다. 어떠한 이론에도 제한되지 않고, 표면 처리들은 그래핀을 손상시키지 않고 핵 생성을 인에이블하도록 그래핀의 표면 상에 하이드록실 (-OH) 기를 부가할 수도 있다. 이러한 플라즈마 처리들은 예를 들어, 하나 이상의 산화제 종을 사용하여 그래핀의 표면을 플라즈마에 노출시키는 것을 포함할 수 있다. 산화제 종은 오존, 산소, 이산화탄소, 일산화탄소 및 물을 포함하지만 이로 제한되지 않는다. 산화제 종은 수소, 질소, 또는 물과 같은 또 다른 반응 물질과 병류할 (co-flow) 수도 있다. 일부 구현 예들에서, 플라즈마는 산소 및 수소 (O2 및 H2 플라즈마) 를 포함한다. 산소의 플로우 레이트는 약 20 sccm 내지 약 500 sccm 또는 약 20 sccm 내지 약 250 sccm일 수도 있고, 수소의 플로우 레이트는 약 50 sccm 내지 약 500 sccm일 수도 있다. 일부 구현 예들에서, 플라즈마는 산소 및 물 (O2 및 H2O 플라즈마) 을 포함한다. 산소의 플로우 레이트는 약 20 sccm 내지 약 500 sccm 또는 약 20 sccm 내지 약 250 sccm일 수도 있고, 물의 플로우 레이트는 약 50 sccm 내지 약 500 sccm일 수도 있다. 일부 구현 예들에서, 플라즈마는 산소 및 질소 (O2 및 N2 플라즈마) 를 포함한다. 산소의 플로우 레이트는 약 20 sccm 내지 약 500 sccm 또는 약 20 sccm 내지 약 250 sccm일 수도 있고, 질소의 플로우 레이트는 약 500 sccm 내지 약 5 slm일 수도 있다. 일부 구현 예들에서, 산화제 종의 농도는 병류 반응 물질의 농도와 같거나 보다 낮다. 일부 구현 예들에서, 플라즈마는 헬륨 또는 아르곤과 같은 불활성 가스 종을 더 포함할 수도 있다. 불활성 가스 종의 플로우 레이트는 약 0.5 slm 내지 약 5 slm일 수도 있다.In some embodiments, surface treatments may be applied to the graphene to create more defect sites for nucleation. Annealing the graphene may, in some cases, make nucleation more difficult. The surface treatment may include brief plasma treatments that promote nucleation of metal oxides on the graphene. Without being limited by any theory, the surface treatments may add hydroxyl (-OH) groups to the surface of the graphene to enable nucleation without damaging the graphene. Such plasma treatments may include, for example, exposing the surface of the graphene to a plasma using one or more oxidizing species. The oxidizing species include, but are not limited to, ozone, oxygen, carbon dioxide, carbon monoxide, and water. The oxidizing species may co-flow with another reactant, such as hydrogen, nitrogen, or water. In some embodiments, the plasma includes oxygen and hydrogen (O2 and H2 plasma). The flow rate of oxygen may be from about 20 sccm to about 500 sccm or from about 20 sccm to about 250 sccm, and the flow rate of hydrogen may be from about 50 sccm to about 500 sccm. In some implementations, the plasma comprises oxygen and water (O2 and H2 O plasma). The flow rate of oxygen may be from about 20 sccm to about 500 sccm or from about 20 sccm to about 250 sccm, and the flow rate of water may be from about 50 sccm to about 500 sccm. In some implementations, the plasma comprises oxygen and nitrogen (O2 and N2 plasma). The flow rate of oxygen may be from about 20 sccm to about 500 sccm or from about 20 sccm to about 250 sccm, and the flow rate of nitrogen may be from about 500 sccm to about 5 slm. In some embodiments, the concentration of the oxidizing agent is equal to or less than the concentration of the co-current reactant. In some embodiments, the plasma may further comprise an inert gas species, such as helium or argon. The flow rate of the inert gas species may be from about 0.5 slm to about 5 slm.
플라즈마 처리는 그래핀에 대한 손상을 방지하기 위해 상대적으로 저온들에서 수행될 수도 있다. 일부 구현 예들에서, 플라즈마 처리의 온도는 약 10 ℃ 내지 약 100 ℃, 약 20 ℃ 내지 약 50 ℃, 또는 약 50 ℃ 내지 약 100 ℃일 수도 있다. 플라즈마 처리는 상대적으로 짧은 지속 기간 동안 수행될 수도 있다. 일부 구현 예들에서, 플라즈마 노출의 지속 기간은 약 1 초 내지 약 500 초, 약 1 초 내지 약 30 초 또는 약 2 초 내지 약 10 초일 수도 있다. 플라즈마 처리는 상대적으로 저압들에서 수행될 수도 있다. 일부 구현 예들에서, 압력은 약 0.5 Torr 내지 약 5 Torr일 수도 있다. 플라즈마 처리는 직접 플라즈마 또는 리모트 플라즈마와 같은 간접 플라즈마를 사용하여 수행될 수도 있다. 리모트 플라즈마 처리는 그래핀에 대한 손상을 최소화하기 위해 바람직할 수도 있다. 예를 들어, 표면 처리는 그래핀을 수소 플라즈마 (H2 플라즈마), O2 및 H2 플라즈마, O2 및 H2O 플라즈마, 또는 O2 및 N2 플라즈마에 노출하는 것을 포함할 수 있다. 그러나, 직접적인 플라즈마 처리는 일부 경우들에서 저온들, 저 RF 전력들, 및 고압들에서 수행될 수도 있다. 예를 들어, 직접 플라즈마 처리는 약 100 ℃ 미만의 온도, 약 3 Torr 내지 약 15 Torr의 압력, 및 약 100 W 내지 약 500 W의 RF 전력에서 수행될 수도 있다. 직접 플라즈마 처리는 그래핀을 O2 및 H2 플라즈마에 노출시킬 수도 있다.The plasma treatment may be performed at relatively low temperatures to prevent damage to the graphene. In some embodiments, the temperature of the plasma treatment may be from about 10° C. to about 100° C., from about 20° C. to about 50° C., or from about 50° C. to about 100° C. The plasma treatment may be performed for a relatively short duration. In some embodiments, the duration of plasma exposure may be from about 1 second to about 500 seconds, from about 1 second to about 30 seconds, or from about 2 seconds to about 10 seconds. The plasma treatment may be performed at relatively low pressures. In some embodiments, the pressure may be from about 0.5 Torr to about 5 Torr. The plasma treatment may be performed using a direct plasma or an indirect plasma, such as a remote plasma. A remote plasma treatment may be desirable to minimize damage to the graphene. For example, the surface treatment may include exposing the graphene to a hydrogen plasma (H2 plasma), an O2 and H2 plasma, an O2 and H2 O plasma, or an O2 and N2 plasma. However, the direct plasma treatment may in some cases be performed at low temperatures, low RF powers, and high pressures. For example, the direct plasma treatment may be performed at a temperature less than about 100 °C, a pressure of about 3 Torr to about 15 Torr, and an RF power of about 100 W to about 500 W. The direct plasma treatment may also expose the graphene to an O2 and H2 plasma.
일부 구현 예들에서, 초박층 (ultra-thin layer) 은 그래핀을 어닐링한 후 그리고 알루미늄 옥사이드 막을 증착하기 전에 증착될 수 있고, 초박층은 알루미늄 옥사이드 막의 핵 생성을 촉진할 수 있다. 예를 들어, 이러한 층은 CVD에 의해 증착된 알루미늄 옥사이드 자체를 포함할 수 있다. 또는, 초박층은 질소-도핑된 실리콘 카바이드, 산소-도핑된 실리콘 카바이드, 또는 실리콘 나이트라이드를 포함할 수 있다.In some implementation examples, an ultra-thin layer may be deposited after annealing the graphene and before depositing the aluminum oxide film, and the ultra-thin layer may promote nucleation of the aluminum oxide film. For example, such a layer may comprise aluminum oxide itself deposited by CVD. Alternatively, the ultra-thin layer may comprise nitrogen-doped silicon carbide, oxygen-doped silicon carbide, or silicon nitride.
일부 구현 예들에서, 프로세스 (510) 는 그래핀을 어닐링하는 것을 더 포함한다. 그래핀을 어닐링하는 것은 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 발생한다. 예를 들어, 그래핀을 어닐링하는 것은 약 250 ℃ 내지 약 400 ℃의 온도에서 발생할 수도 있다. 그래핀을 어닐링하는 것은 금속 층 상에 그래핀을 증착한 후 발생할 수도 있다. 일부 구현 예들에서, 그래핀을 어닐링하는 것은 금속 옥사이드를 증착하기 전에 또는 금속 옥사이드를 증착한 후에 발생할 수도 있다. 일부 구현 예들에서, 어닐링은 금속 옥사이드를 증착하기 전에 그리고 금속 옥사이드를 증착한 후 어닐링이 발생하도록 복수 회 수행될 수도 있다.In some implementations, the process (510) further comprises annealing the graphene. Annealing the graphene occurs at a temperature range between the deposition temperature and the semiconductor processing temperature limit. For example, annealing the graphene may occur at a temperature of about 250° C. to about 400° C. Annealing the graphene may occur after depositing the graphene on the metal layer. In some implementations, annealing the graphene may occur before or after depositing the metal oxide. In some implementations, annealing may be performed multiple times such that annealing occurs before and after depositing the metal oxide.
도 7a는 일부 구현 예들에 따라 반도체 기판에서 그래핀 위에 증착된 에칭 정지 층을 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다. 다층 스택은 금속 층 (706) 위의 그래핀 층 (710), 및 그래핀 층 (710) 위의 에칭 정지 층 (712) 을 포함한다. 도 7a의 다층 스택은 도 6b의 반도체 기판 (602) 에 통합될 (incorporate) 수도 있고, 금속 층 (606) 은 금속 층 (706) 에 대응하고 그래핀 층 (610) 은 그래핀 층 (710) 에 대응한다. 따라서, 금속 층 (706) 은 듀얼 다마신 구조의 리세스 내에 형성될 수도 있고 그래핀 층 (710) 은 BEOL 반도체 프로세싱과 양립 가능한 저온 증착 온도에서 금속 층 (706) 상에 선택적으로 증착될 수도 있다. 에칭 정지 층 (712) 은 이어서 그래핀 층 (710) 위에 증착될 수도 있고, 에칭 정지 층 (712) 은 알루미늄 옥사이드와 같은 금속 옥사이드를 포함할 수도 있다. 에칭 정지 층 (712) 은 그래핀 층 (710) 에 손상을 주지 않는 조건들 하에서 또는 그래핀 층 (710) 의 막 품질을 개선하는 조건들 하에서 증착될 수도 있다. 일부 구현 예들에서, 에칭 정지 층 (712) 의 두께는 약 0.5 ㎚ 내지 약 5 ㎚이다.FIG. 7A illustrates a cross-sectional schematic view of an exemplary multilayer stack including an etch stop layer deposited on graphene on a semiconductor substrate according to some implementation examples. The multilayer stack includes a graphene layer (710) over a metal layer (706), and an etch stop layer (712) over the graphene layer (710). The multilayer stack of FIG. 7A may be incorporated into the semiconductor substrate (602) of FIG. 6B, with the metal layer (606) corresponding to the metal layer (706) and the graphene layer (610) corresponding to the graphene layer (710). Thus, the metal layer (706) may be formed within a recess of a dual damascene structure, and the graphene layer (710) may be selectively deposited on the metal layer (706) at a low deposition temperature compatible with BEOL semiconductor processing. An etch stop layer (712) may then be deposited over the graphene layer (710), and the etch stop layer (712) may include a metal oxide, such as aluminum oxide. The etch stop layer (712) may be deposited under conditions that do not damage the graphene layer (710) or under conditions that improve the film quality of the graphene layer (710). In some implementations, the etch stop layer (712) has a thickness of about 0.5 nm to about 5 nm.
도 5a를 다시 참조하면, 프로세스 (510) 의 블록 (518) 에서, 기밀 배리어가 금속 옥사이드 위에 증착된다. 일부 구현 예들에서, 금속 옥사이드는 에칭 정지부로서 역할하지만 기밀 배리어로서 역할하기에는 불충분하다. 기밀 배리어들의 예들은 질소 도핑된 실리콘 카바이드 (SiCN) 또는 산소 도핑된 실리콘 카바이드 (SiCO) 와 같은 도핑된 실리콘 카바이드들을 포함한다. 기밀 배리어들의 또 다른 예는 실리콘 나이트라이드를 포함한다. 기밀 배리어는 그래핀의 막 특성들에 부정적으로 영향을 줄 수도 있는 주변 분위기의 물, 산소, 및 다른 화학 물질들로부터 그래핀을 시일링함 (seal) 으로써 그래핀에 보호를 제공할 수도 있다. 기밀 배리어는 그래핀이 시간이 흐름에 따라 막 특성들을 유지하는 것을 보장하도록 그래핀을 캡슐화한다.Referring back to FIG. 5A, at block (518) of process (510), a hermetic barrier is deposited over the metal oxide. In some implementations, the metal oxide acts as an etch stop but is insufficient to act as a hermetic barrier. Examples of hermetic barriers include doped silicon carbides, such as nitrogen-doped silicon carbide (SiCN) or oxygen-doped silicon carbide (SiCO). Another example of a hermetic barrier includes silicon nitride. The hermetic barrier may provide protection to the graphene by sealing it from water, oxygen, and other chemicals in the surrounding atmosphere that may negatively affect the film properties of the graphene. The hermetic barrier encapsulates the graphene to ensure that the graphene maintains its film properties over time.
기밀 배리어는 비-직접 플라즈마 증착 기법 및 직접 플라즈마 증착 기법을 포함하는 임의의 적합한 증착 기법에 의해 증착될 수도 있다. 그래핀 위의 금속 옥사이드는 손상을 주는 플라즈마들에 대한 노출로부터 그래핀을 보호할 수도 있다. 따라서, 기밀 배리어는 PECVD 또는 PEALD를 사용하여 증착될 수도 있고, 플라즈마는인시츄로 또는 리모트로 생성될 수도 있다.The hermetic barrier may be deposited using any suitable deposition technique, including non-direct plasma deposition and direct plasma deposition techniques. The metal oxide layer on the graphene may also protect the graphene from exposure to damaging plasmas. Accordingly, the hermetic barrier may be deposited using PECVD or PEALD, and the plasma may be generatedinsitu or remotely.
일부 구현 예들에서, 기밀 배리어는 PECVD에 의해 증착된다. PECVD에 의한 증착은 예시적인 직접 플라즈마 증착 기법을 나타낸다. 일부 구현 예들에서, 기밀 배리어는 리모트 플라즈마 CVD 기법에 의해 증착된다. 리모트 플라즈마 CVD는 예시적인 비-직접 플라즈마 증착 기법을 나타낸다. 리모트 플라즈마 CVD 기법에서, 실리콘-함유 전구체는 반도체 기판으로 흐르고, 라디칼들은 소스 가스로부터 리모트 플라즈마 소스에서 생성되고, 라디칼들은 반응 챔버 내로 도입되고 반응 챔버 내의 실리콘-함유 전구체와 반응하도록 반도체 기판을 향해 흐른다. 일부 구현 예들에서, 소스 가스는 수소 소스 가스 (H2) 를 포함하고 라디칼들은 수소 라디칼들을 포함한다. 라디칼들은 반도체 기판에 인접한 분위기에서 실리콘-함유 전구체와 반응할 때 라디칼들이 실질적으로 저 에너지 상태 또는 바닥 상태에 있도록 프로세싱 조건들 하에서 제공된다. 라디칼들은 실리콘-함유 전구체로부터 업스트림의 리모트 플라즈마 소스에서 생성된다. 실리콘-함유 전구체는 실리콘-수소 결합(들) 및/또는 실리콘-실리콘 결합(들), 및 실리콘-탄소 결합(들), 실리콘-질소 결합(들), 및/또는 실리콘-산소 결합(들)을 함유한다. 일부 구현 예들에서, 실리콘-함유 전구체는 탄소-산소 결합들 또는 탄소-질소 결합들을 포함하지 않는다. 실리콘-함유 전구체로부터 업스트림에서 그리고 리모트 플라즈마 소스에서 생성된 라디칼들을 가짐으로써, 반도체 기판은 플라즈마에 직접적으로 노출되지 않는다.In some embodiments, the hermetic barrier is deposited by PECVD. Deposition by PECVD represents an exemplary direct plasma deposition technique. In some embodiments, the hermetic barrier is deposited by a remote plasma CVD technique. Remote plasma CVD represents an exemplary non-direct plasma deposition technique. In the remote plasma CVD technique, a silicon-containing precursor flows to a semiconductor substrate, radicals are generated in a remote plasma source from a source gas, and the radicals are introduced into a reaction chamber and flow toward the semiconductor substrate to react with the silicon-containing precursor in the reaction chamber. In some embodiments, the source gas comprises a hydrogen source gas (H2 ) and the radicals comprise hydrogen radicals. The radicals are provided under processing conditions such that the radicals are in a substantially low energy state or ground state when they react with the silicon-containing precursor in an atmosphere adjacent the semiconductor substrate. The radicals are generated in the remote plasma source upstream from the silicon-containing precursor. The silicon-containing precursor contains silicon-hydrogen bond(s) and/or silicon-silicon bond(s), and silicon-carbon bond(s), silicon-nitrogen bond(s), and/or silicon-oxygen bond(s). In some embodiments, the silicon-containing precursor does not contain carbon-oxygen bonds or carbon-nitrogen bonds. By having radicals generated upstream from the silicon-containing precursor and at a remote plasma source, the semiconductor substrate is not directly exposed to the plasma.
도 7b는 일부 구현 예들에 따라 반도체 기판의 에칭 정지 층 및 그래핀 위에 증착된 기밀 배리어를 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다. 다층 스택은 도 7a에 도시된 바와 같이 금속 층 (706) 위의 그래핀 층 (710), 및 그래핀 층 (710) 위의 에칭 정지 층 (712) 을 포함한다. 도 7b의 다층 스택은 에칭 정지 층 (712) 위의 기밀 배리어 (714) 를 더 포함한다. 도 7b의 다층 스택은 도 6b의 반도체 기판 (602) 에 통합될 (incorporate) 수도 있고, 금속 층 (606) 은 금속 층 (706) 에 대응하고 그래핀 층 (610) 은 그래핀 층 (710) 에 대응한다. 일부 구현 예들에서, 기밀 배리어 (714) 는 질소-도핑된 실리콘 카바이드 또는 산소-도핑된 실리콘 카바이드와 같은 도핑된 실리콘 카바이드를 포함한다. 일부 다른 구현 예들에서, 기밀 배리어 (714) 는 실리콘 나이트라이드를 포함한다. 기밀 배리어 (714) 는 비-직접 플라즈마 증착 기법 및 직접 플라즈마 증착 기법을 포함하는 임의의 적합한 증착 기법에 의해 증착될 수도 있다. 기밀 배리어 (714) 가 실리콘 나이트라이드를 포함하는 경우, 소스 가스는 질소 (N2) 및 수소 (H2) 또는 암모니아 (NH3) 를 포함할 수 있다. 일부 구현 예들에서, 기밀 배리어 (714) 의 두께는 약 0.5 ㎚ 내지 약 10 ㎚ 또는 약 1 ㎚ 내지 약 5 ㎚이다.FIG. 7B illustrates a cross-sectional schematic view of an exemplary multilayer stack including an etch stop layer of a semiconductor substrate and a hermetic barrier deposited over graphene, according to some implementation examples. The multilayer stack includes a graphene layer (710) over a metal layer (706), and an etch stop layer (712) over the graphene layer (710), as shown in FIG. 7A. The multilayer stack of FIG. 7B further includes a hermetic barrier (714) over the etch stop layer (712). The multilayer stack of FIG. 7B may be incorporated into the semiconductor substrate (602) of FIG. 6B, with the metal layer (606) corresponding to the metal layer (706) and the graphene layer (610) corresponding to the graphene layer (710). In some implementations, the hermetic barrier (714) comprises doped silicon carbide, such as nitrogen-doped silicon carbide or oxygen-doped silicon carbide. In some other implementations, the hermetic barrier (714) comprises silicon nitride. The hermetic barrier (714) may be deposited by any suitable deposition technique, including non-direct plasma deposition techniques and direct plasma deposition techniques. When the hermetic barrier (714) comprises silicon nitride, the source gas may comprise nitrogen (N2 ) and hydrogen (H2 ) or ammonia (NH3 ). In some implementations, the thickness of the hermetic barrier (714) is from about 0.5 nm to about 10 nm, or from about 1 nm to about 5 nm.
도 5b는 일부 다른 구현 예들에 따라 반도체 기판 내에 그래핀을 캡슐화하는 예시적인 방법의 흐름도를 예시한다. 프로세스 (520) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 프로세스 (520) 의 하나 이상의 동작들은 도 2에 도시된 플라즈마 프로세싱 장치를 사용하여 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (520) 의 동작들은 하나 이상의 비-일시적 컴퓨터 판독 가능 매체에 저장된 소프트웨어에 따라 적어도 부분적으로 구현될 수도 있다.FIG. 5B illustrates a flowchart of an exemplary method for encapsulating graphene within a semiconductor substrate according to some other implementation examples. The operations of process (520) may be performed in different orders and/or with different, fewer, or additional operations. One or more operations of process (520) may be performed using the plasma processing apparatus illustrated in FIG. 2. In some implementation examples, the operations of process (520) may be implemented at least in part by software stored on one or more non-transitory computer-readable media.
프로세스 (520) 의 블록 (522) 에서, 반도체 기판이 제공되고, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함한다. 기판은 유전체 재료, 전도성 재료 또는 반전도성 재료와 같은 재료의 하나 이상의 층들이 상부에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하고, 유전체 층은 실리콘 옥사이드 또는 도핑된 실리콘 카바이드와 같은 로우-k 유전체 재료일 수도 있다. 일부 구현 예들에서, 금속 층은 금속화 스킴, 라이너 층, 또는 전도성 비아의 금속화 층일 수도 있고, 금속 층은 구리, 루테늄, 알루미늄, 니켈, 코발트, 텅스텐, 몰리브덴, 또는 이들의 조합들과 같은 임의의 적합한 전기 전도성 재료를 포함할 수도 있다. 일부 구현 예들에서, 금속 층은 금속 층 상의 그래핀의 증착 전에 처리될 수도 있고, 처리는 적어도 금속 층을 폴리싱하거나 불순물들을 제거하도록 역할할 수도 있다.In block (522) of process (520), a semiconductor substrate is provided, the semiconductor substrate including a metal layer formed within a dielectric layer. The substrate may be a silicon wafer, for example, a 200 mm wafer, a 300 mm wafer, or a 450 mm wafer, including wafers having one or more layers of a material, such as a dielectric material, a conductive material, or a semiconductive material, deposited thereon. The semiconductor substrate includes a metal layer formed within the dielectric layer, the dielectric layer being a low-k dielectric material, such as silicon oxide or doped silicon carbide. In some implementations, the metal layer may be a metallization scheme, a liner layer, or a metallization layer of a conductive via, and the metal layer may include any suitable electrically conductive material, such as copper, ruthenium, aluminum, nickel, cobalt, tungsten, molybdenum, or combinations thereof. In some implementations, the metal layer may be treated prior to deposition of graphene on the metal layer, and the treatment may serve to at least polish the metal layer or remove impurities.
프로세스 (520) 의 블록 (524) 에서, 그래핀은 금속 층 상에 선택적으로 증착되고, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지된다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 반도체 기판 내의 재료들 또는 컴포넌트들의 온도 민감성 한계에 대응할 수도 있다. 예를 들어, 온도 민감성 한계는 구리에 대해 약 400 ℃이고 루테늄에 대해 약 450 ℃일 수도 있다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 약 400 ℃이다. 따라서, 증착 온도는 약 400 ℃ 미만, 약 350 ℃ 미만, 약 300 ℃ 미만, 또는 약 200 ℃ 내지 약 400 ℃일 수도 있다.In block (524) of process (520), graphene is selectively deposited on the metal layer, and the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene. In some implementations, the semiconductor processing temperature limit may correspond to a temperature sensitivity limit of materials or components within the semiconductor substrate. For example, the temperature sensitivity limit may be about 400° C. for copper and about 450° C. for ruthenium. In some implementations, the semiconductor processing temperature limit is about 400° C. Accordingly, the deposition temperature may be less than about 400° C., less than about 350° C., less than about 300° C., or between about 200° C. and about 400° C.
일부 구현 예들에서, 그래핀은 유전체 층 상에 증착되지 않고 금속 층 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 그래핀은 상기 기술된 리모트 수소 플라즈마 CVD 프로세스를 사용하여 증착될 수도 있다. 금속 층 상에 그래핀을 선택적으로 증착하는 단계는 하나 이상의 탄화수소 전구체들을 반응 챔버 내로 그리고 반도체 기판을 향해 흘리는 단계, 수소 소스 가스로부터 리모트 플라즈마 소스에서 수소 라디칼들을 생성하는 단계, 및 수소 라디칼들을 반응 챔버 내로 그리고 반도체 기판을 향해 도입하는 단계를 포함할 수도 있고, 수소 라디칼들은 금속 층 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응한다. 하나 이상의 탄화수소 전구체들은 수소 라디칼들로부터 다운스트림에 제공된다.In some embodiments, graphene may be selectively deposited on a metal layer rather than deposited on a dielectric layer. In some embodiments, graphene may be deposited using the remote hydrogen plasma CVD process described above. The step of selectively depositing graphene on the metal layer may include flowing one or more hydrocarbon precursors into a reaction chamber and toward a semiconductor substrate, generating hydrogen radicals from a hydrogen source gas in a remote plasma source, and introducing the hydrogen radicals into the reaction chamber and toward the semiconductor substrate, wherein the hydrogen radicals react with the one or more hydrocarbon precursors to deposit graphene on the metal layer. The one or more hydrocarbon precursors are provided downstream from the hydrogen radicals.
프로세스 (520) 의 블록 (526) 에서, 기밀 배리어가 비-직접 플라즈마 증착 기법에 의해 그래핀 위에 증착된다. 그래핀을 직접 플라즈마 또는인시츄 플라즈마에 노출시키는 것은 그래핀 결정 구조를 파괴하여 비정질 (disorganized) 탄소 또는 비정질 (amorphous) 탄소를 형성한다. 그래핀을 비-직접 플라즈마 또는 리모트 플라즈마에 노출시키는 것은 그래핀의 결정성 본질을 유지한다. 즉, 기밀 배리어는 아래에 놓인 그래핀에 손상을 주지 않는 조건들 하에서 비-직접 플라즈마 증착 기법을 사용하여 증착될 수도 있다. 일부 구현 예들에서, 기밀 배리어는 질소-도핑된 실리콘 카바이드 또는 산소-도핑된 실리콘 카바이드와 같은 도핑된 실리콘 카바이드를 포함한다. 일부 다른 구현 예들에서, 기밀 배리어는 실리콘 나이트라이드를 포함한다. 기밀 배리어는 에칭 정지부 및 기밀 배리어로서 역할할 수도 있다.In block (526) of process (520), a hermetic barrier is deposited on the graphene using a non-direct plasma deposition technique. Exposing the graphene to direct plasma orinsitu plasma destroys the graphene crystal structure, forming disorganized or amorphous carbon. Exposing the graphene to non-direct plasma or remote plasma maintains the crystalline nature of the graphene. That is, the hermetic barrier may be deposited using a non-direct plasma deposition technique under conditions that do not damage the underlying graphene. In some implementations, the hermetic barrier comprises doped silicon carbide, such as nitrogen-doped silicon carbide or oxygen-doped silicon carbide. In some other implementations, the hermetic barrier comprises silicon nitride. The hermetic barrier may also function as an etch stop and a hermetic barrier.
일부 구현 예들에서, 기밀 배리어는 리모트 플라즈마 CVD 기법에 의해 증착된다. 리모트 플라즈마 CVD 기법에서, 실리콘-함유 전구체는 반응 챔버의 반도체 기판으로 흐르고, 라디칼들은 소스 가스로부터 리모트 플라즈마 소스에서 생성되고, 라디칼들은 반응 챔버 내로 도입되고 반응 챔버 내의 실리콘-함유 전구체와 반응하도록 반도체 기판으로 흘러, 기밀 배리어를 형성한다. 일부 구현 예들에서, 소스 가스는 수소 가스 (H2) 를 포함하고 라디칼들은 수소 라디칼들을 포함한다. 라디칼들은 반도체 기판에 인접한 분위기에서 실리콘-함유 전구체와 반응할 때 라디칼들이 실질적으로 저 에너지 상태 또는 바닥 상태에 있도록 프로세싱 조건들 하에서 제공된다. 라디칼들은 실리콘-함유 전구체로부터 업스트림의 리모트 플라즈마 소스에서 생성된다. 실리콘-함유 전구체는 실리콘-수소 결합(들) 및/또는 실리콘-실리콘 결합(들), 및 실리콘-탄소 결합(들), 실리콘-질소 결합(들), 및/또는 실리콘-산소 결합(들)을 함유한다. 일부 구현 예들에서, 실리콘-함유 전구체는 탄소-산소 결합들 또는 탄소-질소 결합들을 포함하지 않는다. 실리콘-함유 전구체로부터 업스트림에서 그리고 리모트 플라즈마 소스에서 생성된 라디칼들을 가짐으로써, 반도체 기판은 플라즈마에 직접적으로 노출되지 않는다.In some embodiments, the hermetic barrier is deposited by a remote plasma CVD technique. In the remote plasma CVD technique, a silicon-containing precursor flows to a semiconductor substrate in a reaction chamber, radicals are generated from a source gas in a remote plasma source, and the radicals are introduced into the reaction chamber and flow to the semiconductor substrate to react with the silicon-containing precursor in the reaction chamber, thereby forming the hermetic barrier. In some embodiments, the source gas comprises hydrogen gas (H2 ) and the radicals comprise hydrogen radicals. The radicals are provided under processing conditions such that the radicals are in a substantially low energy state or ground state when they react with the silicon-containing precursor in an atmosphere adjacent to the semiconductor substrate. The radicals are generated in the remote plasma source upstream from the silicon-containing precursor. The silicon-containing precursor contains silicon-hydrogen bond(s) and/or silicon-silicon bond(s), and silicon-carbon bond(s), silicon-nitrogen bond(s), and/or silicon-oxygen bond(s). In some embodiments, the silicon-containing precursor does not contain carbon-oxygen bonds or carbon-nitrogen bonds. By having radicals generated upstream from the silicon-containing precursor and at a remote plasma source, the semiconductor substrate is not directly exposed to the plasma.
일부 구현 예들에서, 프로세스 (520) 는 그래핀을 어닐링하는 것을 더 포함한다. 그래핀을 어닐링하는 것은 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 발생한다. 예를 들어, 그래핀을 어닐링하는 것은 약 250 ℃ 내지 약 400 ℃의 온도에서 발생할 수도 있다. 그래핀을 어닐링하는 것은 금속 층 상에 그래핀을 증착한 후 발생할 수도 있다. 일부 구현 예들에서, 그래핀을 어닐링하는 것은 기밀 배리어를 증착하기 전에 또는 기밀 배리어를 증착한 후에 발생할 수도 있다. 일부 구현 예들에서, 어닐링은 기밀 배리어를 증착하기 전에 그리고 기밀 배리어를 증착한 후에 어닐링이 발생하도록 복수 회 수행될 수도 있다.In some implementations, the process (520) further comprises annealing the graphene. Annealing the graphene occurs at a temperature range between the deposition temperature and the semiconductor processing temperature limit. For example, annealing the graphene may occur at a temperature of about 250° C. to about 400° C. Annealing the graphene may occur after depositing the graphene on the metal layer. In some implementations, annealing the graphene may occur before or after depositing the hermetic barrier. In some implementations, the annealing may be performed multiple times such that annealing occurs before and after depositing the hermetic barrier.
도 7c는 일부 구현 예들에 따라 반도체 기판에서 그래핀 위에 증착된 기밀 배리어를 포함하는 예시적인 다층 스택의 단면 개략도를 예시한다. 다층 스택은 금속 층 (706) 위의 그래핀 층 (710), 및 그래핀 층 (710) 위의 기밀 배리어 층 (716) 을 포함한다. 도 7c의 다층 스택은 도 6b의 반도체 기판 (602) 에 통합될 (incorporate) 수도 있고, 금속 층 (606) 은 금속 층 (706) 에 대응하고 그래핀 층 (610) 은 그래핀 층 (710) 에 대응한다. 일부 구현 예들에서, 기밀 배리어 층 (716) 은 질소-도핑된 실리콘 카바이드 또는 산소-도핑된 실리콘 카바이드와 같은 도핑된 실리콘 카바이드를 포함한다. 일부 다른 구현 예들에서, 기밀 배리어 층 (716) 은 실리콘 나이트라이드를 포함한다. 기밀 배리어 층 (716) 은 리모트 플라즈마 CVD와 같은 비-직접 플라즈마 증착 기법에 의해 증착될 수도 있다. 이러한 방식으로, 그래핀 층 (710) 은 캡슐화 동안 손상을 주는 플라즈마들에 직접적으로 노출되지 않는다. 기밀 배리어 층 (716) 이 실리콘 나이트라이드를 포함하는 경우, 소스 가스는 N2 및 H2 또는 NH3를 포함할 수 있다. 일부 구현 예들에서, 기밀 배리어 층 (716) 의 두께는 약 0.5 ㎚ 내지 약 20 ㎚ 또는 약 1 ㎚ 내지 약 6 ㎚이다.FIG. 7C illustrates a cross-sectional schematic view of an exemplary multilayer stack including a hermetic barrier deposited on graphene on a semiconductor substrate according to some implementation examples. The multilayer stack includes a graphene layer (710) over a metal layer (706), and a hermetic barrier layer (716) over the graphene layer (710). The multilayer stack of FIG. 7C may be incorporated into the semiconductor substrate (602) of FIG. 6B, with the metal layer (606) corresponding to the metal layer (706) and the graphene layer (610) corresponding to the graphene layer (710). In some implementation examples, the hermetic barrier layer (716) includes doped silicon carbide, such as nitrogen-doped silicon carbide or oxygen-doped silicon carbide. In some other implementations, the hermetic barrier layer (716) includes silicon nitride. The hermetic barrier layer (716) may also be deposited by a non-direct plasma deposition technique, such as remote plasma CVD. In this manner, the graphene layer (710) is not directly exposed to damaging plasmas during encapsulation. When the hermetic barrier layer (716) comprises silicon nitride, the source gas may comprise N2 and H2 or NH3 . In some implementations, the thickness of the hermetic barrier layer (716) is from about 0.5 nm to about 20 nm or from about 1 nm to about 6 nm.
도 5c는 일부 구현 예들에 따라 반도체 기판에서 그래핀을 처리하는 예시적인 방법의 흐름도를 예시한다. 프로세스 (530) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 프로세스 (530) 의 하나 이상의 동작들은 도 2에 도시된 플라즈마 프로세싱 장치를 사용하여 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (530) 의 동작들은 하나 이상의 비-일시적 컴퓨터 판독 가능 매체에 저장된 소프트웨어에 따라 적어도 부분적으로 구현될 수도 있다.FIG. 5C illustrates a flowchart of an exemplary method for processing graphene on a semiconductor substrate according to some implementation examples. The operations of process (530) may be performed in different orders and/or with different, fewer, or additional operations. One or more operations of process (530) may be performed using the plasma processing apparatus illustrated in FIG. 2. In some implementation examples, the operations of process (530) may be implemented at least in part by software stored on one or more non-transitory computer-readable media.
프로세스 (530) 의 블록 (532) 에서, 반도체 기판이 제공되고, 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함한다. 기판은 유전체 재료, 전도성 재료 또는 반전도성 재료와 같은 재료의 하나 이상의 층들이 상부에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 반도체 기판은 유전체 층 내에 형성된 금속 층을 포함하고, 유전체 층은 실리콘 옥사이드 또는 도핑된 실리콘 카바이드와 같은 로우-k 유전체 재료일 수도 있다. 일부 구현 예들에서, 금속 층은 금속화 스킴, 라이너 층, 또는 전도성 비아의 금속화 층일 수도 있고, 금속 층은 구리, 루테늄, 알루미늄, 니켈, 코발트, 텅스텐, 몰리브덴, 또는 이들의 조합들과 같은 임의의 적합한 전기 전도성 재료를 포함할 수도 있다. 일부 구현 예들에서, 금속 층은 금속 층 상의 그래핀의 증착 전에 처리될 수도 있고, 처리는 적어도 금속 층을 폴리싱하거나 불순물들을 제거하도록 역할할 수도 있다.In block (532) of process (530), a semiconductor substrate is provided, the semiconductor substrate including a metal layer formed within a dielectric layer. The substrate may be a silicon wafer, for example, a 200 mm wafer, a 300 mm wafer, or a 450 mm wafer, including wafers having one or more layers of a material, such as a dielectric material, a conductive material, or a semiconductive material, deposited thereon. The semiconductor substrate includes a metal layer formed within the dielectric layer, the dielectric layer being a low-k dielectric material, such as silicon oxide or doped silicon carbide. In some implementations, the metal layer may be a metallization scheme, a liner layer, or a metallization layer of a conductive via, and the metal layer may include any suitable electrically conductive material, such as copper, ruthenium, aluminum, nickel, cobalt, tungsten, molybdenum, or combinations thereof. In some implementations, the metal layer may be treated prior to deposition of graphene on the metal layer, and the treatment may serve to at least polish the metal layer or remove impurities.
프로세스 (530) 의 블록 (534) 에서, 그래핀은 금속 층 상에 선택적으로 증착되고, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지된다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 반도체 기판 내의 재료들 또는 컴포넌트들의 온도 민감성 한계에 대응할 수도 있다. 예를 들어, 온도 민감성 한계는 구리에 대해 약 400 ℃이고 루테늄에 대해 약 450 ℃일 수도 있다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 약 400 ℃이다. 따라서, 증착 온도는 약 400 ℃ 미만, 약 350 ℃ 미만, 약 300 ℃ 미만, 또는 약 200 ℃ 내지 약 400 ℃일 수도 있다.In block (534) of process (530), graphene is selectively deposited on the metal layer, and the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene. In some implementations, the semiconductor processing temperature limit may correspond to a temperature sensitivity limit of materials or components within the semiconductor substrate. For example, the temperature sensitivity limit may be about 400° C. for copper and about 450° C. for ruthenium. In some implementations, the semiconductor processing temperature limit is about 400° C. Accordingly, the deposition temperature may be less than about 400° C., less than about 350° C., less than about 300° C., or between about 200° C. and about 400° C.
일부 구현 예들에서, 그래핀은 유전체 층 상에 증착되지 않고 금속 층 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 그래핀은 상기 기술된 리모트 수소 플라즈마 CVD 프로세스를 사용하여 증착될 수도 있다. 금속 층 상에 그래핀을 선택적으로 증착하는 단계는 하나 이상의 탄화수소 전구체들을 반응 챔버 내로 그리고 반도체 기판을 향해 흘리는 단계, 수소 소스 가스로부터 리모트 플라즈마 소스에서 수소 라디칼들을 생성하는 단계, 및 수소 라디칼들을 반응 챔버 내로 그리고 반도체 기판을 향해 도입하는 단계를 포함할 수도 있고, 수소 라디칼들은 금속 층 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응한다. 하나 이상의 탄화수소 전구체들은 수소 라디칼들로부터 다운스트림에 제공된다.In some embodiments, graphene may be selectively deposited on a metal layer rather than deposited on a dielectric layer. In some embodiments, graphene may be deposited using the remote hydrogen plasma CVD process described above. The step of selectively depositing graphene on the metal layer may include flowing one or more hydrocarbon precursors into a reaction chamber and toward a semiconductor substrate, generating hydrogen radicals from a hydrogen source gas in a remote plasma source, and introducing the hydrogen radicals into the reaction chamber and toward the semiconductor substrate, wherein the hydrogen radicals react with the one or more hydrocarbon precursors to deposit graphene on the metal layer. The one or more hydrocarbon precursors are provided downstream from the hydrogen radicals.
프로세스 (530) 의 블록 (536) 에서, 그래핀은 증착 온도와 반도체 프로세싱 온도 한계 사이인 온도 범위에서 어닐링된다. 이러한 방식으로, 어닐링은 BEOL 열 예산 제약들과 양립 가능한 온도 민감성 한계 내에서 발생한다. 일부 구현 예들에서, 그래핀을 어닐링하기 위한 온도 범위는 200 ℃ 내지 450 ℃, 200 ℃ 내지 400 ℃, 250 ℃ 내지 400 ℃ 또는 300 ℃ 내지 350 ℃이다. 그래핀을 어닐링하는 것은 감소된 결함들을 갖는 그래핀의 품질의 상당한 개선을 발생시킬 수도 있다. 그래핀을 특성화하는 라만 스펙트럼에서, D 피크는 어닐링 후에 감소되거나 제거된다. 이에 더하여 또는 대안적으로, G 피크에 대한 2D 피크의 비는 어닐링 후에 상승된다. 이에 더하여 또는 대안적으로, D 피크에 대한 G 피크의 비는 어닐링 후에 상승된다. 어떠한 이론에도 제한되지 않고, 어닐링은 그래핀의 평면 구조를 파괴하는 모든 흡착물들 또는 결함들을 제거할 수 있는 한편, 입자 크기를 증가시킴으로써 막 품질을 개선한다. 일부 구현 예들에서, 그래핀을 어닐링하는 단계는 공기 또는 불활성 가스 분위기에서 발생하고, 불활성 가스 분위기는 아르곤, 헬륨, 질소, 또는 이들의 조합들과 같은 불활성 가스를 포함한다. 일부 구현 예들에서, 어닐링은 약 30 분 이하, 약 20 분 이하, 약 10 분 이하, 또는 약 5 분 이하인 지속 기간 동안 발생할 수 있다.In block (536) of process (530), the graphene is annealed at a temperature range between the deposition temperature and the semiconductor processing temperature limit. In this manner, the annealing occurs within a temperature sensitivity limit that is compatible with the BEOL thermal budget constraints. In some implementations, the temperature range for annealing the graphene is 200°C to 450°C, 200°C to 400°C, 250°C to 400°C, or 300°C to 350°C. Annealing the graphene may result in a significant improvement in the quality of the graphene with reduced defects. In a Raman spectrum characterizing the graphene, the D peak is reduced or eliminated after annealing. Additionally or alternatively, the ratio of the 2D peak to the G peak is increased after annealing. Additionally or alternatively, the ratio of the G peak to the D peak is increased after annealing. Without being limited by any theory, annealing can remove any adsorbates or defects that disrupt the planar structure of the graphene, while improving film quality by increasing the particle size. In some embodiments, the step of annealing the graphene occurs in an air or inert gas atmosphere, wherein the inert gas atmosphere comprises an inert gas such as argon, helium, nitrogen, or combinations thereof. In some embodiments, the annealing can occur for a duration of about 30 minutes or less, about 20 minutes or less, about 10 minutes or less, or about 5 minutes or less.
일부 구현 예들에서, 프로세스 (530) 는 그래핀 위에 에칭 정지부를 증착하는 단계를 더 포함한다. 에칭 정지부는 알루미늄 옥사이드와 같은 금속 옥사이드를 포함할 수도 있다. 일부 구현 예들에서, 프로세스 (530) 는 그래핀 위에 기밀 배리어를 증착하는 단계를 더 포함한다. 기밀 배리어는 질소-도핑된 실리콘 카바이드 또는 산소-도핑된 실리콘 카바이드와 같은 도핑된 실리콘 카바이드를 포함할 수도 있다. 대안적으로, 기밀 배리어는 실리콘 나이트라이드를 포함할 수도 있다. 기밀 배리어는 비-직접 플라즈마 증착 기법 또는 직접 플라즈마 증착 기법에 의해 증착될 수도 있다. 기밀 배리어가 실리콘 나이트라이드를 포함하는 경우, 소스 가스는 N2 및 H2 또는 NH3를 포함할 수 있다.In some implementations, the process (530) further comprises depositing an etch stop over the graphene. The etch stop may comprise a metal oxide, such as aluminum oxide. In some implementations, the process (530) further comprises depositing a hermetic barrier over the graphene. The hermetic barrier may comprise doped silicon carbide, such as nitrogen-doped silicon carbide or oxygen-doped silicon carbide. Alternatively, the hermetic barrier may comprise silicon nitride. The hermetic barrier may be deposited by a non-direct plasma deposition technique or a direct plasma deposition technique. When the hermetic barrier comprises silicon nitride, the source gas may comprise N2 and H2 or NH3 .
도 5d는 일부 구현 예들에 따라 반도체 기판에서 서브트랙티브 패터닝에 의해 형성된 패터닝된 금속 층 상에 그래핀을 증착하는 예시적인 방법의 흐름도를 예시한다. 프로세스 (540) 의 동작들은 상이한 순서들로 그리고/또는 상이한, 보다 적은 또는 부가적인 동작들과 함께 수행될 수도 있다. 프로세스 (540) 의 하나 이상의 동작들은 도 2에 도시된 플라즈마 프로세싱 장치를 사용하여 수행될 수도 있다. 일부 구현 예들에서, 프로세스 (540) 의 동작들은 하나 이상의 비-일시적 컴퓨터 판독 가능 매체에 저장된 소프트웨어에 따라 적어도 부분적으로 구현될 수도 있다.FIG. 5D illustrates a flowchart of an exemplary method for depositing graphene on a patterned metal layer formed by subtractive patterning on a semiconductor substrate, according to some implementation examples. The operations of process (540) may be performed in different orders and/or with different, fewer, or additional operations. One or more operations of process (540) may be performed using the plasma processing apparatus illustrated in FIG. 2. In some implementation examples, the operations of process (540) may be implemented at least in part by software stored on one or more non-transitory computer-readable media.
프로세스 (540) 의 블록 (542) 에서, 반도체 기판이 제공되고, 반도체 기판은 금속 층을 포함한다. 기판은 유전체 재료, 전도성 재료 또는 반전도성 재료와 같은 재료의 하나 이상의 층들이 상부에 증착된 웨이퍼들을 포함하는, 실리콘 웨이퍼, 예를 들어, 200 ㎜ 웨이퍼, 300 ㎜ 웨이퍼, 또는 450 ㎜ 웨이퍼일 수도 있다. 금속 층은 PCD, CVD, PECVD, ALD, 또는 전착과 같은 임의의 적합한 증착 프로세스를 사용하여 증착될 수도 있다. 금속 층은 서브트랙티브 패터닝에 의해 패터닝될 수도 있는 임의의 적합한 금속을 포함할 수도 있다. 일부 구현 예들에서, 금속은 몰리브덴, 루테늄, 텅스텐, 알루미늄, 또는 구리를 포함할 수 있지만 이로 제한되지 않는다.In block (542) of process (540), a semiconductor substrate is provided, the semiconductor substrate including a metal layer. The substrate may be a silicon wafer, for example, a 200 mm wafer, a 300 mm wafer, or a 450 mm wafer, including wafers having one or more layers of a material, such as a dielectric material, a conductive material, or a semiconductive material, deposited thereon. The metal layer may be deposited using any suitable deposition process, such as PCD, CVD, PECVD, ALD, or electrodeposition. The metal layer may include any suitable metal that may be patterned by subtractive patterning. In some implementations, the metal may include, but is not limited to, molybdenum, ruthenium, tungsten, aluminum, or copper.
프로세스 (540) 의 블록 (544) 에서, 금속 층은 패터닝된 금속 피처들을 형성하도록 서브트랙티브 패터닝에 의해 패터닝된다. 일부 구현 예들에서, 마스크 층이 금속 층 위에 증착될 수도 있고, 마스크 층은 금속 층 위에 패터닝된 마스크 피처들을 형성하도록 리소그래피를 사용하여 패터닝될 수도 있다. 아래에 놓인 금속 층은 적합한 에칭 프로세스를 사용하여 패터닝된 마스크 피처들에 따라 패터닝되고 "절단"될 수도 있어서, 금속 층으로부터 반도체 기판 상에 패터닝된 금속 피처들을 형성한다.In block (544) of process (540), the metal layer is patterned by subtractive patterning to form patterned metal features. In some implementations, a mask layer may be deposited over the metal layer, and the mask layer may be patterned using lithography to form patterned mask features over the metal layer. The underlying metal layer may be patterned and "cut" along the patterned mask features using a suitable etching process, thereby forming patterned metal features from the metal layer on the semiconductor substrate.
프로세스 (540) 의 블록 (546) 에서, 그래핀은 패터닝된 금속 피처들의 노출된 금속 표면들 상에 선택적으로 증착되고, 반도체 기판은 그래핀의 선택적인 증착 동안 반도체 프로세싱 온도 한계보다 보다 낮은 증착 온도로 유지된다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 반도체 기판 내의 재료들 또는 컴포넌트들의 온도 민감성 한계에 대응할 수도 있다. 예를 들어, 온도 민감성 한계는 구리에 대해 약 400 ℃이고 루테늄에 대해 약 450 ℃일 수도 있다. 일부 구현 예들에서, 반도체 프로세싱 온도 한계는 약 400 ℃이다. 따라서, 증착 온도는 약 400 ℃ 미만, 약 350 ℃ 미만, 약 300 ℃ 미만, 또는 약 200 ℃ 내지 약 400 ℃일 수도 있다.In block (546) of process (540), graphene is selectively deposited on the exposed metal surfaces of the patterned metal features, and the semiconductor substrate is maintained at a deposition temperature lower than a semiconductor processing temperature limit during the selective deposition of the graphene. In some implementations, the semiconductor processing temperature limit may correspond to a temperature sensitivity limit of materials or components within the semiconductor substrate. For example, the temperature sensitivity limit may be about 400° C. for copper and about 450° C. for ruthenium. In some implementations, the semiconductor processing temperature limit is about 400° C. Accordingly, the deposition temperature may be less than about 400° C., less than about 350° C., less than about 300° C., or between about 200° C. and about 400° C.
그래핀은 패터닝된 금속 피처들의 측벽들 및 상단 표면들 상에 선택적으로 증착될 수도 있다. 그 결과, 그래핀은 주변 유전체 재료 내로 금속 원자들의 확산을 제한하도록 패터닝된 금속 피처들 둘레의 확산 배리어 층으로서 역할할 수도 있다. 티타늄 나이트라이드 (TiN), 티타늄 (Ti), 탄탈륨 나이트라이드 (TaN), 탄탈륨 (Ta), 또는 이들의 조합들과 같은 재료들로 이루어진 종래의 확산 배리어 층을 증착하는 대신, 그래핀은 이러한 종래의 확산 배리어 층들을 대체할 수 있다. 그래핀 확산 배리어 층은 그래핀 확산 배리어 층이 서브트랙티브 패터닝에 의해 형성된 패터닝된 금속 피처들의 측벽들 및 상단 표면들 상에 증착되는 것을 제외하고 상기 논의된 그래핀 캡핑 층과 유사하다.Graphene may be selectively deposited on the sidewalls and top surfaces of patterned metal features. As a result, the graphene may act as a diffusion barrier layer around the patterned metal features to limit the diffusion of metal atoms into the surrounding dielectric material. Instead of depositing conventional diffusion barrier layers made of materials such as titanium nitride (TiN), titanium (Ti), tantalum nitride (TaN), tantalum (Ta), or combinations thereof, graphene may replace these conventional diffusion barrier layers. The graphene diffusion barrier layer is similar to the graphene capping layer discussed above, except that the graphene diffusion barrier layer is deposited on the sidewalls and top surfaces of patterned metal features formed by subtractive patterning.
일부 구현 예들에서, 그래핀은 유전체 층 상에 증착되지 않고 패터닝된 금속 피처들의 노출된 표면들 상에 선택적으로 증착될 수도 있다. 일부 구현 예들에서, 그래핀은 상기 기술된 리모트 수소 플라즈마 CVD 프로세스를 사용하여 증착될 수도 있다. 패터닝된 금속 피처들 상에 그래핀을 선택적으로 증착하는 단계는 하나 이상의 탄화수소 전구체들을 반응 챔버 내로 그리고 반도체 기판을 향해 흘리는 단계, 수소 소스 가스로부터 리모트 플라즈마 소스에서 수소 라디칼들을 생성하는 단계, 및 수소 라디칼들을 반응 챔버 내로 그리고 반도체 기판을 향해 도입하는 단계를 포함할 수도 있고, 수소 라디칼들은 패터닝된 금속 피처들 상에 그래핀을 증착하기 위해 하나 이상의 탄화수소 전구체들과 반응한다. 하나 이상의 탄화수소 전구체들은 수소 라디칼들로부터 다운스트림에 제공된다.In some implementations, graphene may be selectively deposited on the exposed surfaces of patterned metal features without being deposited on the dielectric layer. In some implementations, graphene may be deposited using the remote hydrogen plasma CVD process described above. Selectively depositing graphene on the patterned metal features may include flowing one or more hydrocarbon precursors into a reaction chamber and toward a semiconductor substrate, generating hydrogen radicals from a hydrogen source gas in a remote plasma source, and introducing the hydrogen radicals into the reaction chamber and toward the semiconductor substrate, wherein the hydrogen radicals react with the one or more hydrocarbon precursors to deposit graphene on the patterned metal features. The one or more hydrocarbon precursors are provided downstream from the hydrogen radicals.
프로세스 (540) 의 블록 (548) 에서, 유전체 재료는 패터닝된 금속 피처들 사이의 공간들을 충진하도록 그래핀 둘레에 선택 가능하게 증착된다. 따라서, 유전체 재료는 패터닝된 금속 피처들을 둘러쌀 수 있다. 일부 구현 예들에서, 유전체 재료는 로우-k 유전체 재료이고, 로우-k 유전체 재료는 실리콘 옥사이드의 유전 상수 이하일 수도 있는, 약 5.0 이하의 유전 상수 (약 4.2) 를 가질 수 있다. 로우-k 유전체 재료들은 불소-도핑되거나 탄소-도핑된 실리콘 옥사이드 또는 유기실리케이트 유리 (organosilicate glass; OSG) 와 같은 유기물-함유 로우-k 재료를 포함할 수도 있다. 일부 구현 예들에서, 유전체 재료가 그래핀 및 패터닝된 금속 피처들 둘레에 증착된 후, CMP (chemical mechanical polishing) 또는 블랭킷 에칭 (blanket etchback) 과 같은 평탄화 프로세스가 수행될 수도 있다. 그래핀은 유전체 재료와 패터닝된 금속 피처들 사이에 형성된 그래핀 확산 배리어 층일 수도 있다. 그래핀은 상기 논의된 바와 같이 패터닝된 금속 피처들의 상단 표면들 상에 그래핀 캡핑 층으로서 증착될 수도 있을 뿐만 아니라, 그래핀 확산 배리어 층으로서 역할을 하도록 패터닝된 금속 피처들의 측벽들을 따라 증착될 수도 있다.In block (548) of process (540), a dielectric material is selectively deposited around the graphene to fill the spaces between the patterned metal features. Thus, the dielectric material may surround the patterned metal features. In some implementations, the dielectric material is a low-k dielectric material, and the low-k dielectric material may have a dielectric constant of about 5.0 or less (about 4.2), which may be less than or equal to the dielectric constant of silicon oxide. Low-k dielectric materials may include organic-containing low-k materials, such as fluorine-doped or carbon-doped silicon oxide or organosilicate glass (OSG). In some implementations, after the dielectric material is deposited around the graphene and the patterned metal features, a planarization process, such as chemical mechanical polishing (CMP) or blanket etchback, may be performed. Graphene may be a graphene diffusion barrier layer formed between the dielectric material and the patterned metal features. Graphene may be deposited as a graphene capping layer on the top surfaces of the patterned metal features as discussed above, as well as deposited along the sidewalls of the patterned metal features to act as a graphene diffusion barrier layer.
도 8은 일부 구현 예들에 따라 패터닝된 금속 피처들의 측벽들 및 상단 표면들 상에 증착된 그래핀을 사용한 서브트랙티브 패터닝에 의해 형성된 패터닝된 금속 피처들을 포함하는 예시적인 반도체 기판의 단면 개략도를 예시한다. 반도체 기판 (800) 은 서브트랙티브 패터닝에 의해 형성된 복수의 패터닝된 금속 피처들 (802) 을 포함한다. 일부 구현 예들에서, 패터닝된 금속 피처들 (802) 은 몰리브덴, 루테늄, 텅스텐, 알루미늄, 또는 구리와 같은 금속을 포함할 수도 있다. 그래핀의 박층 (804) 이 패터닝된 금속 피처들 (802) 의 측벽들 및 상단 표면들 상에 선택적으로 증착되고, 그래핀의 박층 (804) 은 반도체 기판 (800) 의 다른 재료들, 층들, 또는 컴포넌트들 상에 증착되지 않고 금속 상에 선택적으로 증착된다. 로우-k 유전체 재료 (806) 는 그래핀의 박층 (804) 을 둘러싸고 패터닝된 금속 피처들 (802) 사이의 공간들을 충진한다. 그래핀의 박층 (804) 은 로우-k 유전체 재료로의 금속의 확산을 제한하도록 패터닝된 금속 피처들과 로우-k 유전체 재료 (806) 사이의 확산 배리어 층으로서 역할할 수도 있다. 일부 구현 예들에서, 그래핀의 박층 (804) 의 두께는 약 0.5 ㎚ 내지 약 10 ㎚ 또는 약 1 ㎚ 내지 약 6 ㎚이다.FIG. 8 illustrates a cross-sectional schematic view of an exemplary semiconductor substrate including patterned metal features formed by subtractive patterning using graphene deposited on sidewalls and top surfaces of the patterned metal features according to some implementation examples. The semiconductor substrate (800) includes a plurality of patterned metal features (802) formed by subtractive patterning. In some implementations, the patterned metal features (802) may include a metal such as molybdenum, ruthenium, tungsten, aluminum, or copper. A thin layer (804) of graphene is selectively deposited on the sidewalls and top surfaces of the patterned metal features (802), and the thin layer of graphene (804) is selectively deposited on the metal without being deposited on other materials, layers, or components of the semiconductor substrate (800). A low-k dielectric material (806) surrounds the thin layer of graphene (804) and fills the spaces between the patterned metal features (802). The thin layer of graphene (804) may also act as a diffusion barrier layer between the patterned metal features and the low-k dielectric material (806) to limit diffusion of the metal into the low-k dielectric material. In some implementations, the thickness of the thin layer of graphene (804) is from about 0.5 nm to about 10 nm or from about 1 nm to about 6 nm.
데이터data
도 9a는 증착될 때 (as-deposited) 그래핀과 어닐링 후 그래핀의 라만 스펙트럼을 비교하는 그래프를 예시한다. 도 9a에 도시된 바와 같이, 증착될 때 그래핀의 라만 스펙트럼은 그래핀의 평면 구조를 파괴할 가능성이 있는 결함들 (예를 들어, 베이컨시들 (vacancies)) 을 나타내는 상당한 D 피크를 나타낸다. 어떠한 이론에도 제한되지 않고, 결함들은 그래핀의 sp2 혼성화 (sp2 hybridization) 를 방해하는 그래핀 내의 OH 기 및 H 기의 결과일 수도 있다. 게다가, 2D 피크 대 G 피크의 비는 대략 1:1이고, 이는 그래핀 구조의 비정질 탄소를 나타낼 수 있다. 그러나, 그래핀을 어닐링한 후, D 피크는 상당히 감소되고 G 피크에 대한 2D 피크의 비는 2:1보다 보다 크게 상승된다. 이는 그래핀을 어닐링하는 것이 결함들의 제거 및 다층 또는 단층 그래핀에서 보다 큰 결정성을 야기한다는 것을 보여준다.Figure 9a illustrates a graph comparing the Raman spectra of as-deposited and annealed graphene. As shown in Figure 9a, the Raman spectrum of as-deposited graphene exhibits a significant D peak, which indicates defects (e.g., vacancies) that could potentially disrupt the planar structure of the graphene. Without being limited by any theory, the defects may be the result of OH and H groups in the graphene that interfere with the sp2 hybridization of the graphene. Furthermore, the ratio of the 2D peak to the G peak is approximately 1:1, which may indicate amorphous carbon in the graphene structure. However, after annealing the graphene, the D peak is significantly reduced, and the ratio of the 2D peak to the G peak increases to greater than 2:1. This demonstrates that annealing graphene removes defects and leads to greater crystallinity in multilayer or monolayer graphene.
도 9b는 에칭 정지 층의 증착 및 기밀 배리어의 증착 후 그래핀과 증착될 때 그래핀의 라만 스펙트럼을 비교하는 그래프를 예시한다. 증착될 때 그래핀을 특성화하는 라만 스펙트럼은 상당한 D 피크뿐만 아니라 대략 1:1인 2D 피크 대 G 피크의 비를 나타낸다. 에칭 정지 층 및 기밀 배리어 층을 증착한 후, D 피크는 감소하고 G 피크에 대한 2D 피크의 비는 실질적으로 동일하게 유지된다. 2D 피크 대 G 피크의 비는 대략 1:1이다. 따라서, 에칭 정지 층 및 기밀 배리어 층의 증착은 그래핀 구조에 대한 손상을 방지할 뿐만 아니라 아래에 놓인 그래핀 구조에 대한 개선을 드러냈다.Figure 9b illustrates a graph comparing the Raman spectra of as-deposited graphene with those of graphene after deposition of an etch stop layer and a hermetic barrier. The Raman spectrum characterizing the as-deposited graphene exhibits a significant D peak as well as a ratio of 2D peak to G peak of approximately 1:1. After deposition of the etch stop layer and hermetic barrier layer, the D peak decreases, while the ratio of 2D peak to G peak remains substantially the same. The ratio of 2D peak to G peak is approximately 1:1. Therefore, the deposition of the etch stop layer and hermetic barrier layer not only prevents damage to the graphene structure, but also reveals an improvement in the underlying graphene structure.
결론conclusion
전술한 기술 (description) 에서, 제시된 실시 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시되었다. 개시된 실시 예들은 이들 구체적인 상세들 중 일부 또는 전부가 없이 실시될 수도 있다. 다른 예들에서, 공지된 프로세스 동작들은 개시된 실시 예들을 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다. 개시된 실시 예들이 구체적인 실시 예들과 함께 기술되지만, 이는 개시된 실시 예들을 제한하는 것으로 의도되지 않았다는 것이 이해될 것이다.In the foregoing description, numerous specific details have been set forth to provide a thorough understanding of the disclosed embodiments. The disclosed embodiments may be practiced without some or all of these specific details. In other instances, well-known process operations have not been described in detail to avoid unnecessarily obscuring the disclosed embodiments. While the disclosed embodiments have been described in conjunction with specific embodiments, it will be understood that this is not intended to limit the disclosed embodiments.
전술한 실시 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수도 있다는 것이 자명할 것이다. 본 실시 예들의 프로세스들, 시스템들 및 장치를 구현하는 많은 대안적인 방식들이 있다는 것을 주의해야 한다. 따라서, 본 실시 예들은 예시적이고, 제한적이지 않은 것으로 간주될 것이며, 실시 예들은 본 명세서에 주어진 상세들로 제한되지 않을 것이다.While the foregoing embodiments have been described in some detail for clarity of understanding, it will be readily apparent that certain variations and modifications may be practiced within the scope of the appended claims. It should be noted that there are many alternative ways to implement the processes, systems, and devices of the present embodiments. Accordingly, the present embodiments are to be considered illustrative, not restrictive, and the embodiments are not to be limited to the details set forth herein.
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