본 기재는 전자 장치에 관한 것으로, 더 상세하게는 양자 회로를 합성하는 컴퓨팅 장치 및 컴퓨팅 장치의 동작 방법에 관한 것이다.The present invention relates to electronic devices, and more particularly to a computing device for synthesizing quantum circuits and a method of operating the computing device.
양자 컴퓨터의 물리적 특성은 통상적인 컴퓨터의 물리적 특성과 다르다. 따라서, 양자 컴퓨터에서 구동하기 위해 논리적으로 조직화된 양자 알고리즘은 양자 컴퓨터의 물리적 특성에 기반하여 양자 회로로 변환되어야 한다. 양자 알고리즘을 양자 회로로 변환하는 과정은 양자 회로 합성(quantum circuit mapping)이라 불린다.The physical characteristics of quantum computers differ from those of conventional computers. Therefore, quantum algorithms logically organized to run on quantum computers must be converted into quantum circuits based on the physical characteristics of quantum computers. The process of converting quantum algorithms into quantum circuits is called quantum circuit mapping.
양자 컴퓨터의 특색에 따라, 양자 컴퓨터의 물리적 특성이 다를 수 있다. 예를 들어, 반도체(초전도체, 양자점 등)를 기반으로 구현되는 양자 컴퓨터는 강한 공간적 국소성(Locality) 제약을 갖는다. 반도체 기반의 양자 컴퓨터는 물리 공간적으로 인접한 큐빗들 사이에서만 2-큐빗 양자 게이트(예를 들어, CNOT(Controlled-NOT) 게이트, CZ(Controlled-Z) 게이트 등)의 연산이 가능하다.Depending on the characteristics of the quantum computer, its physical properties may vary. For example, quantum computers implemented based on semiconductors (such as superconductors and quantum dots) suffer from strong spatial locality constraints. Semiconductor-based quantum computers can only perform two-qubit quantum gates (e.g., Controlled-NOT (CNOT) gate, Controlled-Z (CZ) gate, etc.) between physically adjacent qubits.
본 기재의 목적은 결함-허용 양자 회로를 자동적으로 합성하는 컴퓨팅 장치 및 컴퓨팅 장치의 동작 방법을 제공하는 데에 있다.The purpose of the present invention is to provide a computing device for automatically synthesizing a fault-tolerant quantum circuit and a method of operating the computing device.
본 기재의 실시 예에 따른 컴퓨팅 장치의 동작 방법은, 결함-허용(fault-tolerant) 규칙에 기반하여 양자 합성 기초 정보를 생성하는 단계; 상기 결함-허용 규칙, 상기 양자 합성 기초 정보, 그리고 서로 다른 랜덤 초기 큐빗 매핑들에 기반하여 양자 회로 합성을 복수회 반복 수행함으로써, 양자 회로들 및 초기 큐빗 매핑들을 생성하는 단계; 그리고 상기 양자 회로들 및 상기 초기 큐빗 매핑들 중에서 하나의 양자 회로 및 하나의 초기 큐빗 매핑을 선택하는 단계를 포함한다.A method of operating a computing device according to an embodiment of the present disclosure includes: generating quantum synthesis basis information based on a fault-tolerant rule; generating quantum circuits and initial qubit mappings by repeatedly performing quantum circuit synthesis multiple times based on the fault-tolerant rule, the quantum synthesis basis information, and different random initial qubit mappings; and selecting one quantum circuit and one initial qubit mapping from among the quantum circuits and the initial qubit mappings.
실시 예로서, 상기 결함-허용 규칙에 기반하여 양자 합성 기초 정보를 생성하는 단계는: 양자 칩의 물리 큐빗들의 결합 그래프를 획득하는 단계; 상기 물리 큐빗들의 결합 그래프로부터 거리 매트릭스를 생성하는 단계; QASM(Quantum Assembly) 코드를 획득하는 단계; QASM에 기반하여 상기 결함-허용 규칙에 기반하여 회로 DAG(Directed Acyclic Graph)를 생성하는 단계; 그리고 상기 회로 DAG의 프런트 레이어를 검출하는 단계를 포함한다.In an embodiment, the step of generating quantum synthesis basis information based on the fault-tolerance rule includes: obtaining a coupling graph of physical qubits of a quantum chip; generating a distance matrix from the coupling graph of the physical qubits; obtaining a QASM (Quantum Assembly) code; generating a circuit DAG (Directed Acyclic Graph) based on the fault-tolerance rule based on the QASM; and detecting a front layer of the circuit DAG.
실시 예로서, 상기 QASM에 기반하여 회로 DAG를 생성하는 단계는: 상기 QASM에 기반하여 중간 회로 DAG를 생성하는 단계; 그리고 입력 데이터 큐빗들을 초기 위치들로 이동시키는 양자 연산들을 상기 중간 회로 DAG에 추가하여 상기 회로 DAG를 생성하는 단계를 포함한다.In an embodiment, the step of generating a circuit DAG based on the QASM includes: generating an intermediate circuit DAG based on the QASM; and generating the circuit DAG by adding quantum operations for moving input data qubits to initial positions to the intermediate circuit DAG.
실시 예로서, 상기 양자 합성 기초 정보는 상기 거리 매트릭스, 상기 회로 DAG, 그리고 상기 프런트 레이어의 정보를 포함한다.As an example, the quantum synthesis basis information includes information of the distance matrix, the circuit DAG, and the front layer.
실시 예로서, 상기 양자 회로 합성은: 상기 결함-허용 규칙, 상기 양자 합성 기초 정보, 그리고 상기 랜덤 초기 큐빗 매핑들 중 하나의 랜덤 초기 큐빗 매핑에 기반하여 제1 포워드 트래버스(forward traverse)를 수행하는 단계; 상기 결함-허용 규칙, 상기 양자 합성 기초 정보, 그리고 상기 제1 포워드 트래버스의 결과 큐빗 매핑에 기반하여 백워드 트래버스(backward traverse)를 수행하는 단계; 상기 결함-허용 규칙, 상기 양자 합성 기초 정보, 그리고 상기 백워드 트래버스의 결과 큐빗 매핑에 기반하여 제2 포워드 트래버스를 수행하는 단계; 그리고 상기 제2 포워드 트래버스에서 합성된 양자 회로를 및 상기 백워드 트래버스의 결과 큐빗 매핑을 상기 하나의 랜덤 초기 큐빗 매핑에 대응하는 양자 회로 및 초기 큐빗 매핑으로 출력하는 단계를 포함한다.In an embodiment, the quantum circuit synthesis includes: performing a first forward traverse based on the fault-tolerance rule, the quantum synthesis basis information, and one random initial qubit mapping among the random initial qubit mappings; performing a backward traverse based on the fault-tolerance rule, the quantum synthesis basis information, and the resulting qubit mapping of the first forward traverse; performing a second forward traverse based on the fault-tolerance rule, the quantum synthesis basis information, and the resulting qubit mapping of the backward traverse; and outputting the quantum circuit synthesized in the second forward traverse and the resulting qubit mapping of the backward traverse as a quantum circuit and an initial qubit mapping corresponding to the one random initial qubit mapping.
실시 예로서, 상기 결함-허용 규칙은 상기 제1 포워드 트래버스, 상기 백워드 트래버스, 그리고 상기 제2 포워드 트래버스 동안 하나의 논리 큐빗 내의 활성 상태인 데이터 큐빗들 사이의 상호 작용을 제한하는 것을 포함한다.As an example, the fault-tolerance rule includes limiting interactions between data qubits that are active within a logical qubit during the first forward traverse, the backward traverse, and the second forward traverse.
실시 예로서, 상기 제1 포워드 트래버스 및 상기 제2 포워드 트래버스는 데이터 큐빗의 준비에 응답하여 상기 데이터 큐빗의 사용 상태를 활성화 상태로 변경하고, 그리고 상기 데이터 큐빗의 측정에 응답하여 상기 데이터 큐빗의 사용 상태를 비활성화 상태로 변경한다.In an embodiment, the first forward traverse and the second forward traverse change the usage state of the data qubit to an enabled state in response to the preparation of the data qubit, and change the usage state of the data qubit to a disabled state in response to the measurement of the data qubit.
실시 예로서, 상기 백워드 트래버스는 데이터 큐빗의 측정에 응답하여 상기 데이터 큐빗의 사용 상태를 활성화 상태로 변경하고, 그리고 상기 데이터 큐빗의 준비에 응답하여 상기 데이터 큐빗의 사용 상태를 비활성화 상태로 변경한다.In an embodiment, the backward traversal changes the usage state of the data qubit to an enabled state in response to a measurement of the data qubit, and changes the usage state of the data qubit to a disabled state in response to a preparation of the data qubit.
실시 예로서, 상기 결함-허용 규칙에 기반하여 제2 양자 합성 기초 정보를 생성하는 단계; 그리고 상기 결함-허용 규칙, 상기 제2 양자 합성 기초 정보, 그리고 상기 하나의 초기 큐빗 매핑에 기반하여 상기 양자 회로 합성을 수행함으로써, 제2 양자 회로를 생성하는 단계를 더 포함한다.As an embodiment, the method further includes: generating second quantum synthesis basis information based on the fault-tolerance rule; and generating a second quantum circuit by performing quantum circuit synthesis based on the fault-tolerance rule, the second quantum synthesis basis information, and the one initial qubit mapping.
본 기재의 실시 예에 따른 컴퓨팅 장치는 결함-허용 규칙을 저장하는 규칙 저장부; 그리고 큐빗들을 포함하는 양자 칩의 정보, 양자 알고리즘 정보, 그리고 상기 결함-허용 규칙에 기반하여 양자 회로 합성을 수행함으로써 양자 회로 및 초기 큐빗 매핑을 생성하는 회로 합성부를 포함하고, 상기 회로 합성부는 서로 다른 랜덤 초기 큐빗 매핑들에 기반하여 상기 양자 회로 합성을 복수회 수행하고, 그리고 상기 서로 다른 랜덤 초기 큐빗 매핑들에 대응하는 양자 회로들 및 초기 큐빗 매핑들 중에서 상기 양자 회로 및 상기 초기 큐빗 매핑을 선택하도록 구성된다.A computing device according to an embodiment of the present disclosure includes a rule storage unit storing a fault-tolerance rule; and a circuit synthesis unit generating a quantum circuit and an initial qubit mapping by performing quantum circuit synthesis based on information of a quantum chip including qubits, quantum algorithm information, and the fault-tolerance rule, wherein the circuit synthesis unit is configured to perform the quantum circuit synthesis multiple times based on different random initial qubit mappings, and select the quantum circuit and the initial qubit mapping from among quantum circuits and initial qubit mappings corresponding to the different random initial qubit mappings.
실시 예로서, 상기 회로 합성부는 상기 양자 칩의 정보로부터 상기 물리 큐빗들의 거리 매트릭스를 생성하고, 상기 양자 알고리즘 정보로부터 상기 결함-허용 규칙에 기반하여 회로 DAG(Directed Acyclic Graph)를 생성하고, 그리고 상기 회로 DAG로부터 프런트 레이어를 검출하도록 구성된다.As an example, the circuit synthesis unit is configured to generate a distance matrix of the physical qubits from information of the quantum chip, generate a circuit DAG (Directed Acyclic Graph) based on the fault-tolerance rule from the quantum algorithm information, and detect a front layer from the circuit DAG.
실시 예로서, 상기 회로 합성부는 상기 양자 알고리즘 정보로부터 중간 회로 DAG를 생성하고, 그리고 입력 데이터 큐빗들을 초기 위치들로 이동시키는 양자 연산들을 상기 중간 회로 DAG에 추가하여 상기 회로 DAG를 생성한다.As an example, the circuit synthesis unit generates an intermediate circuit DAG from the quantum algorithm information, and adds quantum operations for moving input data qubits to initial positions to the intermediate circuit DAG to generate the circuit DAG.
실시 예로서, 상기 회로 합성부는 상기 거리 매트릭스, 상기 회로 DAG, 상기 프런트 레이어의 정보, 상기 결함-허용 규칙, 그리고 상기 서로 다른 랜덤 초기 큐빗 매핑들에 기반하여 상기 양자 회로 합성을 복수회 반복 수행하도록 구성된다.As an embodiment, the circuit synthesis unit is configured to repeatedly perform the quantum circuit synthesis multiple times based on the distance matrix, the circuit DAG, information of the front layer, the fault-tolerance rule, and the different random initial qubit mappings.
실시 예로서, 상기 회로 합성부는: 상기 양자 칩의 정보, 상기 양자 알고리즘 정보, 상기 결함-허용 규칙, 그리고 상기 랜덤 초기 큐빗 매핑들 중 하나의 랜덤 초기 큐빗 매핑에 기반하여 제1 포워드 트래버스(forward traverse)를 수행하고, 상기 양자 칩의 정보, 상기 양자 알고리즘 정보, 상기 결함-허용 규칙, 그리고 상기 제1 포워드 트래버스의 결과 큐빗 매핑에 기반하여 백워드 트래버스(backward traverse)를 수행하고, 그리고 상기 양자 칩의 정보, 상기 양자 알고리즘 정보, 상기 결함-허용 규칙, 그리고 상기 백워드 트래버스의 결과 큐빗 매핑에 기반하여 제2 포워드 트래버스를 수행함으로써 상기 양자 회로 합성을 수행하고, 그리고 상기 회로 합성부는 상기 제2 포워드 트래버스에서 합성된 양자 회로 및 상기 백워드 트래버스의 결과 큐빗 매핑을 상기 양자 회로 및 상기 초기 큐빗 매핑으로 출력한다.In an embodiment, the circuit synthesis unit performs a first forward traverse based on information of the quantum chip, information of the quantum algorithm, the fault-tolerance rule, and one random initial qubit mapping among the random initial qubit mappings, performs a backward traverse based on information of the quantum chip, information of the quantum algorithm, the fault-tolerance rule, and a resultant qubit mapping of the first forward traverse, and performs a second forward traverse based on information of the quantum chip, information of the quantum algorithm, the fault-tolerance rule, and a resultant qubit mapping of the backward traverse, thereby performing the quantum circuit synthesis, and the circuit synthesis unit outputs a quantum circuit synthesized in the second forward traverse and a resultant qubit mapping of the backward traverse as the quantum circuit and the initial qubit mapping.
실시 예로서, 상기 결함-허용 규칙은 상기 제1 포워드 트래버스, 상기 백워드 트래버스, 그리고 상기 제2 포워드 트래버스 동안 하나의 논리 큐빗 내의 활성 상태인 데이터 큐빗들 사이의 상호 작용을 제한하는 것을 포함한다.As an example, the fault-tolerance rule includes limiting interactions between data qubits that are active within a logical qubit during the first forward traverse, the backward traverse, and the second forward traverse.
실시 예로서, 상기 제1 포워드 트래버스 및 상기 제2 포워드 트래버스에서, 상기 회로 합성부는 데이터 큐빗의 준비에 응답하여 상기 데이터 큐빗의 사용 상태를 활성화 상태로 변경하고, 그리고 상기 데이터 큐빗의 측정에 응답하여 상기 데이터 큐빗의 사용 상태를 비활성화 상태로 변경한다.As an example, in the first forward traverse and the second forward traverse, the circuit synthesis unit changes the usage state of the data qubit to an activated state in response to the preparation of the data qubit, and changes the usage state of the data qubit to a deactivated state in response to the measurement of the data qubit.
실시 예로서, 상기 백워드 트래버스에서, 상기 회로 합성부는 데이터 큐빗의 측정에 응답하여 상기 데이터 큐빗의 사용 상태를 활성화 상태로 변경하고, 그리고 상기 데이터 큐빗의 준비에 응답하여 상기 데이터 큐빗의 사용 상태를 비활성화 상태로 변경한다.As an example, in the backward traverse, the circuit synthesis unit changes the usage state of the data qubit to an enabled state in response to the measurement of the data qubit, and changes the usage state of the data qubit to a disabled state in response to the preparation of the data qubit.
실시 예로서, 상기 회로 합성부는 상기 양자 칩의 정보, 제2 양자 알고리즘 정보, 상기 결함-허용 규칙, 그리고 상기 초기 큐빗 매핑에 기반하여 상기 양자 회로 합성을 수행함으로써 제2 양자 회로를 생성하도록 더 구성된다.As an embodiment, the circuit synthesis unit is further configured to generate a second quantum circuit by performing the quantum circuit synthesis based on information of the quantum chip, second quantum algorithm information, the fault-tolerance rule, and the initial qubit mapping.
본 기재의 실시 예들에 따르면, 컴퓨팅 장치는 결함-허용 규칙에 기반하여 양자 회로를 합성하도록 구성된다. 따라서, 결함-허용 양자 회로를 자동적으로 합성하는 컴퓨팅 장치 및 컴퓨팅 장치의 동작 방법이 제공된다.According to embodiments of the present disclosure, a computing device is configured to synthesize a quantum circuit based on fault-tolerant rules. Accordingly, a computing device and a method of operating the computing device are provided for automatically synthesizing a fault-tolerant quantum circuit.
도 1은 본 기재의 실시 예에 따른 양자 시스템을 보여준다.
도 2는 회로의 형태로 구현된 양자 알고리즘의 예를 보여준다.
도 3a는 QASM 코드 및 알고리즘 회로로 구현된 양자 알고리즘의 예를 보여준다.
도 3b는 합성된 양자 알고리즘의 QASM 코드 및 알고리즘 회로를 보여준다.
도 4는 본 기재의 실시 예에 따른 컴퓨팅 장치의 동작 방법을 보여준다.
도 5는 본 기재의 실시 예에 따른 컴퓨팅 장치가 양자 합성 기초 정보를 생성하는 예를 보여준다.
도 6은 컴퓨팅 장치가 결함-허용 규칙에 기반하여 회로 DAG를 생성하는 예를 보여준다.
도 7은 양자 알고리즘의 알고리즘 회로의 예를 보여준다.
도 8은 도 7의 알고리즘 회로로부터 생성되는 중간 회로 DAG의 예를 보여준다.
도 9는 도 8의 중간 회로 DAG로부터 생성되는 회로 DAG의 예를 보여준다.
도 10은 컴퓨팅 장치가 결함-허용 규칙 및 양자 합성 기초 정보에 기반하여 양자 회로 합성을 수행하는 예를 보여준다.
도 11은 컴퓨팅 장치가 제1 포워드 트래버스, 백워드 트래버스, 그리고 제2 포워드 트래버스 시에 결함-허용 규칙을 적용하는 예를 보여준다.
도 12는 데이터 큐빗이 활성화 및 비활성화 되는 예를 보여준다.
도 13은 컴퓨팅 장치가 포워드 트래버스를 수행하는 동안 데이터 큐빗들의 활성화 및 비활성화를 식별하는 예를 보여준다.
도 14는 컴퓨팅 장치가 백워드 트래버스를 수행하는 동안 데이터 큐빗들의 활성화 및 비활성화를 식별하는 예를 보여준다.
도 15는 컴퓨팅 장치가 둘 이상의 양자 회로들을 연계하여 합성하는 예를 보여준다.
도 16은 기준 양자 알고리즘의 초기 큐빗 매핑의 예를 보여준다.
도 17은 기준 양자 알고리즘의 초기 큐빗 매핑을 2-큐빗 양자 알고리즘에 적용하는 예를 보여준다.
도 18은 기준 양자 알고리즘의 초기 큐빗 매핑을 2-큐빗 양자 알고리즘에 적용하는 다른 예를 보여준다.
도 19는 T-게이트의 양자 회로 합성을 위한 초기 큐빗 매핑의 예를 보여준다.
도 20은 컴퓨팅 장치에 의해 생성되는 양자 회로들이 결합된 통합 양자 회로의 예를 보여준다.Figure 1 shows a quantum system according to an embodiment of the present invention.
Figure 2 shows an example of a quantum algorithm implemented in the form of a circuit.
Figure 3a shows an example of a quantum algorithm implemented with a QASM code and algorithm circuit.
Figure 3b shows the QASM code and algorithm circuit of the synthesized quantum algorithm.
Figure 4 shows an operation method of a computing device according to an embodiment of the present disclosure.
FIG. 5 shows an example of a computing device generating quantum synthesis basic information according to an embodiment of the present disclosure.
Figure 6 shows an example of a computing device generating a circuit DAG based on fault-tolerance rules.
Figure 7 shows an example of an algorithm circuit of a quantum algorithm.
Figure 8 shows an example of an intermediate circuit DAG generated from the algorithm circuit of Figure 7.
Figure 9 shows an example of a circuit DAG generated from the intermediate circuit DAG of Figure 8.
Figure 10 shows an example of a computing device performing quantum circuit synthesis based on fault-tolerance rules and quantum synthesis basis information.
Figure 11 shows an example of a computing device applying fault-tolerance rules during a first forward traverse, a backward traverse, and a second forward traverse.
Figure 12 shows an example of data qubits being activated and deactivated.
Figure 13 shows an example of identifying the activation and deactivation of data qubits while a computing device performs a forward traversal.
Figure 14 shows an example of identifying the activation and deactivation of data qubits while a computing device performs a backward traversal.
Figure 15 shows an example of a computing device synthesizing two or more quantum circuits.
Figure 16 shows an example of the initial qubit mapping of a reference quantum algorithm.
Figure 17 shows an example of applying the initial qubit mapping of a reference quantum algorithm to a two-qubit quantum algorithm.
Figure 18 shows another example of applying the initial qubit mapping of a reference quantum algorithm to a two-qubit quantum algorithm.
Figure 19 shows an example of initial qubit mapping for quantum circuit synthesis of a T-gate.
Figure 20 shows an example of an integrated quantum circuit that combines quantum circuits generated by a computing device.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.Hereinafter, embodiments of the present invention will be described clearly and in detail to the extent that a person having ordinary skill in the art can easily practice the present invention.
도 1은 본 기재의 실시 예에 따른 양자 시스템(10)을 보여준다. 도 1을 참조하면, 양자 시스템(10)은 컴퓨팅 장치(100) 및 양자 컴퓨팅 장치(200)를 포함할 수 있다.FIG. 1 illustrates a quantum system (10) according to an embodiment of the present disclosure. Referring to FIG. 1, the quantum system (10) may include a computing device (100) and a quantum computing device (200).
컴퓨팅 장치(100)는 결함-허용 규칙(FTC)(Fault-Tolerant Constraint), 양자 알고리즘 정보(QA)(또는 양자 프로토콜 정보) 및 양자 칩 정보(QCI)에 기반하여 양자 회로 합성을 수행함으로써 양자 회로(QC) 및 초기 큐빗 매핑(IM)을 생성할 수 있다. 컴퓨팅 장치(100)는 규칙 저장부(110) 및 회로 합성부(120)를 포함할 수 있다.A computing device (100) can generate a quantum circuit (QC) and an initial qubit mapping (IM) by performing quantum circuit synthesis based on a fault-tolerant constraint (FTC), quantum algorithm information (QA) (or quantum protocol information), and quantum chip information (QCI). The computing device (100) can include a rule storage unit (110) and a circuit synthesis unit (120).
규칙 저장부(110)는 결함-허용 규칙(FTC)을 저장하도록 구성된다. 예를 들어, 결함-허용 규칙(FTC)은 사용자에 의해 또는 외부의 컴퓨팅 장치에 의해 컴퓨팅 장치(100)의 규칙 저장부(110)로 전달될 수 있다. 결함-허용 규칙(FTC)은 회로 합성부(120)가 결함-허용 양자 회로를 합성하도록 지원할 수 있다.The rule storage unit (110) is configured to store fault-tolerant rules (FTCs). For example, the fault-tolerant rules (FTCs) may be transmitted to the rule storage unit (110) of the computing device (100) by a user or an external computing device. The fault-tolerant rules (FTCs) may assist the circuit synthesis unit (120) in synthesizing fault-tolerant quantum circuits.
회로 합성부(120)는 결함-허용 규칙(FTC)(Fault-Tolerant Constraint), 양자 알고리즘 정보(QA) 및 양자 칩 정보(QCI)에 기반하여 양자 회로(QC) 및 초기 큐빗 매핑(IM)을 생성할 수 있다.The circuit synthesis unit (120) can generate a quantum circuit (QC) and an initial qubit mapping (IM) based on a fault-tolerant constraint (FTC), quantum algorithm information (QA), and quantum chip information (QCI).
양자 컴퓨팅 장치(200)는 양자 컴퓨팅을 수행할 수 있다. 양자 컴퓨팅 장치(200)는 초전도체, 양자점 등과 같은 반도체 기반으로 구현될 수 있다. 양자 컴퓨팅 장치(200)는 복수의 큐빗들을 포함하는 양자칩(210)을 포함할 수 있다.A quantum computing device (200) can perform quantum computing. The quantum computing device (200) can be implemented based on semiconductors such as superconductors, quantum dots, etc. The quantum computing device (200) can include a quantum chip (210) including a plurality of qubits.
양자 연산 시에 발생하는 오류를 정정하기 위하여, 양자 오류 정정 연산이 사용될 수 있다. 예를 들어, [[n, k, d]] 양자 오류 정정 부호는 k개의 논리적 양자 정보를 n개의 물리 큐빗들에 분배함으로써 부호화를 수행할 수 있다(n, k 및 d의 각각은 양의 정수). [[n, k, d]] 양자 오류 정정 부호에 의해 부호화된 양자 정보는 논리 큐빗 내의 (d-1)/2개 이하의 물리 큐빗들에서 발생한 양자 오류들을 정정하는 것을 지원할 수 있다.To correct errors that occur during quantum computation, quantum error correction operations can be used. For example, the [[n, k, d]] quantum error correction code can perform encoding by distributing k logical quantum information to n physical qubits (where n, k, and d are each positive integers). The quantum information encoded by the [[n, k, d]] quantum error correction code can support correcting quantum errors that occur in (d-1)/2 or fewer physical qubits within a logical qubit.
양자 오류는 둘 이상의 큐빗들의 연산에 의해 확산(또는 전파)될 수 있다. 결함-허용 양자 알고리즘(또는 양자 프로토콜)은 양자 오류들의 수를 (d-1)/2개 이하로 억제함으로써, 일부 양자 오류가 발생하여도 정상적은 연산을 보장할 수 있다.Quantum errors can be propagated (or propagated) by operations on two or more qubits. A fault-tolerant quantum algorithm (or quantum protocol) can ensure normal operation even when some quantum errors occur by limiting the number of quantum errors to (d-1)/2 or less.
도 2는 회로의 형태로 구현된 양자 알고리즘(또는 양자 프로토콜)의 예를 보여준다. 도 2를 참조하면, 양자 알고리즘(또는 양자 프로토콜)은 제1 논리 큐빗(LQ1) 및 제2 논리 큐빗(LQ2) 사이의 양자 연산을 포함할 수 있다. 제1 논리 큐빗(LQ1) 및 제2 논리 큐빗(LQ2)의 각각은 제1 내지 제7 물리 큐빗들(~)을 포함할 수 있다. 도 2의 양자 알고리즘(또는 양자 프로토콜)은 제1 논리 큐빗(LQ1) 및 제2 논리 큐빗(LQ2)의 제1 내지 제7 물리 큐빗들(~)에 대해 각각 CNOT(Controlled Not) 연산()을 수행할 수 있다. 예를 들어, 도 2의 도 2의 양자 알고리즘(또는 양자 프로토콜)은 횡단(Transversal) CNOT 연산일 수 있다.Fig. 2 shows an example of a quantum algorithm (or quantum protocol) implemented in the form of a circuit. Referring to Fig. 2, the quantum algorithm (or quantum protocol) may include a quantum operation between a first logical qubit (LQ1) and a second logical qubit (LQ2). Each of the first logical qubit (LQ1) and the second logical qubit (LQ2) may be a first to seventh physical qubit ( ~ ) may be included. The quantum algorithm (or quantum protocol) of FIG. 2 includes the first to seventh physical qubits of the first logical qubit (LQ1) and the second logical qubit (LQ2). ~ ) for each CNOT (Controlled Not) operation( ) can be performed. For example, the quantum algorithm (or quantum protocol) of FIG. 2 may be a transversal CNOT operation.
도 2의 양자 알고리즘(또는 양자 프로토콜)은 제1 논리 큐빗(LQ1)의 제1 내지 제7 물리 큐빗들(~) 사이의 양자 연산을 수행하지 않는다. 또한, 도 2의 양자 알고리즘(또는 양자 프로토콜)은 제2 논리 큐빗(LQ2)의 제1 내지 제7 물리 큐빗들(~) 사이의 양자 연산을 수행하지 않는다. 즉, 도 2의 양자 알고리즘(또는 양자 프로토콜)은 제1 논리 큐빗(LQ1) 내에서 양자 오류를 전파하지 않으므로 결함-허용적이고, 그리고 제2 논리 큐빗(LQ2) 내에서 양자 오류를 전파하지 않으므로 결함-허용적일 수 있다.The quantum algorithm (or quantum protocol) of Fig. 2 is implemented by the first to seventh physical qubits of the first logical qubit (LQ1). ~ ) does not perform quantum operations between the first to seventh physical qubits of the second logical qubit (LQ2). In addition, the quantum algorithm (or quantum protocol) of Fig. 2 does not perform quantum operations between the first to seventh physical qubits of the second logical qubit (LQ2). ~ ) does not perform quantum operations between them. That is, the quantum algorithm (or quantum protocol) of Fig. 2 can be fault-tolerant because it does not propagate quantum errors within the first logical qubit (LQ1), and can be fault-tolerant because it does not propagate quantum errors within the second logical qubit (LQ2).
적어도, 유니터리 게이트(Unitary Gate)로서 하다마드(Hadamard) 게이트, T 게이트 및 CNOT 게이트, 초기화 및 측정 게이트로서 준비(예를 들어, Z축 준비) 게이트 및 측정(예를 들어, Z축 측정) 게이트, 그리고 오류 정정 게이트로서 신드롬 측정 게이트가 결함-허용적으로 구현되면(예를 들어, 횡단(transversal)으로 구현되면), 범용 결함-허용 양자 연산이 수행될 수 있다.At least, if Hadamard gate, T gate and CNOT gate are implemented as unitary gates, preparation (e.g., Z-axis preparation) gate and measurement (e.g., Z-axis measurement) gate are implemented as initialization and measurement gates, and syndrome measurement gate is implemented as error correction gate in a fault-tolerant manner (e.g., transversally), then universal fault-tolerant quantum computation can be performed.
도 3a는 QASM(Quantum Assembly) 코드 및 알고리즘 회로로 구현된 양자 알고리즘(또는 양자 프로토콜)의 예를 보여준다. 도 3a를 참조하면, QASM 코드의 'qubit q[3]'에 의해 제1 내지 제3 큐빗들(q1~q3)이 ''으로 준비될 수 있다. QASM 코드의 'H q[1]'에 의해 제1 큐빗(q1)에서 하다마드 게이트(H)의 연산이 수행될 수 있다.Figure 3a shows an example of a quantum algorithm (or quantum protocol) implemented with a QASM (Quantum Assembly) code and algorithm circuit. Referring to Figure 3a, the first to third qubits (q1 to q3) are ' ' can be prepared. The Hadamard gate (H) operation can be performed on the first qubit (q1) by 'H q[1]' of the QASM code.
QASM 코드의 'CNOT q[1], q[2]'에 의해 제2 큐빗(q2)에서 제1 큐빗(q1)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다. QASM 코드의 'CNOT q[2], q[3]'에 의해 제3 큐빗(q3)에서 제2 큐빗(q2)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다.The CNOT gate is performed by referencing the first qubit (q1) from the second qubit (q2) by 'CNOT q[1], q[2]' of the QASM code. ) can be performed. The CNOT gate ( ) can be performed by referencing the second qubit (q2) from the third qubit (q3) by 'CNOT q[2], q[3]' of the QASM code. ) operations can be performed.
양자 컴퓨팅 장치(200)가 양자 칩(210)을 이용하여 양자 연산을 수행할 때, 국소성의 제약을 받는다. 양자 컴퓨팅 장치(200)는 양자 칩(210)의 서로 인접한 큐빗들 사이에서만 양자 연산을 수행할 수 있다.When a quantum computing device (200) performs quantum operations using a quantum chip (210), it is subject to locality constraints. The quantum computing device (200) can perform quantum operations only between adjacent qubits of the quantum chip (210).
양자 칩(210)의 큐빗들의 결합 구조는 양자 칩(210)의 종류에 따라 달라질 수 있다. 따라서, 도 3a의 양자 알고리즘(또는 양자 프로토콜)으로부터 양자 회로를 합성하는 과정은 양자 칩(210)의 양자 칩 정보(QCI)(도 1 참조), 예를 들어 양자 칩(210)의 큐빗들의 물리적인 결합 상태를 참조할 수 있다. 예를 들어, 서로 인접하지 않은 큐빗들 사이의 연산이 필요하면, 양자 연산의 대상인 큐빗들을 서로 인접하게 이동시키는 스왑 게이트가 양자 회로 합성 과정에서 추가될 수 있다.The coupling structure of the qubits of the quantum chip (210) may vary depending on the type of the quantum chip (210). Therefore, the process of synthesizing a quantum circuit from the quantum algorithm (or quantum protocol) of FIG. 3A may refer to the quantum chip information (QCI) of the quantum chip (210) (see FIG. 1), for example, the physical coupling state of the qubits of the quantum chip (210). For example, if an operation between non-adjacent qubits is required, a swap gate that moves the qubits that are the targets of the quantum operation to be adjacent to each other may be added during the quantum circuit synthesis process.
예시적으로, 도 3a의 양자 알고리즘(또는 양자 프로토콜)은 특정한 양자 칩(예를 들어, ibmqx4)에서 연산 불가일 수 있다. 도 3a의 양자 알고리즘(또는 양자 프로토콜)을 특정한 양자 칩(예를 들어, ibmqx4)에서 연산 가능하도록 수정한 예가 도 3b에 도시된다.For example, the quantum algorithm (or quantum protocol) of FIG. 3a may not be operable on a specific quantum chip (e.g., ibmqx4). An example of modifying the quantum algorithm (or quantum protocol) of FIG. 3a to be operable on a specific quantum chip (e.g., ibmqx4) is illustrated in FIG. 3b.
도 3b는 수정된 양자 알고리즘(또는 양자 프로토콜)의 QASM 코드 및 알고리즘 회로를 보여준다. 도 3b를 참조하면, QASM 코드의 'qubit q[3]'에 의해 제1 내지 제3 큐빗들(q1~q3)이 ''으로 준비될 수 있다. QASM 코드의 'H q[2]'에 의해 제2 큐빗(q2)에서 하다마드 게이트(H)의 연산이 수행될 수 있다.Fig. 3b shows the QASM code and algorithm circuit of the modified quantum algorithm (or quantum protocol). Referring to Fig. 3b, the first to third qubits (q1 to q3) are ' ' can be prepared. The Hadamard gate (H) operation can be performed on the second qubit (q2) by 'H q[2]' of the QASM code.
QASM 코드의 'CNOT q[2], q[1]'에 의해 제1 큐빗(q1)에서 제2 큐빗(q2)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다. QASM 코드의 'H q[1]'에 의해 제1 큐빗(q1)에서 하다마드 게이트(H)의 연산이 수행될 수 있다. QASM 코드의 'H q[3]'에 의해 제3 큐빗(q3)에서 하다마드 게이트(H)의 연산이 수행될 수 있다.The CNOT gate refers to the second qubit (q2) from the first qubit (q1) by 'CNOT q[2], q[1]' of the QASM code. ) operation can be performed. The Hadamard gate (H) operation can be performed on the first qubit (q1) by 'H q[1]' of the QASM code. The Hadamard gate (H) operation can be performed on the third qubit (q3) by 'H q[3]' of the QASM code.
QASM 코드의 'CNOT q[3], q[2]'에 의해 제2 큐빗(q2)에서 제3 큐빗(q3)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다. QASM 코드의 'H q[2]'에 의해 제2 큐빗(q2)에서 하다마드 게이트(H)의 연산이 수행될 수 있다. QASM 코드의 'H q[3]'에 의해 제3 큐빗(q3)에서 하다마드 게이트(H)의 연산이 수행될 수 있다.The CNOT gate refers to the third qubit (q3) from the second qubit (q2) by 'CNOT q[3], q[2]' of the QASM code. ) operation can be performed. The Hadamard gate (H) operation can be performed on the second qubit (q2) by 'H q[2]' of the QASM code. The Hadamard gate (H) operation can be performed on the third qubit (q3) by 'H q[3]' of the QASM code.
상술된 바와 같이, 양자 알고리즘(또는 양자 프로토콜)에 기반하여 양자 회로 합성을 수행할 때에, 국소성의 제약 및 양자 칩(210)의 큐빗들의 결합 관계에 의해 수정이 발생할 수 있다. 수정은 도 2의 횡단(transversal) CNOT 게이트 연산의 제1 논리 큐빗(LQ1) 또는 제2 논리 큐빗(LQ2) 내의 제1 내지 제7 물리 큐빗들(~)의 스왑 게이트 연산을 포함할 수 있다.As described above, when performing quantum circuit synthesis based on a quantum algorithm (or quantum protocol), modifications may occur due to constraints on locality and coupling relationships of qubits of a quantum chip (210). The modifications may occur in the first to seventh physical qubits (LQ1) or the second logical qubit (LQ2) of the transversal CNOT gate operation of FIG. 2. ~ ) may include a swap gate operation.
제1 논리 큐빗(LQ1) 또는 제2 논리 큐빗(LQ2) 내의 제1 내지 제7 물리 큐빗들(~)의 스왑 게이트 연산은 제1 논리 큐빗(LQ1) 내의 제1 내지 제7 물리 큐빗들(~) 사이의 스왑 게이트 연산 또는 제2 논리 큐빗(LQ2) 내의 제1 내지 제7 물리 큐빗들(~) 사이의 스왑 게이트 연산을 포함할 수 있다. 이러한 수정이 발생하면, 수정된 양자 알고리즘(또는 양자 프로토콜)은 제1 논리 큐빗(LQ1) 내에서 또는 제2 논리 큐빗(LQ2) 내에서 양자 오류의 전파를 유발한다. 즉, 양자 회로 합성 과정의 수정에 의해, 결함-허용적으로 설계된 양자 알고리즘(또는 양자 프로토콜)이 더 이상 결함-허용적이지 않게 변경될 수 있다.The first to seventh physical qubits within the first logical qubit (LQ1) or the second logical qubit (LQ2) ~ ) swap gate operation is performed on the first to seventh physical qubits (LQ1) within the first logical qubit (LQ1). ~ ) or the swap gate operation between the first to seventh physical qubits within the second logical qubit (LQ2). ~ ) may include a swap gate operation between them. When such a modification occurs, the modified quantum algorithm (or quantum protocol) causes quantum errors to propagate within the first logical qubit (LQ1) or within the second logical qubit (LQ2). That is, by modifying the quantum circuit synthesis process, a quantum algorithm (or quantum protocol) that is designed to be fault-tolerant can be changed to no longer be fault-tolerant.
본 기재는 양자 회로 합성 과정에 결함-허용 규칙을 반영함으로써, 양자 회로 합성 과정에서 결함-허용 양자 알고리즘(또는 양자 프로토콜)의 결함-허용 특색이 손실되는 것을 방지한다. 따라서, 컴퓨팅 장치(100)(도 1 참조)는 결함-허용 특색을 유지하면서 양자 회로 합성을 수행하여 양자 회로(QC)를 자동적으로 생성할 수 있다.This invention prevents the loss of the fault-tolerant characteristics of a fault-tolerant quantum algorithm (or quantum protocol) during the quantum circuit synthesis process by incorporating fault-tolerant rules into the quantum circuit synthesis process. Accordingly, the computing device (100) (see FIG. 1) can automatically generate a quantum circuit (QC) by performing quantum circuit synthesis while maintaining the fault-tolerant characteristics.
예시적으로, 본 기재의 컴퓨팅 장치(100)는 발견적 학습법 기반의 양자 회로 합성 알고리즘에 기반하여 양자 회로 합성을 수행할 수 있다. 발견적 학습법 기반의 양자 회로 합성 알고리즘은 임의의 초기 큐빗 매핑(또는 배치)을 기반으로 국소적으로 최적화된 큐빗 이동 경로를 찾는 과정을 수행할 수 있다. 본 기재의 컴퓨팅 장치(100)는 발견적 학습법 기반의 양자 회로 합성 알고리즘에 기반하여, 임의의 초기 큐빗 매핑을 갱신하며 국소적으로 최적화된 큐빗 이동 경로를 찾는 과정을 반복함으로써, 서로 다른 복수의 초기 큐빗 매핑들에 대응하는 복수의 양자 회로들(합성된 양자 회로들)을 생성할 수 있다. 본 기재의 컴퓨팅 장치는 복수의 양자 회로들 및 복수의 초기 큐빗 매핑들 중 가장 높은 성능(또는 가장 낮은 비용)을 갖는 양자 회로 및 초기 큐빗 매핑을 최종적인 양자 회로 및 초기 큐빗 매핑으로 선택할 수 있다. 발견적 학습법 기반의 양자 회로 합성 알고리즘은, 예를 들어 SABRE를 포함할 수 있다. SABRE는 'Li, G., Ding, Y., 그리고 Xie, Y.'에 의해 2019.04.13에 공개된 'Tackling the Qubit Mapping Problem for NISQ-Era Quantum Devices'에 기재되며, 본 기재의 레퍼런스로 포함된다.For example, the computing device (100) of the present disclosure may perform quantum circuit synthesis based on a heuristic learning-based quantum circuit synthesis algorithm. The heuristic learning-based quantum circuit synthesis algorithm may perform a process of finding a locally optimized qubit movement path based on an arbitrary initial qubit mapping (or arrangement). The computing device (100) of the present disclosure may generate a plurality of quantum circuits (synthesized quantum circuits) corresponding to a plurality of different initial qubit mappings by repeating the process of updating an arbitrary initial qubit mapping and finding a locally optimized qubit movement path based on the heuristic learning-based quantum circuit synthesis algorithm. The computing device of the present disclosure may select a quantum circuit and an initial qubit mapping having the highest performance (or lowest cost) among the plurality of quantum circuits and the plurality of initial qubit mappings as the final quantum circuit and the initial qubit mapping. The heuristic learning-based quantum circuit synthesis algorithm may include, for example, SABRE. SABRE is described in 'Tackling the Qubit Mapping Problem for NISQ-Era Quantum Devices' by 'Li, G., Ding, Y., and Xie, Y.', published on 2019.04.13, and incorporated herein by reference.
도 4는 본 기재의 실시 예에 따른 컴퓨팅 장치(100)의 동작 방법을 보여준다. 도 1 및 도 4를 참조하면, S110 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙(FTC)에 기반하여 양자 합성 기초 정보를 생성할 수 있다. 예를 들어, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙(FTC), 양자 칩 정보(QCI), 그리고 양자 알고리즘 정보(QA)(또는 양자 프로토콜 정보)에 기반하여 양자 합성 기초 정보를 생성할 수 있다.FIG. 4 illustrates an operation method of a computing device (100) according to an embodiment of the present disclosure. Referring to FIG. 1 and FIG. 4, in step S110, the circuit synthesis unit (120) of the computing device (100) can generate quantum synthesis basic information based on a fault-tolerance rule (FTC). For example, the circuit synthesis unit (120) of the computing device (100) can generate quantum synthesis basic information based on a fault-tolerance rule (FTC), quantum chip information (QCI), and quantum algorithm information (QA) (or quantum protocol information).
S120 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 랜덤 초기 큐빗 매핑을 선택할 수 있다. 랜덤 큐빗 매핑은 양자 알고리즘(또는 양자 프로토콜)의 입력 논리 큐빗(들)의 입력 물리 큐빗들(예를 들어, 입력 데이터 큐빗들)을 양자 칩(210) 내의 물리 큐빗들(예를 들어, 큐빗 노드들)에 배치하는 매핑 정보를 포함할 수 있다.At step S120, the circuit synthesis unit (120) of the computing device (100) may select a random initial qubit mapping. The random qubit mapping may include mapping information for arranging input physical qubits (e.g., input data qubits) of input logical qubit(s) of a quantum algorithm (or quantum protocol) to physical qubits (e.g., qubit nodes) within a quantum chip (210).
S130 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙 및 양자 합성 기초 정보에 기반하여 양자 회로 합성을 수행할 수 있다. 양자 회로 합성을 수행함으로써, S140 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 랜덤 초기 큐빗 매핑에 대응하는 양자 회로를 획득(또는 생성)할 수 있다.At step S130, the circuit synthesis unit (120) of the computing device (100) can perform quantum circuit synthesis based on fault-tolerance rules and quantum synthesis basic information. By performing quantum circuit synthesis, at step S140, the circuit synthesis unit (120) of the computing device (100) can obtain (or generate) a quantum circuit corresponding to the random initial qubit mapping.
S150 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 회로 합성이 최대 반복 횟수만큼 수행되었는지 판단할 수 있다. 양자 회로 합성이 최대 반복 횟수만큼 수행되지 않았으면, 즉 양자 회로 합성이 최대 반복 횟수보다 적게 수행되었으면, S120 단계에서 컴퓨팅 장치(100)의 회로 합성부(120)는 랜덤 초기 큐빗 매핑을 갱신(또는 변경)할 수 있다. 이후에, 컴퓨팅 장치(100)의 회로 합성부(120)는 S130 단계 및 S140 단계에서 양자 회로 합성을 수행하여, 수정된 랜덤 초기 큐빗 매핑에 대응하는 양자 회로를 생성할 수 있다.At step S150, the circuit synthesis unit (120) of the computing device (100) can determine whether the quantum circuit synthesis has been performed the maximum number of iterations. If the quantum circuit synthesis has not been performed the maximum number of iterations, i.e., if the quantum circuit synthesis has been performed less than the maximum number of iterations, at step S120, the circuit synthesis unit (120) of the computing device (100) can update (or change) the random initial qubit mapping. Thereafter, the circuit synthesis unit (120) of the computing device (100) can perform quantum circuit synthesis at steps S130 and S140 to generate a quantum circuit corresponding to the modified random initial qubit mapping.
S150 단계에서, 양자 회로 합성이 최대 반복 횟수만큼 수행되었으면, 컴퓨팅 장치(100)의 회로 합성부(120)는 최대 반복 횟수에 대응하는 수의 초기 랜덤 큐빗 매핑들 및 양자 회로들을 가질 수 있다. S160 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 수집된 양자 회로들 및 랜덤 초기 큐빗 매핑들 중에서 하나의 양자 회로 및 하나의 초기 큐빗 매핑을 양자 회로(QC) 및 초기 큐빗 매핑(IM)으로 선택할 수 있다.At step S150, if the quantum circuit synthesis has been performed for the maximum number of iterations, the circuit synthesis unit (120) of the computing device (100) may have a number of initial random qubit mappings and quantum circuits corresponding to the maximum number of iterations. At step S160, the circuit synthesis unit (120) of the computing device (100) may select one quantum circuit and one initial qubit mapping from among the collected quantum circuits and random initial qubit mappings as the quantum circuit (QC) and the initial qubit mapping (IM).
도 5는 본 기재의 실시 예에 따른 컴퓨팅 장치(100)가 양자 합성 기초 정보를 생성(도 4의 S110 단계)하는 예를 보여준다. 도 1 및 도 5를 참조하면, S210 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 칩 정보(QCI)로부터 양자 회로 합성 기초 정보의 일부를 생성할 수 있다.FIG. 5 shows an example of a computing device (100) according to an embodiment of the present disclosure generating quantum synthesis basic information (step S110 of FIG. 4). Referring to FIGS. 1 and 5 , in step S210, the circuit synthesis unit (120) of the computing device (100) can generate a portion of quantum circuit synthesis basic information from quantum chip information (QCI).
S210 단계는 S211 단계 및 S212 단계를 포함할 수 있다. S211 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 칩 정보(QCI)로부터 양자 칩(210)의 물리 큐빗들(또는 큐빗 노드들)의 결합 그래프를 획득(또는 생성)할 수 있다. S212 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 칩(210)의 물리 큐빗들(또는 큐빗 노드들)의 결합 그래프로부터 양자 칩(210)의 물리 큐빗들(또는 큐빗 노드들)의 거리 매트릭스(distance matrix)를 생성할 수 있다. 거리 매트릭스는 양자 회로 합성 기초 정보에 포함될 수 있다.Step S210 may include steps S211 and S212. In step S211, the circuit synthesis unit (120) of the computing device (100) may obtain (or generate) a coupling graph of physical qubits (or qubit nodes) of the quantum chip (210) from quantum chip information (QCI). In step S212, the circuit synthesis unit (120) of the computing device (100) may generate a distance matrix of physical qubits (or qubit nodes) of the quantum chip (210) from the coupling graph of the physical qubits (or qubit nodes) of the quantum chip (210). The distance matrix may be included in the quantum circuit synthesis basic information.
S220 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 알고리즘 정보(QA)로부터 양자 회로 합성 기초 정보의 일부를 생성할 수 있다. S220 단계는 S221 단계, S222 단계, 그리고 S223 단계를 포함할 수 있다.At step S220, the circuit synthesis unit (120) of the computing device (100) may generate a portion of quantum circuit synthesis basic information from quantum algorithm information (QA). Step S220 may include steps S221, S222, and S223.
S221 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 알고리즘 정보(QA)로서 QASM 코드를 획득(예를 들어, 수신)할 수 있다. S222 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙에 기반하여 회로 DAG(Directed Acyclic Graph)를 생성할 수 있다. 회로 DAG는 QASM 코드를 DAG의 형태로 변환함으로써 생성될 수 있다. S223 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 회로 DAG의 프런트 레이어(front layer)를 검출할 수 있다. 회로 DAG 및 프런트 레이어 정보는 양자 합성 기초 정보에 포함될 수 있다.In step S221, the circuit synthesis unit (120) of the computing device (100) can obtain (e.g., receive) QASM code as quantum algorithm information (QA). In step S222, the circuit synthesis unit (120) of the computing device (100) can generate a circuit DAG (Directed Acyclic Graph) based on fault-tolerance rules. The circuit DAG can be generated by converting the QASM code into the form of a DAG. In step S223, the circuit synthesis unit (120) of the computing device (100) can detect a front layer of the circuit DAG. The circuit DAG and front layer information can be included in the quantum synthesis basic information.
도 6은 컴퓨팅 장치(100)가 결함-허용 규칙에 기반하여 회로 DAG를 생성(도 5의 S222 단계)하는 예를 보여준다. 도 1 및 도 6을 참조하면, S310 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 입력 데이터 큐빗들의 초기 위치들을 저장할 수 있다. S320 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 알고리즘(또는 양자 프로토콜)의 QASM 코드로부터 중간 회로 DAG를 생성할 수 있다.FIG. 6 shows an example in which a computing device (100) generates a circuit DAG based on a fault-tolerance rule (step S222 of FIG. 5). Referring to FIGS. 1 and 6 , in step S310 , the circuit synthesis unit (120) of the computing device (100) can store the initial positions of input data qubits. In step S320 , the circuit synthesis unit (120) of the computing device (100) can generate an intermediate circuit DAG from the QASM code of a quantum algorithm (or quantum protocol).
S330 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 입력 데이터 큐빗들을 초기 위치들로 이동시키는 양자 연산들을 중간 회로 DAG에 추가하여 회로 DAG를 생성할 수 있다.At step S330, the circuit synthesis unit (120) of the computing device (100) can generate a circuit DAG by adding quantum operations that move input data qubits to initial positions to the intermediate circuit DAG.
양자 회로에서, 입력 데이터 큐빗들의 초기 위치들이 변경되면, 양자 연산의 결과가 달라질 수 있다. 양자 연산이 수행된 후에 입력 데이터 큐빗들이 초기 위치들(예를 들어, 양자 칩(210)의 물리 큐빗 위치들 또는 큐빗 노드 위치들)로 이동되면, 어떠한 형태의 양자 연산이 수행되어도(또는 다음 단계에서 추가적으로 수행되어도) 양자 연산의 결과가 달라지지 않는 자족적인(self-contained) 결함-허용 양자 회로가 합성될 수 있다.In a quantum circuit, if the initial positions of the input data qubits are changed, the results of the quantum operation may change. If the input data qubits are moved to the initial positions (e.g., the physical qubit positions or qubit node positions of the quantum chip (210)) after the quantum operation is performed, a self-contained, fault-tolerant quantum circuit can be synthesized in which the results of the quantum operation do not change, regardless of the type of quantum operation performed (or additionally performed in the next step).
도 7은 양자 알고리즘(또는 양자 프로토콜)의 알고리즘 회로의 예를 보여준다. 예시적으로 3-큐빗 양자 오류 정정 회로의 알고리즘 회로가 도 7에 도시된다. 도 7을 참조하면, 3-큐빗 양자 오류 정정 회로는 준비 게이트들(Pz)(예를 들어, Z축 준비 게이트들)에서 입력 논리 큐빗들로서 제1 논리 큐빗(), 제2 논리 큐빗(), 그리고 제3 논리 큐빗()을 준비(prepare)할 수 있다.Fig. 7 shows an example of an algorithm circuit of a quantum algorithm (or quantum protocol). As an example, an algorithm circuit of a 3-qubit quantum error correction circuit is illustrated in Fig. 7. Referring to Fig. 7, the 3-qubit quantum error correction circuit uses the first logical qubit ( ) as input logical qubits in the preparation gates (Pz) (e.g., Z-axis preparation gates). ), second logical qubit ( ), and the third logical qubit ( ) can be prepared.
이후에, 3-큐빗 양자 오류 정정 회로는 제1 논리 큐빗()에 대해 하다마드 게이트(H)의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제2 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제3 논리 큐빗()에서 제2 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다. 이후에, 3-큐빗 양자 오류 정정 회로는 오류가 발생 가능한 또는 오류를 삽입할 수 있는 에러 게이트(ε)의 연산을 수행할 수 있다.Afterwards, a 3-qubit quantum error correction circuit is used to correct the first logical qubit ( ) can perform Hadamard gate (H) operations on the second logical qubit ( ) in the first logical qubit ( ) with reference to the CNOT gate ( ) can perform operations. The 3-qubit quantum error correction circuit is a third logical qubit ( ) in the second logical qubit ( ) with reference to the CNOT gate ( ) can perform the operation. Afterwards, the 3-qubit quantum error correction circuit can perform the operation of the error gate (ε) that can cause or insert errors.
양자 오류의 정정을 위하여, 3-큐빗 양자 오류 정정 회로는 준비 게이트들(Pz)(예를 들어, Z축 준비 게이트들)에서 제4 논리 큐빗() 및 제5 논리 큐빗()을 준비(prepare)할 수 있다.For quantum error correction, a 3-qubit quantum error correction circuit is used to correct the fourth logical qubit ( ) and the fifth logical qubit ( ) can be prepared.
이후에, 3-큐빗 양자 오류 정정 회로는 제4 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제4 논리 큐빗()에서 제2 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제5 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제5 논리 큐빗()에서 제3 논리 큐빗()을 참조하여 CNOT 게이트()의 연산을 수행할 수 있다.Afterwards, a 3-qubit quantum error correction circuit is used to create a fourth logical qubit ( ) in the first logical qubit ( ) with reference to the CNOT gate ( ) can perform operations. The 3-qubit quantum error correction circuit is a fourth logical qubit ( ) in the second logical qubit ( ) with reference to the CNOT gate ( ) can perform operations. The 3-qubit quantum error correction circuit is a fifth logical qubit ( ) in the first logical qubit ( ) with reference to the CNOT gate ( ) can perform operations. The 3-qubit quantum error correction circuit is a fifth logical qubit ( ) in the third logical qubit ( ) with reference to the CNOT gate ( ) can perform operations.
이후에, 3-큐빗 양자 오류 정정 회로는 제4 논리 큐빗()에서 측정 게이트(Mz)(예를 들어, Z축 측정 게이트)의 연산을 수행할 수 있다. 3-큐빗 양자 오류 정정 회로는 제5 논리 큐빗()에서 측정 게이트(Mz)(예를 들어, Z축 측정 게이트)의 연산을 수행할 수 있다. 측정 게이트들(Mz)의 연산 결과들은 두 줄로 표시된 바와 같이 반도체 메모리에 저장될 수 있다. 3-큐빗 양자 오류 정정 회로는 제1 논리 큐빗(), 제2 논리 큐빗(), 그리고 제3 논리 큐빗()에서 반도체 메모리에 저장된 측정 결과들을 참조하여 복원 게이트(R)의 연산을 수행할 수 있다.Afterwards, a 3-qubit quantum error correction circuit is used to create a fourth logical qubit ( ) can perform the operation of the measurement gate (Mz) (e.g., the Z-axis measurement gate). The 3-qubit quantum error correction circuit is a fifth logical qubit ( ) can perform the operation of the measurement gate (Mz) (e.g., the Z-axis measurement gate). The operation results of the measurement gates (Mz) can be stored in the semiconductor memory as indicated by the two lines. The 3-qubit quantum error correction circuit is a first logical qubit ( ), second logical qubit ( ), and the third logical qubit ( ) can perform the operation of the restoration gate (R) by referring to the measurement results stored in the semiconductor memory.
도 8은 도 7의 알고리즘 회로로부터 생성되는 중간 회로 DAG(300)의 예를 보여준다. 도 7 및 도 8을 참조하면, 중간 회로 DAG(300)는 알고리즘 회로의 게이트들만을 나타낼 수 있다.Fig. 8 shows an example of an intermediate circuit DAG (300) generated from the algorithm circuit of Fig. 7. Referring to Figs. 7 and 8, the intermediate circuit DAG (300) may represent only the gates of the algorithm circuit.
311 블록(PrepZ)은 제1 논리 큐빗()을 준비(PrepZ)하는 준비 게이트(Pz)에 대응할 수 있다. 312 블록(PrepZ)은 제2 논리 큐빗()을 준비(PrepZ)하는 준비 게이트(Pz)에 대응할 수 있다. 313 블록(PrepZ)은 제3 논리 큐빗()을 준비(PrepZ)하는 준비 게이트(Pz)에 대응할 수 있다. 314 블록(PrepZ)은 제4 논리 큐빗()을 준비(PrepZ)하는 준비 게이트(Pz)에 대응할 수 있다. 315 블록(PrepZ)은 제5 논리 큐빗()을 준비(PrepZ)하는 준비 게이트(Pz)에 대응할 수 있다.311 Block (PrepZ ) is the first logical qubit ( ) can correspond to the preparation gate (Pz) that prepares (PrepZ). 312 blocks (PrepZ ) is the second logical qubit ( ) can correspond to the preparation gate (Pz) that prepares (PrepZ). 313 block (PrepZ ) is the third logical qubit ( ) can correspond to the preparation gate (Pz) that prepares (PrepZ). 314 block (PrepZ ) is the fourth logical qubit ( ) can correspond to the preparation gate (Pz) that prepares (PrepZ). 315 block (PrepZ ) is the fifth logical qubit ( ) can correspond to the preparation gate (Pz) that prepares (PrepZ).
321 블록(H)은 제1 논리 큐빗()에 대한 하다마드 게이트(H)에 대응할 수 있다. 331 블록(CNOT,)은 제2 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다. 341 블록(CNOT,)에서 제3 논리 큐빗()에서 제2 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다. 342 블록(CNOT,)은 제4 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다.Block 321 (H ) is the first logical qubit ( ) can correspond to the Hadamard gate (H). 331 blocks (CNOT , ) is the second logical qubit ( ) in the first logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond to block 341 (CNOT , ) in the third logical qubit ( ) in the second logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond to 342 blocks (CNOT , ) is the fourth logical qubit ( ) in the first logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond.
351 블록(CNOT,)은 제4 논리 큐빗()에서 제2 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다. 352 블록(CNOT,)은 제5 논리 큐빗()에서 제1 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다.Block 351 (CNOT , ) is the fourth logical qubit ( ) in the second logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond to 352 blocks (CNOT , ) is the fifth logical qubit ( ) in the first logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond.
361 블록(MeaZ)은 제4 논리 큐빗()에서 수행되는 측정 게이트(Mz)에 대응할 수 있다. 362 블록(CNOT,)은 제5 논리 큐빗()에서 제3 논리 큐빗()을 참조하여 수행되는 CNOT 게이트()에 대응할 수 있다. 371 블록(MeaZ)은 제5 논리 큐빗()에서 수행되는 측정 게이트(Mz)에 대응할 수 있다.361 blocks (MeaZ ) is the fourth logical qubit ( ) can correspond to the measurement gate (Mz) performed in the 362 block (CNOT , ) is the fifth logical qubit ( ) in the third logical qubit ( ) is performed with reference to the CNOT gate ( ) can respond to 371 blocks (MeaZ ) is the fifth logical qubit ( ) can correspond to the measurement gate (Mz) performed in the circuit.
도 9는 도 8의 중간 회로 DAG(300)로부터 생성되는 회로 DAG(400)의 예를 보여준다. 도 8 및 도 9를 참조하면, 311 블록, 312 블록, 313 블록, 314 블록, 315 블록, 321 블록, 331 블록, 341 블록, 342 블록, 351 블록, 352 블록, 361 블록, 362 블록, 그리고 371 블록은 도 8의 중간 회로 DAG와 동일할 수 있다. 따라서, 중복되는 설명은 생략된다.Fig. 9 shows an example of a circuit DAG (400) generated from the intermediate circuit DAG (300) of Fig. 8. Referring to Figs. 8 and 9, blocks 311, 312, 313, 314, 315, 321, 331, 341, 342, 351, 352, 361, 362, and 371 may be identical to the intermediate circuit DAG of Fig. 8. Therefore, any redundant description is omitted.
회로 DAG(300)는 중간 회로 DAG(300)와 비교하여 363 블록, 364 블록, 그리고 372 블록을 더 포함할 수 있다. 363 블록(Move)은 제2 논리 큐빗()을 초기 큐빗 위치로 이동시키는 양자 연산일 수 있다. 364 블록(Move)은 제1 논리 큐빗()을 초기 큐빗 위치로 이동시키는 양자 연산일 수 있다. 372 블록(Move)은 제3 논리 큐빗()을 초기 큐빗 위치로 이동시키는 양자 연산일 수 있다.The circuit DAG (300) may further include 363 blocks, 364 blocks, and 372 blocks compared to the intermediate circuit DAG (300). 363 blocks (Move ) is the second logical qubit ( ) may be a quantum operation that moves the qubit to the initial qubit position. 364 blocks (Move ) is the first logical qubit ( ) may be a quantum operation that moves the qubit to the initial qubit position. 372 blocks (Move ) is the third logical qubit ( ) may be a quantum operation that moves the initial qubit position.
도 10은 컴퓨팅 장치(100)가 결함-허용 규칙 및 양자 합성 기초 정보에 기반하여 양자 회로 합성을 수행(도 4의 S130 단계)하는 예를 보여준다. 도 1 및 도 10을 참조하면, S410 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙, 양자 합성 기초 정보의 거리 매트릭스, 양자 합성 기초 정보의 회로 DAG, 양자 합성 기초 정보의 프런트 레이어 정보, 그리고 랜덤 초기 큐빗 매핑에 기반하여 제1 포워드 트래버스(forward traverse)를 수행할 수 있다.Fig. 10 shows an example in which a computing device (100) performs quantum circuit synthesis (step S130 of Fig. 4) based on fault-tolerance rules and quantum synthesis basis information. Referring to Figs. 1 and 10, in step S410, the circuit synthesis unit (120) of the computing device (100) can perform a first forward traverse based on fault-tolerance rules, a distance matrix of quantum synthesis basis information, a circuit DAG of quantum synthesis basis information, front layer information of quantum synthesis basis information, and random initial qubit mapping.
양자 합성 기초 정보의 거리 매트릭스는 양자 칩(210)의 구조 정보를 포함할 수 있다. 양자 합성 기초 정보의 회로 DAG(400)(도 9 참조)는 양자 알고리즘의 구조 정보를 포함할 수 있다. 양자 합성 기초 정보의 프런트 레이어 정보는 회로 DAG에서 현재 수행할 양자 연산들을 식별할 수 있다.The distance matrix of the quantum synthesis basic information may include structural information of the quantum chip (210). The circuit DAG (400) (see FIG. 9) of the quantum synthesis basic information may include structural information of the quantum algorithm. The front layer information of the quantum synthesis basic information may identify the quantum operations currently to be performed in the circuit DAG.
예시적으로, 프런트 레이어는 회로 DAG에서 현재 서로 독립적으로 그리고 병렬적으로 동시에 수행될 수 있는 양자 연산들을 가리킬 수 있다. 도 9의 회로 DAG(400)에서, 최초의 프런트 레이어는 311 블록, 312 블록, 313 블록, 314 블록, 그리고 315 블록을 포함할 수 있다. 311 블록, 312 블록, 313 블록, 314 블록, 그리고 315 블록에 대한 포워드 트래버스가 완료되면, 프런트 레이어는 321 블록으로 변경될 수 있다. 즉, 프런트 레이어 정보는 회로 DAG에서 현재 포워드 트래버스를 수행할 양자 연산을 식별할 수 있다.For example, the front layer may indicate quantum operations that can currently be performed independently and simultaneously in parallel in the circuit DAG. In the circuit DAG (400) of FIG. 9, the initial front layer may include blocks 311, 312, 313, 314, and 315. Once the forward traversal for blocks 311, 312, 313, 314, and 315 is completed, the front layer may be changed to block 321. That is, the front layer information may identify the quantum operation that is currently performing the forward traversal in the circuit DAG.
S420 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙, 양자 합성 기초 정보의 거리 매트릭스, 양자 합성 기초 정보의 회로 DAG, 양자 합성 기초 정보의 프런트 레이어 정보, 그리고 제1 포워드 트래버스의 결과 큐빗 매핑에 기반하여 백워드 트래버스(backward traverse)를 수행할 수 있다.At step S420, the circuit synthesis unit (120) of the computing device (100) can perform a backward traverse based on a fault-tolerance rule, a distance matrix of quantum synthesis basis information, a circuit DAG of quantum synthesis basis information, front layer information of quantum synthesis basis information, and a result qubit mapping of the first forward traverse.
도 9의 회로 DAG(400)에서, 최초의 프런트 레이어는 371 블록, 372 블록, 361 블록 및 363 블록일 수 있다. 371 블록, 372 블록, 361 블록 및 363 블록에 대한 백워드 트래버스가 완료되면, 351 블록 및 362 블록이 새로운 프런트 레이어로 식별될 수 있다.In the circuit DAG (400) of FIG. 9, the first front layers may be blocks 371, 372, 361, and 363. Once the backward traversal for blocks 371, 372, 361, and 363 is completed, blocks 351 and 362 may be identified as new front layers.
S430 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 결함-허용 규칙, 양자 합성 기초 정보의 거리 매트릭스, 양자 합성 기초 정보의 회로 DAG, 양자 합성 기초 정보의 프런트 레이어 정보, 그리고 백워드 트래버스의 결과 큐빗 매핑에 기반하여 제2 포워드 트래버스를 수행할 수 있다.At step S430, the circuit synthesis unit (120) of the computing device (100) can perform a second forward traverse based on the fault-tolerance rule, the distance matrix of the quantum synthesis basis information, the circuit DAG of the quantum synthesis basis information, the front layer information of the quantum synthesis basis information, and the resulting qubit mapping of the backward traverse.
제1 포워드 트래버스, 백워드 트래버스 및 제2 포워드 트래버스와 연관된 상세는 'Li, G., Ding, Y., 그리고 Xie, Y.'에 의해 2019.04.13에 공개된 'Tackling the Qubit Mapping Problem for NISQ-Era Quantum Devices'에 기재되며, 본 기재의 레퍼런스로 포함된다.Details related to the first forward traverse, backward traverse, and second forward traverse are described in 'Tackling the Qubit Mapping Problem for NISQ-Era Quantum Devices' by 'Li, G., Ding, Y., and Xie, Y.', published on 2019.04.13, which is incorporated herein by reference.
S440 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 제2 포워드 트래버스에서 생성된 양자 회로 및 백워드 트래버스의 결과 큐빗 매핑을 양자 회로(QC) 및 초기 큐빗 매핑(IM)으로 출력할 수 있다.At step S440, the circuit synthesis unit (120) of the computing device (100) can output the quantum circuit generated in the second forward traverse and the resulting qubit mapping of the backward traverse as a quantum circuit (QC) and an initial qubit mapping (IM).
도 11은 컴퓨팅 장치(100)가 제1 포워드 트래버스, 백워드 트래버스, 그리고 제2 포워드 트래버스 시에 결함-허용 규칙을 적용하는 예를 보여준다. 도 1 및 도 11을 참조하면, S510 단계에서, 전자 장치(100)의 회로 합성부(120)는 데이터 큐빗들의 활성 상태들을 모니터할 수 있다.FIG. 11 illustrates an example of a computing device (100) applying fault-tolerance rules during a first forward traverse, a backward traverse, and a second forward traverse. Referring to FIGS. 1 and 11 , at step S510, the circuit synthesis unit (120) of the electronic device (100) can monitor the active states of data qubits.
예를 들어, 논리 큐빗 내의 물리 큐빗들은 데이터를 저장하는 데이터 큐빗들 및 데이터를 저장하지 않는 비데이터 큐빗들을 포함할 수 있다. 양자 오류 정정 부호화에 의해, 입력 데이터 큐빗들은 논리 큐빗의 물리 큐빗들 중 일부에 매핑될 수 있다. 나머지 물리 큐빗들 중 신드롬 측정 연산 시의 오류 신드롬 큐빗들, 양자 연산 시의 보조 큐빗들 또는 체크업 큐빗들을 저장하는(예를 들어, 임시로 저장하는) 물리 큐빗들 또한 데이터 큐빗들에 포함될 수 있다.For example, the physical qubits within a logical qubit may include data qubits that store data and non-data qubits that do not store data. Through quantum error correction encoding, input data qubits may be mapped to some of the physical qubits of the logical qubit. Among the remaining physical qubits, the physical qubits that store (e.g., temporarily store) error syndrome qubits during syndrome measurement operations, auxiliary qubits during quantum operations, or checkup qubits may also be included in the data qubits.
S520 단계에서, 전자 장치(100)의 회로 합성부(120)는 활성 상태인 데이터 큐빗들 사이의 상호 작용을 제한할 수 있다. 결함-허용 규칙은 논리 큐빗 내에서 양자 오류가 전파되는 것을 방지하기 위하여, 동일한 논리 큐빗에 속한 물리 큐빗들 중에서 데이터를 저장하는 활성 상태인 데이터 큐빗들 사이의 양자 연산(예를 들어, 상호 작용(interaction))을 제한하는 것을 포함할 수 있다.At step S520, the circuit synthesis unit (120) of the electronic device (100) may limit interactions between data qubits that are active. The fault-tolerance rules may include limiting quantum operations (e.g., interactions) between data qubits that are active and store data among physical qubits belonging to the same logical qubit, in order to prevent quantum errors from propagating within the logical qubit.
예를 들어, [[n, k, d]] 양자 오류 정정 부호가 사용된 때에, 동일한 논리 큐빗 내의 데이터 큐빗들 사이의 양자 연산(예를 들어, 상호 작용)은 '(d-1)/4'회까지 허용될 수 있다. 동일한 논리 큐빗 내의 데이터 큐빗들 사이의 '(d-1)/4'회를 초과하는 양자 연산(예를 들어, 상호 작용)은 금지될 수 있다.For example, when a [[n, k, d]] quantum error correction code is used, quantum operations (e.g., interactions) between data qubits within the same logical qubit may be allowed up to '(d-1)/4' times. Quantum operations (e.g., interactions) exceeding '(d-1)/4' times between data qubits within the same logical qubit may be prohibited.
도 12는 데이터 큐빗이 활성화 및 비활성화 되는 예를 보여준다. 도 12에서, 제3 논리 큐빗(LQ3)() 및 보조 논리 큐빗(ALQ)이 상호 작용하는 예가 도시된다. 예시적으로, 도 12의 알고리즘 회로는 제3 논리 큐빗(LQ3)의 오류를 측정하고 정정할 수 있다.Figure 12 shows an example of data qubits being activated and deactivated. In Figure 12, the third logical qubit (LQ3) ( ) and an auxiliary logic qubit (ALQ) interacting with each other. For example, the algorithm circuit of FIG. 12 can measure and correct errors in the third logic qubit (LQ3).
도 12를 참조하면, 제1 세그먼트(S1)에서, 보조 논리 큐빗(ALQ)이 준비 게이트()에 의해 준비될 수 있다. 예를 들어, 준비 게이트()는 '로지컬 +'의 값을 준비할 수 있다. 보조 논리 큐빗(ALQ)에서 제3 논리 큐빗(LQ3)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다. 이후에, 측정 게이트(Mz)에서 Z축 측정이 수행될 수 있다 제1 세그먼트(S1)에서, 보조 논리 큐빗(ALQ)는 활성 상태일 수 있다.Referring to Fig. 12, in the first segment (S1), an auxiliary logic qubit (ALQ) is prepared by a gate ( ) can be prepared by. For example, the preparation gate ( ) can prepare the value of 'logical +'. CNOT gate ( ) can be used by referencing the third logical qubit (LQ3) in the auxiliary logical qubit (ALQ). ) operation can be performed. Afterwards, Z-axis measurement can be performed at the measurement gate (Mz). In the first segment (S1), the auxiliary logic qubit (ALQ) can be in an active state.
제2 세그먼트(S2)에서, 제3 논리 큐빗(LQ3)에서 보조 논리 큐빗(ALQ)의 측정 결과를 참조하여 복원 게이트(Rx)에 의해 X축 복원이 수행될 수 있다. 제2 세그먼트(S2)에서 보조 논리 큐빗(ALQ)은 비활성 상태일 수 있다.In the second segment (S2), X-axis restoration can be performed by the restoration gate (Rx) with reference to the measurement result of the auxiliary logical qubit (ALQ) in the third logical qubit (LQ3). In the second segment (S2), the auxiliary logical qubit (ALQ) can be in an inactive state.
제3 세그먼트(S3)에서, 보조 논리 큐빗(ALQ)이 준비 게이트()에 의해 준비될 수 있다. 예를 들어, 준비 게이트()는 '로지컬 0'의 값을 준비할 수 있다. 제3 논리 큐빗(LQ3)에서 보조 논리 큐빗(ALQ)을 참조하여 CNOT 게이트()의 연산이 수행될 수 있다. 이후에, 측정 게이트(Mx)에서 X축 측정이 수행될 수 있다 제3 세그먼트(S3)에서, 보조 논리 큐빗(ALQ)는 활성 상태일 수 있다.In the third segment (S3), the auxiliary logic qubit (ALQ) is ready for the gate ( ) can be prepared by. For example, the preparation gate ( ) can prepare the value of 'logical 0'. CNOT gate ( ) can be used by referencing the auxiliary logical qubit (ALQ) in the third logical qubit (LQ3). ) operation can be performed. Afterwards, X-axis measurement can be performed at the measurement gate (Mx). In the third segment (S3), the auxiliary logic qubit (ALQ) can be in an active state.
제4 세그먼트(S4)에서, 제3 논리 큐빗(LQ3)에서 보조 논리 큐빗(ALQ)의 측정 결과를 참조하여 복원 게이트(Rz)에 의해 Z축 복원이 수행될 수 있다. 제4 세그먼트(S4)에서 보조 논리 큐빗(ALQ)은 비활성 상태일 수 있다.In the fourth segment (S4), Z-axis restoration can be performed by the restoration gate (Rz) with reference to the measurement result of the auxiliary logic qubit (ALQ) in the third logic qubit (LQ3). In the fourth segment (S4), the auxiliary logic qubit (ALQ) can be in an inactive state.
도 12의 보조 논리 큐빗(ALQ)에서 보여지는 바와 같이, 논리 큐빗은 순방향에서 준비 게이트와 측정 게이트의 사이에서 활성화되고, 그리고 역방향에서 측정 게이트와 준비 게이트의 사이에서 활성화될 수 있다.As shown in the auxiliary logic qubit (ALQ) of FIG. 12, the logic qubit can be activated between the preparation gate and the measurement gate in the forward direction, and between the measurement gate and the preparation gate in the reverse direction.
도 13은 컴퓨팅 장치(100)가 포워드 트래버스를 수행하는 동안 데이터 큐빗들의 활성화 및 비활성화를 식별하는 예를 보여준다. 도 1 및 도 13을 참조하면, S610 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 포워드 트래버스(예를 들어, 제1 포워드 트래버스 또는 제2 포워드 트래버스)에서 준비 게이트를 검출할 수 있다. S620 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 준비가 수행된 큐빗 노드들의 큐빗들을 활성 상태들로 식별할 수 있다.FIG. 13 illustrates an example of identifying activation and deactivation of data qubits while a computing device (100) performs a forward traverse. Referring to FIG. 1 and FIG. 13 , at step S610, the circuit synthesis unit (120) of the computing device (100) can detect a preparation gate in a forward traverse (e.g., a first forward traverse or a second forward traverse). At step S620, the circuit synthesis unit (120) of the computing device (100) can identify qubits of qubit nodes on which preparation has been performed as being in active states.
S630 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 포워드 트래버스(예를 들어, 제1 포워드 트래버스 또는 제2 포워드 트래버스)에서 측정 게이트를 검출할 수 있다. S640 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 측정이 수행된 큐빗 노드들의 큐빗들을 비활성 상태들로 식별할 수 있다.At step S630, the circuit synthesis unit (120) of the computing device (100) can detect a measurement gate in a forward traverse (e.g., a first forward traverse or a second forward traverse). At step S640, the circuit synthesis unit (120) of the computing device (100) can identify the qubits of the qubit nodes on which the measurement was performed as being in an inactive state.
도 14는 컴퓨팅 장치(100)가 백워드 트래버스를 수행하는 동안 데이터 큐빗들의 활성화 및 비활성화를 식별하는 예를 보여준다. 도 1 및 도 14를 참조하면, S710 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 백워드 트래버스에서 측정 게이트를 검출할 수 있다. S720 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 측정이 수행된 큐빗 노드들의 큐빗들을 활성 상태들로 식별할 수 있다.FIG. 14 illustrates an example of identifying the activation and deactivation of data qubits while a computing device (100) performs a backward traversal. Referring to FIG. 1 and FIG. 14 , at step S710, the circuit synthesis unit (120) of the computing device (100) can detect a measurement gate in the backward traversal. At step S720, the circuit synthesis unit (120) of the computing device (100) can identify the qubits of the qubit nodes on which measurement is performed as being in active states.
S730 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 백워드 트래버스에서 준비 게이트를 검출할 수 있다. S740 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 준비가 수행된 큐빗 노드들의 큐빗들을 비활성 상태들로 식별할 수 있다.At step S730, the circuit synthesis unit (120) of the computing device (100) can detect a preparation gate in a backward traversal. At step S740, the circuit synthesis unit (120) of the computing device (100) can identify the qubits of the qubit nodes on which preparation has been performed as being in an inactive state.
도 15는 컴퓨팅 장치(100)가 둘 이상의 양자 회로들을 연계하여 합성하는 예를 보여준다. 도 1 및 도 15를 참조하면, S810 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 제1 양자 알고리즘을 선택할 수 있다. 제1 양자 알고리즘은 양자 회로들을 합성하기 위한 기준 양자 알고리즘(또는 피벗 양자 알고리즘)일 수 있다. 제1 양자 알고리즘은 가장 사용 빈도가 높은 양자 알고리즘을 수 있으며, 예를 들어 신드롬 측정 알고리즘 또는 양자 에러 정정 알고리즘을 포함할 수 있다.FIG. 15 illustrates an example in which a computing device (100) synthesizes two or more quantum circuits by linking them. Referring to FIG. 1 and FIG. 15 , in step S810, the circuit synthesis unit (120) of the computing device (100) may select a first quantum algorithm. The first quantum algorithm may be a reference quantum algorithm (or pivot quantum algorithm) for synthesizing quantum circuits. The first quantum algorithm may be the most frequently used quantum algorithm, and may include, for example, a syndrome measurement algorithm or a quantum error correction algorithm.
S820 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 제1 양자 알고리즘의 양자 회로를 및 초기 큐빗 매핑을 생성할 수 있다. 컴퓨팅 장치(100)의 회로 합성부(120)는 도 1 내지 도 14를 참조하여 설명된 방법에 따라 양자 회로 및 초기 큐빗 매핑을 생성할 수 있다.At step S820, the circuit synthesis unit (120) of the computing device (100) can generate a quantum circuit of the first quantum algorithm and an initial qubit mapping. The circuit synthesis unit (120) of the computing device (100) can generate the quantum circuit and the initial qubit mapping according to the method described with reference to FIGS. 1 to 14.
S830 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 양자 회로 합성을 수행할 제2 양자 알고리즘을 선택할 수 있다. S840 단계에서, 컴퓨팅 장치(100)의 회로 합성부(120)는 제1 양자 알고리즘의 초기 큐빗 매핑을 이용하여 제2 양자 알고리즘의 제2 양자 회로를 생성할 수 있다. 예를 들어, 컴퓨팅 장치(100)의 회로 합성부(120)는 한 번의 포워드 트래버스를 수행함으로써, 제1 양자 알고리즘의 초기 큐빗 매핑으로부터 제2 양자 알고리즘의 제2 양자 회로를 합성할 수 있다.At step S830, the circuit synthesis unit (120) of the computing device (100) can select a second quantum algorithm for performing quantum circuit synthesis. At step S840, the circuit synthesis unit (120) of the computing device (100) can generate a second quantum circuit of the second quantum algorithm using the initial qubit mapping of the first quantum algorithm. For example, the circuit synthesis unit (120) of the computing device (100) can synthesize a second quantum circuit of the second quantum algorithm from the initial qubit mapping of the first quantum algorithm by performing a single forward traversal.
도 16은 기준 양자 알고리즘(또는 피벗 양자 알고리즘)의 초기 큐빗 매핑(IM)의 예를 보여준다. 도 16을 참조하면, 25개의 박스들의 각각은 양자 칩(210)의 물리 큐빗들(또는 큐빗 노드들)에 대응할 수 있다. 초기 큐빗 매핑(IM)은 25개의 물리 큐빗들(또는 큐빗 노드들)에 제1 내지 제7 입력 데이터 큐빗들(q1~q7)을 매핑할 수 있다.Fig. 16 illustrates an example of an initial qubit mapping (IM) of a reference quantum algorithm (or pivot quantum algorithm). Referring to Fig. 16, each of the 25 boxes may correspond to a physical qubit (or qubit node) of a quantum chip (210). The initial qubit mapping (IM) may map the first to seventh input data qubits (q1 to q7) to the 25 physical qubits (or qubit nodes).
기준 양자 알고리즘(또는 피벗 양자 알고리즘) 외의 다른 양자 알고리즘들(예를 들어, 단일 논리 큐빗에서 수행되는 양자 알고리즘들) 또한 초기 큐빗 매핑(IM)에 기반하여 합성될 수 있다. 따라서, 양자 알고리즘들(예를 들어, 단일 논리 큐빗에서 수행되는 양자 알고리즘들)은 초기 큐빗 매핑(IM)을 공유할 수 있다.Quantum algorithms other than the baseline quantum algorithm (or pivot quantum algorithm) (e.g., quantum algorithms that run on a single logical qubit) can also be synthesized based on the initial qubit mapping (IM). Therefore, quantum algorithms (e.g., quantum algorithms that run on a single logical qubit) can share the initial qubit mapping (IM).
도 17은 기준 양자 알고리즘(또는 피벗 양자 알고리즘)의 초기 큐빗 매핑(IM)을 2-큐빗 양자 알고리즘에 적용하는 예를 보여준다. 도 17을 참조하면, 전자 장치(100)의 회로 합성기(120)는 2개의 초기 큐빗 매핑(IM)을 가로 방향으로 결합하여, 2-큐빗 초기 매핑(IM1)을 형성할 수 있다. 전자 장치(100)의 회로 합성기(120)는 2-큐빗 초기 매핑(IM1)을 이용하여 2-큐빗 양자 알고리즘을 합성할 수 있다.Fig. 17 illustrates an example of applying the initial qubit mapping (IM) of a reference quantum algorithm (or pivot quantum algorithm) to a 2-qubit quantum algorithm. Referring to Fig. 17, the circuit synthesizer (120) of the electronic device (100) can form a 2-qubit initial mapping (IM1) by horizontally combining two initial qubit mappings (IM). The circuit synthesizer (120) of the electronic device (100) can synthesize a 2-qubit quantum algorithm using the 2-qubit initial mapping (IM1).
도 18은 기준 양자 알고리즘(또는 피벗 양자 알고리즘)의 초기 큐빗 매핑(IM)을 2-큐빗 양자 알고리즘에 적용하는 다른 예를 보여준다. 도 18을 참조하면, 전자 장치(100)의 회로 합성기(120)는 2개의 초기 큐빗 매핑(IM)을 세로 방향으로 결합하여, 2-큐빗 초기 매핑(I2M)을 형성할 수 있다. 전자 장치(100)의 회로 합성기(120)는 2-큐빗 초기 매핑(IM2)을 이용하여 2-큐빗 양자 알고리즘을 합성할 수 있다.Fig. 18 illustrates another example of applying the initial qubit mapping (IM) of a reference quantum algorithm (or pivot quantum algorithm) to a two-qubit quantum algorithm. Referring to Fig. 18, the circuit synthesizer (120) of the electronic device (100) can vertically combine two initial qubit mappings (IM) to form a two-qubit initial mapping (I2M). The circuit synthesizer (120) of the electronic device (100) can synthesize a two-qubit quantum algorithm using the two-qubit initial mapping (IM2).
도 17 및 도 18을 참조하여 설명된 바와 같이, 전자 장치(100)의 회로 합성기(120)는 하나의 논리 큐빗에 대응하는 초기 큐빗 매핑(IM)을 다른 하나의 논리 큐빗에 대응하는 초기 큐빗 매핑(IM)의 좌측 방향, 우측 방향, 아래 방향 및 위 방향에 각각 배치하여 양자 회로 합성을 수행할 수 있다. 전자 장치(100)의 회로 합성기(120)는 수집된 양자 회로들 중 하나의 양자 회로(예를 들어, 가장 고성능인 양자 회로) 및 대응하는 하나의 2-큐빗 초기 매핑을 출력할 수 있다.As described with reference to FIGS. 17 and 18, the circuit synthesizer (120) of the electronic device (100) can perform quantum circuit synthesis by placing an initial qubit mapping (IM) corresponding to one logical qubit in the left, right, below, and above directions of an initial qubit mapping (IM) corresponding to another logical qubit, respectively. The circuit synthesizer (120) of the electronic device (100) can output one quantum circuit among the collected quantum circuits (e.g., the highest performance quantum circuit) and a corresponding one 2-qubit initial mapping.
3-큐빗 이상의 양자 알고리즘의 양자 회로 합성 또한 도 17 및 도 18을 참조하여 설명된 것과 동일하게 수행될 수 있다. 예를 들어, m-큐빗 양자 알고리즘을 합성할 때(m은 양의 정수), 전자 장치(100)의 회로 합성기(120)는 m개의 초기 큐빗 매핑들의 배치들을 변경하며 양자 회로 합성을 수행할 수 있다. 전자 장치(100)의 회로 합성기(120)는 수집된 양자 회로들 중 하나의 양자 회로(예를 들어, 가장 고성능인 양자 회로) 및 대응하는 하나의 2-큐빗 초기 매핑을 출력할 수 있다.Quantum circuit synthesis of a quantum algorithm with three or more qubits can also be performed in the same manner as described with reference to FIGS. 17 and 18. For example, when synthesizing an m-qubit quantum algorithm (where m is a positive integer), the circuit synthesizer (120) of the electronic device (100) can perform quantum circuit synthesis by changing the arrangements of m initial qubit mappings. The circuit synthesizer (120) of the electronic device (100) can output one quantum circuit among the collected quantum circuits (e.g., the highest-performance quantum circuit) and a corresponding one 2-qubit initial mapping.
도 19는 T-게이트의 양자 회로 합성을 위한 초기 큐빗 매핑(IM3)의 예를 보여준다. 도 19를 참조하면, T-게이트 초기 큐빗 매핑(IM3)은 초기 큐빗 매핑(IM) 및 매직 스테이트 큐빗 매핑(MS)을 포함할 수 있다. 매직 스테이트 큐빗 매핑(MS)은 회로 합성부(120)의 매직 스테이트 생성부(미도시)에서 생성될 수 있다.Fig. 19 illustrates an example of an initial qubit mapping (IM3) for quantum circuit synthesis of a T-gate. Referring to Fig. 19, the T-gate initial qubit mapping (IM3) may include an initial qubit mapping (IM) and a magic state qubit mapping (MS). The magic state qubit mapping (MS) may be generated in a magic state generation unit (not shown) of a circuit synthesis unit (120).
전자 장치(100)의 회로 합성기(120)는 초기 큐빗 매핑(IM)(또는 매직 스테이트 큐빗 매핑(MS))을 매직 스테이트 큐빗 매핑(MS)(또는 초기 큐빗 매핑(IM))의 좌측 방향, 우측 방향, 아래 방향 및 위 방향에 각각 배치하여 양자 회로 합성을 수행할 수 있다. 전자 장치(100)의 회로 합성기(120)는 수집된 양자 회로들 중 하나의 양자 회로(예를 들어, 가장 고성능인 양자 회로) 및 대응하는 하나의 2-큐빗 초기 매핑을 출력할 수 있다.The circuit synthesizer (120) of the electronic device (100) can perform quantum circuit synthesis by placing the initial qubit mapping (IM) (or magic state qubit mapping (MS)) in the left, right, downward, and upward directions of the magic state qubit mapping (MS) (or initial qubit mapping (IM)), respectively. The circuit synthesizer (120) of the electronic device (100) can output one quantum circuit (e.g., the highest performance quantum circuit) among the collected quantum circuits and a corresponding one 2-qubit initial mapping.
도 20은 컴퓨팅 장치(100)에 의해 생성되는 양자 회로들이 결합된 통합 양자 회로(500)의 예를 보여준다. 도 20을 참조하면, 통합 양자 회로(500)는 제1 양자 회로(510), 제2 양자 회로(520), 그리고 제3 양자 회로(530)를 포함할 수 있다. 제1 양자 회로(510), 제2 양자 회로(520), 그리고 제3 양자 회로(530)의 각각은 기준 양자 알고리즘(또는 피벗 양자 알고리즘)의 초기 큐빗 매핑(IM)에 기반하여 전자 회로(100)에 의해 생성될 수 있다.FIG. 20 illustrates an example of an integrated quantum circuit (500) that combines quantum circuits generated by a computing device (100). Referring to FIG. 20, the integrated quantum circuit (500) may include a first quantum circuit (510), a second quantum circuit (520), and a third quantum circuit (530). Each of the first quantum circuit (510), the second quantum circuit (520), and the third quantum circuit (530) may be generated by the electronic circuit (100) based on an initial qubit mapping (IM) of a reference quantum algorithm (or pivot quantum algorithm).
제1 양자 회로(510), 제2 양자 회로(520), 그리고 제3 양자 회로(530)의 각각은 하나 또는 그보다 많은 양자 연산들을 포함할 수 있다. 제1 양자 회로(510)는 초기 큐빗 매핑(IM)에 대응하는 입력 데이터 큐빗(들)을 수신하고, 그리고 초기 큐빗 매핑(IM)에 대응하는 출력 데이터 큐빗(들)을 출력(도 6, 도 7, 도 8 및 도 9를 참조하여 설명된 바와 같이)할 수 있다.Each of the first quantum circuit (510), the second quantum circuit (520), and the third quantum circuit (530) may include one or more quantum operations. The first quantum circuit (510) may receive input data qubit(s) corresponding to the initial qubit mapping (IM), and output output data qubit(s) corresponding to the initial qubit mapping (IM) (as described with reference to FIGS. 6, 7, 8, and 9).
제2 양자 회로(520)는 제1 양자 회로(510)로부터 초기 큐빗 매핑(IM)에 대응하는 데이터 큐빗(들)을 입력 데이터 큐빗(들)으로 수신할 수 있다. 제1 양자 회로(510)는 j-큐빗 양자 회로이고(j는 양의 정수), 그리고 제2 양자 회로(520)는 i-큐빗 양자 회로일 수 있다(i는 양의 정수).The second quantum circuit (520) can receive data qubit(s) corresponding to the initial qubit mapping (IM) from the first quantum circuit (510) as input data qubit(s). The first quantum circuit (510) can be a j-qubit quantum circuit (j is a positive integer), and the second quantum circuit (520) can be an i-qubit quantum circuit (i is a positive integer).
j가 i보다 클 때, 제1 양자 회로(510)의 j개의 논리 큐빗들 중 i개의 논리 큐빗들은 입력 데이터 큐빗들로서 제2 양자 회로(520)로 전달될 수 있다. j-i개의 논리 큐빗들은 제1 양자 회로(510)에서 측정에 의해 연산 종료될 수 있다.When j is greater than i, i logical qubits among j logical qubits of the first quantum circuit (510) can be transmitted as input data qubits to the second quantum circuit (520). The j-i logical qubits can be computed by measurement in the first quantum circuit (510).
j가 i보다 작을 때, 제1 양자 회로(510)의 j개의 논리 큐빗들은 제2 양자 회로(520)로 전달될 수 있다. 제2 양자 회로(520)에서, i-j개의 논리 큐빗들이 준비에 의해 생성될 수 있다.When j is less than i, j logical qubits of the first quantum circuit (510) can be transferred to the second quantum circuit (520). In the second quantum circuit (520), i-j logical qubits can be generated by preparation.
j와 i가 같을 때, 제1 양자 회로(510)의 j개의 논리 큐빗들은 제2 양자 회로(520)로 전달될 수 있다.When j and i are equal, j logical qubits of the first quantum circuit (510) can be transferred to the second quantum circuit (520).
제1 양자 회로(510)로부터 출력되는 논리 큐빗들의 각각은 초기 큐빗 매핑(IM)에 대응하는 배치를 갖는다. 제2 양자 회로(520)는 각 논리 큐빗들이 초기 큐빗 매핑(IM)에 대응하는 배치를 갖는 가정하에 합성되었다. 따라서, 제1 양자 회로(510) 및 제2 양자 회로(520)의 사이에서 별도의 추가적인 연산 없이, 논리 큐빗들이 전달될 수 있다.Each of the logical qubits output from the first quantum circuit (510) has a configuration corresponding to the initial qubit mapping (IM). The second quantum circuit (520) was synthesized under the assumption that each logical qubit has a configuration corresponding to the initial qubit mapping (IM). Therefore, logical qubits can be transferred between the first quantum circuit (510) and the second quantum circuit (520) without any additional operations.
제2 양자 회로(520) 및 제3 양자 회로(530)의 사이에서도, 제1 양자 회로(510) 및 제2 양자 회로(520)의 논리 큐빗들의 전달과 동일한 방식으로 논리 큐빗들의 전달이 수행될 수 있다. 또한, 제1 양자 회로(510)의 전단에 양자 회로를 추가하거나 제3 양자 회로(530)의 후단에 양자 회로를 추가할 때에도, 논리 큐빗들의 전달은 제1 양자 회로(510) 및 제2 양자 회로(520)의 논리 큐빗들의 전달과 동일한 방식으로, 추가적인 연산 없이 수행될 수 있다. 따라서, 통합 양자 회로(500)의 확장성 및 범용성이 증가할 수 있다.Even between the second quantum circuit (520) and the third quantum circuit (530), the transfer of logical qubits can be performed in the same manner as the transfer of logical qubits between the first quantum circuit (510) and the second quantum circuit (520). Furthermore, even when a quantum circuit is added to the front end of the first quantum circuit (510) or a quantum circuit is added to the back end of the third quantum circuit (530), the transfer of logical qubits can be performed without additional operations in the same manner as the transfer of logical qubits between the first quantum circuit (510) and the second quantum circuit (520). Therefore, the scalability and universality of the integrated quantum circuit (500) can be increased.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.In the embodiments described above, components according to the technical concept of the present invention have been described using terms such as "first," "second," "third," etc. However, terms such as "first," "second," "third," etc. are used to distinguish components from each other and do not limit the present invention. For example, terms such as "first," "second," "third," etc. do not imply a numerical meaning of order or any form.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.In the embodiments described above, components according to embodiments of the present invention are referenced using blocks. The blocks may be implemented in the form of various hardware devices such as an IC (Integrated Circuit), an ASIC (Application Specific IC), an FPGA (Field Programmable Gate Array), a CPLD (Complex Programmable Logic Device), software such as firmware or applications running on the hardware devices, or a combination of hardware devices and software. In addition, the blocks may include circuits composed of semiconductor elements within an IC or circuits registered as IP (Intellectual Property).
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above-described embodiments are specific examples for practicing the present invention. The present invention will encompass not only the embodiments described above, but also embodiments that can be easily modified or modified. Furthermore, the present invention will encompass techniques that can be easily modified and implemented using the embodiments described above. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined not only by the claims set forth below, but also by equivalents of the claims of the present invention.
10: 양자 시스템
100: 컴퓨팅 장치
110: 규칙 저장부
120: 회로 합성부
200: 양자 컴퓨팅 장치
210: 양자칩10: Quantum Systems
100: Computing Device
110: Rule storage
120: Circuit synthesis section
200: Quantum computing device
210: Quantum Chip
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