본 발명은 PIN 다이오드의 누설 전류를 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기에 대한 것이다.The present invention relates to a PIN diode capable of minimizing leakage current of the PIN diode, a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector.
엑스레이(X-ray)는 단파장이기 때문에 피사체를 쉽게 투과할 수 있다. 엑스레이의 투과량은 피사체 내부의 밀도에 따라 결정된다. 따라서 피사체를 투과한 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있다.Since X-rays have a short wavelength, they can easily penetrate objects. The amount of penetration of X-rays is determined by the density inside the object. Therefore, by detecting the amount of penetration of X-rays through the object, the internal structure of the object can be observed.
의학용으로 사용되고 있는 엑스레이 검사방법 중 하나로 필름인화방식이 있다. 하지만 필름인화방식의 경우 필름 촬영 후 인화 과정을 거쳐야 결과물을 확인할 수 있기 때문에, 결과물을 확인하기까지 많은 시간이 소요된다. 특히 필름인화방식의 경우 인화된 필름의 보관 및 보존에 있어서 많은 어려움이 있다.One of the X-ray examination methods used for medical purposes is the film development method. However, in the case of the film development method, since the film must be photographed and then developed before the results can be confirmed, it takes a lot of time to confirm the results. In particular, in the case of the film development method, there are many difficulties in storing and preserving the developed film.
이에 따라 최근에는 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기(Digital X-ray Detector; DXD)가 개발되어 의학용으로 많이 사용되고 있다.Accordingly, digital X-ray detectors (DXD) using thin film transistors have been developed recently and are widely used for medical purposes.
디지털 엑스레이 검출기는 피사체를 투과한 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해 외부로 표시하는 장치를 말한다.A digital X-ray detector is a device that detects the amount of X-rays passing through a subject and displays the internal state of the object to the outside.
따라서 디지털 엑스레이 검출기는 별도의 필름과 인화지를 사용하지 않고도 피사체의 내부 구조를 표시할 수 있고, 엑스레이 촬영 즉시 실시간으로 결과를 확인할 수 있는 장점이 있다.Therefore, digital X-ray detectors have the advantage of being able to display the internal structure of a subject without using separate film and photographic paper, and of being able to check the results in real time immediately after X-ray shooting.
디지털 엑스레이 검출기는 디지털 엑스레이 검출 패널 내부의 전류를 탐지하여 영상으로 구현하는 방식으로, 빛에 반응하는 포토(Photo) PIN 다이오드를 사용한다.Digital X-ray detectors use photo PIN diodes that react to light to detect the current inside the digital X-ray detector panel and convert it into an image.
이러한 디지털 엑스레이 검출기의 경우 사용자가 원하는 정확하고 선명한 이미지를 얻기 위해서는 엑스레이 영상에 발생되는 노이즈를 최소화해야 한다.For these digital X-ray detectors, noise generated in the X-ray image must be minimized to obtain the accurate and clear images desired by the user.
이러한 노이즈의 발생은 PIN 다이오드에 역전압(Reverse Bias)을 인가하고 빛을 주지 않은 상태에서 발생되는 다크 전류(Dark current)인 누설 전류가 하나의 원인이 될 수 있는 바, PIN 다이오드의 누설 전류를 최소화할 필요성이 있다.The occurrence of such noise can be caused in part by leakage current, which is a dark current that occurs when reverse bias is applied to the PIN diode and no light is supplied. Therefore, it is necessary to minimize the leakage current of the PIN diode.
한편 PIN 다이오드는 n형 반도체층, 진성 반도체층 및 p형 반도체층이 적층된 PIN 층을 포함하는데, PIN 층을 형성하는 공정 중 PIN 층의 상단에 있는 p형 반도체층의 외곽부는 드라이 에칭(Dry etching)과 같은 공정을 통해서 손상을 입을 수가 있다.Meanwhile, a PIN diode includes a PIN layer in which an n-type semiconductor layer, an intrinsic semiconductor layer, and a p-type semiconductor layer are stacked. During the process of forming the PIN layer, the outer part of the p-type semiconductor layer on top of the PIN layer may be damaged through a process such as dry etching.
이와 같이 p형 반도체층의 외곽부가 손상을 입는 경우 PIN 다이오드에서는 누설 전류가 발생할 수 있다.In this way, if the outer part of the p-type semiconductor layer is damaged, leakage current may occur in the PIN diode.
이 경우 p형 반도체층의 외곽부의 손상을 최소화하기 위하여 p형 반도체층의 전체 두께를 두껍게 하게 되면, PIN 다이오드의 투과율이 감소하게 될 수 있다.In this case, if the overall thickness of the p-type semiconductor layer is increased to minimize damage to the outer portion of the p-type semiconductor layer, the transmittance of the PIN diode may decrease.
이에 본 발명의 발명자들은 PIN 다이오드의 투과율의 감소를 최소화하면서도 PIN 다이오드에서 발생되는 누설 전류를 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기를 발명하였다.Accordingly, the inventors of the present invention invented a PIN diode capable of minimizing leakage current generated in a PIN diode while minimizing a decrease in transmittance of the PIN diode, a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector.
본 발명의 목적은 PIN 다이오드의 p형 반도체층의 손상에 의한 영향을 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기를 제공하는 것이다.The purpose of the present invention is to provide a PIN diode capable of minimizing the influence of damage to a p-type semiconductor layer of the PIN diode, a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector.
또한 본 발명의 목적은 p형 반도체층에 의한 PIN 다이오드의 투과율 감소를 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기를 제공하는 것이다.In addition, an object of the present invention is to provide a PIN diode capable of minimizing a decrease in transmittance of the PIN diode due to a p-type semiconductor layer, a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector.
또한 본 발명의 목적은 PIN 다이오드의 누설 전류 발생을 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기를 제공하는 것이다.In addition, it is an object of the present invention to provide a PIN diode capable of minimizing leakage current generation of the PIN diode, a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The purposes of the present invention are not limited to the purposes mentioned above, and other purposes and advantages of the present invention which are not mentioned can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. In addition, it will be easily understood that the purposes and advantages of the present invention can be realized by the means and combinations thereof indicated in the claims.
본 발명의 일 실시예에 따른 PIN 다이오드의 투과율의 감소를 최소화하면서도 PIN 다이오드에서 발생되는 누설 전류를 최소화할 수 있는 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기가 제공된다.According to one embodiment of the present invention, a PIN diode capable of minimizing leakage current generated in a PIN diode while minimizing a decrease in transmittance of the PIN diode and a method for manufacturing the same, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector are provided.
본 발명의 일 실시예에 따르면 PIN 다이오드는 하부 전극, 하부 전극 상에 있고, n형 반도체층, 진성 반도체층, 제1 p형 반도체층 및 제2 p형 반도체층을 포함하는 PIN 층 및 PIN 층 상에 있는 상부 전극을 포함하고, 제1 p형 반도체층은 제2 p형 반도체층과 진성 반도체층 사이에 있으며, 제1 p형 반도체층은 제2 p형 반도체층의 테두리부를 따라 배치된다.According to one embodiment of the present invention, a PIN diode includes a lower electrode, a PIN layer on the lower electrode, the PIN layer including an n-type semiconductor layer, an intrinsic semiconductor layer, a first p-type semiconductor layer and a second p-type semiconductor layer, and an upper electrode on the PIN layer, wherein the first p-type semiconductor layer is between the second p-type semiconductor layer and the intrinsic semiconductor layer, and the first p-type semiconductor layer is disposed along an edge of the second p-type semiconductor layer.
또한 본 발명의 일 실시예에 따르면 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판 및 디지털 엑스레이 검출기는 베이스 기판, 베이스 기판 상에 있는 구동 박막 트랜지스터 및 구동 박막 트랜지스터와 연결되는 PIN 다이오드를 포함한다.Also, according to one embodiment of the present invention, a thin film transistor array substrate for a digital X-ray detector and the digital X-ray detector include a base substrate, a driving thin film transistor on the base substrate, and a PIN diode connected to the driving thin film transistor.
이 경우 PIN 다이오드는 하부 전극, 하부 전극 상에 있고, n형 반도체층, 진성 반도체층 및 p형 반도체층을 포함하는 PIN 층 및 PIN 층 상에 있는 상부 전극을 포함하며, p형 반도체층의 테두리부의 두께는 p형 반도체층의 비테두리부의 두께보다 두껍다.In this case, the PIN diode includes a lower electrode, a PIN layer on the lower electrode, including an n-type semiconductor layer, an intrinsic semiconductor layer, and a p-type semiconductor layer, and an upper electrode on the PIN layer, wherein the thickness of the border of the p-type semiconductor layer is thicker than the thickness of the non-bordered portion of the p-type semiconductor layer.
또한 본 발명의 일 실시예에 따르면 PIN 다이오드의 제조 방법은, 하부 전극을 형성하는 단계, 하부 전극 상에 n형 반도체막, 진성 반도체막 및 p형 반도체막을 차례대로 포함하는 PIN 막을 형성하는 단계, PIN 막 상에 상부 전극막을 형성하는 단계, 상부 전극막 상에 마스크를 형성하는 단계, 상부 전극막을 패터닝하여 상부 전극을 형성하는 단계, 진성 반도체막의 테두리부에 p형 불순물을 도핑하는 단계, PIN 막을 패터닝하여 PIN 층을 형성하는 단계 및 마스크를 제거하는 단계를 포함한다.In addition, according to one embodiment of the present invention, a method for manufacturing a PIN diode includes a step of forming a lower electrode, a step of forming a PIN film sequentially including an n-type semiconductor film, an intrinsic semiconductor film, and a p-type semiconductor film on the lower electrode, a step of forming an upper electrode film on the PIN film, a step of forming a mask on the upper electrode film, a step of patterning the upper electrode film to form an upper electrode, a step of doping a p-type impurity on a border of the intrinsic semiconductor film, a step of patterning the PIN film to form a PIN layer, and a step of removing the mask.
이 경우 PIN 막은 화학 기상 증착법(Chemical Vapor Deposition: CVD)으로 증착하여 형성하고, 상부 전극막은 웨트 에칭(Wet Ecthing)을 이용하여 패터닝하며, PIN 막은 드라이 에칭(Dry Etching)을 이용하여 패터닝할 수 있다.In this case, the PIN film is formed by deposition using chemical vapor deposition (CVD), the upper electrode film is patterned using wet etching, and the PIN film can be patterned using dry etching.
본 발명에 따르면 PIN 다이오드의 p형 반도체층이 제1 p형 반도체층과 제1 p형 반도체층의 하부 테두리부를 따라 추가적으로 배치된 제2 p형 반도체층을 포함함으로써 p형 반도체층의 테두리부의 두께가 비테두리부의 두께보다 두껍게 형성되기 때문에, p형 반도체층의 외곽부의 일부 영역이 손상이 된다고 하더라도 두꺼운 테두리부의 두께로 인하여 손상에 의한 영향을 최소화할 수 있다.According to the present invention, since the p-type semiconductor layer of the PIN diode includes a first p-type semiconductor layer and a second p-type semiconductor layer additionally arranged along a lower edge of the first p-type semiconductor layer, the thickness of the edge of the p-type semiconductor layer is formed thicker than the thickness of the non-edge, so that even if some area of the outer edge of the p-type semiconductor layer is damaged, the effect of the damage can be minimized due to the thick edge.
또한 본 발명에 따르면 p형 반도체층의 중심부인 비테두리부의 두께는 두껍게 하지 않고 테두리부의 두께만 두껍게 형성함으로써 p형 반도체층의 외곽부의 손상에 의한 영향을 최소화할 수 있는 바, p형 반도체층의 중심부의 두께가 두꺼워짐에 따라 발생할 수 있는 PIN 다이오드의 투과율 감소를 최소화할 수 있다.In addition, according to the present invention, by forming only the edge of the p-type semiconductor layer thicker while not thickening the center of the non-bordered portion, the effect of damage to the outer portion of the p-type semiconductor layer can be minimized, thereby minimizing the decrease in transmittance of the PIN diode that may occur as the center of the p-type semiconductor layer becomes thicker.
또한 본 발명에 따르면 PIN 다이오드의 투과율 감소를 최소화하면서도 p형 반도체층의 손상에 의한 영향을 최소화 할 수 있는 바, PIN 다이오드의 누설 전류 발생을 최소화함으로써 PIN 다이오드의 특성을 안정화시킬 수 있다.In addition, according to the present invention, it is possible to minimize the effect of damage to the p-type semiconductor layer while minimizing the decrease in transmittance of the PIN diode, thereby stabilizing the characteristics of the PIN diode by minimizing the occurrence of leakage current in the PIN diode.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.In addition to the effects described above, specific effects of the present invention are described below together with specific matters for carrying out the invention.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 영역에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기의 일부 I-I' 영역에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 PIN 다이오드에 대한 확대 단면도이다.
도 5는 본 발명의 다른 일 실시예에 따른 PIN 다이오드에 대한 확대 단면도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 PIN 다이오드의 제조 방법에 대한 공정도이다.
도 7은 PIN 다이오드의 p형 반도체층이 손상된 경우에 있어서 PIN 다이오드의 오프 전류(off-current)의 산포를 도시한 것이다.Figure 1 is a block diagram schematically illustrating a digital X-ray detector.
FIG. 2 is a plan view of a portion of a digital X-ray detector according to one embodiment of the present invention.
FIG. 3 is a cross-sectional view of a part of region II' of a digital X-ray detector according to one embodiment of the present invention.
FIG. 4 is an enlarged cross-sectional view of a PIN diode according to one embodiment of the present invention.
FIG. 5 is an enlarged cross-sectional view of a PIN diode according to another embodiment of the present invention.
FIGS. 6A to 6F are process diagrams for a method of manufacturing a PIN diode according to one embodiment of the present invention.
Figure 7 illustrates the distribution of the off-current of a PIN diode when the p-type semiconductor layer of the PIN diode is damaged.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.The above-mentioned objects, features and advantages will be described in detail below with reference to the attached drawings, so that those with ordinary skill in the art to which the present invention pertains can easily practice the technical idea of the present invention. In describing the present invention, if it is judged that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, a detailed description thereof will be omitted. Hereinafter, a preferred embodiment according to the present invention will be described in detail with reference to the attached drawings. In the drawings, the same reference numerals are used to indicate the same or similar components.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.Hereinafter, the phrase “any configuration is disposed on (or below)” a component or “on (or below)” a component may mean not only that any configuration is disposed in contact with the upper surface (or lower surface) of said component, but also that another configuration may be interposed between said component and any configuration disposed on (or below) said component.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.Additionally, when a component is described as being "connected," "coupled," or "connected" to another component, it should be understood that the components may be directly connected or connected to one another, but that other components may also be "interposed" between the components, or that each component may be "connected," "coupled," or "connected" through other components.
이하에서는, 본 발명의 몇몇 실시예에 따른 PIN 다이오드와 그 제조 방법 및 이를 포함하는 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기를 설명하도록 한다.Hereinafter, a PIN diode and a method for manufacturing the same according to some embodiments of the present invention, a thin film transistor array substrate for a digital X-ray detector including the same, and a digital X-ray detector will be described.
도 1은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다. 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(120), 바이어스 공급부(130), 리드아웃 회로부(140) 및 타이밍 제어부(150)를 포함할 수 있다.Figure 1 is a block diagram for schematically explaining a digital X-ray detector. The digital X-ray detector may include a thin film transistor array (110), a gate driver (120), a bias supply unit (130), a readout circuit unit (140), and a timing control unit (150).
박막 트랜지스터 어레이(110)는 일 방향으로 배열된 복수의 게이트 라인들(Gate Line, GL)과 게이트 라인들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 라인들(Data Line, DL)에 의해 정의된 복수의 셀 영역을 포함할 수 있다.A thin film transistor array (110) may include a plurality of cell areas defined by a plurality of gate lines (Gate Lines, GL) arranged in one direction and a plurality of data lines (Data Lines, DL) arranged in one direction orthogonal to the gate lines (GL).
셀 영역들은 매트릭스 형태로 배열되고, 각각의 셀 영역은 광 감지 화소들(Pixel, P)이 형성된 화소 영역을 포함할 수 있다. 박막 트랜지스터 어레이(110)는 엑스레이 소스(X-ray Source)로부터 방출된 엑스레이를 감지하고, 감지된 엑스레이를 광전 변환하여 전기적인 검출 신호로 출력할 수 있다.The cell regions are arranged in a matrix form, and each cell region may include a pixel region in which light-detecting pixels (Pixel, P) are formed. The thin film transistor array (110) may detect X-rays emitted from an X-ray source, photoelectrically convert the detected X-rays, and output them as electrical detection signals.
각각의 광 감지 화소는 신틸레이터(Scintillator)에 의해 엑스레이로부터 변환된 가시광선 영역의 광을 전자 신호로 변환하여 출력하는 PIN 다이오드(PIN Diode)와, PIN 다이오드로부터 출력된 검출 신호를 리드아웃 회로부(140)에 전달하는 박막 트랜지스터(Thin Film Transistor, TFT)를 각각 포함할 수 있다. PIN 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(Bias Line, BL)에 연결될 수 있다.Each light-detecting pixel may include a PIN diode that converts light in the visible light range converted from an X-ray by a scintillator into an electronic signal and outputs it, and a thin film transistor (TFT) that transmits a detection signal output from the PIN diode to a readout circuit unit (140). One side of the PIN diode may be connected to the thin film transistor and the other side may be connected to a bias line (BL).
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 각각 PIN 다이오드와 PIN 다이오드로부터 출력된 검출 신호를 전달하는 데이터 라인(DL)에 연결될 수 있다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열될 수 있다.The gate electrode of the thin film transistor may be connected to a gate line (GL) that transmits a scan signal, and the source/drain electrodes may be connected to a PIN diode and a data line (DL) that transmits a detection signal output from the PIN diode, respectively. The bias line (BL) may be arranged parallel to the data line (DL).
게이트 구동부(120)는 게이트 라인(GL)들을 통해 광 감지 화소들의 박막 트랜지스터에 게이트 신호들을 순차적으로 인가할 수 있다. 광 감지 화소들의 박막 트랜지스터들은 게이트 온 전압 레벨을 갖는 게이트 신호에 응답하여 턴-온(Turn-On) 될 수 있다.The gate driver (120) can sequentially apply gate signals to the thin film transistors of the light-sensing pixels through the gate lines (GL). The thin film transistors of the light-sensing pixels can be turned on in response to a gate signal having a gate-on voltage level.
바이어스 공급부(130)는 바이어스 라인들(BL)을 통해 광 감지 화소들에 구동 전압을 인가할 수 있다. 바이어스 공급부(130)는 PIN 다이오드에 리버스 바이어스(Reverse Bias) 또는 포워드 바이어스(Forward Bias)를 선택적으로 인가할 수 있다.The bias supply unit (130) can apply a driving voltage to the light-sensing pixels through the bias lines (BL). The bias supply unit (130) can selectively apply a reverse bias or a forward bias to the PIN diode.
리드아웃 회로부(140)는 게이트 구동부의 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 전달되는 검출 신호를 리드아웃할 수 있다. 즉 PIN 다이오드로부터 출력된 검출 신호는 박막 트랜지스터와 데이터 라인(DL)을 통해 리드아웃 회로부(140)로 입력될 수 있다.The readout circuit unit (140) can read out a detection signal transmitted from a thin film transistor that is turned on in response to a gate signal of a gate driver. That is, a detection signal output from a PIN diode can be input to the readout circuit unit (140) through the thin film transistor and a data line (DL).
리드아웃 회로부(140)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 화소들로부터 출력되는 검출신호를 리드아웃할 수 있다.The readout circuit unit (140) can read out detection signals output from light detection pixels in an offset readout section that reads out an offset image and an X-ray readout section that reads out a detection signal after X-ray exposure.
리드아웃 회로부(140)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함될 수 있다.The readout circuit unit (140) may include a signal detection unit and a multiplexer, etc. The signal detection unit may include a plurality of amplifier circuit units corresponding one-to-one with the data lines (DL), and each amplifier circuit unit may include an amplifier, a capacitor, a reset element, etc.
타이밍 제어부(150)는 개시신호 및 클럭신호 등을 생성하여 게이트 구동부(120)에 공급함으로써, 게이트 구동부(120)의 동작을 제어할 수 있다. 또한 타이밍 제어부(150)는 리드아웃 제어신호 및 리드아웃 클럭신호 등을 생성하여 리드아웃 회로부(140)에 공급함으로써, 리드아웃 회로부(140)의 동작을 제어할 수 있다.The timing control unit (150) can control the operation of the gate driving unit (120) by generating a start signal and a clock signal, etc. and supplying them to the gate driving unit (120). In addition, the timing control unit (150) can control the operation of the readout circuit unit (140) by generating a readout control signal and a readout clock signal, etc. and supplying them to the readout circuit unit (140).
이하에서는 도 2 내지 도 3를 참고하여 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기에 대해서 자세히 설명하도록 한다.Hereinafter, a digital X-ray detector according to one embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3.
먼저 본 발명의 일 실시예에 따른 디지털 엑스레이 검출기(200)는 베이스 기판(210)을 포함한다.First, a digital X-ray detector (200) according to one embodiment of the present invention includes a base substrate (210).
베이스 기판(210)은 유리 재질의 기판을 사용할 수 있지만 이에 한정되는 것은 아니며, 플렉서블(Flexible) 디지털 엑스레이 검출기에 적용되는 경우 유연성 성질을 갖는 폴리이미드(Polyimide) 재질의 기판을 사용할 수도 있다.The base substrate (210) may be a glass substrate, but is not limited thereto, and when applied to a flexible digital X-ray detector, a polyimide substrate having flexible properties may be used.
베이스 기판(210)에는 서로 직교하도록 교차하는 복수의 게이트 라인(223)과 복수의 데이터 라인(225)에 의해서 복수의 셀 영역이 정의된다. 각각의 셀 영역에는 화소(P)가 대응됨으로써 복수의 화소 영역이 정의된다. 게이트 라인(223)과 데이터 라인(225)에 대응되는 영역은 화소 영역들 간의 경계 영역으로 정의될 수 있다.On the base substrate (210), a plurality of cell areas are defined by a plurality of gate lines (223) and a plurality of data lines (225) that intersect each other orthogonally. A plurality of pixel areas are defined by corresponding pixels (P) to each cell area. Areas corresponding to the gate lines (223) and data lines (225) can be defined as boundary areas between pixel areas.
하나의 화소 당 각각의 박막 트랜지스터(220)와 PIN 다이오드(230)가 대응되도록 배치되어, 복수의 화소 영역을 갖는 어레이 기판에는 복수의 박막 트랜지스터(220)와 복수의 PIN 다이오드(230)가 형성될 수 있다. 이하에서는 하나의 화소에 대응되는 박막 트랜지스터(220)와 PIN 다이오드(230)를 기준으로 설명을 하도록 하며, 특별한 설명이 없는 한 인접한 화소에도 동일하게 적용될 수 있다.Each thin film transistor (220) and PIN diode (230) are arranged to correspond to each other for each pixel, and a plurality of thin film transistors (220) and a plurality of PIN diodes (230) can be formed on an array substrate having a plurality of pixel areas. The following description will be based on a thin film transistor (220) and a PIN diode (230) corresponding to a pixel, and unless otherwise specified, the same description can be applied to adjacent pixels.
베이스 기판(210) 상에는 제1 전극(225a), 제2 전극(225b), 게이트 전극(223a) 및 액티브층(221)을 포함하는 박막 트랜지스터(220)가 형성된다.A thin film transistor (220) including a first electrode (225a), a second electrode (225b), a gate electrode (223a), and an active layer (221) is formed on a base substrate (210).
베이스 기판(210)과 박막 트랜지스터(220) 사이에는 버퍼층(211)이 형성될 수 있다. 이 경우 버퍼층(211)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 무기물로 이루어질 수 있으며, 다층의 멀티 버퍼층으로 형성될 수도 있다.A buffer layer (211) may be formed between the base substrate (210) and the thin film transistor (220). In this case, the buffer layer (211) may be formed of an inorganic material such as a silicon oxide film (SiOx) or a silicon nitride film (SiNx), and may be formed as a multi-buffer layer of multiple layers.
베이스 기판(210) 상에는 액티브층(221)이 형성된다. 액티브층(221)은 IGZO(Indium Gallium Zinc Oxide)와 같은 산화물(Oxide) 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며, 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)으로 형성될 수도 있다.An active layer (221) is formed on the base substrate (210). The active layer (221) may be formed of an oxide semiconductor material such as IGZO (Indium Gallium Zinc Oxide), but is not limited thereto, and may be formed of low temperature polycrystalline silicon (LTPS) or amorphous silicon (a-Si).
액티브층(221)은 일 예로 채널 영역과 채널 영역을 사이에 둔 도체화 영역들을 포함할 수 있다. 구체적으로 도체화 영역들은 제1 전극(225a)과 직접 접촉하여 연결되는 제1 도체화 영역과 제2 전극(225b)과 직접 접촉하여 연결되는 제2 도체화 영역으로 나뉠 수 있다.The active layer (221) may include, for example, a channel region and conductive regions interposed between the channel regions. Specifically, the conductive regions may be divided into a first conductive region that is in direct contact with and connected to the first electrode (225a) and a second conductive region that is in direct contact with and connected to the second electrode (225b).
액티브층(221)의 도체화 영역들은 액티브층(221)의 양 끝단 영역이 도체화됨으로써 형성될 수 있으며, 도체화 처리 방법은 건식 식각에 의한 방법, 수소 플라즈마 처리, 헬륨 플라즈마 처리 등과 같은 다양한 방법들을 사용할 수 있다.The conductive regions of the active layer (221) can be formed by conductiveizing both end regions of the active layer (221), and various methods such as dry etching, hydrogen plasma treatment, and helium plasma treatment can be used as the conductive treatment method.
액티브층(221) 상에는 게이트 전극(223a)이 형성되고, 액티브층(221)과 게이트 전극(223a) 사이에는 게이트 절연층(222)이 형성되어, 액티브층(221)과 게이트 전극(223a)을 서로 절연시켜 줄 수 있다.A gate electrode (223a) is formed on the active layer (221), and a gate insulating layer (222) is formed between the active layer (221) and the gate electrode (223a), thereby insulating the active layer (221) and the gate electrode (223a) from each other.
즉 게이트 절연층(222)상에는 액티브층(221)의 채널 영역에 대응되도록 게이트 전극(223a)이 형성될 수 있다. 게이트 전극(223a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.That is, a gate electrode (223a) may be formed on the gate insulating layer (222) to correspond to the channel region of the active layer (221). The gate electrode (223a) may be one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu), or an alloy thereof, and may be formed as a single layer or multiple layers.
게이트 전극(223a)은 게이트 라인(223)으로부터 연장되어 형성될 수 있으며, 게이트 라인(223)과 게이트 전극(223a)이 일치되어 게이트 전극(223a)은 게이트 라인(223) 내에 형성될 수도 있다. 이에 따라 게이트 라인(223)과 게이트 전극(223a)은 동일층에 형성될 수 있다.The gate electrode (223a) may be formed by extending from the gate line (223), and the gate line (223) and the gate electrode (223a) may be aligned so that the gate electrode (223a) may be formed within the gate line (223). Accordingly, the gate line (223) and the gate electrode (223a) may be formed on the same layer.
무기물로 이루어진 게이트 절연층(222)은 게이트 전극(223a)에 대응되도록 형성되며, 효과적인 절연을 위하여 게이트 전극(223a)과 동일하거나 더 넓은 면적을 갖도록 형성될 수 있다.The gate insulating layer (222) made of an inorganic material is formed to correspond to the gate electrode (223a), and may be formed to have an area equal to or larger than that of the gate electrode (223a) for effective insulation.
게이트 전극(223a)과 게이트 절연층(222)은 액티브층(221)의 중심부에 대응되도록 형성될 수 있다. 이에 따라 게이트 전극(223a)에 의해서 덮이지 않고 노출되는 액티브층(221)의 영역, 즉 채널 영역 이외의 액티브층(221)의 양 끝단은 제1 도체화 영역과 제2 도체화 영역이 될 수 있다.The gate electrode (223a) and the gate insulating layer (222) can be formed to correspond to the center of the active layer (221). Accordingly, the region of the active layer (221) that is not covered by the gate electrode (223a) and is exposed, i.e., both ends of the active layer (221) other than the channel region, can become the first conductive region and the second conductive region.
이 경우 제1 도체화 영역과 제2 도체화 영역은 각각 드레인(Drain) 영역과 소스(Source) 영역이 될 수 있다.In this case, the first conductive region and the second conductive region can be the drain region and the source region, respectively.
액티브층(221)의 소스 영역은 드레인 영역보다 PIN 다이오드(230)와 가까운 곳에 배치될 수 있지만, 이에 한정되는 것은 아니며 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.The source region of the active layer (221) may be positioned closer to the PIN diode (230) than the drain region, but is not limited thereto, and the positions of the source region and the drain region may be swapped.
게이트 전극(223a) 상에는 베이스 기판(210)을 덮도록 무기물로 이루어진 층간 절연층(224)이 형성될 수 있으며, 층간 절연층(224) 상에는 제1 전극(225a)과 제2 전극(225b)이 형성될 수 있다.An interlayer insulating layer (224) made of an inorganic material may be formed on the gate electrode (223a) to cover the base substrate (210), and a first electrode (225a) and a second electrode (225b) may be formed on the interlayer insulating layer (224).
제1 전극(225a)과 제2 전극(225b)은 게이트 전극(223a)을 사이에 둔 액티브층(221)의 양쪽에 각각 대응되도록 형성될 수 있다. 액티브층(221)과 제1 전극(225a) 및 제2 전극(225b)이 각각 겹쳐지는 영역에 대응하여, 층간 절연층(224)에는 제1 컨택홀(224a)과 제2 컨택홀(224b)이 각각 형성될 수 있다.The first electrode (225a) and the second electrode (225b) may be formed to correspond to each side of the active layer (221) with the gate electrode (223a) therebetween. A first contact hole (224a) and a second contact hole (224b) may be formed in the interlayer insulating layer (224) to correspond to the area where the active layer (221) and the first electrode (225a) and the second electrode (225b) overlap each other.
구체적으로 액티브층(221)의 드레인 영역에 대응되도록 제1 컨택홀(224a)이 형성되고, 소스 영역에 대응되도록 제2 컨택홀(224b)이 형성될 수 있다. 이에 따라 제1 전극(225a)은 제1 컨택홀(224a)을 통해 액티브층(221)의 드레인 영역과 연결되며, 제2 전극(225b)은 제2 컨택홀(224b)을 통해 액티브층(221)의 소스 영역과 연결될 수 있다.Specifically, a first contact hole (224a) may be formed to correspond to the drain region of the active layer (221), and a second contact hole (224b) may be formed to correspond to the source region. Accordingly, the first electrode (225a) may be connected to the drain region of the active layer (221) through the first contact hole (224a), and the second electrode (225b) may be connected to the source region of the active layer (221) through the second contact hole (224b).
이에 따라 드레인 영역에 연결되는 제1 전극(225a)은 드레인 전극이 되고, 소스 영역과 연결되는 제2 전극(225b)는 소스 전극이 될 수 있다.Accordingly, the first electrode (225a) connected to the drain region can become a drain electrode, and the second electrode (225b) connected to the source region can become a source electrode.
제1 전극(225a)과 제2 전극(225b)은 데이터 라인(225)으로부터 연장되어 형성될 수 있으며, 데이터 라인(225)과 동일한 층에 형성될 수 있다.The first electrode (225a) and the second electrode (225b) may be formed to extend from the data line (225) and may be formed in the same layer as the data line (225).
데이터 라인(225)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금으로 이루어질 수 있지만 이에 한정되는 것은 아니다.The data line (225) may be made of one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu), or an alloy thereof, but is not limited thereto.
박막 트랜지스터(220) 상에는 제1 패시베이션층(226)이 베이스 기판 전면을 덮도록 형성될 수 있다. 제1 패시베이션층(226)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제1 패시베이션층(226)은 하부의 박막 트랜지스터(220), 특히 액티브층(221)을 보호하는 역할을 할 수 있다.A first passivation layer (226) may be formed on the thin film transistor (220) to cover the entire surface of the base substrate. The first passivation layer (226) may be formed of an inorganic material such as a silicon oxide film (SiOx) or a silicon nitride film (SiNx), but is not limited thereto. The first passivation layer (226) may serve to protect the thin film transistor (220) underneath, particularly the active layer (221).
제1 패시베이션층(226) 상에는 PIN 다이오드(230)가 형성되어 하부의 박막 트랜지스터(220)와 연결된다. PIN 다이오드(230)는 화소 영역에 배치될 수 있다.A PIN diode (230) is formed on the first passivation layer (226) and connected to the thin film transistor (220) underneath. The PIN diode (230) can be placed in the pixel area.
PIN 다이오드(230)는 박막 트랜지스터(220)와 연결되는 하부 전극(231), 하부 전극(231) 상에 있는 PIN 층(232) 및 PIN 층(232) 상에 있는 상부 전극(233)을 포함할 수 있다.A PIN diode (230) may include a lower electrode (231) connected to a thin film transistor (220), a PIN layer (232) on the lower electrode (231), and an upper electrode (233) on the PIN layer (232).
하부 전극(231)은 PIN 다이오드(230)에 있어서 화소 전극의 역할을 할 수 있다. 하부 전극(231)은 PIN 다이오드(230)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어질 수 있다.The lower electrode (231) can serve as a pixel electrode in the PIN diode (230). Depending on the characteristics of the PIN diode (230), the lower electrode (231) can be made of one or more materials among an opaque metal such as molybdenum (Mo) or a transparent oxide such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ZnO (Zinc Oxide).
하부 전극(231)은 제1 패시베이션층(226)의 컨택홀인 제3 컨택홀(226a)을 통해 박막 트랜지스터(220)의 제2 전극(225b)과 접촉하도록 연결되어, 박막 트랜지스터(220)는 PIN 다이오드(230)와 연결될 수 있다.The lower electrode (231) is connected to be in contact with the second electrode (225b) of the thin film transistor (220) through the third contact hole (226a), which is a contact hole of the first passivation layer (226), so that the thin film transistor (220) can be connected to the PIN diode (230).
하부 전극(231) 상에는 신틸레이터(Scintillator)를 통해 엑스레이에서 변환된 가시광을 전기적인 신호로 변환하는 PIN 층(232)이 형성될 수 있다.A PIN layer (232) that converts visible light converted from X-rays into an electrical signal through a scintillator can be formed on the lower electrode (231).
PIN 층(232)은 n형 불순물이 포함된 n형 반도체층(232n), 진성(Intrinsic) 반도체층(232i) 및 p형 불순물이 포함된 p형 반도체층(232p)이 하부 전극(231)에서부터 차례대로 적층되어 형성될 수 있다.The PIN layer (232) can be formed by sequentially stacking an n-type semiconductor layer (232n) containing an n-type impurity, an intrinsic semiconductor layer (232i), and a p-type semiconductor layer (232p) containing a p-type impurity from the lower electrode (231).
진성 반도체층(232i)은 n형 반도체층(232n) 및 p형 반도체층(232p)보다 상대적으로 두껍게 형성될 수 있다. PIN 층(232)은 엑스레이 소스로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.The intrinsic semiconductor layer (232i) may be formed to be relatively thicker than the n-type semiconductor layer (232n) and the p-type semiconductor layer (232p). The PIN layer (232) is formed to include a material capable of converting an X-ray emitted from an X-ray source into an electrical signal, and may include materials such as a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, and Ge, for example.
이 경우 p형 반도체층(232p)은 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)을 포함한다.In this case, the p-type semiconductor layer (232p) includes a first p-type semiconductor layer (232pa) and a second p-type semiconductor layer (232pb).
구체적으로 진성 반도체층(232i) 상에 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)이 차례대로 적층되어 있어, 제1 p형 반도체층(232pa)은 제2 p형 반도체층(232pb)과 진성 반도체층(232i) 사이에 배치된다.Specifically, a first p-type semiconductor layer (232pa) and a second p-type semiconductor layer (232pb) are sequentially stacked on an intrinsic semiconductor layer (232i), so that the first p-type semiconductor layer (232pa) is positioned between the second p-type semiconductor layer (232pb) and the intrinsic semiconductor layer (232i).
제1 p형 반도체층(232pa)은 내부에 중공을 갖는 형태를 갖도록 형성되어 진성 반도체층(232i)과 제2 p형 반도체층(232pb)의 외곽 테두리부를 따라 배치된다.The first p-type semiconductor layer (232pa) is formed to have a hollow shape inside and is arranged along the outer edge of the intrinsic semiconductor layer (232i) and the second p-type semiconductor layer (232pb).
제2 p형 반도체층(232pb)은 제1 p형 반도체층(232pa)과 달리 내부에 중공을 갖는 형태가 아니라, 일정한 두께를 갖고 진성 반도체층(232i)의 전체 상부면을 덮도록 배치된다.Unlike the first p-type semiconductor layer (232pa), the second p-type semiconductor layer (232pb) does not have a hollow interior, but is arranged to have a constant thickness and cover the entire upper surface of the intrinsic semiconductor layer (232i).
즉 제2 p형 반도체층(232pb)은 제1 p형 반도체층(232pa)의 하부의 테두리부를 따라 배치되며, 이에 따라 p형 반도체층(232p)의 테두리부의 두께는 테두리부 이외의 영역인 비테두리부의 두께보다 두껍게 형성된다.That is, the second p-type semiconductor layer (232pb) is arranged along the lower edge of the first p-type semiconductor layer (232pa), and accordingly, the thickness of the edge of the p-type semiconductor layer (232p) is formed thicker than the thickness of the non-edge region, which is an area other than the edge.
PIN 층(232) 상에는 상부 전극(233)이 형성될 수 있다. 상부 전극(233)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물 중 하나 이상의 물질로 이루어져 PIN 다이오드(230)의 필 팩터(Fill Factor)를 향상시킬 수 있다.An upper electrode (233) may be formed on the PIN layer (232). The upper electrode (233) may be made of one or more transparent oxides such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), and ZnO (Zinc Oxide), and may improve the fill factor of the PIN diode (230).
PIN 다이오드(230) 상에는 제2 패시베이션층(235)이 형성될 수 있다. 제2 패시베이션층(235)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)과 같은 무기물로 이루어질 수 있으나 이에 한정되는 것은 아니다. 제2 패시베이션층(235)은 PIN 다이오드(230)의 측면까지 모두 덮도록 형성되어 PIN 다이오드(230)의 측면을 수분이나 기타 이물질로부터 보호할 수 있다.A second passivation layer (235) may be formed on the PIN diode (230). The second passivation layer (235) may be formed of an inorganic material such as a silicon oxide film (SiOx) or a silicon nitride film (SiNx), but is not limited thereto. The second passivation layer (235) may be formed to cover the entire side of the PIN diode (230) to protect the side of the PIN diode (230) from moisture or other foreign substances.
PIN 다이오드(230) 상의 제2 패시베이션층(235) 상에는 바이어스 전극(243)이 형성될 수 있다. 바이어스 전극(243)은 제2 패시베이션층(235)의 컨택홀인 제4 컨택홀(235a)을 통해서 PIN 다이오드(230)의 상부 전극(233)과 연결되어, PIN 다이오드(230)에 바이어스 전압을 인가해줄 수 있다.A bias electrode (243) may be formed on the second passivation layer (235) on the PIN diode (230). The bias electrode (243) is connected to the upper electrode (233) of the PIN diode (230) through the fourth contact hole (235a), which is a contact hole of the second passivation layer (235), so as to apply a bias voltage to the PIN diode (230).
바이어스 전극(243)은 데이터 라인(225)과 평행하게 배열된 바이어스 라인(241)으로부터 분기되어 형성될 수 있다.The bias electrode (243) can be formed by branching from a bias line (241) arranged parallel to the data line (225).
이 경우 제2 패시베이션층(235)과 바이어스 전극(243) 사이에는 제1 평탄화층(237)이 형성되어 PIN 다이오드(230)를 포함한 베이스 기판(210) 전면을 덮도록 형성될 수 있다.In this case, a first planarization layer (237) may be formed between the second passivation layer (235) and the bias electrode (243) to cover the entire surface of the base substrate (210) including the PIN diode (230).
제1 평탄화층(237)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.The first flattening layer (237) may be made of an organic material such as PAC (Photo Acryl), but is not limited thereto.
이 경우 제2 패시베이션층(235)의 제4 컨택홀(235a)에 대응되는 위치에 제1 평탄화층(237)에는 상부 전극(233)이 노출되도록 제5 컨택홀(237a)이 형성될 수 있으며, 바이어스 전극(243)은 제4 컨택홀(235a)과 제5 컨택홀(237a)을 통해서 상부 전극(233)과 전기적으로 연결될 수 있다.In this case, a fifth contact hole (237a) may be formed in the first planarization layer (237) at a position corresponding to the fourth contact hole (235a) of the second passivation layer (235) so that the upper electrode (233) is exposed, and the bias electrode (243) may be electrically connected to the upper electrode (233) through the fourth contact hole (235a) and the fifth contact hole (237a).
바이어스 전극(243) 상에는 제2 평탄화층(245)이 베이스 기판(210) 전면을 덮도록 형성될 수 있다.A second planarization layer (245) can be formed on the bias electrode (243) to cover the entire surface of the base substrate (210).
제2 평탄화층(245)은 PAC(Photo Acryl)과 같은 유기물로 이루어질 수 있으나 이에 한정되는 것은 아니다.The second flattening layer (245) may be made of an organic material such as PAC (Photo Acryl), but is not limited thereto.
제2 평탄화층(245) 상에는 PIN 다이오드(230)를 덮도록 베이스 기판 상에 신틸레이터층(Scintillator layer, 250)이 형성될 수 있다.A scintillator layer (250) may be formed on the base substrate to cover the PIN diode (230) on the second flattening layer (245).
구체적으로 신틸레이터층(250)은 박막 트랜지스터(220)와 PIN 다이오드(230) 상에 박막 트랜지스터(220)와 PIN 다이오드(230)를 덮도록 위치한다.Specifically, the scintillator layer (250) is positioned on the thin film transistor (220) and the PIN diode (230) so as to cover the thin film transistor (220) and the PIN diode (230).
신틸레이터층(250)은 어레이 기판(201) 상에 직접 증착되어 형성될 수 있기 때문에, 신틸레이터층(250) 하부면의 평탄화가 필요할 수 있다. 따라서 제2 평탄화층(245)을 형성하여 신틸레이터층(250)의 하부면을 평탄화시킴으로써, 신틸레이터의 증착에 의한 신틸레이터층(250)의 형성이 용이하게 될 수 있도록 해줄 수 있다.Since the scintillator layer (250) can be formed by direct deposition on the array substrate (201), the lower surface of the scintillator layer (250) may need to be flattened. Accordingly, by forming a second flattening layer (245) to flatten the lower surface of the scintillator layer (250), the formation of the scintillator layer (250) by deposition of the scintillator can be facilitated.
신틸레이터층(250)은 복수의 주상 결정상들을 갖도록 수직 방향으로 성장되어, 복수의 신틸레이터 주상 결정들이 나란히 배열되는 형태로 형성될 수 있지만 이에 한정되는 것은 아니다. 신틸레이터는 요오드화 세슘(CsI)과 같은 물질로 이루어질 수 있지만 이에 한정되는 것은 아니다.The scintillator layer (250) may be formed in a form in which a plurality of scintillator columnar crystals are arranged in a parallel manner by being grown in a vertical direction so as to have a plurality of columnar crystal phases, but is not limited thereto. The scintillator may be formed of a material such as cesium iodide (CsI), but is not limited thereto.
본 발명에 따른 디지털 엑스레이 검출기(200)는 다음과 같이 작동한다.The digital X-ray detector (200) according to the present invention operates as follows.
디지털 엑스레이 검출기(200)에 조사된 엑스레이는 신틸레이터층(250)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 PIN 다이오드(230)의 PIN 층(232)에서 전자 신호로 변환이 된다.X-rays irradiated to the digital X-ray detector (200) are converted into light in the visible light range in the scintillator layer (250). The light in the visible light range is converted into an electronic signal in the PIN layer (232) of the PIN diode (230).
구체적으로는 PIN 층(232)에 가시광선 영역의 광이 조사되면 진성 반도체층이 n형 반도체층과 p형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 된다. 그리고 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 p형 반도체층과 n형 반도체층에서 수집된다.Specifically, when light in the visible light range is irradiated on the PIN layer (232), the intrinsic semiconductor layer is depleted by the n-type semiconductor layer and the p-type semiconductor layer, and an electric field is generated inside. Then, holes and electrons generated by the light drift by the electric field and are collected in the p-type semiconductor layer and the n-type semiconductor layer, respectively.
PIN 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(225)을 거쳐서 영상 신호로 표시되게 된다.The PIN diode (230) converts light in the visible light range into an electronic signal and transmits it to the thin film transistor (220). The electronic signal transmitted in this manner is displayed as an image signal through the data line (225) connected to the thin film transistor (220).
이하에서는 도 4와 도 5를 참조하여, 본 발명의 일 실시예 및 다른 일 실시예에 따른 PIN 다이오드(230)에 대해서 더욱 구체적으로 설명하도록 한다.Hereinafter, a PIN diode (230) according to one embodiment and another embodiment of the present invention will be described in more detail with reference to FIGS. 4 and 5.
본 발명의 일 실시예에 따른 PIN 다이오드(230)는 하부 전극(231), 하부 전극(231) 상에 있고, n형 반도체층(232n), 진성 반도체층(232i) 및 p형 반도체층(232p)을 포함하는 PIN 층(232) 및 PIN 층(232) 상에 있는 상부 전극(233)을 포함한다.A PIN diode (230) according to one embodiment of the present invention includes a lower electrode (231), a PIN layer (232) formed on the lower electrode (231) and including an n-type semiconductor layer (232n), an intrinsic semiconductor layer (232i), and a p-type semiconductor layer (232p), and an upper electrode (233) formed on the PIN layer (232).
p형 반도체층(232p)은 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)을 포함한다.The p-type semiconductor layer (232p) includes a first p-type semiconductor layer (232pa) and a second p-type semiconductor layer (232pb).
구체적으로 진성 반도체층(232i) 상에 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)이 차례대로 적층되어 있어, 제1 p형 반도체층(232pa)은 제2 p형 반도체층(232pb)의 하부에 배치된다.Specifically, a first p-type semiconductor layer (232pa) and a second p-type semiconductor layer (232pb) are sequentially stacked on a genuine semiconductor layer (232i), so that the first p-type semiconductor layer (232pa) is positioned below the second p-type semiconductor layer (232pb).
따라서 제1 p형 반도체층(232pa)은 제2 p형 반도체층(232pb)과 진성 반도체층(232i) 사이에 배치된다.Therefore, the first p-type semiconductor layer (232pa) is placed between the second p-type semiconductor layer (232pb) and the intrinsic semiconductor layer (232i).
제1 p형 반도체층(232pa)은 내부에 중공을 갖는 형태를 갖도록 형성되어 진성 반도체층(232i)과 제2 p형 반도체층(232pb)의 외곽부, 즉 테두리부(EA)를 따라 배치된다.The first p-type semiconductor layer (232pa) is formed to have a hollow shape inside and is arranged along the outer portion, i.e., the edge portion (EA), of the intrinsic semiconductor layer (232i) and the second p-type semiconductor layer (232pb).
제2 p형 반도체층(232pb)은 제1 p형 반도체층(232pa)과 달리 내부에 중공을 갖는 형태가 아니라, 일정한 두께를 갖고 진성 반도체층(232i)의 전체 상부면을 덮도록 배치된다.Unlike the first p-type semiconductor layer (232pa), the second p-type semiconductor layer (232pb) does not have a hollow interior, but is arranged to have a constant thickness and cover the entire upper surface of the intrinsic semiconductor layer (232i).
즉 제2 p형 반도체층(232pb)은 제1 p형 반도체층(232pa)의 하부의 테두리부(EA)를 따라 배치되며, 이에 따라 p형 반도체층(232p)의 테두리부(EA)의 두께(d3)는 비테두리부(NEA)의 두께(d1)보다 두껍게 형성된다.That is, the second p-type semiconductor layer (232pb) is arranged along the edge portion (EA) of the lower portion of the first p-type semiconductor layer (232pa), and accordingly, the thickness (d3 ) of the edge portion (EA) of the p-type semiconductor layer (232p) is formed to be thicker than the thickness (d1 ) of the non-edge portion (NEA).
따라서 진성 반도체층(232i)의 비테두리부(NEA)의 두께(d4)는 테두리부(EA)의 두께(d5)보다 두껍게 형성된다.Therefore, the thickness (d4 ) of the non-boundary portion (NEA) of the genuine semiconductor layer (232i) is formed thicker than the thickness (d5 ) of the edge portion (EA).
본 발명에서 진성 반도체층(232i)과 p형 반도체층(232p)의 테두리부(EA)는 상부 전극(233)에 의해서 가려지지 않는 영역, 즉 상부 전극(233)과 중첩되지 않는 영역을 의미할 수 있다.In the present invention, the edge portion (EA) of the intrinsic semiconductor layer (232i) and the p-type semiconductor layer (232p) may mean an area that is not covered by the upper electrode (233), that is, an area that does not overlap with the upper electrode (233).
또한 진성 반도체층(232i)과 p형 반도체층(232p)의 비테두리부(NEA)는 테두리부(EA) 이외의 영역을 의미하며, 구체적으로는 상부 전극(233)에 의해서 가려지는 영역, 즉 상부 전극(233)과 중첩되는 영역을 의미할 수 있으며, 중심부로 정의될 수도 있다.In addition, the non-edge area (NEA) of the intrinsic semiconductor layer (232i) and the p-type semiconductor layer (232p) means an area other than the edge area (EA), and specifically, it may mean an area covered by the upper electrode (233), that is, an area overlapping with the upper electrode (233), and may also be defined as the center.
또한 제2 p형 반도체층(232pb)의 내부 중공 영역은 진성 반도체층(232i)과 p형 반도체층(232p)의 비테두리부(NEA)에 대응될 수 있다.Additionally, the internal hollow region of the second p-type semiconductor layer (232pb) can correspond to the non-edge area (NEA) of the intrinsic semiconductor layer (232i) and the p-type semiconductor layer (232p).
제1 p형 반도체층(232pa)의 두께(d2)는 제2 p형 반도체층(232pb)의 두께(d1)보다 더 두껍게 형성될 수 있다.The thickness (d2 ) of the first p-type semiconductor layer (232pa) can be formed thicker than the thickness (d1 ) of the second p-type semiconductor layer (232pb).
제2 p형 반도체층(232pb)은 PIN 다이오드(230)의 전면에 형성되기 때문에 일정한 두께 이상으로 두꺼워지는 경우 PIN 다이오드(230)의 투과율을 감소시킬 수 있다.Since the second p-type semiconductor layer (232pb) is formed on the front surface of the PIN diode (230), if it becomes thicker than a certain thickness, the transmittance of the PIN diode (230) can be reduced.
이에 반해 제1 p형 반도체층(232pa)은 PIN 다이오드(230)의 테두리부(EA), 구체적으로는 제2 p형 반도체층(232pb)과 진성 반도체층(232i)의 테두리부(EA)를 따라 형성되고 중심의 비테두리부(NEA)는 중공의 형태로 형성이 되기 때문에 제1 p형 반도체층(232pa)의 두께가 두꺼워져도 PIN 다이오드(230)의 투과율의 감소에 거의 영향을 끼치지 않는다.In contrast, the first p-type semiconductor layer (232pa) is formed along the edge (EA) of the PIN diode (230), specifically, along the edge (EA) of the second p-type semiconductor layer (232pb) and the intrinsic semiconductor layer (232i), and the central non-edge (NEA) is formed in a hollow shape, so even if the thickness of the first p-type semiconductor layer (232pa) increases, it has little effect on reducing the transmittance of the PIN diode (230).
따라서 제1 p형 반도체층(232pa)의 두께를 제2 p형 반도체층(232pb)의 두께보다 더 두껍게 형성함으로써 PIN 다이오드(230)의 투과율의 감소에 거의 영향을 끼치지 않으면서도, p형 반도체층(232p)의 외곽부 일부 영역에 손상이 가해진다고 하더라고 충분히 두꺼운 테두리부(EA)의 두께로 인하여 p형 반도체층(232p)의 기능이 손상되는 것을 최소화할 수 있다.Accordingly, by forming the thickness of the first p-type semiconductor layer (232pa) thicker than that of the second p-type semiconductor layer (232pb), it is possible to minimize damage to the function of the p-type semiconductor layer (232p) due to the sufficiently thick edge portion (EA) even if damage occurs in some area of the outer portion of the p-type semiconductor layer (232p) without having much effect on the reduction in transmittance of the PIN diode (230).
이 경우 p형 반도체층(232p)의 외곽부의 손상은 PIN 층(232)을 형성하는 공정에 있어서 드라이 에칭(Dry Etching)을 이용한 패터닝 공정 중에 p형 반도체층(232p)의 외곽부에 가해질 수 있는 손상일 수 있다.In this case, damage to the outer portion of the p-type semiconductor layer (232p) may be damage that may be applied to the outer portion of the p-type semiconductor layer (232p) during a patterning process using dry etching in the process of forming the PIN layer (232).
제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)의 두께의 합(d3)은 진성 반도체층(232i)의 최대 두께(d4)의 50% 이하를 가질 수 있다.The sum of the thicknesses (d3 ) of the first p-type semiconductor layer (232pa) and the second p-type semiconductor layer (232pb) may be 50% or less of the maximum thickness (d4 ) of the intrinsic semiconductor layer (232i).
즉 p형 반도체층(232p)의 테두리부(EA)의 두께(d3)는 진성 반도체층(232i)의 비테두리부(NEA)의 두께(d4)의 50% 이하를 가질 수 있다.That is, the thickness (d3 ) of the edge portion (EA) of the p-type semiconductor layer (232p) can be 50% or less of the thickness (d4 ) of the non-edge portion (NEA) of the intrinsic semiconductor layer (232i).
진성 반도체층(232i)의 최대 두께는 진성 반도체층(232i)의 비테두리부(NEA)를 기준으로 측정한 두께를 의미한다.The maximum thickness of the intrinsic semiconductor layer (232i) refers to the thickness measured based on the non-edge area (NEA) of the intrinsic semiconductor layer (232i).
제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)의 두께의 합이 최대한 두꺼워질수록 p형 반도체층(232p)의 외곽부에 가해지는 손상에도 영향을 최소한으로 받을 수 있다.As the sum of the thicknesses of the first p-type semiconductor layer (232pa) and the second p-type semiconductor layer (232pb) becomes thicker, the damage to the outer portion of the p-type semiconductor layer (232p) can be minimized.
하지만 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)의 두께의 합이 진성 반도체층(232i)의 최대 두께의 50%를 초과할 정도로 두꺼워지는 경우, p형 반도체층(232p)과 n형 반도체층(232n)의 거리가 매우 가까워져 누설 전류가 발생될 수 있는 바 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)의 두께의 합은 진성 반도체층(232i)의 최대 두께의 50% 이하를 갖도록 하는 것이 바람직하다.However, if the sum of the thicknesses of the first p-type semiconductor layer (232pa) and the second p-type semiconductor layer (232pb) exceeds 50% of the maximum thickness of the intrinsic semiconductor layer (232i), the distance between the p-type semiconductor layer (232p) and the n-type semiconductor layer (232n) becomes very close, which may cause leakage current to occur. Therefore, it is preferable that the sum of the thicknesses of the first p-type semiconductor layer (232pa) and the second p-type semiconductor layer (232pb) be 50% or less of the maximum thickness of the intrinsic semiconductor layer (232i).
보다 구체적으로 제1 p형 반도체층(232pa)과 제2 p형 반도체층(232pb)의 두께의 합(d3), 즉 p형 반도체층(232p)의 테두리부(EA)의 두께(d3)는 500Å~1,000Å의 범위를 갖도록 형성할 수 있다.More specifically, the sum of the thicknesses (d3 ) of the first p-type semiconductor layer (232pa) and the second p-type semiconductor layer (232pb), that is, the thickness (d3 ) of the edge portion (EA) of the p-type semiconductor layer (232p), can be formed to have a range of 500 Å to 1,000 Å.
상기 범위를 갖는 경우 p형 반도체층(232p)의 외곽부에 가해지는 손상에 대한 영향을 최소화하면서도, p형 반도체층(232p)의 외곽부인 테두리부(EA)에서의 투과율 감소도 최소화할 수 있다.When having the above range, it is possible to minimize the impact of damage to the outer portion of the p-type semiconductor layer (232p), while also minimizing the reduction in transmittance at the edge portion (EA), which is the outer portion of the p-type semiconductor layer (232p).
본 발명의 일 실시예로 도 4에 도시된 바와 같이 제1 p형 반도체층(232pa)은 상부 전극(233)과 중첩되지 않을 수 있다.As one embodiment of the present invention, as illustrated in FIG. 4, the first p-type semiconductor layer (232pa) may not overlap with the upper electrode (233).
제1 p형 반도체층(232pa)은 p형 불순물의 도핑 공정을 통해서 형성할 수 있는데, 상부에 상부 전극(233)이 배치된 상태에서 도핑을 하는 경우 상부 전극(233)에 의해서 가려지는 영역은 p형 불순물이 도핑되지 않고, 상부 전극(233)에 의해서 가려지지 않는 영역에 p형 불순물이 도핑될 수 있다.The first p-type semiconductor layer (232pa) can be formed through a p-type impurity doping process. When doping is performed with the upper electrode (233) positioned on top, the area covered by the upper electrode (233) is not doped with p-type impurities, and the area not covered by the upper electrode (233) can be doped with p-type impurities.
따라서 제1 p형 반도체층(232pa)은 상부 전극(233)의 내측까지 도핑되어 형성되지 않음으로써, 제1 p형 반도체층(232pa)은 상부 전극(233)과 중첩되지 않을 수 있다.Accordingly, the first p-type semiconductor layer (232pa) is not formed by doping to the inner side of the upper electrode (233), so that the first p-type semiconductor layer (232pa) may not overlap with the upper electrode (233).
더욱 구체적으로 예를 들어, 제1 p형 반도체층(232pa)의 외측 끝단부는 제2 p형 반도체층(232pb)과 진성 반도체층(232i)의 외측부의 경계와 일치하도록 형성될 수 있으며, 제1 p형 반도체층(232pa)의 내측 끝단부는 상부 전극(233)의 일 끝단부의 경계와 일치하도록 형성될 수 있다.More specifically, for example, the outer end of the first p-type semiconductor layer (232pa) may be formed to coincide with the boundary between the outer end of the second p-type semiconductor layer (232pb) and the intrinsic semiconductor layer (232i), and the inner end of the first p-type semiconductor layer (232pa) may be formed to coincide with the boundary of one end of the upper electrode (233).
또한 본 발명의 다른 일 실시예로 도 5에 도시된 바와 같이 제1 p형 반도체층(232pa)의 적어도 일부 영역은 상부 전극(233)과 중첩되도록, 제1 p형 반도체층(232pa)은 상부 전극(233) 내측으로 더 깊숙이 형성될 수 있다.In addition, as another embodiment of the present invention, as illustrated in FIG. 5, the first p-type semiconductor layer (232pa) may be formed deeper into the upper electrode (233) so that at least a portion of the first p-type semiconductor layer (232pa) overlaps with the upper electrode (233).
제1 p형 반도체층(232pa)이 상부 전극(233)의 내측으로 더 침투하도록 형성함으로써, p형 반도체층(232p)의 외곽부 손상에 p형 반도체층(232p)이 영향받는 것을 더욱 최소화할 수 있다.By forming the first p-type semiconductor layer (232pa) to penetrate further into the inner side of the upper electrode (233), the p-type semiconductor layer (232p) can be further minimized from being affected by damage to the outer side of the p-type semiconductor layer (232p).
제1 p형 반도체층(232pa)을 형성하는 공정 조건의 조절 또는 확산과 같은 요인에 의해서 제1 p형 반도체층(232pa)은 상부 전극(233)의 내측으로 형성되어 제1 p형 반도체층(232pa)의 적어도 일부 영역은 상부 전극(233)과 중첩될 수 있다.The first p-type semiconductor layer (232pa) may be formed on the inner side of the upper electrode (233) by factors such as control of process conditions for forming the first p-type semiconductor layer (232pa) or diffusion, so that at least a portion of the first p-type semiconductor layer (232pa) may overlap with the upper electrode (233).
구체적으로 제1 p형 반도체층(232pa)의 폭(w)은 0.5㎛ 이상이 되도록 형성할 수 있다.Specifically, the width (w) of the first p-type semiconductor layer (232pa) can be formed to be 0.5 μm or more.
제1 p형 반도체층(232pa)의 폭(w)이 최소한 0.5㎛ 이상이 되도록 함으로써, p형 반도체층(232p)의 외곽부 손상에도 p형 반도체층(232p)이 거의 영향을 받지 않는 최소한의 요건을 만족할 수 있다.By ensuring that the width (w) of the first p-type semiconductor layer (232pa) is at least 0.5 ㎛ or more, the minimum requirement that the p-type semiconductor layer (232p) is hardly affected even by damage to the outer portion of the p-type semiconductor layer (232p) can be satisfied.
이와 같이 본 발명의 일 실시예의 경우 PIN 다이오드(230)의 p형 반도체층(232p)이 제1 p형 반도체층(232pa)과 제1 p형 반도체층(232pa)의 하부 테두리부(EA)를 따라 추가적으로 배치된 제2 p형 반도체층(232pb)을 포함함으로써 p형 반도체층(232p)의 테두리부(EA)의 두께가 비테두리부(NEA)의 두께보다 두껍게 형성된다.In this way, in one embodiment of the present invention, the p-type semiconductor layer (232p) of the PIN diode (230) includes a first p-type semiconductor layer (232pa) and a second p-type semiconductor layer (232pb) additionally arranged along the lower edge portion (EA) of the first p-type semiconductor layer (232pa), so that the thickness of the edge portion (EA) of the p-type semiconductor layer (232p) is formed to be thicker than the thickness of the non-edge portion (NEA).
이에 따라 p형 반도체층(232p)의 외곽부의 일부 영역이 드라이 에칭과 같은 PIN 층(232)의 패터닝 공정에 영향을 받아 손상된다고 하더라도 두꺼운 p형 반도체층(232p)의 테두리부(EA)의 두께로 인하여 손상에 의한 영향을 최소화할 수 있다.Accordingly, even if some areas of the outer portion of the p-type semiconductor layer (232p) are damaged by a patterning process of the PIN layer (232) such as dry etching, the effect of the damage can be minimized due to the thickness of the edge portion (EA) of the thick p-type semiconductor layer (232p).
또한 본 발명의 일 실시예의 경우 p형 반도체층(232p)의 중심부인 비테두리부(NEA)의 두께는 두껍게 하지 않고 테두리부(EA)의 두께만 두껍게 형성함으로써 p형 반도체층(232p)의 외곽부의 손상에 의한 영향을 최소화할 수 있는 바, p형 반도체층(232p)의 중심부의 두께가 두꺼워짐에 따라 발생할 수 있는 PIN 다이오드(230)의 투과율 감소를 최소화할 수 있다.In addition, in one embodiment of the present invention, the thickness of the non-edge area (NEA), which is the center of the p-type semiconductor layer (232p), is not increased, and only the edge area (EA) is formed thick, thereby minimizing the effect of damage to the outer area of the p-type semiconductor layer (232p), and thus minimizing the decrease in transmittance of the PIN diode (230) that may occur as the center of the p-type semiconductor layer (232p) becomes thicker.
PIN 다이오드(230)에서의 빛 투과율이 저하되는 경우 빛에 의한 PIN 다이오드(230)의 광효율, 즉 감도(Sensitivity)가 저하될 수 있지만 본 발명의 일 실시예의 경우 투과율 감소를 최소화할 수 있는 바 PIN 다이오드(230)의 감도 감소를 최소화할 수 있다.When the light transmittance of the PIN diode (230) decreases, the light efficiency of the PIN diode (230), i.e., the sensitivity, may decrease. However, in one embodiment of the present invention, the decrease in transmittance can be minimized, and thus the decrease in the sensitivity of the PIN diode (230) can be minimized.
따라서 본 발명의 일 실시예의 경우 PIN 다이오드(230)의 투과율 감소를 최소화하면서도 p형 반도체층(232p)의 손상에 의한 영향을 최소화 할 수 있으며, 이를 통해 PIN 다이오드(230)의 누설 전류 발생을 최소화할 수 있다.Therefore, in one embodiment of the present invention, it is possible to minimize the effect of damage to the p-type semiconductor layer (232p) while minimizing the decrease in transmittance of the PIN diode (230), thereby minimizing the occurrence of leakage current in the PIN diode (230).
PIN 다이오드(230)에 빛이 인가되지 않고 역전압(Reverse Bias)의 바이어스(Bias) 전압이 인가되는 오프(Off) 상태에서는, 원칙적으로 PIN 다이오드(230) 내에 전자와 정공쌍이 형성되지 않아 전류가 흐르지 않아야 한다.In the off state where no light is applied to the PIN diode (230) and a reverse bias voltage is applied, in principle, no electron-hole pairs are formed within the PIN diode (230), so no current should flow.
PIN 다이오드(230)의 진성 반도체층(232i)은 전자와 정공쌍이 만나는 영역으로, 인가되는 전압에 따라서 콘덴서 또는 가변 저항으로 역할을 한다.The intrinsic semiconductor layer (232i) of the PIN diode (230) is a region where electron and hole pairs meet, and functions as a capacitor or variable resistor depending on the applied voltage.
디지털 엑스레이 검출기는 빛을 흡수하는 PIN 다이오드(230)에 빛이 인가되면 인가되는 빛에 비례하여 전류가 형성되어 동작하기 때문에, 오프 상태에서 낮은 전류 상태를 유지하는 것은 디지털 엑스레이 검출기의 특성에 매우 중요한 요소중의 하나이다.Since a digital X-ray detector operates by generating a current in proportion to the light applied when light is applied to a PIN diode (230) that absorbs light, maintaining a low current state in the off state is one of the most important factors in the characteristics of a digital X-ray detector.
도 7은 PIN 다이오드의 p형 반도체층이 손상된 경우에 있어서 PIN 다이오드의 오프 전류(off-current)의 산포를 도시한 것이다.Figure 7 illustrates the distribution of the off-current of a PIN diode when the p-type semiconductor layer of the PIN diode is damaged.
구체적으로 도 7은 p형 반도체층의 외곽부가 손상을 입은 경우 복수의 PIN 다이오드들에서 측정되는 오프 전류를 측정하여 도시한 것으로, 각각의 그래프들은 일정한 오프 전류 특성을 갖는 것이 아니라 매우 큰 편차가 발생하는 산포를 갖는 것을 확인할 수 있다.Specifically, Fig. 7 shows the off-current measured from multiple PIN diodes when the outer portion of the p-type semiconductor layer is damaged. It can be confirmed that each graph does not have a constant off-current characteristic but rather has a dispersion with a very large deviation.
이렇게 큰 편차의 산포가 발생되는 것은 각각의 PIN 다이오드들에서 누설 전류가 발생하는 것을 의미한다.The occurrence of such a large dispersion of deviations means that leakage current occurs in each of the PIN diodes.
이에 반해 본 발명의 일 실시예의 경우 PIN 다이오드의 투과율 감소를 최소화하면서도 p형 반도체층의 손상에 의한 영향을 최소화 할 수 있으며, 이를 통해 PIN 다이오드의 누설 전류 발생을 최소화함으로써 결국 PIN 다이오드의 특성을 안정화시킬 수 있다.In contrast, in one embodiment of the present invention, it is possible to minimize the effect of damage to the p-type semiconductor layer while minimizing the decrease in transmittance of the PIN diode, thereby minimizing the occurrence of leakage current in the PIN diode, thereby ultimately stabilizing the characteristics of the PIN diode.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 PIN 다이오드(230)의 제조 방법에 대한 공정도이다.FIGS. 6A to 6F are process diagrams for a method of manufacturing a PIN diode (230) according to one embodiment of the present invention.
먼저 도 6a에 도시된 바와 같이 하부 전극(231)을 형성하고, 하부 전극(231) 상에 n형 반도체막(232n'), 진성 반도체막(232i') 및 p형 반도체막(232p')을 차례대로 포함하는 PIN 막(232')을 형성한다. 그리고 PIN 막(232') 상에 상부 전극막(233')을 형성한다.First, as shown in Fig. 6a, a lower electrode (231) is formed, and a PIN film (232') including an n-type semiconductor film (232n'), an intrinsic semiconductor film (232i'), and a p-type semiconductor film (232p') is formed in sequence on the lower electrode (231). Then, an upper electrode film (233') is formed on the PIN film (232').
이 경우 PIN 막(232')은 화학 기상 증착법(Chemical Vapor Deposition: CVD)으로 증착하여 형성할 수 있다.In this case, the PIN film (232') can be formed by deposition using chemical vapor deposition (CVD).
예를 들어, 진성 반도체막(232i')은 댕글링 본드(Dangling bond)에 수소 원자를 결합시킨 실리콘인 수소화 비정질 실리콘(Hydrogenated amorphous silicon, a-Si:H)을 포함하는 SiH4 가스를 이용하여 CVD 공정을 통해서 증착할 수 있다.For example, the intrinsic semiconductor film (232i') can be deposited through a CVD process using SiH4 gas containing hydrogenated amorphous silicon (a-Si:H), which is silicon in which hydrogen atoms are bonded to dangling bonds.
n형 반도체막(232n')은 SiH4의 가스에 추가적으로 PH3와 같은 불순물 가스를 혼합하고, p형 반도체막(232p')은 SiH4의 가스에 추가적으로 B2H6 와 같은 불순물 가스를 혼합한 가스를 이용하여 CVD 공정을 통해서 증착할 수 있다.The n-type semiconductor film (232n') can be deposited through a CVD process using a gas mixed with an impurity gas such as PH3 in addition to SiH4 gas, and the p-type semiconductor film (232p') can be deposited through a gas mixed with an impurity gas such as B2 H6 in addition to SiH4 gas.
다음으로 도 6b에 도시된 바와 같이 상부 전극막(233') 상에 마스크(300)를 형성한다.Next, a mask (300) is formed on the upper electrode film (233') as shown in Fig. 6b.
마스크(300)는 포토 레지스트(Photo resist)로 형성할 수 있으며, 최종적으로 형성하고자 하는 PIN 다이오드(230)의 형상에 대응되는 패턴을 가질 수 있다.The mask (300) can be formed with a photo resist and can have a pattern corresponding to the shape of the PIN diode (230) to be ultimately formed.
다음으로 도 6c에 도시된 바와 같이 상부 전극막(233')을 패터닝하여 상부 전극(233)을 형성한다.Next, as shown in Fig. 6c, the upper electrode film (233') is patterned to form the upper electrode (233).
상부 전극막(233')은 웨트 에칭(Wet Echting)을 이용하여 패터닝할 수 있다.The upper electrode film (233') can be patterned using wet etching.
웨트 에칭은 주로 금속 박막의 식각 공정에 사용되는 것으로 하부에 있는 p형 반도체층(232p)과 같은 비금속의 무기막과는 반응하지 않아 p형 반도체층(232p)은 식각되지 않을 수 있다.Wet etching is mainly used in the etching process of metal thin films, and does not react with non-metallic inorganic films such as the p-type semiconductor layer (232p) underneath, so the p-type semiconductor layer (232p) may not be etched.
또한 웨트 에칭은 등방성 식각(Isotropic Etching)을 갖기 때문에 웨트 에칭에 의해 식각되는 상부 전극(233)은 마스크(300)의 경계와 일치하도록 식각되지 않고 마스크(300)의 경계 내측까지 식각됨으로써, 마스크(300)의 패턴 형태보다도 더 작은 패턴 형태를 가질 수 있다.In addition, since wet etching has isotropic etching, the upper electrode (233) etched by wet etching is not etched to match the boundary of the mask (300) but is etched to the inside of the boundary of the mask (300), so that it can have a pattern shape smaller than the pattern shape of the mask (300).
다음으로 상부 전극(233)이 패터닝된 이후에 마스크(300)를 스트립(Strip)하여 제거하지 않고 도 6(d)에 도시된 바와 같이 동일한 마스크(300)를 이용하여 진성 반도체막(232i')의 테두리부(EA)에 p형 불순물을 도핑한다.Next, after the upper electrode (233) is patterned, the mask (300) is not stripped and removed, and the edge portion (EA) of the intrinsic semiconductor film (232i') is doped with a p-type impurity using the same mask (300) as shown in Fig. 6(d).
구체적으로 이온주입(Ion implantation) 공정을 이용하여 붕소(B)와 같은 3족 원소 중 적어도 하나를 포함하는 p형 불순물을 진성 반도체막(232i')에 도핑시킬 수 있다.Specifically, a p-type impurity including at least one of the Group III elements, such as boron (B), can be doped into the intrinsic semiconductor film (232i') using an ion implantation process.
이온주입 공정은 마스크(300)가 있는 상태에서 진행이 되는데 p형 불순물은 마스크(300)를 통과할 수는 있지만 상부 전극(233)을 통과하지 못하는 바, 상부 전극(233)이 배치된 영역을 제외한 진성 반도체막(232i')의 테두리부(EA)를 따라 p형 불순물이 도핑될 수 있다.The ion implantation process is performed in the presence of a mask (300). Although p-type impurities can pass through the mask (300), they cannot pass through the upper electrode (233). Therefore, p-type impurities can be doped along the edge (EA) of the intrinsic semiconductor film (232i') excluding the area where the upper electrode (233) is placed.
즉 p형 불순물은 상부 전극(233)과 중첩되지 않는 진성 반도체막(232i')의 영역에 도핑될 수 있다.That is, the p-type impurity can be doped in the region of the intrinsic semiconductor film (232i') that does not overlap with the upper electrode (233).
이에 따라 도 6(d)에 도시된 바와 같이 진성 반도체막(232i') 상에는 내부에 중공을 갖는 형태의 제1 p형 반도체막(232pa’)이 테두리부(EA)를 따라 형성된다.Accordingly, as illustrated in Fig. 6(d), a first p-type semiconductor film (232pa’) having a hollow interior is formed along the edge portion (EA) on the intrinsic semiconductor film (232i’).
제1 p형 반도체막(232pa’) 상에는 진성 반도체막(232i')의 전체면을 덮도록 제2 p형 반도체막(232pb’)이 형성되어 있는데, 제2 p형 반도체막(232pb’)은 도 6(a)에 도시된 바와 같이 CVD 공정에 의해서 형성한 p형 반도체막(232p')에 대응된다.A second p-type semiconductor film (232pb’) is formed on the first p-type semiconductor film (232pa’) to cover the entire surface of the intrinsic semiconductor film (232i’). The second p-type semiconductor film (232pb’) corresponds to the p-type semiconductor film (232p’) formed by the CVD process, as illustrated in Fig. 6(a).
다음으로 도 6(e)에 도시된 바와 같이 제2 p형 반도체막(232pb’), 제1 p형 반도체막(232pa’), 진성 반도체막(232i') 및 n형 반도체막(232n')을 포함하는 PIN 막(232')을 패터닝하여 PIN 층(232)을 형성한다.Next, as shown in Fig. 6(e), a PIN film (232') including a second p-type semiconductor film (232pb'), a first p-type semiconductor film (232pa'), an intrinsic semiconductor film (232i'), and an n-type semiconductor film (232n') is patterned to form a PIN layer (232).
이 경우 PIN 막(232')은 드라이 에칭(Dry Echting)을 이용하여 패터닝할 수 있다.In this case, the PIN film (232') can be patterned using dry etching.
드라이 에칭은 주로 비금속 박막의 식각 공정에 사용되는 것으로 PIN 막(232')에 반응하여 PIN 막(232')을 식각할 수 있다.Dry etching is mainly used in the etching process of non-metallic thin films, and can react with the PIN film (232') to etch the PIN film (232').
따라서 PIN 막(232')은 마스크(300)의 패턴을 따라서 패터닝되어 PIN 층(232)을 형성할 수 있다.Accordingly, the PIN film (232') can be patterned along the pattern of the mask (300) to form a PIN layer (232).
다음으로 도 6(f)에 도시된 바와 같이 마스크(300)를 스트립(Strip)하여 제거함으로써 PIN 다이오드(230)를 형성한다.Next, as shown in Fig. 6(f), the mask (300) is stripped and removed to form a PIN diode (230).
이상과 같이 본 발명에 따른 PIN 다이오드는 하부 전극, 하부 전극 상에 있고, n형 반도체층, 진성 반도체층, 제1 p형 반도체층 및 제2 p형 반도체층을 포함하는 PIN 층 및 PIN 층 상에 있는 상부 전극을 포함하고, 제1 p형 반도체층은 제2 p형 반도체층과 진성 반도체층 사이에 있으며, 제1 p형 반도체층은 제2 p형 반도체층의 테두리부를 따라 배치된다.As described above, a PIN diode according to the present invention includes a lower electrode, a PIN layer on the lower electrode, the PIN layer including an n-type semiconductor layer, an intrinsic semiconductor layer, a first p-type semiconductor layer, and a second p-type semiconductor layer, and an upper electrode on the PIN layer, wherein the first p-type semiconductor layer is between the second p-type semiconductor layer and the intrinsic semiconductor layer, and the first p-type semiconductor layer is disposed along an edge of the second p-type semiconductor layer.
제1 p형 반도체층은 내부에 중공을 갖고, 제1 p형 반도체층의 두께는 제2 p형 반도체층의 두께보다 더 두꺼울 수 있다.The first p-type semiconductor layer has a hollow space therein, and the thickness of the first p-type semiconductor layer can be thicker than the thickness of the second p-type semiconductor layer.
제1 p형 반도체층과 제2 p형 반도체층의 두께의 합은 진성 반도체층의 최대 두께의 50% 이하이고, 제1 p형 반도체층과 제2 p형 반도체층의 두께의 합은 500ÅÅ일 수 있다.The sum of the thicknesses of the first p-type semiconductor layer and the second p-type semiconductor layer is 50% or less of the maximum thickness of the intrinsic semiconductor layer, and the sum of the thicknesses of the first p-type semiconductor layer and the second p-type semiconductor layer can be 500 ÅÅ.
제1 p형 반도체층은 상부 전극과 중첩되지 않을 수 있으며, 또한 제1 p형 반도체층의 적어도 일부 영역은 상부 전극과 중첩될 수 있다.The first p-type semiconductor layer may not overlap with the upper electrode, and further, at least a portion of the first p-type semiconductor layer may overlap with the upper electrode.
제1 p형 반도체층의 폭은 0.5㎛ 이상일 수 있다.The width of the first p-type semiconductor layer can be 0.5 μm or more.
본 발명에 따른 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판은 베이스 기판, 베이스 기판 상에 있는 구동 박막 트랜지스터 및 구동 박막 트랜지스터와 연결되는 PIN 다이오드를 포함하고, PIN 다이오드는 하부 전극, 하부 전극 상에 있고, n형 반도체층, 진성 반도체층 및 p형 반도체층을 포함하는 PIN 층 및 PIN 층 상에 있는 상부 전극을 포함하며, p형 반도체층의 테두리부의 두께는 p형 반도체층의 비테두리부의 두께보다 두껍다.A thin film transistor array substrate for a digital X-ray detector according to the present invention includes a base substrate, a driving thin film transistor on the base substrate, and a PIN diode connected to the driving thin film transistor, wherein the PIN diode includes a lower electrode, a PIN layer on the lower electrode and including an n-type semiconductor layer, an intrinsic semiconductor layer, and a p-type semiconductor layer, and an upper electrode on the PIN layer, wherein a thickness of a border portion of the p-type semiconductor layer is thicker than a thickness of a non-border portion of the p-type semiconductor layer.
진성 반도체층의 비테두리부의 두께는 진성 반도체층의 테두리부의 두께보다 두꺼울 수 있고, p형 반도체층의 테두리부의 두께는 진성 반도체층의 비테두리부의 두께의 50% 이하일 수 있으며, p형 반도체층의 테두리부의 두께는 500ÅÅ일 수 있다.The thickness of the non-boundary portion of the intrinsic semiconductor layer may be thicker than the thickness of the boundary portion of the intrinsic semiconductor layer, the thickness of the boundary portion of the p-type semiconductor layer may be 50% or less of the thickness of the non-boundary portion of the intrinsic semiconductor layer, and the thickness of the boundary portion of the p-type semiconductor layer may be 500 ÅÅ.
본 발명에 따른 PIN 다이오드의 제조 방법은 i) 하부 전극을 형성하는 단계, ii) 하부 전극 상에 n형 반도체막, 진성 반도체막 및 p형 반도체막을 차례대로 포함하는 PIN 막을 형성하는 단계, iii) PIN 막 상에 상부 전극막을 형성하는 단계, iv) 상부 전극막 상에 마스크를 형성하는 단계, v) 상부 전극막을 패터닝하여 상부 전극을 형성하는 단계, vi) 진성 반도체막의 테두리부에 p형 불순물을 도핑하는 단계, vii) PIN 막을 패터닝하여 PIN 층을 형성하는 단계 및 viii) 마스크를 제거하는 단계를 포함한다.A method for manufacturing a PIN diode according to the present invention comprises: i) a step of forming a lower electrode; ii) a step of forming a PIN film sequentially including an n-type semiconductor film, an intrinsic semiconductor film, and a p-type semiconductor film on the lower electrode; iii) a step of forming an upper electrode film on the PIN film; iv) a step of forming a mask on the upper electrode film; v) a step of patterning the upper electrode film to form an upper electrode; vi) a step of doping a p-type impurity on a border portion of the intrinsic semiconductor film; vii) a step of patterning the PIN film to form a PIN layer; and viii) a step of removing the mask.
PIN 막은 화학 기상 증착법(Chemical Vapor Deposition: CVD)으로 증착하여 형성하고, 상부 전극막은 웨트 에칭(Wet Ecthing)을 이용하여 패터닝하고, PIN 막은 드라이 에칭(Dry Etching)을 이용하여 패터닝할 수 있다.The PIN film can be formed by deposition using chemical vapor deposition (CVD), the upper electrode film can be patterned using wet etching, and the PIN film can be patterned using dry etching.
p형 불순물은 3족 원소 중 적어도 하나를 포함할 수 있다.The p-type impurity may contain at least one group III element.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.Although the present invention has been described with reference to the drawings as examples, it is obvious that the present invention is not limited to the embodiments and drawings disclosed in this specification, and that various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention. In addition, even if the effects according to the configuration of the present invention were not explicitly described while describing the embodiments of the present invention, it is natural that the effects predictable by the corresponding configuration should also be recognized.
110 : 박막 트랜지스터 어레이120 : 게이트 구동부
130 : 바이어스 공급부140 : 전원전압 공급부
150 : 리드아웃 회로부160 : 타이밍 제어부
200 : 디지털 엑스레이 검출기210 : 베이스 기판
220 : 박막 트랜지스터221 : 액티브층
222 : 게이트 절연층223 : 게이트 라인
223a : 게이트 전극224 : 층간 절연층
224a : 제1 컨택홀224b : 제2 컨택홀
225 : 데이터 라인225a : 제1 전극
225b : 제2 전극226 : 제1 패시베이션층
226a : 제3 컨택홀230 : PIN 다이오드
231 : 하부 전극232 : PIN 층
232p : p형 반도체층232pa :제1 p형 반도체층
232pb : 제2 p형 반도체층232i : 진성 반도체층
232n : n형 반도체층233: 상부 전극
235 : 제2 패시베이션층235a : 제4 컨택홀
237 : 제1 평탄화층237a: 제5 컨택홀
241 : 바이어스 라인243 : 바이어스 전극
245 : 제2 평탄화층250 : 신틸레이터층110: Thin film transistor array 120: Gate driver
130: Bias supply section 140: Power voltage supply section
150: Lead-out circuit 160: Timing control section
200 : Digital X-ray detector 210 : Base board
220: Thin film transistor 221: Active layer
222: Gate insulation layer 223: Gate line
223a: Gate electrode 224: Interlayer insulating layer
224a: 1st contact hole 224b: 2nd contact hole
225: Data line 225a: First electrode
225b: Second electrode 226: First passivation layer
226a: 3rd contact hole 230: PIN diode
231: Lower electrode 232: PIN layer
232p: p-type semiconductor layer 232pa: first p-type semiconductor layer
232pb: 2nd p-type semiconductor layer 232i: Intrinsic semiconductor layer
232n: n-type semiconductor layer 233: top electrode
235: 2nd passivation layer 235a: 4th contact hole
237: 1st flattening layer 237a: 5th contact hole
241: Bias line 243: Bias electrode
245: 2nd flattening layer 250: Scintillator layer
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